CN117580357A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN117580357A
CN117580357A CN202210933222.3A CN202210933222A CN117580357A CN 117580357 A CN117580357 A CN 117580357A CN 202210933222 A CN202210933222 A CN 202210933222A CN 117580357 A CN117580357 A CN 117580357A
Authority
CN
China
Prior art keywords
layer
semiconductor
along
virtual connection
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210933222.3A
Other languages
English (en)
Inventor
林超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210933222.3A priority Critical patent/CN117580357A/zh
Priority to PCT/CN2022/113254 priority patent/WO2024026940A1/zh
Priority to US18/150,850 priority patent/US20240047558A1/en
Priority to TW112115360A priority patent/TW202407889A/zh
Publication of CN117580357A publication Critical patent/CN117580357A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开实施例提供一种半导体结构的形成方法，所述方法包括：提供基底，所述基底包括第一区域和位于所述第一区域之外的第二区域，所述第一区域包括沿第一方向交替排列的叠层结构和隔离沟槽；所述第一方向为所述基底所在平面内任意的一个方向；对所述叠层结构沿所述第一方向的侧壁进行离子注入，形成沿所述第一方向延伸、且部分位于所述隔离沟槽中的有源虚拟连接层；在所述有源虚拟连接层的表面形成栅极结构。

Description

半导体结构的形成方法
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构的形成方法。
背景技术
三维动态随机存储器(Three Dimensions Dynamic Random Access Memory，3DDRAM)能够在垂直方向上延伸，是未来DRAM技术发展的方向。相关技术中，3D DRAM的栅极结构可以选择全环栅(Gate All Around，GAA)结构或者是双栅(dual gate)结构；位于同一层的晶体管中相邻两个晶体管的栅极结构之间通过电子阻挡层(barrier layer)进行隔离，例如，通过空气或介质进行隔离，且位于同一层的晶体管中相邻两个晶体管的栅极结构需要相同的栅极金属层(即字线)引出。然而，相关技术中的3D DRAM，连接同一层晶体管中相邻两个晶体管的栅极结构的栅极金属层与位于同一层的每个晶体管的栅极结构不能同时形成，制备工艺复杂。
发明内容
有鉴于此，本公开实施例提供一种半导体结构的形成方法。
本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供基底，所述基底包括第一区域和位于所述第一区域之外的第二区域，所述第一区域包括沿第一方向交替排列的叠层结构和隔离沟槽；所述第一方向为所述基底所在平面内任意的一个方向；
对所述叠层结构沿所述第一方向的侧壁进行离子注入，形成沿所述第一方向延伸、且部分位于所述隔离沟槽中的有源虚拟连接层；
在所述有源虚拟连接层的表面形成栅极结构。
在一些实施例中，所述叠层结构包括沿第三方向交替堆叠的第一半导体层和第二半导体层；所述有源虚拟连接层包括沿所述第一方向交替排列的有源层和虚拟连接层；所述有源层和所述虚拟连接层通过以下步骤形成：
对所述叠层结构中的所述第二半导体层沿所述第一方向的两端进行预设深度的所述离子注入，形成所述虚拟连接层，未进行所述离子注入的所述第二半导体层构成所述有源层；
其中，所述预设深度小于所述叠层结构中的所述第二半导体层的初始尺寸；所述第三方向与所述基底所在的平面相交。
在一些实施例中，对所述叠层结构中的所述第二半导体层沿所述第一方向的两端进行预设深度的所述离子注入之后，所述方法还包括：
对所述离子注入后的所述第二半导体层进行退火处理。
在一些实施例中，所述第二半导体层包括沿所述第一方向上的第一表面和第二表面；所述虚拟连接层通过以下步骤形成：
沿所述第一表面对所述第二半导体层进行所述离子注入和所述退火处理，形成沿所述第一方向延伸的第一虚拟连接层；
沿所述第二表面对所述第二半导体层进行所述离子注入和所述退火处理，形成沿所述第一方向延伸的第二虚拟连接层；
位于同一所述隔离沟槽中的所述第一虚拟连接层和所述第二虚拟连接层构成所述虚拟连接层。
在一些实施例中，所述隔离沟槽沿所述第一方向具有第一尺寸；
所述虚拟连接层沿所述第一方向具有第二尺寸；
所述第一尺寸小于或者等于预设倍数的所述第二尺寸。
在一些实施例中，所述预设倍数为0.54。
在一些实施例中，在形成所述有源虚拟连接层之后，且在形成所述栅极结构之前，所述方法还包括：
对所述有源虚拟连接层进行减薄处理。
在一些实施例中，所述基底还包括牺牲结构和支撑结构，所述牺牲结构和所述支撑结构通过以下步骤形成：
在半导体衬底上形成初始叠层结构，其中，所述初始叠层结构包括沿所述第三方向交替堆叠的所述第一半导体层和所述第二半导体层；
去除部分所述初始叠层结构，形成沿第二方向排列、且沿所述第一方向和所述第三方向延伸的两个刻蚀凹槽；所述第二方向与所述第一方向位于同一平面内；
在所述刻蚀凹槽中形成支撑结构和位于所述支撑结构沿所述第二方向两侧的牺牲结构；其中，位于所述支撑结构之间的区域构成所述第一区域。
在一些实施例中，所述牺牲结构包括位于所述第一区域的第一牺牲层和位于所述第二区域的第二牺牲层。
在一些实施例中，所述牺牲结构与所述第二半导体层之间的刻蚀选择比大于所述支撑结构与所述第二半导体层之间的刻蚀选择比。
在一些实施例中，在形成所述牺牲结构和所述支撑结构之后，形成所述叠层结构和所述隔离沟槽；
所述叠层结构和所述隔离沟槽通过以下步骤形成：
在所述初始叠层结构的表面形成具有预设图案的掩膜层，所述预设图案包括沿所述第一方向排列的多个子图案；所述子图案暴露出位于所述第一区域的部分所述初始叠层结构；
通过所述掩膜层，去除所述子图案暴露出的部分所述初始叠层结构，形成沿所述第一方向交替排列的所述叠层结构和所述隔离沟槽。
在一些实施例中，在形成所述有源虚拟连接层之后，所述方法还包括：
去除所述第一区域中位于所述第一半导体层沿所述第二方向投影区域内的所述第二牺牲层，形成多个第一开口。
在一些实施例中，去除所述第二牺牲层之后，所述方法还包括：
去除所述第一半导体层。
在一些实施例中，所述栅极结构通过以下步骤形成：
在所述有源虚拟连接层沿所述第三方向上的第三表面和第四表面依次形成栅极介质层和位于所述栅极介质层表面的栅极导电层。
在一些实施例中，形成所述栅极结构之后，所述方法还包括：
在所述栅极导电层之间的空隙形成第二隔离结构。
在一些实施例中，所述第一半导体层包括锗化硅层；所述第二半导体层包括硅层。
本公开实施例中，在形成半导体结构的过程中，形成了连接第一方向上两个有源层的虚拟连接层，虚拟连接层可以方便后续形成连接同一层栅极结构的栅极金属层，简化了栅极结构的工艺过程，降低了半导体结构的制备成本；另外，虚拟连接层还可以作为电子阻挡层，来隔离位于同一层中相邻的栅极结构，减少漏电流的产生，从而提高所制备的半导体结构的良率。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构形成方法的流程示意图；
图2a～2p为本公开实施例提供的半导体结构形成过程中的结构示意图；
图3a和3b为本公开实施例提供的半导体结构的结构示意图；
附图标记说明如下：
10—半导体衬底；11—叠层结构；11a—初始叠层结构；111—第一半导体层；112—第二半导体层；12—介质层；13—隔离沟槽；14—具有预设图案的掩膜层；15—刻蚀凹槽；16—牺牲结构；161—第一牺牲层；162—第二牺牲层；17—支撑结构；18a—第一表面；18b—第二表面；19—有源虚拟连接层；191—有源层；192—虚拟连接层；20a—第三表面；20b—第四表面；21—栅极结构；211—栅极介质层；212—栅极导电层；22—第二隔离结构；23—第一开口；100—半导体结构；A—第一区域；B—第二区域；F—子预设图案。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与基底顶表面和底表面的相交(例如垂直)的方向为第三方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如可以定义支撑结构延伸的方向为第一方向，定义支撑结构排列的方向为第二方向，基于第一方向和第二方向可以确定基底的平面方向。本公开实施例中，第一方向、第二方向和第三方向可以两两相互垂直，在其它实施例中，第一方向、第二方向和第三方向也可以不垂直。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构形成方法的流程示意图，如图1所示，半导体结构的形成方法包括以下步骤：
步骤S101，提供基底，基底包括第一区域和位于第一区域之外的第二区域，第一区域包括沿第一方向交替排列的叠层结构和隔离沟槽。
本公开实施例中，基底至少包括半导体衬底；半导体衬底可以是硅衬底，半导体衬底也可以包括其它半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其它半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)或其组合。
本公开实施例中，第一区域和第二区域可以分别用于形成不同的功能结构，例如，第一区域可以用于形成栅极结构，第二区域可以用于形成其他半导体结构，例如，字线结构、电容结构或位线结构。
本公开实施例中，叠层结构包括沿第三方向自下而上交替堆叠的第一半导体层和第二半导体层。第一半导体层的材料可以是锗(Ge)、或锗化硅(SiGe)、碳化硅；也可以是绝缘体上硅(Silicon-On-Insulator，SOI)或者绝缘体上锗(Germanium-on-Insulator，GOI)。第二半导体层的材料可以为硅层，也可以包括其它半导体元素，例如：锗，或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟，或包括其它半导体合金，例如：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、和/或磷砷化铟镓或其组合。
本公开实施例中，第一半导体层和第二半导体层的材料不同，因为后续需要去除部分第一半导体层，保留第二半导体层。因此，第一半导体层相对于第二半导体层具有较大的刻蚀选择比，例如，第一半导体层相对于第二半导体层的刻蚀选择比可以为5～15，从而在刻蚀过程中第一半导体层相对于第二半导体层更容易被刻蚀去除。
步骤S102，对叠层结构沿第一方向的侧壁进行离子注入，形成沿第一方向延伸、且部分位于隔离沟槽中的有源虚拟连接层。
在一些实施例中，有源虚拟连接层包括沿第一方向交替排列的有源层和虚拟连接层。有源层和虚拟连接层可以通过以下步骤形成：采用等离子体掺杂(Plasma Doping，PLAD)技术对叠层结构中的第二半导体层沿第一方向的两端进行预设深度的离子注入，形成虚拟连接层，未进行离子注入的第二半导体层构成有源层；其中，预设深度小于叠层结构中的第二半导体层的初始尺寸，进行离子注入所采用的材料可以是氧原子或者其它含氧原子的材料。
本公开实施例中，在对叠层结构沿第一方向的两端进行预设深度的离子注入之后，会进行退火处理，使得注入的离子与具有预设深度的第二半导体层发生反应，形成沿第一方向延伸的虚拟连接层。
在一些实施例中，第二半导体层包括沿第一方向上的第一表面和第二表面；沿第一表面对第二半导体层进行离子注入和退火处理，形成沿第一方向延伸的第一虚拟连接层；沿第二表面对第二半导体层进行离子注入和退火处理，形成沿第一方向延伸的第二虚拟连接层，位于同一离沟槽中的第一虚拟连接层和第二虚拟连接层构成虚拟连接层。
需要说明的是，本公开实施例中，第一虚拟连接层和第二虚拟连接层是同时形成的，也就是说，沿第一表面和第二表面的离子注入过程是同时进行的、后续的退火过程也是同时进行的。
本公开实施例中，消耗第一预设尺寸的第二半导体层会生成第二预设尺寸的第一虚拟连接层或第二预设尺寸的第二虚拟连接层，第二预设尺寸大于第一预设尺寸，因此，本公开实施例中的隔离沟槽沿第一方向的尺寸有一个最大值，否则位于同一隔离沟槽中的第一虚拟连接层和第二虚拟连接会连接不上而无法形成虚拟连接层。
在一些实施例中，当第二半导体层的材料为硅，采用氧原子对第二半导体层进行掺杂，当掺杂深度为1纳米(nm)时，消耗1纳米(nm)的硅，会形成约2.17nm的氧化硅，那么，隔离凹槽沿第一方向的最大尺寸为2.34纳米，当隔离凹槽沿第一方向的尺寸超过2.34nm时，第一虚拟连接层和第二虚拟连接层则不能连接在一起。因此，隔离沟槽沿第一方向的第一尺寸小于或者等于虚拟连接层沿第一方向上第二尺寸的预设倍数，其中，预设倍数可以是0.54倍。
需要说明的是，本公开实施例中，在对叠层进行等离子掺杂时，对第一半导体层也进行了掺杂，但是，由于第一半导体层和第二半导体层的材料不同，退火过程中，第一半导体层不与掺杂的离子发生反应，因此，第一半导体层仍然保持不变。
本公开实施例中的虚拟连接层，一方面，可以实现连接沿第一方向排列的两个有源层，方便后续形成连接同一层栅极结构的栅极金属层；另一方面，可以作为电子阻挡层，来隔离沿第一方向的相邻两个栅极结构，减少漏电流的产生，从而提高所制备的半导体结构的良率。
步骤S103，在有源虚拟连接层的表面形成栅极结构。
本公开实施例中，栅极结构包括：栅极介质层，以及位于栅极介质层表面的栅极导电层。
本公开实施例中，栅极介质层的材料可以是氧化硅或者其它适合的材料；栅极导电层的材料可以是任意一种导电性能较好的材料，例如为钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钨(W)、钴(Co)、铂(Pt)、钯(Pd)、钌(Ru)、铜(Cu)中的任意一种。
本公开实施例中，栅极介质层和栅极导电层可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺(Chemical Vapor Deposition，CVD)、物理气相沉积(PhysicalVapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺、涂敷工艺或者炉管工艺。
本公开实施例中，多个栅极结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，可以提高半导体结构的集成度，实现微缩。
本公开实施例中，在形成半导体结构的过程中，形成了连接第一方向上两个有源层的虚拟连接层，虚拟连接层可以方便后续形成连接同一层栅极结构的栅极金属层，简化了栅极结构的工艺过程，降低了半导体结构的制备成本；另外，虚拟连接层还可以作为电子阻挡层，来隔离位于同一层中相邻的栅极结构，减少漏电流的产生，从而提高所制备的半导体结构的良率。
图2a～2p为本公开实施例提供的半导体结构形成过程中的结构示意图，下面结合图2a～2p对本公开实施例提供的半导体结构的形成过程进行详细的说明。其中，图2a、2c、2e、2i为三维视图，图2b、2d、2f～2h、2j～2p为半导体结构形成过程中沿a-a'、b-b'、c-c'和d-d'的剖视图。
首先，可以参考图2a～2k，步骤S101，提供基底，基底包括第一区域和位于第一区域之外的第二区域，第一区域包括沿第一方向交替排列的叠层结构和隔离沟槽。
在一些实施例中，基底包括牺牲结构和支撑结构，牺牲结构和支撑结构可以通过以下步骤形成：在半导体衬底上形成初始叠层结构，其中，初始叠层结构包括沿第三方向交替堆叠的第一半导体层和第二半导体层；去除部分初始叠层结构，形成沿第二方向排列、且沿第一方向和第三方向延伸的两个刻蚀凹槽；在刻蚀凹槽中形成支撑结构和位于支撑结构沿第二方向两侧的牺牲结构；其中，位于支撑结构之间的区域构成第一区域。
如图2a和2b所示，在半导体衬底10的表面形成初始叠层结构11a；其中，初始叠层结构11a包括沿Z轴方向自下而上交替堆叠的第一半导体层111和第二半导体层112。
本公开实施例中，第一半导体层111的材料可以是锗、或锗化硅、碳化硅；也可以是绝缘体上硅或者绝缘体上锗。第二半导体层112可以为硅层，也可以包括其它半导体元素，例如：锗，或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓磷化铟、砷化铟或锑化铟，或包括其它半导体合金，例如：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、和/或磷砷化铟镓或其组合。
本公开实施例中，初始叠层结构11a中第一半导体层111和第二半导体层112的层数可以根据需要的存储密度来设置，第一半导体层111和第二半导体层112的层数越多，半导体结构的集成度更高。
本公开实施例中，第一半导体层111和第二半导体层112可以通过以下任一沉积工艺形成：外延工艺、化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺、涂敷工艺或薄膜工艺等；例如可以通过外延工艺在半导体衬底10上依次形成第一半导体层111和第二半导体层112。
在一些实施例中，在形成初始叠层结构11a之后，还可以在初始叠层结构11a的表面形成介质层12(如图2c和2d所示)；介质层12至少用于在后续对叠层结构11进行处理时，保护叠层结构11顶表面的第二半导体层112不受损伤。
本公开实施例，介质层12可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺、涂敷工艺或者炉管工艺。
接下来，如图2e～2g所示，去除部分初始叠层结构11a，形成沿Y轴方向排列、且沿X轴方向延伸的两个刻蚀凹槽15；刻蚀凹槽15包括沿X轴方向延伸和Z轴方向延伸的两个交叉的子凹槽，其中，图2e中的b-b'仅剖至沿X轴方向延伸的子凹槽上，而图2e中的c-c'仅剖至沿Z轴方向延伸的子凹槽上。本公开实施例中，可以通过选择性刻蚀工艺去除部分初始叠层结构11a。
需要说明的是，在介质层12中也形成了刻蚀凹槽15(如图2e～2g所示)。
如图2h所示，在刻蚀凹槽15沿Y轴方向的两个侧壁沉积牺牲材料，形成牺牲结构16，牺牲结构16包括第一牺牲层161和第二牺牲层162；接下来，在第一牺牲层161和第二牺牲层162之间的间隙填充支撑材料，形成支撑结构17。本公开实施例中，位于支撑结构17沿Y轴方向之间的区域构成第一区域A，位于第一区域A之外的其它区域构成第二区域B。其中，第一牺牲层161位于第二区域B中，第二牺牲层162位于第一区域A中。
本公开实施例中，牺牲结构16和支撑结构17均可以通过任意一种合适的沉积工艺形成。牺牲材料可以是旋涂硬掩膜(Spin On Hard Mask，SOH)材料、低介电常数(Low K)材料或者其他适合的材料。支撑材料可以是氮化硅或者碳氮化硅。
本公开实施例中，支撑结构17可以用于支撑后续形成的栅极结构或其它功能结构，从而提高半导体结构的稳定性。
本公开实施例中，通过支撑结构将基底划分第一区域和第二区域，由于第一区域沿二方向的尺寸决定了栅极结构中沟道的尺寸，因此，可以通过调节支撑结构的位置，实现调节栅极结构中沟道的尺寸，从而可以实现调节栅极结构的控制能力，提高所形成半导体结构的性能。
在一些实施例中，牺牲结构16与第二半导体层112的刻蚀选择比大于支撑结构17与第二半导体层112的刻蚀选择比。
本公开实施例中，牺牲结构16中的第一牺牲层161可以用于定义源极和漏极的位置，牺牲结构16中第二牺牲层162用于方便后续去除叠层结构中的第二半导体层，因此，在实施时，需要去除第二牺牲层162和第一牺牲层161，来实现后续的工艺过程。如此，则需要设置牺牲结构16与第二半导体层112之间的刻蚀选择比大于支撑结构17与第二半导体层112之间的刻蚀选择比，即设置第二牺牲层162与第二半导体层112之间的刻蚀选择比大于支撑结构17与第二半导体层112之间的刻蚀选择比，且设置第一牺牲层161与第二半导体层112之间的刻蚀选择比大于支撑结构17与第二半导体层112之间的刻蚀选择比，从而在刻蚀的过程中使得第二牺牲层162和第一牺牲层161相对于支撑结构17更容易被刻蚀去除。
在一些实施例中，在形成牺牲结构和支撑结构之后，形成叠层结构和隔离沟槽；叠层结构和隔离沟槽可以通过以下步骤形成：在初始叠层结构的表面形成具有预设图案的掩膜层，预设图案包括沿第一方向排列的多个子图案，且子图案暴露出位于第一区域的部分初始叠层结构；通过掩膜层，去除子图案暴露出的部分初始叠层结构，形成沿第一方向交替排列的叠层结构和隔离沟槽。
本公开实施例中，请参考图2i，介质层12位于初始叠层结构11a的表面，在介质层12、支撑结构17和牺牲结构16的表面形成具有预设图案的掩膜层14；预设图案暴露出部分位于第一区域A中的介质层12。其中，具有预设图案的掩膜层14包括多个沿第一方向排列的子预设图案F。
本公开实施例中，具有预设图案的掩膜层14采用的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅中的一种或几种。
如图2j和2k所示，通过具有预设图案的掩膜层14，依次去除预设图案暴露出的介质层12和初始叠层结构11a，形成叠层结构11和隔离沟槽13。
本公开实施例中，可以通过高纵横比刻蚀(High Aspect Ratio，HAR)技术刻蚀去除暴露出的介质层12和初始叠层结构11a，形成叠层结构11和隔离沟槽13。
本公开实施例中，形成的叠层结构11中的第二半导体层112包括沿X轴方向上的第一表面18a和第二表面18b。
接下来，可以参考图2l～2n，执行步骤S102，对叠层结构沿第一方向的侧壁进行离子注入，形成沿第一方向延伸、且部分位于隔离沟槽中的有源虚拟连接层。
本公开实施例中，如图2l所示，对叠层结构11中的第二半导体层112沿X轴方向的两端分别进行预设深度的离子注入，即对第一表面18a和第二表面18b进行预设深度的离子注入，形成虚拟连接层192，未进行离子注入的第二半导体层112构成有源层191。
实施时，采用PLAD技术沿第一表面18a对预设深度的第二半导体层112进行离子注入，并进行退火处理，形成延伸进入隔离沟槽13的第一虚拟连接层；沿第二表面18b对预设深度的第二半导体层112进行离子注入，并进行退火处理，形成延伸进入隔离沟槽13的第二虚拟连接层；即同时沿第一表面18a和第二表面18b进行离子注入，并同时进行退火处理，形成延伸进入隔离沟槽13的第一虚拟连接层和第二虚拟连接层。其中，位于同一隔离沟槽13中的第一虚拟连接层和第二虚拟连接层构成虚拟连接层192。
在一些实施例中，隔离沟槽13沿第一方向具有第一尺寸d1；虚拟连接层192沿第一方向具有第二尺寸d2；第一尺寸d1小于或者等于预设倍数的第二尺寸d2，例如，预设倍数例如可以是0.54。
在一些实施例中，如图2m所示，在形成有源虚拟连接层之后，半导体结构的形成方法还包括：去除第一区域中位于第一半导体层沿第二方向投影区域内的第二牺牲层162，形成沿X轴方向、Y轴方向和Z轴方向排列的多个第一开口23。
本公开实施例中，形成的第一开口23用于方便后续去除第一半导体层111。
在一些实施例中，如图2n所示，去除第二牺牲层之后，半导体结构的形成方法还包括：去除第一半导体层111。
本公开实施例中，可以采用选择性刻蚀工艺，通过第一开口23，去除位于第一区域A中的第一半导体层111。
本公开实施例中，请继续参考图2n，在去除位于第一区域A中的第一半导体层111之后，半导体结构的形成方法还包括：去除第一开口23沿X轴方向投影区域内的第二牺牲层162，剩余的第二牺牲层162也构成了虚拟连接层192的一部分。
本公开实施例中，请继续参考图2n，有源虚拟连接层19沿Z轴方向具有第三表面20a和第四表面20b。
在其他实施例中，半导体结构的形成方法还包括：对有源虚拟连接层19进行减薄处理。减薄处理可以使得形成的有源虚拟连接层变得圆柱化，即使得有源虚拟连接层沿第三方向的截面更接近圆形，如此，可以减少半导体结构的漏电。另外，减薄处理可以使得沿第三方向相邻的有源层之间的空隙变大，更便于后续形成栅极结构，从而可以降低栅极结构的工艺复杂度，降低半导体结构的制造成本。
最后，可以参考图2o和2p，执行步骤S103，在有源虚拟连接层的表面形成栅极结构。
在一些实施例中，栅极结构通过以下步骤形成：在有源虚拟连接层沿第三方向上的第三表面和第四表面依次形成栅极介质层和位于栅极介质层表面的栅极导电层。
结合图2n、2o和2p，在有源虚拟连接层19沿Z轴方向上的第三表面20a和第四表面20b依次沉积栅极介质材料和栅极导电材料，形成栅极介质层211和栅极导电层212，栅极结构21包括栅极介质层211和和位于栅极介质层211表面的栅极导电层212。
本公开实施例中，栅极介质材料可以是氧化硅或者其它适合的材料；栅极导电材料可以是任意一种导电性能较好的材料，例如为钛、氮化钛、钨、钴、铂、钯、钌或铜。
本公开实施例中，栅极介质层211和栅极导电层212可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺。
本公开实施例中，栅极结构21可以是双栅结构。位于虚拟连接层192表面的栅极导电层212可以作为字线，来连接同一层相邻的两个栅极结构。
本公开实施例中，在有源虚拟连接层的表面形成了栅极导电层，位于虚拟连接层表面的栅极导电层可以作为字线，实现同一层相邻的两个栅极结构之间的连接。
在一些实施例中，请继续参考图2o和2p，在形成栅极结构21之后，半导体结构的形成方法还包括：在栅极导电层212之间的空隙形成第二隔离结构22。
本公开实施例中，在栅极导电层212的空隙中填充第二隔离材料，形成第二隔离结构22。其中，第二隔离的材料可以与第一隔离材料相同，也可以不同。
本公开实施例中，第二隔离结构22用于隔离沿第三方向的相邻两个栅极结构21，减少漏电流的产生，从而提高了半导体结构的良率。
本公开实施例中，在形成第二隔离结构22之后，半导体结构的形成方法还包括：去除第一牺牲层161，形成第二开口(未示出)，通过第二开口对有源层191进行离子注入，形成源极和漏极。
本公开实施例中，在形成半导体结构的过程中，形成沿第一方向连接两个有源层的虚拟连接层，通过虚拟连接层方便后续形成连接同一层栅极结构的栅极金属层；另外，虚拟连接层可以作为电子阻挡层，以隔离沿第一方向的相邻两个栅极结构，减少漏电流的产生，从而提高所制备的半导体结构的良率。本公开实施例中，形成的半导体结构具有水平状的栅极结构，并且栅极结构沿第三方向堆叠，多个栅极结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
除此之外，本公开实施例还提供一种半导体结构，图3a和3b为本公开实施例提供的半导体结构的结构示意图，如图3a和3b所示，半导体结构100至少包括：半导体衬底10，半导体衬底10包括第一区域A和位于第一区域A之外的第二区域B；沿X轴方向延伸的有源虚拟连接层19，有源虚拟连接层19位于第一区域A、且沿Z轴方向间隔排布；位于有源虚拟连接层19表面的栅极结构21。
在一些实施例中，请继续参考图3a和3b，有源虚拟连接层19包括沿X轴方向交替排列的有源层191和虚拟连接层192，虚拟连接层192位于有源层191沿X轴方向投影区域中。
在一些实施例中，请继续参考图3b，半导体结构100还包括：支撑结构17，支撑结构17沿Y轴方向间隔排布、且沿X轴方向延伸；其中，沿Y轴方向排布的两个支撑结构17之间的区域构成第一区域A。
在一些实施例中，请继续参考图3b，半导体结构100还包括：第一牺牲层161，第一牺牲层161沿Y轴方向间隔排布、且沿X轴向和Z轴方向延伸；其中，第一牺牲层161位于第二区域B，且位于支撑结构17沿Y轴方向一侧。
在一些实施例中，请继续参考图3b，半导体结构100还包括第二牺牲层162，第二牺牲层162构成了有源虚拟连接层192的一部分。
在一些实施例中，请继续参考图3a和3b，栅极结构21覆盖有源虚拟连接层19沿Z轴方向上的第三表面20a和第四表面20b；栅极结构21包括栅极介质层211和位于栅极介质层211表面的栅极导电层212。其中，位于虚拟连接层192表面栅极导电层212可以作为字线。
在一些实施例中，请继续参考图3a和3b，半导体结构100还包括：位于栅极导电层212之间的第二隔离结构22。
本公开实施例提供的半导体结构与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构至少包括虚拟连接层，一方面，虚拟连接层可以连接沿第一方向排列的两个有源层，方便后续形成连接同一层栅极结构的栅极金属层；另一方面，虚拟连接层可以作为电子阻挡层，来隔离沿第一方向的相邻两个栅极结构，减少漏电流的产生，从而提高所制备的半导体结构的良率；另外，本公开实施例中的栅极结构呈水平状，多个水平状栅极结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，可以提高半导体结构的集成度，实现微缩。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供基底，所述基底包括第一区域和位于所述第一区域之外的第二区域，所述第一区域包括沿第一方向交替排列的叠层结构和隔离沟槽；所述第一方向为所述基底所在平面内任意的一个方向；
对所述叠层结构沿所述第一方向的侧壁进行离子注入，形成沿所述第一方向延伸、且部分位于所述隔离沟槽中的有源虚拟连接层；
在所述有源虚拟连接层的表面形成栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述叠层结构包括沿第三方向交替堆叠的第一半导体层和第二半导体层；所述有源虚拟连接层包括沿所述第一方向交替排列的有源层和虚拟连接层；所述有源层和所述虚拟连接层通过以下步骤形成：
对所述叠层结构中的所述第二半导体层沿所述第一方向的两端进行预设深度的所述离子注入，形成所述虚拟连接层，未进行所述离子注入的所述第二半导体层构成所述有源层；
其中，所述预设深度小于所述叠层结构中的所述第二半导体层的初始尺寸；所述第三方向与所述基底所在的平面相交。
3.根据权利要求2所述的方法，其特征在于，对所述叠层结构中的所述第二半导体层沿所述第一方向的两端进行预设深度的所述离子注入之后，所述方法还包括：
对所述离子注入后的所述第二半导体层进行退火处理。
4.根据权利要求3所述的方法，其特征在于，所述第二半导体层包括沿所述第一方向上的第一表面和第二表面；所述虚拟连接层通过以下步骤形成：
沿所述第一表面对所述第二半导体层进行所述离子注入和所述退火处理，形成沿所述第一方向延伸的第一虚拟连接层；
沿所述第二表面对所述第二半导体层进行所述离子注入和所述退火处理，形成沿所述第一方向延伸的第二虚拟连接层；
位于同一所述隔离沟槽中的所述第一虚拟连接层和所述第二虚拟连接层构成所述虚拟连接层。
5.根据权利要求4所述的方法，其特征在于，所述隔离沟槽沿所述第一方向具有第一尺寸；
所述虚拟连接层沿所述第一方向具有第二尺寸；
所述第一尺寸小于或者等于预设倍数的所述第二尺寸。
6.根据权利要求5所述的方法，其特征在于，所述预设倍数为0.54。
7.根据权利要求2至6任一项所述的方法，其特征在于，在形成所述有源虚拟连接层之后，且在形成所述栅极结构之前，所述方法还包括：
对所述有源虚拟连接层进行减薄处理。
8.根据权利要求7所述的方法，其特征在于，所述基底还包括牺牲结构和支撑结构，所述牺牲结构和所述支撑结构通过以下步骤形成：
在半导体衬底上形成初始叠层结构，其中，所述初始叠层结构包括沿所述第三方向交替堆叠的所述第一半导体层和所述第二半导体层；
去除部分所述初始叠层结构，形成沿第二方向排列、且沿所述第一方向和所述第三方向延伸的两个刻蚀凹槽；所述第二方向与所述第一方向位于同一平面内；
在所述刻蚀凹槽中形成支撑结构和位于所述支撑结构沿所述第二方向两侧的牺牲结构；其中，位于所述支撑结构之间的区域构成所述第一区域。
9.根据权利要求8所述的方法，其特征在于，所述牺牲结构包括位于所述第一区域的第一牺牲层和位于所述第二区域的第二牺牲层。
10.根据权利要求9所述的方法，其特征在于，所述牺牲结构与所述第二半导体层之间的刻蚀选择比大于所述支撑结构与所述第二半导体层之间的刻蚀选择比。
11.根据权利要求10所述的方法，其特征在于，在形成所述牺牲结构和所述支撑结构之后，形成所述叠层结构和所述隔离沟槽；
所述叠层结构和所述隔离沟槽通过以下步骤形成：
在所述初始叠层结构的表面形成具有预设图案的掩膜层，所述预设图案包括沿所述第一方向排列的多个子图案；所述子图案暴露出位于所述第一区域的部分所述初始叠层结构；
通过所述掩膜层，去除所述子图案暴露出的部分所述初始叠层结构，形成沿所述第一方向交替排列的所述叠层结构和所述隔离沟槽。
12.根据权利要求9所述的方法，其特征在于，在形成所述有源虚拟连接层之后，所述方法还包括：
去除所述第一区域中位于所述第一半导体层沿所述第二方向投影区域内的所述第二牺牲层，形成多个第一开口。
13.根据权利要求12所述的方法，其特征在于，去除所述第二牺牲层之后，所述方法还包括：
去除所述第一半导体层。
14.根据权利要求13所述的方法，其特征在于，所述栅极结构通过以下步骤形成：
在所述有源虚拟连接层沿所述第三方向上的第三表面和第四表面依次形成栅极介质层和位于所述栅极介质层表面的栅极导电层。
15.根据权利要求14所述的方法，其特征在于，形成所述栅极结构之后，所述方法还包括：
在所述栅极导电层之间的空隙形成第二隔离结构。
16.根据权利要求8至15任一项所述的方法，其特征在于，所述第一半导体层包括锗化硅层；所述第二半导体层包括硅层。
CN202210933222.3A 2022-08-04 2022-08-04 半导体结构的形成方法 Pending CN117580357A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202210933222.3A CN117580357A (zh) 2022-08-04 2022-08-04 半导体结构的形成方法
PCT/CN2022/113254 WO2024026940A1 (zh) 2022-08-04 2022-08-18 半导体结构的形成方法
US18/150,850 US20240047558A1 (en) 2022-08-04 2023-01-06 Method for forming semiconductor structure
TW112115360A TW202407889A (zh) 2022-08-04 2023-04-25 半導體結構的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210933222.3A CN117580357A (zh) 2022-08-04 2022-08-04 半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN117580357A true CN117580357A (zh) 2024-02-20

Family

ID=89848431

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210933222.3A Pending CN117580357A (zh) 2022-08-04 2022-08-04 半导体结构的形成方法

Country Status (3)

Country Link
CN (1) CN117580357A (zh)
TW (1) TW202407889A (zh)
WO (1) WO2024026940A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104054181B (zh) * 2011-12-30 2017-10-20 英特尔公司 全包围栅晶体管的可变栅极宽度
CN113497036B (zh) * 2020-03-19 2024-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11581337B2 (en) * 2020-06-29 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
CN114121819A (zh) * 2021-11-19 2022-03-01 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
CN114121820A (zh) * 2021-11-19 2022-03-01 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
WO2024026940A1 (zh) 2024-02-08
TW202407889A (zh) 2024-02-16

Similar Documents

Publication Publication Date Title
JP2004088100A (ja) 垂直デバイス・アレイおよび境界付きビット線コンタクトを有する組込みｄｒａｍの構造およびｄｒａｍを作成する方法
US10446556B2 (en) Method for preparing a semiconductor memory structure
CN100576505C (zh) 制造半导体器件的方法
CN116171043A (zh) 半导体结构及其制备方法
US11393813B2 (en) Method of architecture design for enhanced 3D device performance
US11177215B2 (en) Integrated circuit device
US20240063220A1 (en) 3d isolation of a segmentated 3d nanosheet channel region
US11776954B2 (en) Semiconductor apparatus having a silicide between two devices
US20230079234A1 (en) Method for forming semiconductor structure and semiconductor structure
CN117580357A (zh) 半导体结构的形成方法
CN116264766A (zh) 半导体结构的形成方法、叠层结构及其形成方法
CN116266987A (zh) 半导体结构及其形成方法
CN114792662A (zh) 半导体装置
CN106206585B (zh) 自对准埋入式字线隔离结构的形成方法
WO2024026933A1 (zh) 半导体结构及其形成方法
US20240047558A1 (en) Method for forming semiconductor structure
TW202218056A (zh) 包括具有梅花形狀的通道結構的三維記憶體元件
US20200119005A1 (en) Fin field effect transistor (finfet) device with protection layer
US20240049442A1 (en) Semiconductor structure and method for forming semiconductor structure
US20240145595A1 (en) 3d isolation of a segmentated 3d nanosheet channel region
US20230262956A1 (en) 3d horizontal dram with in-situ bridge
US20230187480A1 (en) Method for forming semiconductor structure, laminate structure, and method for forming laminate structure
WO2023240704A1 (zh) 半导体结构及其形成方法
WO2023040157A1 (zh) 半导体结构及其形成方法
WO2024092947A1 (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination