CN116264766A - 半导体结构的形成方法、叠层结构及其形成方法 - Google Patents

半导体结构的形成方法、叠层结构及其形成方法 Download PDF

Info

Publication number
CN116264766A
CN116264766A CN202111521993.3A CN202111521993A CN116264766A CN 116264766 A CN116264766 A CN 116264766A CN 202111521993 A CN202111521993 A CN 202111521993A CN 116264766 A CN116264766 A CN 116264766A
Authority
CN
China
Prior art keywords
layer
doped region
sacrificial layer
body region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111521993.3A
Other languages
English (en)
Inventor
晁呈芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202111521993.3A priority Critical patent/CN116264766A/zh
Priority to PCT/CN2022/088474 priority patent/WO2023108972A1/zh
Priority to US17/809,170 priority patent/US20230187480A1/en
Publication of CN116264766A publication Critical patent/CN116264766A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本公开实施例提供一种半导体结构的形成方法、叠层结构及其形成方法，其中，半导体结构的形成方法包括：提供叠层结构；叠层结构包括依次交替堆叠的牺牲层和支撑层，支撑层包括掺杂区和本体区；掺杂区的硬度小于本体区的硬度；执行第一刻蚀工艺，在叠层结构中形成贯穿本体区和牺牲层的第一空隙；在第一空隙的内壁沉积第一材料层；执行第二刻蚀工艺，去除掺杂区和牺牲层，在相邻的第一空隙之间形成第二空隙。通过本公开可以简化半导体结构的制备工艺。

Description

半导体结构的形成方法、叠层结构及其形成方法
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构的形成方法、叠层结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机常用的半导体存储器件，DRAM由许多重复的存储单元组成。每个存储单元包含晶体管和电容器，其中，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
相关技术中，在电容器制造过程中，通常需要先打开顶部支撑结构，去除顶部支撑结构下方的牺牲材料，然后打开中间支撑结构，去除中间支撑结构下方的牺牲材料，最后沉积高k介电材料和电极板材料形成电容器，因此，相关技术中电容器的制备工艺复杂。
发明内容
有鉴于此，本公开实施例提供一种半导体结构的形成方法、叠层结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供叠层结构；所述叠层结构包括依次交替堆叠的牺牲层和支撑层，所述支撑层包括掺杂区和本体区；所述掺杂区的硬度小于所述本体区的硬度；
执行第一刻蚀工艺，在所述叠层结构中形成贯穿所述本体区和所述牺牲层的第一空隙；
在所述第一空隙的内壁沉积第一材料层；
执行第二刻蚀工艺，去除所述掺杂区和所述牺牲层，在相邻的所述第一空隙之间形成第二空隙。
在一些实施例中，所述牺牲层包括第一牺牲层和第二牺牲层；所述支撑层包括第一支撑层和第二支撑层；所述叠层结构包括依次堆叠的第一牺牲层、第一支撑层、第二牺牲层和第二支撑层；
其中，所述第一支撑层包括第一掺杂区和第一本体区；所述第二支撑层包括第二掺杂区和第二本体区；所述第二掺杂区位于所述第一掺杂区的正上方，且所述第一掺杂区的硬度小于所述第一本体区的硬度，所述第二掺杂区的硬度小于所述第二本体区的硬度。
在一些实施例中，所述叠层结构形成于基底上；所述提供叠层结构，包括：
提供所述基底；
在所述基底的表面依次形成所述第一牺牲层和第一初始支撑层；
对部分所述第一初始支撑层进行离子注入，形成所述第一支撑层；
在所述第一支撑层的表面依次形成所述第二牺牲层和第二初始支撑层；
对部分所述第二初始支撑层进行离子注入，形成所述第二支撑层。
在一些实施例中，所述第一掺杂区通过以下步骤形成：
在所述第一初始支撑层的表面形成第一光刻胶层；所述第一光刻胶层具有预设图案，所述预设图案暴露出部分第一初始支撑层的表面；
对暴露出的所述部分第一初始支撑层进行离子注入，形成所述第一掺杂区。
在一些实施例中，进行所述离子注入时的离子由以下至少一种材料形成：氢原子、氦原子或者硼原子。
在一些实施例中，进行所述离子注入时的工艺参数包括：离子注入角度、离子注入能量和离子注入剂量；
其中，所述离子注入角度为0度至55度；所述离子注入能量为1000电子伏至100000电子伏；所述离子注入剂量为1013原子/平方毫米至1016原子/平方毫米。
在一些实施例中，所述第一掺杂区与所述基底之间的刻蚀选择比大于所述第一本体区与所述基底之间的刻蚀选择比。
在一些实施例中，所述第二掺杂区通过以下步骤形成：
在所述第二初始支撑层的表面形成第二光刻胶层；所述第二光刻胶层具有所述预设图案，所述预设图案暴露出部分第二初始支撑层的表面；
对暴露出的所述部分第二初始支撑层进行离子注入，形成所述第二掺杂区。
在一些实施例中，所述第二掺杂区与所述基底之间的刻蚀选择比大于所述第二本体区与所述基底之间的刻蚀选择比。
在一些实施例中，所述叠层结构还包括底部支撑层，所述第一牺牲层位于所述底层支撑层的表面；所述第一空隙通过以下步骤形成：
在所述叠层结构的表面形成图形化的掩膜层；
通过所述图形化的掩膜层，依次刻蚀所述第二支撑层、所述第二牺牲层、所述第一支撑层、所述第一牺牲层和所述底部支撑层，直至暴露出所述基底的表面，形成所述第一空隙和堆叠结构。
在一些实施例中，在所述第一空隙的内壁沉积第一材料层同时，在所述堆叠结构的顶部沉积所述第一材料层。
在一些实施例中，在去除所述掺杂区和所述牺牲层之前，所述方法还包括：
去除所述堆叠结构顶部的所述第一材料层，暴露出所述第二掺杂区和所述第二本体区。
在一些实施例中，所述第二空隙通过以下步骤形成：
采用湿法刻蚀工艺，同时去除所述堆叠结构中的第二掺杂区、第二牺牲层、第一掺杂区和第一牺牲层，形成位于相邻两个第一空隙之间的所述第二空隙。
在一些实施例中，所述第二空隙通过以下步骤形成：
采用湿法刻蚀工艺，同时去除所述堆叠结构中的第二掺杂区、第二牺牲层、第一掺杂区和第一牺牲层，形成位于相邻两个第一空隙之间的所述第二空隙。
在一些实施例中，所述湿法刻蚀工艺所采用的刻蚀溶液包括：稀氢氟酸溶液以及氢氟酸和氟化铵的混合溶液。
在一些实施例中，所述湿法刻蚀工艺的工艺温度为20℃至60℃。
在一些实施例中，在去除所述掺杂区和所述牺牲层之后，所述方法还包括：
在所述第一材料层的表面依次形成第二材料层和第三材料层。
第二方面，本公开实施例提供一种叠层结构，包括：依次交替堆叠的牺牲层和支撑层；
其中，所述支撑层包括掺杂区和本体区，且所述掺杂区的硬度小于所述本体区的硬度。
在一些实施例中，所述牺牲层包括第一牺牲层和第二牺牲层；所述支撑层包括第一支撑层和第二支撑层；所述叠层结构包括依次堆叠的第一牺牲层、第一支撑层、第二牺牲层和第二支撑层；
其中，所述第一支撑层包括第一掺杂区和第一本体区；所述第二支撑层包括第二掺杂区和第二本体区；所述第二掺杂区位于所述第一掺杂区的正上方，且所述第一掺杂区的硬度小于所述第一本体区的硬度，所述第二掺杂区的硬度小于所述第二本体区的硬度。
第三方面，本公开实施例提供一种叠层结构的形成方法，所述叠层结构位于基底的表面；所述方法包括：
在所述基底的表面依次交替形成牺牲层和初始支撑层；
对部分所述初始支撑层进行离子注入，形成包括掺杂区和本体区的支撑层；
其中，所述掺杂区的硬度小于所述本体区的硬度。
在一些实施例中，所述牺牲层包括第一牺牲层和第二牺牲层；所述初始支撑层包括第一初始支撑层和第二初始支撑层；所述支撑层包括第一支撑层和第二支撑层；
所述牺牲层和所述支撑层通过以下步骤形成：
在所述基底的表面依次形成所述第一牺牲层和所述第一初始支撑层；
对部分所述第一初始支撑层进行离子注入，形成包括第一掺杂区和第一本体区的所述第一支撑层；
在所述第一支撑层的表面依次形成所述第二牺牲层和所述第二初始支撑层；
对部分所述第二初始支撑层进行离子注入，形成包括第二掺杂区和第二本体区的所述第二支撑层；
其中，所述第二掺杂区位于所述第一掺杂区的正上方，且所述第一掺杂区的硬度小于所述第一本体区的硬度，所述第二掺杂区的硬度小于所述第二本体区的硬度。
本公开实施例提供的半导体结构的形成方法、叠层结构及其形成方法，其中，半导体结构的形成方法包括：提供叠层结构；叠层结构包括依次交替堆叠的牺牲层和支撑层，支撑层包括掺杂区和本体区；掺杂区的硬度小于本体区的硬度；执行第一刻蚀工艺，在叠层结构中形成贯穿本体区和牺牲层的第一空隙；在第一空隙的内壁沉积第一材料层；执行第二刻蚀工艺，去除掺杂区和牺牲层，在相邻的第一空隙之间形成第二空隙。本公开实施例中，由于支撑层包括硬度较小的掺杂区，如此，在后续制程中，硬度较小的掺杂区可以与牺牲层同时被刻蚀去除，从而简化了半导体结构的制备工艺。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构的形成方法的一种流程示意图；
图2a～2m为本公开实施例提供的半导体结构形成过程的结构示意图；
图3为本公开实施例提供的叠层结构的结构示意图；
图4为本公开实施例提供的叠层结构的形成方法的一种流程示意图；
附图标记说明：
200-基底；201/301-底部支撑层；202/302-第一牺牲层；203a-第一初始支撑层；203/303-第一支撑层；204-第一光刻胶层；205-第二牺牲层；206a-第二初始支撑层；206/305-第二支撑层；207-第二光刻胶层；208-图形化的掩膜层；209a-第一空隙；209b-第二空隙；210-堆叠结构；211-第一材料层；212-第二材料层；213-第三材料层；214-导电材料；30-叠层结构；B1/303b-第一本体区；B2/305b-第二本体区；D1/303a-第一掺杂区；D2/305a-第二掺杂区；C-预设图案。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
基于相关技术中存在的问题，本公开实施例提供一种半导体结构的形成方法、叠层结构及其形成方法，其中，半导体结构的形成方法包括：提供叠层结构；叠层结构包括依次交替堆叠的牺牲层和支撑层，支撑层包括掺杂区和本体区；掺杂区的硬度小于本体区的硬度；执行第一刻蚀工艺，在叠层结构中形成贯穿本体区和牺牲层的第一空隙；在第一空隙的内壁沉积第一材料层；执行第二刻蚀工艺，去除掺杂区和牺牲层，在相邻的第一空隙之间形成第二空隙。本公开实施例中，由于支撑层包括硬度较小的掺杂区，如此，在后续制程中，硬度较小的掺杂区可以与牺牲层同时被刻蚀去除，从而简化了半导体结构的制备工艺。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构的形成方法的一种流程示意图，如图1所示，半导体结构的形成方法包括以下步骤：
步骤S101、提供叠层结构；叠层结构包括依次交替堆叠的牺牲层和支撑层，支撑层包括掺杂区和本体区；掺杂区的硬度小于本体区的硬度。
本公开实施例中，叠层结构可以用于形成电容结构，叠层结构包括依次交替堆叠的牺牲层和支撑层。其中，支撑层的硬度大于牺牲层的硬度，支撑层可以对后续形成的电容结构提供支撑作用，防止电容结构的坍塌。
支撑层包括掺杂区和本体区，其中，掺杂区是对部分初始支撑层进行离子掺杂后形成的区域。本公开实施例中，掺杂区和本体区可以是交替排列的。
本公开实施例中，对初始支撑层进行离子掺杂后所形成的掺杂区相较于未进行离子掺杂的本体区，硬度更小，更容易被刻蚀去除。
本公开实施例中，支撑层可以为碳化硅层或者氮碳化硅层。牺牲层可以为氧化物层或者掺杂型氧化物层，例如，氧化硅层或者硼磷硅玻璃(Boro-phospho-silicate Glass，BPSG)。
步骤S102、执行第一刻蚀工艺，在叠层结构中形成贯穿本体区和牺牲层的第一空隙。
本公开实施例中，第一刻蚀工艺可以是干法刻蚀工艺，第一空隙可以是电容孔。在叠层结构中形成第一空隙后，剩余的叠层结构形成堆叠结构。
步骤S103、在第一空隙的内壁沉积第一材料层。
本公开实施例中，第一材料层可以是氮化钛层、金属钛层、氧化钛层或其它金属薄膜层。第一材料层可以作为电容结构的一个电极板，例如是电容结构的下电极。
步骤S104、执行第二刻蚀工艺，去除掺杂区和牺牲层，在相邻的第一空隙之间形成第二空隙。
本公开实施例中，第二刻蚀工艺可以是湿法刻蚀工艺，去除掺杂区和牺牲层是指同时去除堆叠结构中的掺杂区和堆叠结构中的牺牲层。例如，可以通过稀氢氟酸溶液以及氢氟酸和氟化铵的混合溶液湿法刻蚀去除堆叠结构中的掺杂区和堆叠结构中的牺牲层。
本公开实施例中，由于支撑层包括硬度较小的掺杂区，如此，在后续制程中，硬度较小的掺杂区可以与牺牲层同时被刻蚀去除，从而简化了半导体结构的制备工艺。
图2a～2m为本公开实施例提供的半导体结构形成过程的结构示意图，接下来请参考图2a～2m对本公开实施例提供的半导体结构的形成方法进一步地详细说明。
首先，可以参考图2a～2f，执行步骤S101、提供叠层结构；叠层结构包括依次交替堆叠的牺牲层和支撑层，支撑层包括掺杂区和本体区。
本公开实施例中，牺牲层包括第一牺牲层202和第二牺牲层205；支撑层包括第一支撑层203和第二支撑层206，叠层结构包括由下至上依次堆叠的第一牺牲层202、第一支撑层203、第二牺牲层205和第二支撑层206。其中，第一支撑层203包括第一掺杂区D1和第一本体区B1；第二支撑层206包括第二掺杂区D2和第二本体区B2；第二掺杂区D2位于第一掺杂区D1的正上方，且第一掺杂区D1的硬度小于第一本体区B1的硬度，第二掺杂区D2的硬度小于第二本体区B2的硬度。
在一些实施例中，叠层结构还包括底部支撑层201，第一牺牲层202位于底部支撑层201的表面。
请继续参见图2a～2f，在一些实施例中，叠层结构用于形成电容结构，且叠层结构形成于基底200上，基底200至少包括接触结构(例如为着陆焊盘)，接触结构用于与形成的电容结构电连接。本公开实施例中，接触结构的材料可以是任意一种导电材料，例如，钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
请继续参见图2a～2f，在其它实施例中，基底200还可以包括半导体衬底、位于半导体衬底内部字线结构和位于半导体衬底表面的位线结构等。其中，半导体衬底可以是硅衬底，半导体衬底也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
请继续参见图2a～2f，提供叠层结构可以包括以下步骤：提供基底200；在基底200的表面依次形成底部支撑层201、第一牺牲层202和第一初始支撑层203a；对部分第一初始支撑层203a进行离子注入，形成第一支撑层203；在第一支撑层203的表面依次沉积形成第二牺牲层205和第二初始支撑层206a；对部分第二初始支撑层206a进行离子注入，形成第二支撑层206。
如图2a所示，在基底200表面依次形成了底部支撑层201、第一牺牲层202和第一初始支撑层203a。本公开实施例中，底部支撑层201为氮化硅层，第一牺牲层202为硼磷硅玻璃，第一初始支撑层203a为碳氮化硅层。本公开实施例中，可以通过任意一种合适的沉积工艺形成底部支撑层201、第一牺牲层202和第一初始支撑层203a。例如，化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺或者涂敷工艺。本公开实施例中，由于硼磷硅玻璃的硬度小于氧化硅的硬度，因此，采用较软的硼磷硅玻璃作为第一牺牲层202，有利于刻蚀过程中图形的保持。
如图2b和2c所示，第一支撑层203包括第一掺杂区D1和第一本体区B1，其中，第一掺杂区D1是对部分第一初始支撑层203a进行离子注入形成的，例如，第一掺杂区D1可以通过以下步骤形成：在第一初始支撑层203a的表面形成第一光刻胶层204；第一光刻胶层204具有预设图案C，预设图案C暴露出部分第一初始支撑层203a的表面，对暴露出的第一初始支撑层203a进行离子注入，形成第一掺杂区D1。
请继续参见图2b和2c，本公开实施例中，可以采用氢原子、氦原子、硼原子等原子序数较小的原子，在离子注入角度为0度至55度、离子注入能量为1000电子伏至100000电子伏和离子注入剂量为1013原子/平方毫米至1016原子/平方毫米的工艺参数下，对暴露出的第一初始支撑层203a进行离子注入，形成如图2c所示的第一掺杂区D1。其中，第一初始支撑层203a中被第一光刻胶层204所遮挡的部分未进行离子注入，形成如图2c所示的第一本体区B1，第一掺杂区D1和第一本体区B1共同形成第一支撑层203。第一掺杂区D1和第一本体区B1例如是交替排列的。
请继续参见图2b和2c，本公开实施例中，第一初始支撑层203a可以为氮碳化硅层，而进行离子掺杂的材料包括氢原子、氦原子或者硼原子等原子序数较小的原子，由于氢原子、氦原子或者硼原子的半径较小，因此，氢原子、氦原子或者硼原子可以容易地掺杂进入氮碳化硅中。下面，以氢原子作为掺杂离子为例，详细说明离子掺杂的过程。氢原子掺杂进入氮化硅层之后，会破坏氮碳化硅中的部分硅氮键(Si-N)和硅碳键(Si-C)，并生成新的硅氢键(Si-H)，由于氮碳化硅中的Si-N键和Si-C的键能均大于Si-H的键能，因此，未进行离子掺杂的Si-N键和Si-C更加稳定，所以，未进行离子掺杂的氮碳化硅(对应本申请中的第一本体区B1)的硬度较大。而在采用氢原子进行掺杂之后，由于形成了新的Si-H键，如此，掺杂后的氮碳化硅(对应本申请中的第一掺杂区D1)的硬度降低，即掺杂后的氮碳化硅变软，更加容易被刻蚀掉，也就是说第一掺杂区D1与基底200之间的刻蚀选择比大于第一本体区B1与基底200之间的刻蚀选择比。
请继续参见图2b和2c，本公开实施例中，由于第一牺牲层202中硅氧键(Si-O)的键能小于Si-C键的键能，因此，第一掺杂区D1中Si-H键的键能与第一牺牲层中Si-O键的键能的差距被缩小了，如此，在刻蚀第一掺杂区D1时，可以同时移除位于第一掺杂区D1下方的第一牺牲层202。第一掺杂区D1与基底200之间的刻蚀选择比相对于第一牺牲层202与基底200之间的刻蚀选择比缩小了，如此，可以实现第一掺杂区D1与第一牺牲层202同时被刻蚀去除。
请继续参见图2b和2c，在一些实施例中，在形成第一掺杂区D1之后，半导体结构的形成方法还包括：去除第一光刻胶层204。本公开实施例中，可以通过灰化工艺、干法刻蚀技术或者湿法刻蚀技术去除第一光刻胶层204。
如图2d所示，本公开实施例中，第二牺牲层205可以是氧化硅层，第二初始支撑层206a可以是碳氮化硅层。这里，可以通过任意一种合适的沉积工艺形成第二牺牲层205和第二初始支撑层206a。例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺或者涂敷工艺。
如图2e和2f所示，第二支撑层206包括第二掺杂区D2和第二本体区B2，其中，第二掺杂区D2是对部分第二初始支撑层206a进行离子注入形成的，例如，第二掺杂区D2可以通过以下步骤形成：在第二初始支撑层206a的表面形成第二光刻胶层207；第二光刻胶层207具有预设图案C，预设图案C暴露出部分第二初始支撑层206a的表面；对暴露出的第二初始支撑层206a进行离子注入，形成第二掺杂区D2。
请继续参见图2e和2f，本公开实施例中，采用氢原子、氦原子或者硼原子等原子序数较小的原子，在离子注入角度为0度至55度、离子注入能量为1000电子伏至100000电子伏和离子注入剂量为1013原子/平方毫米至1016原子/平方毫米的工艺参数下，对暴露出的第二初始支撑层206a进行离子注入，形成如图2f所示的第二掺杂区D2。其中，第二初始支撑层206a中被第二光刻胶层207所遮挡的部分未进行离子注入，形成如图2f所示的第二本体区B2，第二掺杂区D2和第二本体区B2共同形成第二支撑层206。
请继续参见图2e和2f，本公开实施例中，第二初始支撑层206a可以为氮碳化硅层，而进行离子掺杂的材料包括氢原子、氦原子或者硼原子等原子序数较小的原子，由于氢原子、氦原子或者硼原子的半径较小，因此，氢原子、氦原子或者硼原子可以容易地掺杂进入氮碳化硅中。下面，以硼原子作为掺杂离子为例，详细说明离子掺杂的过程。硼原子掺杂进入氮化硅层之后，会破坏氮碳化硅中的部分Si-N键和Si-C键，并生成新的硅硼键(Si-B)，由于氮碳化硅中的Si-N键和Si-C的键能均大于Si-B的键能，因此，未进行离子掺杂的Si-N键和Si-C更加稳定，所以，未进行离子掺杂的氮碳化硅(对应本申请中的第二本体区B2)的硬度较大。而在采用硼原子进行离子掺杂之后，由于形成了新的Si-B键，如此，掺杂后的氮碳化硅(对应本申请中的第二掺杂区D2)的硬度降低，即掺杂后的氮碳化硅变软，更加容易被刻蚀掉，也就是说第二掺杂区D2与基底200之间的刻蚀选择比大于第二本体区B2与基底200之间的刻蚀选择比。
请继续参见图2e和2f，本公开实施例中，由于第二牺牲层205中Si-O键的键能小于Si-C键的键能，因此，第二掺杂区D2中Si-B键的键能与第二牺牲层中Si-O键的键能的差距被缩小了，如此，在刻蚀第二掺杂区D2时，可以同时移除位于第二掺杂区D2下方的第二牺牲层205。第二掺杂区D2与基底200之间的刻蚀选择比相对于第二牺牲层205与基底200之间的刻蚀选择比缩小了，如此，可以实现第二掺杂区D2与第二牺牲层205同时被刻蚀去除。
请继续参见图2e和2f，在一些实施例中，在形成第二掺杂区D2之后，半导体结构的形成方法还包括：去除第二光刻胶层207。本公开实施例中，可以通过灰化工艺、干法刻蚀技术或者湿法刻蚀技术去除第二光刻胶层207。
需要说明的是，本公开实施例中，第一掺杂区的掺杂浓度与第二掺杂区的掺杂浓度可以相等也可以不相等，本公开实施例中，对第一掺杂区和第二掺杂区的掺杂浓度不进行限定。第一掺杂区的掺杂浓度与第二掺杂区的掺杂浓度例如相等，从而保证第一掺杂区和第二掺杂区具有相同的刻蚀速率。同时第一掺杂区的掺杂离子和第二掺杂区的掺杂离子也可以相同或不同。
接下来，可以参考图2g～2i，执行步骤S102、执行第一刻蚀工艺，在叠层结构中形成贯穿本体区和牺牲层的第一空隙209a。
如图2g和2h所示，在一些实施例中，第一空隙209a可以通过以下步骤形成：在叠层结构的表面形成图形化的掩膜层208；通过图形化的掩膜层208，依次刻蚀第二支撑层206、第二牺牲层205、第一支撑层203、第一牺牲层202和底部支撑层201，直至暴露出基底200的表面，形成第一空隙209a和堆叠结构210。
请继续参见图2g和2h，本公开实施例中的图形化的掩膜层208，可以是多个硬掩膜层通过自对准双重成像技术(Self-aligned Double Patterning，SADP)逐步实现图形的倍增形成的。图形化的掩膜层208具有定义第一空隙209a的图形，通过图形化的掩膜层208依次刻蚀第二支撑层206、第二牺牲层205、第一支撑层203、第一牺牲层202和底部支撑层201，直至暴露出基底200的表面，形成了如图2h所示的多个第一空隙209a，且刻蚀后剩余的叠层结构形成如图2h所示的堆叠结构210。本公开实施例中，堆叠结构210包括两种类型的堆叠层，一种是由底部支撑层201、第一牺牲层202、第一本体区B1、第二牺牲层205和第二本体区B2构成的堆叠层；另一种是由底部支撑层201、第一牺牲层202、第一掺杂区D1、第二牺牲层205和第二掺杂区D2构成的堆叠层。
图2i为本公开实施例提供的第一空隙的俯视图，如图2i所示，贯穿叠层结构的第一空隙209a是阵列排布的。需要说明的是，本公开实施例中，仅从一个方向上示例性地示出了第一空隙209a的刻蚀过程，实际在第一空隙209a的刻蚀过程中，是需要从两个方向上进行刻蚀的。
接下来，可以参考图2j，执行步骤S103，在第一空隙209a的内壁沉积第一材料层211。
如图2j所示，本公开实施例中，在第一空隙209a的内壁沉积形成第一材料层211的同时，在堆叠结构210的顶表面也形成了第一材料层211。本公开实施例中，可以通过任意一种合适的沉积工艺形成第一材料层211。
接下来，可以参考图2k和2l，执行步骤S104，执行第二刻蚀工艺，去除掺杂区和牺牲层，在相邻的第一空隙209a之间形成第二空隙209b。
如图2k所示，在一些实施例中，在去除堆叠结构210中的掺杂区和牺牲层之前，半导体结构的形成方法还包括：去除堆叠结构210顶部的第一材料层211，暴露出堆叠结构210中的第二掺杂区D2和第二本体区B2。本公开实施例中，可以通过干法刻蚀工艺去除堆叠结构210顶部的第一材料层211，例如，等离子刻蚀工艺，反应离子刻蚀工艺或者离子铣工艺。
结合图2k和2l所示，本公开实施例中，去除堆叠结构210中的掺杂区和牺牲层，可以是通过湿法刻蚀技术，同时去除堆叠结构210中的第二掺杂区D2、堆叠结构210中的第二牺牲层205、堆叠结构210中的第一掺杂区D1和堆叠结构210中的第一牺牲层202，形成位于相邻两个第一空隙209a之间的第二空隙209b。例如，采用稀氢氟酸溶液(DiluteHydroFluoric acid，DHF)以及氢氟酸和氟化铵的混合溶液，在工艺温度为20℃至60℃下，例如30-50℃，同时刻蚀去除堆叠结构210中的第二掺杂区D2、堆叠结构210中的第二牺牲层205、堆叠结构210中的第一掺杂区D1以及堆叠结构210中的第一牺牲层202，并保留位于第一空隙209a侧壁的第一材料层211、堆叠结构210中的第二本体区B2和堆叠结构210中的第一本体区B1，形成位于相邻的第一空隙209a之间形成第二空隙209b。在本公开实施例中，由于未对第二本体区B2进行离子注入，因此，第二本体区B2的键能大于第二掺杂区D2的键能，也就是说，第二本体区B2相对于第二掺杂区D2更加稳定，即第二本体区B2相对于第二掺杂区D2的硬度更高。由于第二本体区B2的键能大于第二掺杂区D2的键能，因此，断裂第二本体B2的键能需要更大的能量，即第二掺杂区D2相对于第二本体区B2更加容易被刻蚀，进而可以实现移除第二掺杂区D2，而保证第二本体区B2不被刻蚀。同时由于第二掺杂区D2的键能接近于第二牺牲层205的键能，因此，可以同时移除第二掺杂区D2和第二牺牲层205。同理，本公开实施例中，可以同时移除第一掺杂区D1和第一牺牲层202。因此，本公开实施例中可以同时移除第二掺杂区D2、第二牺牲层205、第一掺杂区D1和第一牺牲层202，保留第二本体区B2和第一本体区B1。第一本体区B1和第二本体区B2可以用于支撑电容结构，防止电容结构倒塌。
本公开实施例中，采用原子序数较小的原子对第一初始支撑层和第二初始支撑层进行掺杂后，在第一初始支撑层中产生了新的化学键，而新的化学键的键能小于第一初始支撑层或第二初始支撑中原始化学键的键能，因此，掺杂后的第一初始支撑层(即第一掺杂区)相较于未掺杂的第一初始支撑层(即第一本体区)的硬度降低，掺杂后的第二初始支撑层(即第二掺杂区)相较于未掺杂的第二初始支撑层(即第二本体区)的硬度降低，如此，第一掺杂区和第二掺杂区相较于第一本体区和第二本体区更容易被刻蚀去除，所以，堆叠结构中的第二掺杂区、第二牺牲层、第一掺杂区和第一牺牲层可以在一步刻蚀工艺中被同时去除，极大地简化了半导体结构的制备工艺。
结合图2l和2m所示，在去除堆叠结构210中的第二掺杂区D2、第二牺牲层205、第一掺杂区D1和第一牺牲层202之后，半导体结构的形成方法还包括：在第一材料层211的表面依次形成第二材料层212和第三材料层213。在第三材料层213之间的间隙中填充导电材料214，进而形成完整的电容结构。本公开实施例中，第二材料层可以作为电容结构的第二材料层，第三材料层可以作为电容结构的另一个电极层，例如是电容结构的上电极。
请继续参见图2m，本公开实施例中，第二材料层212可以是氧化锆层和/或氧化铝层，也可以是其它高介电常数材料层。第三材料层213也可以是氮化钛层、金属钛层、氧化钛层或其它金属薄膜层，第三材料层213与第一材料层211可以相同，也可以不同。导电材料214可以是多晶硅，也可以是其它任意一种合适的导电材料，例如，钨、钴或者掺杂多晶硅。
本公开实施例所形成的电容结构，电容结构的高度为600nm至1300nm，例如可以为800nm或者1000nm；电容的关键尺寸为30nm至60nm，例如可以为35nm或者50nm。
本公开实施例提供的半导体结构的形成方法，由于叠层结构中的第一支撑层包括硬度较小的第一掺杂区，叠层结构中的第二支撑层包括硬度较小的第二掺杂区，且第一掺杂区的位置与第二掺杂区的位置相对应，如此，在后续制程中，堆叠结构中硬度较小的第一掺杂区和硬度较小的第二掺杂区可以与堆叠结构中的第一牺牲层和第二牺牲层同时被刻蚀去除，从而简化了半导体结构的制备工艺。
本公开实施例提供一种叠层结构，图3为本公开实施例提供的叠层结构的结构示意图，如图3所示，叠层结构30包括依次交替堆叠的牺牲层和支撑层；其中，牺牲层包括第一牺牲层302和第二牺牲层304；支撑层包括第一支撑层303和第二支撑层305；叠层结构30包括由下至上依次堆叠的第一牺牲层302、第一支撑层303、第二牺牲层304和第二支撑层305。
请继续参见图3，在一些实施例中，叠层结构30还包括底部支撑层301，第一牺牲层302位于底部支撑层301的表面。
在一些实施例中，支撑层包括掺杂区和本体区，且掺杂区的硬度小于本体区的硬度。请继续参见图3，第一支撑层303包括第一掺杂区303a和第一本体区303b，且第一掺杂区303a的硬度小于第一本体区303b的硬度；第二支撑层305包括第二掺杂区305a和第二本体区305b，且第二掺杂区305a的硬度小于第二本体区305b的硬度；第二掺杂区305a位于第一掺杂区303a的正上方。
本公开实施例提供的叠层结构，第一支撑层和第二支撑层均包括掺杂区和本体区，且第一支撑层和第二支撑层中掺杂区的硬度小于本体区的硬度，因此，第一支撑层和第二支撑层中的掺杂区相对于本体区更容易被刻蚀去除，即本公开实施例中，第一支撑层和第二支撑层中的本体区和掺杂区具有不同的刻蚀选择比，如此，可以提供一种具有不同刻蚀选择比的叠层结构。本公开实施例提供的叠层结构可以用于形成电容孔，并在形成电容孔之后，还可以在电容孔内形成第一材料层、第二材料层和第三材料层。形成第一材料层、第二材料层和第三材料层的形成过程请参考上述实施例。
本公开实施例提供的叠层结构与上述实施例中的叠层结构类似，对于本公开实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。
除此之外，本公开实施例还提供一种叠层结构的形成方法，叠层结构位于基底的表面，图4为本公开实施例提供的叠层结构的形成方法的一种流程示意图，如图4所示，叠层结构的形成方法包括以下步骤：
步骤S401、在基底的表面依次交替形成牺牲层和初始支撑层。
本公开实施例中，叠层结构用于形成电容结构，基底至少包括接触结构，接触结构用于与形成的电容结构电连接。在其它实施例中，基底还包括半导体衬底、位于半导体衬底内部字线结构和位于半导体衬底表面的位线结构等。初始初始支撑层用于对形成的电容结构提供支撑作用，防止电容结构的坍塌。
步骤S402、对部分所述初始支撑层进行离子注入，形成包括掺杂区和本体区的支撑层。
本公开实施例中，采用氢原子、氦原子或者硼原子等原子序数较小的原子对部分初始支撑层进行离子注入，形成掺杂区，未进行离子注入的初始支撑层形成本体区，掺杂区和本体区共同形成了支撑层。
本公开实施例中，对初始支撑层进行离子注入的工艺参数包括离子注入角度、离子注入能量和离子注入剂量；其中，离子注入角度为0度至55度，例如，可以为10度、30度或者50度；离子注入能量为1000电子伏至100000电子伏，例如，可以为5000电子伏或者60000电子伏；离子注入剂量为1013原子/平方毫米至1016原子/平方毫米，例如，可以为1014原子/平方毫米或者1015原子/平方毫米。
本公开实施例中，采用原子序数较小的氢原子、氦原子或者硼原子等对部分初始支撑层进行离子注入，可以使得氢原子、氦原子或者硼原子掺杂很容易掺杂地进入初始支撑层中，并且掺杂的离子可以破坏初始支撑层中的原始化学键，并产生新的化学键，而新的化学键的键能小于初始支撑层原始化学键的键能，使得掺杂后的初始支撑层(即掺杂区)相对于未掺杂的初始支撑层(即本体区)的硬度降低，因此，掺杂区相对于本体区更容易被刻蚀去除，如此，可以得到具有不同刻蚀选择比的第一支撑层。
在一些实施例中，牺牲层包括第一牺牲层和第二牺牲层；初始支撑层包括第一初始支撑层和第二初始支撑层；所述支撑层包括第一支撑层和第二支撑层；牺牲层和支撑层通过以下步骤形成：
步骤S1、在基底的表面依次形成第一牺牲层和第一初始支撑层。
步骤S2、对部分第一初始支撑层进行离子注入，形成包括第一掺杂区和第一本体区的所述第一支撑层。
步骤S3、在第一支撑层的表面依次形成第二牺牲层和第二初始支撑层。
步骤S4、对部分第二初始支撑层进行离子注入，形成包括第二掺杂区和第二本体区的第二支撑层。
本公开实施例中，对第一初始支撑层和第二初始支撑层进行离子注入的过程与上述实施例中的离子注入过程相同，这里，不再赘述。
本公开实施例中，第二掺杂区位于所述第一掺杂区的正上方，且第一掺杂区的硬度小于第一本体区的硬度，第二掺杂区的硬度小于第二本体区的硬度。
本公开实施例中的叠层结构的形成方法与上述实施例中的叠层结构类似，对于本公开实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。
本公开实施例提供的叠层结构的形成方法所形成的叠层结构，由于支撑层包括掺杂区和本体区，且支撑层中掺杂区的硬度小于本体区的硬度，因此，支撑层中的掺杂区相对于本体区更容易被刻蚀去除，即本公开实施例中，支撑层中的本体区和掺杂区具有不同的刻蚀选择比，如此，可以制备得到具有不同刻蚀选择比的叠层结构。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。因此，本公开实施例的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供叠层结构；所述叠层结构包括依次交替堆叠的牺牲层和支撑层，所述支撑层包括掺杂区和本体区；所述掺杂区的硬度小于所述本体区的硬度；
执行第一刻蚀工艺，在所述叠层结构中形成贯穿所述本体区和所述牺牲层的第一空隙；
在所述第一空隙的内壁沉积第一材料层；
执行第二刻蚀工艺，去除所述掺杂区和所述牺牲层，在相邻的所述第一空隙之间形成第二空隙。
2.根据权利要求1所述的方法，其特征在于，所述牺牲层包括第一牺牲层和第二牺牲层；所述支撑层包括第一支撑层和第二支撑层；所述叠层结构包括依次堆叠的第一牺牲层、第一支撑层、第二牺牲层和第二支撑层；
其中，所述第一支撑层包括第一掺杂区和第一本体区；所述第二支撑层包括第二掺杂区和第二本体区；所述第二掺杂区位于所述第一掺杂区的正上方，且所述第一掺杂区的硬度小于所述第一本体区的硬度，所述第二掺杂区的硬度小于所述第二本体区的硬度。
3.根据权利要求2所述的方法，其特征在于，所述叠层结构形成于基底上；所述提供叠层结构，包括：
提供所述基底；
在所述基底的表面依次形成所述第一牺牲层和第一初始支撑层；
对部分所述第一初始支撑层进行离子注入，形成所述第一支撑层；
在所述第一支撑层的表面依次形成所述第二牺牲层和第二初始支撑层；
对部分所述第二初始支撑层进行离子注入，形成所述第二支撑层。
4.根据权利要求3所述的方法，其特征在于，所述第一掺杂区通过以下步骤形成：
在所述第一初始支撑层的表面形成第一光刻胶层；所述第一光刻胶层具有预设图案，所述预设图案暴露出部分第一初始支撑层的表面；
对暴露出的所述部分第一初始支撑层进行离子注入，形成所述第一掺杂区。
5.根据权利要求4所述的方法，其特征在于，进行所述离子注入时的离子由以下至少一种材料形成：氢原子、氦原子或者硼原子。
6.根据权利要求4所述的方法，其特征在于，进行所述离子注入时的工艺参数包括：离子注入角度、离子注入能量和离子注入剂量；
其中，所述离子注入角度为0度至55度；所述离子注入能量为1000电子伏至100000电子伏；所述离子注入剂量为1013原子/平方毫米至1016原子/平方毫米。
7.根据权利要求4所述的方法，其特征在于，所述第一掺杂区与所述基底之间的刻蚀选择比大于所述第一本体区与所述基底之间的刻蚀选择比。
8.根据权利要求4至7任一项所述的方法，其特征在于，所述第二掺杂区通过以下步骤形成：
在所述第二初始支撑层的表面形成第二光刻胶层；所述第二光刻胶层具有所述预设图案，所述预设图案暴露出部分第二初始支撑层的表面；
对暴露出的所述部分第二初始支撑层进行离子注入，形成所述第二掺杂区。
9.根据权利要求8所述的方法，其特征在于，所述第二掺杂区与所述基底之间的刻蚀选择比大于所述第二本体区与所述基底之间的刻蚀选择比。
10.根据权利要求2所述的方法，其特征在于，所述叠层结构还包括底部支撑层，所述第一牺牲层位于所述底层支撑层的表面；所述第一空隙通过以下步骤形成：
在所述叠层结构的表面形成图形化的掩膜层；
通过所述图形化的掩膜层，依次刻蚀所述第二支撑层、所述第二牺牲层、所述第一支撑层、所述第一牺牲层和所述底部支撑层，直至暴露出所述基底的表面，形成所述第一空隙和堆叠结构。
11.根据权利要求10所述的方法，其特征在于，在所述第一空隙的内壁沉积第一材料层同时，在所述堆叠结构的顶部沉积所述第一材料层。
12.根据权利要求11所述的方法，其特征在于，在去除所述掺杂区和所述牺牲层之前，所述方法还包括：
去除所述堆叠结构顶部的所述第一材料层，暴露出所述第二掺杂区和所述第二本体区。
13.根据权利要求10至12任一项所述的方法，其特征在于，所述第二空隙通过以下步骤形成：
采用湿法刻蚀工艺，同时去除所述堆叠结构中的第二掺杂区、第二牺牲层、第一掺杂区和第一牺牲层，形成位于相邻两个第一空隙之间的所述第二空隙。
14.根据权利要求13所述的方法，其特征在于，所述湿法刻蚀工艺所采用的刻蚀溶液包括：稀氢氟酸溶液以及氢氟酸和氟化铵的混合溶液。
15.根据权利要求13所述的方法，其特征在于，所述湿法刻蚀工艺的工艺温度为20℃至60℃。
16.根据权利要求1所述的方法，其特征在于，在去除所述掺杂区和所述牺牲层之后，所述方法还包括：
在所述第一材料层的表面依次沉积第二材料层和第三材料层。
17.一种叠层结构，其特征在于，所述叠层结构包括依次交替堆叠的牺牲层和支撑层；
其中，所述支撑层包括掺杂区和本体区，且所述掺杂区的硬度小于所述本体区的硬度。
18.根据权利要求17所述的叠层结构，其特征在于，所述牺牲层包括第一牺牲层和第二牺牲层；所述支撑层包括第一支撑层和第二支撑层；所述叠层结构包括依次堆叠的第一牺牲层、第一支撑层、第二牺牲层和第二支撑层；
其中，所述第一支撑层包括第一掺杂区和第一本体区；所述第二支撑层包括第二掺杂区和第二本体区；所述第二掺杂区位于所述第一掺杂区的正上方，且所述第一掺杂区的硬度小于所述第一本体区的硬度，所述第二掺杂区的硬度小于所述第二本体区的硬度。
19.一种叠层结构的形成方法，其特征在于，所述叠层结构位于基底的表面；所述方法包括：
在所述基底的表面依次交替形成牺牲层和初始支撑层；
对部分所述初始支撑层进行离子注入，形成包括掺杂区和本体区的支撑层；
其中，所述掺杂区的硬度小于所述本体区的硬度。
20.根据权利要求19所述的方法，其特征在于，所述牺牲层包括第一牺牲层和第二牺牲层；所述初始支撑层包括第一初始支撑层和第二初始支撑层；所述支撑层包括第一支撑层和第二支撑层；
所述牺牲层和所述支撑层通过以下步骤形成：
在所述基底的表面依次形成所述第一牺牲层和所述第一初始支撑层；
对部分所述第一初始支撑层进行离子注入，形成包括第一掺杂区和第一本体区的所述第一支撑层；
在所述第一支撑层的表面依次形成所述第二牺牲层和所述第二初始支撑层；
对部分所述第二初始支撑层进行离子注入，形成包括第二掺杂区和第二本体区的所述第二支撑层；
其中，所述第二掺杂区位于所述第一掺杂区的正上方，且所述第一掺杂区的硬度小于所述第一本体区的硬度，所述第二掺杂区的硬度小于所述第二本体区的硬度。
CN202111521993.3A 2021-12-13 2021-12-13 半导体结构的形成方法、叠层结构及其形成方法 Pending CN116264766A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111521993.3A CN116264766A (zh) 2021-12-13 2021-12-13 半导体结构的形成方法、叠层结构及其形成方法
PCT/CN2022/088474 WO2023108972A1 (zh) 2021-12-13 2022-04-22 半导体结构的形成方法、叠层结构及其形成方法
US17/809,170 US20230187480A1 (en) 2021-12-13 2022-06-27 Method for forming semiconductor structure, laminate structure, and method for forming laminate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111521993.3A CN116264766A (zh) 2021-12-13 2021-12-13 半导体结构的形成方法、叠层结构及其形成方法

Publications (1)

Publication Number Publication Date
CN116264766A true CN116264766A (zh) 2023-06-16

Family

ID=86722196

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111521993.3A Pending CN116264766A (zh) 2021-12-13 2021-12-13 半导体结构的形成方法、叠层结构及其形成方法

Country Status (2)

Country Link
CN (1) CN116264766A (zh)
WO (1) WO2023108972A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117500365A (zh) * 2023-12-29 2024-02-02 长鑫新桥存储技术有限公司 电容器的制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634047A (zh) * 2017-09-14 2018-01-26 睿力集成电路有限公司 电容器阵列结构及其制造方法
CN108447864B (zh) * 2018-03-14 2023-09-29 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN109065501B (zh) * 2018-07-19 2024-02-06 长鑫存储技术有限公司 电容阵列结构及其制备方法
CN111415943B (zh) * 2020-05-21 2022-12-20 长江存储科技有限责任公司 三维存储器的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117500365A (zh) * 2023-12-29 2024-02-02 长鑫新桥存储技术有限公司 电容器的制备方法
CN117500365B (zh) * 2023-12-29 2024-05-10 长鑫新桥存储技术有限公司 电容器的制备方法

Also Published As

Publication number Publication date
WO2023108972A1 (zh) 2023-06-22

Similar Documents

Publication Publication Date Title
CN108206181B (zh) 半导体装置
US20110241166A1 (en) Semiconductor Device Comprising a Capacitor Formed in the Contact Level
US10446556B2 (en) Method for preparing a semiconductor memory structure
US20220149148A1 (en) Capacitance structure and forming method thereof
WO2023108972A1 (zh) 半导体结构的形成方法、叠层结构及其形成方法
US20210043631A1 (en) Semiconductor Constructions, and Semiconductor Processing Methods
CN112470276B (zh) 带有具有梅花形状的沟道结构的三维存储器件
CN115274670A (zh) 半导体结构及其制作方法、存储器
CN115701213A (zh) 半导体结构及其形成方法
US20230187480A1 (en) Method for forming semiconductor structure, laminate structure, and method for forming laminate structure
WO2024036716A1 (zh) 半导体结构及其形成方法
WO2024026940A1 (zh) 半导体结构的形成方法
WO2023245803A1 (zh) 半导体结构及其制作方法、存储器
WO2023245755A1 (zh) 半导体结构及其形成方法、版图结构
WO2023245768A1 (zh) 半导体结构及其形成方法、版图结构
WO2024026933A1 (zh) 半导体结构及其形成方法
WO2023245811A1 (zh) 半导体结构及其形成方法、版图结构
US20230033022A1 (en) Semiconductor structure and method for forming semiconductor structure
US20240015948A1 (en) Integrated circuit device and method of manufacturing the same
US20220320109A1 (en) Semiconductor Structure and Method for Manufacturing Semiconductor Structure
CN111009529B (zh) 非挥发性存储器结构及其制造方法
CN117500265A (zh) 一种半导体结构及其制备方法
CN117320437A (zh) 半导体结构及其制作方法、存储器
CN117320436A (zh) 半导体结构及其制作方法、存储器
CN117355133A (zh) 集成电路器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination