JP2004088100A - 垂直デバイス・アレイおよび境界付きビット線コンタクトを有する組込みｄｒａｍの構造およびｄｒａｍを作成する方法 - Google Patents
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Abstract
【課題】垂直デバイス・アレイおよび境界付きビット線コンタクトを有する組込みＤＲＡＭを作製する構造および方法を提供すること。
【解決手段】本明細書では、動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを含む集積回路であって、ＤＲＡＭセルが、深いトレンチ内の蓄積コンデンサと、深いトレンチの側壁に沿って延びるチャネルおよび深いトレンチ内のゲート導体を有するトランジスタと、ゲート導体に対して上から接触するワード線とを含み、該ワード線が、ゲート導体の中心線からずれた中心線を有する集積回路を開示する。このＤＲＡＭセルは、トランジスタのチャネルから延びる活性領域と、ワード線の側壁の絶縁スペーサによって境界を付けられた、活性領域へのビット線コンタクトとをさらに含む。
【選択図】図１
【解決手段】本明細書では、動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを含む集積回路であって、ＤＲＡＭセルが、深いトレンチ内の蓄積コンデンサと、深いトレンチの側壁に沿って延びるチャネルおよび深いトレンチ内のゲート導体を有するトランジスタと、ゲート導体に対して上から接触するワード線とを含み、該ワード線が、ゲート導体の中心線からずれた中心線を有する集積回路を開示する。このＤＲＡＭセルは、トランジスタのチャネルから延びる活性領域と、ワード線の側壁の絶縁スペーサによって境界を付けられた、活性領域へのビット線コンタクトとをさらに含む。
【選択図】図１
Description
本発明は半導体処理に関する。本発明は特に、動的ランダム・アクセス・メモリ（ＤＲＡＭ）およびその他の回路を両方とも有し、ＤＲＡＭが垂直トランジスタ・デバイスのアレイを含む、複合型集積回路の作製に関する。
組込みＤＲＡＭと、例えばＣＭＯＳ論理回路などのその他の回路構成要素とをともに有する複合型集積回路の作製には、かなりの課題がある。高性能ＣＭＯＳ論理に必要なプロセスは、ＤＲＡＭの処理要件と合わせることが困難である。例えば、高性能ＣＭＯＳ論理では、ゲート導体は、細い線幅で速い切替え速度に対応することを要求される。リソグラフィでは印刷不可能な線幅の細いゲート導体は、最初にフォトレジスト・パターンを印刷してエッチングし、次いで「マスク・トリム」と呼ばれる方法でそのパターンの側壁をエッチングした後で、その下にあるゲート導体層をエッチングすることによって作成することができる。また、高性能ＣＭＯＳ論理では、ゲート導体は、その大部分がケイ化物または金属であり、ポリシリコンをほとんどまたは全く含まないことが好ましい。
一方、平面型デバイス・アレイを有する従来のＤＲＡＭでは、ゲート導体は、連続するリフレッシュ・サイクルの間に必要なデータ保持時間を保持するために、オフ電流（メモリ・アレイ・トランジスタがしきい値電圧未満にバイアスされたときの電流）を減少させるいくつかの特性を有することを必要とされる。第１に、ほぼ最小グラウンドルールの幅となる論理の場合よりもある程度広い線幅のゲート導体が必要である。第２に、ゲート導体は、ゲート酸化物と接触する場合にはケイ化物または金属ではなくポリシリコン製でなければならない。第３に、平面型ＤＲＡＭのゲート導体線は、側壁の酸化を必要とする。
また、ＣＭＯＳ論理回路と異なり、ゲート導体線同士の間の間隔は非常に狭く、平面型ＤＲＡＭでは隣接するゲート導体の間の間隔は約１Ｆ以下（最小グラウンドルール）である。したがって、平面型ＤＲＡＭでは、ボーダレス・ビット線コンタクトしか使用することができない。ボーダレス・ビット線コンタクトは、隣接するゲート導体の上部を少なくとも部分的に覆う導電性スタッドを有する。このため、ゲート導体を覆うボーダレス・ビット線コンタクトの絶縁体として、ゲート導体の上に厚い誘電性キャップを形成しなければならない。このような厚い誘電性キャップにより、プロセスがより複雑になり、誘電体を堆積させて埋める隣接するゲート導体間のギャップの高さおよびアスペクト比が大きくなり望ましくない。
論理部分および組込型ＤＲＡＭ部分を両方とも有する複合型集積回路の処理を簡略化して、論理部分のゲート導体線をＤＲＡＭアレイ部分のワード線と一緒に処理できるようにすることが望ましい。
したがって、論理回路の細い線幅のゲート導体と一緒に作製される細い線幅のワード線をＤＲＡＭアレイに使用することが望ましい。また、ボーダレスではなく境界付きのビット線コンタクトをＤＲＡＭアレイで使用し、ワード線の上の誘電体キャップ層をなくすことができるようにすることが望ましい。
本発明の第１の態様によれば、動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを含む集積回路であって、ＤＲＡＭセルが、深いトレンチ内の蓄積コンデンサと、深いトレンチの側壁に沿って延びるチャネルおよび深いトレンチ内のゲート導体を有するトランジスタと、ゲート導体に対して上から接触するワード線とを含み、該ワード線が、ゲート導体の中心線からずれた中心線を有する集積回路が提供される。このＤＲＡＭセルは、トランジスタのチャネルから延びる活性領域と、ワード線の側壁の絶縁スペーサによって境界を付けられた、活性領域へのビット線コンタクトとをさらに含む。
本発明の第２の態様によれば、動的ランダム・アクセル・メモリ・アレイを作製する方法であって、深いトレンチを基板にエッチング形成するステップと、深いトレンチ内に蓄積コンデンサおよびトランジスタを形成するステップと、深いトレンチから延びる活性領域を形成するステップとを含む方法が提供される。この方法は、活性領域の上に上部酸化物層を形成するステップと、垂直トランジスタのゲート導体に対して上から接触するワード線を形成するステップとをさらに含み、該ワード線は、上部酸化物層に対して上から接触し、ゲート導体の中心線から水平方向にずれた中心線を有する。上部酸化物層にエッチング形成された開口中に、活性領域へのビット線コンタクトが形成される。
したがって、以下の実施形態では、ＤＲＡＭアレイのワード線が、論理の作製要件に従って論理部分のゲート導体と一緒に作製される組込型ＤＲＡＭについて述べる。これが可能であるのは、ＤＲＡＭアレイのワード線がＤＲＡＭアレイのゲート導体ではなく、ゲート導体と接触した、深いトレンチの中にある信号導体であるために、ワード線が背景技術で述べた平面型ＤＲＡＭの処理要件に制約されないからである。さらに、ＤＲＡＭアレイのワード線は、最小限のポリシリコンも含む必要がなく、また側壁の酸化も必要としない。最後に、論理プロセスで使用するのと同様の境界付きビット線コンタクトを使用して、ＤＲＡＭアレイのワード線上の厚い誘電体キャップを不要とした実施形態について述べる。
図１は、本発明の第１の実施形態を示す断面図である。図１には、アレイ部分１０および支持部分１２が示してある。アレイ部分１０には、第１の深いトレンチ１６内に形成された蓄積コンデンサ１４が示してある。第２の深いトレンチ１８内に形成されたもう１つの蓄積コンデンサ１４も示してある。各蓄積コンデンサ１４は、深いトレンチ１６または１８の側壁に沿って延びる長さを有するチャネル２０を有する第１のトランジスタによってアクセスされ、各トランジスタは、蓄積コンデンサ１４の上に位置するゲート導体２２を有する。深いトレンチ１６および１８内の最上部に、絶縁スペーサ２３を置くことが好ましい。上側ソース・ドレイン活性領域３２は、トランジスタのチャネル２０から離れるように延びる。チャネル２０を有する第１のトランジスタだけでなく、蓄積コンデンサ１４は、深いトレンチ１６、１８の他方の側壁に沿った向きが長さ方向となるチャネル２１を有する第２のトランジスタによってアクセスされることも好ましい。第２のソース・ドレイン活性領域３３は、第２のトランジスタの上側位置から、第１の活性領域３２とは異なる方向に延びる。アレイ上部酸化物３８が、活性領域３２および３３の上部を絶縁している。
アレイ部分１０では、ワード線２４は、ゲート導体２２と上から導電的に接触し、ゲート導体２０の中心線２８からずれた中心線２６を有する。ワード線２４は、金属または金属ケイ化物からなる上部層２７を少なくとも有する。ただし、ワード線２４は、必要なら完全に金属ケイ化物で構成して、この金属ケイ化物が下方に延び、ゲート導体２２またはアレイ上部酸化物３８と接触するようにすることもできる。参照番号３６は通過導体を示す。通過導体３６は、活性領域３２と交差するＤＲＡＭアレイの別のワード線とすることも、ワード線として機能しない別の導体とすることもできる。通過導体は、金属または金属ケイ化物からなる上部層２７を少なくとも有する。ただし、通過導体３６は、必要なら完全に金属ケイ化物で構成して、この金属ケイ化物が下方に延び、アレイ上部酸化物３８と接触するようにすることもできる。
各ワード線は絶縁側壁スペーサ３０をさらに含み、アレイ上部酸化物３８にエッチングで開けた開口を介して上から活性領域３２と接触するビット線コンタクト３４が作成され、このビット線コンタクト３４は、ワード線２４の絶縁側壁スペーサ３０によって境界を付けられている。
図１にはまた、ゲート導体４２とその両側の絶縁側壁スペーサ４４およびシリコンへのコンタクト（ＣＳ）４６とを有するトランジスタ４０が、支持部分１２に示してある。ＤＲＡＭアレイ１０の場合と同様に、シリコンへのコンタクト４６は、ゲート導体４２の側壁にある絶縁側壁スペーサ４４によって境界を付けられている。
図２は、好ましい実施形態におけるＤＲＡＭアレイ部分１０を示す平面図である。図２に示すように、ワード線２４は、活性領域３２と交差する位置で、ビット線コンタクト３４を避ける向きに蛇行していることが好ましい。図２に示すように、深いトレンチ１６、１８内に位置する絶縁スペーサ２３によって画定された環状部があるために、深いトレンチ１６または１８のゲート導体は線１２０までしか延びず、そこで活性領域３２、３３にぶつかる。図２では、深いトレンチのサイズは、活性領域３２の長さの方向に１Ｆ（最小グラウンドルールに等しい）となっている。図示のように、深いトレンチ１６、１８は、活性領域３２、３３を横切る方向にはこれより長く延びていることが好ましい。
図２に示す実施形態では、活性領域３２の方向の深いトレンチ１６、１８の間は、４Ｆを超えるピッチ、例えば５Ｆ（リソグラフィ・フィーチャ・サイズの最小グラウンドルールの５倍）のピッチにしてある。このようなピッチで、かつワード線２４がゲート導体（深いトレンチ１６、１８内）の中心線からずれた中心線を有すると、深いトレンチ１６または１８内のゲート電極１２０とビット線コンタクト３４との間を、望ましい間隔５０にすることができる。また、ゲート電極１２０とワード線２４の間も、望ましい間隔５２にすることができる。最後に、ワード線２４とビット線コンタクト３４の間も、望ましい間隔５４にすることができる。望ましい間隔５０、５２および５４は、当業者には既知のリソグラフィで画定できる限界寸法の正規製作公差およびオーバレイ公差を超える電気的分離をセル・アレイの構成部品の一部の間でもたらすように選択される。このような望ましい間隔５０、５２および５４は、Ｆ／５より大きく、１Ｆより小さいものとすることができる。
図３は、図２に示す実施形態の変形形態を示す図である。主な違いは、図３では、深いトレンチ１１６、１１８のサイズが大きくなっている点である。深いトレンチのサイズをパターンのサイズに対して相対的に大きくして、蓄積ノードのキャパシタンスまたはアレイ・トランジスタのオン電流あるいはその両方を増大させると望ましいことがある。この実施形態では、深いトレンチのサイズをこのように大きくすることは、ワード線のピッチが５Ｆであること、深いトレンチ１６、１８の内側で絶縁スペーサ２３を使用していること、およびワード線２４が蛇行していることによって可能にしている。図示のように、深いトレンチ１６、１８は、活性領域３２の長さ方向に１Ｆ（最小グラウンドルール）より大きな長さ２１６を有する。深いトレンチのサイズ２１６が大きくなっていても、この実施形態では、アレイ部分１０の導体間では依然として特定の間隔を達成することができる。すなわち、ゼロではない深いトレンチからビット線コンタクトまでの間隔２５０が達成され、さらに、ゼロではない深いトレンチからワード線までの間隔２５２およびゼロではないワード線からビット線コンタクトまでの間隔２５４も達成される。
図４は、本発明の別の実施形態の構成を示す平面図であり、図２および図３に示す実施形態と同様に、ワード線２４は、ゲート導体の中心線２８からずれた中心線２６を有する。ただし、この実施形態では、ワード線２４は蛇行していない。ビット線への境界付きコンタクトを作成し、かつオーバレイ公差を考慮に入れるために、ワード線のピッチを広げることができる。１Ｆでレジスト・パターンを印刷し、開口を拡大した後でワード線２４をエッチングする上記プロセスで幅０．７５Ｆのワード線を作成すると仮定すると、５．５Ｆのピッチで、１本のワード線２４の縁部から別のワード線２４の縁部までの間隔が最小の２Ｆとなる。
図５から図１５を参照して、アレイ部分１０および論理部分１２を両方とも有する複合型集積回路を作製する方法について述べる。この方法では、アレイ部分のワード線２４と論理部分１２のワード線２４を、同じプロセスを使用して一緒に作製する。図５から図１２の各図には、線ｘ１−ｘ２’および線ｘ２’−ｘ３に沿った図が示してある。図５は、蓄積コンデンサ１４とチャネル２１およびゲート導体２２を有するトランジスタとが既に形成されているところから始まるプロセスの１段階を示す。さらに、深いトレンチ１６内に絶縁スペーサ２３も示してあり、１つの深いトレンチのトランジスタを別のトレンチのトランジスタから分離する分離トレンチ６２も示してある。この分離トレンチ６２は、隣り合う活性領域３２の間でｘ２−ｘ３方向に延びる。さらに、アレイ部分１０と論理部分１２の間に、これら２つの間の望ましくない相互作用を防止するためにアレイ／論理分離６４が形成される。分離トレンチ６２とアレイ／論理分離６４は、それ以前に堆積させた窒化物パッド層６６の上部に合わせて平坦化されている。図６に示すように、窒化物パッド層６６は除釉されて除去され、ＤＲＡＭアレイ部分１０の単結晶半導体領域にはイオン注入を行う。論理部分１２は、通常はこのイオン注入中にブロック・マスクされることになる。
次いで、図７に示すように、深いトレンチ１６に隣接して、また深いトレンチ１６内に任意選択の側壁スペーサ２３が存在すればこれに接するようにして、任意選択の窒化物スペーサ６８を形成することができる。次いで、好ましくは窒化ケイ素からなるライナ７０を堆積させる。次に、好ましくは高密度プラズマ法で、好ましくは８５ｎｍの深さまでアレイ上部酸化物３８を堆積させる。次いで、トレンチのゲート導体２２を覆うライナ７０の表面に合わせてアレイ上部酸化物を平坦化し、ライナ７０をトレンチのゲート導体２２の上から選択的に除去する。次いで、ポリシリコン層７２を堆積させる。これは、トレンチのゲート導体２２の表面に対する電気的接触をもたらし、後にアレイ領域１０内でワード線を相互接続する役割を果たすことになる。次いで、ブロック・リソグラフィ・マスクを使用して、図８に示すように支持領域１２からポリシリコン７２を除去する。
次いで、図９に示すように、アレイ上部酸化物３８を支持領域１０から選択的に除去して、シリコン基板７４および論理ＳＴＩ領域６４を露出させる。熱酸化により、支持領域１０およびアレイ・ポリシリコン７２の上に犠牲層７６を形成する。次いで、ＣＭＯＳ集積回路では一般的な方法で、論理ＣＭＯＳのウェル形成およびしきい値調整イオン注入を行う。その後、犠牲酸化物を剥がし、熱的に形成した二酸化ケイ素などのＣＭＯＳゲート誘電体７６、あるいはＨｆおよび／またはＺｒを含有する酸化物などの高ｋ材料を基板７４の上面に形成する。
次に、図１０を参照すると、論理部分１２にＣＭＯＳゲート電極ポリシリコン７３が例えば１５０ｎｍの深さまで堆積され、アレイ・ポリシリコン７２および支持ゲート・ポリシリコン７３の上面がその後のリソグラフィ・パターン形成に備えて面一になるようになっている。次いで、図１１の平面図に示すマスク７８を使用して、アレイ部分１０を論理部分１２から分離するように、除去するポリシリコン７２、７３をパターン形成する。次いで、図１２に示すように、酸化物７６をポリシリコン７２から剥がした後で、論理部分１２のゲート導体およびアレイ部分１０のワード線を画定する際にハードマスクとして使用するＴＥＯＳ酸化物層をその上に堆積させてパターン形成する。
図１３は、この実施形態の作製のこの段階を線ｘ１−ｘ２２および線ｘ５−ｘ６に沿って見た図である。図１４に示すように、次いで、集積回路の論理部分１２においてゲート導体４２をエッチングするのと同時に、かつ好ましくはそれと同じプロセスで、アレイ部分１０においてワード線２４をパターン形成およびエッチングする。支持領域１２におけるＣＭＯＳ論理トランジスタの作製は、側壁スペーサ形成の前および／または後のソース領域およびドレイン領域のイオン注入と、急速熱的アニールによる不純物ドーパントの熱的活性化とを含む、当業者には既知の標準的な方法で進められる。ＣＭＯＳトランジスタを作製する例示的な実施形態では、その後に、図１５に示すように既知の方法でワード線２４の側壁に絶縁側壁スペーサ３０を、ゲート導体４２の側壁にスペーサ４４を形成する。その後、ケイ素と反応して導電性ケイ化物を形成することができる金属８０を、ワード線２４およびゲート導体４２を覆うように堆積させる。
次いで、再度図１を参照して、ウェハを加熱して金属８０をその下のワード線２４およびゲート導体４２のポリシリコンと反応させ、ケイ化物２７を形成する。その後、レベル間絶縁体８２を堆積させ、そこに、その下の単結晶シリコン３２で止まる開口をエッチングで形成する。その後、ポリシリコンおよび／またはケイ化物を堆積させてこれらの開口を埋めることによって、アレイ部分１０のコンタクト３４および論理部分１２のコンタクト４６を形成する。
本明細書では、好ましい実施形態に従って本発明について説明したが、当業者なら、頭記の特許請求の範囲によってのみ制限される本発明の範囲および主旨を逸脱することなく行うことができる多くの修正および改良を認識するであろう。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを含む集積回路であって、前記ＤＲＡＭアレイが少なくとも１つの第１のＤＲＡＭセルを含み、前記少なくとも１つの第１のＤＲＡＭセルが、
基板にエッチング形成された深いトレンチ内に形成された蓄積コンデンサと、
前記深いトレンチの側壁に沿って延びる長さを有するチャネル、および前記深いトレンチ内の前記蓄積コンデンサを覆うゲート導体を有する第１のトランジスタと、
前記ゲート導体に対して上から導電的に接触し、その中心線が前記ゲート導体の中心線からずれており、さらに絶縁側壁スペーサを含むワード線と、
前記第１のトランジスタの前記チャネルから延びる第１の活性領域と、
前記ワード線の前記絶縁側壁スペーサによって境界を付けられた、前記活性領域へのビット線コンタクトとを含む、集積回路。
（２）前記ビット線コンタクトがさらに、前記絶縁側壁スペーサの反対側でも境界を付けられる、上記（１）に記載の集積回路。
（３）前記ＤＲＡＭアレイが、前記第１のＤＲＡＭセルと前記活性領域および前記ビット線コンタクトによってアクセスされる第２のＤＲＡＭセルとを含む一対のＤＲＡＭセルを含む、上記（１）に記載の集積回路。
（４）前記活性領域を覆うアレイ上部酸化物をさらに含み、前記ビット線コンタクトが前記アレイ上部酸化物中の開口中に形成される、上記（３）に記載の集積回路。
（５）前記ビット線コンタクトが、前記第１のＤＲＡＭセルの反対側に前記アレイ上部酸化物を覆うように形成された通過導体の側壁に形成されたスペーサによってさらに境界を付けられる、上記（４）に記載の集積回路。
（６）前記ワード線が、前記第１の活性領域と交差する箇所で前記ビット線コンタクトから離れる方向に蛇行する、上記（１）に記載の集積回路。
（７）前記深いトレンチ内で前記垂直トランジスタの上に位置する絶縁スペーサをさらに含む、上記（１）に記載の集積回路。
（８）前記深いトレンチの側壁に沿って延びる長さを有するチャネルを有する第２のトランジスタと、前記第１の活性領域とは異なる向きに前記第２のトランジスタから延びる第２の活性領域とをさらに含む、上記（１）に記載の集積回路。
（９）前記ビット線コンタクトが金属ケイ化物で構成される、上記（１）に記載の集積回路。
（１０）前記ケイ化物が自己整合（サリサイド）プロセスで形成される、上記（９）に記載の集積回路。
（１１）前記ワード線が、前記ゲート導体まで延びるケイ化物を含む、上記（１）に記載の集積回路。
（１２）前記ケイ化物が自己整合（サリサイド）プロセスで形成される、上記（１１）に記載の集積回路。
（１３）前記通過導体が、前記アレイ上部酸化物まで延びる金属ケイ化物を含む、上記（４）に記載の集積回路。
（１４）前記ケイ化物が自己整合（サリサイド）プロセスで形成される、上記（１３）に記載の集積回路。
（１５）論理部分をさらに含み、前記論理部分が、基板の単結晶半導体領域まで延びる金属ケイ化物から構成されるシリコンへのコンタクトを含む、上記（１）に記載の集積回路。
（１６）前記深いトレンチの幅が前記第１の活性領域の長さ方向に最小グラウンドルールＦより長い、上記（１）に記載の集積回路。
（１７）動的ランダム・アクセル・メモリ・アレイを作製する方法であって、
深いトレンチを基板にエッチング形成するステップと、
前記深いトレンチ内に蓄積コンデンサおよびトランジスタを形成するステップと、
前記深いトレンチから延びる活性領域を形成するステップと、
前記活性領域の上に上部酸化物層を形成するステップと、
前記垂直トランジスタのゲート導体に対して上から接触し、前記上部酸化物層に対して上から接触し、前記ゲート導体の中心線から水平方向にずれた中心線を有するワード線を形成するステップと、
前記上部酸化物層にエッチング形成された開口中に前記活性領域へのビット線コンタクトを形成するステップとを含む方法。
（１８）前記ワード線が、前記ビット線コンタクトから離れる方向に蛇行する、上記（１７）に記載の方法。
（１９）ワード線が、前記ゲート導体まで延びる自動整合された金属ケイ化物を含む、上記（１７）に記載の方法。
（２０）前記ワード線が、最小グラウンドルールＦより小さいハードマスク開口を介してエッチングによって形成される、上記（１７）に記載の方法。
（２１）前記ビット線コンタクトが、前記ワード線の側壁に形成された絶縁スペーサによって境界を付けられる、上記（１７）に記載の方法。
基板にエッチング形成された深いトレンチ内に形成された蓄積コンデンサと、
前記深いトレンチの側壁に沿って延びる長さを有するチャネル、および前記深いトレンチ内の前記蓄積コンデンサを覆うゲート導体を有する第１のトランジスタと、
前記ゲート導体に対して上から導電的に接触し、その中心線が前記ゲート導体の中心線からずれており、さらに絶縁側壁スペーサを含むワード線と、
前記第１のトランジスタの前記チャネルから延びる第１の活性領域と、
前記ワード線の前記絶縁側壁スペーサによって境界を付けられた、前記活性領域へのビット線コンタクトとを含む、集積回路。
（２）前記ビット線コンタクトがさらに、前記絶縁側壁スペーサの反対側でも境界を付けられる、上記（１）に記載の集積回路。
（３）前記ＤＲＡＭアレイが、前記第１のＤＲＡＭセルと前記活性領域および前記ビット線コンタクトによってアクセスされる第２のＤＲＡＭセルとを含む一対のＤＲＡＭセルを含む、上記（１）に記載の集積回路。
（４）前記活性領域を覆うアレイ上部酸化物をさらに含み、前記ビット線コンタクトが前記アレイ上部酸化物中の開口中に形成される、上記（３）に記載の集積回路。
（５）前記ビット線コンタクトが、前記第１のＤＲＡＭセルの反対側に前記アレイ上部酸化物を覆うように形成された通過導体の側壁に形成されたスペーサによってさらに境界を付けられる、上記（４）に記載の集積回路。
（６）前記ワード線が、前記第１の活性領域と交差する箇所で前記ビット線コンタクトから離れる方向に蛇行する、上記（１）に記載の集積回路。
（７）前記深いトレンチ内で前記垂直トランジスタの上に位置する絶縁スペーサをさらに含む、上記（１）に記載の集積回路。
（８）前記深いトレンチの側壁に沿って延びる長さを有するチャネルを有する第２のトランジスタと、前記第１の活性領域とは異なる向きに前記第２のトランジスタから延びる第２の活性領域とをさらに含む、上記（１）に記載の集積回路。
（９）前記ビット線コンタクトが金属ケイ化物で構成される、上記（１）に記載の集積回路。
（１０）前記ケイ化物が自己整合（サリサイド）プロセスで形成される、上記（９）に記載の集積回路。
（１１）前記ワード線が、前記ゲート導体まで延びるケイ化物を含む、上記（１）に記載の集積回路。
（１２）前記ケイ化物が自己整合（サリサイド）プロセスで形成される、上記（１１）に記載の集積回路。
（１３）前記通過導体が、前記アレイ上部酸化物まで延びる金属ケイ化物を含む、上記（４）に記載の集積回路。
（１４）前記ケイ化物が自己整合（サリサイド）プロセスで形成される、上記（１３）に記載の集積回路。
（１５）論理部分をさらに含み、前記論理部分が、基板の単結晶半導体領域まで延びる金属ケイ化物から構成されるシリコンへのコンタクトを含む、上記（１）に記載の集積回路。
（１６）前記深いトレンチの幅が前記第１の活性領域の長さ方向に最小グラウンドルールＦより長い、上記（１）に記載の集積回路。
（１７）動的ランダム・アクセル・メモリ・アレイを作製する方法であって、
深いトレンチを基板にエッチング形成するステップと、
前記深いトレンチ内に蓄積コンデンサおよびトランジスタを形成するステップと、
前記深いトレンチから延びる活性領域を形成するステップと、
前記活性領域の上に上部酸化物層を形成するステップと、
前記垂直トランジスタのゲート導体に対して上から接触し、前記上部酸化物層に対して上から接触し、前記ゲート導体の中心線から水平方向にずれた中心線を有するワード線を形成するステップと、
前記上部酸化物層にエッチング形成された開口中に前記活性領域へのビット線コンタクトを形成するステップとを含む方法。
（１８）前記ワード線が、前記ビット線コンタクトから離れる方向に蛇行する、上記（１７）に記載の方法。
（１９）ワード線が、前記ゲート導体まで延びる自動整合された金属ケイ化物を含む、上記（１７）に記載の方法。
（２０）前記ワード線が、最小グラウンドルールＦより小さいハードマスク開口を介してエッチングによって形成される、上記（１７）に記載の方法。
（２１）前記ビット線コンタクトが、前記ワード線の側壁に形成された絶縁スペーサによって境界を付けられる、上記（１７）に記載の方法。
１０ アレイ部分
１２ 支持部分
１４ 蓄積コンデンサ
１６ 第１の深いトレンチ
１８ 第２の深いトレンチ
２０ チャネル
２１ チャネル
２２ ゲート導体
２３ 絶縁スペーサ
３２ 第１の活性領域
３３ 第２の活性領域
３８ アレイ上部酸化物
１２ 支持部分
１４ 蓄積コンデンサ
１６ 第１の深いトレンチ
１８ 第２の深いトレンチ
２０ チャネル
２１ チャネル
２２ ゲート導体
２３ 絶縁スペーサ
３２ 第１の活性領域
３３ 第２の活性領域
３８ アレイ上部酸化物
Claims (21)
- 動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを含む集積回路であって、前記ＤＲＡＭアレイが少なくとも１つの第１のＤＲＡＭセルを含み、前記少なくとも１つの第１のＤＲＡＭセルが、
基板にエッチング形成された深いトレンチ内に形成された蓄積コンデンサと、
前記深いトレンチの側壁に沿って延びる長さを有するチャネル、および前記深いトレンチ内の前記蓄積コンデンサを覆うゲート導体を有する第１のトランジスタと、
前記ゲート導体に対して上から導電的に接触し、その中心線が前記ゲート導体の中心線からずれており、さらに絶縁側壁スペーサを含むワード線と、
前記第１のトランジスタの前記チャネルから延びる第１の活性領域と、
前記ワード線の前記絶縁側壁スペーサによって境界を付けられた、前記活性領域へのビット線コンタクトとを含む、集積回路。 - 前記ビット線コンタクトがさらに、前記絶縁側壁スペーサの反対側でも境界を付けられる、請求項１に記載の集積回路。
- 前記ＤＲＡＭアレイが、前記第１のＤＲＡＭセルと前記活性領域および前記ビット線コンタクトによってアクセスされる第２のＤＲＡＭセルとを含む一対のＤＲＡＭセルを含む、請求項１に記載の集積回路。
- 前記活性領域を覆うアレイ上部酸化物をさらに含み、前記ビット線コンタクトが前記アレイ上部酸化物中の開口中に形成される、請求項３に記載の集積回路。
- 前記ビット線コンタクトが、前記第１のＤＲＡＭセルの反対側に前記アレイ上部酸化物を覆うように形成された通過導体の側壁に形成されたスペーサによってさらに境界を付けられる、請求項４に記載の集積回路。
- 前記ワード線が、前記第１の活性領域と交差する箇所で前記ビット線コンタクトから離れる方向に蛇行する、請求項１に記載の集積回路。
- 前記深いトレンチ内で前記垂直トランジスタの上に位置する絶縁スペーサをさらに含む、請求項１に記載の集積回路。
- 前記深いトレンチの側壁に沿って延びる長さを有するチャネルを有する第２のトランジスタと、前記第１の活性領域とは異なる向きに前記第２のトランジスタから延びる第２の活性領域とをさらに含む、請求項１に記載の集積回路。
- 前記ビット線コンタクトが金属ケイ化物で構成される、請求項１に記載の集積回路。
- 前記ケイ化物が自己整合（サリサイド）プロセスで形成される、請求項９に記載の集積回路。
- 前記ワード線が、前記ゲート導体まで延びるケイ化物を含む、請求項１に記載の集積回路。
- 前記ケイ化物が自己整合（サリサイド）プロセスで形成される、請求項１１に記載の集積回路。
- 前記通過導体が、前記アレイ上部酸化物まで延びる金属ケイ化物を含む、請求項４に記載の集積回路。
- 前記ケイ化物が自己整合（サリサイド）プロセスで形成される、請求項１３に記載の集積回路。
- 論理部分をさらに含み、前記論理部分が、基板の単結晶半導体領域まで延びる金属ケイ化物から構成されるシリコンへのコンタクトを含む、請求項１に記載の集積回路。
- 前記深いトレンチの幅が前記第１の活性領域の長さ方向に最小グラウンドルールＦより長い、請求項１に記載の集積回路。
- 動的ランダム・アクセル・メモリ・アレイを作製する方法であって、
深いトレンチを基板にエッチング形成するステップと、
前記深いトレンチ内に蓄積コンデンサおよびトランジスタを形成するステップと、
前記深いトレンチから延びる活性領域を形成するステップと、
前記活性領域の上に上部酸化物層を形成するステップと、
前記垂直トランジスタのゲート導体に対して上から接触し、前記上部酸化物層に対して上から接触し、前記ゲート導体の中心線から水平方向にずれた中心線を有するワード線を形成するステップと、
前記上部酸化物層にエッチング形成された開口中に前記活性領域へのビット線コンタクトを形成するステップとを含む方法。 - 前記ワード線が、前記ビット線コンタクトから離れる方向に蛇行する、請求項１７に記載の方法。
- ワード線が、前記ゲート導体まで延びる自動整合された金属ケイ化物を含む、請求項１７に記載の方法。
- 前記ワード線が、最小グラウンドルールＦより小さいハードマスク開口を介してエッチングによって形成される、請求項１７に記載の方法。
- 前記ビット線コンタクトが、前記ワード線の側壁に形成された絶縁スペーサによって境界を付けられる、請求項１７に記載の方法。
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