TW202414682A

TW202414682A - 半導體結構及其形成方法

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Publication number: TW202414682A
Application number: TW112118189A
Authority: TW
Inventors: 黃進義; 魏士展; 施惟凱
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-09-26
Filing date: 2023-05-16
Publication date: 2024-04-01

Abstract

本發明實施例提供半導體結構及其製作。在一些實施例中，半導體結構包括：半導體層；第一隔離結構，位在所述半導體層中；第一閘極結構，與所述第一隔離結構的第一側相鄰；第一源極/汲極區，與所述第一隔離結構的第二側相鄰；第二源極/汲極區，與所述第一閘極結構相鄰；以及第一導電場板，至少部分嵌入在所述第一隔離結構中。

Description

半導體結構及其形成方法

本發明實施例是關於半導體結構及其形成方法。

半導體結構用於多種電子元件，例如消費品、工業電子產品、電器、航空航天元件和運輸元件。一些半導體結構包括金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect transistor；MOSFET）。MOSFET的一種類型是雙擴散MOS（double diffused MOS；DMOS）。與其他MOSFET相比，DMOS能夠提供更大的單位面積電流。

在一些實施例中，一種半導體結構的形成方法，包括：在半導體層中形成第一隔離結構；形成與所述第一隔離結構的第一側相鄰的第一閘極結構；形成與所述第一隔離結構的第二側相鄰的第一源極/汲極區；形成與所述第一閘極結構相鄰的第二源極/汲極區；在所述第一隔離結構上方形成第一介電層，所述第一介電層的孔隙率大於所述第一隔離結構的材料；在所述第一介電層與所述第一隔離結構中形成第一凹槽；以及在所述第一凹槽中形成第一導電場板。

在一些實施例中，半導體結構包括：半導體層；第一隔離結構，位在所述半導體層中；第一閘極結構，與所述第一隔離結構的第一側相鄰；第一源極/汲極區，與所述第一隔離結構的第二側相鄰；第二源極/汲極區，與所述第一閘極結構相鄰；以及第一導電場板，至少部分嵌入在所述第一隔離結構中。

在一些實施例中，半導體結構包括：半導體層；第一隔離結構，位在第一漂移區上方的所述半導體層中；第一閘極結構，與所述第一隔離結構的第一側相鄰並位在第一通道區上方；以及第一導電場板，位在所述第一漂移區上方的所述第一隔離結構中，並具有低於所述第一隔離結構的最上表面和高於所述第一隔離結構的最下表面的最下表面。

以下公開提供了許多不同的實施例或示例，用於實現所提供主題的不同特徵。下面描述組件和佈置的具體示例以簡化本公開。當然，這些僅僅是示例而不是限制性的。例如，以下描述中用於在第二特徵上形成第一特徵的製程可包括其中第一特徵和第二特徵直接接觸形成的實施例，並且還可包括其中在第一特徵和第二特徵之間形成附加特徵的實施例，因此第一特徵和第二特徵可能不會直接接觸。此外，本公開可以在各種示例中重複參考數字和/或字母。這種重複本身並不規定本文討論的實施例和/或配置之間的關係。

為易於說明，本文中可使用例如“下方”、“下”、“下部”、“上方”、“上部”等空間相關術語，以描述圖中所示的一個構件或特徵與另一個構件或特徵的關係。除了圖中描繪的取向之外，空間相對術語旨在涵蓋使用中的元件或操作的不同取向。設備可用其他方式定向（旋轉90度或以其他方向）並且這裡使用的空間相對描述詞同樣可以相應地解釋。

本申請關於一種半導體結構及其製造方法。根據一些實施例，一種元件（例如DMOS元件）通過以下形成：在半導體層中形成隔離結構，在半導體層上方相鄰隔離結構的第一側形成閘極結構，在相鄰閘極結構的半導體層中形成第一源極/汲極區，以及相鄰隔離結構形成第二源極/汲極區。源極/汲極區可以指源極或汲極，單獨或共同取決於上下文。例如，第一源極/汲極區為源極區，第一源極/汲極區為汲極區。溝渠形成在隔離結構中並且場板的至少一部分形成在溝渠中。場板降低了DMOS元件的表面電場，從而通過降低擊穿電壓來提高DMOS元件的性能。

在一些實施例中，可以通過在第二源極/汲極區的另一側上的半導體層中和半導體層上方形成第二隔離結構、第三源極/汲極區和第二閘極結構來形成第二元件。第二源極/汲極區可以由多個元件共享。

圖1至圖11說明根據一些實施例的處於各個製造階段的半導體結構100。在圖1至圖11中，標記為“X”的視圖是在對應於閘極長度方向的方向上通過半導體結構100截取的截面圖，標記為“Y”的視圖是在對應於閘極寬度方向的方向上通過半導體結構100截取的截面圖。圖1至圖11包括一個簡單的平面圖，顯示了截取各種截面圖的位置。並非橫截面圖中所示處理的所有方面都將在平面圖中描繪。

參照圖1，根據一些實施例，在半導體層110中形成淺溝渠隔離（STI）結構105。在一些實施例中，半導體層110是基底的一部分，基底包括磊晶層中的至少一種、單晶半導體材料例如但不限於Si、Ge、SiGe、InGaAs、GaAs、InSb、GaP、GaSb、InAlAs、GaSbP、GaAsSb或InP中的至少一種、絕緣體上矽（SOI）結構、晶圓或由晶圓形成的晶粒。在一些實施例中，半導體層110包括晶體矽或其他合適材料中的至少一種。半導體層110的其他結構和/或配置在本公開的範圍內。

在一些實施例中，通過在半導體層110上方形成至少一個罩幕層來形成STI結構105。在一些實施例中，至少一個罩幕層包括半導體層110上方的氧化物材料層和氧化物材料層上方的氮化物材料層，和/或一個或多個其他合適的層。去除至少一個罩幕層的至少一層以形成蝕刻罩幕，用作蝕刻半導體層110以形成溝渠的模板。在溝渠中形成介電材料以形成STI結構105。在一些實施例中，STI結構105包括多層，例如氧化物襯層、在氧化物襯層上方形成的氮化物襯層、在氮化物襯層上方形成的氧化物填充材料和/或其他合適的材料。在一些實施例中，STI結構105包括多個部分，例如三個部分。部分的數量可能會有所不同。在一些實施例中，STI結構105包括在Y方向上建立連續結構的單一部分。

在一些實施例中，STI結構105的填充材料使用高密度（HDP）電漿製程形成。HDP製程使用包含矽烷（SiH ₄）、氧氣、氬氣或其他合適氣體中的至少一種的前體氣體。HDP製程包括沉積組件（其在定義溝渠的表面上形成材料），以及濺射組件（其去除或重新定位沉積的材料）。沉積與濺射的比率取決於沉積過程中使用的氣體比率。根據一些實施例，氬氣和氧氣用作濺射源，並且氣體比率的特定值是基於關於溝渠的縱橫比。在形成填充材料之後，執行退火製程以緻密化填充材料。在一些實施例中，STI結構105產生用於壓縮半導體層110的一部分的壓應力（compressive stress）。STI結構105的其他結構和/或配置在本公開的範圍內。

儘管半導體層110和STI結構105被示為在半導體層110鄰接STI結構105的界面處具有共面的上表面，但是相對高度可以變化。例如，STI結構105可以相對於半導體層110凹陷，或者半導體層110可以相對於STI結構105凹陷。界面處的相對高度取決於為形成STI結構105而執行的製程，例如沉積、平坦化、罩幕去除、表面處理、或其他合適的技術中的至少一種。

參照圖2，根據一些實施例，在半導體層110和STI結構105上方形成閘極介電層115和閘極電極層120。在一些實施例中，閘極介電層115包括二氧化矽、高k介電質或一些其他合適的閘極介電層材料。如本文所用，術語“高k介電質”是指介電常數k大於或等於約3.9的材料，這是SiO ₂的k值。高k介電質材料可以包括任何合適的材料。高k介電質材料的示例包括但不限於Al ₂O ₃、HfO ₂、ZrO ₂、La ₂O ₃、TiO ₂、SrTiO ₃、LaAlO ₃、Y ₂O ₃、Al ₂O _xN _y、HfO _xN _y、ZrO _xN _y、La ₂O _xN _y、TiO _xN _y、SrTiO _xN _y、LaAlO _xN _y、Y ₂O _xN _y、SiON、SiN _x、其矽酸鹽、其合金和/或其他合適的材料。x的每個值獨立地從0.5到3，y的每個值獨立地從0到2。在一些實施例中，閘極介電層115包括通過在製程流程中的各個時點將半導體結構100暴露於氧而形成的天然氧化物層，導致在暴露的表面上形成二氧化矽。在一些實施例中，額外的介電質材料層，例如包括二氧化矽、高k介電質材料和/或其他合適的材料，形成在天然氧化物上方以形成閘極介電層115。

在一些實施例中，閘極電極層120包括多晶矽、金屬或一些其他合適的閘極電極材料。在一些實施例中，閘極介電質材料的初始層和閘極電極材料的初始層是犧牲層，並且犧牲層閘極介電層稍後被替換閘極介電層所取代，並且閘極電極材料的犧牲層被替換閘極電極所取代。金屬閘極電極層可以包括阻擋層、一個或多個功函數材料層、晶種層、金屬填充層和/或其他合適的層。在一些實施例中，金屬填充層包括鎢、鋁、銅、鈷和/或其他合適的材料。在一些實施例中，閘極介電層115和/或包含閘極電極層120的一個或多個層通過原子層沉積（ALD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）、低壓CVD（LPCVD）、原子層化學氣相沉積（ALCVD）、超高真空CVD（UHVCVD）、減壓CVD（RPCVD）、分子束磊晶（MBE）、電鍍或其他合適的技術形成。

參照圖3，根據一些實施例，在閘極電極層120上方形成閘極罩幕130。根據一些實施例，閘極罩幕130包括一起形成罩幕疊層的多個單獨形成的層。在一些實施例中，閘極罩幕130包括硬罩幕層、底部抗反射塗層（bottom antireflective coating，BARC）層、有機平坦化層（organic planarization layer，OPL）或光阻層中的至少一者。硬罩幕層通過物理氣相沉積（PVD）（例如濺射和/或蒸發）、化學氣相沉積（CVD）（例如低壓CVD（LPCVD）、超高真空CVD（UHVCVD）、減壓CVD（RPCVD）、電漿增強CVD（PECVD）和/或大氣壓CVD（APCVD））、旋塗、生長或其他合適的技術形成。在一些實施例中，硬罩幕層包括以下材料中的至少一種：矽和氧、矽和氮、氮、矽（例如，多晶矽）或其他合適的材料。在一些實施例中，BARC層是使用旋塗製程施加的聚合物層。在一些實施例中，OPL包含使用旋塗製程施加的光敏有機聚合物。在一些實施例中，OPL包括介電層。在一些實施例中，光阻層通過旋塗、噴塗或其他合適技術中的至少一種形成。光阻為負性光阻或正性光阻。關於負性光阻，負性光阻的區域在被光源照射時變得不可溶，使得在隨後的顯影階段期間將溶劑施加到負性光阻去除負性光阻的未被照射的區域。因此，在負光阻中形成的圖案是由模板（例如在光源和負光阻之間的光罩）的不透明區域限定的圖案的負圖像。在正性光阻中，被照射的正性光阻區域變得可溶，並在顯影過程中通過使用溶劑去除。因此，在正性光阻中形成的圖案是模板（例如在光源和負光阻之間的光罩）的不透明區域的正圖像。一種或多種蝕刻劑具有選擇性，使得一種或多種蝕刻劑去除或蝕刻掉暴露出或未被光阻覆蓋的一層或多層的速率大於一種或多種蝕刻劑去除或蝕刻掉光阻的速率。因此，光阻中的開口允許一種或多種蝕刻劑在光阻下方的一層或多層中形成相應的開口，從而將光阻中的圖案轉移至光阻下方的一層或多層。圖案轉移後，光阻被剝離或洗掉。罩幕疊層的層被圖案化以形成閘極罩幕130。在一些實施例中，使用輻射源和光柵板（reticle）曝光光阻層以在光阻層中定義圖案，並且去除光阻層的部分以定義圖案化的光阻層。使用圖案化的光阻層作為模板蝕刻下面的OPL、BARC層和硬罩幕層，以形成閘極罩幕130並暴露閘極罩幕130下面的閘極電極層120的部分。其他結構和閘極罩幕130的配置在本公開的範圍內。

參照圖4，根據一些實施例，執行圖案化製程以形成包括閘極介電層115和閘極電極層120的閘極結構135。使用閘極罩幕130作為蝕刻模板執行蝕刻製程以圖案化閘極電極層120和閘極介電層115以形成閘極結構135。在一些實施例中，蝕刻製程是電漿蝕刻製程、反應離子蝕刻（RIE）製程或其他合適技術中的至少一種。在一些實施例中，閘極罩幕130保留在閘極電極層120上方並用作覆蓋層。閘極結構135可能與STI結構105的一部分重疊。閘極結構135的其他配置在本公開的範圍內。

參照圖5，根據一些實施例，側壁間隙壁140形成為相鄰閘極罩幕130、閘極電極層120和閘極介電層115。在一些實施例中，通過在閘極罩幕130、閘極電極層120和閘極介電層115上沉積共形間隙壁層並執行各向異性蝕刻製程以去除位於閘極罩幕130、半導體層110和STI結構105的水平表面上的部分間隙壁層來形成側壁間隙壁140。在一些實施例中，側壁間隙壁140包括與閘極罩幕130相同的材料組成。在一些實施例中，側壁間隙壁140包括氮、矽和/或其他合適的材料。其他結構和/或側壁間隙壁140的配置在本公開的範圍內。

參照圖6，根據一些實施例，在半導體層110中形成源極/汲極區145、150。在一些實施例中，使用閘極結構135和側壁間隙壁140作為自對準植入罩幕，在與側壁間隙壁140相鄰的半導體層110中形成源極/汲極區145。在一些實施例中，源極/汲極區150相鄰STI結構105形成。閘極結構135下方的部分半導體層110形成通道區110C，STI結構105下方的部分半導體層110在通道區110C和源極/汲極區150之間形成漂移區110D。

在一些實施例中，源極/汲極區145和源極/汲極區150通過將摻雜劑（也稱為雜質）植入到半導體層110中而形成。在一些實施例中，例如在得到的電晶體是n型DMOS元件的情況下，源極/汲極區145、150包括n型雜質，例如磷、砷或其他合適的n型摻雜劑中的至少一種，以及半導體層110中的至少通道區110C包括p型摻雜劑，例如硼、BF ₂或其他合適的p型摻雜劑中的至少一種。在一些實施例中，例如在所得電晶體是p型DMOS元件的情況下，源極/汲極區145、150包含p型雜質，並且半導體層110至少在通道區110C中包含n型摻雜劑。在一些實施例中，執行一個或多個植入製程以調整源極/汲極區145、150的摻雜分佈。例如，根據一些實施例，使用具有與源極/汲極區145中的摻雜劑的導電類型相反的導電類型的摻雜劑的傾斜植入，源極/汲極區150可以被植入在側壁間隙壁140下方以形成環區（halo region）。在一些實施例中，執行植入製程以在側壁間隙壁140下方形成輕摻雜區。

參照圖7，根據一些實施例，閘極罩幕130被移除。可以通過在閘極結構135和閘極罩幕130上形成犧牲層（例如犧牲介電層）並執行平坦化製程以去除部分犧牲層、閘極罩幕130和側壁間隙壁140。在平坦化製程之後，可以執行選擇性蝕刻製程去除犧牲層。

參照圖8，根據一些實施例，介電層155形成為具有在閘極結構135的一部分上方的第一部分、在側壁間隙壁140的一部分上方的第二部分、在半導體層110的一部分上方的第三部分以及在STI結構105上方的第四部分。在一些實施例中，介電層155通過在閘極結構135上方形成共形層並執行圖案化製程以去除閘極結構135上方的部分介電層155、半導體層110上方的部分介電層155以及源極/汲極區150上方的部分介電層155而形成。在一些實施例中，圖案化製程使用罩幕，例如光阻罩幕或罩幕疊層，其包括硬罩幕層、BARC層、OPL或光阻層中的至少一者，其包含如本文所述的材料形成。使用電漿蝕刻製程去除未被光阻罩幕覆蓋的介電層155的部分。在一些實施例中，介電層155包括孔隙率高於二氧化矽的抗蝕劑保護氧化物（resist protective oxide；RPO）層。用於圖案化介電層155的電漿蝕刻製程可以使用氟化碳（C ₄F ₈）蝕刻氣體。

參照圖9，根據一些實施例，在閘極結構135、介電層155和半導體層110上方形成介電層160。介電層160包括二氧化矽、低k介電質材料、一層或多層低k介電質材料和/或其他合適的材料。低k介電材料的k值低於約3.9。介電層160的材料包括Si、O、C或H中的至少一種，例如碳摻雜氧化物介電質、SiCOH或SiOC，或其他合適的材料。諸如聚合物之類的有機材料可用於介電層160。介電層160可包括含碳材料、有機矽酸鹽玻璃、含致孔劑材料、氮和/或其他合適材料中的至少一種。介電層160可以通過ALD、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、PECVD、MBE、LPE、旋塗、旋塗技術或其他合適的技術中的至少一種形成。

參照圖10，根據一些實施例，在介電層160上方形成接點罩幕165並且執行圖案化製程以形成接點開口170、175、180。在一些實施例中，接點罩幕165使用包含硬罩幕層、BARC層、OPL或光阻層中的至少一種材料形成並且以本文描述形成。使用接點罩幕165作為蝕刻模板執行蝕刻製程，以圖案化介電層160、介電層155和STI結構105以形成接點開口170、175、180。儘管圖示了單一接點罩幕165和蝕刻製程，但是圖案化製程可以採用具有不同蝕刻化學性的多個罩幕和多個蝕刻製程來形成接點開口170、175、180。接點開口170暴露源極/汲極區145，接點開口175暴露源極/汲極區150，而接點開口180定義凹槽，例如溝渠180T，延伸到STI結構105中。在一些實施例中，蝕刻製程是電漿蝕刻製程、反應離子蝕刻（RIE）製程或其他合適的技術中的至少一種。

參照圖11，根據一些實施例，在接點開口170、175中形成接點190、195，並且在接點開口180中形成導電場板200。在一些實施例中，接點190、195和導電場板200通過在介電層160上方和接點開口170、175、180中形成導電層來形成。在一些實施例中，接點190、195和導電場板200包括阻擋層、晶種層、金屬填充層和/或其他合適的層。金屬填充層包括W、Al、Cu、Co和/或其他合適的材料。可以通過在接點開口170、175、180和介電層160上方形成接點190、195和導電場板200的層來形成接點190、195和導電場板200。執行平坦化製程以去除開口外部和介電層160上方的部分接點190、195和導電場板200。其他結構和/或接點190、195和導電場板200的配置在本公開的範圍內。

在一些實施例中，一個或多個閘極接點（在圖11中不可見）可以形成為接觸閘極結構135。與接點190、195和導電場板200的位置相比，閘極接點可以形成在沿閘極結構135的軸向長度的不同位置，例如進入或離開頁面。儘管接點190、195和導電場板200被示為沿半導體結構100的長度處於相同的軸向位置，但是接點190、195和導電場板200可以形成在頁面內外的不同軸向位置處。可以沿閘極結構135的軸向長度形成多個接點190、195個導電場板200。如平面圖所示，三個導電場板200形成在三個STI上結構105沿漂移區110D的軸向長度。導電場板200的數量可能會有所不同。多個接點190、195可分別沿源極/汲極區145和源極/汲極區150的軸向長度形成。

源極/汲極區145、源極/汲極區150、閘極結構135、介電層155和導電場板200形成DMOS元件205，漂移區110D形成在閘極結構135和源極/汲極區150之間。導電場板200促進了DMOS元件205的均勻電場以降低DMOS元件205的擊穿電壓。導電場板200包括在介電層155上的線部分200 L以及在STI結構105中的插塞部分200P。STI結構105中的導電場板200的插塞部分200P降低了漂移區110D中的表面電場。在一些實施例中，STI結構105中的導電場板200的插塞部分200P減小了STI結構105和半導體層110之間的角界面區域（corner interface region）105C中的表面電場。在一些實施例中，電壓被施加到導電場板200，例如參考電源電壓V _SS。參考電源電壓可以是接地參考電壓。在一些實施例中，導電場板200未連接到電壓源，而是浮置（float）。在一些實施例中，接點開口180延伸到STI結構105中以STI結構105的垂直厚度的約50%至約90%之間的深度。導電場板200延伸到STI結構105的深度影響表面電場受導電場板200影響的程度。還選擇深度以確保在STI結構105中保留足夠厚度的介電材料以避免在導電場板200和漂移區110D之間形成短路。

參照圖12，根據一些實施例，半導體結構100包括與DMOS元件205相鄰的第二DMOS元件210。在一些實施例中，第二DMOS元件210包括半導體層110中的隔離結構106和具有閘極介電層116和閘極電極層121的閘極結構136。側壁間隙壁141與閘極介電層116和閘極電極層121相鄰。源極/汲極區146與閘極結構136相鄰。介電層156在閘極結構136、隔離結構106和源極/汲極區150的一部分上方。接點196通過介電層160延伸到接點源極/汲極區146。導電場板201延伸穿過介電層160、介電層156和部分隔離結構106。導電場板201降低第二DMOS元件210的表面電場以降低擊穿電壓。

第二DMOS元件210可以形成為DMOS元件205的鏡像，並且第二DMOS元件210可以與DMOS元件205共享源極/汲極區150。在一些實施例中，DMOS元件205和第二DMOS元件210使用具有相似材料和製程的整合製程流程形成。在一些實施例中，材料適用於DMOS元件205、210的特定導電類型。例如，第二DMOS元件210的閘極介電層116可以是與DMOS元件205的閘極介電層115相同的材料。第二DMOS元件210的閘極電極層121材料可以不同於DMOS元件205的閘極電極層120材料。DMOS元件205的閘極電極層120和第二DMOS元件210的閘極電極層121的材料可以具有一層或多層適合導電類型的功函數材料（work function material，WFM）層。示例性p型功函數金屬包括Mo、Ru、Ir、Pt、PtSi、MoN、TiN、Al、W、HfN、WN、NiSix、ZrSi ₂、MoSi ₂和/或TaSi ₂。至少一些p型功函數材料具有大於約4.5的功函數。示例性n型功函數金屬包括Ti、Al、Ta、ZrSi ₂、Ag、TaN、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、TaSi _x、Mn和/或Zr。至少一些n型功函數材料具有小於約4.5的功函數。WFM層可以包括多層。在一些實施例中，在形成WFM層之前形成阻擋層。WFM層通過CVD、PVD、電鍍或其他合適的技術中的至少一種形成。

在一些實施例中，源極/汲極區145、150、146的材料基於DMOS元件205、210的導電類型進行適配。源極/汲極區145、150、146中的一者或一者以上可包含矽合金，所述矽合金具有的合金種類影響源極/汲極區145、150、146的晶格常數相對於形成半導體層110的材料的晶格常數。在一些實施例中，合金物質包括鍺、錫或其他合適的材料，其使半導體材料具有比形成半導體層110的材料更大的晶格常數並產生壓應力（compressive stress）。在一些實施例中，合金種類包括碳或其他合適的材料，其使半導體材料具有比形成半導體層110的材料更小的晶格常數並產生張應力（tensile stress）。

DMOS元件205可以是N型元件並且第二DMOS元件210可以是P型元件，使得DMOS元件205和DMOS元件205形成互補對。形成互補對的DMOS元件205、210可用於各種元件，例如邏輯元件，例如反相器、邏輯閘、鎖存器、記憶體元件，例如靜態隨機存取記憶體（SRAM）元件，和/或其他合適的元件。

在一些實施例中，形成半導體結構的方法包括：在半導體層中形成第一隔離結構，形成與第一隔離結構的第一側相鄰的第一閘極結構，形成與第一隔離結構的第二側相鄰的第一源極/汲極區，形成與第一閘極結構相鄰的第二源極/汲極區，以及在第一隔離結構上方形成孔隙率大於第一隔離結構的材料的第一介電層。第一凹槽形成在第一介電層和第一隔離結構中，第一導電場板形成在第一凹槽中。

在一些實施例中，所述方法包括：圖案化所述第一介電層，以移除在所述半導體層上方的所述第一介電層的第一部分、在所述第一閘極結構的一部分上方的所述第一介電層的第二部分，以及在所述第一源極/汲極區上方的所述第一介電層的第三部分。在一些實施例中，所述方法包括：在所述第一閘極結構、所述第一源極/汲極區和所述第一隔離結構上方形成第二介電層；在所述第二介電層中形成第一開口，所述第一開口暴露所述第一源極/汲極區；在所述第二介電層、所述第一介電層和所述第一隔離結構中形成第二開口以形成第一凹槽；在所述第一開口中形成接點，所述接點接觸所述第一源極/汲極區；以及在所述第二開口和所述第一凹槽中形成所述第一導電場板。在一些實施例中，形成所述第一導電場板包括：在所述第二開口中形成所述第一導電場板的線部分；以及在所述第一凹槽中形成所述第一導電場板的插塞部分。在一些實施例中，所述方法包括：在與所述第一閘極相鄰的所述半導體層中形成第二隔離結構結構；在所述第二隔離結構中形成第二凹槽；以及在所述第二凹槽中形成第二導電場板。在一些實施例中，所述方法包括：在與所述第一源極/汲極區相鄰的所述半導體層中形成第二隔離結構；形成與所述第二隔離結構相鄰的第二閘極結構；形成與所述第二閘極結構相鄰的第三源極/汲極區；在所述第二隔離結構中形成第二凹槽；以及在所述第二凹槽中形成第二導電場板。

在一些實施例中，所述半導體結構包括：介電層，位在所述半導體層上方、位在所述第一閘極結構上方，且位在所述第一隔離結構上方，其中：所述第一導電場板至少部分嵌入在所述介電層中。在一些實施例中，所述介電層包括：第一部分，位在所述第一閘極結構的一部分上方；第二部分，位在所述第一源極/汲極區的一部分上方；以及第三部分，位在所述第一隔離結構的一部分上方。在一些實施例中，所述半導體結構包括：介電層，位在所述第一閘極結構、所述第一源極/汲極區和所述第一隔離結構上方；以及接點，位在所述介電層中且接觸所述第一源極/汲極區，其中：所述第一導電場板至少部分嵌入在所述介電層中。在一些實施例中，所述第一導電場板包括：線部分，嵌入在所述介電層中；以及插塞部分，嵌入在所述第一隔離結構中。在一些實施例中，所述半導體結構包括：第二隔離結構，位在與所述第一閘極結構相鄰的所述半導體層中；以及第二導電場板，至少部分嵌入在所述第二隔離結構中。在一些實施例中，所述第一導電場板包括：第二隔離結構，位在與所述第一源極/汲極區相鄰的所述半導體層中；第二閘極結構，與所述第二隔離結構相鄰；第三源極/汲極區，與所述第二閘極結構相鄰；以及第二導電場板，至少部分嵌入在所述第二隔離結構中。

在一些實施例中，所述半導體結構包括：第一源極/汲極區，與所述第一隔離結構的第二側相鄰；以及第二源極/汲極區，與所述第一閘極結構相鄰。在一些實施例中，半導體結構包括：介電層，位在所述第一閘極結構、所述第一源極/汲極區和所述第一隔離結構上方；以及接點，位在所述介電層中且接觸所述第一源極/汲極區，其中：所述第一導電場板至少部分嵌入在所述介電層中。在一些實施例中，半導體結構包括：介電層，位在所述半導體層上方、位在所述第一閘極結構上方，且位在所述第一隔離結構上方，其中：所述第一導電場板至少部分嵌入在所述介電層中。在一些實施例中，所述第一導電場板包括：線部分，嵌入在所述介電層中；以及插塞部分，嵌入在所述第一隔離結構中。在一些實施例中，半導體結構包括：第一源極/汲極區，與所述第一隔離結構的第二側相鄰；第二源極/汲極區，與所述第一閘極結構相鄰；第二隔離結構，位在第二漂移區上方的所述半導體層中；第二閘極結構，與所述第二隔離結構相鄰且位在第二通道區上；第三源極/汲極區，與所述第二閘極結構相鄰；以及第二導電場板，位在第二漂移區上方的所述第二隔離結構中，且所述第二導電場板的最低表面的深度為所述第二隔離結構的厚度的至少50％。在一些實施例中，所述第一導電場板的低於所述第一隔離結構的所述最上表面和高於所述第一隔離結構的所述最下表面的所述最下表面的深度為所述第一隔離結構的厚度的至少50%。

以上概述了幾個實施例的特徵，以便本領域的普通技術人員可以更好地理解本公開的各個方面。那些有普通技能的人本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他過程的基礎，並且結構用於執行相同的目的和/或實現本文介紹的各種實施例的相同優點。本領域的普通技術人員也應該意識到，這樣的等同結構並不背離其精神本公開的範圍和範圍，並且在不脫離本公開的精神和範圍的情況下，他們可以在本文中做出各種改變、替換和更改。

儘管已經用特定於結構特徵或方法動作的語言描述了主題，但是應當理解，所附申請專利範圍的主題不一定限於上述特定特徵或動作。相反，上述具體特徵和行為是作為實施至少一些申請專利範圍的示例形式公開的。

本文提供了實施例的各種操作。描述一些或所有操作的順序不應被解釋為暗示這些操作必然依賴於順序。受益於該描述，替代排序將被理解。此外，將理解並非所有操作都必須存在於本文提供的每個實施例中。此外，應當理解，在一些實施例中並非所有操作都是必需的。

應當理解，為了簡單和易於理解的目的，本文描繪的層、特徵、構件等用相對於彼此的特定尺寸例如結構尺寸或取向來說明，並且實際尺寸在一些實施例中，相同的部分與本文所示的大不相同。此外，存在用於形成本文提及的層、區域、特徵、構件等的多種技術，諸如蝕刻技術、平坦化技術、植入技術、摻雜技術、旋塗技術、濺射技術、生長，或沉積技術（例如化學氣相沉積（CVD））中的至少一種技術。

此外，“示例性”在本文中用於表示用作示例、實例、說明等，而不一定是有利的。如在本申請中使用的，“或”旨在表示包含性“或”而不是排他性“或”。此外，本申請和所附申請專利範圍中使用的“一”和“一個”通常被解釋為表示“一個或多個”，除非另有說明或從上下文中清楚指向單數形式。此外，A和B中的至少一者和/或類似物通常表示A或B或A和B兩者。此外，在使用“包括”、“具有”、“具備”、“有”或其變體的範圍內，此類術語旨在以類似於術語“包含”的方式包含在內。此外，除非另有說明，否則“第一”、“第二”等並不意在暗示時間方面、空間方面、排序等。相反，這些術語僅用作對特徵、構件、項目等的標示、名稱等。比如第一構件和第二構件一般對應構件A和構件B，或者兩個不同的構件或者兩個一樣的構件或相同的構件。

此外，儘管已經關於一個或多個實施方式示出和描述了本公開，但是基於對本說明書和附圖的閱讀和理解，本領域的其他普通技術人員將想到等同的變更和修改。本公開包括所有此類修改和變更，但不限於此。特別是關於由上述組件（例如構件、資源等）執行的各種功能，除非另有說明，否則用於描述此類組件的術語旨在對應於執行指定功能的任何組件描述的組件（例如，功能上等同的），即使在結構上不等同於所公開的結構。此外，雖然本公開的特定特徵可能已經關於若干實施方式中的僅一個或多個被公開，但是這種特徵可以與其他實施方式的一個或多個其他特徵組合，如對於任何給定或可能期望和有利的那樣特定的應用。

100:半導體結構 105:STI結構 105C:角界面區域 106:隔離結構 110:半導體層 110C:通道區 110D:漂移區 115、116:閘極介電層 120、121:閘極電極層 130:閘極罩幕 135、136:閘極結構 140、141:側壁間隙壁 145、146、150:源極/汲極區 155、156、160:介電層 165:接點罩幕 170、175、180:接點開口 180T:溝渠 190、195、196:接點 200、201:導電場板 200L:線部分 200P:插塞部分 205、210:DMOS元件

當結合附圖閱讀時，根據以下詳細描述可以最好地理解本公開的方面。值得注意的是，根據業界的標準做法，各特徵並未按比例繪製。事實上，為了討論的清楚起見，可以任意增加或減少各種特徵的尺寸。圖1至圖11是根據一些實施例的處於不同製造階段的半導體結構的圖示。圖12是根據一些實施例的半導體結構的圖示。

100:半導體結構

105:STI結構

106:隔離結構

110:半導體層

110C:通道區

110D:漂移區

115、116:閘極介電層

120、121:閘極電極層

135、136:閘極結構

140、141:側壁間隙壁

145、146、150:源極/汲極區

155、156、160:介電層

190、195、196:接點

200、201:導電場板

200P:插塞部分

205、210:DMOS元件

Claims

一種半導體結構的形成方法，包括：在半導體層中形成第一隔離結構；形成與所述第一隔離結構的第一側相鄰的第一閘極結構；形成與所述第一隔離結構的第二側相鄰的第一源極/汲極區；形成與所述第一閘極結構相鄰的第二源極/汲極區；在所述第一隔離結構上方形成第一介電層，所述第一介電層的孔隙率大於所述第一隔離結構的材料；在所述第一介電層與所述第一隔離結構中形成第一凹槽；以及在所述第一凹槽中形成第一導電場板。