CN104821336B - 用于使用保形填充层改善器件表面均匀性的方法和系统 - Google Patents

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Abstract

本发明公开了一种用于半导体的处理工艺，包括：提供衬底；定义该衬底的沟槽开口区域；执行等离子体蚀刻以在该沟槽开口区域处形成沟槽区域；使该衬底经历利用第一多种气态物质的第一外延过程以形成覆盖该沟槽区域的至少第一侧壁和底部的保护层；以及使该衬底和该保护层经历利用第二多种气态物质的第二外延过程以形成覆盖该保护层并且至少部分地位于该沟槽区域内部的填充材料。本发明进一步提供了一种用于消除或减少半导体器件上的位错缺陷并改善器件性能的半导体处理技术。在该处理工艺中，形成覆盖该沟槽区域的至少第一侧壁和底部的保护层的至少一个外延过程对应于形成覆盖该保护层且至少部分地位于该沟槽区域内部的填充材料。

Description

用于使用保形填充层改善器件表面均匀性的方法和系统
技术领域
本发明涉及半导体工艺及器件。
发明背景
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家和工程师已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大意是指密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司TM是致力于半导体器件和工艺研发的领先的半导体制造公司之一。
半导体技术的近期发展之一是将硅锗(SiGe)用在半导体制造中。例如，SiGe可被用于制造具有可调带隙的互补金属-氧化物-半导体(CMOS)。对于基于SiGe的工艺，尽管已经有一些常规技术，很遗憾这些技术出于以下提出的原因都是不足的。因此，需要改善的方法和系统。
发明内容
根据本发明的一方面，提供了一种半导体器件，包括：包括硅材料的衬底；位于所述衬底内的沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；覆盖所述沟槽区域的至少所述第一侧壁和所述底部的保护层，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征；覆盖所述保护层且至少部分地位于所述沟槽区域内部的填充材料，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。
根据本发明的另一方面，还提供了一种用于处理半导体衬底的方法，所述方法包括：提供衬底，所述衬底基本包括硅材料；定义所述衬底的沟槽开口区域；执行等离子体蚀刻以在所述沟槽开口区域处形成沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；使所述衬底经历利用第一多种气态物质的第一外延工艺以形成保护层，所述保护层覆盖所述沟槽区域的至少所述第一侧壁和所述底部，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征；以及使所述衬底和所述保护层经历利用第二多种气态物质的第二外延工艺以形成填充材料，所述填充材料覆盖所述保护层且至少部分地位于所述沟槽区域内部，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。
根据本发明的再一方面，提供了一种用于处理半导体衬底的器件，包括：包括硅材料的衬底；位于所述衬底内的沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；覆盖所述沟槽区域的至少所述第一侧壁和所述底部的保护层，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征；覆盖所述保护层且至少部分地位于所述沟槽区域内部的填充材料，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。
附图说明
图1图解现有技术中通过e-SiGe PMOS方法制造的器件结构的示意图。
图2图解现有技术中e-SiGe膜的透射电子显微镜(TEM)图像的示例。
图3图解根据本发明的实施例的制备方法的流程图。
图4A-4D图解在根据本发明的实施例的制备方法中器件结构的示意图。
图5A-5B图解在根据本发明的实施例的制备方法中在使用覆盖保护层的填充材料之前和之后e-SiGe膜的TEM照片。
通过参考以下附图可进一步理解各种实施例的性质和优势。在附图中，类似组件或特征可具有相同的附图标记。此外，同一类型的各种组件可通过加在附图标记之后的破折号和第二标记来区分，第二标记可在该些类似组件之间作出区分。若在说明书中仅使用了第一附图标记，则该描述适用于具有相同第一附图标记的这些类似组件中的任何组件，而不论第二附图标记如何。
具体实施方式
本发明涉及半导体工艺及器件。在具体实施例中，在一种半导体工艺期间将覆盖保护层的填充材料用作中间层以改善下面半导体器件的表面均匀性。还提供了其他实施例。
以下描述仅提供优选的示例性实施例，而不是要限制所公开内容的范围、适用性或配置。而且，接下来关于优选的示例性实施例的描述将使本领域技术人员能够实现一优选的示例性实施例。应理解可在各元素的功能和安排上做出各种改动而不会背离在所附权利要求中所阐述的精神实质和范围。
本发明大体涉及用于消除或减少半导体器件上的位错缺陷并改善器件性能的半导体处理技术。在处理过程中，衬底经历至少两道外延工艺，其中形成覆盖保护层的填充材料。该衬底包括半导体材料。更具体而言，该衬底的表面具有不良缺陷。保护层处理包括使衬底表面经历外延工艺的步骤，这使得在衬底的表面上形成保护层。保护层包括第一硅锗材料，该第一硅锗材料具有组分比小于20％的锗材料。该填充材料包括第二硅锗材料，该第二硅锗材料具有组分比大于40％的锗材料。在形成填充材料层的过程中，在该外延工艺前衬底表面上存在的一些不良缺陷得到改善，并且在硅衬底与高浓度的锗硅之间形成了浓度梯度，此刻不良表面缺陷明显较少。
相比于现有技术，可通过保护-填充材料层处理来减少或消除衬底表面上的缺陷，从而使得衬底的表面相当均匀，而这些特性对于后续工艺是非常重要的。例如，为了用填充材料填充经蚀刻的沟槽，填充材料的质量以及结构取决于表面平坦度和均匀性。更具体而言，填充材料与衬底表面共有一界面，衬底表面的较差均匀性会导致填充材料与衬底表面之间较差的界面。而且，若凹槽表面具有缺陷，锗硅将不能形成良好的单晶结构。这将导致松弛，并且薄膜中累积的应变可导致晶体表面滑动并改变交界面原子排列。若该应变被突然释放，可能在膜上产生大量缺陷，从而导致应变松弛。
需要认识到，衬底表面的质量对其上所形成的集成电路有重要影响。例如，大规模集成电路的制造需要大量的晶体管单元。晶体管单元构成设计电路的主要电路元件。在一些应用中，例如在复杂集成电路(诸如微处理器或存储晶片)中，互补金属氧化物半导体(CMOS)技术可提供运行速度、功耗以及成本上的有益特性。因此需要认识到，CMOS(包括P沟道晶体管和N沟道晶体管，即PMOS和NMOS)技术可从根据本发明的实施例的工艺和系统中受益。例如，N沟道晶体管或P沟道晶体管包括由高度掺杂的漏极区域和源极区域形成的P-N界面，以及该漏极区域和源极区域之间的相反掺杂或弱掺杂的沟道区域的界面。该沟道区域的导电性(即，该导电沟道的驱动电流能力)受形成在该沟道区域周围并通过薄绝缘层隔开的栅电极支配。当向栅电极施加合适的控制电压以形成该导电沟道时，在沟道区域在晶体管宽度方向上的范围给定的情况下，该沟道区域的导电系数取决于掺杂浓度、载荷子迁移率、以及源极区域与漏极区域之间的距离(即，沟道长度)。降低沟道长度以及相关沟道电阻的电阻率是提高大规模集成电路的运行速度的主要设计目标。
已经有各种方法用来改善集成电路的性能和可靠性。随着关键尺寸的不断降低，需要高度复杂技术的新发展。更具体而言，迁移速率的降低有可能提供性能增益，因此已建议可通过增加给定长度的沟道区域中的载荷子迁移率来改善晶体管单元的沟道导电性。
一种增加载荷子迁移率的有效方法是修改沟道区域中的晶格结构。例如，在沟道区域周围生成拉伸或压缩应力以在沟道区域中提供相应应变，这导致电子和空穴的迁移速率改变。尽管衬底包括硅材料，但是在沟道区域中生成的拉伸应变可增加电子的迁移速率并直接提高导电率。另一方面，沟道区域中的压缩应变可增加空穴的迁移速率，因此可改善P型晶体管的性能。在各种实现方式中，应力或应变被设计到大规模集成电路中，其中应变的硅可被视为无需昂贵或廉价半导体材料就能能够快速和稳健地制造的新半导体材料。另外，设计有应变和/或应力的集成电路可通过许多现有技术来制造。
沟道区域附近的硅-锗材料能引起相应序列的压缩应变。在常规CMOS制造技术中，硅锗材料(例如，e-SiGe)在沟道区域中增添了压缩应力以增强PMOS的性能。更具体而言，在晶体管的漏极和源极区域中形成硅-锗材料。压缩应变的漏极和源极区域在邻近的硅沟道区域中生成单轴应力。在形成硅-锗材料时，PMOS晶体管的漏极和源极区域被选择性地移除以形成空腔。NMOS晶体管被屏蔽。通过外延生长在PMOS晶体管中选择性地形成硅-锗材料。
例如，SiGe技术涉及SiGe异质结双极性晶体管(HBT)，HBT提供了相比于用于实现通信电路的常规硅双极性和硅CMOS的优势。形成基于SiGe的器件的一个重要方面是在硅衬底与高浓度的锗硅之间提供浓度梯度图案，以减少半导体器件上的位错缺陷和改善器件性能。在一实施例中，SiGe CMOS制造工艺可导致逻辑门图案化的各种阻碍，诸如45/40nm、32/28nm、以及<22nm。
图1A-1C图解常规的等离子体蚀刻工艺。通常，在源极区域111和漏极区域112中形成沟槽区域120的过程中采用等离子体蚀刻技术。当等离子体蚀刻硅衬底100时，等离子体轰击硅衬底100的表面。图2图解现有技术中e-SiGe膜的透射电子显微镜(TEM)照片的示例。沟槽区域120的不均匀表面是由于常规等离子体工艺所致，如图2中的SiGe膜的三个圆圈区域中所示。更具体而言，图2中的两个圆圈区域突出显示了表面缺陷，这些表面缺陷看起来为暗线。例如，这些缺陷常常与原子级上的晶格失配有关。更具体而言，由于底层晶格结构的位错，覆盖硅材料的表面缺陷的SiGe膜常常包括图2中所示的“线条”，因为下面硅材料的位错和不良对准传递到SiGe膜中。
位错缺陷可能有各种原因。例如，在沟槽区域形成应变引入层130的过程中(如图1C所示)，在形成硅-锗层时，沟槽区域120的表面的不均匀程度影响硅-锗晶核的形成，从而使得硅-锗材料错放并形成位错缺陷。
现有的延展技术工艺主要包括：湿式工艺外延清洁；空腔的侵蚀或层压；在外延生长和锗硅沉积之前用H2进行烘烤。在凹槽清洁之后的表面上发现有一定百分比的缺陷，这导致在外延生长后的界面中产生缺陷，并且一些严重缺陷可能持续到锗硅的生长表面(如图2所示)。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种用法对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于范围广阔的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有明确说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
而且，权利要求中未明确表示“用于执行特定功能的装置”、或“用于执行特定功能的步骤”的任意组件皆不应被理解为如35USC第112章节第6段中所规定的“装置”或“步骤”条款。特别地，在此处的权利要求中使用“….的步骤”或“….的动作”并不表示涉及35USC§112第6段的规定。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
还应注意，各个实施例可能是作为过程来描述的，而过程被描绘为流程图、流图、数据流图、结构图或框图。尽管流程图会把各操作描述为顺序过程，但是这些操作中有许多可以并行或并发执行。另外，这些操作的次序可以被重新编排。一个过程在其操作完成时终止，但是可能具有未包括在图中的附加步骤。过程可以对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，其终止可对应于该函数返回到调用方函数或主函数。
本发明的实施例提供了解决上文提出的位错缺陷的方法。根据本发明的实施例，低浓度的锗层可有助于衬底材料与高浓度的锗硅之间过渡，这被用来降低由于锗浓度的巨大差异而导致的栅格数量的失配，后者会导致严重的位错缺陷。在下文描述的各种实施方式中，(例如，通过等离子体蚀刻而蚀刻得到的)沟槽区域的表面被处理成基本平坦和均匀，这转换得到覆盖沟槽区域表面的硅锗材料的均匀性和规则性。
本发明的实施例大体涉及对半导体的处理工艺。根据一实施例，本发明提供了一种工艺，包括：提供衬底；定义该衬底的沟槽开口区域；执行等离子体蚀刻以在该沟槽开口区域处形成沟槽区域；使该衬底经历利用第一多种气态物质的第一外延过程以形成覆盖该沟槽区域的至少第一侧壁和底部的保护层；以及使该衬底和该保护层经历利用第二多种气态物质的第二外延过程以形成覆盖该保护层并且至少部分地位于该沟槽区域内部的填充材料。取决于实现方式，可重复该第一或第二外延过程以确保实现所期望的表面质量。衬底表面上的缺陷可通过填充材料-保护层处理而减少或消除，从而在硅衬底与高浓度的锗硅之间形成浓度梯度，此刻不良表面缺陷要少得多。在一个实施例中，形成均匀的覆盖过渡层，从而在锗硅外延的反应过程中减少了位错缺陷率。需要认识到，这些步骤中的一个或多个步骤可增加、移除、重复、替换、修改、重新安排、和/或重叠，这不应该不当地限制权利要求的范围。
通过结合图3和图4A-4D详细描述了本发明所提供的半导体处理工艺及半导体器件制备方法。图3是在本发明的一个实施例中半导体器件制备方法的简化流程图。此示图仅仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。例如，图3中一个或多个步骤可以被添加、移除、替换、重新安排、修改、和/或重叠，这并不限制权利要求的范围。图4A-图4D是根据本发明的一个实施例在半导体器件制备方法中器件结构的简化示意图。
首先，在步骤S10，提供衬底200，在衬底200上定义沟槽区域220，如图4A所示。在一实施例中，衬底200是硅衬底。衬底200并不限于硅衬底。例如，衬底200可以是硅-锗衬底或硅-碳衬底，这也在本发明的范围之内。在一实施例中，衬底200还包括附加的器件结构，诸如栅格210。沟槽区域220可通过蚀刻过程来形成。例如，执行光刻以定义所要形成的沟槽，并执行等离子体蚀刻过程以形成这些沟槽。取决于实现方式，也可使用其他类型的方法来定义沟槽区域。
在步骤S15，使用等离子体蚀刻过程来移除沟槽区域220。含有表面缺陷的沟槽表面被暴露出来。在制备沟槽区域220的过程中，沟槽区域220的表面受到损伤，从而形成不均匀的粗糙表面201，如图4A所示。例如，蚀刻过程常常会导致该损伤。例如，在等离子体蚀刻过程中，使用HCl和/或其他类型的材料来从衬底移除材料。由于衬底材料层被移除，所以新暴露出来的表面通常是不均匀的。另外，由于在蚀刻过程中使用了HCl和/或其他类型的蚀刻剂，蚀刻剂可能作为副产品遗留在沟槽区域220的顶表面上，如上文所述。
接着，执行步骤S20。对沟槽区域220执行至少一个外延处理过程以形成保护层。取决于实现方式，可重复步骤S20。在一实施例中，可在执行步骤S20之前执行清洁步骤，以移除沟槽区域220中残留物。较优地，通过湿式工艺来清洁。
在步骤S20，使沟槽区域220的表面经历第一外延处理。例如，在沟槽区域220的表面上形成保护层221，如图4B所示。较优地，沟槽区域220的表面通过等离子体蚀刻装置来经历该第一外延处理。该等离子体蚀刻装置可直接蚀刻沟槽区域220而无须使用额外的系统或设备。例如，保护层221的厚度正常介于2nm-20nm之间，例如，2nm、4nm、10nm等等。需要理解，保护层221的厚度不限于上述范围，并且厚度在纳米量级且小于毫米量级。例如，在移除过程中，厚保护层会损伤沟槽区域220的表面。可重复保护-移除过程以平滑沟槽表面，而不形成厚保护层221。
在一具体实施例中，步骤S20中等离子体蚀刻机器的工艺条件如下：气体的流量为20sccm(标况毫升每分钟)至50sccm(诸如30sccm、40sccm)；电源功率为300w至500w(诸如400w)；偏置电压为0；以及时间为5s至15s(诸如8s、10s、以及12s)。在一实施例中，步骤S20中等离子体蚀刻机器的工艺条件如下：压力为20mt；电源为150w；偏置电压为0；SiH2Cl2气体的流量为1sccm；HCl气体的流量为0.1sccm至0.5sccm；GeH4气体的流量为0.5sccm至1sccm以及温度为50℃至70℃。GeH4气体的使用可得到第一硅锗材料，该第一硅锗材料具有组分比小于20％的锗材料。需要领会，这些参数主要取决于所使用的材料和机器，并且可根据具体实现方式而修改。例如，电源功率主要取决于机器的运行效率和设置。另外，温度和压力是相关的。例如，随着温度的上升，压力趋于上升。
通过上述工艺条件可在沟槽区域220的表面上形成薄且均匀的保护层。工艺条件并不限于以上范围。本发明的实施例提供了保护层221，该保护层221形成有足以稍后用于平滑沟槽表面的厚度。在各种实施例中，保护层221在使用上述外延过程来形成时是基本平坦和均匀的。
在步骤S22，使保护层221的表面经历第二外延处理。例如，在保护层221的表面上形成填充材料层，如图4C所示。较优地，保护层221的表面通过等离子体蚀刻装置来经历该第二外延处理。该等离子体蚀刻装置可直接蚀刻保护层221而无须使用额外的系统或设备。例如，填充材料层225的厚度正常介于2nm至50nm之间，例如，2nm、10nm、20nm等等。需要理解，填充材料层225的厚度不限于上述范围，并且厚度在纳米量级且小于毫米量级。例如，在移除过程中，厚填充材料层会损伤保护层221的表面。可重复保护-移除过程以平滑保护层，而不形成厚填充材料层。
在一具体实施例中，步骤S22中等离子体蚀刻机器的工艺条件如下：气体的流量为20sccm(标况毫升每分钟)至50sccm(诸如30sccm、40sccm)；电源功率为300w至500w(诸如400w)；偏置电压为0；以及时间为5s至15s(诸如8s、10s、以及12s)。在一实施例中，步骤S22中等离子体蚀刻机器的工艺条件如下：压力为20mt；电源功率为150w；偏置电压为0；SiH2Cl2气体的流量为1sccm；HCl气体的流量为1.5sccm至2sccm；GeH4气体的流量为1sccm至2sccm以及温度为50℃至70℃。GeH4气体的使用可得到第二硅锗材料，该第二硅锗材料具有组分比大于40％的锗材料。需要领会，这些参数主要取决于所使用的材料和机器，并且可根据具体实现方式而修改。例如，电源功率主要取决于机器的运行效率和设置。另外，温度和压力是相关的。例如，随着温度的上升，压力趋于上升。
在步骤S22，不均匀的粗糙表面201被氧化为粗糙的保护层。在执行步骤S22时在保护层上覆盖了填充材料层，从而使得经处理的沟槽表面和保护层基本没有表面缺陷。若步骤S20和步骤S22的循环没有达到该效果，可重复步骤S20直至沟槽区域220平坦且均匀，以及重复步骤S22直至保护层平坦且均匀。取决于实现方式，执行步骤S20和步骤S22的迭代次数可基于预定工艺或由实验数据而定。例如，在S15执行的等离子体蚀刻的类型可影响迭代次数。
任选地，执行步骤S30，形成覆盖填充材料层表面的硅锗材料层，以获得硅锗材料的期望厚度，如图4D所示。基本200是硅衬底。应变引入层230可由硅-锗构成，但不限于硅-锗。需要认识到，在步骤S30之后，执行额外的工艺以形成所期望的器件。例如，为了形成CMOS器件，执行额外工艺以形成漏极、源极和栅极区域。
图5A示出了在没有覆盖保护层的填充材料层的处理情况下一个e-SiGe膜500的TEM照片，以及图5B示出了在使用覆盖保护层的填充材料层的处理之后另一e-SiGe膜510的TEM照片。传统的过渡层生长图案只能覆盖凹槽区域，但不能覆盖侧壁，导致在壁上存在许多位错缺陷(如图5A所示)。通过低浓度锗的处理以及优化生长模式以均匀覆盖凹槽壁，在沟槽区域120的平坦表面的情况下，e-SiGe膜510具有沿晶格方向规则生长的SiGe晶体。通过使用填充材料-保护层处理，避免了位错、应变松弛以及错放问题，并且改善了SiGe生长的形态(如图5B所示)。
尽管上文是对特定实施例的全面描述，但是也可使用各种变型、替换构造和等效方案。因此，上述描述和说明不应当被解释为限制由所附权利要求限定的本发明的范围。

Claims (8)

1.一种半导体器件，包括：
包括硅材料的衬底；
位于所述衬底内的沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；
覆盖所述沟槽区域的至少所述第一侧壁和所述底部的保护层，所述保护层包括形成于所述沟槽区域的至少所述第一侧壁和所述底部的表面上的第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征，所述第一硅锗材料包括锗浓度梯度，其中所述锗浓度在所述保护层的厚度上从0％增加至20％；
覆盖所述保护层且至少部分地位于所述沟槽区域内部的填充材料，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。
2.如权利要求1所述的器件，其特征在于，所述深度至少为500埃。
3.如权利要求1所述的器件，其特征在于，所述保护层由所述沟槽区域的边缘附近的楔形轮廓所表征，所述楔形轮廓由20埃的厚度所表征。
4.如权利要求1所述的器件，其特征在于，所述保护层具有50至200埃的厚度。
5.一种用于处理半导体衬底的方法，所述方法包括：
提供衬底，所述衬底包括硅材料；
定义所述衬底的沟槽开口区域；
执行等离子体蚀刻以在所述沟槽开口区域处形成沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10％的高度差异；
使所述衬底经历利用第一多种气态物质的第一外延工艺以形成保护层，所述保护层覆盖所述沟槽区域的至少所述第一侧壁和所述底部，所述保护层包括形成于所述沟槽区域的至少所述第一侧壁和所述底部的表面上的第一硅锗材料，所述第一硅锗材料具有组分比小于20％的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征，所述第一硅锗材料包括锗浓度梯度，其中所述锗浓度在所述保护层的厚度上从0％增加至20％；以及
使所述衬底和所述保护层经历利用第二多种气态物质的第二外延工艺以形成填充材料，所述填充材料覆盖所述保护层且至少部分地位于所述沟槽区域内部，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40％的锗材料。
6.如权利要求5所述的方法，其特征在于，所述深度至少为500埃。
7.如权利要求5所述的方法，其特征在于，所述保护层由所述沟槽区域的边缘附近的楔形轮廓所表征，所述楔形轮廓由20埃的厚度所表征。
8.如权利要求5所述的方法，其特征在于，所述保护层具有50至200埃的厚度。
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