CN104051526B - 紧邻半导体鳍的沟渠及其形成方法 - Google Patents
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Abstract
一种器件包括半导体衬底以及延伸到半导体衬底内的隔离区。半导体带位于隔离区之间且与隔离区接触。半导体鳍位于半导体带上方且连接至半导体带。沟渠从隔离区的顶面延伸到隔离区内，其中沟渠与半导体鳍邻接。本发明还提供了紧邻半导体鳍的沟渠及其形成方法。
Description
相关申请的交叉引用
本申请要求于2013年3月13日提交的标题为“Ditches Near Semiconductor Finsand Methods for Forming the Same”的美国临时专利申请第61/780,847号的优先权，其全部内容结合于此作为参见。
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件及其形成方法。
背景技术
金属氧化物半导体（MOS）晶体管的速度与MOS晶体管的驱动电流密切相关，MOS晶体管的驱动电流进一步与MOS晶体管的沟道中的电荷迁移率密切相关。例如，当NMOS晶体管的沟道区中的电子迁移率高时，NMOS晶体管具有高驱动电流，而当PMOS晶体管的沟道区中的空穴迁移率高时，PMOS晶体管具有高驱动电流。因此，锗、硅锗、以及包括第三族元素和第五族元素的化合物半导体材料（在下文中称为Ⅲ-Ⅴ族化合物半导体）是用于形成高电子迁移率和/或高空穴迁移率的良好的可选材料。
锗、硅锗、和Ⅲ-V族的化合物半导体区也是用于形成鳍式场效应晶体管（FinFET）的沟道区的有前景的材料。目前，正在研究用于进一步改善FinFET的驱动电流的方法和结构。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种器件，包括：半导体衬底；隔离区，延伸到所述半导体衬底内；半导体带，位于所述隔离区之间并与所述隔离区接触；以及半导体鳍，位于所述半导体带上方并连接至所述半导体带，其中沟渠从所述隔离区的顶面延伸到所述隔离区内，并且所述沟渠邻接所述半导体鳍。
在该器件中，所述沟渠形成环绕所述半导体鳍的完整环，所述半导体鳍的所有边缘均与所述沟渠邻接。
在该器件中，所述沟渠具有逐渐改变的深度，所述沟渠紧邻所述半导体鳍的部分的深度大于所述沟渠远离所述半导体鳍的部分的深度。
在该器件中，所述沟渠具有接近于圆的四分之一的截面形状。
在该器件中，所述半导体鳍具有长边和短边，并且所述沟渠包括：第一部分，与所述长边邻接，所述第一部分具有第一宽度；以及第二部分，与所述短边邻接，所述第二部分具有大于所述第一宽度的第二宽度。
在该器件中，所述半导体鳍具有长边和短边，并且所述沟渠包括：第一部分，与所述长边邻接，所述第一部分具有第一深度；以及第二部分，与所述短边邻接，所述第二部分具有大于所述第一深度的第二深度。
在该器件中，所述半导体鳍包括锗，并且所述半导体衬底是硅衬底。
根据本发明的另一方面，提供了一种器件，包括：硅衬底；浅沟槽隔离（STI）区，延伸到所述硅衬底内；以及半导体鳍，位于所述STI区之间，其中，所述半导体鳍高于所述STI区的相邻部分，并且所述STI区包括顶面，所述顶面包括：第一部分，基本上是平坦的；以及第二部分，将所述鳍的底部连接至所述顶面的所述第一部分，所述顶面的所述第二部分低于所述顶面的所述第一部分。
在该器件中，所述STI区包括：含锗STI部件，所述顶面的所述第二部分是所述含锗STI部件的顶面；以及无锗STI部件，所述顶面的所述第一部分是所述无锗STI部件的顶面。
在该器件中，所述含锗STI部件延伸到相应的所述无锗STI部件中的相邻无锗STI部件的下方。
在该器件中，所述半导体鳍包括硅锗。
在该器件中，在所述STI区中形成沟渠，并且所述沟渠形成环绕所述半导体鳍的完整环。
在该器件中，所述顶面的所述第二部分从所述半导体鳍的底部逐渐且平滑地过渡到所述顶面的所述第一部分，并且高度逐渐增加。
在该器件中，所述顶面的所述第二部分具有接近于圆的四分之一的截面形状。
在该器件中，所述半导体鳍具有长边和短边，所述顶面的所述第二部分位于所述STI区的沟渠中，并且所述沟渠包括：第一部分，与所述长边邻接，所述第一部分具有第一深度；以及第二部分，与所述短边邻接，所述第二部分具有大于所述第一深度的第二深度。
根据本发明的又一方面，提供了一种方法，包括：使半导体衬底位于隔离区之间的部分凹进以在所述半导体衬底中形成凹槽；实施外延以在所述凹槽中生长半导体区；以及使所述隔离区凹进，所述半导体区位于所述隔离区上方的顶部形成半导体鳍，并且当实施使所述隔离区凹进的步骤的同时形成沟渠，所述沟渠位于所述隔离区中且与所述半导体鳍邻接。
该方法进一步包括：在所述半导体衬底中形成凹槽，以形成沟槽；在所述沟槽中沉积含锗层；使用介电材料填充所述沟槽以形成所述隔离区；并且在使所述隔离区凹进的步骤之前，实施退火以使所述含锗层扩散到所述隔离区内。
该方法进一步包括：在所述外延的步骤之后以及在使所述隔离区凹进的步骤之前，对所述半导体区和所述隔离区实施退火。
在该方法中，通过各向同性蚀刻来实施使所述隔离区凹进的步骤。
在该方法中，通过将氢氟酸（HF）溶液用作蚀刻剂的湿蚀刻实施使所述隔离区凹进的所述步骤。
附图说明
为了更全面地理解实施例及其优势，现在将结合附图所进行的以下描述作为参考，其中：
图1到图9包括根据一些示例性实施例在制造半导体鳍和鳍式场效应晶体管（FinFET）的中间阶段的截面图和俯视图；
图10示出了根据一些实施例的FinFET的I-V曲线；以及
图11示出了根据可选实施例的FinFET的截面图，其中，含锗区延伸到沟渠（ditch）的底部的下方。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例是说明性，而不用于限制本发明的范围。
根据各种示例性实施例提供了半导体鳍、鳍式场效应晶体管（FinFET）以及它们的形成方法。根据一些实施例说明形成FinFET的中间步骤。讨论了实施例的变型例。在各个示图和所有的说明性实施例中，相同的符号用来指定相同的元件。
参见图1，提供了衬底10。衬底10可以是诸如晶体硅衬底的半导体衬底。然后，如图2所示，蚀刻衬底10以形成沟槽12，沟槽12从衬底10的顶面延伸到衬底10中。衬底10在相邻沟槽12之间的部分在下文中被称为半导体带10’。可以形成硬掩模11以限定沟槽12和半导体带10’的图案，其中使用硬掩模11作为蚀刻掩模来蚀刻衬底10。例如，硬掩模11可以包括氮化硅、氧化硅或它们的多层。在一些示例性实施例中，硬掩模11包括作为焊盘氧化物层的氧化硅层以及氧化硅层上方的氮化硅层。
沟槽12包括半导体带10’的相对侧上的相邻部分。衬底部分10’的宽度W1可以介于约5nm和约200nm之间，但是可以使用不同的数值。相邻沟槽12可以物理上彼此间不连通，或可以是连续沟槽的部分，在一些实施例中，连续沟槽可以形成环绕半导体带10’的沟槽环。
图3到图5示出了根据一些实施例用于形成含锗浅沟槽隔离（STI）部件16A（图5）的步骤。参见图3，例如，使用诸如化学汽相沉积（CVD）的沉积方法形成含锗层14。在一些实施例中，含锗层14包括纯锗或基本上纯的锗，其中，基本上纯的锗的锗百分比可以大于约90%。在可选实施例中，含锗层14包括硅锗，例如，其中锗浓度可以介于约10%和约20%之间。含锗层14的厚度T1可以介于约0.5nm和约5nm之间。应该理解，描述中所述的数值仅为实例，并且可以改变为不同值。含锗层14的垂直部分的厚度可以接近于水平部分的厚度，因此含锗层14可以是共形层。在一些实施例中，含锗层14选择性地形成在衬底10的暴露表面上，而没有形成在硬掩模11上。在可选实施例中，在衬底10和硬掩模11的表面上形成含锗层14。
图4示出了通过使用诸如氧化硅的介电材料填充沟槽12（图3）形成的STI区16。可以从高密度等离子体化学汽相沉积（HDPCVD）、可流动化学汽相沉积（FCVD）或其他可应用的方法中选择形成方法。然后，实施化学机械抛光（CMP）以去除介电材料的多余部分，保留部分是STI区16。产生的STI区16的高度H1可以介于约100nm和约400nm之间，或大于400nm。然后，可以去除图3中的硬掩模11。
接下来，实施退火，以使含锗层14中的锗原子扩散到STI区16内。在图5中示出了产生的结构。因此，STI区16包括：含锗STI部件16A和无锗STI部件16B，其中与含锗STI部件16A的底部重叠地形成无锗STI部件16B。此外，含锗STI部件16A可以环绕无锗STI部件16B。因此，在每个STI区16中含锗STI部件16A可以形成一个盆（basin），而无锗STI部件16B位于盆中。在一些实施例中，实施退火的温度介于约400℃和约900℃之间。退火的持续时间可以介于约10秒和约5分钟之间。根据一些示例性实施例，产生的含锗STI部件16A的厚度T2可以介于约2nm和约20nm之间，但是根据退火时间和含锗层14（图4）的厚度，厚度T2可以更大或更小。
参见图6，使衬底部分10’凹进，以在相邻STI区16之间形成凹槽24。在一些实施例中，凹槽24的底部高于STI区16的底面。在可选实施例中，凹槽24的底部基本上与STI区16的底部齐平或低于STI区16的底部。在一些示例性实施例中，凹槽24的深度D1介于约20nm和约400nm之间。例如可以利用作为蚀刻剂气体的CF4或使用气态HCl使用干蚀刻方法来实施凹进。
参见图7，通过外延在凹槽24中生长外延半导体区26。外延半导体区26的顶面可以与STI区16的顶面齐平。外延半导体区26的晶格常数可以大于或小于衬底10的晶格常数。在一些实施例中，外延半导体区26包括被表示为Si1-xGex的硅锗，其中数值X是外延半导体区26中的锗原子百分比，在一些示例性实施例中，锗原子百分比可以大于约0.1（10%）并小于1.0（100%）。在可选实施例中，外延半导体区26包括纯锗或基本上纯的锗（其中，数值X等于或基本上等于1.0）。在又一些可选实施例中，外延半导体区26不包括锗，并且可以包括诸如碳化硅、磷化硅、Ⅲ-V族化合物半导体或另一种半导体材料。
在外延半导体区26包括锗的一些实施例中，外延半导体区26可以包括下部件26A和上部件26B，其中，上部件26B的锗百分比大于下部件26A的锗百分比。例如，下部件26A可以包括Si1-x1Gex1，以及上部件26B包括Si1-x2Gex2，其中数值X2大于数值X1。在可选实施例中，下部件26A包括硅锗，而上部件26B包括基本上纯的锗。在其他实施例中，整个外延半导体区26由均匀的含锗材料形成。
可以使用选择性外延实施外延半导体区26的生长，其中将诸如锗烷（GeH4）的含锗前体用作锗源。此外，在外延半导体区26包括硅的实施例中，可以添加诸如硅烷（SiH4）和二氯硅烷（DCS）的前体作为硅源。外延温度可以介于约400℃和约600℃之间。在一些实施例中，将外延半导体区26的生长率调节为低等级。例如，外延半导体区26的沉积速率可以调节为低于约10埃/秒。
外延半导体区26可以生长到高于STI区16顶面的水平面。然后实施CMP以使STI区16的顶面和外延半导体区26的顶面齐平。在图7中示出了生成的结构。在可选实施例中，当外延半导体区26的顶面与STI区16的顶面齐平或低于STI区16的顶面时，停止外延半导体区26的生长。在这些实施例中，可以实施CMP，或者可以省略CMP。在一些实施例中，在外延半导体区26形成之后，实施退火步骤。可以实施退火的温度介于约400℃和约600℃之间、或高于600℃，例如介于约600℃和约900℃之间。可以实施退火的时间周期介于约0.5分钟和约30分钟之间。
参见图8A，例如，通过蚀刻步骤使STI区16凹进。半导体区26和衬底部分10’高于生成的STI区16的顶面16C的部分在下文中被称为半导体鳍30。可以通过各向同性蚀刻来进行STI区16的凹陷。在一些实施例中，STI区16的凹陷包括使用氢氟酸（HF）溶液的湿蚀刻，HF溶液的HF浓度可以介于约0.3%和约5%之间。HF浓度也可以介于约1.5%和约2.5%之间。
作为蚀刻的结果，STI区16的顶面16C包括基本上平坦的部分16C1。顶面16C进一步包括将鳍30的底部连接至部分16C1的部分16C2。部分16C2和部分16C1分别是含锗STI部件16A的顶面和无锗STI部件16B的顶面。顶面部分16C2可以具有逐渐增加的高度，高度从更接近鳍30的区预至进一步远离鳍30的区域而逐渐增加。此外，表面部分16C2的轮廓可以是圆形的，并且可以具有接近圆的四分之一的形状，例如，圆的半径R介于约2nm和约20nm之间。
紧邻鳍30形成沟渠32，其中表面部分16C2是STI区16的顶面的部分，表面部分16C2位于沟渠32的内部且暴露于沟渠32中。沟渠32的深度D2可以介于约5nm和约20nm之间。可选地，沟渠32的深度D2也可以小于约5nm或大于约20nm。
不能完全理解沟渠32的形成方法。一种可能的解释是含锗STI区16A具有高于无锗STI区16B的蚀刻速率。因此，可以调节工艺步骤以形成含锗STI区16A。例如，实施图3所示的步骤，并且形成含锗层14，使得通过含锗层14的扩散形成含锗STI区16A。在这些实施例中，通过含锗层14的形成来形成含锗STI区16A，可以选择外延半导体区26的材料以包括锗或者可以是无锗的。在可选实施例中，省略图3所示的步骤和随后用于扩散含锗层14的退火步骤。在这些实施例中，选择外延半导体区26（图7）的材料以包括含锗区，并且为了形成含锗STI区，在外延半导体区26形成之后可以实施退火。在这些实施例中，然而，如图7所示，紧邻外延半导体区26形成含锗STI区16A’。在STI区16紧邻不含锗区的部分中（诸如在衬底部分10’的侧壁上以及STI区16的底部），形成不含锗STI区16A’。在图7中示意性地示出了产生的含锗STI区16A’。
图8B示出了图8A中的结构的俯视图，其中，通过图8B中的平面交叉线8A-8A截取图8A的截面图。如图8B所示，STI区16可以形成环绕整个衬底部分10’的STI环。沟渠32可以形成环绕整个衬底部分10’的整体沟渠（integrated ditch）。在一些实施例中，沟渠32具有基本上均一的宽度W2和W3。在可选实施例中，宽度W3是沟渠32的部分32B的宽度，W2是沟渠32的部分32A的宽度，W3大于W2。部分32B接近并紧邻衬底带10’的短边，而部分32A接近并紧邻衬底带10’的长边。根据一些实施例，比率W3/W2可以介于约0.5和约2之间。此外，沟部分32B的深度可以大于沟部分32A的深度。
根据一些实施例，调节各种方法和/或工艺条件以形成并增加沟渠32的深度D2（图8A）。例如，在外延半导体区26的外延期间升高温度、在外延之后实施退火、降低外延半导体区26的生长速率和/或在外延半导体区26中增加锗浓度可以导致沟渠32的形成并增加沟渠32的深度D2。此外，可以通过提高含锗STI部件16A和无锗STI部件16B的蚀刻选择性来实现沟渠32的形成和深度D2的增加。可以通过选择和调节蚀刻工艺以及用于蚀刻STI区16的蚀刻剂成分来实现蚀刻选择性的增加。应该理解，几个因素可以影响沟渠32的形成，且如果这些因素的组合不能满足所需条件，则不可以形成沟渠32。因此，可以通过实验来找到沟渠32的优选形成条件。
如图9所示，图8A和图8B所示的结构可以用于形成FinFET38。参见图9，形成栅极电介质40和栅电极42。栅极电介质40可以由诸如氧化硅、氮化硅、氮氧化物、它们的多层和/或它们任意的组合形成。栅极电介质40也可以由高k介电材料形成。示例性高k材料的k值可以大于约4.0，或大于约7.0。栅电极42可以由选自掺杂多晶硅、金属、金属氮化物、金属硅化物等的导电材料形成。在形成栅极电介质40和栅电极42之后，形成源极区和漏极区（未示出）。
如图9所示，与如果不形成沟渠32相比，沟渠32（图8A）的形成导致鳍高度H2增加了沟渠32的深度D2的高度。FinFET38的导通电流由此增大，而没有使凹槽深度D3（图8A）的增加。
此外，根据一些实施例，如图9所示，鳍30具有异质结构，其中，下部件30A的能带隙（bandgap）大于上部件30B的能带隙。FinFET的沟道44包括下沟道部分44A和上沟道部分44B。下沟道部分44A与栅极电介质40和栅电极42形成第一子FinFET（sub-FinFET），其中第一子FinFET具有第一阈值电压Vt1。上沟道部分44B与栅极电介质40和栅电极42形成第二子FinFET，其中第二子FinFET具有第二阈值电压Vt2。在一些实施例中，阈值电压Vt2低于阈值电压Vt1。在图10中示出了相应的FinFET38的有利特征。
在图10中，示出了在FinFET38（图9）的源极区和漏极区之间流动的电流I作为施加在栅电极42（图9）上的栅极电压（Vg）的函数。线50和线52分别是第一子FinFET（具有沟道部分44A）的I-V曲线和第二子FinFET（具有沟道部分44B）的I-V曲线，并且线54是FinFET38的I-V曲线。很明显，FinFET38的截止状态电流IOff（对应于低栅极电压Vg）是第一子FinFET和第二子FinFET的泄漏电流之和，并且由于低阈值电压Vt1，主要由第二子FinFET的泄漏电流（线52）来确定该截止状态电流。由于第二子晶体管的截止状态电流很低，所以FinFET38的泄漏电流很低。另一方面，FinFET38的导通电流是第一子FinFET的导通电流和第二子FinFET的导通电流之和并且受这两者的影响。因此，FinFET38的导通电流很高。如图10所示，当栅极电压Vg到达某一电平时，会产生显著的电流跃变（current jump）。因此，FinFET38具有高导通电流和低泄漏电流。
图11示出了根据可选实施例的FinFET38。在这些实施例中，半导体鳍30具有同质结构，例如，包括硅锗或基本上锗。在纯锗或者基本上纯的锗用于形成半导体鳍30的实施例中，外延半导体区26的底部低于沟渠32底部，使得再生长的外延半导体区26中的缺陷限于低于FinFET38的沟道区的部分中。
在本发明的实施例中，通过在STI区中形成沟渠，来增加半导体鳍的高度，导致FinFET的导通电流的增大。然而，STI区的凹进距离不需要增加。因此，在无工艺成本困难的情况下，获得了导通电流的增大。此外，沟渠的形成不需要附加蚀刻工艺和附加光刻掩模。因此，本发明的实施例的制造成本很低。
根据一些实施例，器件包括半导体衬底和延伸到半导体衬底中的隔离区。半导体带位于隔离区之间并且与隔离区接触。半导体鳍与半导体带重叠并连接。沟渠从隔离区的顶面延伸到隔离区内，其中沟紧邻半导体鳍。
根据其他实施例，器件包括硅衬底、延伸到硅衬底内的STI区和位于STI区间的半导体鳍。半导体鳍高于STI区的相邻部分。STI区包括顶面，顶面进一步包括基本上平坦的第一部分，以及将鳍底部连接至顶面第一部分的第二部分。顶面的第二部分低于顶面的第一部分。
根据又一些实施例，方法包括使隔离区之间的半导体衬底的部分凹进，以在半导体衬底中形成凹槽。在凹槽中实施外延，以生长半导体区。使隔离区凹进，其中半导体区位于隔离区上方的顶部形成半导体鳍。在实施隔离区凹进的步骤的同时，形成沟渠，其中，沟渠位于隔离区中并且紧邻半导体鳍。
尽管已经详细地描述了实施例及其优点，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于实施与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结构的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。相应地，附加的权利要求旨在包括例如工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每个权利要求都构成一个独立的实施例，并且不同权利要求及实施例的组合均在本发明的范围之内。
Claims (19)
1.一种半导体器件，包括：
半导体衬底；
隔离区，延伸到所述半导体衬底内；
半导体带，位于所述隔离区之间并与所述隔离区接触；以及
半导体鳍，位于所述半导体带上方并连接至所述半导体带，其中沟渠从所述隔离区的顶面延伸到所述隔离区内，并且所述沟渠邻接所述半导体鳍，
其中，所述隔离区包括：
含锗隔离部件和无锗隔离部件，其中，所述含锗隔离部件与所述半导体导带和所述无锗隔离部件均邻接。
2.根据权利要求1所述的器件，其中，所述沟渠形成环绕所述半导体鳍的完整环，所述半导体鳍的所有边缘均与所述沟渠邻接。
3.根据权利要求1所述的器件，其中，所述沟渠具有逐渐改变的深度，所述沟渠紧邻所述半导体鳍的部分的深度大于所述沟渠远离所述半导体鳍的部分的深度。
4.根据权利要求1所述的器件，其中，所述沟渠具有圆的四分之一的截面形状。
5.根据权利要求1所述的器件，其中，所述半导体鳍具有长边和短边，并且所述沟渠包括：
第一部分，与所述长边邻接，所述第一部分具有第一宽度；以及
第二部分，与所述短边邻接，所述第二部分具有大于所述第一宽度的第二宽度。
6.根据权利要求1所述的器件，其中，所述半导体鳍具有长边和短边，并且所述沟渠包括：
第一部分，与所述长边邻接，所述第一部分具有第一深度；以及
第二部分，与所述短边邻接，所述第二部分具有大于所述第一深度的第二深度。
7.根据权利要求1所述的器件，其中，所述半导体鳍包括锗，并且所述半导体衬底是硅衬底。
8.一种半导体器件，包括：
硅衬底；
浅沟槽隔离(STI)区，延伸到所述硅衬底内；以及
半导体鳍，位于所述浅沟槽隔离区之间，其中，所述半导体鳍高于所述浅沟槽隔离区的相邻部分，并且所述浅沟槽隔离区包括顶面，所述顶面包括：
第一部分，是平坦的；以及
第二部分，将所述鳍的底部连接至所述顶面的所述第一部分，所述顶面的所述第二部分低于所述顶面的所述第一部分，
其中，所述浅沟槽隔离区包括：
含锗浅沟槽隔离部件，所述顶面的所述第二部分是所述含锗浅沟槽隔离部件的顶面；和
无锗浅沟槽隔离部件，所述顶面的所述第一部分是所述无锗浅沟槽隔离部件的顶面。
9.根据权利要求8所述的器件，其中，所述含锗浅沟槽隔离部件延伸到相应的所述无锗浅沟槽隔离部件中的相邻无锗浅沟槽隔离部件的下方。
10.根据权利要求8所述的器件，其中，所述半导体鳍包括硅锗。
11.根据权利要求8所述的器件，其中，在所述浅沟槽隔离区中形成沟渠，并且所述沟渠形成环绕所述半导体鳍的完整环。
12.根据权利要求8所述的器件，其中，所述顶面的所述第二部分从所述半导体鳍的底部逐渐且平滑地过渡到所述顶面的所述第一部分，并且高度逐渐增加。
13.根据权利要求8所述的器件，其中，所述顶面的所述第二部分具有圆的四分之一的截面形状。
14.根据权利要求8所述的器件，其中，所述半导体鳍具有长边和短边，所述顶面的所述第二部分位于所述浅沟槽隔离区的沟渠中，并且所述沟渠包括：
第一部分，与所述长边邻接，所述沟渠的所述第一部分具有第一深度；以及
第二部分，与所述短边邻接，所述沟渠的所述第二部分具有大于所述第一深度的第二深度。
15.一种形成半导体的方法，包括：
使半导体衬底位于隔离区之间的部分凹进以在所述半导体衬底中形成凹槽；
实施外延以在所述凹槽中生长半导体区；以及
使所述隔离区凹进，所述半导体区位于所述隔离区上方的顶部形成半导体鳍，并且当实施使所述隔离区凹进的步骤的同时形成沟渠，所述沟渠位于所述隔离区中且与所述半导体鳍邻接，
其中，所述隔离区由含锗隔离部件和无锗隔离部件构成。
16.根据权利要求15所述的方法，进一步包括：
在所述半导体衬底中形成凹槽，以形成沟槽；
在所述沟槽中沉积含锗层；
使用介电材料填充所述沟槽以形成所述隔离区；并且
在使所述隔离区凹进的步骤之前，实施退火以使所述含锗层扩散到所述隔离区内。
17.根据权利要求15所述的方法，进一步包括：在所述外延的步骤之后以及在使所述隔离区凹进的步骤之前，对所述半导体区和所述隔离区实施退火。
18.根据权利要求15所述的方法，其中，通过各向同性蚀刻来实施使所述隔离区凹进的步骤。
19.根据权利要求18所述的方法，其中，通过将氢氟酸(HF)溶液用作蚀刻剂的湿蚀刻实施使所述隔离区凹进的所述步骤。
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