TWI711120B - 非平面半導體元件、積體電路、鰭式場效應電晶體陣列 - Google Patents

非平面半導體元件、積體電路、鰭式場效應電晶體陣列 Download PDF

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TWI711120B
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Abstract

本揭露描述具有一或多個金屬軌導體的各種非平面半導 體元件(諸如用以提供一實例的鰭式場效應電晶體)及用於製造這些非平面半導體元件的各種方法。在一些情形中，一或多個金屬軌導體可電性連接至這些各種非平面半導體元件的閘極區、源極區及/或汲極區。在這些情形中，一或多個金屬軌導體可用以將各種非平面半導體元件的閘極區、源極區及/或汲極區電性連接至各種非平面半導體元件的其他閘極區、源極區及/或汲極區及/或其他半導體元件。然而，在其他情形中，一或多個金屬軌導體可與這些各種非平面半導體元件的閘極區、源極區及/或汲極區隔離。此隔離防止一或多個金屬軌導體與這些各種非平面半導體元件的閘極區、源極區及/或汲極區之間的電性連接。

Description

非平面半導體元件、積體電路、鰭式場效應電晶 體陣列
本發明實施例涉及非平面半導體元件、積體電路、鰭式場效應電晶體陣列。
半導體積體電路(integrated circuit；IC)行業已經歷指數級發展。IC材料及設計的技術進步已產生數代IC，其中每一代具有比前一代更小且更複雜的電路。在IC演進的過程中，功能密度(例如，每晶片面積的互連元件的數目)已大體上增加，同時幾何尺寸(例如，可使用製造製程形成的最小組件或線路)已減小。此種按比例縮小之製程通常提供增大生產效率以及降低相關聯成本等益處。
本發明實施例提供一種非平面半導體元件，所述的非平面半導體元件包括介電區、多個端子區以及軌導體。所述介電區形成於基底上。所述多個端子區定位至所述介電區上。所述軌導體定 位於所述介電區內及所述基底上方，所述軌導體電性連接至來自所述多個端子區中的第一端子區。
本發明實施例提供一種積體電路，所述的積體電路包括介電區、第一鰭式場效應電晶體、第二鰭式場效應電晶體以及軌導體。所述第一鰭式場效應電晶體具有定位至所述介電區上的第一源極區、第一閘極區以及第一汲極區及自所述介電區突出的第一鰭結構。所述第二鰭式場效應電晶體具有定位於所述介電區上的第二源極區、第二閘極區以及第二汲極區及自所述介電區突出的第二鰭結構。所述軌導體定位於所述介電區內，所述軌導體電性連接至選自所述第一源極區、所述第一閘極區、所述第一汲極區、所述第二源極區、所述第二閘極區或所述第二汲極區中的第一端子區及第二端子區。
本發明實施例提供一種鰭式場效應電晶體陣列，所述的鰭式場效應電晶體陣列包括半導體基底、介電區、多個源極區、多個閘極區、多個汲極區、鰭結構以及軌導體。所述介電區定位於所述半導體基底上方。所述多個源極區定位至所述介電區上。所述多個閘極區定位至所述介電區上。所述多個汲極區定位至所述介電區上。所述鰭結構定位至所述半導體基底上且橫穿所述介電區，所述鰭結構經配置成位於所述多個源極區與所述多個汲極區之間且橫穿所述多個閘極區。所述軌導體定位於所述介電區內，所述軌導體電性連接至選自所述多個源極區、所述多個閘極區以及所述多個汲極區中的第一端子區。其中所述軌導體經配置成平行於所述鰭結構且以所述半導體基底的水平長度延伸。
100、152.1.1、152.m.n:鰭式場效應電晶體
102、140、302:半導體基底
104、304、1304:鰭結構
106、134.1、134.2:源極區
108、136.1、136.2:閘極區
110、138.1、138.2:汲極區
112、122、126、142:介電區
114、120、144.1、144.2、154.1、154.a、502、1308、1308A、1308B、1708A、1708B、1708C、1708D、1808A、1808B、1808C、1808D、1908A、1908B、2008A、2008B、2008C、2008D:金屬軌導體
124、128:端子區
129、150:積體電路
130:第一鰭式場效應電晶體
132:第二鰭式場效應電晶體
146.1、146.2:圓圈
200:電子設計平台
202:合成應用程式
204:放置及佈線應用程式
206:模擬應用程式
208:驗證應用程式
300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500:部分製造半導體結構
306:硬式罩幕
308:介電間隔件/隔離間隔件
309:晶種層材料
310、410:晶種層結構
320、704:罩幕層
402:間隙填充結構
502A、502B:金屬軌導體區
504:介電填充物
506:層間介電層
602、1310:經部分蝕刻層間介電層
604、1702、1802、1902、2002:多晶矽閘極結構
702、1402:溝渠
802、802A、802B、1312:磊晶源極/汲極端子
902、1314:淺溝渠隔離結構
1002、1502、1502A:金屬閘極結構
1102:經蝕刻淺溝渠隔離結構
1104、1504、1706、1806、1906、2006:源極/汲極觸點
1120、1520:主動鰭部分
1130、1530:非主動鰭部分
1302:基底
1306:經部分移除晶種層結構
1602、1604、1606、1608、1610、1612:操作
1700、1800、1900、2000:單元佈局圖
1701A、1701B、1801A、1801B、1901A、1901B、2001A、2001B:鰭片
1704、1804、1904、2004:接觸開口
1710、1810、1910、2010:通孔
L:長度
Lg:多晶矽閘極長度
X、Y、Z:方向
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵的尺寸。
圖1A示出根據本揭露之一個例示性實施例的例示性非平面半導體元件的等角視圖。
圖1B示出根據本揭露之一個例示性實施例的在例示性非平面半導體元件內的介電區的等角視圖。
圖1C示出根據本揭露之一個例示性實施例的在例示性非平面半導體元件內的介電區的等角視圖。
圖1D及圖1E示出根據本揭露之一個例示性實施例的分別各自具有非平面半導體元件的第一例示性積體電路及第二例示性積體電路的等角視圖。
圖2示出根據本揭露之一個例示性實施例的電子設計平台的方塊圖。
圖3A至圖12B示出根據本揭露之一些例示性實施例的部分製造半導體結構的各種視圖，其中形成於層間介電材料中的金屬軌導體可用於提供鰭式場效應電晶體(fin field-effect transistors；finFET)陣列中的多個閘極/源極/汲極端子之間的電性連接。
圖13至圖15C示出一些部分製造半導體結構的等角視圖，其中形成於層間介電材料中的金屬軌導體可用於提供鰭式場效應電晶體陣列中的多個閘極結構之間的電性連接。
圖16示出根據本揭露之一個例示性實施例的在層間介電層 中形成金屬軌導體的實例方法的流程圖。
圖17至圖20示出根據本揭露之例示性實施例的半導體結構的單元佈局圖，其中金屬軌導體可用於提供鰭式場效應電晶體陣列中的多個閘極/源極/汲極端子之間的電性連接。
以下揭露內容提供用於實施所提供主題之不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化本揭露。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複圖式元件符號及/或字母。此重複本身不指示各種實施例與所描述組態之間的關係。
概述
本揭露描述具有一或多個金屬軌導體(亦可稱軌結構或金屬軌導體結構)的各種非平面半導體元件，諸如用以提供一實例的鰭式場效應電晶體；及用於製造這些非平面半導體元件的各種方法。在一些情形中，一或多個金屬軌導體可電性連接至這些各種非平面半導體元件的閘極區、源極區及/或汲極區。在這些情形中，一或多個金屬軌導體可用以將各種非平面半導體元件的閘極區、源極區及/或汲極區電性連接至各種非平面半導體元件的其他閘極區、源極區及/或汲極區及/或其他半導體元件。然而，在其他情形 中，一或多個金屬軌導體可與這些各種非平面半導體元件的閘極區、源極區及/或汲極區隔離。此隔離防止一或多個金屬軌導體與這些各種非平面半導體元件的閘極區、源極區及/或汲極區之間的電性連接。
例示性非平面半導體元件
圖1A示出根據本揭露之一個例示性實施例的例示性非平面半導體元件的等角視圖。在圖1A中所示之例示性實施例中，鰭式場效應電晶體100表示定位至具有一或多個金屬軌導體的介電區上的非平面半導體元件。在一些情形中，一或多個金屬軌導體可電性連接至導電結構，諸如鰭式場效應電晶體100的閘極區、源極區及/或汲極區。在這些情形中，一或多個金屬軌導體可用以將鰭式場效應電晶體100的閘極區、源極區及/或汲極區電性連接至鰭式場效應電晶體100的其他閘極區、源極區及/或汲極區及/或其他半導體元件。然而，在其他情形中，介電區可使一或多個金屬軌導體與鰭式場效應電晶體100的閘極區、源極區及/或汲極區隔離。此隔離防止一或多個金屬軌導體與鰭式場效應電晶體100的閘極區、源極區及/或汲極區之間的電性連接。在一些實施例中，可使用其他適合的導電材料(諸如經摻雜之半導體材料)來形成金屬軌導體。如圖1A中所示，鰭式場效應電晶體100包含半導體基底102、鰭結構104、源極區106、閘極區108、汲極區110、介電區112以及一或多個金屬軌導體114。然而，在不背離本揭露的精神及範疇的情況下，鰭式場效應電晶體100可包含其他區，舉例來說，其他介電區及/或短溝渠隔離(short trench isolation；STI)區。儘管以下描述內容描述關於一種鰭式場效應電晶體100的一 或多個金屬軌導體114，但在不背離本揭露的精神及範疇的情況下，一或多個金屬軌導體114可用於其他非平面半導體元件以及平面半導體元件。
如圖1A中所示，鰭結構104、源極區106、閘極區108、汲極區110、介電區112以及一或多個金屬軌導體114定位於半導體基底102上。在圖1A中所示之例示性實施例中，半導體基底102可包含一或多種半導體材料，諸如鍺(germanium；Ge)、碳化矽(silicon carbide；SiC)、砷化鎵(gallium arsenide；GaAs)、磷化鎵(gallium phosphide；GaP)、磷化銦(indium phosphide；InP)、砷化銦(indium arsenide；InAs)、磷砷化鎵(gallium arsenide phosphide；GaAsP)、砷化鋁銦(aluminum indium arsenide；AlInAs)、砷化鋁鎵(aluminum gallium arsenide；AlGaAs)、砷化鎵銦(gallium indium arsenide；GaInAs)、磷化鎵銦(gallium indium phosphide；GaInP)、磷砷化鎵銦(gallium indium arsenide phosphide；GaInAsP)、銻化銦(indium antimonide；InSb)、矽鍺(silicon germanium；SiGe)及/或任何其他適合的半導體材料。
在圖1A中所示之例示性實施例中，鰭結構104、源極區106、閘極區108以及汲極區110經配置以形成鰭式場效應電晶體(finFET)。如圖1A所示之鰭結構104、源極區106、閘極區108以及汲極區110的組態僅為達成說明性目的。在一些實施例中，可包含用於鰭結構104、源極區106、閘極區108以及汲極區110的其他組態。如圖1A中所示，在源極區106與汲極區110之間，鰭結構104在水平方向上(即沿笛卡爾座標系統的x軸)穿過閘極區108。鰭結構104可包含如上文所描述的一或多種半導體材 料。在一個例示性實施例中，鰭結構104的半導體材料包含實質上類似於作為半導體基底102的半導體材料。本文中，鰭結構104的寬度(即沿笛卡爾座標系統的y軸)稱為鰭寬度(fin width)，且相鄰鰭片之間的在特定技術節點處經微影術允許的最小間距(即沿笛卡爾座標系統的y軸)稱為鰭間距(fin pitch)。儘管在圖1A中所示出的鰭式場效應電晶體100為包含鰭結構104，但根據一些實施例，鰭式場效應電晶體100可包含多於一個的鰭結構104。
在一個例示性實施例中，源極區106及/或汲極區110可包含一或多種磊晶材料(epitaxial material)，諸如磊晶矽(epitaxial silicon(Si))、磊晶矽鍺(epitaxial SiGe)、砷化鎵(GaAs)及/或任何其他適合的磊晶材料。或者，另外在另一個例示性實施例中，閘極區108可包含一或多種p型功函數金屬(p-type work function metal)及/或一或多種n型功函數金屬(n-type work function metal)。根據一些實施例，p型功函數金屬可包含氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、釕(ruthenium；Ru)、鉬(molybdenum；Mo)、鋁(aluminum；Al)、氮化鎢(tungsten nitride；WN)、二矽化鋯(zirconium disilicide；ZrSi2)、二矽化鉬(molybdenum disilicide；MoSi2)、二矽化鉭(tantalum disilicide；TaSi2)、二矽化鎳(nickel disilicide；NiSi2)、鉑(platinum；Pt)及/或任何其他適合的p型功函數金屬。根據一些實施例，n型功函數金屬可包含鋁(Al)、鈦(titanium；Ti)、銀(silver；Ag)、鉭鋁(tantalum aluminum；TaAl)、鉭鋁碳(tantalum aluminum carbon；TaAlC)、氮化鉭鋁(tantalum aluminum nitride；TiAlN)、 碳化鉭(tantalum carbide；TaC)、氮碳化鉭(tantalum carbidenitride；TaCN)、氮矽化鉭(tantalum silicide nitride；TaSiN)、錳(manganese；Mn)、鋯(zirconium；Zr)及/或任何其他適合的n型功函數金屬。或者，另外在另一個例示性實施例中，閘極區108可包含一或多種多晶材料(polycrystalline material)；舉例來說，多晶矽(polycrystalline silicon)。如圖1A中所示，源極區106、閘極區108以及汲極區110定位於介電區112上，其中鰭結構104在半導體基底102上橫穿介電區112。介電區112亦稱為層間介電(interlayer dielectric；ILD)區，根據一些實施例，可包含一或多種介電材料，諸如氧化矽(silicon oxide)、旋塗玻璃(spin-on-glass)、氮化矽(silicon nitride)、碳化矽(silicon carbide)、氮化矽碳(silicon carbon nitride)、氮氧化矽(silicon oxynitride)、碳氧化矽(silicon oxycarbide)、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低k(low-k)介電材料及/或任何其他適合的介電材料。儘管在圖1A中未示出，但根據一些實施例，其他介電區可定位於半導體基底102與介電區112之間。
另外，一或多個金屬軌導體114定位於如圖1A中所示之介電區112內。根據一些實施例，一或多個金屬軌導體114可包含鎢(tungsten；W)、鈷(cobalt；Co)、銅(copper；Cu)、鋁(Al)及/或任何其他適合的導電材料或半導體材料。舉例而言，可使用高摻雜度的矽材料來形成一或多個金屬軌導體114。在圖1A中所示之例示性實施例中，一或多個金屬軌導體114包含定位於介電區112內的兩個金屬軌導體。然而，根據一些實施例，一或多個金屬軌導體114的金屬軌導體的數目可根據應用而不同。
如圖1A中所示，在源極區106與汲極區110之間，一或多個金屬軌導體114在水平方向上(即沿笛卡爾座標系統的x軸)橫穿半導體基底102的一段長度。在圖1A中所示之例示性實施例中，一或多個金屬軌導體114經定位為與鰭結構104平行(例如，在相同方向上延伸)。然而，根據一些實施例，一或多個金屬軌導體114可經定位為垂直於鰭結構104。在這些情形中，一或多個金屬軌導體114橫穿鰭結構104。
下文將在圖1B中進一步詳細描述，介電區112可配置成以使源極區106、閘極區108及/或汲極區110與一或多個金屬軌導體114隔離以防止源極區106、閘極區108及/或汲極區110與一或多個金屬軌導體114之間的電性連接。下文將在圖1C中進一步詳細描述，源極區106、閘極區108及/或汲極區110可電性連接至一或多個金屬軌導體114以提供源極區106、閘極區108及/或汲極區110與一或多個金屬軌導體114之間的電性連接。在一個例示性實施例中，一或多個金屬軌導體114的寬度(即沿笛卡爾座標系統的y軸)介於鰭寬度的大致0.8倍與大致2.2倍之間。在此例示性實施例中，來自一或多個金屬軌導體114當中的相鄰金屬軌導體之間的間隔介於鰭間距的大致0.8倍與大致1.2倍之間。此外，在此例示性實施例中，一或多個金屬軌導體114的高度(即沿笛卡爾座標系統的z軸)介於閘極間距的大致0.8倍與大致1.2倍之間，所述閘極間距即相鄰閘極區之間的在特定技術節點處經微影允許的最小間距(即沿笛卡爾座標系統的x軸及/或y軸)。
在圖1A中所示之例示性實施例中，一或多個金屬軌導體114之間具有實質上類似的長度(即沿笛卡爾座標系統的x軸)。 然而，根據一些實施例，一或多個金屬軌導體114之間的長度可不同。在一個例示性實施例中，一或多個金屬軌導體114具有與半導體基底102實質上類似的長度(即沿笛卡爾座標系統的x軸)。在此例示性實施例中，一或多個金屬軌導體114可電性地及/或機械地連接至一或多個其他鰭式場效應電晶體的其他金屬軌導體以形成金屬軌導體間的互連網絡(interconnected newwork)。此金屬軌導體的互連網絡可用於電性連接各種導電結構，諸如這些鰭式場效應電晶體的閘極區、源極區及/或汲極區，以形成一或多個積體電路。這些積體電路可包含基礎邏輯閘，舉例來說，邏輯及(AND)閘、邏輯或(OR)閘、邏輯互斥或(XOR)閘、邏輯反互斥或(XNOR)閘或邏輯NOT閘；以及其他較為複雜的邏輯電路。此金屬軌導體的互連網絡允許在這些鰭式場效應電晶體的各種閘極區、源極區及/或汲極區之間進行電性連接，而不需橫穿通常用於路由訊號的習知金屬層。如此，就形成一或多個積體電路所必需的實際面積而言，當相比於使用習知金屬層來形成這些鰭式場效應電晶體的各種源極區及/或汲極區之間的這些電性連接時，金屬軌導體的互連網絡可以減小的面積。
圖1B示出根據本揭露之一個例示性實施例的在例示性非平面半導體元件內的介電區的第一組態的等角視圖。如圖1A中所描述，鰭式場效應電晶體100包含定位於半導體基底102上的鰭結構104、源極區106、閘極區108、汲極區110、介電區112以及一或多個金屬軌導體114。圖1B中所示的金屬軌導體120及介電區122可表示分別如上文在圖1A中所描述的一或多個金屬軌導體114中的一者及介電區112的例示性實施例。類似地，圖1B 中所示的端子區124可表示如上文在圖1A中所描述的源極區106、閘極區108及/或汲極區110的例示性實施例。
參考圖1B，介電區122配置成以防止金屬軌導體120與端子區124之間的電性連接。在圖1B中所示之例示性實施例中，介電區122有效地隔離金屬軌導體120與端子區124以防止電性連接。
圖1C示出根據本揭露之一個例示性實施例的在例示性非平面半導體元件內的介電區的第二組態的等角視圖。如圖1A中所描述，鰭式場效應電晶體100包含定位於半導體基底102上的鰭結構104、源極區106、閘極區108、汲極區110、介電區112以及一或多個金屬軌導體114。圖1C中所示的金屬軌導體120及介電區126可表示分別如上文在圖1A中所描述的一或多個金屬軌導體114中的一者及介電區112的例示性實施例。類似地，圖1C中所示的端子區128可表示如上文在圖1A中所描述的源極區106、閘極區108及/或汲極區110的例示性實施例。
參考圖1C，金屬軌導體120可電連接至端子區128以提供金屬軌導體120與端子區128之間的電性連接。在圖1C中所示之例示性實施例中，金屬軌導體120在介電區126中被充分地暴露出以電性連接至端子區128以提供電性連接。下文將更詳細地描述介電區126的一部分可在製造期間經由圖案化製程移除以暴露介電區126的部分，所述圖案化製程例如是乾式蝕刻或濕式蝕刻。隨後，端子區128可經由材料生長、經塗佈或以轉移等沈積方式來沈積至介電區126的部分上。在一個例示性實施例中，圖1C中所示之端子區128的高度(即沿如圖1A中所示之笛卡爾座標系 統的z軸)大於如圖1B中所示之端子區124的高度。在此例示性實施例中，端子區124與端子區128之間的這種高度差異是由移除介電區126的足夠部分以暴露金屬軌導體120從而允許金屬軌導體120與端子區128之間的電性連接所造成。
圖1D及圖1E示出根據本揭露之一個例示性實施例的分別各自具有非平面半導體元件的第一例示性積體電路及第二例示性積體電路的等角視圖。
在圖1D中所示之例示性實施例中，積體電路129包含定位至介電區上的非平面半導體元件，其中介電區具有定位於其內的多個金屬軌導體。介電區可選擇性地配置成以允許多個金屬軌導體與非平面半導體元件的閘極區、源極區及/或汲極區之間的電性連接或以防止多個金屬軌導體與非平面半導體元件的閘極區、源極區及/或汲極區之間的電性連接。在圖1D中所示之例示性實施例中，積體電路129包含具有源極區134.1、閘極區136.1以及汲極區138.1的第一鰭式場效應電晶體130、具有源極區134.2、閘極區136.2以及汲極區138.2的第二鰭式場效應電晶體132、及定位至半導體基底140上的介電區142。應注意，如圖1D中所示的積體電路129僅為達成例示性目的，且積體電路129可包含以與第一鰭式場效應電晶體130及第二鰭式場效應電晶體132實質上類似的方式組態的更多鰭式場效應電晶體。在圖1D中所示之例示性實施例中，第一鰭式場效應電晶體130及第二鰭式場效應電晶體132可表示如上文在圖1A中所描述的鰭式場效應電晶體100的例示性實施例。如此，源極區134.1及源極區134.2可表示如上文在圖1A中所描述的源極區106的例示性實施例，閘極區 136.1及閘極區136.2可表示如上文在圖1A中所描述的閘極區108的例示性實施例，且汲極區138.1及汲極區138.2可表示如上文在圖1A中所描述的汲極區110的例示性實施例。如圖1D中所示，汲極區138.1及汲極區138.2的特徵可為在第一鰭式場效應電晶體130與第二鰭式場效應電晶體132之間共用的共汲極區(common drain region)。
如圖1D中所示，積體電路129更包含定位於介電區142內的金屬軌導體144.1及金屬軌導體144.2。金屬軌導體144.1及金屬軌導體144.2可表示如上文在圖1A中所描述的一或多個金屬軌導體114的例示性實施例。在圖1D中所示之例示性實施例中，在源極區134.1與源極區134.2之間，金屬軌導體144.1及金屬軌導體144.2在水平方向上(即沿如圖1A中所示的笛卡爾座標系統的x軸)橫穿半導體基底140的長度。在圖1D中所示之例示性實施例中且如圖1D中的圓圈146.1中所示，金屬軌導體144.1可電性連接至源極區134.2以如上文在圖1C中所描述的提供源極區134.2與金屬軌導體144.1之間的電性連接。在此例示性實施例中，金屬軌導體144.1可電性連接至源極區134.1以如上文在圖1C中所描述的提供源極區134.1與金屬軌導體144.1之間的電性連接。如此，金屬軌導體144.1提供源極區134.1與源極區134.2之間的電性連接。然而，在圖1D中所示之例示性實施例中且如圖1D中的圓圈146.2中所示，介電區142可配置成以如上文在圖1B中所描述的防止金屬軌導體144.2與源極區134.1之間的電性連接。在此情況下，介電區142有效地隔離金屬軌導體144.2與源極區134.2以防止金屬軌導體144.2與源極區134.2之間的電性連接。應注 意，儘管在圖1D中僅源極區134.2展示為電性連接至金屬軌導體144.1，但亦可視電路設計需要及元件組態而電性連接其他源極/汲極端子至金屬軌導體。由於金屬軌導體形成於介電區142內，因此其可電性連接多個源極/汲極端子而不需佔用額外元件空間。
如圖1E中所示，積體電路150包含經配置以呈m列及n行的陣列的鰭式場效應電晶體152.1.1至鰭式場效應電晶體152.m.n。然而，在不背離本揭露的精神及範疇的情況下，用於鰭式場效應電晶體152.1.1至鰭式場效應電晶體152.m.n的其他配置為可能的。在此例示性實施例中，m列中的每一者包含來自一或多個金屬軌導體154.1至金屬軌導體154.a當中的一或多個金屬軌導體。在圖1E中所示之例示性實施例中，鰭式場效應電晶體152.1.1至鰭式場效應電晶體152.m.n中的每一者可表示如上文在圖1A中所描述的鰭式場效應電晶體100及/或如上文在圖1D中所描述的第一鰭式場效應電晶體130及第二鰭式場效應電晶體132的例示性實施例。應注意，儘管在圖1E中鰭式場效應電晶體152.1.n的一個源極區展示為電性連接至金屬軌導體154.1，但亦可視電路設計需要及元件組態而連接其他源極/汲極端子至金屬軌導體。由於金屬軌導體形成於介電區142內，因此其可電性連接多個源極/汲極端子而不需佔用額外元件空間。
用於形成具有例示性非平面半導體元件的積體電路的電子設計平台
圖2示出根據本揭露之一個例示性實施例的電子設計平台的方塊圖。如圖2中所示，電子設計平台200表示包含一或多個電子設計軟體應用程式的設計流程，所述電子設計軟體應用程 式在由一或多個計算裝置、處理器、控制器或是在不背離本揭露的精神及範疇且對本領域的技術人員為顯而易見的其他裝置執行時，可對電子裝置的類比及/或數位電路系統的一或多種高階軟體層次描述(high-level software level description)進行設計、模擬、分析、及/或驗證。在一個例示性實施例中，所述一或多個高階軟體層次描述可使用以下者來實作：高階軟體語言，其中所述高階軟體語言例如為圖形設計應用，例如C、系統C(System C)、C++、LabVIEW及/或MATLAB；通用系統設計語言，例如SysML、SMDL及/或SSDL或是在不背離本揭露的精神及範疇且對本領域的技術人員為顯而易見的任何其他適合的高階軟體或通用系統設計語言；或高階軟體格式，其中所述高階軟體格式例如為通用功率格式(Common Power Format；CPF)、統一功率格式(Unified Power Formant；UPF)或是在不背離本揭露的精神及範疇將且對本領域的技術人員為顯而易見的任何其他適合的高階軟體格式。在圖2中所示的例示性實施例中，電子設計平台200包含合成應用程式(synthesis application)202、放置及佈線應用程式(placing and routing application)204、模擬應用程式(simulation application)206以及驗證應用程式(verification application)208。
此外，本揭露的實施例可實作於硬體、韌體、軟體或其任何組合中。本揭露的實施例亦可實作為儲存於機器可讀取媒體上的指令，所述指令可由一或多個處理器來讀取及執行。機器可讀取媒體可包含用於儲存或傳輸可由機器(例如，計算裝置)讀取之形式的資訊的任何機構。舉例而言，機器可讀取媒體可包含非暫時性機器可讀取媒體，諸如唯讀記憶體(read only memory；ROM)、隨 機存取記憶體(random access memory；RAM)、磁碟儲存媒體、光學儲存媒體、快閃記憶體元件以及其他非暫時性機器可讀取媒體等。作為另一實例，機器可讀取媒體可包含暫時性機器可讀取媒體，諸如電形式、光學形式、聲學形式或透過其他形式傳播之訊號(例如，載波、紅外線訊號、數位訊號等)。另外，韌體、軟體、常式(routine)、指令可在本文中被闡述為執行某些動作。然而，應瞭解，此類描述僅出於方便起見，且此類動作實際上由計算裝置、處理器、控制器或執行韌體、軟體、常式、指令等的其他裝置產生。在一個例示性實施例中，合成應用程式202、放置及佈線應用程式204、模擬應用程式206以及驗證應用程式208表示一或多個電子設計軟體應用程式，所述電子設計軟體應用程式在由一或多個計算裝置、處理器、控制器或是在不背離本揭露的精神及範疇將且對本領域的技術人員為顯而易見的其他裝置執行時，將所述一或多個計算裝置、所述處理器、所述控制器或所述其他裝置自通用電子裝置配置為專用電子裝置以如下文將更詳細闡述般執行該些應用中的一或多者。
合成應用程式202將電子裝置的一或多個特徵、參數或屬性轉譯成一或多個邏輯運算、一或多個算數運算、一或多個控制操作、及/或在不背離本揭露的精神及範疇將且對本領域的技術人員為顯而易見的任何其他適合的一或多個運算/操作，而成為關於電子裝置的類比電路系統及/或數位電路系統的所述一或多種高階軟體層次描述。合成應用程式202可利用模擬算法來模擬所述一或多個邏輯運算、所述一或多個算術運算、所述一或多個控制操作及/或所述其他適合的一或多個運算/操作，以根據如電子設計規範 中所概述的電子裝置的一或多個特徵、參數或屬性來驗證所執行的一或多個邏輯運算、一或多個算術運算、一或多個控制操作及/或其他適合的運算/操作。
放置及佈線應用程式204對所述一或多個高階軟體層次描述進行轉譯，以形成用於電子裝置的類比電路及/或數位電路的電子架構設計。放置及佈線應用程式204在多個標準單元庫內的一或多個標準單元當中選擇性地選擇，以將一或多個邏輯運算、一或多個算術運算、一或多個控制操作及/或其他適合的一或多個運算/操作、又或是一或多個高階軟體層次描述中一者的運算/操作轉譯成幾何形狀及/或幾何形狀之間的內連線，以形成用於電子裝置的類比電路及/或數位電路的電子架構設計。在一個例示性實施例中，所述一或多個標準單元中的至少一者包含一或多個非平面半導體元件，例如：鰭式場效應電晶體100。在此例示性實施例中，在如上文在圖1中所描述的一或多個非平面半導體元件內，諸如一或多個非平面半導體元件的源極區、閘極區及/或汲極區的各種導電結構可電性連接至一或多個金屬軌導體，例如：一或多個金屬軌導體114。
在自所述多個標準單元庫當中選擇一或多個標準單元之後，放置及佈線應用程式204將一或多個所選擇的標準單元放置於電子裝置設計的實際面積上。隨後，根據一或多個邏輯運算、一或多個算術運算、一或多個控制操作及/或其他適合的一或多個運算/運算/操作、又或是一或多個高階軟體層次描述中一者的運算/操作，放置及佈線應用程式204在一或多個所選擇的標準單元之間佈線各種內連線，以形成用於電子裝置的類比電路及/或數位電 路的電子架構設計。在一個例示性實施例中，放置及佈線應用程式204可使位在自一或多個所選擇的標準單元當中的相鄰標準單元之間的一或多個金屬軌導體電性連接。
模擬應用程式206模擬用於電子裝置的類比電路及/或數位電路的電子架構設計，以複製用於電子裝置的類比電路及/或數位電路的電子架構設計的一或多個特徵、參數或屬性。在一個例示性實施例中，模擬應用程式206可提供靜態時序分析(static timing analysis；STA)、電壓降分析(亦稱為IREM分析)、時脈域交叉(clock domain crossing，CDC)驗證(CDC檢查)、形式驗證(亦稱為模型檢查)、等效檢查(equivalence checking)或任何其他適合的分析。在另一示例性實施方案中，模擬應用程式206可執行交流電(alternating current；AC)分析，諸如線性小訊號頻域(linear small-signal frequency domain)分析；及/或直流電(direct current；DC)分析，諸如非線性靜止點(nonlinear quiescent point)計算或在掃描電壓、電流及/或參數以執行STA、IREM分析或其他適合的分析時所計算的非線性運算點(nonlinear operating point)序列。
驗證應用程式208驗證由模擬應用程式206複製之用於電子裝置的類比電路及/或數位電路的電子架構設計的一或多個特徵、參數或屬性是否符合電子設計規範時，驗證應用程式208亦可執行物理驗證，以檢查用於電子裝置的類比電路及/或數位電路的電子架構設計是否滿足由製造電子裝置的半導體鑄造廠及/或半導體技術節點所定義的一或多個建議參數(稱為設計規則)。物理驗證亦稱為設計規則檢查(design rule check；DRC)。
非平面半導體元件的例示性製造
圖3A至圖15C示出根據本揭露之例示性實施例的部分製造半導體結構的各種視圖，其中形成於層間介電材料中的金屬軌導體可用於提供多個導電結構至諸如鰭式場效應電晶體陣列的閘極/源極/汲極端子及/或在諸如鰭式場效應電晶體陣列的閘極/源極/汲極端子之間，以達到電性連接。以下描述可用於製造非平面半導體元件(例如：在圖1A中所描述的鰭式場效應電晶體100)及/或具有一或多個非平面半導體元件的積體電路(例如：在圖1D中所描述的積體電路129及/或在圖1E中所描述的積體電路150)。
圖3A為根據本揭露之一個例示性實施例的部分製造半導體結構的等角視圖。部分製造半導體結構300包含鰭式場效應電晶體的一個部分。如圖3A中所示，部分製造半導體結構300包含半導體基底302、多個鰭結構304、多個硬式罩幕306、多個介電間隔件(亦稱隔離間隔件)308以及多個晶種層材料309。
在圖3A中所示之例示性實施例中，半導體基底302可為矽基底。然而，半導體基底302可替代地為(i)另一種半導體，諸如鍺；(ii)化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、磷砷化鎵銦(GaInAsP)及/或銻化銦；(iii)合金半導體，包含矽鍺(SiGe)；或(iv)其組合。在一個例示性實施例中，半導體基底302可為絕緣體上半導體(semiconductor on insulator；SOI)。在一個例示性實施例中，半導體基底302可為磊晶材料。
如圖3A中所示，鰭結構304可包含自基底突出的鰭狀半導體材料，且可彼此平行(例如，在相同方向上延伸)。鰭結構304 包含其中形成有一或多個電晶體的主動區域。鰭結構304可包含：(i)矽(Si)或另一元素半導體，諸如鍺；(ii)化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或銻化銦；(iii)合金半導體，包含SiGe；或(iv)其組合。可使用例如包含圖案化製程及蝕刻製程之適合的製程來製造鰭結構304。圖案化製程可包含形成上覆於基底(例如，在矽層上)的光阻層，將光阻層曝光以具有圖案，執行曝光後烘烤製程，以及顯影光阻層以形成包含所述光阻層的罩幕元件。接著在執行蝕刻製程以在半導體基底302中形成多個凹部的同時，可以使用罩幕元件保護基底的多個區域，從而保留突出的鰭片(fin)。可使用反應性離子蝕刻(reactive ion etch；RIE)及/或其他適合的製程來蝕刻所述多個凹部。其它許多可在半導體基底302上形成鰭結構304的方法可視為上述製程之適合的方法。舉例而言，根據一些實施例，鰭結構304可包含磊晶材料。
硬式罩幕306可用於諸如藉由蝕刻來使鰭結構304圖案化。硬式罩幕306亦可用以在後續處理步驟期間保護鰭結構304。在一個例示性實施例中，硬式罩幕306形成於鰭結構304的頂部表面上。硬式罩幕306亦可形成於鰭結構304之間及半導體基底302的頂部表面上。硬式罩幕306可由介電材料製造，所述介電材料諸如氮化矽、氧化矽、碳化矽、氮化矽碳、碳氧化矽、氧化鈦(titanium oxide)、其他適合的介電材料、及/或其組合。在一個例示性實施例中，硬式罩幕306並不形成於半導體基底302的頂部表面上。
如圖3A中所示，隔離間隔件308可部分地填充鰭結構 304之間的凹部，且形成於鰭結構304的側壁上。在一個例示性實施例中，隔離間隔件308可由介電材料製造，所述介電材料諸如氧化矽、旋塗玻璃、氮化矽、碳化矽、氮化矽碳、氮氧化矽、碳氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低k介電材料、其他適合的絕緣材料、及/或其組合。在一個例示性實施例中，可藉由在經被暴露表面上方以毯覆式沈積隔離材料並使用非等向性蝕刻製程以移除經沈積隔離層的水平部分來形成多個隔離間隔件308。可藉由化學氣相沈積(chemical vapor deposition；CVD)、電漿增強型CVD(plasma-enhanced CVD；PECVD)、物理氣相沈積(physical vapor deposition；PVD)、原子層沈積(atomic layer deposition；ALD)、其他適合的製程、及/或其組合來沈積隔離間隔件308。隔離間隔件308及/或鰭結構304可能以其他製造技術來形成。隔離間隔件308可包含多層結構，諸如具有一或多個子間隔件(sub-spacer)或一或多個介電襯裡層(dielectric liner layer)的結構。亦可藉由使用多重步驟之沈積與處理製程，來沈積增強型分隔層及消除間隔材料中的空隙及縫隙，以形成隔離間隔件308。在一個例示性實施例中，隔離間隔件308可為層間介電材料。在一個例示性實施例中，隔離間隔件308直接形成於硬式罩幕306上及鰭結構304的側壁上，如圖3A中所展示。在一個例示性實施例中，隔離間隔件308直接形成於半導體基底302上及鰭結構304的側壁上。
如圖3A中所示，晶種層材料309形成於隔離間隔件308的側壁上。在一個例示性實施例中，晶種層材料309可由矽材料(諸如矽、矽化合物)、氮化鈦(TiN)、鎢、鈷、其他適合的材料及/或其組合形成。在一個例示性實施例中，晶種層材料309可具有 與隔離間隔件308不同的蝕刻選擇性。在一個例示性實施例中，晶種層材料309直接形成於半導體基底302上及隔離間隔件308的側壁上。在一個例示性實施例中，晶種層材料309可藉由以下方法來形成：在經暴露表面上方以毯覆式沈積半導體材料，圖案化經沈積半導體材料，以及使用非等向性蝕刻製程以移除經沈積晶種層材料之不被光阻保護的經曝光部分。在一些實施例中，透過圖案化製程及蝕刻製程，形成位在鰭結構304的側壁上且具有均勻長度L的的晶種層材料309，如圖3A中所示。
如圖3B中所示，使用罩幕層320來圖案化且蝕刻晶種層材料309以形成多個晶種層結構310。例示性圖案化製程可包含在經沈積晶種層材料的經暴露表面上方形成光阻層，以具有圖案的罩幕或光罩將光阻層曝光，執行曝光後烘烤製程，以及顯影光阻層以形成罩幕層320。在一個例示性實施例中，罩幕層320可為硬式罩幕，諸如氮化矽層、其他適合的層及/或其組合。晶種層材料309中不被罩幕層320保護的表面使用例如反應性離子蝕刻(RIE)製程、濕式蝕刻製程、其他適合的製程及/或其組合等製程來進行蝕刻。在一個例示性實施例中，可藉由控制蝕刻製程的蝕刻參數而在晶種層材料與部分製造半導體結構300中的其他結構之間實質上具有不同的蝕刻選擇性，所述蝕刻參數例如是蝕刻劑氣體類型、氣體流速、蝕刻溫度、電漿功率、腔室壓力、其他適合的參數及/或其組合。舉例而言，蝕刻製程可為使用氟碳(fluorocarbon)類氣體、其他適合的蝕刻劑氣體及/或其組合的RIE製程，所述氟碳類氣體例如是CF4、氟仿(fluoroform；CHF3)、全氟丙烷(octafluoropropane；C3F8)、其他適合的蝕刻劑氣體及/或其組合。 蝕刻製程可為非等向性蝕刻製程。晶種層結構310可能以其他製造技術來形成。晶種層結構310可包含多層結構，諸如具有一或多個襯裡層的結構。在一些實施例中，在晶種層材料的毯覆式沈積後，可使用單一圖案化/蝕刻製程來形成晶種層結構310。
沿鰭片長度量測的晶種層結構310的長度可基於元件需求(例如隨後形成的金屬汲極通道的長度)而改變。圖3B示出具有不同長度(諸如長度L1及長度L2)的晶種層結構310。如圖3B中所示，透過對硬式罩幕306的頂部表面、隔離間隔件308的頂部表面以及晶種層結構310的頂部表面執行適合的平坦化製程，可使得這些結構的頂部表面實質上齊平。平坦化製程可例如為化學機械拋光(chemical mechanical polishing；CMP)製程。
圖3C示出在光阻移除製程後的部分製造半導體結構300。可使用諸如濕式化學製程、乾式蝕刻製程及/或其任何組合的任何適合的製程來移除罩幕層320。在移除製程後，暴露硬式罩幕306、隔離間隔件308以及晶種層結構310的頂部表面。
圖4為根據本揭露之一個例示性實施例的在間隙填充物形成於開口中且晶種層結構部分地經移除後的部分製造半導體結構的等角視圖。部分製造半導體結構400包含所述半導體基底302、所述多個鰭結構304、所述多個硬式罩幕306、所述多個介電間隔件308、所述多個晶種層結構410以及多個間隙填充結構402。
如圖4中所示，間隙填充結構402可填充部分製造半導體結構300中的開口，如上文在圖3C中所描述。間隙填充結構402可填充在任何相鄰結構之間形成的開口及/或多個結構之間的其他開口，所述任何相鄰結構形成的開口例如是位在相鄰的鰭結 構304之間、相對的鰭結構304與晶種層結構310之間、相對的晶種層結構310之間。在一個例示性實施例中，間隙填充結構402可由類似於隔離間隔件308的介電材料製造，所述介電材料諸如氧化矽、旋塗玻璃、氮化矽、碳化矽、氮化矽碳、氮氧化矽、碳氧化矽、FSG、低k介電材料、其他適合的絕緣材料及/或其組合。在一個例示性實施例中，間隙填充結構402可藉由以下來形成：在經暴露表面上方及在開口中以毯覆式沈積間隙填充材料並執行平坦化製程以移除形成於硬式罩幕306及晶種層結構310的頂部表面上方的過量之間隙填充材料，使得部分製造半導體結構400的頂部表面實質上齊平。例示性平坦化製程可包含CMP製程。間隙填充結構402可藉由CVD、PECVD、PVD、ALD、其他適合的製程及/或其組合來沈積。間隙填充結構402可能以其他製造技術來形成。間隙填充結構402可包含多層結構，諸如具有一或多個襯裡層的結構。亦可藉由使用多重步驟之沈積與處理製程，來沈積增強型間隙填充層及消除間隔材料中的空隙及縫隙，以形成間隙填充結構402。
在形成間隙填充結構402後，晶種層結構310經回蝕以形成晶種層結構410。可藉由任何適合的蝕刻製程，例如RIE製程、濕式蝕刻製程、其他適合的製程及/或其組合來蝕刻晶種層結構310。在一個例示性實施例中，蝕刻製程可為非等向性蝕刻製程。在一個例示性實施例中，可藉由控制蝕刻製程的蝕刻參數而在晶種層材料與部分製造半導體結構400中的其他結構之間實質上具有不同的蝕刻選擇性。蝕刻製程可持續直到達到部分製造半導體結構400的標稱厚度(nominal thickness)為止。在一個例示性實 施例中，晶種層結構410的厚度可介於約5埃(Å)至約15埃(例如，5埃至15埃)之間的範圍內。在一個例示性實施例中，晶種層結構410可具有約10埃的厚度。可藉由包含但不限於例如厚度均勻度及對導電性的影響等若干因素來確定晶種層結構410的厚度。舉例而言，經減小的晶種層厚度可影響晶種層厚度的均勻度，而較大之晶種層厚度則可影響隨後形成的金屬軌導體的總體導電性。
圖5A至圖5B為根據本揭露之一個例示性實施例的在形成金屬軌導體及層間介電填充物後的部分製造半導體結構的等角視圖。如圖5A中所示，部分製造半導體結構500包含所述半導體基底302、所述多個鰭結構304、所述多個硬式罩幕306、所述多個介電間隔件308、所述多個間隙填充結構402、所述多個晶種層結構410、多個金屬軌導體502以及多個介電填充物504。在一個例示性實施例中，介電間隔件308、間隙填充結構402以及介電填充物504可由相同材料形成。出於簡單性目的，介電間隔件308、間隙填充結構402以及介電填充物504經組合為如圖5B中所示的層間介電(interlayer dielectric；ILD)層506來進行說明。
如圖5A中所示，金屬軌導體502可形成於晶種層結構410上。在一個例示性實施例中，金屬軌導體502可由任何適合的材料形成，所述材料諸如鎢、鈷、銅、鋁、其他適合的材料及/或其組合。在一個例示性實施例中，可使用上文所列之材料的金屬合金來形成金屬軌導體502。金屬軌導體502的頂部表面可為實質上平滑表面。可使用晶種層結構410作為晶種層來形成金屬軌導體502，自所述晶種層開始金屬軌導體502的生長。舉例而言，金屬 軌導體502可自晶種層結構410的頂部表面開始形成直到達到金屬軌導體的標稱厚度為止。在一個例示性實施例中，可使用適合的製程，諸如CVD、電鍍(electroplating)、無電電鍍(electroless plating)、其他適合的製程及/或其組合來完成金屬軌導體材料的生長。舉例而言，可使用矽材料作為晶種層來形成鎢材料。金屬軌導體502的高度可介於鰭式場效應電晶體元件的閘極間距的約0.8倍至約1.2倍之間的範圍內。在一個例示性實施例中，金屬軌導體的寬度可介於鰭結構304的寬度的約0.8倍至約2.2倍之間的範圍內。在一個例示性實施例中，金屬軌導體的間距(亦即，相鄰金屬軌導體的中心之間的距離)可介於鰭結構304的鰭間距的約0.8倍至約1.2倍之間的範圍內。在一個例示性實施例中，各金屬軌導體502之間可具有實質上類似的寬度或高度。在一個例示性實施例中，各金屬軌導體502之間可以具有不同的寬度或高度。
在形成金屬軌導體502後，介電填充物504形成於金屬軌導體502上方且填充間隙填充結構402內的開口。在一個例示性實施例中，可藉由對結構執行毯覆式沈積介電填充材料，直到完全地填充間隙填充結構402內的開口為止，來形成介電填充物504。隨後執行平坦化製程以移除過量介電填充材料且平坦化介電填充材料，直到介電填充材料的頂部表面實質上與硬式罩幕306的頂部表面齊平為止。在平坦化製程後，經平坦化之介電填充材料形成介電填充物504。在一個例示性實施例中，可使用與介電間隔件308及間隙填充結構402相同的材料來形成介電填充物504。舉例而言，可使用氧化矽、旋塗玻璃、氮化矽、碳化矽、氮化矽碳、氮氧化矽、FSG、低k介電材料、其他適合的絕緣材料及/或其組合 來形成介電填充物504。在一些情形中，為簡單起見，可使用與在圖5B中所示的層間介電層506相同的材料來形成介電間隔件308、間隙填充結構402以及介電填充物504。後續製造步驟將基於圖5B中所展示的結構。
圖6為根據本揭露之一個例示性實施例的在回蝕層間介電層且在鰭片上方形成多晶矽閘極後的部分製造半導體結構的等角視圖。部分製造半導體結構600包含所述半導體基底302、所述多個鰭結構304、所述多個硬式罩幕306、所述多個晶種層結構410、所述多個金屬軌導體502、經部分蝕刻層間介電層602以及多個多晶矽閘極結構604。
在圖6中所示之例示性實施例中，均勻地蝕刻來自圖5B的部分製造半導體結構500的層間介電層506直到達到標稱深度(nominal depth)為止。蝕刻製程可為等向性蝕刻製程，其中整個半導體結構中的層間介電層506的蝕刻厚度為均勻的。層間介電層506在蝕刻製程後形成經部分蝕刻層間介電層602。在蝕刻製程後，鰭結構304的一些部分可自經部分蝕刻層間介電層602的頂部表面突出。層間介電層506經移除的量可視若干因素而定。第一，鰭結構304的突出部分用以在後續製造步驟中形成鰭式場效應電晶體元件的主動部分。舉例而言，鰭結構304的突出部分表示鰭片的主動部分，可用以形成鰭式場效應電晶體元件的通道及源極/汲極區。因此，鰭結構304的足夠高度可高於經部分蝕刻層間介電層602的頂部表面。第二，金屬軌導體502在蝕刻製程後應保持在經部分蝕刻層間介電層602下方而未經暴露。
在形成經部分蝕刻層間介電層602後，多晶矽閘極結構 604可形成於鰭結構304的經暴露表面上，所述經暴露表面包含不由經部分蝕刻層間介電層602覆蓋之鰭結構304的頂部表面及側壁表面。在一個例示性實施例中，可圖案化及移除部分的硬式罩幕306，並透過沈積多晶矽閘極材料，以使得多晶矽閘極結構604可直接地形成於鰭結構304的頂部表面的正上方。在一個例示性實施例中，移除硬式罩幕306包含執行濕式化學製程，所述濕式化學製程具有蝕刻氮化矽的磷酸(磷酸；H3PO4)。可藉由以毯覆式沈積半導體材料且執行圖案化及蝕刻製程，來形成多晶矽閘極結構604。根據一些實施例，多晶矽閘極結構604可包含閘極介電層、閘極電極結構及/或一或多個其他層。在一個例示性實施例中，多晶矽閘極結構604使用多晶矽作為閘極電極結構。在一個例示性實施例中，多晶矽閘極結構604使用非晶矽作為閘極電極結構。在一個例示性實施例中，多晶矽閘極結構604可為犧牲閘極結構，例如形成於閘極置換製程中以用於形成金屬閘極結構。在一個例示性實施例中，於多晶矽閘極結構604的頂部表面上設置硬式罩幕(圖6中未展示)。硬式罩幕可用來(例如透過蝕刻)圖案化半導體材料，以形成多晶矽閘極結構604。在一個例示性實施例中，硬式罩幕可由諸如氮化矽的介電材料製造。在一個例示性實施例中，多晶矽閘極間距(亦即，相鄰多晶矽閘極結構604的中心之間的距離)可介於約10奈米至約300奈米之間的範圍內。在一個例示性實施例中，多晶矽閘極長度Lg可介於約3奈米至約80奈米之間的範圍內。
圖7A及圖7B為根據本揭露之一個例示性實施例的在經部分蝕刻層間介電層中打開溝渠以暴露出部分的金屬軌導體後的 部分製造半導體結構的等角視圖。部分製造半導體結構700包含所述半導體基底302、所述多個鰭結構304、所述多個硬式罩幕306、所述多個晶種層結構410、所述多個金屬軌導體502、所述經部分蝕刻層間介電層602、所述多個多晶矽閘極結構604以及形成於所述經部分蝕刻層間介電層602中的溝渠702。
一或多個圖案化及蝕刻製程可用於暴露金屬軌導體的部分。舉例而言，如圖7A中所示，圖案化製程可包含形成上覆於結構(例如，在多晶矽閘極結構604上)的光阻層，將光阻層曝光為具有圖案，執行曝光後烘烤製程，以及顯影光阻層以形成罩幕層704。由於相鄰多晶矽閘極結構604之間的較小特徵尺寸及間距，因此經圖案化罩幕層可具有足夠機械強度以懸置在相鄰多晶矽閘極結構604之間或懸掛在一個多晶矽閘極結構604的邊緣上方作為凸緣(ledge)。
圖7B示出在暴露出金屬軌導體的部分的蝕刻製程及移除罩幕層的移除製程後的部分製造半導體結構。在形成經圖案化罩幕層704後，一或多個蝕刻製程可經執行以移除被暴露出的經部分蝕刻層間介電層602並暴露出下方所選金屬軌導體502。在圖7B中所示之例示性實施例中，溝渠702形成於相鄰多晶矽閘極結構604之間且在經部分蝕刻層間介電層602中。溝渠702用以暴露形成於相鄰多晶矽閘極結構604之間的金屬軌導體502中的一或多者的部分，使得後續結構(諸如源極/汲極觸點及/或閘極觸點等的導電結構)可與金屬軌導體502形成直接的電接觸(direct electrical contact)。待暴露的特定金屬軌導體502取決於電路設計，且可為金屬軌導體502中的一或多者。暴露所選金屬軌導體 502的製造製程可包含圖案化及移除形成於所選金屬軌導體502上方的經部分蝕刻層間介電層602的部分。在一個例示性實施例中，由相對的相鄰鰭結構304及相對的相鄰多晶矽閘極結構604包圍的經部分蝕刻層間介電層602的整個面積經蝕刻以暴露出下方的金屬軌導體502。暴露以上描述的整個面積使得對金屬軌導體502的接觸面積最大化，因此達到對金屬軌導體502的接觸電阻最小化的益處。在一個例示性實施例中，僅暴露所述面積的部分。舉例而言，金屬軌導體502的金屬軌導體區502A及金屬軌導體區502B被暴露出來，如圖7B所示。圖案化及暴露出部分的經部分蝕刻層間介電層602可在出現未對準的情況下減少非所需相鄰區域被暴露的可能性，進而提供對微影對準的更大容忍度(greater tolerance)的益處。在一個例示性實施例中，所暴露的面積取決於電路及元件的需要及考慮因素。圖8為根據本揭露之一個例示性實施例的在形成源極/汲極端子後的部分製造半導體結構的等角視圖。部分製造半導體結構800包含所述半導體基底302、所述多個鰭結構304、所述多個晶種層結構410、所述多個金屬軌導體502、所述經部分蝕刻層間介電層602、所述多個多晶矽閘極結構604以及多個磊晶源極/汲極端子802。
在圖8中所示之例示性實施例中，各鰭式場效應電晶體包含一對源極/汲極端子。源極端子及汲極端子可互換，且形成於鰭結構304中、上及/或周圍。源極端子或汲極端子形成於多晶矽閘極結構的一側上。在一個例示性實施例中，相鄰鰭式場效應電晶體元件具有共用源極/汲極端子。鰭結構304的通道區在相應多晶矽閘極結構604之下。一或多個磊晶源極/汲極端子802直接接觸 且電性連接至經暴露金屬軌導體。舉例而言，磊晶源極/汲極端子802的磊晶源極/汲極端子802A及磊晶源極/汲極端子802B分別連接至金屬軌導體區502A及金屬軌導體區502B。儘管在圖8中僅磊晶源極/汲極端子802A及磊晶源極/汲極端子802B被示為經連接，但視設計及元件需求而定，其他源極/汲極端子亦可經連接。由於金屬軌導體形成於經部分蝕刻層間介電層602內，因此其可電性連接多個源極/汲極端子而不需佔用額外元件空間。
如圖8中所示，磊晶源極/汲極端子802可形成於自經部分蝕刻層間介電層602的頂部表面突出的鰭結構304的主動鰭結構上。在一個例示性實施例中，磊晶源極/汲極端子802可透過在鰭結構304的經暴露表面上方生長磊晶層而形成的磊晶源極/汲極端子。在一個例示性實施例中，在形成磊晶源極/汲極端子802之前，自鰭結構304的頂部移除硬式罩幕306。在一個例示性實施例中，使用磊晶材料，諸如磊晶矽、磊晶矽鍺(SiGe)、砷化鎵、其他適合的材料及/或其組合來形成鰭結構304。在鰭結構304的經暴露表面上生長磊晶層可包含執行預清潔製程以移除鰭結構304的表面上的自然氧化物。接下來，磊晶製程經執行以在鰭結構304的經暴露表面上生長磊晶層。在一個例示性實施例中，磊晶製程為在約400℃與約500℃之間(例如，400℃與500℃之間)的溫度下執行的SiGe磊晶製程。磊晶製程為僅在主動鰭結構的經暴露表面上生長磊晶層的選擇性製程。磊晶製程可使用鰭結構304的經暴露表面作為晶種層，且生長製程延續直到已達到源極/汲極端子的標稱尺寸(nominal size)及/或標稱結構(nominal structure)為止。亦可在磊晶製程期間執行原位摻雜(in-situ doping)製程。在一個 例示性實施例中，磊晶源極/汲極端子802為SiGe結構。在一個例示性實施例中，磊晶源極/汲極端子802可為矽結構。在一個例示性實施例中，磊晶源極/汲極端子802的厚度介於約10奈米與約20奈米之間(例如，10奈米與20奈米之間)。在一個例示性實施例中，磊晶源極/汲極端子802在磊晶製程期間摻雜有p型或n型摻雜劑。舉例而言，磊晶源極/汲極端子802在磊晶製程期間可摻雜有硼(boron；B)。視各種因素(諸如磊晶製程條件、主動鰭結構的晶體定向及/或其他適合的因素)而定，磊晶源極/汲極端子802亦可呈現不同形狀。在一個例示性實施例中，使用磊晶材料的磊晶源極/汲極端子802的形狀具有實質上菱形形狀的橫截面。在一個例示性實施例中，磊晶源極/汲極端子802的頂部表面可凹入(陷入)於多晶矽閘極結構604的頂部表面下方，如圖8中所示。在一個例示性實施例中，磊晶源極/汲極端子802的頂部表面實質上與多晶矽閘極結構604的頂部表面齊平。
圖9為根據本揭露之一個例示性實施例的在形成淺溝渠隔離結構後的部分製造半導體結構的等角視圖。部分製造半導體結構900包含所述半導體基底302、所述多個鰭結構304、所述多個晶種層結構410、所述多個金屬軌導體502、所述經部分蝕刻層間介電層602、所述多個多晶矽閘極結構604以及多個淺溝渠隔離(shallow trench isolation；STI)結構902。
如圖9中所示，可在圖8所示的部分製造半導體結構800的開口中沈積淺溝渠隔離結構902。淺溝渠隔離結構902可對隨後形成的結構提供電隔離及機械支撐。可使用介電材料，諸如氧化矽、旋塗玻璃、氮化矽、氮氧化矽、FSG、低k介電材料、其他適 合的絕緣材料及/或其組合來形成淺溝渠隔離結構902。可藉由在平坦化製程(例如，CMP製程)之前，沈積絕緣介電材料來填充開口以形成淺溝渠隔離結構902。淺溝渠隔離結構902可藉由CVD、PECVD、PVD、ALD、其他適合的製程及/或其組合來沈積。淺溝渠隔離結構902可能以其他製造技術來形成。淺溝渠隔離結構902可包含多層結構，諸如具有一或多個襯裡層的結構。亦可藉由使用多重步驟之沈積與處理製程，來沈積增強型間隙填充層及消除介電材料中的空隙及縫隙，以形成淺溝渠隔離結構902。在平坦化製程後，多晶矽閘極結構604的頂部表面及淺溝渠隔離結構902的頂部表面實質上齊平。
圖10為根據本揭露之一個例示性實施例的在閘極置換製程後的部分製造半導體結構的等角視圖。部分製造半導體結構1000包含所述半導體基底302、所述多個鰭結構304、所述多個晶種層結構410、所述多個金屬軌導體502、所述經部分蝕刻層間介電層602、所述多個淺溝渠隔離結構902以及多個金屬閘極結構1002。
如上文中圖6的描述，儘管多晶矽閘極結構604經描述為使用多晶矽或非晶矽，但多晶矽閘極結構604可為犧牲閘極結構，諸如形成於替換閘極製程中用於形成金屬閘極結構。舉例而言，多晶矽閘極結構604可由如圖10中所示的金屬閘極結構1002替換。金屬閘極結構1002可進一步包含一或多個障壁層、一或多個閘極介電層、一或多個功函數層、一或多個填充金屬層及/或用於金屬閘極結構的其他適合材料。在一個例示性實施例中，金屬閘極結構1002可包含頂蓋層、蝕刻停止層及/或其他適合的材料。閘 極置換製程可為自對準閘極置換製程，其中不需要進行對準。舉例而言，閘極置換製程可藉由透過蝕刻製程以移除多晶矽閘極結構604來開始，所述蝕刻製程諸如乾式蝕刻製程、濕式蝕刻製程、其他適合的製程及/或其組合。多晶矽閘極結構604的移除在部分製造半導體結構1000中留下多個開口。用於形成金屬閘極結構1002的導電材料可隨後以毯覆式沈積於所述多個開口上方。接著可使用後續平坦化製程使得淺溝渠隔離結構902的頂部表面及金屬閘極結構1002的頂部表面實質上齊平。在平坦化製程後，沈積的金屬閘極材料形成金屬閘極結構1002。由於沈積的金屬閘極材料是在開口中形成而無需對準，因此閘極置換製程為自對準製程。
圖11A為根據本揭露之一個例示性實施例的在形成金屬源極/汲極觸點後的部分製造半導體結構的等角視圖。部分製造半導體結構1100包含所述半導體基底302、所述多個鰭結構304、所述多個晶種層結構410、所述多個金屬軌導體502、所述經部分蝕刻層間介電層602、所述多個金屬閘極結構1002、多個經蝕刻淺溝渠隔離結構1102以及多個源極/汲極觸點1104。圖11B為沿圖11A中所示之A-A'線的部分製造半導體結構1100的橫截面圖。除非另外提及，否則以下論述之圖11A中的部分製造半導體結構1100的元件內容適用於圖11B中具有相同標註的元件。應理解，部分製造半導體結構1100的視圖是出於說明性目所示且可能不依照比例來繪製。如圖11A至圖11B所示，磊晶源極/汲極端子802A電性連接至金屬軌導體502A。
在圖11A至圖11B中所示的例示性實施例中，源極/汲極觸點1104可為金屬觸點，所述金屬觸點直接形成於磊晶源極/汲極 端子802上且用於提供與磊晶源極/汲極端子802的電性連接。在一些實施例中，源極/汲極觸點1104可形成於磊晶源極/汲極端子802A上且與金屬軌導體502A實體接觸。在此類情形中，源極/汲極端子802A可經蝕刻以暴露出下方的金屬軌導體502A的一部分，且源極/汲極觸點1104可沈積於金屬軌導體502A上且與所述金屬軌導體502A接觸。另外，各種導電結構可形成於部分製造半導體結構1100中，諸如通孔及電晶體元件。在一些實施例中，通孔可藉由蝕刻穿過源極/汲極端子802或源極/汲極端子802A而形成於金屬軌導體502A上。在一些實施例中，通孔可藉由以下來形成：在經部分蝕刻層間介電層602中形成開口，暴露出下方的金屬軌導體502或金屬軌導體502A，且在開口中沈積導電材料以形成通孔。通孔可提供金屬軌導體502或金屬軌導體502A與部分製造半導體結構1100的其它組件之間的電性連接。如圖11B中所展示，鰭結構304的突出部分表示鰭片的主動鰭部分1120，所述主動鰭部分1120用以形成鰭式場效應電晶體元件的通道及源極/汲極區。埋入經部分蝕刻層間介電層602中的鰭結構304的部分表示鰭片的非主動鰭部分1130。源極/汲極觸點1104可形成於鰭結構304的主動鰭區域1120上及非主動鰭區域1130上方。圖案化及蝕刻製程可用於在淺溝渠隔離結構902中形成開口以用於沈積源極/汲極接觸材料。在一個例示性實施例中，可自相對金屬閘極結構1002之間移除淺溝渠隔離材料以暴露出下方的磊晶源極/汲極端子802。在一個例示性實施例中，此淺溝渠隔離材料可保持於相鄰鰭結構304之間以提供電隔離。藉由圖案化及蝕刻淺溝渠隔離材料以暴露出下方的磊晶源極/汲極端子802來形成經蝕刻淺溝 渠隔離結構1102。在一個例示性實施例中，藉由使用ALD製程、CVD製程、PVD製程或其組合的毯覆式沈積來形成源極/汲極觸點1104。在一個例示性實施例中，源極/汲極觸點1104可由金屬或其他適合的材料製造，所述金屬諸如鈷(CO)、鎢(W)、銅(Cu)、鎳(Ni)、釕(Ru)。在一個例示性實施例中，平坦化製程(例如，CMP製程)經執行以移除形成於淺溝渠隔離結構902及金屬閘極結構1002的頂部表面上方之源極/汲極觸點1104的過量源極/汲極接觸材料。可在平坦化製程後形成源極/汲極觸點1104，且源極/汲極觸點1104的頂部表面、經蝕刻淺溝渠隔離結構1102的頂部表面以及金屬閘極結構1002的頂部表面實質上齊平。在一個例示性實施例中，源極/汲極觸點1104可更包含形成於源極/汲極觸點與淺溝渠隔離結構1102之間的障壁層以避免材料自源極/汲極觸點1104擴散至經蝕刻淺溝渠隔離結構1102中。
在一個例示性實施例中，形成源極/汲極觸點1104可更包含在源極/汲極觸點1104與磊晶源極/汲極端子802之間形成矽化物層。在一個例示性實施例中，蝕刻製程經執行以使磊晶源極/汲極端子802的頂部表面凹入以形成用於源極/汲極觸點的平坦表面。在一個例示性實施例中，透過使磊晶源極/汲極端子802凹入，可增加源極/汲極觸點1104與磊晶源極/汲極端子802之間的接觸面積，所述經增加的接觸面積可減小接觸電阻。在一個例示性實施例中，形成矽化物層藉由矽化製程(silicidation process)來執行，所述矽化製程包含沈積金屬層使得金屬層中的金屬與磊晶層或主動鰭結構反應並移除非反應的金屬層。在一個例示性實施例中，矽化物層可包含矽化鈷(colalt silicide；CoSix)、矽化鎳(nickel silicide；NiSix)、其他適合的矽化物層及/或其組合。
圖12A為根據本揭露之一個例示性實施例的在形成金屬源極/汲極觸點後的部分製造半導體結構的等角視圖。部分製造半導體結構1200包含與圖11A的部分製造半導體結構1100類似的結構。圖12B為沿圖12A中所示之B-B'線的部分製造半導體結構1200的橫截面圖。除非另外提及，否則以下論述之圖12A中的部分製造半導體結構1200的元件內容適用於圖12B中具有相同標註的元件。應理解，部分製造半導體結構1200的視圖是出於說明性目所示且可能不依照比例來繪製。如圖12A至圖12B中所示，磊晶源極/汲極端子802A與嵌入於經部分蝕刻層間介電層602中的金屬軌導體502A電性連接。
如圖12A至圖12B中所示，部分製造半導體結構1200包含形成於鰭結構304的一側上的金屬軌導體502。可使用與上方圖3至圖11B所描述的製程類似的製程來形成圖12A至圖12B中所示之金屬軌導體502，然而，形成金屬軌導體502的製程可發生於鰭結構304的一側上。舉例而言，對於各個鰭結構304來說，製造製程可在間隔件308中的一者上而不是在兩個間隔件308上形成晶種層結構310。因此，後續製造製程將用於形成各個鰭結構304的一個金屬軌導體502。在一個例示性實施例中，一個金屬軌導體502A可用於連接鰭式場效應電晶體陣列的源極/汲極端子，例如源極/汲極端子802A。應注意，鰭式場效應電晶體陣列僅提供作為實例，但在不背離本揭露的範疇的情況下，金屬軌結構亦可形成於任何其他半導體結構中。
圖13至圖15A為部分製造半導體結構的等角視圖，其中 形成於層間介電材料中的金屬軌導體可用於提供鰭式場效應電晶體陣列中的多個閘極結構之間的電性連接。
圖13為根據本揭露之一個例示性實施例的在形成移除多晶矽閘極材料後的部分製造半導體結構的等角視圖。部分製造半導體結構1300包含與圖3至圖9中形成的結構類似的結構。舉例而言，與圖3至圖9中的相應結構類似，部分製造半導體結構1300包含基底1302、多個鰭結構1304、多個經部分移除晶種層結構1306、多個金屬軌導體1308、經部分蝕刻層間介電層1310、多個磊晶源極/汲極端子1312以及多個淺溝渠隔離結構1314。在一個例示性實施例中，可在移除圖9的多晶矽閘極結構604後形成部分製造半導體結構1300。在一個例示性實施例中，部分製造半導體結構1300可使用其他製程及方法形成。可藉由任何適合的移除製程，諸如乾式RIE蝕刻製程、濕式蝕刻製程、其他適合的移除製程及/或其組合來移除多晶矽閘極結構604。在一個例示性實施例中，移除製程可為自對準移除製程，其不需要圖案化製程。舉例而言，相對於其他經暴露的結構來說，所述移除製程可針對多晶矽閘極材料具有高蝕刻選擇性，如此無需要罩幕材料來屏蔽其他經暴露的結構。在一個例示性實施例中，除多晶矽閘極結構以外，經暴露的結構可被覆蓋以在移除製程中對其提供進一步保護。移除製程可持續直到完全地移除多晶矽閘極材料且暴露出下方的鰭結構1304及經部分蝕刻層間介電層1310為止，如圖13中所示。在移除製程後，金屬軌導體1308保持於經部分蝕刻層間介電層1310下方。舉例而言，金屬軌導體1308A及金屬軌導體1308B由經部分蝕刻層間介電層1310保護且不暴露於蝕刻製程。
圖14為根據本揭露之一個例示性實施例的在部分蝕刻層間介電層中打開溝渠以暴露出部分的金屬軌導體後的部分製造半導體結構的等角視圖。部分製造半導體結構1400包含所述基底1302、所述多個鰭結構1304、所述多個經部分移除晶種層結構1306、所述多個金屬軌導體1308、所述經部分蝕刻層間介電層1310、所述多個磊晶源極/汲極端子1312、所述多個淺溝渠隔離結構1314以及形成於所述經部分蝕刻層間介電層1310中的多個溝渠1402。
在圖14中所示之例示性實施例中，溝渠1402形成於選擇性的多個開口中，其中所述開口中已移除多晶矽閘極材料。類似於溝渠702，溝渠1402用來暴露一或多個金屬軌導體1308的部分，使得後續結構(例如，閘電極)可與金屬軌導體1308形成直接的電接觸。待暴露的特定金屬軌導體1308視電路設計而定且可為部分製造半導體結構的一或多個金屬軌導體1308。在一個例示性實施例中，暴露所選金屬軌導體1308的製造製程可類似於上方圖7所描述的製造製程。如圖14中所示，金屬軌導體1308A及金屬軌導體1308B的部分藉由形成溝渠1402而被暴露出來。溝渠形成製程可類似於上方圖7A及圖7B所描述的溝渠形成製程，例如溝渠形成製程可包含圖案化及移除經部分蝕刻層間介電層1310的部分。
圖15A示出根據本揭露之一個例示性實施例的在沈積金屬閘極材料且形成源極/汲極觸點後的部分製造半導體結構的等角視圖。部分製造半導體結構1500包含所述基底1302、所述多個鰭結構1304、所述多個經部分移除晶種層結構1306、所述多個金屬 軌導體1308、所述經部分蝕刻層間介電層1310、所述多個淺溝渠隔離結構1314、多個金屬閘極結構1502以及多個源極/汲極觸點1504。圖15B為部分製造半導體結構1500的橫截面圖。在一些實施例中，金屬閘極結構1502A可電性連接至嵌入於經部分蝕刻層間介電層602中的一或多個金屬軌導體1308A。圖15C示出具有鄰近於各鰭結構形成的單一金屬軌導體的部分製造半導體結構。
在圖15A至圖15B中所示的例示性實施例中，可在平坦化製程之前，以毯覆式沈積用於形成金屬閘極結構1502的導電材料。在一個例示性實施例中，導電材料的沈積及金屬閘極結構1502的形成可類似於如上方圖10所描述的金屬閘極結構1002的形成。在一個例示性實施例中，金屬閘極結構1502的形成亦可使用其他形成製程。在形成金屬閘極結構1502後，一或多個金屬閘極結構1502可直接電性連接至金屬軌導體。舉例而言，金屬閘極結構1502A形成於鰭結構1304中的一者周圍並且是位在溝渠1402中，從而直接連接到位於下方的金屬軌導體1308A及金屬軌導體1308B。如圖15B中所展示，鰭結構1304的突出部分表示鰭片的主動鰭部分1520，所述主動鰭部分1520用來形成鰭式場效應電晶體元件的通道及源極/汲極區。埋入經部分蝕刻層間介電層602中的鰭結構304的部分表示鰭片的非主動鰭部分1530。金屬閘極結構1502可形成於鰭結構1304的主動鰭區域1520上及非主動鰭區域1530上方。在一些實施例中，單一金屬軌導體1308A經形成為鄰近於鰭結構1304，如圖15C中所示，且金屬閘極結構1502A電性連接至金屬軌導體1308A。在一個例示性實施例中，其他金屬閘極結構1502也可連接至金屬軌導體1308A及金屬軌導體1308B。 由於金屬軌導體形成於層間介電層602內，因此其可電性連接多個金屬閘極結構而不需佔用額外元件空間。
在圖15A中所示之例示性實施例中，源極/汲極觸點1504可為金屬觸點，所述金屬觸點直接形成於磊晶源極/汲極端子1312上且用於提供與磊晶源極/汲極端子1312的電性連接。類似於上方圖11A至圖11B所描述的形成源極/汲極觸點1104，圖案化及蝕刻製程可用於在淺溝渠隔離結構1314中形成用於沈積源極/汲極接觸材料的開口。在一個例示性實施例中，可自相對金屬閘極結構1502之間移除部分的淺溝渠隔離材料，以暴露出下方的磊晶源極/汲極端子1312。在一個例示性實施例中，淺溝渠隔離材料可保持在相鄰的鰭片之間，用以提供電隔離。
圖16示出根據本揭露之一個例示性實施例的在層間介電層中形成金屬軌導體的實例方法的流程圖。方法1600中的其他操作可經執行，且方法1600的操作可以不同次序執行及/或改變。
在操作1602處，根據一些實施例，於半導體結構上及/或半導體結構內形成多個結構及多個膜層。半導體結構包含鰭式場效應電晶體的部分。舉例而言，半導體結構包含半導體基底、多個鰭結構、多個硬式罩幕、多個介電間隔件以及多個晶種層結構。根據一些實施例，半導體基底可為矽半導體基底。在一個例示性實施例中，半導體基底可為絕緣體上半導體(SOI)。在一個例示性實施例中，半導體基底可為磊晶材料。半導體基底的實例可為描述於圖3中的半導體基底302。鰭結構表示主動區域，其中於主動區域內形成一或多個電晶體。鰭結構可包含矽或另一種元素半導體。可使用包含圖案化及蝕刻製程等之適合的製程來製造鰭結構。根據一 些實施例，鰭結構可包含磊晶材料。鰭結構的實例可為描述於圖3中的鰭結構304。硬式罩幕可用於形成鰭結構。亦可在後續處理步驟期間使用硬式罩幕來保護鰭結構。在一個例示性實施例中，硬式罩幕形成於鰭結構的頂部表面上。硬式罩幕亦可形成於鰭結構之間及半導體基底的頂部表面上。硬式罩幕可由介電材料製造。硬式罩幕的實例可為描述於圖3中的硬式罩幕306。隔離間隔件可部分地填充於鰭結構之間且形成於鰭結構的側壁上的凹部。在一個例示性實施例中，隔離間隔件可由介電材料製造。在一個例示性實施例中，可藉由在經暴露表面上方以毯覆式沈積隔離材料後，使用非等向性蝕刻製程以移除經沈積隔離層的水平部分，來形成隔離間隔件。隔離間隔件的實例可為描述於圖3中的隔離間隔件308。晶種層結構形成於隔離間隔件的側壁上。在一個例示性實施例中，晶種層結構可由矽材料形成。晶種層結構可具有與隔離間隔件不同的蝕刻選擇性。晶種層結構的實例可為描述於圖3中的晶種層結構310。沿鰭結構長度量測的晶種層結構的長度可基於元件需求(例如隨後形成的金屬汲極通道的長度)而改變。透過執行適合的平坦化製程於硬式罩幕的頂部表面、隔離間隔件的頂部表面以及晶種層結構的頂部表面，使這些結構的頂部表面之間實質上齊平。
在操作1604處，根據一些實施例，間隙填充物形成於開口中，且移除部分晶種層結構。間隙填充結構可填充形成於在操作1602中描述之結構中的開口。間隙填充結構可填充形成於任何相鄰結構之間，諸如相鄰的鰭結構之間、相對的鰭結構與晶種層結構之間、相對的晶種層結構之間的開口及/或於多個結構之間的其他開口。在一個例示性實施例中，間隙填充結構可由與隔離間隔件類 似的介電材料製造。在一個例示性實施例中，可藉由在經暴露表面上方及開口中以毯覆式沈積間隙填充材料，且執行平坦化製程以移除過量間隙填充材料，來形成間隙填充結構。
在操作1606處，根據一些實施例，形成金屬軌導體及層間介電填充物。金屬軌導體可形成於晶種層結構上。在一個例示性實施例中，可由任何適合的材料，諸如鎢、鈷、銅、鋁、其他適合的材料及/或其組合來形成金屬軌導體。可使用經部分移除晶種層作為晶種層來形成金屬軌導體，自所述晶種層開始金屬軌導體的生長。舉例而言，金屬軌導體可自經部分移除晶種層的頂部表面開始形成直到達到金屬軌導體的標稱厚度為止。舉例而言，可使用矽材料作為晶種層來形成鎢材料。在一個例示性實施例中，可使用適合的製程，諸如CVD、電鍍、無電電鍍、其他適合的製程及/或其組合來完成金屬軌導體材料的生長。金屬軌導體的高度可介於鰭式場效應電晶體元件的閘極間距的約0.8倍至約1.2倍之間的範圍內。在一個例示性實施例中，金屬軌導體的寬度可介於鰭結構的寬度的約0.8倍至約2.2倍之間的範圍內。在一個例示性實施例中，金屬軌導體的間距(亦即，相鄰金屬軌導體的中心之間的距離)可介於鰭間距的約0.8倍至約1.2倍之間的範圍內。金屬軌導體的實例可為描述於圖5A及圖5B中的金屬軌導體502。在形成金屬軌導體後，介電填充物形成於金屬軌導體上方且於間隙填充結構內填充開口。在一個例示性實施例中，可藉由在平坦化製程之前執行介電填充材料的毯覆式沈積，來形成介電填充物。介電填充物的實例可為介電填充物504。
在操作1608處，根據一些實施例，層間介電層經回蝕， 且多晶矽閘極形成於鰭結構上方。均勻地回蝕層間介電層直到達到標稱深度為止。在一個例示性實施例中，蝕刻製程可為等向性蝕刻製程。在蝕刻製程後，鰭結構的一些部分可自剩餘層間介電層的頂部表面突出。層間介電層的被移除的量將用以確定主動鰭結構的高度，且可至少視鰭式場效應電晶體元件的功能要求而設定。回蝕製程可類似於上方圖6所描述的回蝕製程。在層間介電層經部分蝕刻後，多晶矽閘極結構形成於鰭結構的經暴露表面上，所述經暴露表面包含不由層間介電層覆蓋的頂部表面及側壁表面。根據一些實施例，多晶矽閘極結構可包含閘極介電層、閘極電極結構及/或一或多個其他層。在一個例示性實施例中，多晶矽閘極結構使用多晶矽作為閘極電極結構。在一個例示性實施例中，多晶矽閘極間距(亦即，相鄰多晶矽閘極結構的中心之間的距離)可介於約10奈米至約300奈米之間的範圍內。在一個例示性實施例中，多晶矽閘極長度可介於約3奈米至約80奈米之間的範圍內。
在操作1610處，根據一些實施例，在層間介電層中打開溝渠以暴露出部分的金屬軌導體。在一個例示性實施例中，溝渠可形成於相鄰多晶矽閘極結構之間及層間介電層中，使得後續源極/汲極端子可與金屬軌導體電接觸。形成於相鄰多晶矽閘極結構之間的溝渠的實例可為描述於圖7中的溝渠702。在一個例示性實施例中，溝渠可形成於層間介電層中，使得後續金屬閘極結構可與金屬軌導體電接觸。舉例而言，在移除多晶矽閘極結構後及在形成金屬閘極結構之前，可形成溝渠。源極/汲極端子及淺溝渠隔離區亦在製程期間經形成，且類似於上方圖11A至圖13所描述的製程。暴露出位在金屬閘極結構下方的金屬軌導體的溝渠的實例可為描 述於圖14中的溝渠1402。
在操作1612處，根據一些實施例，導電材料經沈積於溝渠中及金屬軌導體的經暴露部分上。在一個例示性實施例中，諸如一或多個源極及汲極端子的導電材料直接接觸且電性連接至經暴露金屬軌導體。舉例而言，描述於圖8中的磊晶源極/汲極端子802的磊晶源極/汲極端子802A及磊晶源極/汲極端子802B分別連接至金屬軌導體區502A及金屬軌導體區502B。儘管在圖8中僅磊晶源極/汲極端子802A及磊晶源極/汲極端子802B經展示為經連接，但視設計及元件需求而定，其他源極/汲極端子亦可經連接。在一個例示性實施例中，諸如一或多個金屬閘極結構的導電材料直接接觸且電性連接至經暴露金屬軌導體。舉例而言，上方圖15A中所描述的金屬閘極結構1502A形成於鰭結構1304中的一者周圍且位在溝渠1402中，從而直接連接到位於下方的金屬軌導體1308A及金屬軌導體1308B。由於金屬軌導體形成於層間介電層內，因此其可電性連接多個金屬閘極結構或多個源極/汲極端子而不需佔用額外元件空間。
圖17及圖18示出根據本揭露之例示性實施例的部分半導體鰭式場效應電晶體陣列的單元佈局圖，其中雙重金屬軌導體可用於提供多個導電結構(諸如閘極/源極/汲極端子)之間的電性連接。
圖17示出根據本揭露之例示性實施例的提供多個源極/汲極端子之間的電性連接的雙重金屬軌導體。單元佈局圖1700示出半導體鰭式場效應電晶體陣列，且包含鰭片1701A及鰭片1701B、多個多晶矽閘極結構1702、多個接觸開口1704、多個源 極/汲極觸點1706、金屬軌導體1708A至金屬軌導體1708D以及多個通孔1710。源極/汲極觸點分別定位於部分半導體鰭式場效應電晶體陣列的單元佈局圖中的源極/汲極區中。於鰭式場效應電晶體陣列中亦可包含其他結構，出於簡單性目的，此處不在單元佈局圖中進行說明。如圖17中所示，金屬軌導體1708A及金屬軌導體1708B經形成為鄰近於且平行於(例如，在相同方向上延伸)鰭片1701A。類似地，金屬軌導體1708C及金屬軌導體1708D經形成為鄰近於且平行於鰭片1701B。多個多晶矽閘極結構1702形成於鰭片1701A及鰭片1701B上且垂直於鰭片1701A及鰭片1701B。源極/汲極觸點1706形成於相鄰多晶矽閘極結構1702之間。接觸開口1704可用於暴露出於介電層(未在圖17中示出)之部分的金屬軌導體1708A至金屬軌導體1708D，使得隨後形成的源極/汲極觸點1706可被電性連接。介電層定位於單元佈局圖中的介電區中。在一些實施例中，鰭片1701A及鰭片1701B可類似於圖3A至圖11B所描述的鰭片304。類似地，多晶矽閘極結構1702可類似於多晶矽閘極結構1002。接觸開口1704可類似於圖7B中所示的溝渠702。金屬軌導體1708A至金屬軌導體1708D可類似於如圖3至圖11B中所示的金屬軌導體502。通孔1710可用於提供鰭式場效應電晶體陣列的不同層之間的電性連接，例如通孔1710可用於將源極/汲極觸點或多晶矽閘極結構連接至半導體結構的M0層。M0金屬線可為後段製程(back-end-of-line；BEOL)的內連線結構的金屬零(metal 0；M0)層中的金屬線。舉例而言，M0金屬線可為局部內連線，所述局部內連線表示第一互連層次且經由一或多個通孔電性連接至下方的鰭式場效應電晶體陣列。
圖18示出根據本揭露之例示性實施例的提供多個多晶矽閘極端子之間的電性連接的雙重金屬軌導體。單元佈局圖1800示出半導體鰭式場效應電晶體陣列，且包含鰭片1801A及鰭片1801B、多個多晶矽閘極結構1802、多個接觸開口1804、多個源極/汲極觸點1806、金屬軌導體1808A至金屬軌導體1808D以及多個通孔1810。於鰭式場效應電晶體陣列中亦可包含其他結構，出於簡單性目的，此處不在單元佈局圖中進行說明。金屬軌導體1808A及金屬軌導體1808B經形成為鄰近於且平行於(例如，在相同方向上延伸)鰭片1801A，且金屬軌導體1808C及金屬軌導體1808D經形成為鄰近於且平行於鰭片1801B。多個多晶矽閘極結構1802形成於鰭片1801A及鰭片1801B上且垂直於鰭片1801A及鰭片1801B。源極/汲極觸點1806形成於相鄰多晶矽閘極結構1802之間。接觸開口1804可用於暴露出於介電層(未在圖18中示出)的金屬軌導體1808A至金屬軌導體1808D的部分，使得隨後形成的一或多個特定多晶矽閘極結構可經由金屬軌導體而被電性連接。
圖19及圖20示出根據本揭露之例示性實施例的部分半導體鰭式場效應電晶體陣列的單元佈局圖，其中單一金屬軌導體可用於提供多個閘極/源極/汲極端子之間的電性連接。
單元佈局圖1900示出半導體鰭式場效應電晶體陣列，且包含鰭片1901A及鰭片1901B、多個多晶矽閘極結構1902、多個接觸開口1904、多個源極/汲極觸點1906、金屬軌導體1908A及金屬軌導體1908B以及多個通孔1910。於鰭式場效應電晶體陣列中亦可包含其他結構，出於簡單性目的，此處不在單元佈局圖中進 行說明。圖19中所示之結構可類似於圖17中所示的對應結構，然而，圖19中的各鰭片1901A及鰭片1901B分別包含單一金屬軌導體1908A及金屬軌導體1908B。接觸開口1904可用於暴露出於介電層(未在圖19中示出)的金屬軌導體1908A及金屬軌導體1908B的部分，使得隨後形成的源極/汲極觸點1906可被電性連接。
圖20示出根據本揭露之例示性實施例的提供多個多晶矽閘極端子之間的電性連接的單一金屬軌導體。單元佈局圖2000示出半導體鰭式場效應電晶體陣列，且包含鰭片2001A及鰭片2001B、多個多晶矽閘極結構2002、多個接觸開口2004、多個源極/汲極觸點2006、金屬軌導體2008A至金屬軌導體2008B以及多個通孔2010。於鰭式場效應電晶體陣列中亦可包含其他結構，出於簡單性目的，此處不在單元佈局圖中進行說明。金屬軌導體2008A經形成為鄰近於且平行於鰭片2001A，且金屬軌導體2008B經形成為鄰近於且平行於鰭片2001B。多個多晶矽閘極結構2002形成於鰭片2001A及鰭片2001B上且垂直於鰭片2001A及鰭片2001B。源極/汲極觸點2006形成於相鄰多晶矽閘極結構2002之間。接觸開口2004可用於暴露出於介電層(未在圖20中示出)的金屬軌導體2008A至金屬軌導體2008B的部分，使得隨後形成的一或多個特定多晶矽閘極結構可經由金屬軌導體而被電性連接。
結論
前述實施方式揭露一種非平面半導體元件。所述非平面半導體元件包含形成於基底上的介電區、定位至所述介電區上的 多個端子區、以及定位於所述介電區內的軌導體。所述軌導體電性連接至來自多個端子區當中的第一端子區。
前述實施方式額外揭露一種積體電路。所述積體電路包含介電區、定位至所述介電區上且具有第一源極區、第一閘極區以及第一汲極區的第一鰭式場效應電晶體、定位至所述介電區上且具有第二源極區、第二閘極區以及第二汲極區的第二鰭式場效應電晶體、以及定位於所述介電區內的軌導體。所述軌導體電性連接至選自所述第一源極區、所述第一閘極區、所述第一汲極區、所述第二源極區、所述第二閘極區或所述第二汲極區當中的第一端子區。
前述實施方式進一步揭露一種鰭式場效應電晶體。所述鰭式場效應電晶體包含半導體基底、定位於所述半導體基底上方的介電區、定位至所述介電區上的源極區、定位至所述介電區上的閘極區、定位至所述介電區上的汲極區、定位至所述半導體基底上且橫穿所述介電區的鰭結構、以及定位於所述介電區內的軌導體。所述鰭結構位於所述源極區與所述汲極區之間，且橫穿所述閘極區。所述軌導體平行於所述鰭結構，且以所述半導體基底的水平長度延伸。
前述實施方式參看附圖以說明與本揭露內容一致的例示性實施例。前述實施方式對「例示性實施例」之參考指示所描述的例示性實施例可包含特定特徵、結構或特性，但每一個例示性實施例可能未必包含特定特徵、結構或特性。此外，此類片語未必指代相同例示性實施例。此外，無論是否明確地描述其他例示性實施例的特徵、結構或特性，皆可獨立地包含或以任何組合形式包含結合 例示性實施例所描述的任何特徵、結構或特性。
前述實施方式並不意欲為限制性的。相反，僅根據以下申請專利範圍及其等效物來定義本揭露的範疇。應瞭解，前述實施方式而非以上摘要章節意欲用以解釋申請專利範圍。摘要章節可闡述本揭露的一或多個但並非所有例示性實施例，且因此不意欲以任何方式限制本揭露及以下申請專利範圍及其等效物。
前述實施方式內描述的例示性實施例已出於說明之目的而經提供，且不意欲為限制性的。其他例示性實施例為可能的，且可在保持於本揭露的精神及範疇內時對例示性實施例進行修改。已憑藉說明特定功能及其關係的實施的功能建置區塊來描述前述實施方式。為了便於描述，本文已任意地定義這些功能建置區塊的邊界。只要恰當地執行指定功能及其關係，便可定義替代邊界。
本揭露的實施例可實施於硬體、韌體、軟體或其任何組合中。本揭露的實施例亦可實作為儲存於機器可讀取媒體上的可由一或多個處理器讀取並執行的指令。機器可讀取媒體可包含用於儲存或傳輸呈可由機器(例如，計算電路)讀取形式的資訊的任何機制。舉例而言，機器可讀取媒體可包含非暫時性機器可讀取媒體，諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)、磁碟儲存媒體、光學儲存媒體、快閃記憶體元件以及其他非暫時性機器可讀取媒體。作為另一實例，機器可讀取媒體可包含暫時性機器可讀取媒體，諸如電形式、光學形式、聲學形式或透過其他形式傳播之訊號(例如，載波、紅外線訊號、數位訊號等)。另外，韌體、軟體、常式、指令可在本文中描述為執行某些動作。然而，應瞭解，此類描述僅僅出於方便起見，且此類動作事實上由計算裝置、處理 器、控制器或執行韌體、軟體、常式、指令等的其他元件引起。
本發明實施例提供一種非平面半導體元件，所述的非平面半導體元件包括介電區、多個端子區以及軌導體。所述介電區形成於基底上。所述多個端子區定位至所述介電區上。所述軌導體定位於所述介電區內及所述基底上方，所述軌導體電性連接至來自所述多個端子區中的第一端子區。
在一些實施例中，於所述的非平面半導體元件中，所述多個端子區包括源極區、閘極區以及汲極區。在一些實施例中，於所述的非平面半導體元件中，所述軌導體電性連接至來自所述多個端子區中的第二端子區。在一些實施例中，於所述的非平面半導體元件中，其中所述第一端子區及所述第二端子區選自非平面半導體電路的多個源極區、多個汲極區或多個閘極區中。在一些實施例中，所述非的平面半導體元件更包括定位於所述介電區內的鰭結構，其中所述鰭結構、所述源極區、所述閘極區以及所述汲極區經配置以形成鰭式場效應電晶體。在一些實施例中，於所述的非平面半導體元件中，所述軌導體經配置成平行於所述鰭結構。在一些實施例中，於所述的非平面半導體元件中，所述介電區經配置以使所述軌導體與來自所述多個端子區中的第二端子區隔離。在一些實施例中，於所述的非平面半導體元件中，所述介電區包括介電材料，所述介電材料中的至少一些定位於所述軌導體與所述第二端子區之間以使所述軌導體與所述第二端子區隔離。在一些實施例中，於所述的非平面半導體元件中，所述基底為具有水平長度的特徵，且所述軌導體經配置成以所述水平長度延伸。
本發明實施例提供一種積體電路，所述的積體電路包括 介電區、第一鰭式場效應電晶體、第二鰭式場效應電晶體以及軌導體。所述第一鰭式場效應電晶體具有定位至所述介電區上的第一源極區、第一閘極區以及第一汲極區及自所述介電區突出的第一鰭結構。所述第二鰭式場效應電晶體具有定位於所述介電區上的第二源極區、第二閘極區以及第二汲極區及自所述介電區突出的第二鰭結構。所述軌導體定位於所述介電區內，所述軌導體電性連接至選自所述第一源極區、所述第一閘極區、所述第一汲極區、所述第二源極區、所述第二閘極區或所述第二汲極區中的第一端子區及第二端子區。
在一些實施例中，於所述的積體電路中，所述第一端子區及所述第二端子區分別包括所述第一源極區及所述第二源極區。在一些實施例中，於所述的積體電路中，所述第一端子區及所述第二端子區分別包括所述第一閘極區及所述第二閘極區。在一些實施例中，於所述的積體電路中，所述軌導體經配置成平行於所述第一鰭結構及所述第二鰭結構。在一些實施例中，於所述的積體電路中，所述介電區經配置以使所述軌導體與選自所述第一源極區、所述第一閘極區、所述第一汲極區、所述第二源極區、所述第二閘極區或所述第二汲極區中的第二端子區隔離。在一些實施例中，於所述的積體電路中，所述介電區包括介電材料，所述介電材料中的至少一些定位於所述軌導體與所述第二端子區之間以使所述軌導體與所述第二端子區隔離。在一些實施例中，所述的積體電路更包括半導體基底，所述半導體基底為具有水平長度的特徵，其中所述軌導體經配置成以所述水平長度延伸。
本發明實施例提供一種鰭式場效應電晶體陣列，所述的 鰭式場效應電晶體陣列包括半導體基底、介電區、多個源極區、多個閘極區、多個汲極區、鰭結構以及軌導體。所述介電區定位於所述半導體基底上方。所述多個源極區定位至所述介電區上。所述多個閘極區定位至所述介電區上。所述多個汲極區定位至所述介電區上。所述鰭結構定位至所述半導體基底上且橫穿所述介電區，所述鰭結構經配置成位於所述多個源極區與所述多個汲極區之間且橫穿所述多個閘極區。所述軌導體定位於所述介電區內，所述軌導體電性連接至選自所述多個源極區、所述多個閘極區以及所述多個汲極區中的第一端子區。其中所述軌導體經配置成平行於所述鰭結構且以所述半導體基底的水平長度延伸。
在一些實施例中，於所述的鰭式場效應電晶體陣列中，所述介電區經配置以使所述軌導體與選自所述多個源極區、所述多個閘極區以及所述多個汲極區中的第二端子區隔離。在一些實施例中，於所述的鰭式場效應電晶體陣列中，所述介電區包括介電材料，所述介電材料中的至少一些定位於所述軌導體與所述第二端子區之間以使所述軌導體與所述第二端子區隔離。在一些實施例中，於所述的鰭式場效應電晶體陣列中，所述第一端子區及所述第二端子區分別包括所述多個閘極區中的第一閘極區及第二閘極區。
前述實施方式充分揭示本揭露的一般性質：其他人可在不背離本揭露的精神及範疇的情況下藉由應用所屬領域具通常知識者所瞭解的知識來針對各種應用容易地修改及/或調適此類例示性實施例而不進行過度實驗。因此，基於本文中所呈現的教示及指導，此類調適及修改意欲在例示性實施例的含義及多個等效物內。 應理解，本文中的措詞或術語是出於描述而非限制之目的，以使得本說明書的術語或措詞應由在所屬領域具通常知識者鑒於本文中的教示予以解釋。
100:鰭式場效應電晶體
102:半導體基底
104:鰭結構
106:源極區
108:閘極區
110:汲極區
112:介電區
114:金屬軌導體
X、Y、Z:方向

Claims (10)

  1. 一種非平面半導體元件，包括：介電區，形成於基底上；多個端子區，定位至所述介電區上；第一軌導體，定位於所述介電區內及所述基底上方，所述第一軌導體電性連接至來自所述多個端子區中的第一端子區；以及第二軌導體，定位於所述介電區內及所述基底上方，所述第二軌導體電性連接至來自所述多個端子區中的第二端子區。
  2. 如申請專利範圍第1項所述的非平面半導體元件，其中所述第一軌導體電性連接至來自所述多個端子區中的第三端子區。
  3. 如申請專利範圍第1項所述的非平面半導體元件，其中所述介電區經配置以使所述第一軌導體與來自所述多個端子區中的所述第二端子區隔離。
  4. 如申請專利範圍第1項所述的非平面半導體元件，其中所述基底為具有水平長度的特徵，且所述第一軌導體與所述第二軌導體經配置成以所述水平長度延伸。
  5. 一種積體電路，包括：介電區；第一鰭式場效應電晶體，包括定位至所述介電區上的第一源極區、第一閘極區以及第一汲極區及自所述介電區突出的第一鰭結構；第二鰭式場效應電晶體，包括定位於所述介電區上的第二源 極區、第二閘極區以及第二汲極區及自所述介電區突出的第二鰭結構；第一軌導體，定位於所述介電區內，所述第一軌導體電性連接至所述第一閘極區以及所述第二閘極區；以及第二軌導體，定位於所述介電區內，所述第二軌導體電性連接至選自所述第一源極區以及所述第二源極區。
  6. 如申請專利範圍第5項所述的積體電路，其中所述第一軌導體及所述第二軌導體係平行於所述第一鰭結構及所述第二鰭結構。
  7. 如申請專利範圍第5項所述的積體電路，其中所述介電區經配置以使所述第一軌導體與選自所述第一源極區、所述第一汲極區、所述第二源極區或所述第二汲極區中的端子區隔離。
  8. 如申請專利範圍第5項所述的積體電路，更包括：半導體基底，所述半導體基底為具有水平長度的特徵，其中所述第一軌導體與所述第二軌導體經配置成以所述水平長度延伸。
  9. 一種鰭式場效應電晶體陣列，包括：半導體基底；介電區，定位於所述半導體基底上方；多個源極區，定位至所述介電區上；多個閘極區，定位至所述介電區上；多個汲極區，定位至所述介電區上；鰭結構，定位至所述半導體基底上且橫穿所述介電區，所述 鰭結構經配置成位於所述多個源極區與所述多個汲極區之間且橫穿所述多個閘極區；第一軌導體，定位於所述介電區內，其中所述第一軌導體電性經配置成：連接至選自所述多個源極區、所述多個閘極區以及所述多個汲極區中的第一端子區；以及平行於所述鰭結構且以所述半導體基底的水平長度延伸；以及第二軌導體，定位於所述介電區內，其中所述第二軌導體電性連接至選自所述多個源極區、所述多個閘極區以及所述多個汲極區中的第二端子區。
  10. 如申請專利範圍第9項所述的鰭式場效應電晶體陣列，其中所述介電區經配置以使所述第一軌導體與選自所述多個源極區、所述多個閘極區以及所述多個汲極區中的第三端子區隔離。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404543B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170062421A1 (en) * 2015-09-01 2017-03-02 Imec Vzw Buried interconnect for semiconductor circuits

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100903383B1 (ko) * 2007-07-31 2009-06-23 주식회사 하이닉스반도체 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8829606B1 (en) * 2013-03-13 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Ditches near semiconductor fins and methods for forming the same
US9953857B2 (en) 2014-11-20 2018-04-24 International Business Machines Corporation Semiconductor device with buried local interconnects
US9418994B1 (en) * 2015-03-26 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170062421A1 (en) * 2015-09-01 2017-03-02 Imec Vzw Buried interconnect for semiconductor circuits

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