TW202013599A - 在垂直式ｆｉｎｆｅｔ的主動區形成閘極接觸的方法以及藉此而形成的結構 - Google Patents

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Abstract

本文揭示在一閘極接觸接合上方製造具有一電路徑之一垂直式FinFET裝置的方法，且透過該方法所得到的裝置包括：一基板，其上具有一底部S/D層及自其垂直延伸之鰭；在該底部S/D層上方之一底部間隔層；在該底部間隔層上方之一HKMG層；在該HKMG層上方之一頂部間隔層；在各鰭頂部上之一頂部S/D層；在該頂部S/D層上方形成之頂部S/D接觸；在該頂部S/D接觸周圍之空間中存在的一較高ILD層；位在相鄰鰭上之頂部S/D接觸之一凹入之一部份內的一隔離介電材；在該凹入之其餘部份內之一閘極接觸接合；自閘極接觸接合之一底部表面垂直地延伸並接觸該HKMG層之一部份的一閘極接觸；及在至少該閘極接觸接合上方之一電路徑。

Description

在垂直式FINFET的主動區形成閘極接觸的方法以及藉此而形成的結構
本文所揭示之標的係關於用於半導體之鰭式場效電晶體(FinFET)之閘極接觸接合區域。更特定言之，本文所述之各種態樣係關於在垂直式FinFET之主動區上形成閘極接觸的方法以及藉此而形成之結構。
由於積體電路不斷縮小尺寸規模，在半導體積體電路(IC)之使用上FinFET仍為吸引人的裝置。對於FinFET，就像其它電晶體類型一樣，將該電晶體之源極、汲極、及閘極連接至其它結構的接觸是製造具有所需性能特性之可靠積體電路的重要因素。呈一垂直構形的FinFET(垂直式FinFET)是可能將電流半導體技術延伸至其縮放極限的有力候選者。例如，具有優秀之性能/面積比，閘極全環垂直式FinFET尤其是用於製造例如半導體之高密度靜態隨機存取記憶體(SRAM)單元的有力候選者。然而，在習知垂直式FinFET裝置中，單元高度相當高，從而影響可擴充性，且閘極接觸放置通常限制於位在該隔離區域上方之該單元的中間，其限制了佈線靈活性(例如：僅呈垂直方向之金屬線可用於閘極接觸訊號)。在無更多閘極接觸放置靈活性及減少之單元高度下，縮小至較小技術節點(諸如：7、5及3奈米技術及更小)可能不會成功。
本文揭示一種在垂直式FINFET的主動區形成閘極接觸的方法以及藉此而形成的結構。在本揭露之第一態樣中，一種在垂直式FINFET的主動區形成閘極接觸的方法包括：提供一部份垂直式FinFET(VFinFET)結構，該部份VFinFET結構包括一基板，其上具有一底部源極/汲極(S/D)層且自其垂直地延伸之複數個鰭，在該底部S/D層上方之一底部間隔層，在該底部間隔層上方的一高-k金屬閘極(HKMG)層，及在該HKMG層上方之一頂部間隔層；在該等鰭之各者之一頂部表面上形成一頂部S/D層；在該頂部S/D層上形成至少兩個頂部S/D接觸及圍繞該至少兩個頂部S/D接觸之一較高層間介電(ILD)層，該至少兩個頂部S/D接觸係直接位在至少兩個相鄰鰭上；在該至少兩個頂部S/D接觸之各者之一部份中製造凹入；在該等凹入之一部份內形成一隔離介電材，該等凹入之其餘部份係在該等至少兩個相鄰鰭上之一閘極接觸接合區域；移除在該等至少兩個相鄰鰭之相鄰末端之間之該較高ILD層之至少一部份及該頂部間隔層之至少一部份以暴露位於其下之該HKMG層之一部份，藉此形成一閘極接觸開口；及形成在該閘極接觸開口中之一閘極接觸及在該閘極接觸接合區域中之一閘極接觸接合。
在本揭露之第二態樣中，形成第一態樣之該隔離介電材及該閘極接觸接合包括：凹入位於相鄰鰭上方且在其間之該隔離介電材料之一部份及該較高ILD層之一部份，使得保留位於該隔離介電材料之經凹入部份之間之該較高ILD層，及在該隔離介電材料之經凹入部份中及在該ILD層之經凹入部份上沉積一金屬，使得形成該閘極接觸接合。
在本揭露之第三態樣中，形成第一態樣之該隔離介電材及該閘極接觸接合包括：移除位在該等隔離介電材料之部份之間的該較高ILD層，凹入位於相鄰鰭上方且在其間之該隔離介電材料之一部份及在該隔離 介電材料之經凹入部份中沉積一金屬以形成該閘極接觸接合。
在本揭露之第四態樣中，具有在一主動區上方之一閘極接觸之一垂直式FinFET裝置包括：一基板，其上具有一底部源極/汲極(S/D)層及自其垂直地延伸之複數個鰭；在該底部S/D層上方之一底部間隔層；在該底部間隔層上方之一高-k金屬閘極(HKMG)層；在該HKMG層上方之一頂部間隔層；在該等鰭之各者之一頂部表面上之一頂部S/D層；在該頂部S/D層上之至少兩個頂部S/D接觸，該等至少兩個頂部S/D接觸係直接位在至少兩個相鄰鰭上；一較高層間介電(ILD)層圍繞該至少兩個頂部S/D接觸；在該至少兩個頂部S/D接觸之各者之一部份中在一凹入之一部份內之一隔離介電材；在該等凹入之其餘部份內之一閘極接觸接合；及自該閘極接觸接合之一底部表面垂直地延伸且接觸位在至少兩個鰭之相鄰末端之間之該HKMG層之一部份的一閘極接觸。
100‧‧‧鰭
110‧‧‧頂部源極/汲極(S/D)接觸
120‧‧‧閘極接觸接合
130‧‧‧底部S/D接觸
200‧‧‧基板
210‧‧‧底部S/D層
220‧‧‧底部間隔層
230‧‧‧鰭
240‧‧‧硬遮罩層
250‧‧‧淺溝槽隔離(STI)
300‧‧‧高-k金屬閘極(HKMG)層
310‧‧‧頂部源極/汲極(S/D)層
320‧‧‧頂部S/D接觸
330‧‧‧頂部間隔層
340‧‧‧較低層間介電材(ILD)
350‧‧‧較高ILD
360‧‧‧底部S/D接觸
400‧‧‧覆蓋層
410‧‧‧第一有機平面化層(OPL)
420‧‧‧經蝕刻部份
500‧‧‧隔離介電材
600‧‧‧隔離介電材料
700‧‧‧隔離介電材料
710‧‧‧經凹入之ILD層
720‧‧‧內部間隔件/隔離介電材料
800‧‧‧第二OPL
810‧‧‧抗反射塗佈(ARC)層
820‧‧‧閘極接觸開口
900‧‧‧閘極接觸
910‧‧‧閘極接觸接合
1000‧‧‧ILD層
1010‧‧‧電路徑
1020‧‧‧寬頂部尺寸
1100‧‧‧隔離介電材料
1110‧‧‧初步閘極接觸開口
1200‧‧‧介電材料
1210‧‧‧隔離介電材料
1300‧‧‧閘極接觸
1310‧‧‧閘極接觸接合
1320‧‧‧ILD層
1330‧‧‧電路徑
1340‧‧‧寬頂部尺寸
藉由以下本發明之各種態樣之實施方式結合描述本發明之各種具體實施例之隨附圖式可更容易地了解本發明之該等與其它特徵，其中：圖1顯示一部份垂直式FinFET結構之一俯視圖，其中一「X」截面、一「Y」截面及一「Z」截面係出於參考目的針對其餘圖式顯示。其餘圖式(圖2至圖15)各包括為了便於理解由本文所述之程序產生之整體三維結構的截面X、Y及Z。
圖2顯示一起始、部份垂直式FinFET結構之X、Y及Z截面。
圖3顯示在高-k金屬閘極(HKMG)層、頂部源極/汲極(S/D)層及頂部S/D接觸形成之後之該垂直式FinFET結構之X、Y及Z截面。
圖4顯示在部份凹入至少兩個相鄰頂部S/D接觸後之該垂 直式FinFET結構之X、Y及Z截面。
圖5顯示在隔離介電材沉積之後之該垂直式FinFET結構之X、Y及Z截面。
圖6顯示在隔離介電材回蝕之後之該垂直式FinFET結構之X、Y及Z截面。
圖7顯示在額外隔離介電材形成及介電下拉之後之該垂直式FinFET結構之X、Y及Z截面。
圖8顯示在閘極接觸開口形成之後之該垂直式FinFET結構之X、Y及Z截面。
圖9顯示在閘極接觸及閘極接觸接合形成之後之該垂直式FinFET結構之X、Y及Z截面。
圖10顯示在至少該閘極接觸接合上方形成V0/M1電接觸之後之一最終垂直式FinFET結構之X、Y及Z截面。
圖11為圖6之替代，且顯示在隔離介電材回蝕以及氧化物回蝕之後之該垂直式FinFET結構之X、Y及Z截面。
圖12為圖7之替代，且顯示在額外隔離介電材形成及介電下拉之後之該垂直式FinFET結構之X、Y及Z截面。
圖13為圖10之替代，且顯示一最終替代垂直式FinFET結構之X、Y及Z截面。
圖14為圖10及圖13之替代，且顯示另一最終替代垂直式FinFET結構之X、Y及Z截面。
圖15為圖10、圖13及圖14之替代，且顯示再另一最終替代垂直式FinFET結構之X、Y及Z截面。
應注意本發明之圖式不必按比例繪製。該等圖式僅意欲描述本發明之典型態樣，因此不應視為限制本發明之範疇。在該等圖式中，圖式間之類似編號表示類似元件。
本文所揭示之標的係關於用於半導體之鰭式場效電晶體(FinFET)之閘極接觸接合區域。更特定言之，本文所述之各種態樣係關於形成垂直式FinFETs之閘極接觸接合區域之方法以及藉此而形成的結構。
如上所述，縮放習知垂直式FinFET之單元高度是相當困難的，且此種習知垂直式FinFET遭受閘極接觸放置及金屬線定向的限制。相對於習知者，本揭露之各種態樣包括形成垂直式FinFET之閘極接觸接合區域之方法，其允許較大之閘極接觸放置靈活性及減少之單元高度。在本揭露之其它態樣中，形成垂直式FinFET裝置，其允許額外之金屬線定向以接取閘極接觸，即，除了習知垂直金屬線之水平金屬線。可能有許多方式以在垂直式FinFET中包括此等閘極接觸接合區域，同時仍符合本揭露之本質。
圖1描述一部份垂直式FinFET結構之一俯視圖，其中一「X」截面、一「Y」截面及一「Z」截面係出於參考目的針對其餘圖2至15顯示。圖1之部份參考結構包括：鰭100、頂部源極/汲極(S/D)接觸110、閘極接觸接合120及底部S/D接觸130，其全部將在以下更詳細地描述。
繼續參照如圖1所示之截面X、Y及Z，圖2至圖10描述本揭露之第一具體實施例，圖11至圖13描述本揭露之第二具體實施例，圖14描述本揭露之第三具體實施例，及圖15描述本揭露之第四具體實施例。
在圖2至圖10中說明製造本揭露之第一具體實施例之逐步描述。如上所述，在各圖式中之截面X、Y及Z係為了容易理解全部所得結構顯示。
圖2描述一起始、部份、垂直式FinFET結構，其可藉由任何目前已知或日後開發之製造技術形成。該起始結構包括其上具有一底部S/D層210之一基板200。基板200可由任何目前已知或日後發展之半導體 材料構成，其可不受限地包括：矽、鍺、碳化矽、及該等基本上由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4所定義之組成物的一或多個III-V族化合物半導體組成者，其中X1、X2、X3、Y1、Y2、Y3、及Y4表示相對比例，每一者大於或等於零且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其它合適之基板包括II-VI化合物半導體，其具有組成物ZnA1CdA2SeB1TeB2，其中A1、A2、B1、及B2係相對比例，每一者大於或等於零且A1+A2+B1+B2=1(1為總莫耳量)。
底部S/D層210可在基板200上磊晶生長。術語「磊晶生長及/或形成」及「磊晶生長」意指在一半導體材料之沉積表面上生長半導體材料，其中待生長之半導體材料可具有與該沉積表面之半導體材料相同之結晶特性。在一磊晶生長製程中，控制由源極氣體提供之該等化學反應物並設定系統參數，使得該等沉積原子到達半導體基板之沉積表面，並具有足夠能量在該表面上到處移動並將自身定向至該沉積表面之原子之晶體配置。因此，一磊晶半導體材料可具有與可形成於其上之該沉積表面相同之結晶特性。例如，在一{100}晶體表面上沉積之一磊晶半導體材料可採用{100}定向。在某些具體實施例中，磊晶生長製程可選擇性地在半導體表面上形成，並可不在介電表面(諸如二氧化矽或氮化矽表面)上沉積材料。
該起始結構亦包括自底部S/D層210向上垂直地延伸之複數個鰭230。鰭230可藉由任何目前已知或日後開發之鰭形成技術形成且可由任何合適之鰭材料構成，包括(但不限於)上述用於基板200之材料。在圖2中描述在鰭230上方之一硬遮罩層240且僅為所選之鰭形成程序之一可能的殘餘物。如在圖3中顯而易見，在進行本揭露之方法之前移去該鰭形成程序之此(及任何其它)殘餘物。儘管並非特別重要，但應注意硬遮罩層240可包含任何一或多個各種不同之絕緣材料，諸如：Si3N4、SiBCN、SiNC、SiN、SiCO、SiO2及SiNOC。
考量如圖1所述之結構之X及Y截面，應注意底部S/D層 210之第一部份在基板200之第一部份上方形成(即，圖2之X截面)，及底部S/D層210之第二部份在基板200之第二部份上方形成(即，圖2之Y截面)。這與上述之後續鰭230形成相關，其中圖2描述在底部S/D層210之第一部份上方之至少兩個鰭230(在此例中為三個)之形成(即，該X截面)，及在底部S/D層210之第二部份上方之該至少兩個鰭230(在此例中再次為三個)之形成(即，該Y截面)。
圖2之起始結構另外包括一或多個淺溝槽隔離(STI)250，其在相鄰鰭230之間及在底部S/D層210及基板200內形成。STI 250可由任何合適之溝槽隔離材料構成，例如：SiO2或SiN，或隔離/介電材料之一組合，諸如：SiN及SiO2之組合。
圖2之起始結構進一步包括在底部S/D層210及STI 250之頂部上方形成之一底部間隔層220。可藉由一沉積技術形成底部間隔層220，及更特定而言可藉由一定向沉積技術形成。「沉積」可包括適於待沉積之材料之任何目前已知或日後開發的技術，包括(但不限於)例如：化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、半大氣壓CVD(SACVD)及高密度電漿CVD(HDPCVD)、快速熱CVD(RTCVD)、超高真空CVD(UHVCVD)、限制反應處理CVD(LRPCVD)、金屬有機CVD(MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(PVD)、原子層沉積(ALD)、化學氧化、分子束磊晶(MBE)、電鍍、蒸發。「定向沉積」可包括適於待沉積至水平表面(非側壁)之材料之任何目前已知或日後開發的技術，包括(但不限於)例如：高密度電漿(HDP)沉積或氣體團簇離子束(GCIB)沉積。底部間隔層220可包含例如：SiBCN、SiNC、SiN、Si3N4、SiCO、SiO2或SiNOC。
從圖2之起始結構繼續，圖3描述複數個處理步驟之結果，包括(部份地)形成一高-k金屬閘極(HKMG)層300、一頂部源極/汲極(S/D)層310及多個(至少兩個)頂部S/D接觸320。
更特定言之，圖3描述例如藉由沉積在底部間隔層220上方形成該HKMG層300的結果，使得HKMG層300之一頂部表面300a在鰭230之頂部下。HKMG 300可包含各種膜且用於不同類型之裝置(例如：NFET、PFET等等)可為不同的。HKMG 300之高k介電材料可為任何合適之高k介電材料，例如：HfO2及ZrO2。HKMG 300之金屬閘極可包含一功函數金屬，諸如TiN、TiC、TiAl、TaN等等，且可進一步包含一或多個低電阻導電金屬，諸如W、Co及Ru。
圖3亦描述在該HKMG層300上方形成一頂部間隔層330。可沉積頂部間隔層330及可包含與底部間隔層220相同或不同之材料，例如：SiBCN、SiNC、SiN、Si3N4、SiCO、SiO2或SiNOC。上述頂部S/D層310之形成可藉由在該鰭230之各者之頂部上磊晶生長一S/D材料來達成，頂部S/D層310之S/D材料與底部S/D層210之S/D材料互補。
圖3進一步描述在頂部間隔層330及HKMG層300內形成一較低層間介電材(ILD)340以使得較低ILD 340之部份係在每一鰭230之側面。較低ILD 340可由任何合適之介電或隔離材料構成，例如：SiO2或SiN、或隔離/介電材料之一組合，諸如：SiN及SiO2之組合。
上述頂部S/D接觸320之形成可藉由形成多個(至少兩個)頂部S/D接觸320達成以使得在底部S/D層210之第一部份上方形成之鰭230之該頂部S/D層310上方形成至少第一對頂部S/D接觸320(即，在X截面之第一對頂部S/D接觸)，及在底部S/D層210之第二部份上方形成之鰭230之該頂部S/D層310上方形成至少第二對頂部S/D接觸320(即，在Y截面之第二對頂部S/D接觸)。頂部S/D接觸320可藉由沉積形成並可由適於一電晶體金屬接觸之任何導電金屬構成，例如：W、Co及Ru。構成頂部S/D接觸320之材料可在經圖案化/蝕刻之較高ILD層350之開口中沉積。應注意一較高ILD 350圍繞該頂部S/D接觸320(例如：保持存在於在頂部S/D接觸320周圍之空間中)，如圖3中所示。較高ILD 350可由與較 低ILD 340相同之介電/隔離材料構成。
圖3另外描述形成底部S/D接觸360之結果(截面Z)。底部S/D接觸360可為(例如)溝槽矽化物(TS)區域或通孔。類似於頂部S/D接觸320，底部S/D接觸360可由適於一電晶體金屬接觸之任何導電金屬構成，例如：W、Co及Ru。圖3描述形成至少兩個底部S/D接觸360，使得第一者通過較高ILD層350及其下之較低ILD 340之一部份並接觸底部S/D層210之第一部份(即，在截面Z中之左側接觸360)，且第二者通過較高ILD層350及其下之較低ILD 340之一部份並接觸底部S/D層210之第二部份(即，在截面Z之右側接觸360)。
繼續至圖4，描述部份凹入至少兩個相鄰頂部S/D接觸320。更特定言之，在頂部S/D接觸320及較高ILD層350上方形成一覆蓋層400(例如：藉由沉積)，及在覆蓋層400上方形成第一有機平面化層(OPL)410(例如：藉由旋塗)。覆蓋層400可由任何合適之覆蓋材料構成，例如：SiC。可形成/圖案化/蝕刻覆蓋層400及第一OPL 410之組合，使得暴露頂部S/D接觸320之各者之一部份。
如圖4中特別所示，頂部S/D接觸320之該經暴露部份位在相鄰鰭上方(參見截面Y及Z)。接著蝕刻經暴露部份，因此造成經蝕刻部份420。蝕刻通常指自一基板移除材料(或在該基板上形成之結構)，且通常以遮罩原位進行使得可選擇性地自該基板之某些區域移除材料，同時留下在該基板其它區域中未受影響的材料。一般而言有兩種蝕刻類型：(i)濕式蝕刻及(ii)乾式蝕刻。濕式蝕刻係以一溶劑(諸如酸)進行，其可針對其選擇性地溶解一給定材料(諸如氧化物)，同時留下相對惰性之另一材料(諸如多晶矽)之能力選擇。此選擇性蝕刻給定材料之能力對許多半導體製程是基本的。一濕式蝕刻通常將各向同性地蝕刻一均質材料(例如：氧化物)，但濕式蝕刻亦可各向異性地蝕刻單晶材料(例如：矽晶圓)。乾式蝕刻可使用電漿進行。電漿系統可藉由調整電漿參數以數個模式操作。一般電漿蝕刻產生高 能之電中性的自由基，其在晶圓表面反應。由於中性粒子自所有角度撞擊晶圓，此製程是各向同性的。離子研磨(或濺鍍蝕刻)以高能之貴重氣體離子撞擊該晶圓，其大約自一方向接近該晶圓，因此此製程為高度各向異性的。反應離子蝕刻(RIE)在濺鍍與電漿蝕刻中間的條件下操作，且可用於產生深、窄特徵，諸如STI溝槽。
圖5描述在第一OPL 410及經蝕刻部份420上方沉積一隔離介電材500，因此以隔離介電材料填充經蝕刻部份420(參見圖4)。沉積隔離介電材500可經由例如ALD，且待沉積之材料可為例如SiN、SiBCN或SiNC。
圖6描述該隔離介電材500之一回蝕程序(參見圖5)，使得其餘隔離介電材料600存在於頂部S/D接觸320之經蝕刻部份420(參見圖4)。可利用如上述之任何合適之蝕刻技術。
圖7描述形成額外隔離介電材料，接著進行介電下拉。更特定言之，在覆蓋層400之經暴露側壁及第一OPL 410上形成額外隔離介電材料(例如：藉由沉積)，接著進行一各向異性蝕刻程序，使得形成由隔離介電材料構成之一內部間隔件720。此蝕刻程序亦部份地凹入位於相鄰鰭230上方及其間之一部份之介電材料600及一部份之較高ILD層350(參見圖6)。在蝕刻之後，在隔離介電材料700之經凹入部份之間存在一經凹入之ILD層710。
圖8描述閘極接觸開口形成，其係藉由首先移除(例如：藉由蝕刻)第一OPL 410(參見圖7)，其再暴露覆蓋層400，接著在覆蓋層400、隔離介電材料720、該隔離介電材料700之經凹入部份及經凹入之ILD層710上方形成(例如：藉由沉積)第二OPL 800。第二OPL 800可由與第一OPL 410相同之材料構成。接下來，在第二OPL 800上方形成(例如：藉由沉積)一抗反射塗佈(ARC)層810。接著，在ARC層810上方旋塗一光阻(未示出)，接著進行一微影程序以界定該最終獲得之閘極接觸的位置及尺寸(在下文討 論)。最後，藉由移除/蝕刻一部份之ARC層810、一部份之第二OPL 800、一部份之經凹入ILD層710、一部份之頂部間隔層330、及至少一部份之較低ILD 340(參見圖7)在相鄰鰭230之末端之間蝕刻一閘極接觸開口820，藉此暴露一部份之HKMG層300(參見圖8之截面Z)。應注意在該閘極接觸開口820蝕刻程序期間蝕刻掉該光阻(未示出)。
圖9描述閘極接觸及閘極接觸接合形成，其中首先移除(例如：藉由蝕刻)第二OPL 800及ARC層810，接著在閘極接觸開口820(參見圖8)中沉積一金屬以形成閘極接觸900，並進一步沉積在該隔離介電材料700之經凹入部份及經凹入ILD層710上以形成閘極接觸接合910。該金屬可為Co、W、Ru或Cu。若需要，在沉積該閘極金屬之前，可在閘極接觸開口820中沉積一襯墊材料，例如：Ti、TiN、TaN等等。
圖10描述本揭露之第一具體實施例之一最終垂直式FinFET結構，其中V0及M1金屬化已經由一額外ILD層1000進行，使得在閘極接觸接合910上方形成一電路徑1010，其通過通孔V0及閘極接觸接合910電耦合至閘極接觸900。此處應注意，由於閘極接觸接合區域910之一寬頂部尺寸1020(較習知者寬)，可將用於通過閘極接觸接合910製造閘極接觸之該V0連接放在圖10中之多個位置，因此可藉由閘極接觸可接取性提供增加的靈活性。
圖11至圖13中說明製造本揭露之第二具體實施例之描述。在此第二具體實施例中，圖11至圖13取代第一具體實施例之圖6至圖10。因此，第二具體實施例係圖2至圖5，接著圖11至圖13之匯編。
自圖5繼續，圖11描述在隔離介電材回蝕(如同圖6者)及氧化物回蝕(與第一具體實施例不同)之後之一垂直式FinFET結構。更特定言之，圖11描述該隔離介電材500之一回蝕程序(參見圖5)，使得其餘隔離介電材料1100存在於頂部S/D接觸320之經蝕刻部份420(參見圖4)。圖11進一步描述移除(例如：藉由選擇性蝕刻)位於存在於經蝕刻部份420中之 其餘隔離介電材料1100之間之較高ILD層350(參見圖5)，藉此製造一初步閘極接觸開口1110。可利用如上述之任何合適之蝕刻技術以移除該隔離介電材500及該較高ILD層350。
圖12描述在覆蓋層400及第一OPL 410之經暴露之側壁上以及在初步閘極接觸開口1110(參見圖11)之側壁上形成(例如：藉由沉積)額外隔離介電材料1210。圖12亦描述凹入(例如：藉由各向異性蝕刻)一部份之介電材料1100(參見圖11)以形成介電材料1200之經凹入部份。圖12與如圖7中所述之本揭露之第一具體實施例不同，其中未保留經凹入ILD層710(如在圖7中之情況)。圖12亦與如在圖7中所述之本揭露之第一具體實施例不同，其中經隔離介電材襯裡之初步閘極接觸開口存在於圖12中(其非圖7中之情況)。如圖12中所述之結構可更佳地實現自對準接觸形成。
圖13描述本揭露之第二具體實施例之一最終垂直式FinFET結構，其中已進行類似於關於圖8及圖9描述者之處理，接著進行V0及M1金屬化。在第二具體實施例中相對於如第一具體實施例之圖8及圖9所述之處理的顯著改變為在初步閘極接觸開口1110(參見圖11)中額外地形成第二OPL 800(參見圖8)，且蝕刻閘極接觸開口820(參見圖8)係通過/包含初步閘極接觸開口1110(參見圖11)。已經由一額外ILD層1320引入在所得圖13中描述之V0及M1金屬化，使得一電路徑1330在閘極接觸接合1310上方形成，其通過通孔V0及閘極接觸接合1310電耦合至閘極接觸1300。應注意由於閘極接觸接合1310之一寬頂部尺寸1340(較習知者寬)，可將用於通過閘極接觸接合1310製造閘極接觸之該V0連接放在圖13中之多個位置，因此可藉由閘極接觸可接取性提供增加的靈活性。
圖14描述本揭露之第三具體實施例之一最終垂直式FinFET結構。由第一及第二具體實施例之處理稍微調整第三具體實施例之處理(例如：不同之頂部S/D接觸尺寸/形狀、較小接觸接合高度、較大接觸接合寬度、及在整個結構內之不同的接觸接合深度)，同時仍符合本揭露之本質。 圖10及/或圖13之類似編號表示類似元件。
圖15描述本揭露之第四具體實施例之一最終垂直式FinFET結構。由第一及第二具體實施例之處理稍微調整第四具體實施例之處理(例如：不同之頂部S/D接觸尺寸/形狀、較小接觸接合高度、及在整個結構內之不同的接觸接合深度)，同時仍符合本揭露之本質。圖10及/或圖13之類似編號表示類似元件。
本文所用之術語僅為描述特定具體實施例且未意欲限制本發明。如本文所用，單數形式「一(a、an)」及「該」意欲亦包括複數形式，除非本文另外明確指明。應進一步了解，當用在此說明書中時，術語「包含(comprise及/或comprising)」指明所述特徵、整數、步驟、操作、元件、及/或組件之存在，但不排除一或多個其它特徵、整數、步驟、操作、元件、組件、及/或其群組之存在或添加。
在以下申請專利範圍中之所有手段或步驟以及功能元件之對應結構、材料、作用、及同等物意欲包括用於與其它具體主張之元件組合進行功能之任何結構、材料或作用。本發明之描述係用於說明及描述，但未意欲耗盡或限制所揭示形式之發明。熟習本技術者可在不背離本發明之範疇及精神下容易進行許多修正及變化。選擇並依序描述具體實施例以最佳地解釋本發明之原理及實際應用，並使熟習本技術者了解適用於預期之特定用途之具有各種修正之各種具體實施例的本發明。
100‧‧‧鰭
110‧‧‧頂部源極/汲極(S/D)接觸
120‧‧‧閘極接觸接合
130‧‧‧底部S/D接觸

Claims (20)

  1. 一種在垂直式FinFET的主動區形成閘極接觸的方法，該方法包含：提供一部份垂直式FinFET(VFinFET)結構，該部份VFinFET結構包括：其上具有一底部源極/汲極(S/D)層以及複數個自其垂直地延伸之鰭的一基板，在該底部S/D層上方的一底部間隔層，在該底部間隔層上方之一高-k金屬閘極(HKMG)層，及在該HKMG層上方之一頂部間隔層；在該等鰭之各者之一頂部表面上形成一頂部S/D層；在該頂部S/D層上形成至少兩個頂部S/D接觸及圍繞該至少兩個頂部S/D接觸的一較高層間介電(ILD)層，該至少兩個頂部S/D接觸直接位在至少兩個相鄰鰭上；在該至少兩個頂部S/D接觸之各者之一部份中製造凹入；在該凹入之一部份內形成一隔離介電材，該凹入之其餘部份為在該至少兩個相鄰鰭上的一閘極接觸接合區域；移除在該至少兩個相鄰鰭之相鄰末端之間之該較高ILD層之至少一部份及該頂部間隔層之至少一部份以暴露該HKMG層之位在其下方的一部份，藉此形成一閘極接觸開口；及形成在該閘極接觸開口中之一閘極接觸及在該閘極接觸接合區域中之一閘極接觸接合。
  2. 如申請專利範圍第1項所述之方法，其中提供該部份VFinFET包含：形成在該基板之第一部份上方之該底部S/D層之第一部份及在該基板之第二部份上方之該底部S/D層之第二部份；形成在該底部S/D層之第一部份上方之該等複數個鰭之至少兩個鰭及在該底部S/D層之第二部份上方之該等複數個鰭之至少另兩個鰭； 在相鄰鰭之間及在該底部S/D層及基板內形成一或多個淺溝槽隔離(STI)；在該底部S/D層之一頂部表面及該等STI之一頂部表面上方形成該底部間隔層；在該底部間隔層上方形成該HKMG層，該HKMG層在該等複數個鰭之一頂部表面下具有一頂部表面；及在該HKMG層之該頂部表面上形成該頂部間隔層。
  3. 如申請專利範圍第2項所述之方法，其中形成該頂部S/D層包含：在該等鰭之各者之頂部表面上磊晶生長一S/D材料，使得該頂部S/D層在第一底部S/D層上方形成之該至少兩個鰭中之各者之頂部表面上及在第二底部S/D層上方形成之該至少另兩個鰭之各者之頂部表面上形成。
  4. 如申請專利範圍第1項所述之方法，其進一步包含：在該頂部間隔層及該HKMG層內形成一較低層間介電材(ILD)，該較低ILD之部份位於該等複數個鰭之各鰭的側面。
  5. 如申請專利範圍第2項所述之方法，其中形成該等至少兩個頂部S/D接觸包含：形成至少兩對該等頂部S/D接觸，其中第一對該等頂部S/D接觸包括在該底部S/D層之第一部份上方形成之至少一個鰭之該頂部S/D層上方形成之第一頂部S/D接觸及在該底部S/D層之第一部份上方形成之至少一個其它鰭之該頂部S/D層上方形成之第二頂部S/D接觸；及第二對該等頂部S/D接觸包括在該底部S/D層之第二部份上方形 成之至少一個鰭之該頂部S/D層上方形成之第一頂部S/D接觸及在該底部S/D層之第二部份上方形成之至少一個其它鰭之該頂部S/D層上方形成之第二頂部S/D接觸。
  6. 如申請專利範圍第5項所述之方法，其進一步包含：形成至少兩個底部S/D接觸，第一底部S/D接觸通過該較高ILD層及其下之該較低ILD之一部份，並接觸該底部S/D層之第一部份，第二底部S/D接觸通過該較高ILD層及其下之該較低ILD之一部份，並接觸該底部S/D層之第二部份；在第一及第二對頂部S/D接觸之一頂部表面上方及在該較高ILD層之一頂部表面上方形成一覆蓋層，使得該等頂部S/D接觸之各者之一部份暴露，第一對該等頂部S/D接觸之經暴露部份係位在相鄰鰭上且第二對該等頂部S/D接觸之經暴露部份係位在相鄰鰭上；及在該覆蓋層上方形成第一有機平面化層(OPL)。
  7. 如申請專利範圍第6項所述之方法，其中在該頂部S/D接觸中製造凹入包含：蝕刻第一及第二對該等頂部S/D接觸之經暴露部份。
  8. 如申請專利範圍第7項所述之方法，其中形成該隔離介電材包含：以隔離介電材料填充該等經蝕刻部份；在該覆蓋層及第一OPL之經暴露之側壁上形成額外之隔離介電材料；及將位在相鄰鰭上且在其之間之該隔離介電材料之一部份及該較高ILD層之一部份凹入，使得保留位在該隔離介電材料之經凹入部份之間之該較高ILD層。
  9. 如申請專利範圍第8項所述之方法，其進一步包含：移除第一OPL；在該覆蓋層、該隔離介電材料及該較高ILD層之經凹入部份上方形成第二OPL；及在第二OPL上方形成一抗反射塗佈(ARC)層。
  10. 如申請專利範圍第9項所述之方法，其中形成該閘極接觸開口包含：蝕刻在該底部S/D層之第一部份上之至少一個鰭及在該底部S/D層之第二部份上之至少一個鰭之相鄰末端間的該等閘極接觸開口。
  11. 如申請專利範圍第10項所述之方法，其進一步包含：移除該第二OPL及該ARC層。
  12. 如申請專利範圍第11項所述之方法，其中形成該閘極接觸及該閘極接觸接合包含：在該閘極接觸開口中沉積一金屬以形成該閘極接觸，及在該隔離介電材料之經凹入部份中及在該較高ILD層之經凹入部份上沉積該金屬以形成該閘極接觸接合。
  13. 如申請專利範圍第12項所述之方法，其進一步包含：進行一或多個V0及M1金屬化，使得一電路徑在該閘極接觸接合上方形成且通過該閘極接觸接合電耦合至該閘極接觸。
  14. 如申請專利範圍第7項所述之方法，其中形成該隔離介電材包含：以隔離介電材料填充該經蝕刻部份； 移除位在該隔離介電材料之經填充部份之間的該較高ILD層以製造一初步閘極接觸開口；在該覆蓋層及第一OPL之經暴露之側壁上及在該初步閘極接觸開口之側壁上形成額外之隔離介電材料；及凹入該隔離介電材料位在相鄰鰭上及其等之間之一部份。
  15. 如申請專利範圍第14項所述之方法，其進一步包含：移除第一OPL；在該覆蓋層、該隔離介電材料上方及在該初步閘極接觸開口中形成第二OPL；及在該第二OPL上方形成一抗反射塗佈(ARC)層。
  16. 如申請專利範圍第15項所述之方法，其中形成該閘極接觸開口包含：在該底部S/D層之第一部份上之至少一個鰭及在該底部S/D層之第二部份上之至少一個鰭之相鄰末端之間蝕刻一後續閘極接觸開口，該後續閘極接觸開口包含該初步閘極接觸開口。
  17. 如申請專利範圍第16項所述之方法，其進一步包含：移除該第二OPL及該ARC層。
  18. 如申請專利範圍第17項所述之方法，其中形成該閘極接觸及該閘極接觸接合包含：在該後續閘極接觸開口中沉積一金屬以形成該閘極接觸，及在該隔離介電材料之經凹入部份中沉積該金屬以形成該閘極接觸接合。
  19. 如申請專利範圍第18項所述之方法，其進一步包含：進行一或多個V0及M1金屬化，使得一電路徑在該閘極接觸接合上方形成且通過該閘極接觸接合電耦合至該閘極接觸。
  20. 一種垂直式FinFET裝置，其在一主動區上方具有一閘極接觸，該裝置包含：一基板，其具有其上之一底部源極/汲極(S/D)層及自其垂直地延伸之複數個鰭；在該底部S/D層上方之一底部間隔層；在該底部間隔層上方之一高-k金屬閘極(HKMG)層；在該HKMG層上方之一頂部間隔層；在該等鰭之各者之一頂部表面上的一頂部S/D層；在該頂部S/D層上之至少兩個頂部S/D接觸，該至少兩個頂部S/D接觸係直接位在至少兩個相鄰鰭上；一較高層間介電(ILD)層，其圍繞該至少兩個頂部S/D接觸；在該至少兩個頂部S/D接觸之各者之一部份中在凹入之一部份內的一隔離介電材；在該凹入之其餘部份內的一閘極接觸接合；及自該閘極接觸接合之一底部表面垂直地延伸且接觸位在至少兩個鰭之相鄰末端間之該HKMG層之一部份的一閘極接觸。
TW108118082A 2018-06-26 2019-05-24 在垂直式ｆｉｎｆｅｔ的主動區形成閘極接觸的方法以及藉此而形成的結構 TWI691020B (zh)

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