CN107968054A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN107968054A
CN107968054A CN201710233180.1A CN201710233180A CN107968054A CN 107968054 A CN107968054 A CN 107968054A CN 201710233180 A CN201710233180 A CN 201710233180A CN 107968054 A CN107968054 A CN 107968054A
Authority
CN
China
Prior art keywords
layer
work function
function adjustment
fin
adjustment layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710233180.1A
Other languages
English (en)
Inventor
陈宜群
尹宗凡
邱意为
夏英庭
许立德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107968054A publication Critical patent/CN107968054A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供一种半导体结构的形成方法。在一实施例中,形成半导体结构的方法包括形成开口穿过绝缘层与形成第一功函数金属层于开口中。此方法亦包括使第一功函数金属层凹陷至开口中,以形成凹陷的第一功函数金属层;以及形成第二功函数金属层于开口中及凹陷的第一功函数金属层上。第二功函数调整层衬垫并悬于凹陷的第一功函数金属层上。

Description

半导体结构的形成方法
技术领域
本公开实施例涉及半导体结构的形成方法,更特别涉及具有阶状侧壁的功函数调整层与其形成方法。
背景技术
半导体装置用于多种电子应用,比如个人电脑、手机、数码相机、与其他电子设备。半导体装置的一般制作方法为依序沉积绝缘或介电层、导电层、与半导体层的材料于半导体基板上,并光刻图案化上述多种材料层以形成电路构件与单元于其上。
晶体管为用于半导体装置的单元。举例来说,在单一集成电路上可具有大量晶体管(比如数以百计、以千计、或以百万计的晶体管)。举例来说,用于半导体装置工艺的一般晶体管,为金属氧化物半导体场效晶体管。平面晶体管(如平面金属氧化物半导体场效晶体管)包含栅极介电物于基板中的沟道区上,以及栅极形成于栅极介电物上。晶体管的源极区与漏极区形成于沟道区的两侧上。
多栅极的场效晶体管为半导体技术中的最新发展。一种多栅极的场效晶体管可称作鳍状场效晶体管,其晶体管结构包含自集成电路的半导体表面垂直隆起的鳍状半导体材料。
发明内容
本公开一实施例提供的半导体结构的形成方法,包括:形成开口穿过绝缘层;形成第一功函数金属层于开口中;使第一功函数金属层凹陷至开口中,以形成凹陷的第一功函数金属层;以及形成第二功函数金属层于开口中及凹陷的第一功函数金属层上,且第二功函数调整层衬垫并悬于凹陷的第一功函数金属层上。
附图说明
图1是一些实施例中,一般鳍状场效晶体管的三维图。
图2、图3A、图3B、图4A、图4B、图5至图22、与图24至图26是一些实施例中鳍状场效晶体管于形成方法的中间阶段的剖视图。
图27至图29是一些实施例中,鳍状场效晶体管于形成方法的中间阶段的剖视图。
图23与图30是一些实施例中,功函数调整结构的放大图。
附图标记说明:
A-A、B-B 剖线
D1 第一深度
D2 第二深度
D3 第三深度
H 高度
LE 纵向尺寸
TE 横向尺寸
W 宽度
W1、W2 尺寸
20 鳍状场效晶体管
22、40 基板
24、44 隔离区
24a 主要表面
26、42 鳍状物
28 栅极介电物
30 栅极
32、34 源极/漏极区
42a、44a、44b、60a 上表面
46 虚置栅极介电物
48 虚置栅极
50 掩模
52 栅极间隔物
54、56 外延的源极/漏极区
58 蚀刻停止层
59 开口
60 底层间介电层
62 界面层
64 栅极介电层
66 第一子层
68 第二子层
70 第一功函数调整层
70-1、74-1、78-1 第一部分
70-2、74-2、78-2 第二部分
70a、74a、78a 表面
72 第一掩模
73、77、81 工艺
74 第二功函数调整层
75、79 悬突
76 第二掩模
78 第三功函数调整层
80 第三掩模
82 层状结构
84 导电材料
88 介电盖
90 较上层间介电层
92 接点
100 第一区
200 第二区
300 第三区
400 第四区
具体实施方式
下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说,形成第一构件于第二构件上的叙述包含两者直接接触,或两者之间隔有其他额外构件而非直接接触。此外,本公开的多种例子中可重复标号及/或符号,但这些重复仅用以简化与清楚说明,不代表不同实施例及/或设置之间具有相同标号及/或符号的单元之间具有相同的对应关系。
此外,空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件,而非局限于图示方向。元件亦可转动90°或其他角度,因此方向性用语仅用以说明图示中的方向。
多种实施例提供鳍状场效晶体管与平面晶体管及其形成方法,并说明鳍状场效晶体管的形成方法的中间阶段。一些实施例中的鳍状场效晶体管其形成方法采用栅极后制工艺。一些实施例可用于平面装置如平面场效晶体管。一些实施例说明一些变化的结构。本领域技术人员应理解其他调整亦属其他实施例的范畴。虽然下述实施例的方法的步骤以特定顺序说明,但多种实施例的其他方法可依逻辑采用其他顺序进行,且可包含比下述步骤数目更少或更多的步骤数目。
一些实施例可具有优点。通过形成具有阶状增加的侧壁的功函数调整层,在将导电材料填入开口时可避免或减少产生空洞。如此一来,阶状增加的功函数调整层可让导电材料(用以形成栅极结构)沉积至开口中时,可均匀的填入开口。此外,避免或实质上减少空洞,在回蚀刻导电材料时可避免或减少损伤沟道区(比如鳍状物中的沟道区)。
图1是一实施例中鳍状场效晶体管20的三维图。鳍状场效晶体管20包含鳍状物26于基板22上。鳍状场效晶体管20亦包含隔离区24。鳍状物26自基板22凸起,并自隔离区24的主要表面24a的平面向外延伸。在图1的例子中,鳍状物26亦延伸于相邻的隔离区24之间。栅极介电物28衬垫部分的鳍状物26(比如鳍状物26的部分侧壁)。栅极介电物28亦形成于鳍状物26的上表面(比如鳍状物26与基板22距离最远的表面)上。栅极30位于栅极介电物28上,且可覆盖隔离区24的主要表面24a。栅极介电物28或栅极30未覆盖的部分鳍状物26,可形成源极/漏极区32与34。如图1所示,源极/漏极区32与34相对于栅极介电物28与栅极30,分别位于鳍状物26相对的两侧。图1亦显示后续附图对应的剖线。剖线A-A穿过鳍状场效晶体管20的沟道、栅极介电物28、与栅极30。在一些实施例中,剖线A-A沿着鳍状物26的横轴。剖线B-B垂直于剖线A-A,并沿着鳍状物26的纵轴。举例来说,剖线B-B的方向为流经源极/漏极区32与34之间的电流方向。后续附图将对应这些剖线以清楚说明。
图2至图26是一实施例中,鳍状场效晶体管于其制作方法的中间阶段的剖视图。图2、图3A、与图4A沿着图1中的A-A剖线,差别在于包含多重鳍状物。图3B、图4B、与图5至图26沿着图1的的B-B剖线,差别在于包含多重鳍状场效晶体管。
图2显示基板40。基板40可与图1的基板22相同,其可为半导体基板如基体半导体基板、绝缘层上半导体基板、多层基板、组成渐变基板、或类似物。基板40可包含半导体材料如半导体元素(包含硅或锗)、半导体化合物或合金(包含下列中至少一者:SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、或GaInAsP)、或上述的组合。基板40可掺杂或未掺杂。在特定例中,基板40为基体硅基板。
如图3A与图3B图所示的一实施例,形成鳍状物42与隔离区44。图3A与图3B所示的每一鳍状物42可为图1所示的鳍状物26或其工艺的中间阶段。同样地,图3A与图3B所示的隔离区44可为图1所示的隔离区24或其工艺的中间阶段。在图3A与图3B中,鳍状物42自基板40形成并凸起。在一些实施例中,鳍状物42的形成方法可为蚀刻基板40以形成沟槽。蚀刻可为任何可接受的蚀刻工艺,比如反应性离子蚀刻、中子束蚀刻、类似方法、或上述的组合。蚀刻可为非等向。如图3A与图3B所示,每一鳍状物42具有横向尺寸TE(比如沿着鳍状物42的横轴量测的鳍状物厚度)与纵向尺寸LE(比如沿着鳍状物42的纵轴量测的鳍状物长度)。
如图3A与图3B所示,绝缘材料形成于相邻的鳍状物42之间,以形成隔离区44。绝缘材料可为氧化物如氧化硅、氮化物、类似物、或上述的组合,且其形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积(比如在远端等离子体系统中进行化学气相沉积为主的材料沉积,以及沉积后硬化以将沉积材料转变为另一材料如氧化物)、类似方法、或上述的组合。任何可接受的工艺形成的其他绝缘材料亦可用于隔离区。在此实施例中,绝缘材料为可流动的化学气相沉积形成的氧化硅。在形成绝缘材料后,可进行回火工艺。
如图3A与图3B所示,可进行平坦化工艺如化学机械研磨,以移除鳍状物42的上表面42a上的任何多余绝缘材料。在图3A与图3B所示的例子中,平坦化工艺可让鳍状物42的上表面42a与隔离区的上表面44a共平面(在工艺变异中)。鳍状物42的上表面42a可为远离基板40的主要表面。同样地,隔离区44的上表面44a可为远离基板40的主要表面。
虽然未特别图示,但可形成适当的阱区于至少一鳍状物42或基板40中。举例来说,p型阱区可形成于基板40的第一区100与第二区200中(见图3B与后续附图),以用于形成n型装置如n型鳍状场效晶体管;而n型阱区可形成于基板40的第三区300与第四区400中(见图3B与后续附图),以用于形成p型装置如p型鳍状场效晶体管。
举例来说,为形成p型阱于第一区100与第二区200中,可先形成光致抗蚀剂层于第一区100、第二区200、第三区300、与第四区400的鳍状物42与隔离区44上。接着可图案化光致抗蚀剂,以露出基板40的第一区100与第二区200,并保留光致抗蚀剂覆盖第三区300与第四区400。光致抗蚀剂的形成方法可为旋转涂布技术,且其图案化方法可采用可接受的光光刻技术。当图案化光致抗蚀剂后,可将p型杂质注入至第一区100与第二区200中,而光致抗蚀剂可作为掩模以实质上避免p型杂质注入至第三区300与第四区400中。p型杂质可为硼、BF2、或类似物,其注入至第一区100与第二区200中的浓度小于或等于1018cm-3(比如介于约1017cm-3至约1018cm-3之间)。在注入后可移除光致抗蚀剂,且其移除方法可为可接受的灰化工艺。
此外,为形成n型阱于第三区300与第四区400中,可先形成光致抗蚀剂层于第一区100、第二区200、第三区300、与第四区400的鳍状物42与隔离区44上。接着可图案化光致抗蚀剂,以露出基板40的第三区300与第四区400,并保留光致抗蚀剂覆盖第一区100与第二区200。光致抗蚀剂的形成方法可为旋转涂布技术,且其图案化方法可采用可接受的光光刻技术。当图案化光致抗蚀剂后,可将n型杂质注入至第三区300与第四区400中,而光致抗蚀剂可作为掩模以实质上避免n型杂质注入至第一区100与第二区200中。n型杂质可为磷、砷、或类似物,其注入至第三区300与第四区400中的浓度小于或等于1018cm-3(比如介于约1017cm-3至约1018cm-3之间)。在注入后可移除光致抗蚀剂,且其移除方法可为可接受的灰化工艺。
在注入p型杂质与n型杂质后,可进行回火以活化注入的p型杂质与n型杂质。回火后的注入区可形成p型阱于第一区100与第二区200中,以及n型阱于第三区300与第四区400中。
如图4A与图4B所示,可让隔离区44凹陷以形成浅沟槽隔离区。在一例中,图3A与图3B中的隔离区44其上表面44a,凹陷成图4A与图4B所示的上表面44b。隔离区44凹陷可让鳍状物42自隔离区44的上表面44b凸起。隔离区44的上表面44b,可为隔离区44远离基板40的主要表面。鳍状物42亦延伸于相邻的隔离区44之间。隔离区44的凹陷方法可采用可接受的蚀刻工艺,比如对隔离区44的材料具有蚀刻选择性的蚀刻工艺。换言之,蚀刻可消耗或移除隔离区44的材料,且实质上不影响鳍状物42的材料。举例来说,化学氧化物移除方法可用于使隔离区44凹陷。
图2、图3A、图3B、图4A、与图4B所示的工艺,仅为形成鳍状物42与隔离区44的例子之一。在其他实施例中,介电层可形成于图2所示的基板40的主要表面上;可蚀刻介电层以形成穿过介电层的沟槽;可外延成长外延鳍状物于沟槽中;且可使介电层凹陷,让同质外延及/或异质外延的结构自介电层凸起以形成外延的鳍状物。用于n型鳍状场效晶体管的外延成长材料或外延的鳍状结构,若不同于用于p型鳍状场效晶体管的外延成长材料或外延的鳍状结构,可让形成的晶体管具有额外优点。
如图5所示,虚置栅极介电物46、虚置栅极48、与衬垫虚置栅极48的栅极间隔物52可形成于鳍状物42上(比如形成于每一鳍状物42的纵向尺寸LE的部分上)。在形成虚置栅极介电物46、虚置栅极48、与栅极间隔物52时,先形成虚置介电层于鳍状物42上。举例来说,虚置介电层可为氧化硅、氮化硅、上述的组合、或类似物,且其形成方法可依据可接受的技术如化学气相沉积、热氧化、或类似技术进行沉积或热成长。接着可形成虚置栅极层于虚置介电层上,并形成掩模层于虚置栅极层上。虚置栅极层可沉积于虚置介电层上,其沉积方法可为化学气相沉积或类似方法。接着可平坦化虚置栅极层,其平坦化方法可为化学机械研磨。掩模层可沉积于虚置栅极层上,其沉积方法可为化学气相沉积或类似方法。举例来说,虚置栅极层可包含多晶硅,但亦可采用具有高蚀刻选择性的其他材料。举例来说,掩模层可包含氮化硅、氮氧化硅、氮碳化硅、或类似物。
如图5所示,可采用可接受的光光刻与蚀刻技术图案化掩模层,以形成掩模50。接着可采用可接受的蚀刻技术,将掩模50的图案转移至虚置栅极层与虚置介电层,以分别自虚置栅极层与虚置介电层形成虚置栅极48与虚置栅极介电物46。上述蚀刻可包含可接受的非等向蚀刻,比如反应性离子蚀刻、中子束蚀刻、或类似方法。每一虚置栅极48及虚置栅极介电物46的宽度W,可介于约10nm至约300nm之间(如约16nm)。用于个别鳍状物42的每一虚置栅极48与虚置栅极介电物46,其组合的高度H可介于约40nm至约100nm之间(如约70nm)。高度H对宽度W的高宽比可介于约0.1至约10之间,比如约6。虚置栅极48覆盖鳍状物42的沟道区。虚置栅极48亦可具有纵向部分(实质上垂直于每一鳍状物42的纵向尺寸LE的部分),其覆盖每一鳍状物42的横向尺寸TE的部分。
虽然未特别图示,但可进行注入以形成轻掺杂源极/漏极区。与前述图3A与图3B中的注入类似,比如可形成掩模如光致抗蚀剂于第三区300与第四区400上以露出第一区100与第二区200,并可将n型杂质注入至第一区100与第二区200中露出的鳍状物42中。接着可移除掩模。之后可形成掩模如光致抗蚀剂于第一区100与第二区200上以露出第三区300与第四区400,并可将p型杂质注入至第三区300与第四区400中露出的鳍状物42中。接着可移除掩模。n型杂质可为任何前述的n型杂质或其组合,而p型杂质可为任何前述的p型杂质或其组合。轻掺杂源极/漏极区的杂质浓度可介于约1015cm-3至1016cm-3之间。回火可用以活化注入的杂质。
如图5所示,沿着虚置栅极48与虚置栅极介电物48的侧壁形成栅极间隔物52。栅极间隔物52的形成方法可为沉积(如顺应性的沉积,例如化学气相沉积或类似方法)材料后,接着非等向蚀刻材料。栅极间隔物52的材料可为氮化硅、氮碳化硅、上述的组合、或类似物。
如图6所示,外延的源极/漏极区54与56可形成于鳍状物42的源极/漏极区中。在第一区100与第二区200中,外延的源极/漏极区54形成于鳍状物42的源极/漏极区中,因此每一鳍状物42的虚置栅极48位于一对外延的源极/漏极区54之间。在第三区300与第四区400中,外延的源极/漏极区56形成于鳍状物42的源极/漏极区中,因此每一鳍状物42的虚置栅极48位于一对外延的源极/漏极区56之间。
第一区100与第二区200中,外延的源极/漏极区54可用于n型装置,且其形成方法可为以硬掩模掩模第三区300与第四区400。接着蚀刻第一区100与第二区200中鳍状物42的源极/漏极区,以形成凹陷。上述蚀刻可为选择性蚀刻鳍状物42的任何合适蚀刻,其可为非等向。接着可外延成长第一区100与第二区200中外延的源极/漏极区54于凹陷中。外延成长可采用有机金属化学气相沉积、原子束外延、液相外延、气相外延、类似方法、或上述的组合。外延的源极/漏极区54可包含任何可接受的材料,比如适用于n型鳍状场效晶体管的材料。举例来说,外延的源极/漏极区54可包含硅、SiC、SiCP、SíP、或类似物。外延的源极/漏极区54可具有自鳍状物的外侧表面隆起的表面,且可具有晶面。接着可移除掩模,其移除方法可采用选择性蚀刻掩模材料的蚀刻工艺。
第三区300与第四区400中,外延的源极/漏极区56可用于p型装置,且其形成方法可为以硬掩模掩模第一区100与第二区200。接着蚀刻第三区300与第四区400中鳍状物42的源极/漏极区,以形成凹陷。蚀刻可为选择性蚀刻鳍状物42的任何合适蚀刻,且可为非等向。接着可外延成长第三区300与第四区400中外延的源极/漏极区56于凹陷中。外延成长可采用有机金属化学气相沉积、原子束外延、液相外延、气相外延、类似方法、或上述的组合。外延的源极/漏极区56可包含任何可接受的材料,比如适用于p型鳍状场效晶体管的材料。举例来说,外延的源极/漏极区56可包含SiGe、SiGeB、Ge、GeSn、或类似物。外延的源极/漏极区56可具有自鳍状物的外侧表面隆起的表面,且可具有晶面。接着可移除掩模,其移除方法可采用选择性蚀刻掩模材料的蚀刻工艺。
外延的源极/漏极区54与56可注入杂质,其与前述形成轻掺杂源极/漏极区的工艺(对应图5)类似,之后可进行回火。外延的源极/漏极区54与56的杂质浓度可介于约1019cm-3至约1021cm-3之间。用于第一区100与第二区200中的源极/漏极区(如用于n型装置)的n型杂质可为任何前述的n型杂质,而用于第三区300与第四区400中的源极/漏极区(如用于p型装置)的p型杂质可为任何前述的p型杂质。在其他实施例中,可在成长外延的源极/漏极区54与56时,进行临场掺杂。
如图6所示,蚀刻停止层58形成于外延的源极/漏极区54与56、栅极间隔物52、掩模50、与隔离区44上。在一些实施例中,蚀刻停止层58可包含氮化硅、氮碳化硅、或类似物,其形成方法可采用原子层沉积、化学气相沉积、类似方法、或上述的组合。底层间介电层60沉积于蚀刻停止层58上。底层间介电层60可为最靠近鳍状物42的介电层,且可包含磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物,且其沉积方法可为任何合适方法如化学气相沉积、等离子体增强化学气相沉积、可流动的化学气相沉积、类似方法、或上述的组合。
如图7所示,进行平坦化工艺如化学机械研磨,使底层间介电层60的上表面60a与虚置栅极48的上表面齐平。底层间介电层60的上表面60a可为远离基板40的主要表面。化学机械研磨亦可移除虚置栅极48上的掩模50与蚀刻停止层58。综上所述,可自底层间介电层60露出虚置栅极48的上表面。通过一或多道蚀刻步骤,可移除虚置栅极48与虚置栅极介电物46,以形成栅极间隔物52(如栅极间隔物52的内侧壁)与鳍状物42的上表面42a所定义的凹陷(穿过底层间介电层60)。由于凹陷是由移除的虚置栅极48与虚置栅极介电物46所定义,因此栅极间隔物52与鳍状物42的上表面42a所定义的每一凹陷,其深宽比对应图5中的高度H与宽度W。每一沟道区位于个别鳍状物42其相邻的一对外延的源极/漏极区54与56之间。一或多道选择性蚀刻虚置栅极48与虚置栅极介电物46的蚀刻步骤,可为干蚀刻或湿蚀刻。在蚀刻步骤中,虚置栅极介电物46可作为蚀刻虚置栅极48时的蚀刻停止层。在移除虚置栅极48后,接着可蚀刻虚置栅极介电物46。虽然未特别图示,但用于底层间介电层60与虚置栅极介电物46的材料类似,因此移除虚置介电物46时亦会回蚀刻底层间介电层60或使其凹陷,使蚀刻停止层58与栅极间隔物52中至少一者自底层间介电层60的上表面60a凸起。
界面层62形成于每一凹陷中,以及鳍状物42的上表面42a上。举例来说,界面层62可为热氧化或类似方法形成的氧化物或类似物。界面层62的厚度可介于约至约之间,比如约接着形成栅极介电层64于底层间介电层60的上表面上,其亦沿着栅极间隔物52的侧壁(如内侧壁)形成,且位于界面层62上。在一些实施例中,栅极介电层64包含高介电常数介电材料。在这些实施例中,栅极介电层64的介电常数可大于约7.0,且可包含下述金属的金属氧化物或硅酸盐:Hf、Al、Zr、La、Ma、Ba、Ti、Pb、与上述的组合。栅极介电层64的形成方法可采用原子层沉积、化学气相沉积、原子束沉积、类似方法、或上述的组合。栅极介电层64的厚度可介于约至约之间,比如约
接着形成盖层于栅极介电层64上。在此实施例中,盖层包含第一子层66与第二子层68。然而在其他实施例中,盖层可为单层或包含额外子层。盖层可作为阻挡层,以避免后续沉积的含金属材料扩散至栅极介电层64或底层间介电层60中。此外,若第一子层66的组成与功函数调整层的材料相同时,第二子层68可在形成功函数调整层(又称作功函数金属层)于第一区100、第二区200、第三区300、与第四区400中时作为蚀刻停止层,此部分将详述于下。
第一子层66可包含氮化钛或类似物,其沉积于栅极介电层64上的方法可为原子层沉积、化学气相沉积、或类似方法。第二子层68可包含氮化钽或类似物,其沉积于第一子层66上的方法可为原子层沉积、化学气相沉积、或类似方法。盖层的厚度可介于约至约之间,比如约在此实施例中,第一子层66的厚度可介于约至约之间,比如约第二子层68的厚度可介于约至约之间,比如约在图7所示的例子中,形成界面层62、栅极介电层64、与盖层(如第一子层66与第二子层68)后的结构中,盖层(如第二子层68)定义的开口59穿过底层间介电层60,并形成于每一鳍状物42上。
如图8所示,第一功函数调整层70形成于盖层上,比如形成于第二子层68上。第一功函数调整层70可衬垫开口59(如开口59的侧壁与下表面),亦可形成于开口59以外的部分第二子层68上。第一功函数调整层70可为任何可接受的材料,以调整装置的功函数至本公开实施例的装置所需的数值。第一功函数调整层70的沉积方法可为任何可接受的沉积工艺。在一些实施例中,第一功函数调整层70可包含原子层沉积、化学气相沉积、或类似方法沉积的钛、钛铝、碳化钽、氮化钛铝、氮化碳钽、氮化钽硅、或类似物。第一功函数调整层70的厚度可介于约至约之间,比如约
如图9所示,第一掩模72形成于第一功函数调整层70上。在图9所示的一些实施例中,第一掩模72填入第一功函数调整层70衬垫的开口59中。第一掩模72亦形成于开口59以外的部分第一功函数调整层70上。举例来说,第一掩模72形成于第一功函数调整层70其远离基板40的表面70a上。第一功函数调整层70的表面70a,可为第一功函数调整层远离基板40的主要表面。在一些实施例中,第一掩模72可为底抗反射涂层。在这些实施例中,底抗反射涂层可包含原子层沉积、化学气相沉积、或类似方法沉积的氧化硅、氮氧化硅、或类似物。在其他实施例中,第一掩模72可为旋转涂布技术形成的光致抗蚀剂。
如图10所示,可使第一掩模72凹陷至第一功函数调整层70衬垫的开口59中。上述方法可由选择性移除第一掩模72的工艺73完成。换言之,工艺73仅消耗或移除第一掩模72的材料,而不消耗或实质上不影响第一功函数调整层70的材料。使第一掩模72凹陷后,第一功函数调整层70衬垫的开口59其部分填有第一掩模72。衬垫开口59的第一功函数调整层70,其具有与鳍状物42相邻的第一部分70-1,以及远离鳍状物42的第二部分70-2,因此第一部分70-1位于鳍状物42与第二部分70-2之间。如图10所示,第一掩模72覆盖第一部分70-1而未覆盖第二部分70-2,即露出第二部分70-2。在第一掩模72为底抗反射涂层的实施例中,工艺73可为等向蚀刻工艺与湿式蚀刻工艺中的至少一者。在这些实施例中,可回蚀刻第一掩模72,且可经由工艺旋钮调整回蚀刻(如工艺73)消耗第一掩模72的速率,以控制第一掩模72的蚀刻量。在第一掩模72为光致抗蚀剂的实施例中,工艺73可为灰化工艺。
如图11所示,可进行选择性蚀刻第一功函数调整层70的工艺,以移除露出的部分第一功函数调整层70。换言之,此蚀刻工艺移除或消耗第一功函数调整层70的材料,且实质上不消耗或影响盖层(如第二子层68)的材料。如此一来,盖层(如第二子层68)在此蚀刻中可作为蚀刻停止层。如图11所示,移除衬垫开口59的第一功函数调整层70其第二部分70-2,并移除开口59以外的部分第一功函数调整层70。如此一来,保留第一功函数调整层70的第一部分70-1(因被第一掩模72覆盖保护而免于蚀刻)。如图12所示,采用与前述图10中的工艺73类似的工艺,移除第一掩模72。如此一来,第一功函数调整层70将衬垫部分的开口59。举例来说,第一功函数调整层70衬垫开口59的较下部分(如开口59其靠近鳍状物42的部分),而开口59的较上部分(如开口59其远离鳍状物42的部分)则不具有第一功函数调整层70。开口59的较上部分,将具有盖层(如第二子层68)定义的侧壁。
如图13所示,接着形成第二功函数调整层74于露出的部分盖层(如第二子层68)上,以及保留于开口59中的第一功函数调整层70上。第二功函数调整层74可为任何可接受的材料,以调整装置的功函数至本公开实施例的装置所需的数值。第二功函数调整层74的沉积方法可为任何可接受的沉积工艺。在一些实施例中,第二功函数调整层74可包含原子层沉积、化学气相沉积、或类似方法沉积的氮化钛或类似物。第二功函数调整层74的厚度可介于约至约之间,比如约
在第二功函数调整层74形成于第一功函数调整层70及露出的部分盖层上之后,第二功函数调整层74将具有衬垫及悬于第一功函数调整层70的部分上。悬突75位于开口59中。第二功函数调整层74亦可衬垫开口59的侧壁(由盖层如第二子层68定义)。如此一来,位于开口59中的部分第二功函数调整层74可具有阶状,如图13所示。
如图14所示,第二掩模76形成于第二功函数调整层74上。在图14所示的一些实施例中,第二掩模76填入开口59中,亦形成于开口59以外的部分第二功函数调整层74上。举例来说,第二掩模76形成于第二功函数调整层74其远离基板40的表面74a上。在一些实施例中,第二掩模76的材料与形成方法可与前述的第一掩模72的材料与形成方法类似。
如图15所示,可使第二掩模76凹陷至第二功函数调整层74衬垫的开口59中。此凹陷化步骤可由工艺77完成,其可选择性地移除第二掩模76。换言之,工艺77消耗或移除第二掩模76的材料,但不消耗或实质上影响第二功函数调整层74的材料。使第二掩模76凹陷的结果是部分开口59填有第二掩模76。第二掩模76亦覆盖第二功函数调整层74的悬突75。衬垫开口59的第二功函数调整层74具有与鳍状物42相邻的第一部分74-1,与远离鳍状物的第二部分74-2,因此第一部分74-1位于鳍状物42与第二部分74-2之间。第二功函数调整层74的第一部分74-1包含衬垫与悬于第一功函数调整层70的第一部分70-1上的部分,以及衬垫开口59的较下侧壁(由盖层如第二子层68所定义)的部分。如图15所示,第二掩模76仍覆盖第一部分74-1而未覆盖第二部分74-2,且露出第二部分74-2。在第二掩模76为底抗反射涂层的实施例中,工艺77可为等向蚀刻工艺与湿式蚀刻工艺中的至少一者。在这些实施例中,可回蚀刻第二掩模76,且可经由工艺旋钮调整回蚀刻(如工艺77)消耗第二掩模76的速率,以控制第二掩模76的蚀刻量。在第二掩模76为光致抗蚀剂的实施例中,工艺77可为灰化工艺。
如图16所示,可进行选择性蚀刻第二功函数调整层74的工艺,以移除露出的部分第二功函数调整层74。换言之,此蚀刻工艺移除或消耗第二功函数调整层74的材料,且实质上不消耗或影响盖层(如第二子层68)的材料。如此一来,盖层(如第二子层68)在此蚀刻中可作为蚀刻停止层。如图16所示,移除衬垫开口59的第二功函数调整层74其第二部分74-2,并移除开口59以外的部分第二功函数调整层74。如此一来,保留第二功函数调整层74的第一部分74-1(因被第二掩模76覆盖保护而免于蚀刻)。如图17所示,采用与前述图10中的工艺73类似的工艺,移除第二掩模76。
如图18所示,接着形成第三功函数调整层78于露出的部分盖层(如第二子层68)上,以及保留于开口59中的第二功函数调整层74上。第三功函数调整层78可为任何可接受的材料,以调整装置的功函数至本公开实施例的装置所需的数值。第三功函数调整层78的沉积方法可为任何可接受的沉积工艺。在一些实施例中,第三功函数调整层78可包含原子层沉积、化学气相沉积、或类似方法沉积的氮化钛或类似物。第三功函数调整层78的厚度可介于约至约之间,比如约
在第三功函数调整层78形成于第二功函数调整层74及露出的部分盖层上之后,第三功函数调整层78将具有衬垫及悬于第二功函数调整层74上的部分。悬突79位于开口59中。第三功函数调整层78亦可衬垫开口59的侧壁(由盖层如第二子层68定义)。如此一来,位于开口78中的部分第三功函数调整层78可具有阶状,如图18所示。
如图19所示,第三掩模80形成于第三功函数调整层78上。在图19所示的一些实施例中,第三掩模80填入开口59中,亦形成于开口59以外的部分第三功函数调整层78上。举例来说,第三掩模80形成于第三功函数调整层78其远离基板40的表面78a上。在一些实施例中,第三掩模80的材料与形成方法可与前述的第一掩模72的材料与形成方法类似。
如图20所示,可使第三掩模80凹陷至第三功函数调整层78衬垫的开口59中。此凹陷化步骤可由工艺81完成,其可选择性地移除第三掩模80。换言之,工艺81消耗或移除第三掩模80的材料,但不消耗或实质上影响第三功函数调整层78的材料。使第三掩模80凹陷的结果是部分开口59填有第三掩模80。第三掩模80亦覆盖第三功函数调整层78的悬突79。衬垫开口59的第三功函数调整层78具有与鳍状物42相邻的第一部分78-1,与远离鳍状物的第二部分78-2,因此第一部分78-1位于鳍状物42与第二部分78-2之间。第三功函数调整层78的第一部分78-1包含衬垫与悬于第二功函数调整层74的第一部分74-1上的部分,以及衬垫开口59的较下侧壁(由盖层如第二子层68所定义)的部分。如图20所示,第三掩模80仍覆盖第一部分78-1而未覆盖第二部分78-2,且露出第二部分78-2。在第三掩模80为底抗反射涂层的实施例中,工艺81可为等向蚀刻工艺与湿式蚀刻工艺中的至少一者。在这些实施例中,可回蚀刻第三掩模80,且可经由工艺旋钮调整回蚀刻(如工艺81)消耗第三掩模80的速率,以控制第三掩模80的蚀刻量。在第三掩模80为光致抗蚀剂的实施例中,工艺81可为灰化工艺。
如图21所示,可进行选择性蚀刻第三功函数调整层78的工艺,以移除露出的部分第三功函数调整层78。换言之,此蚀刻工艺移除或消耗第三功函数调整层78的材料,且实质上不消耗或影响盖层(如第二子层68)的材料。如此一来,盖层(如第二子层68)在此蚀刻中可作为蚀刻停止层。如图21所示,移除衬垫开口59的第三功函数调整层78其第二部分78-2,并移除开口59以外的部分第三功函数调整层78。如此一来,保留第三功函数调整层78的第一部分78-1(因被第三掩模80覆盖保护而免于蚀刻)。
如图22所示,蚀刻露出的部分栅极介电层64与盖层(包含第一子层66与第二子层68),且上述蚀刻可采用第三掩模80作为掩模。如此一来,可形成层状结构82于第一区100、第二区200、第三区300、与第四区400中。举例来说,上述蚀刻可为干蚀刻与湿蚀刻,且可选择性地蚀刻栅极介电层64与盖层的材料,且实质上不消耗或影响功函数调整层的第一部分70-1、74-1、与78-1。可调整工艺参数以达图22中的结构。在移除露出的部分栅极介电层64与盖层之后,采用与前述图10的工艺73类似的工艺移除第三掩模80。
图23是形成于第四区400中的层状结构82其放大图,以清楚显示形成其中的层状物。如图23所示,层状结构82对应底层间介电层60的上表面60a,向下凹陷第一深度D1(其可小于或等于约50nm)。在图23所示的一些实施例中,第三功函数调整层78的第一部分78-1离基板40最远的表面,其相对于底层间介电层60的上表面60a凹陷第一深度D1。如图23所示,第二功函数调整层74的第一部分74-1离基板40最远的表面,其相对于底层间介电层60的上表面60a凹陷第二深度D2。在一些实施例中,第一深度D1可比第二深度D2少约5%至约50%。如图23所示,第一功函数调整层70的第一部分70-1离基板40最远的表面,其相对于底层间介电层60的上表面60a凹陷第三深度D3。在一些实施例中,第二深度D2可比第三深度D3少约5%至约50%。
如图5至图22所示的制作流程,在回蚀刻第一、第二、与第三功函数调整层70、74、与78之后,可进行回蚀刻使第一、第二、与第三功函数调整层70、74、与78凹陷至开口59中。通过控制回蚀刻工艺,可维持悬突75与79于开口59中,以形成层状结构82。层状结构82包含功函数调整层的第一部分70-1、74-1、与78-1,且其具有阶状(在工艺变数中)。换言之,层状结构82的侧壁呈阶状增加。图23所示的层状结构82的侧壁形状,可与用于栅极结构的功函数调整层的其他形成方法所得的结构相较。后者的层状结构的侧壁与栅极间隔物52的内侧形状类似,并不具有阶状增加的特征(即实质上平行于栅极间隔物52的侧壁)。具有阶状增加的侧壁的层状结构82的功效,在于将导电材料填入开口59时,可避免或实质上减少空洞形成。这是因为尺寸W1(层状结构82的顶部)比尺寸W2(层状结构82的底部)大了约20%至50%。如此一来,阶状增加的侧壁可在导电材料(如形成栅极结构)沉积至开口59中时,让导电材料更均匀的填入开口59中。此外,由于可避免或实质上减少空洞,因此在回蚀刻导电材料时可避免或实质上减少鳍状物42的损伤。在一些实施例中,尺寸W2可介于约5nm至约20nm之间,但亦可为其他可能尺寸。
如图24所示,导电材料84沉积于层状结构82上的开口中,以及底层间介电层60上。导电材料84可包含金属如钨、铝、钴、钌、上述的组合、或类似物。在一些其他例中,导电材料84可包含多晶硅。导电材料84的沉积方法可为化学气相沉积、物理气相沉积、类似方法、或上述的组合。举例来说,用以沉积导电材料84的化学气相沉积,可为低压化学气相沉积或等离子体增强化学气相沉积。导电材料84至少填入层状结构82未填满的部分开口59。导电材料84与层状结构82可一起形成栅极结构,其可用于鳍状物42。
接着可进行平坦化工艺如化学机械研磨,以移除底层间介电层60的上表面上的多余部分导电材料84。通过控制回蚀刻以选择性地移除导电材料84(及可能选择性地移除层间结构82),可使导电材料84自层间介电层60的上表面向下凹陷,以形成图25所示的栅极结构。
在图26中,介电盖88形成于导电材料84与层状结构82上。为形成介电盖88,可沉积盖介电层于导电材料84与层间结构82上的开口的其余部分中,以及底层间介电层60的上表面上。盖介电层可包含氮化硅、氮化碳硅、或类似物,且其形成方法可采用化学气相沉积、等离子体增强化学气相沉积、或类似方法。接着可平坦化(如化学机械研磨)盖介电层以形成介电盖,且介电盖的上表面与底层间介电层60的上表面共平面。
较上层间介电层90可沉积于底层间介电层60及介电盖88上,而接点92可形成以穿过较上层间介电层90、底层间介电层60、与蚀刻停止层58以达外延的源极/漏极区54与56。较上层间介电层90的组成可为介电材料如磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物,且其沉积方法可为任何合适方法如化学气相沉积或等离子体增强化学气相沉积。用于接点92的开口可形成穿过较上层间介电层90、底层间介电层60、与蚀刻停止层58。开口的形成方法可采用可接受的光光刻与蚀刻技术。衬垫如扩散阻挡层、粘着层、或类似物,以及导电材料可形成于开口中。衬垫可包含钛、氮化钛、钽、氮化钽、或类似物。导电材料可为铜、铜合金、银、金、钨、铝、镍、或类似物。可进行平坦化工艺如化学机械研磨,以自较上层间介电层90的表面移除多余材料。保留的衬垫与导电材料,即形成接点92于开口中。可进行回火以分别形成硅化物于外延的源极/漏极区54与56以及接点92之间的界面处。
虽然未特别图示,但本领域技术人员应理解,可在图26中的结构上进行后续工艺。举例来说,可形成多种金属间介电层与对应的金属化层于较上层间介电层90上。
前述附图中的制作流程,仅为形成鳍状场效晶体管的中间阶段的一例。形成鳍状场效晶体管的中间阶段的另一例如图27至图30所示。举例来说,图27与图18相同,且图27中的结构其形成方法可采用前述图2、图3B、图4B、与图5至图18中的一些或全部步骤。如图27所示,第三功函数调整层78可形成于露出的部分盖层上(如形成于第二子层68上),且形成于保留于开口59中的第二功函数调整层74其第一部分74-1上。
如图28所示,导电材料84沉积于开口59中(比如填入开口59)。如图28所示,导电材料84亦可位于底层间介电层60上,因此第三功函数调整层78、盖层(如第一子层66与第二子层68)、以及栅极介电层64位于导电材料84与底层间介电层60之间。换言之,导电材料84可具有一部分位于开口中,以及另一部分位于开口59以外且位于第三功函数调整层78上。
如图29所示,接着可进行平坦化工艺如化学机械研磨,以移除开口59以外及底层间介电层60上部分的导电材料84、第三功函数调整层78、盖层(第一子层66与第二子层68)、以及栅极介电层64。如此一来,层状结构82与导电材料84一起形成栅极结构,且其表面与底层间介电层60的上表面共平面。
图30是图29中的栅极结构其放大图。在图30中的例子,层状结构82相对于底层间介电层60的上表面60a凹陷的第一深度D1可为约0nm(因为层状结构82的上表面与底层间介电层60的上表面实质上共平面。)。在图30所示的例子中,第二深度D2可介于约100nm至约1000nm之间,而第三深度D3可介于约200nm至约2000nm之间。自图29开始的制作流程,可与前述图26中的制作流程类似。特别的是,介电盖88可形成于栅极结构(包含导电材料84与层状结构82)上,而较上层间介电层90可形成于底层间介电层60上。之后可形成接点92穿过较上层间介电层90、底层间介电层60、与蚀刻停止层58,以达外延的源极/漏极区54与56。
一些实施例可具有优点。通过形成具有阶状增加的侧壁的功函数调整层,在将导电材料填入开口时可避免或减少产生空洞。如此一来,阶状增加的功函数调整层可让导电材料(用以形成栅极结构)沉积至开口中时,可均匀的填入开口。此外,避免或实质上减少空洞,在回蚀刻导电材料时可避免或减少损伤沟道区(比如鳍状物中的沟道区)。
在一实施例中,方法可包括:形成开口穿过绝缘层,以及形成第一功函数金属层于开口中。此方法亦包括使第一功函数金属层凹陷至开口中,以形成凹陷的第一功函数金属层。第二功函数金属层形成于开口中及凹陷的第一功函数金属层上。第二功函数调整层衬垫并悬于凹陷的第一功函数金属层上。
在一些实施例中,上述方法的开口定义晶体管的栅极结构的位置。
在一些实施例中,上述方法还包括:使第二功函数金属层凹陷至开口中,以形成凹陷的第二功函数金属层,且包陷的第二功函数金属层衬垫并悬于凹陷的第一功函数金属层上。
在一些实施例中,上述方法还包括:将一导电材料填入开口中,且该导电材料覆盖凹陷的第一功函数金属层与凹陷的第二功函数金属层。
在一些实施例中,上述方法形成开口穿过绝缘层的步骤包括:形成虚置栅极结构于基板上;沿着虚置栅极结构的相反两侧形成栅极间隔物;移除虚置栅极结构以形成凹陷;形成栅极介电物于凹陷中;以及形成阻挡层于栅极介电物上,且阻挡层定义开口的侧壁。
在一些实施例中,上述方法使第一功函数金属层凹陷至开口中的步骤包括:以阻挡层作为蚀刻停止层,蚀刻第一功函数金属层。
在一些实施例中,上述方法使第一功函数金属层凹陷至开口中,以形成凹陷的第一功函数金属层的步骤包括:将掩模填入开口,且掩模位于绝缘层上;使掩模凹陷至开口中,以露出与开口嘴部相邻的部分的第一功函数金属层,且该掩模覆盖远离开口嘴部的部分的第一功函数金属层;以及移除露出的部分第一功函数金属层。
在一些实施例中,上述方法移除露出的部分第一功函数金属层的步骤,包括选择性移除第一功函数金属层的材料的蚀刻工艺。
在一实施例中,方法可包括形成开口于层间介电物中,其可位于基板上。上述方法亦包括形成第一功函数调整层于开口中,以及蚀刻第一功函数调整层,以形成凹陷的第一功函数调整层于开口中。上述方法亦包括沿着开口中凹陷的第一功函数调整层与开口的露出表面,形成第二功函数调整层。上述方法亦包括蚀刻第二功函数调整层,以形成凹陷的第二功函数调整层,且凹陷的第二功函数调整层衬垫并悬于凹陷的第一功函数调整层上,且凹陷的第二功函数调整层更衬垫与基板相邻的部分开口。上述方法亦包括形成电极于凹陷的第二功函数调整层上及开口中。
在一些实施例中,上述方法的电极包含金属栅极。
在一些实施例中,上述方法还包括:沿着开口中凹陷的第二功函数调整层以及开口的露出表面,形成第三功函数调整层;以及蚀刻第三功函数调整层,以形成凹陷的第三功函数调整层,其中凹陷的第三功函数调整层衬垫且悬于凹陷的第二功函数调整层上,且凹陷的第三功函数调整层亦衬垫与基板相邻的部分开口。
在一些实施例中,上述方法形成开口于层间介电物中的步骤包括:形成虚置栅极结构于基板上;形成第一源极/漏极区与第二源极/漏极区于基板中及虚置栅极结构的相反两侧上;形成层间介电物于基板上并围绕虚置栅极结构;移除虚置栅极结构,以形成穿过层间介电物的凹陷;以及形成层状结构于凹陷中,且层状结构包含沿着凹陷的侧壁与底部的栅极介电物,以及沿着栅极介电物的盖层,且盖层定义开口。
在一些实施例中,上述形成第一功函数调整层的步骤包括沉积工艺。
在一些实施例中,上述方法蚀刻第二功函数调整层以形成凹陷的功函数调整层的步骤包括:沉积蚀刻掩模于开口中及层间介电物其远离基板的主要表面上;使蚀掩模凹陷至开口中以形成凹陷的蚀刻掩模,其中凹陷的蚀刻掩模露出开口中的部分第二功函数调整层,并覆盖第二功函数调整层的悬突,以及以蚀刻掩模作为掩模,蚀刻露出的第二功函数调整层。
在一实施例中,结构可包括第一源极/漏极区与第二源极/漏极区位于基板中。结构亦包括栅极结构位于基板上且位于第一源极/漏极区与第二源极/漏极区之间。栅极结构包括:栅极介电物;栅极;与功函数调整结构位于栅极介电物与栅极之间。功函数调整结构的侧壁分为第一尺寸部分与第二尺寸部分,远离基板的第一尺寸部分与基板之间隔有第二尺寸部分,且靠近基板的第二尺寸部分小于第一尺寸部分。
在一些实施例中,上述结构的功函数调整结构包括多个功函数调整层。
在一些实施例中,功函数调整结构的侧壁具有实质上阶状增加的形状。
在一些实施例中,上述结构的功函数调整结构包括第一功函数调整层形成于栅极介电物上;第二功函数调整层衬垫且悬于第一功函数调整层上;以及第三功函数调整层衬垫且悬于第二功函数调整层上。
在一些实施例中,上述方法的功函数调整结构其远离基板的表面,相对于栅极介电物为凹陷。
在一些实施例中,上述方法的第一尺寸部分比第二尺寸部分大了约20%至约50%。
上述实施例的特征有利于本领域技术人员理解本公开。本领域技术人员应理解可采用本公开作基础,设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本领域技术人员亦应理解,这些等效置换并未脱离本公开精神与范畴,并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体结构的形成方法,包括:
形成一开口穿过一绝缘层;
形成一第一功函数金属层于该开口中;
使该第一功函数金属层凹陷至该开口中,以形成一凹陷的第一功函数金属层;以及
形成一第二功函数金属层于该开口中及该凹陷的第一功函数金属层上,且该第二功函数调整层衬垫并悬于该凹陷的第一功函数金属层上。
CN201710233180.1A 2016-10-19 2017-04-11 半导体结构的形成方法 Pending CN107968054A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/297,850 US10269917B2 (en) 2016-10-19 2016-10-19 Method of forming a FinFET with work function tuning layers having stair-step increment sidewalls
US15/297,850 2016-10-19

Publications (1)

Publication Number Publication Date
CN107968054A true CN107968054A (zh) 2018-04-27

Family

ID=61904127

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710233180.1A Pending CN107968054A (zh) 2016-10-19 2017-04-11 半导体结构的形成方法

Country Status (3)

Country Link
US (3) US10269917B2 (zh)
CN (1) CN107968054A (zh)
TW (1) TWI760330B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464758A (zh) * 2017-09-07 2017-12-12 上海华力微电子有限公司 一种半导体器件的形成方法
CN111834445A (zh) * 2019-04-22 2020-10-27 格芯公司 场效应晶体管的金属栅极及方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269917B2 (en) * 2016-10-19 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET with work function tuning layers having stair-step increment sidewalls
US11114347B2 (en) 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10283417B1 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10636890B2 (en) * 2018-05-08 2020-04-28 Globalfoundries Inc. Chamfered replacement gate structures
US11404327B2 (en) * 2019-09-09 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method of forming same
US11289579B2 (en) * 2019-09-29 2022-03-29 Applied Materials, Inc. P-type dipole for p-FET
US11251092B2 (en) * 2020-06-29 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of a semiconductor device and method of forming same
US11456384B2 (en) 2020-07-06 2022-09-27 Globalfoundries U.S. Inc. Fin-based laterally diffused structure having a gate with two adjacent metal layers and method for manufacturing the same
US11640983B2 (en) * 2020-08-14 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070254453A1 (en) * 2006-04-30 2007-11-01 Semiconductor Manufacturing International (Shanghai) Corporation Method of Improving a Shallow Trench Isolation Gapfill Process
US20070262451A1 (en) * 2006-05-09 2007-11-15 Willy Rachmady Recessed workfunction metal in CMOS transistor gates
JP2009122542A (ja) * 2007-11-16 2009-06-04 Canon Inc 撮像装置
US20110147853A1 (en) * 2009-12-18 2011-06-23 United Microelectronics Corporation Method of Forming an Electrical Fuse and a Metal Gate Transistor and the Related Electrical Fuse
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device
US20130020657A1 (en) * 2011-07-22 2013-01-24 United Microelectronics Corp. Metal oxide semiconductor transistor and method of manufacturing the same
US20130056836A1 (en) * 2011-09-01 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques Providing Metal Gate Devices with Multiple Barrier Layers
US20140035045A1 (en) * 2012-08-02 2014-02-06 International Business Machines Corporation Method of Manufacturing Dummy Gates of a Different Material as Insulation between Adjacent Devices
CN103579111A (zh) * 2012-07-26 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种金属栅半导体器件的制造方法
US20150021681A1 (en) * 2013-07-16 2015-01-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US20150097250A1 (en) * 2013-10-07 2015-04-09 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods for Fabricating the Same
US20150102416A1 (en) * 2012-04-27 2015-04-16 Institute of Microelectronics, Chinese Academy of Sciences Dual-metal gate cmos devices and method for manufacturing the same
CN104795437A (zh) * 2014-01-17 2015-07-22 台湾积体电路制造股份有限公司 金属栅极结构及其制造方法
US20150243563A1 (en) * 2014-02-25 2015-08-27 Globalfoundries Inc. Integrated circuit having multiple threshold voltages
US20160111425A1 (en) * 2014-10-15 2016-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20160149015A1 (en) * 2014-11-21 2016-05-26 International Business Machines Corporation Recessing rmg metal gate stack for forming self-aligned contact
US20160204218A1 (en) * 2015-01-12 2016-07-14 Globalfoundries Inc. Semiconductor structure comprising an aluminum gate electrode portion and method for the formation thereof
US20160225675A1 (en) * 2015-02-02 2016-08-04 Globalfoundries Inc. Method of multi-wf for multi-vt and thin sidewall deposition by implantation for gate-last planar cmos and finfet technology
CN105990445A (zh) * 2015-03-23 2016-10-05 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080050898A1 (en) * 2006-08-23 2008-02-28 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US7682891B2 (en) * 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US8129280B2 (en) * 2009-07-24 2012-03-06 Applied Materials, Inc. Substrate device having a tuned work function and methods of forming thereof
US8679909B2 (en) 2012-06-08 2014-03-25 Globalfoundries Singapore Pte. Ltd. Recessing and capping of gate structures with varying metal compositions
US9147680B2 (en) * 2013-07-17 2015-09-29 GlobalFoundries, Inc. Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same
US9196612B2 (en) * 2014-03-26 2015-11-24 International Business Machines Corporation Semiconductor device including merged-unmerged work function metal and variable fin pitch
US9922880B2 (en) * 2014-09-26 2018-03-20 Qualcomm Incorporated Method and apparatus of multi threshold voltage CMOS
US10269917B2 (en) * 2016-10-19 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET with work function tuning layers having stair-step increment sidewalls
US10804161B2 (en) 2016-12-15 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070254453A1 (en) * 2006-04-30 2007-11-01 Semiconductor Manufacturing International (Shanghai) Corporation Method of Improving a Shallow Trench Isolation Gapfill Process
US20070262451A1 (en) * 2006-05-09 2007-11-15 Willy Rachmady Recessed workfunction metal in CMOS transistor gates
JP2009122542A (ja) * 2007-11-16 2009-06-04 Canon Inc 撮像装置
US20110147853A1 (en) * 2009-12-18 2011-06-23 United Microelectronics Corporation Method of Forming an Electrical Fuse and a Metal Gate Transistor and the Related Electrical Fuse
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device
US20130020657A1 (en) * 2011-07-22 2013-01-24 United Microelectronics Corp. Metal oxide semiconductor transistor and method of manufacturing the same
US20130056836A1 (en) * 2011-09-01 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques Providing Metal Gate Devices with Multiple Barrier Layers
US20150102416A1 (en) * 2012-04-27 2015-04-16 Institute of Microelectronics, Chinese Academy of Sciences Dual-metal gate cmos devices and method for manufacturing the same
CN103579111A (zh) * 2012-07-26 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种金属栅半导体器件的制造方法
US20140035045A1 (en) * 2012-08-02 2014-02-06 International Business Machines Corporation Method of Manufacturing Dummy Gates of a Different Material as Insulation between Adjacent Devices
US20150021681A1 (en) * 2013-07-16 2015-01-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US20150097250A1 (en) * 2013-10-07 2015-04-09 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods for Fabricating the Same
CN104795437A (zh) * 2014-01-17 2015-07-22 台湾积体电路制造股份有限公司 金属栅极结构及其制造方法
US20150243563A1 (en) * 2014-02-25 2015-08-27 Globalfoundries Inc. Integrated circuit having multiple threshold voltages
US20160111425A1 (en) * 2014-10-15 2016-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20160149015A1 (en) * 2014-11-21 2016-05-26 International Business Machines Corporation Recessing rmg metal gate stack for forming self-aligned contact
US20160204218A1 (en) * 2015-01-12 2016-07-14 Globalfoundries Inc. Semiconductor structure comprising an aluminum gate electrode portion and method for the formation thereof
US20160225675A1 (en) * 2015-02-02 2016-08-04 Globalfoundries Inc. Method of multi-wf for multi-vt and thin sidewall deposition by implantation for gate-last planar cmos and finfet technology
CN105990445A (zh) * 2015-03-23 2016-10-05 三星电子株式会社 半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464758A (zh) * 2017-09-07 2017-12-12 上海华力微电子有限公司 一种半导体器件的形成方法
CN111834445A (zh) * 2019-04-22 2020-10-27 格芯公司 场效应晶体管的金属栅极及方法

Also Published As

Publication number Publication date
US10269917B2 (en) 2019-04-23
US20220367664A1 (en) 2022-11-17
US11437484B2 (en) 2022-09-06
TW201816895A (zh) 2018-05-01
TWI760330B (zh) 2022-04-11
US20190245055A1 (en) 2019-08-08
US20180108748A1 (en) 2018-04-19

Similar Documents

Publication Publication Date Title
CN107968054A (zh) 半导体结构的形成方法
US11532751B2 (en) Metal rail conductors for non-planar semiconductor devices
US11798942B2 (en) Methods of manufacturing semiconductor devices having fins and an isolation region
US11456383B2 (en) Semiconductor device having a contact plug with an air gap spacer
US10468308B2 (en) FinFET structures and methods of forming the same
CN109216195A (zh) 半导体装置的形成方法
US9318384B2 (en) Dielectric liner for a self-aligned contact via structure
CN109427545B (zh) 半导体装置的形成方法
TW201839820A (zh) 半導體裝置的製造方法
TWI704623B (zh) 半導體元件及其形成方法
US11901455B2 (en) Method of manufacturing a FinFET by implanting a dielectric with a dopant
TWI725557B (zh) 半導體裝置的製造方法
CN112750775A (zh) 半导体装置的形成方法
TWI711120B (zh) 非平面半導體元件、積體電路、鰭式場效應電晶體陣列
US10157796B1 (en) Forming of marking trenches in structure for multiple patterning lithography
CN109300971B (zh) 半导体结构及其制造方法
CN110970503A (zh) 半导体装置
KR102546903B1 (ko) 반도체 디바이스 및 방법
CN111430362B (zh) 一种3d nand存储器件的制造方法
US11810811B2 (en) Buried metal for FinFET device and method
US20230091869A1 (en) Metal rail conductors for non-planar semiconductor devices
US20230395388A1 (en) Method for manufacturing semiconductor device
US20230395387A1 (en) Method for manufacturing semiconductor device
TWI723302B (zh) 半導體結構與其形成方法
US20240087947A1 (en) Semiconductor device and method of manufacturing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination