CN111834445A - 场效应晶体管的金属栅极及方法 - Google Patents

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褚涛
路荣涛
M·O·艾谢
马巍
H·王
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Abstract

本发明涉及场效应晶体管的金属栅极及方法，揭示一种场效应晶体管(FET)的金属栅极(如替换金属栅极(RMG))及形成金属栅极的方法。该方法包括沉积共形介电层以衬于栅极开口，及执行一系列非群集和群集的共形金属沉积和倒角工艺以选择性调整栅极开口内的共形金属层的高度。通过选择性控制共形金属层的高度，该方法提供改进的整体栅极高度控制和栅极质量，尤其当金属栅极具有小的临界尺寸(CD)和/或高的纵横比(AR)。该方法还可包括在不同倒角工艺期间使用不同蚀刻技术，尤其当不同材料和/或不同材料界面暴露于蚀刻剂时，以确保共形金属层在基本垂直方向的蚀刻速率基本均匀。

Description

场效应晶体管的金属栅极及方法
技术领域
本发明涉及场效应晶体管(FET)，更具体而言，本发明涉及FET的金属栅极(例如，替换金属栅极(RMG))以及在FET形成期间形成该金属栅极的方法。
背景技术
集成电路(IC)设计创新通常由设备性能、可扩展性，以及可制动性(manufacturability)所驱动。例如，在开发45nm技术节点之前，使用先栅极(gate-first)工艺。随着45nm技术节点的发展，出现了可以减少漏电流并增加驱动电流的高K金属栅极。当前，形成高K栅极的优选技术被称为替换金属栅极工艺，其所产生的栅极被称为替换金属栅极(replacement metal gate；RMG)。RMG工艺可例如包括：在沟道区域附近的一半导体本体上形成具有栅极侧壁间隔件的一牺牲栅极结构，形成源漏(source/drain)区域等；随后移除该牺牲栅极以形成一栅极开口并在该栅极开口中形成一RMG。然而，该栅极临界尺寸(critical dimension；CD)(即，从一源漏区域到另一源漏区域的沟道区域所测量的栅极长度)随着每一个新的技术节点不断地缩小。此外，随着非平面设备(例如，鳍式场效应晶体管(FINFET)和环栅场效应晶体管(GAAFET))的发展，栅极高度不断增加，此导致了栅极纵横比(aspect ratio；AR)(即栅极长度与栅极高度之比)也随之增加。这些越来越小的栅极临界尺寸和/或越来越大的栅极纵横比使得形成有质量的RMG变得更具挑战性，因为存在着将材料沉积至具有一较小临界尺寸和/或一较大纵横比的一栅极开口中或从该栅极开口中移除材料时会出现问题。
发明内容
本发明揭示了一场效应晶体管(FET)的一金属栅极(例如，一替换金属栅极(RMG))的各种实施例。该FET可包括源漏区域，于该源漏区域之间横向延伸的一沟道区域，该金属栅极相邻于该沟道区域，该栅极侧壁间隔件位于该金属栅极和该源漏区域之间。该金属栅极可包括一共形介电层，其紧邻该FET的该沟道区域并进一步横向紧邻该侧壁间隔件的垂直表面。该金属栅极还可包括多个共形金属层。这些共形金属层可包括紧邻相对于该沟道区域且进一步紧邻相对于该栅极侧壁间隔件的该垂直表面的下部的该共形介电层的一第一共形金属层。该第一共形金属层的一顶端可位于该沟道区域的该顶表面上方的预定高度。该共形金属层还可包括多个附加共形金属层，其位于该第一共形金属层上方且进一步横向紧邻相对于该栅极侧壁间隔件的该垂直表面的上部的该共形介电层。该附加共形金属层的顶端可位于该第一共形金属层的该顶端的该高度上方的一高度。
本发明还揭示形成一场效应晶体管(FET)的一金属栅极(例如，一替换金属栅极(RMG))的方法的实施例。
该方法的第一实施例可以包括：沉积一共形介电层以衬于一栅极开口，其外露一场效应晶体管(FET)的一沟道区域。该方法还包括沉积一第一共形金属层于该共形介电层上面以进一步衬于该栅极开口。接着，可以执行一第一倒角(chamfer)工艺以回蚀刻该栅极开口内的该第一共形金属层至该沟道区域的该顶表面上方的一第一高度，从而外露该第一高度上方的该共形介电层的一部分。然后，可以沉积附加共形金属层于该共形介电层的该外露部分上面以及该第一共形金属层上面，以进一步衬于该栅极开口。接着，可以执行一第二倒角工艺以回蚀刻该栅极开口内的该附加共形金属层至该沟道区域的该顶表面上方的一第二高度(其高于该第一高度)，从而外露该第二高度上方的该共形介电层的一部分(即，小于该第一倒角工艺之后外露的部分)
该方法的一第二实施例可类似地包括沉积一共形介电层以衬于一栅极开口，其外露一场效应晶体管(FET)的一沟道区域。然后，可以沉积一第一共形金属层于该共形介电层上面以进一步衬于该栅极开口，并执行一第一倒角工艺以回蚀刻该栅极开口内的该第一共形金属层至该半导体本体的该顶表面上方的一第一高度，从而外露该第一高度上方的该共形介电层的一部分。于本实施例中，可在该共形介电层的该外露部分上面以及该第一共形金属层上面沉积一第二共形金属以进一步衬于该栅极开口，而不是于该第一倒角工艺之后立即形成该附加共形金属层。可以执行一第二倒角工艺以回蚀刻该栅极开口内的该第二共形金属层至该沟道区域的该顶表面上方的一第二高度(其高于该第一高度)，从而外露该第二高度上方的该共形介电层的一上部(即，比该第一倒角工艺之后外露的部分更小)。在执行该第二倒角工艺之后，可以沉积附加共形金属层于该共形介电层的该外露部分上面以及该第二共形金属层上面，以进一步衬于该栅极开口。然后，可以执行一第三倒角工艺以选择性回蚀刻该栅极开口内的该附加共形金属层至该沟道区域的该顶表面上方的一第三高度(其高于该第二高度)，从而外露该第三高度上方的该共形介电层的一上部(即，比该第二倒角工艺后外露的上部更小)。
附图说明
通过以下结合附图的详细说明，可以更好地理解本发明，其中，这些附图不一定按照比例绘制，且其中：
图1为说明形成具有一替换金属栅极(RMG)的一场效应晶体管(FET)的方法实施例的流程图；
图2A及图2B至图10A及图10B为显示根据图1的流程图并使用了可选工艺流程A所形成的部分完成的结构的截面图；
图11A及图11B为显示具有一RMG的一FET的一实施例的截面图；
图2A及图2B至图7A及图7B，以及图12A及图12B至图17A及图17B为显示根据图1的流程图并使用了可选工艺流程B所形成的部分完成的结构的截面图；以及
图18A及图18B为显示具有一RMG的一FET的另一实施例的截面图。
附图标记说明
10,20,30,50 高度
102,104,106,108 工艺步骤
110-115 工艺步骤
120-127 工艺步骤
130 工艺步骤
200,200’ 半导体结构
201 场效应晶体管(FET)结构
204 半导体晶圆
205 浅沟槽隔离(STI)区域
210 半导体本体
211 沟道区域
213 源漏区域
248 金属柱塞
249 柱塞帽、介电柱塞帽
250 层间介电(ILD)材料
260 牺牲栅极
261 栅极侧壁间隔件、介电栅极侧壁间隔件
262 牺牲栅极帽
265 栅极开口
271 共形介电层
272 第一共形金属层
273 附加共形金属层、n型功函数金属层
274 附加共形金属层、阻障金属层、氮化钛阻障层
275 导电填充材料
276 介电栅极帽
278 第二共形金属层
279a 第一平坦化层
279b 第二平坦化层
279c 第三平坦化层
280，280’ 替换金属栅极(RMG)
291，291’ 场效应晶体管(FET)。
具体实施方式
如上所述，在场效应晶体管(FET)中可以使用替换金属栅极(RMG)来降低漏电流并增加驱动电流。然而，该栅极临界尺寸(CD)(即，从一源漏区域到另一源漏区域的沟道区域所测量的栅极长度)随着每一个新的技术节点而不断地缩小。此外，随着非平面设备(例如，鳍式场效应晶体管(FINFET)和环栅场效应晶体管(GAAFET))的发展，栅极高度增加，导致栅极纵横比(AR)(即栅极长度与栅极高度之比)也随之增加。这些越来越小的栅极临界尺寸和/或越来越大的栅极纵横比使得形成有质量的RMG(即，横跨半导体晶圆的具有均匀栅极高度的基本无缺陷RMG)变得更具挑战性，这是因为存在着将材料沉积至具有一较小临界尺寸和/或一较大纵横比的一栅极开口中或从该栅极开口中移除材料时会出现问题。此外，由于栅极开口内的空间有限，使得为了微调性能参数(即，阈值电压)而在一RMG内调整金属层的厚度变得具有挑战性。
鉴于上述，本发明公开了一场效应晶体管(FET)的一金属栅极(例如，一替换金属栅极(RMG))以及形成该金属栅极的方法的实施例。具体而言，该方法可包括沉积一共形介电层以衬于一栅极开口，然后执行一系列的共形金属沉积和倒角工艺(chamferprocesses)以选择性地调整该栅极开口内的该共形金属层的高度。通过选择性地控制这些金属层的高度，该方法改进了栅极质量并改进了栅极高度控制，特别是对于具有一小临界尺寸(CD)(例如，20nm或更小的一栅极长度)和/或一高纵横比(AR)(例如，1:4或更高的一纵横比，例如20nm或更小的栅极长度与80nm或更高的栅极高度)的RMG。可选的，该方法还包括在不同的倒角工艺期间使用不同的蚀刻工艺，尤其是蚀刻不同的材料以确保在一向下垂直方向上具有受控的且基本均匀的蚀刻速率。
具体而言，图1为显示在形成一场效应晶体管(FET)期间，形成一替换金属栅极(RMG)的方法的实施例的流程图。
各该方法实施例可包括提供一半导体晶圆204，并执行前段制程(front end ofthe line；FEOL)和一些中段制程(middle of the line；MOL)工艺，以于该半导体晶圆上形成一个或多个部分完成的FET结构201(参见工艺步骤102-104和图2A及图2B)。半导体晶圆204可例如为一块体半导体晶圆(例如，一块体硅晶圆或其他合适的块体半导体晶圆)。或者，半导体晶圆可以是一绝缘体上半导体晶圆(例如，一绝缘体上硅(silicon-on-insulator；SOI)晶圆)，其包括一半导体基板(例如一硅基板)，位于该半导体基板上的一绝缘层(例如一埋置氧化物(buried oxide；BOX)层或其他合适的绝缘层)，以及位于该绝缘层上的一半导体层(例如一硅层或其他合适的半导体层)。
各部分完成的FET结构201可包括至少一半导体本体210和一沟道区域211，沟道区域211位于半导体本体210内且横向位于源漏区域213之间。各部分完成FET结构201还可包括浅沟槽隔离(shallow trench isolation；STI)区域205。
为了便于说明，各部分完成的FET结构201可以是部分完成的单鳍鳍型场效应晶体管(FINFET)(如图所示)，其中，半导体本体210是一半导体鳍片(例如，一硅鳍片)，其中，多个FINFET为沿着相同的半导体鳍片而形成，其中，相邻的FINFET共享位于两者之间的一源漏区域，且于该区域处，STI区域205横向围绕该半导体鳍片的下部。但是，应该理解的是本发明的说明书及附图并不旨在限制。可替换的，各部分完成的FET结构201可以具有不同的FINFET配置。例如，各部分完成的FET结构201可以是具有多个半导体本体(即，多个半导体鳍片)的一多鳍FINFE，且各鳍片的下部可由STI横向围绕。可替换的，各部分完成的FET结构201可以是一部分完成的平面型FET，其中，该STI横向围绕并定义一平面型半导体本体的形状。可替换的，各部分完成的FET结构201可以是一部分完成的环栅FET(GAAFET)，其中，在移除牺牲栅极之后且形成RMG之前，该半导体本体可被加工成纳米线或纳米片(例如，硅纳米线或纳米片)，且其中，该STI低于该纳米线或纳米片。因此，应该理解的是，各部分完成的FET结构201可以是任何合适的部分完成的FET结构，可对其执行RMG工艺。
在任何情况下，各部分完成的FET结构201可以包括具有一牺牲栅极帽262的一牺牲栅极260。牺牲栅极260可以位于STI区域205上方并与之相邻，且可进一步相邻于沟道区域211(例如，对于所示的该单鳍FINFET的情况，相邻于沟道区域211处的该半导体鳍片的顶表面和相对两侧)。牺牲栅极260可以包括相邻于沟道区域211的一可选第一牺牲栅极层以及位于该第一牺牲栅极层上的一第二牺牲层。该第一牺牲栅极层可例如为一薄的二氧化硅层。该第二牺牲栅极层可例如为一多晶硅层、一非晶硅层，或任何其他合适的牺牲栅极材料，其不同于沟道区域211处的半导体本体材料，并可在后续工艺中，从沟道区域处的半导体本体上被选择性地且各向同性地蚀刻掉。牺牲栅极帽可例如为一氮化硅帽层。在处理过程中，这些层可以被沉积在沟道区域211上面，而后被光刻图案化且被蚀刻以形成具有牺牲栅极帽262的牺牲栅极260。
各部分完成的FET结构201还可以包括横向相邻于牺牲栅极260的侧壁的介电栅极侧壁间隔件261。具体而言，可将栅极侧壁间隔件261横向定位于相邻于牺牲栅极260的相对两侧壁的位置，从而使其横向地位于牺牲栅极260和源漏区域213之间，从而使其穿过沟道区域211的任一侧的半导体本体210(如图2A所示)。额外的栅极侧壁间隔件261可横向相邻于该牺牲栅极的其他侧壁，以使其平行并位于沟道区域211处的半导体本体210的任一侧上(如图2B所示)。栅极侧壁间隔件261可使用传统的栅极侧壁间隔件形成技术而形成。例如，栅极侧壁间隔件261可以由氮化硅、氮化硅碳、氮化硅硼碳或其他任何与牺牲栅极260所用材料不同的合适的栅极侧壁间隔件材料所制成。
各部分完成的FET结构201可进一步包括，例如，源漏区域213上的金属柱塞248和位于金属柱塞248上的介电柱塞帽249。层间介电(interlayer dielectric；ILD)材料250可横向相邻于各部分完成的FET结构201。此类特征在本领域是众所周知的，因此，为了使读者能够专注于本公开实施例的显着方面，本说明书中省略了其细节。在任何情况下，ILD材料250、栅极侧壁间隔件261、介电柱塞帽249和牺牲栅极帽262的上表面可基本共面(例如，通过化学机械抛光(chemical mechanical polishing；CMP))。
下述是关于一个部分完成的FET结构(例如，部分完成的FET结构201)的工艺步骤。然而，应理解的是，可以对各该部分完成的FET结构执行这些工艺步骤。
该方法实施例可以包括移除牺牲栅极260(参见工艺步骤106和图3A至图3B)。例如，可以执行一抛光工艺(例如CMP工艺)以移除牺牲栅极帽262并露出牺牲栅极260的顶表面。然后，可以执行一选择性蚀刻工艺以选择性蚀刻第二牺牲栅极层的材料，而不影响半导体本体或外露的介电材料(例如，栅极侧壁间隔件261，柱塞帽249，ILD材料250等)。如上所述，牺牲栅极260的形成可以包括一可选的第一牺牲栅极层(例如，一薄的共形二氧化硅层)。此薄的二氧化硅层可在移除第二牺牲栅极层期间保护半导体本体的半导体材料，并可例如通过缓冲氢氟酸(buffered hydrofluoric acid；BHF)被移除。牺牲栅极260的移除可产生一栅极开口265，其外露横向延伸穿过栅极开口的沟道区域211(例如，如图所示，对于一单鳍FINFET的情况，外露沟道区域211处的半导体鳍片的顶表面和相对两侧)，其外露栅极开口的底部处的STI区域205(如图3B所示，在沟道区域211的任一侧)，且其外露栅极开口的外侧边缘处的侧壁间隔件261的垂直表面。
应注意的是，FET设计可使最终FET结构中的RMG具有较小的临界尺寸(CD)(例如20nm或更小的栅极长度)和或一高的纵横比(AR)(例如1:4或更高的纵横比，如20nm或更小的栅极长度到80nm或更高的栅极高度)。因此，栅极开口265将具有相似的尺寸。
该方法实施例可进一步包括形成在栅极开口265内的一RMG(参见工艺步骤108)。各方法实施例包括沉积一共形介电层以衬于栅极开口265，然后执行一系列的共形金属沉积和倒角工艺以选择性调整栅极开口265内的共形金属层的高度。
在一方法实施例中，可使用工艺流程A形成工艺步骤108的RMG。工艺流程A包括一非群集(unclustered)金属沉积工艺、倒角工艺、一群集金属沉积工艺、以及另一倒角工艺。在该方法的另一实施例中，可以使用工艺流程B形成工艺步骤108的RMG。工艺流程B包括一非群集金属沉积工艺、一倒角工艺、一额外的非群集金属沉积工艺、另一倒角工艺、一群集金属沉积工艺、以及又一个倒角工艺。如下文所讨论的，可采用该额外的非群集金属沉积工艺来增加栅极开口的底部处的特定金属材料的厚度，从而选择性地调整正在形成的FET的阈值电压(Vt)。
更具体地，工艺流程A和工艺流程B均可包括将一共形介电层271沉积到栅极开口265中以衬于栅极开口265(参见工艺流程A的工艺步骤110或工艺流程B的工艺步骤120，以及图4A至图4B)。共形介电层271可以是一共形高K介电层。示例性的高K介电材料包括，但不限于，基于铪(Hf)的介电质(即，氧化铪，氧化铪硅，氧氮化铪硅，氧化铪铝等)或其他合适的高K介电质(例如，氧化铝，氧化钽，氧化锆等)。作为此共形沉积工艺的结果，共形介电层271将具有覆盖沟道区域211的一部分(即，紧邻栅极开口内的沟道区域的外露表面)，覆盖栅极开口265的底部处的STI区域205的一部分，覆盖栅极开口的外缘处的栅极侧壁间隔件261的垂直表面的一部分，以及覆盖栅极开口外侧的部分完成的FET结构的顶表面的一部分(即在栅极侧壁间隔件261、柱塞帽249以及ILD材料250上面横向延伸)。
工艺流程A和工艺流程B均可包括沉积一第一共形金属层272于共形介电层271上，以进一步加衬栅极开口265(参见工艺流程A的工艺步骤111或者工艺流程B的工艺步骤121以及图5A至图5B)。第一共形金属层272可例如为一P型功函数(work function)金属层。在本揭示中，“一P型功函数金属”指示对于P型FET(PFET)具有最佳栅极导体功函数的一金属，尤指在大约4.9eV和大约5.2eV之间的一功函数。具有此范围内的功函数的示例性金属(和金属合金)可包括，但不限于，钌，钯，铂，钴和镍，以及金属氧化物(铝碳氧化物，铝钛碳氧化物等)以及金属氮化物(例如，氮化钛，氮化钛硅，氮化钽硅，氮化铝钛，氮化铝钽等)。在一示例性实施例中，第一共形金属层可以是一氮化钛(TiN)层。
在任何情况下，工艺步骤111或121中的第一共形金属层271的沉积可以是非群集的。具体而言，第一共形金属层的沉积可以在一沉积室中进行。然而，可以在沉积步骤之后，尤其是在将其他任何材料沉积至第一共形金属层上之前，将晶圆从沉积室移除(即外露于环境空气中)。由于仅沉积一层，因此将其称为“非群集”层。
工艺流程A和工艺流程B可包括执行一倒角工艺，以便将栅极开口265内的第一共形金属层272回蚀刻到位于沟道区域211的顶表面上方一高度10的高度，从而外露位于该高度10上方的共形介电层271的一部分(参见工艺流程A的工艺步骤112或工艺流程B的工艺步骤122及图6A至图6B和图7A至图7B)。具体而言，此倒角工艺可以包括沉积一第一平坦化层279a于第一共形金属层272上以填充栅极开口265。第一平坦化层279a可例如为一有机平坦化层(例如，一非晶碳层、一非晶硅层、一聚合物层、或任何其他合适的平坦化层)。然后，第一平坦化层279a可以凹陷至栅极开口内以使第一平坦化层279a的顶表面处于期望的高度10(参见图6A至图6B)。接着，可以使用第一选择性各向同性(isotropic)蚀刻工艺以选择性移除第一平坦化层279a的顶表面上方(即高度10之上)的第一共形金属层272的外露金属。例如，在一氮化钛第一共形金属层272的情况下，第一选择性各向同性蚀刻工艺可以是使用一标准清洗液第一号(SC1)进行的一湿蚀刻工艺，标准清洗液第一号由比例为1:1.5:50的氧化氢(H2O2)、氨和水组成，并在一高温(例如50-70℃)下以提升蚀刻速率。第一选择性各向同性蚀刻工艺之后，可以选择性地移除第一平坦化层279a，以便在栅极开口265的下部外露第一共形金属层271的剩余部分(参见图7A至图7B)。
具体参考图1的流程图的工艺流程A，在第一共形金属层272被倒角之后，可在共形介电层271的外露上部上面以及第一共形金属层272上面沉积附加共形金属层273-274，以进一步衬于栅极开口265(参见工艺流程A的工艺步骤113和图8A至图8B)。这些附加共形金属层可例如包括，一n型功函数金属层。在本揭示中，“一n型功函数金属”是指对一n型FET(NFET)具有一最佳栅极导体功函数的金属，尤指功函数介于约3.9eV和约4.2eV之间的金属。具有此范围内的功函数的示例性金属(和金属合金)包括，但不限于，铪、锆、钛、钽、铝及其合金，例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝、碳化钛铝。在一示例性实施例中，此n型功函数金属层273可以是一钛铝碳化物(TiAlC)层。这些附加共形金属层可进一步包括n型功函数金属层273上的一阻障金属层274。阻障金属层274可例如是氮化钛层、无氟钨层或任何其他合适的阻障金属层274。在一示例性实施例中，阻障金属层274是一氮化钛(TiN)层。在任何情况下，附加共形金属层273-274的沉积可以是群集的。也就是说，附加共形金属层可以在沉积室中连续沉积，而无需从沉积室中移除晶圆，因此，在沉积过程之间不会将任何附加共形金属层外露于环境空气中。当空气中的氧与n型功函数金属层产生反应并改变其电性(即功函数)时，这些层的群集尤其重要。例如，某些n型功函数金属层(例如，TiAlC)中的铝可以与氧反应。
在沉积附加共形金属层之后，可以执行另一倒角工艺，以将栅极开口265内的附加共形金属层273-274回蚀刻至沟道区域211的顶表面上方一高度30(其大于高度10)的高度，从而外露高度30上方的共形介电层271的一上部(即，比先前的倒角工艺处理后外露上部更小)(参见工艺流程A的工艺步骤114和图9A至图9B以及图10A至图10B)。具体而言，此倒角工艺可以包括在最顶层的附加共形层上(即阻障金属层274上)沉积一第二平坦化层279b，以填充栅极开口265。第二平坦化层279b与第一平坦化层279a相似，可以是一有机平坦化层(例如一非晶碳层、一非晶硅层、一聚合物层或任何其他合适的平坦化层)。第二平坦化层279b可被凹陷至栅极开口内，以使第二平坦化层279b的顶表面处于所期望的高度30(参见图9A至图9B)。接着，可使用一第二选择性各向同性蚀刻工艺选择性地移除第二平坦化层279b的顶表面上方(即高度30之上)的附加共形金属层273-274的外露金属。
应注意的是，于该倒角工艺期间，用于附加共形金属层273-274的第二选择性各向同性蚀刻工艺可与早期倒角工艺期间用于第一共形金属层272的第一选择性各向同性蚀刻工艺不同。具体而言，可以根据附加共形金属层的不同金属材料以及在共形介电层271和最下层附加共形金属层(即，n型功函数金属层274)之间的界面处的反应性来确定和调整此第二选择性各向同性蚀刻工艺的规格。
例如，考虑共形介电层是高K介电层的示例性实施例，其中，第一共形金属层272是一氮化钛p型功函数金属层，附加共形金属层是碳化钛铝n型功函数金属层273和氮化钛阻障层274。在此情况下，如果第一选择性各向同性蚀刻工艺是如上所述的在蚀刻附加共形金属层时使用，则碳化钛铝(尤其是在与高K介电质的界面处)在向下垂直方向上(例如，朝向STI区域205)的蚀刻速度将明显快于氮化钛的蚀刻速度。因此，在蚀刻工艺之后，这些材料的顶端将处于不同的高度。所以，当所有附加共形金属层(包括碳化钛铝n型功函数金属层273和高K介电层271)的外露金属材料的蚀刻速率在向下垂直方向上为受控且基本均匀时，需要采用不同的选择性各向同性蚀刻工艺。
在一示例性实施例中，碳化钛铝和氮化钛在向下垂直方向上的此受控的且基本均匀的蚀刻可通过湿蚀刻工艺来实现，该湿蚀刻工艺包括，例如，使用上文关于第一选择性各向同性蚀刻工艺所讨论的标准清洗液第一号(SC1)，但在一较高浓度的氨基(例如超过1.5份的氨)以及一较低温度下(例如室温下)进行第一清洁步骤，并进一步使用稀释氢氟酸(DHF)进行氧化带(oxide strip)步骤。通过确保蚀刻速率在向下垂直方向上可控且基本均匀，此湿蚀刻工艺可进一步确保附加共形金属层273和274的顶端在所期望高度30左右处(例如，基本共面)。
第二选择性各向同性蚀刻工艺之后，可选择性移除第二平坦化层279b，以便露出附加共形金属层273和274的顶端以及阻障金属层274的整个顶表面(参见图10A至图10B)。
然后可以执行额外RMG工艺以完成各RMG 280，从而完成各FET 291(参见工艺流程A的工艺步骤115和图11A至图11B)。额外RMG工艺可包括，但不限于，沉积一导电填充材料275于阻障金属层274上以填充栅极开口。导电填充材料275可例如为钨、钴、铝、镍、铜、掺杂多晶硅或任何其他合适的低电阻导电填充材料。可选择的，可抛光导电填充材料275(例如，可执行可选择的CMP)。然后，可将栅极开口内的导电填充材料275回蚀刻到一高度50，其高于上述附加共形金属层273-274的顶端的高度30。此导电填充材料275的高度50可具体为沟道区域211的顶表面上方预定/期望的总栅极高度。应注意的是，用于回蚀刻导电填充材料275的蚀刻工艺也可导致共形介电层271的外露上部的回蚀刻(例如，与附加共形金属层的顶端的高度30大致相同)。或者，可使用一额外蚀刻工艺以移除共形介电层271的外露上部(例如，使共形介电层的顶端与附加共形金属层的顶端的高度30大约相同)。接着，可以沉积一介电栅极帽材料以填充栅极开口，并且可以执行一抛光工艺(例如,CMP工艺)以将介电栅极帽材料从ILD材料250的顶表面上方移除，从而在各RMG 280’上形成一介电栅极帽276。
现请参考图1的流程图的工艺流程B，在对第一共形金属层272进行倒角之后，可以沉积一可选的第二共形金属层278于共形介电层271的外露上部上面以及第一共形金属层272上面，以进一步衬于栅极开口265(参见工艺流程B的工艺步骤123和图12A至图12B)。第二共形金属层278可与第一共形金属层272类似，为一p型功函数金属层。例如，第二共形金属层278可由与第一共形金属层相同的p型功函数金属制成。在一示例性实施例中，此p型功函数金属可以是氮化钛。例如，可以沉积第二共形金属层278以增加相邻于沟道区域211的p型功函数金属的厚度，从而选择性地调整(即调节)正在形成的FET的阈值电压(Vt)。在任何情况下，在工艺步骤123处的第二共形金属层278的沉积可以是非群集的。
接着，可以执行另一倒角工艺，以将栅极开口265内的第二共形金属层278回蚀刻至沟道区域211的顶表面上方的一高度20(其高于高度10)，从而外露位于高度20上方的共形介电层271的上部(即，比先前的倒角工艺处理后外露上部更小)(参见工艺流程B的工艺步骤124和图13A至图13B以及图14A至图14B)。具体而言，此倒角工艺可以包括沉积一第二平坦化层279b于第二共形金属层278上以填充栅极开口265。与第一平坦化层279a相似，第二平坦化层279b可以是一有机平坦化层(例如，非晶形碳层、非晶形硅层、聚合物层或任何其他合适的平坦化层)。然后，第二平坦化层279b可被凹陷至栅极开口内，以使第二平坦化层279b的顶表面处于所期望的高度20(参见图13A至图13B)。之后，可选择性移除(例如使用用于对第一共形金属层272进行倒角的相同的第一选择性各向同性蚀刻工艺，如上所述)第二平坦化层279b的顶表面上方(即高度20之上)的第二共形金属层278的外露金属。而后，可以选择性移除第二平坦化层279b以外露第二共形金属层278的剩余部分(参见图14A至图14B)。
接着，可以沉积附加共形金属层273-274于共形介电层271的外露上部上面以及第二共形金属层278上面，以进一步衬于栅极开口265(参见工艺流程B的工艺步骤125和图15A至图15B)。如上所述，关于工艺流程A的工艺步骤113，附加共形金属层可以包括，例如，n型功函数金属层273和位于n型功函数金属层273上的阻障金属层274。在一示例性实施例中，此n型功函数金属层273可以是碳化钛铝(TiAlC)层，且阻障金属层274可例如为氮化钛(TiN)层。在任何情况下，附加共形金属层273-274的沉积可以是群集的。当/若空气中的氧与n型功函数金属层发生反应并改变其电性能(即功函数)时，这些附加共形金属层的群集显得尤为重要。例如，在某些n型功函数金属层(例如TiAlC中)的铝可以与氧发生反应，因此群集保护TiAlC。
在沉积了附加共形金属层之后，可以执行另一个倒角工艺以回蚀刻栅极开口265内的附加共形金属层273-274至沟道区域211的顶表面上方的一高度30(其大于高度10和高度20)，从而外露高度30上方的共形介电层271的一上部(即，比先前倒角工艺之后所外露上部更小)(参见工艺步骤126和图16A至图16B及图17A至图17B)。具体而言，此倒角工艺可以包括沉积一第三平坦化层279c于最顶层的附加共形层(即阻障金属层274)上，以填充栅极开口265。与第一和第二平坦化层相似，第三平坦化层279c可以是一有机平坦化层(例如，非晶形碳层、非晶形硅层、聚合物层或任何其他合适的平坦化层)。然后，第三平坦化层279c可被凹陷至栅极开口内以使第三平坦化层279c的顶表面处于所期望的高度30(参见图16A至图16B)。接着，可使用一第二选择性各向同性蚀刻工艺选择性移除第三平坦化层279c的顶表面上方(即高度30上方)的附加共形金属层273-274的外露金属。附加共形金属层273-274上所使用的第二选择性各向同性蚀刻工艺可与用于第一共形金属层272和第二共形金属层278上的第一选择性各向同性蚀刻工艺不同。具体而言，可以根据附加共形金属层的不同金属材料以及也根据共形介电层271与最底层的附加共形金属层(即n型功函数金属层274)之间的界面处的反义性来预定和调整此第二选择性各向同性蚀刻工艺的规则。
还应注意的是，在工艺步骤126处的附加共形金属层273-274上使用的第二选择性各向同性蚀刻工艺可以与在工艺流程A的工艺步骤114处的附加共形金属层上所使用的相同(如上所述)。例如，在一示例性实施例中，可以通过一湿蚀刻工艺实现碳化钛铝和氮化钛在向下垂直方向上的受控且基本均匀的蚀刻，该蚀刻工艺例如包括：使用标准清洗液第一号(SC1)，上述关于第一选择性各向同性蚀刻工艺所讨论的，但在一更高的氨基浓度(例如，超过1.5份的氨)以及一较低温度(例如，室温)下执行第一清洁步骤，并进一步使用稀释氢氟酸(DHF)进行氧化带(oxide strip)步骤。同样地，通过确保蚀刻速率在向下垂直方向上可控且基本均匀，此湿蚀刻工艺可进一步确保附加共形金属层273和274的顶端在所期望高度30左右处(例如，基本共面)。第二选择性各向同性蚀刻工艺之后可选择性移除第三平坦化层279c，以外露附加共形金属层273-274的顶端和阻障金属层274的整个顶表面(参见图17A至图17B)。
然后可以执行额外的RMG工艺，以完成各RMG 280’以及各FET291’(参见工艺流程B的工艺步骤127和图18A至图18B)。该额外的工艺可与针对工艺流程A的工艺步骤115所描述的基本相同。也就是说，该额外的工艺可包括，但不限于，沉积一导电填充材料275于阻障金属层274上，以填充栅极开口。可选的，然后可以抛光导电填充材料275(例如，可执行一可选CMP工艺)。接着，导电填充材料275可被回蚀刻到栅极开口内的一高度50，其例如略高于上文所讨论的附加共形金属层273-274的顶端的高度30。高度50具体来说可以是沟道区域211的顶表面上方的一些预定/期望的栅极高度。应注意的是，用于回蚀刻导电填充材料275的蚀刻工艺也可导致共形介电层271的外露上部的回蚀刻(例如，与附加共形金属层的顶端的高度30相同)。或者，可使用额外的蚀刻工艺以移除共形介电层271的外露上部(例如，使共形介电层271的顶端与附加共形金属层的顶端的高度30大约相同)。接着，可以沉积一介电栅极帽材料以填充栅极开口，并可执行一抛光工艺(例如一CMP工艺)以将介电栅极帽材料从ILD材料250的顶表面上方移除，从而形成一介电栅极帽276于各RMG 280’上。
应注意的是，在在上文所述的各工艺流程A和B中，平坦化层的可控凹陷和随后平坦化层的移除的技术在本领域中是众所周知的。因此，本说明书中省略了这些技术细节，以使读者能够专注于本揭示方法的显着方面。
完成RMG 280(参见工艺流程A，如图11A至图11B所示)或完成RMG 280’(参见工艺流程B，如图18A至图18B所示)之后，可进行额外的工艺(未示出)，以完成相应的半导体结构200和200’(参见工艺步骤130)。额外的工艺可以包括MOL工艺，其包括但不限于栅极和源漏接触件的形成。额外的工艺也可包括后段制程(back end of the line；BEOL)工艺。
无论使用的工艺流程(即工艺流程A或工艺流程B)为何，由于第一共形金属层272(以及，如果适用的话，第二共形金属层278)的非群集沉积工艺以及后续的倒角工艺，所揭示的方法实施例有效地增加了可用空间的体积，该可用空间在附加共形金属层273-274的沉积和倒角期间位于栅极开口265的上部内，且这一操作无需增加栅极开口的上部的实际尺寸。通过增加栅极开口的上部中的可用空间的体积，该方法实施例克服了将材料沉积到具有小CD和/或高AR的栅极开口265中，或从具有小CD和/或高AR的栅极开口265中移除材料的相关问题。因此，共形金属层的顶端的高度，以及由此产生的RMG 280,280’的整体栅极高度50可被有效地控制，使得栅极高度在整个晶圆以及从晶圆到晶圆(from wafer-to-wafer)基本上是一致的。此外，通过附加共形金属层273-274的群集，所揭示的方法实施例仍然保护了n型功函数金属层273不被氧化(如上述的可以改变功函数)。
本发明还公开了根据上述方法所形成的一场效应晶体管(FET)的一金属栅极(例如一替换技术栅极(RMG))的实施例(例如，参见图11A至图11B所示的半导体结构200中的FET 291中的RMG 280，以及图18A至图18B所示的半导体结构200’中的FET 291’中的RMG280’)。
半导体结构200,200’可形成于一块体或SOI半导体晶圆上，如上文关于方法实施例所讨论的。各FET 291,291’可例如为一单鳍鳍式场效应晶体管(单鳍FINFET)(如图所示)。或者，各FET 291,291’可具有不同的FINFET配置(例如，可以是多鳍FINFET)。或者，各FET291,291’可以是一平面型FET，一环栅FET(GAAFET)，或任何其他适合类型的FET结构。
在任何情况下，各FET 291,291’可包括一半导体本体210(例如，用于FINFET的半导体鳍片)，以及在半导体本体210中，一沟道区域211横向位于源漏区域213之间。各FET291,291’还可以包括一金属栅极280,280’(例如，位于沟道区域211上的一替换金属栅极(RMG))(将在下文中详细描述)。各FET 291,291’还可包括横向相邻于RMG280,280’(例如，一RMG)的侧壁的介电栅极侧壁间隔件261以及位于RMG 280,280’上方的一介电栅极帽276。
如上关于该方法实施例的描述中，栅极侧壁间隔件261定义了形成RMG 280,280’的栅极开口的大小限制。栅极侧壁间隔件261可横向位于RMG 280,280’的侧壁与源漏区域213之间，以便它们穿过沟道区域211的任意一侧上的半导体本体210(分别如图11A及图18B所示)。附加栅极侧壁间隔件261可以横向相邻于RMG 280,280’的其他侧壁，从而使其平行且位于沟道区域211处的半导体本体210的任一侧上(分别如图11B和图18B所示)。
各FET 291,291’还可包括位于源漏区域213上的金属柱塞248以及位于金属柱塞248上的介电柱塞帽249。层间介电(ILD)材料250可横向包围FET。此特征在本领域是公知的，因此，本说明书中省略了其细节，以使读者能够更专注于本公开实施例的显着方面。在任何情况下，ILD材料250的顶表面、栅极侧壁间隔件261、介电柱塞帽249以及介电栅极帽276可以基本共面(例如，由于化学机械抛光(CMP))。
RMG 280,280’可例如具有一小的临界尺寸(CD)(例如，20nm或更小的栅极长度)和/或一高的纵横比(AR)(例如1:4或更高的AR，如20nm或更小的栅极长度，80nm或更高的栅极高度)。
RMG 280,280’可以包括一共形介电层271。共形介电层271可以是一共形高K介电层。示例性的高K介电材料包括，但不限于，基于铪(Hf)的介电材料(例如，氧化铪、氧化铪硅、氧氮化铪硅、氧化铪铝等)或其他合适的高K介电材料(例如，氧化铝、氧化钽、氧化锆等)。共形介电层271将具有紧邻并覆盖沟道区域211的一部分(例如，对于FINFET而言，如图11B和图18B所示，相邻于沟道区域211处的半导体本体210的顶表面和相对侧壁)，紧邻并覆盖栅极开口的底部的STI区域205的一部分(例如，位于沟道区域211处的半导体本体210的相对两侧，如图11B和图18B所示)，以及横向紧邻于栅极侧壁间隔件261的垂直表面的一部分(如图11A至图11B以及图18A至图18B所示)。
RMG 280,280’还可包括多个共形金属层，如上所述，其通过一系列的沉积以及倒角工艺而形成。
在各实施例中，共形金属层可以包括紧邻相对于沟道区域211，相对于STI 205以及进一步相对于栅极侧壁间隔件261的垂直表面下部的共形介电层271的一第一共形金属层272。如上关于方法所述的，第一共形金属层272是一非群集金属层，且由于倒角工艺，第一共形金属层272的顶端位于沟道区域211的一顶表面上方的给定高度10的位置，但低于共形介电层171的一顶端。第一共形金属层272可例如为一p型功函数金属层。在本揭示中，“一p型功函数金属”是指对p型FET(PFET)具有一最佳栅极导体功函数，尤其是介于大约4.9eV至大约5.2eV之间的功函数。具有此范围内的功函数的示例性金属包括，但不限于，钌、钯、铂、钴和镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)和金属氮化物(例如，氮化钛、氮化钛硅、氮化钽硅、氮化钛铝、氮化钽铝等)。在一示例性实施例中，第一共形金属层可以是一氮化钛(TiN)层。
在各实施例中，共形金属层还可包括附加共形金属层273-274，其位于第一共形金属层272上方并覆盖第一共形金属层272。此外，附加共形金属层的最底层273可具有横向紧邻相对于栅极侧壁间隔件261的垂直表面的上部的共形介电层271的一部分。如上关于方法所述的，附加共形金属层273-274可为群集的金属层，且由于倒角工艺，附加共形金属层273-274的顶端可与高度30大致相同，其高于第一共形金属层272的顶端的高度10，因此，基本上是共面的。如图所示，共形介电层272的顶端也可以在大约高度30。
附加共形金属层可例如包括一n型功函数金属层273。在本揭示中，“一n型功函数金属”是指对于一n型FET(NFET)具有一最佳栅极导体功函数的金属，尤指介于大约3.9eV至大约4.2eV之间的功函数。具有此范围内的功函数的示例性金属(及金属合金)包括，但不限于，铪、锆、钛、钽、铝及其合金，例如：碳化铪、碳化锆、碳化钛、碳化钽、碳化铝、碳化钛铝。在一示例性实施例中，此n型功函数金属层273为一碳化钛铝(TiAlC)层。
附加共形金属层还可包括位于n型功函数金属层273上的一阻障金属层274。阻障金属层274可例如为氮化钛层，无氟钨层，或任何其他适合的阻障金属层274。在一示例性实施例中，阻障金属层274可以是一氮化钛(TiN)层。
可选的，如图18A及图18B所示的实施例中，共形金属层还可包括一第二共形金属层278，其夹设在第一共形金属层272和附加共形金属层的最底层273之间。此第二共形金属层278可包括位于下方的第一共形金属层272的垂直部分与上方的层273之间且横向紧邻相对于栅极侧壁间隔件261的垂直表面的中间部分的共形介电层271的一部分，使得第二共形介电层278的顶端的高度20位于第一共形金属层272的顶端的高度10与附加共形金属层273-274以及共形介电层271的顶端的高度30之间。第二共形金属层278可以是另一个非群集层，且与第一共形金属层272相似，可以是一p型功函数金属层。例如，第二共形金属层278可由与第一共形金属层272相同的p型功函数金属制成。在一示例性实施例中，此p型功函数金属可以是氮化钛，第二共形金属层278可以用于增加相邻于沟道区域211的p型功函数金属的厚度，从而选择性地调整(即调节)FET的阈值电压(Vt)。在任何情况下，工艺步骤123处的第二共形金属层278的沉积可以是非群集的。
RMG 280,280’还可包括位于阻障金属层274上的一导电填充材料275。导电填充材料275的窄部可横向位于穿过半导体本体210的那些栅极侧壁间隔件261之间的所有共形金属层272-274(以及278，如果适用的话)的垂直部分之间(参见图11A和图18A)和/或位于沟道区域211处的半导体本体210的侧面与平行于半导体本体210的相邻栅极侧壁间隔件261之间(参见图11B和图18B)。导电填充材料275的宽部可位于窄部上方，尤其是仅在第一共形金属层272的顶端上方的附加共形金属层的垂直部分之间(参见图11A和图11B)，并且，如果适用的话，位于第二共形金属层278的顶端上方(参见图18A及图18B)。导电填充材料275可例如为钨、钴、铝、镍、铜、掺杂多晶硅、或任何其他合适的低电阻导电填充材料。在处理期间，导电填充材料275可被回蚀刻，使得导电填充材料275的高度50高于上文所述的附加共形金属层273-274的顶端的高度30。应注意的是，导电填充材料275的高度50将是沟道区域211的顶表面上方的某些预定/所期望的栅极高度。
各RMG 280,280’还可包括一介电栅极帽276，其覆盖并紧邻导电填充材料275，且进一步横向延伸至附加共形金属层273-274的顶端。如上在方法实施例中所述的，在形成介电栅极帽之前，用于凹陷/调整导电填充材料275的高度50的一蚀刻工艺也可以从高度30上方(即，附加共形金属层273-274的顶端的高度上方)的栅极侧壁间隔件261的上部垂直表面蚀刻移除共形介电层271。因此，介电栅极帽276可紧邻栅极侧壁间隔件261的上部垂直表面。在任何情况下，如上所述，各RMG 280,280’上的ILD材料250和介电栅极帽276、栅极侧壁间隔件261和介电柱塞帽249的顶表面基本上是共面的。
应进一步理解，本发明所使用的术语金属为了描述所公开的结构和方法，而非用于限制。例如，如本发明所用，单数形式的“一”、“一个”和“该”也旨在包含多形式，除非上下文另有明确说明。此外，如本发明所使用的术语“包含”、“包括”、和包括“具有”用于指定所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合。此外，如本发明所使用的术语“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上部”、“下部”、“下方”、“之下”、“上方”、“平行”、“直立”等，旨在描述附图中所定向并图示的的相对位置(除非另有指示)，术语“接触”、“直接接触”、“邻接”、“直接相邻”、“紧邻”等，旨在表明至少一个元件与另一个元件物理接触(没有其他元件分离)。本发明所使用的术语“横向”用于描述元件的相对位置，更具体而言，用于表示一个元件相对于其他元件上方或下方定位于另一个元件的侧面，即如附图中所定位并图示的。例如，横向相邻于另一个元件的一个元件将位于另一个元件的旁边，横向紧邻于另一个元件的一个元件将直接位于另一个元件的旁边，横向围绕另一个元件的一个元件将与另一个元件相邻并与之接界。本发明权利要求书中的额所有装置或步骤加功能元件的相应结构、材料、行为、及等效物旨在包括与具体权利要求书中的其他权利要求的元素结合执行功能的任何结构、材料、或行为。
为了便于说明，已经呈现本发明的各种实施例的描述，但并不打算穷尽或限于所公开的实施例。对于本领域的普通技术人员而言，许多修改和变化将是显而易见的，而不背离所述的实施例的范围和精神。本发明所选择使用术语是为了最好地解释实施例的原理、对市场中发现的技术的实际应用或技术改进，或使本领域的其他普通技术人员能够理解本发明所公开的实施例。

Claims (20)

1.一种金属栅极，其特征在于，包括：
一共形介电层，其紧邻一场效应晶体管的一沟道区域；
其中，该场效应晶体管包括源漏区域，该沟道区域横向位于该源漏区域之间，该金属栅极相邻于该沟道区域，以及栅极侧壁间隔件位于该金属栅极与该源漏区域之间；以及
其中，该共形介电层进一步横向紧邻该栅极侧壁间隔件的垂直表面；以及
多个共形金属层，其包括：
一第一共形金属层，其紧邻相对于该沟道区域且进一步相对于该栅极侧壁间隔件的垂直表面的下部的该共形介电层，其中，该第一共形金属层的一顶端位于该沟道区域的一顶表面上方的一高度；以及
附加共形金属层，其位于该第一共形金属层上方，并进一步横向紧邻相对于该栅极侧壁间隔件的该垂直表面的上部的该共形介电层，其中，该附加共形金属层的顶端位于该第一共形金属层的该顶端的该高度上方的一高度。
2.根据权利要求1所述的金属栅极，其特征在于，该金属栅极还包括位于该附加共形金属层上的导电填充材料。
3.根据权利要求1所述的金属栅极，其特征在于，
该共形介电层包括一高K介电层；
该第一共形金属层包括一p型功函数金属层；以及
该附加共形金属层包括一n型功函数金属层以及位于该n型功函数金属层上的一阻障金属层。
4.根据权利要求3所述的栅极金属，其特征在于，
该p型功函数金属层与该阻障金属层包括氮化钛层；以及
该n型功函数金属层包括一碳化钛铝层。
5.根据权利要求1所述的金属栅极，其特征在于，该多个共形金属层还包括位于该第一共形金属层与该附加共形金属层之间的一第二共形金属层，以使该第二共形金属层紧邻相对于该栅极侧壁间隔件的该垂直表面的中部的该共形介电层，并进一步使该第二共形金属层的一顶端的一高度位于该第一共形金属层的该顶端的该高度与该附加共形金属层的该顶端的该高度之间。
6.根据权利要求5所述的金属栅极，其特征在于，该第一共形金属层与该第二共形金属层包括一相同的p型功函数金属。
7.一种方法，其特征在于，包括：
沉积一共形介电层以衬于一栅极开口，其中，该栅极开口外露一场效应晶体管的一沟道区域；
沉积一第一共形金属层于该共形介电层层上面以进一步衬于该栅极开口；
执行一第一倒角工艺以回蚀刻该栅极开口内的该第一共形金属层至该沟道区域的一顶表面上方的一第一高度，并外露该第一高度上方的该共形介电层的一部分；
沉积附加共形金属层于该共形介电层以及该第一共形金属层上面，以进一步衬于该栅极开口；以及
执行一第二倒角工艺以回蚀刻该栅极开口内的该附加共形金属层至该沟道区域的该顶表面上方的一第二高度，以外露该第二高度上方的该共形介电层的一部分，其中，该第二高度高于该第一高度。
8.根据权利要求7所述的方法，其特征在于，沉积该附加共形金属层包括使用一沉积室，而不在沉积过程之间将任何该附加共形金属层外露于环境空气中。
9.根据权利要求7所述的方法，其特征在于，执行该第一倒角工艺包括：
沉积一第一平坦化层于该第一共形金属层上以填充该栅极开口；
凹陷该栅极开口内的该第一平坦化层，以使该第一平坦化层的一顶表面位于该第一高度；
使用一第一选择性各向同性蚀刻工艺以选择性移除该第一平坦化层的该顶表面上方的该第一共形金属层的外露金属；以及
选择性移除该第一平坦化层。
10.根据权利要求9所述的方法，其特征在于，
该第一共形金属层包括一p型功函数金属层；
该附加共形金属层包括一n型功函数金属层以及一阻障金属层；以及
执行该第二倒角工艺包括：
沉积一第二平坦化层于该阻障金属层上以填充该栅极开口；
凹陷该栅极开口内的该第二平坦化层，以使该第二平坦化层的一顶表面位于该第二高度；
使用与该第一选择性各向同性蚀刻工艺不同的一第二选择性各向同性蚀刻工艺以选择性移除该第二平坦化层上方的该附加共形金属层的外露金属材料；以及
选择性移除该第二平坦化层。
11.根据权利要求10所述的方法，其特征在于，
该共形介电层包括一高K介电层；
该p型功函数金属层与该阻障金属层包括氮化钛层；以及
该n型功函数金属层包括一碳化钛铝层。
12.根据权利要求11所述的方法，其特征在于，
该第一选择性各向同性蚀刻工艺与该第二选择性各向同性蚀刻工艺包括均使用一标准清洗液第一号(SC1)的湿蚀刻工艺；以及
为了确保包括于该碳化钛铝层和该高K介电层之间的一界面处的该附加共形金属层的该外露金属材料的一蚀刻速率在一向下垂直方向是受控的且基本均匀的，相比于该第一选择性各向同性蚀刻工艺中使用的该标准清洗液第一号，该第二选择性各向同性蚀刻工艺中使用的该标准清洗液第一号具有一更高的氨浓度及一较低的温度，以及使用氢氟酸执行一氧化带工艺。
13.根据权利要求12所述的方法，其特征在于，通过确保该蚀刻速率在该向下垂直方向是受控的且基本均匀的，该湿蚀刻工艺还确保位于该第二高度的该附加共形金属层的顶端在完成该第二倒角工艺后基本上是共面的。
14.一种方法，其特征在于，包括：
沉积一共形介电层以衬于一栅极开口，其中，该栅极开口外露一场效应晶体管的一沟道区域；
沉积一第一共形金属层于该共形介电层上面以进一步衬于该栅极开口；
执行一第一倒角工艺以回蚀刻该栅极开口内的该第一共形金属层至该沟道区域的一顶表面上方的一第一高度，并外露该第一高度上方的该共形介电层的一部分；
沉积一第二金属层于该共形介电层与该第一共形金属层上面，以进一步衬于该栅极开口；
执行一第二倒角工艺以回蚀刻该栅极开口内的该第二共形金属层至该沟道区域的该顶表面上方的一第二高度，以外露该第二高度上方的该共形介电层的一部分，其中，该第二高度高于该第一高度；
沉积附加共形金属层于该共形介电层与该第二共形金属层上面，以进一步衬于该栅极开口；以及
执行一第三倒角工艺以回蚀刻该栅极开口内的该附加共形金属层至该沟道区域的该顶表面上方的一第三高度，以外露该第三高度上方的该共形介电层的一部分，其中，该第三高度高于该第二高度。
15.根据权利要求14所述的方法，其特征在于，该沉积该附加共形金属层包括使用一沉积室，以于沉积步骤之间不将任何该附加共形金属层暴露于环境空气中。
16.根据权利要求14所述的方法，其特征在于，
该执行该第一倒角工艺包括：
沉积一第一平坦化层于该第一共形金属层上，以填充该栅极开口；
凹陷该栅极开口内的该第一平坦化层，以使该第一平坦化层的一顶表面位于该第一高度；
选择性移除该第一平坦化层上方的该第一共形金属层的外露金属材料；以及
选择性移除该第一平坦化层；
该执行该第二倒角工艺包括：
沉积一第二平坦化层于该第二共形金属层上以填充该栅极开口；
凹陷该栅极开口内的该第二平坦化层，以使该第二平坦化层的一顶表面位于该第二高度；
选择性移除该第二平坦化层上方的该第二共形金属层的外露金属材料；以及
选择性移除该第二平坦化层；且其中，该选择性移除该第一共形金属层的该外露金属材料以及该选择性移除该第二共形金属层的该外露金属材料是使用一相同的第一选择性各向同性蚀刻工艺。
17.根据权利要求16所述的方法，其特征在于，
该第一共形金属层和该第二共形金属层包括p型功函数金属层；
该附加共形金属层包括一n型功函数金属层以及一阻障金属层；以及
该执行该第三倒角工艺包括：
沉积一第三平坦化层于该阻障金属层上以填充该栅极开口；
凹陷该栅极开口内的该第三平坦化层，以使该第三平坦化层的一顶表面位于该第三高度；
使用不同于该第一选择性各向同性蚀刻工艺的一第二选择性各向同性蚀刻工艺，以选择性移除该第三平坦化层上方的该附加共形金属层的外露金属材料；以及
选择性移除该第三平坦化层。
18.根据权利要求17所述的方法，其特征在于，
该共形介电层包括一高K介电层；
该p型功函数金属层与该阻障金属层包括氮化钛层；以及
该n型功函数金属层包括一碳化钛铝层。
19.根据权利要求18所述的方法，其特征在于，
该第一选择性各向同性蚀刻工艺与该第二选择性各向同性蚀刻工艺包括均使用一标准清洗液第一号(SC1)的湿蚀刻工艺；以及
为了确保包括于该碳化钛铝层和该高K介电层之间的一界面处的该附加共形金属层的该外露金属层材料的一蚀刻速率在一向下垂直方向是受控的且基本均匀的，相比于该第一选择性各向同性蚀刻工艺中使用的该标准清洗液第一号，该第二选择性各向同性蚀刻工艺中使用的该标准清洗液第一号具有一更高的氨浓度及一较低的温度，以及使用氢氟酸执行一氧化带工艺。
20.根据权利要求19所述的方法，其特征在于，通过确保该蚀刻速率在该向下垂直方向是受控的且基本均匀的，该第二选择性各向同性蚀刻工艺还确保位于该第三高度的该附加共形金属层的顶端在完成该第三倒角工艺后基本上是共面的。
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