CN104795437A - 金属栅极结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构，该半导体结构包括具有第一表面的半导体层，以及限定位于半导体层的第一表面上方的金属栅极的层间介电质(ILD)。金属栅极包括高k介电层、阻挡层和功函金属层。阻挡层中位于金属栅极的侧壁处的第一部分的厚度远小于阻挡层中位于金属栅极的底部处的厚度。本发明提供了一种用于制造半导体结构的方法。该方法包括在ILD中形成金属栅极沟槽，在金属栅极沟槽的底部和侧壁处形成阻挡层，去除阻挡层中位于金属栅极沟槽的侧壁处的第一部分，以及形成与阻挡层共形的功函金属层。

Description

金属栅极结构及其制造方法
技术领域
本发明涉及半导体结构中的金属栅极。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。在IC演进的过程中，在几何尺寸(即，使用制造工艺可以形成的最小组件(或线))减小的同时，功能密度(即，每芯片面积的互连器件的数量)普遍增加。该按比例缩小工艺通常通过提高生产效率以及降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC加工和制造中的类似发展。随着晶体管尺寸的减小，必须降低栅极氧化物的厚度以在栅极长度减小的情况下保持性能。然而，为了降低栅极泄漏，使用高介电常数(高k)栅极绝缘层，这在保持与由较大技术节点中使用的典型栅极氧化物会提供的相同的有效电容的同时，形成较大的物理厚度。
此外，在一些IC设计中，随着技术节点缩小，期望用金属栅(MG)电极替代典型的多晶硅栅电极以改进具有减小的部件尺寸的器件性能。将形成MG电极的一种工艺称为“后栅”工艺，与称为“前栅”的另一种MG电极形成工艺相反。“后栅”工艺允许降低随后的工艺的次数，包括必须在形成栅极之后实施的高温处理。
这样，所期望的是一种为形成在衬底上的每个NFET和PFET都提供不同配置的金属栅极结构的方法和半导体器件。
发明内容
根据本发明的一方面，提供了一种半导体结构，包括：半导体层，具有第一表面；以及层间介电质(ILD)，限定位于半导体层的第一表面上方的金属栅极，其中，金属栅极包括：高k介电层，与金属栅极的底部和侧壁共形；阻挡层，与高k介电层共形；和功函金属层，与阻挡层和高k介电层共形，其中，阻挡层中位于金属栅极的侧壁处的第一部分的厚度远小于阻挡层中位于金属栅极的底部处的厚度。
优选地，阻挡层中位于金属栅极的侧壁处的第一部分的厚度是零。
优选地，阻挡层中位于金属栅极的侧壁处的第二部分的高度大于
优选地，在金属栅极的侧壁处没有阻挡层。
优选地，阻挡层包括双层。
优选地，阻挡层的第一部分的厚度小于阻挡层的第二部分的厚度。
根据本发明的另一方面，提供了一种半导体结构，包括：高k介电层，与金属栅极的底部和侧壁共形；阻挡层，与高k介电层共形；功函金属层，与阻挡层和高k介电层共形；以及栅极填充金属，由功函金属层围绕，其中，接近于金属栅极的底角的阻挡层包括阶梯状轮廓。
优选地，阶梯状轮廓的高度介于约和约之间。
优选地，阻挡层是位于功函金属层和高k介电层之间的双层。
优选地，阻挡层的厚度介于约至和之间。
优选地，功函金属层的厚度介于约和约之间。
优选地，功函金属层包括铝。
优选地，半导体结构是N-MOSFET或N-FinFET。
根据本发明的又一方面，提供了一种用于制造半导体结构的方法，包括：在层间介电质(ILD)中形成金属栅极沟槽；在金属栅极沟槽的底部和侧壁处形成阻挡层；去除阻挡层中位于金属栅极沟槽的侧壁处的第一部分；形成与阻挡层共形的功函金属层；以及过填充栅极填充金属以使栅极沟槽平齐。
优选地，去除阻挡层中位于金属栅极沟槽的侧壁处的第一部分包括：将可蚀刻材料填充到金属栅极沟槽中；将可蚀刻材料回蚀至金属栅极沟槽中的预定高度以暴露阻挡层的第一部分；去除阻挡层的第一部分；以及去除剩余的可蚀刻材料。
优选地，可蚀刻材料选自由旋涂玻璃(SOG)、光刻胶、氧化物和硼磷硅酸盐玻璃(BPSG)组成的组中的至少一种。
优选地，将可蚀刻材料回蚀至金属栅极沟槽中的预定高度以暴露阻挡层的第一部分包括将可蚀刻材料回蚀至介于约和约之间的高度。
优选地，去除阻挡层的第一部分包括实施在氮化物和氧化物之间具有选择性的湿蚀刻操作或干蚀刻操作。
优选地，该方法还包括：从ILD的顶面处去除过填充的栅极填充金属以及功函金属层。
优选地，该方法还包括：在形成功函金属层之后的离子注入操作。
附图说明
当结合附图进行阅读时，通过以下详细描述可以最佳理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的具有金属栅极的半导体结构的截面图。
图2是根据本发明的一些实施例的具有金属栅极的半导体结构的截面图。
图3是根据本发明的一些实施例的具有金属栅极的半导体结构的截面图。
图4是根据本发明的一些实施例的具有金属栅极的半导体结构的截面图。
图5是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图6是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图7是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图8是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图9是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图10是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图11是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图12是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图13是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图14是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图15是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图16是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图17是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
图18是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
具体实施方式
在以下详细描述中，阐明了许多具体细节以提供对本发明的深入理解。然而，本领域的技术人员将理解，可以在没有这些具体细节的情况下实施本发明。在其他实例中，未详细描述众所周知的方法、过程、组件和电路，以便不模糊本发明。应该理解，以下公开提供了许多不同的实施例或实例以实现各个实施例的不同特征。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例且并不旨在限制。
下面详细讨论了实施例的制作和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中体现的可应用的发明构思。所讨论的具体实施例仅说明制作和使用本发明的具体方式，而不限制本发明的范围。
使用铝注入以降低接近晶体管的沟道区的金属栅极(MG)结构的平带电压(VFB)和有效功函。鉴于金属元素吸引N型晶体管的沟道区中的负载流子并且因此降低阈值电压的能力，已将诸如铝的金属元素用作突出的载体以调整N型晶体管的阈值电压。在MG结构中，将铝离子注入到N-功函金属层，这允许铝原子向更接近N型晶体管的沟道区的位于下方的阻挡层或介电层扩散。
如先前所讨论的，在沟道长度(即，在金属栅极结构下面的源极区和漏极区之间的距离)足够长(例如，大于40nm)的情况下，铝原子减小N型晶体管的阈值电压。然而，随着根据摩尔定律沟道长度按比例减小，弱角启动(WCTO)效应成为防止阈值电压减小的问题。由于N功函金属层和金属栅极的底角之间的距离远大于N功函金属层和金属栅极的中下部之间的距离，所以接近金属栅极的底角的阻挡层或介电层比接近金属栅极的中下部的阻挡层或介电层接收更少的铝原子。因此，接近金属栅极的底角的阈值电压不能降低到与接近金属栅极的中下部的阈值电压相同的程度。
WCTO效应在短沟道长度的金属栅极中尤其严重，因为短沟道长度的金属栅极中的底角部分比长沟道长度的金属栅极中的底角部分更重。已经表明，假定N功函金属层中的铝浓度相同，当沟道长度减小时，所测得的阈值电压增大。当将具有混合沟道长度的金属栅极一起制造到相同的晶圆上时，可以观察到WCTO效应。将相同的铝浓度注入或沉积到N功函金属层内，但是结果显示，在具有较长沟道长度的晶体管中阈值电压较低，而在具有较短沟道长度的晶体管中阈值电压较高。
本发明的一些实施例提供了一种具有金属栅极的半导体结构。金属栅极中的N功函金属层与所设计的位于下方的阻挡层共形，在某种程度上允许更多的铝原子扩散到金属栅极的底角，因此解决了由WCTO效应引起的问题。
本发明的一些实施例提供了一种用于制造具有金属栅极的半导体结构的方法，该金属栅极具有与所设计的位于下方的阻挡层共形的N-功函金属层，在某种程度上允许更多的铝原子扩散到金属栅极的底角。
图1示出了具有金属栅极103的半导体结构10的截面图。半导体结构10具有半导体层100，其中，金属栅极103和限定且围绕金属栅极103的层间介电层(ILD)101定位在半导体层100的上方。半导体层100具有接近晶体管的沟道区的第一表面100A。金属栅极103和ILD 101定位在半导体层100的第一表面100A上方。在一些实施例中，本文中所指的半导体层100是块状半导体衬底，其中，多个层和器件结构形成在块体半导体衬底上。在一些实施例中，块状衬底包括硅或诸如GaAs、InP、Si/Ge或SiC的化合物半导体。在半导体层100上可以形成各种层。例如，介电层、掺杂层、多晶硅层或导电层。在半导体层100上可以形成各种器件。例如，可以通过互连层互连至额外的集成电路的晶体管、电阻器和/或电容器。
在一些实施例中，半导体结构10可以是平面的或非平面的晶体管结构。例如，在半导体层100中拥有各种部件的MOSFET或FinFET结构。各种部件包括但不限于轻掺杂的源极/漏极区(n型和p型LDD)、源极/漏极(S/D)区、硅化物部件、接触蚀刻停止层(CESL)。应该注意，半导体层100中的诸如硅锗(SiGe)和碳化硅(SiC)应力源的产生应变的结构可以分别形成在P型和/或N型晶体管中。
参考图1，金属栅极103在侧壁103B处由ILD 101围绕。金属栅极103的底部103A定位在半导体层100的上方。在一些实施例中，本文中所指的金属栅极103包括位于高k介电层1031的水平部分和半导体层100之间的可选择的层间层1030。在一些实施例中，本文所指的金属栅极103包括与高k介电层1031的垂直部分接触的可选择的侧壁间隔件1037。
在图1中，金属栅极103包括高k介电层1031、形成在高k介电层1031的开口表面处并与高k介电层1031的表面轮廓共形的阻挡层1033、以及与阻挡层1033的表面轮廓共形的功函金属层1035。半导体结构10中的高k介电层1031与金属栅极130的底部103A和侧壁130B共形。在金属栅极103的侧壁103B处，阻挡层1033具有厚度为T1的第一部分105A和厚度为T3的第二部分105B。在金属栅极103的底部103A处，阻挡层1033的厚度为T2。在一些实施例中，金属栅极103的底部103A处的厚度T2大于阻挡层1033的第一部分105A处的厚度T1。然而，在一些实施例中，金属栅极103的底部103A处的厚度T2比阻挡层1033的第一部分105A的厚度T1和第二部分105B的厚度T3都大。在一些实施例中，功函金属层1035的厚度T4介于约至约的范围内。
在图1中，金属栅极103的阻挡层1033具有厚度为T1的第一部分105A和厚度为T3的第二部分105B，厚度T3大于第一部分105A的厚度T1。因此，与阻挡层1033的第一部分105A接触的功函金属层1035比与阻挡层1033的第二部分105B接触的功函金属层1035更接近于金属栅极103的侧壁103B。因此，与第一部分的厚度T1与第二部分的厚度T3相等的情况(未示出)相比，连接与第一部分105A和第二部分105B共形的功函金属层1035的接合点A更接近于金属栅极103的底角C。
在一些实施例中，ILD层101包括介电材料。在一些实施例中，该介电材料包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、氟化硅玻璃(FSG)、碳掺杂的氧化硅(例如，SiCOH)、(加利福利亚州的圣克拉拉市的应用材料公司)、氟化非晶碳、聚对二甲苯、BCB(双苯并环丁烯)、(密歇根州米德兰市的陶氏化学公司)、聚酰亚胺、其他合适的多孔聚合物材料、其他合适的介电材料和/或它们的组合。在一些实施例中，ILD 101包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高深宽比工艺(HARP)介电材料(例如，HARP氧化物)。应该理解，ILD101可以包括一种或多种介电材料和/或一个或多个介电层。通过化学机械抛光(CMP)工艺来平坦化ILD 101，直到如图1所示暴露金属栅极103的顶部。CMP工艺具有高选择性，以为金属栅极103、可选择的侧壁间隔件1037和ILD 101提供基本平坦的表面。在一些实施例中，CMP工艺具有低凹陷(dishing)效应和/或金属腐蚀效应。
在本发明的一些实施例中，通过ALD、CVD、金属有机CVD(MOCVD)、PVD、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、热氧化、它们的组合或其他合适的技术来形成高k介电层1031。在一些实施例中，高k介电层1031的厚度介于约至约的范围内。高k介电层1031包括二元或三元高k膜。在一些实施例中，高k介电层1031包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或其他合适的材料。
在一些实施例中，阻挡层1033包括金属氮化物(诸如TiN、TaN)、或金属碳氮化物(诸如，碳氮化钛)或其他具有通式(M1,M2)(C,N)的四元层，其中，M1和M2是IVa或Va族的不同金属。在一些实施例中，阻挡层1033的厚度介于约至约的范围内。阻挡层1033用作阻挡以保护高k介电层1031。通过诸如ALD、PVD、CVD、PECVD或其他合适的技术的各种沉积技术形成阻挡层1033。在如图1所示的一些实施例中，阻挡层1033是包括两层材料的双层。例如，接近高k介电层1031的阻挡层的一层由具有第一组成的金属氮化物或金属碳氮化物制成，而接近功函金属层1035的其他阻挡层由具有第二组成的金属氮化物或金属碳氮化物制成。例如，构成双层的材料可以是相同的，但是化合物的相对原子浓度不同。例如，构成双层的材料可以是不同的。例如，构成双层的材料可以是相同的，但是由不同的沉积操作形成。在一些实施例中，将接近功函金属层1035的阻挡层称为覆盖层。在一些实施例中，接近高k介电层1031的阻挡层的厚度介于约和约之间，而接近功函金属层1035的阻挡层的厚度介于约和约之间。
在一些实施例中，功函金属层1035包括诸如TiN的金属碳氮化物、诸如TiSiN的金属氮化硅或金属铝化物。在一些实施例中，当功函金属层1035由金属碳氮化物或金属氮化硅制成时，在沉积功函金属层1035之后，通过注入操作进一步将铝原子引入到功函金属层1035。在其他实施例中，功函金属层1035包括TiAlN、TiAl或TaAl。可以通过诸如ALD、PVD、CVD、PECVD或其他合适的技术的各种沉积技术来沉积功函金属层1035。在一些实施例中，功函金属层1035的厚度介于约至约的范围内。
在一些实施例中，在金属栅极103中设置栅极填充金属107。栅极填充金属107包括独立功函介于4.2eV和4.8eV之间的金属。在一些实施例中，栅极填充金属包括W、Al、Co和它们的合金。在本发明的实施例中，栅极填充金属107的厚度介于和之间，比功函金属层1035和阻挡层1033的总厚度厚约5到30倍。
参考图1，在接近金属栅极103的底角C的阻挡层的部分处可以观察到阶梯状轮廓。如图1所示，阶梯状轮廓包括两个垂直设置的表面。阶梯状轮廓的垂直部分具有高度H1，高度H1被限定为沉积在金属栅极103的底部的阻挡层的顶面到阶梯状轮廓的水平部分之间的距离。在一些实施例中，阶梯状轮廓的垂直部分的高度H1大于在一些实施例中，阶梯状轮廓的水平部分的宽度W1小于阻挡层1033的原始厚度。例如，阻挡层1033的原始厚度可以限定为在金属栅极103的底部处的厚度T3。在图1中，由于功函金属层1035与下面的阻挡层1033共形，因此，阶梯状轮廓转移到功函金属层1035，并且可以观察到由功函金属层1035描绘的阶梯状轮廓。
如图1中的半导体结构10所示，设计的阻挡层1033包括阶梯状轮廓，因此与阻挡层1033不具有阶梯状轮廓的情况相比，功函金属层1035中接近于阻挡层1033的第一部分105A的部分更接近金属栅极103的底角C。当阻挡层的第一部分105A和第二部分105B可以由它们的厚度区分开时，功函金属层1035的一部分向垂直于侧壁103B的方向产生水平位移。该水平位移将功函金属层1035转移到更接近金属栅极103的底角C的位置。在一些实施例中，水平位移的距离约为具有阶梯状轮廓的水平部分的宽度W1。当阻挡层1033被设计为拥有阶梯状轮廓时，功函金属层1035中的铝原子可以更有效地到达更接近N型晶体管的沟道区的两端定位的下面的阻挡层1033或高k介电层1031。
图2示出了具有金属栅极103的半导体结构20的截面图。具有与图1中相同参考标号的元件指向相同的结构或材料，并且为了简化此处将不再重复。与图1相比，图2中的阻挡层1033的第一部分105A的厚度T1是0。换句话说，阻挡层1033仅保留在金属栅极103的底部103A处和侧壁103B的第二部分105B处。图2示出了接合点A处的阶梯状轮廓，且阶梯状轮廓的水平部分的宽度W1为约阻挡层1033的原始厚度T2。
在图2中，功函金属层1035的水平位移大于图1中示出的功函金属层1035的水平位移，在图1中，在第一部分105A处仅使阻挡层1033变薄，而不是如图2中的半导体结构20所示的完全去除第一部分105A。与图1相比，当阻挡层1033设计为拥有阶梯状轮廓时，由于功函金属层1035的较大的水平位移，所以功函金属层1035中的铝原子可以更有效地到达更接近N型晶体管的沟道区两端定位的下面的阻挡层1033或高k介电层1031。此外，半导体结构20的金属栅极103还包括围绕侧壁间隔件1037的可选择的氮化物层1039。
在一些实施例中，半导体结构20是沟道长度Lg介于约20nm和约40nm之间的平面N-MOSFET。在其他实施例中，半导体结构20是沟道长度Lg介于约10nm和约20nm之间的非平面N-FinFET。
图3示出了具有金属栅极103的半导体结构30的截面图。具有与图1和图2中相同参考标号的元件指向相同的结构或材料，且为了简化，此处将不再重复。与图1相比，图3中的阻挡层1033的第一部分105A的厚度T1和第二部分的厚度T3都是零。换句话说，在金属栅极103的侧壁103B处不存在阻挡层1033。在半导体结构30中不能观察到阶梯轮廓。
在图3中，功函金属层1035的水平位移与图2所示的大约相同，其中，将阻挡层1033的第一部分105A全部去除。此外，在图3中可以观察到朝向垂直于金属栅极103的底部103A的方向的垂直位移。在图3中，连接位于金属栅极103的侧壁103B处和底部103A上方的功函金属层1035的接合点A定位为甚至更接近金属栅极103的底角C。与图2中的接合点A相比，图3中示出的接合点A还拥有朝向底部103A的向下垂直位移，因此功函金属层1035中的铝原子可以更有效地到达更接近N型晶体管的沟道区的两端定位的下面的阻挡层1033或高k介电层1031。此外，半导体结构30的金属栅极103还包括围绕侧壁间隔件1037的可选择的氮化物层1039，且可选择的氮化物层1039定位在半导体层100的第一表面100A上方。
在一些实施例中，半导体结构30是沟道长度Lg介于约20nm和约40nm之间的平面N-MOSFET。在其他实施例中，半导体结构30是沟道长度Lg介于约10nm和约20nm之间的非平面N-FinFET。
图4示出了具有金属栅极103的半导体结构40的截面图。具有与图1、图2和图3中相同参考标号的元件指向相同的结构或材料，且为了简化此处将不再重复。与图3相似，图4中的阻挡层1033的第一部分105A的厚度T1与第二部分的厚度T3都是零。换句话说，在金属栅极103的侧壁103B处不存在阻挡层1033。在半导体结构40中不能观察到阶梯状轮廓。
在图4中，功函金属层1035的水平位移与图3中所示的大约相同，图3中，将阻挡层1033的第一部分105A与第二部分105B全部去除。此外，在图4中可以观察到朝向垂直于金属栅极103的底部103A的方向的垂直位移。在图4中，功函金属层1035最接近金属栅极103的底角C的部分是从接合点A突出的尾部1035A，其中，接合点A连接位于金属栅极103的侧壁103B处和底部103A上方的功函金属层1035。与图3中的功函金属层1035相比，图4中示出的功函金属层1035还拥有尾部1035A，从而有效地产生朝向底部103A的垂直位移，因此功函金属层1035中的铝原子可以更有效地到达更接近N型晶体管的沟道区两端而定位的下面的阻挡层1033或高k介电层1031。此外，半导体结构40的金属栅极103还包括围绕侧壁间隔件1037的可选择的氮化物层1039。
在一些实施例中，半导体结构40是沟道长度Lg介于约20nm和约40nm之间的平面N-MOSFET。在其他实施例中，半导体结构40是沟道长度Lg介于约10nm和约20nm之间的非平面N-FinFET。
在将具有混合沟道长度的晶体管一起制造在相同的晶圆上的一些实施例中，为了消除WCTO效应，可以实施包括图1至图4中所示的不同实施例以增加铝原子向金属栅极的底角的扩散效果。例如，晶圆上具有相对较长沟道长度的一个N型晶体管可以采用图1或图2中示出的金属栅极结构，而晶圆上具有相对较短沟道长度的另一个N型晶体管可以采用图3或图4中示出的金属栅极结构。
图5至图14示出了根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的各操作。在图5至图7所描述的操作中形成了金属栅极沟槽103C。在图5中，牺牲栅电极201被覆盖在ILD 101内。根据当前技术在半导体层100上形成层间层1030、间隔件1037和氮化物层1039。在一些实施例中，由在去除或蚀刻牺牲栅电极201期间不会被充分蚀刻的材料理想地形成层间层1030，使得当随后去除牺牲栅电极201时，层间层1030可以保护下面的半导体层100。如果层间层1030是已生长的介电质，则层间层1030将仅形成在半导体层100的暴露表面上。如果层间层1030是沉积膜，则层间层1030将毯式沉积(blanket deposit)在半导体层100下方的绝缘层衬底(未示出)上以及半导体层100上。
在图5中，间隔件1037和氮化物层1039形成在牺牲栅电极201的侧壁上。可以通过毯式沉积覆盖牺牲栅电极201的顶面和侧壁的共形介电膜来形成间隔件1037和氮化物层1039。毯式沉积的间隔件1037也形成在半导体层100的第一表面100A上。形成间隔件1037和氮化物层1039的材料包括但不限于氮化硅、氧化硅、氮氧化硅或它们的组合。在本发明的一些实施例中，间隔件1037是由热壁低压化学汽相沉积(LPCVD)操作形成的氮化硅膜。接下来，通过例如等离子体蚀刻或反应离子蚀刻(RIE)对间隔件1037和氮化物层1039进行各向异性蚀刻。对间隔件1037和氮化物层1039的各向异性蚀刻从水平表面处(诸如，牺牲栅电极201的顶面处以及半导体层100的第一表面100A处)去除介电膜。在一些实施例中，继续进行足够时间的RIE蚀刻以从所有水平表面处去除间隔件1037和氮化物层1039。
在图6中，在形成间隔件1037、氮化物层1039和ILD 101之后，实施诸如化学机械抛光(CMP)操作的平坦化操作。实施平坦化操作以去除牺牲栅电极201的顶面上方的过量的ILD 101，直到牺牲栅电极201从ILD 101处暴露。在图7中，通过去除牺牲栅电极201和层间层1030形成金属栅极沟槽103C。在一些实施例中，牺牲栅电极201由多晶硅形成。使用包括四甲基氢氧化胺和水的湿蚀刻剂来去除多晶硅牺牲栅电极201。在本发明的实施例中，四甲基氢氧化胺包括按体积计的介于10％和35％之间的溶液。在本发明的实施例中，在蚀刻期间，将四甲基氢氧化铵溶液加热到介于60摄氏度和95摄氏度之间。在本发明的实施例中，在蚀刻工艺期间施加诸如超声波或兆声波能量的声波能量。声波能量向蚀刻剂提供搅动，这使蚀刻残留物能够从蚀变的牺牲栅电极201去除，并且允许新的蚀刻剂进入沟槽内以蚀刻牺牲栅电极201。
在本发明的一些实施例中，用于牺牲栅电极201的蚀刻剂对层间层1030是有选择性的(即，不蚀刻或仅轻微蚀刻层间层1030)，使得层间层1030用作牺牲栅电极201蚀刻的蚀刻停止层。这样，避免了下面的半导体层100的沟道区与蚀刻剂作用。在一些实施例中，期望牺牲栅电极与层间介电质之间的蚀刻选择性至少为10:1。
接下来，去除层间层1030。在本发明的实施例中，层间层1030是氧化物，并且可使用包括含水氢氟酸的蚀刻剂来去除层间层1030。在本发明的实施例中，使用体积占水的1％至2％的HF的蚀刻剂。
参考图8，以共形的方式在金属栅极沟槽103C内和ILD 101的顶部形成层间层1030、高k介电层1031和阻挡层1033。在一些实施例中，消除层间层1030，且高k介电层1031直接形成为接近半导体层100的沟道区。在本发明的实施例中，高k介电层1031生长至厚度介于和之间。在本发明的实施例中，高k介电层1031是沉积的介电质，诸如但不限于金属氧化物介电质(诸如,五氧化二钽(Ta2O5)和氧化钛(TiO2)、氧化钽、氧化铪、氧化锆、氧化铝、氧化镧、氧化镧铝、和它们的硅酸盐或其它诸如PZT和BST的高k介电质)。可以通过任何众所周知的技术(诸如但不限于化学汽相沉积(CVD)或原子层沉积(ALD))来形成高介电常数膜。在一些实施例中，阻挡层1033形成在高k介电层1031的上方。在一些实施例中，阻挡层1033包括厚度介于约至约范围内的TiN或TaN。阻挡层1033用作阻挡以保护高k介电层1031。通过诸如ALD、PVD、CVD、PECVD或其他合适的技术的各种沉积技术来形成阻挡层1033。
在一些实施例中，阻挡层1033包括双层结构。例如，双层结构可以由金属碳氮化物层、TiN和TaN中的任何两种制成。在一些实施例中，通过沉积厚度在约至约范围内的TiN膜形成双层结构中的第一层(接近于高k介电层1031)。通过沉积厚度在约至约范围内的TaN膜形成双层结构中的第二层(接近于功函金属层1035)。
图9至图12示出了去除阻挡层1033中位于金属栅极沟槽103C的侧壁103B处的第一部分105A的操作。如图9所示，可蚀刻材料201过填充在金属栅极沟槽103C内和ILD 101的顶部上。能够实现间隙填充且可以通过蚀刻操作去除的任何材料均可用作可蚀刻材料202。在一些实施例中，可蚀刻材料201是旋涂玻璃(SOG)。最常用的SOG材料有两种类型：无机类的硅酸盐基SOG和有机类的硅氧烷基SOG。在一些实施例中，将基于氧化硅的聚硅氧烷作为流体施加到晶圆以填充金属栅极沟槽103C。然后，在大约400摄氏度的温度下，对分配的SOG进行旋涂和固化。
在图10中，将可蚀刻材料202回蚀至金属栅极沟槽103C中的预定高度H1，且在回蚀操作之后暴露阻挡层1033的第一部分105A。在一些实施例中，当可蚀刻材料202是SOG时，湿蚀刻或干蚀刻操作可以用于去除SOG。例如，包括蚀刻速率可控的缓冲氧化蚀刻(BOE)或稀释HF蚀刻的湿蚀刻操作用于去除期望量的SOG。再例如，干蚀刻操作包括使用诸如CF4、CHF3或SF6的碳氟化合物气体、Ar和O2的等离子体或反应离子蚀刻。调节RF功率、气体流率和相关气体比例以去除期望量的SOG。在一些实施例中，预定高度H1介于约至约的范围内。由于阻挡层1033沉积在ILD 101的顶面上，当实施SOG回蚀时，下面的高k介电层1031将不会被含氟化物的蚀刻剂蚀刻。换句话说，当去除基于氧化物的可蚀刻材料时，由金属氮化物制成的阻挡层1033用作保护高k介电层1031免受蚀刻的硬掩模。
虽然在本发明中SOG可以用作可蚀刻材料，但是诸如光刻胶、沉积的氧化物或硼磷硅酸盐玻璃(BPSG)的其他材料也可以用作可蚀刻材料，只要在存在金属氮化物的情况下蚀刻剂可以选择性地去除光刻胶、沉积的氧化物或BPSG(即，不蚀刻或仅轻微地蚀刻金属氮化物)。
在图11中，通过干蚀刻或湿蚀刻操作去除阻挡层1033的第一部分105A。在一些实施例中，阻挡层1033的第一部分105A被限定为如图10所示的在回蚀可蚀刻材料之后暴露的部分。在一些实施例中，用于去除阻挡层1033(例如，金属碳氮化物)的湿蚀刻剂包括30到40份(以重量计)硝酸、10份氢氟酸和10份水。用于去除阻挡层1033(例如，诸如TiN或TaN的金属氮化物)的另一种湿蚀刻剂包括磷酸(H3PO4，80％)、醋酸(CH3COOH，5％)、硝酸(HNO3，5％)和水(H2O，10％)的混合物。在一些实施例中，用于去除阻挡层1033的干蚀刻操作包括使用包括Cl2或BCl3的蚀刻气体的等离子体或RIE操作。可蚀刻材料202的高度H1足够厚以承受去除阻挡层1033的第一部分105A但是仍然横向保护阻挡层1033的第二部分105B且覆盖金属栅极103的底部103A处的阻挡层的干蚀刻操作。在一些实施例中，预定高度H1介于约至约的范围内。
在一些实施例中，阻挡层1033的第一部分105A的去除没有完全去除阻挡层1033且阻挡层1033的有限厚度留作金属栅极103的侧壁103B上的残留物。导致随后沉积的功函金属层1035的水平位移的阻挡层1033的第一部分105A的任何部分去除都在本发明的考虑范围内。
在图12中，通过第二蚀刻来去除在图11中示出的剩余的可蚀刻材料202。在一些实施例中，使用的蚀刻剂对阻挡层1033具有选择性(即，不蚀刻或仅轻微蚀刻阻挡层)，使得阻挡层用作剩余的可蚀刻材料202蚀刻的蚀刻停止层。这样，避免下面的半导体层100的沟道区与蚀刻剂作用。在一些实施例中，期望可蚀刻材料与阻挡层的蚀刻选择至少为10:1。在完全去除阻挡层1033的第一部分105A的一些实施例中，暴露高k介电层1031的部分，因此去除基于氧化物的可蚀刻材料的蚀刻剂可能不可避免地蚀刻位于ILD 101的顶面处和金属栅极103的侧壁103B处的高k介电层1031。然而，金属栅极的底部处的高k介电层1031由阻挡层1033保护而不受破坏。当剩余的可蚀刻材料202是SOG时，干蚀刻操作可以用于去除剩余的SOG。例如，干蚀刻操作包括使用CF4、CHF3、Ar和O2的蚀刻气体的等离子体或反应离子蚀刻。调节RF功率、气体流率和相关气体比例以去除剩余的SOG。
在使阻挡层1033的第一部分105A变薄而非完全去除，并且剩余的可蚀刻材料202是SOG的一些实施例中，湿蚀刻或干蚀刻操作可以用于去除剩余的SOG。先前参考图12描述了适用于本操作的干蚀刻操作。包括蚀刻速率可控的缓冲氧化蚀刻(BOE)或稀释HF蚀刻的湿蚀刻操作用于去除剩余的SOG。由于阻挡层1033的第一部分105A由减薄的阻挡层1033覆盖，所以湿蚀刻剂对阻挡层1033是有选择性的(即，未蚀刻或仅轻微蚀刻阻挡层)且以较大的蚀刻速率去除SOG。
在图13中，功函金属层1035以共形的方式形成在阻挡层1033和高k介电层1031上。在一些实施例中，通过原子层沉积、物理汽相沉积、化学汽相沉积、溅射或其他合适的操作将功函金属层1035形成在阻挡层1033上方。在一些实施例中，功函金属层1035包括合适的金属，诸如，金属碳氮化物、金属铝化物、金属氮化硅、TiN、TiSiN、TiAlN、TiAl、TaAl、TaN或Ru，这些金属在n型晶体管内适当地工作。在一些实施例中，N型功函层1035包括多金属层结构，诸如，TiN/WN。在一些实施例中，通过ALD操作将铝原子掺杂到功函金属层1035内。在其他实施例中，在形成功函金属层1035之后实施铝离子注入操作，以调节用于n型晶体管的金属栅电极的阈值电压或功函。
参考图10、图14和图15，当以过蚀刻的方式实施先前参考图11描述的去除阻挡层1033的第一部分105A时，基本去除了金属栅极103的侧壁103B处的阻挡层层1033的第二部分105B和第一部分105A。在一些实施例中，参考图10初始确定的可蚀刻材料202的厚度H1足够厚以承受施加到侧壁103B处的阻挡层1033上的过蚀刻操作，但是仍然保护底部103A处的阻挡层1033免受蚀刻剂的影响。在一些实施例中，高度H1介于约至约的范围内。如图15所示，功函金属层1035以共形的方式形成在阻挡层1033和高k介电层1031上。先前参考图13描述了功函金属层1035的形成，因此为了简化此处将不再重复。
参考图10、图16和图17，当以过蚀刻方式实施阻挡层1033的第一部分105A的去除时，基本去除了阻挡层1033中位于侧壁103B处的第二部分105B、第一部分105A和位于第二部分105B下方但是未被可蚀刻材料202覆盖的阻挡层1033。在一些实施例中，参考图10初始确定的可蚀刻材料202的厚度H1足够厚以承受施加在侧壁103B处的阻挡层1033上的过蚀刻操作，但仍然保护底103A处的阻挡层1033免受蚀刻剂影响。在一些实施例中，高度H1介于约至约的范围内。如图17所示，功函金属层1035以共形的方式形成在阻挡层1033和高k介电层1031上。在一些实施例中，功函金属层1035的部分1035A与金属栅极103的底部103A处的高k介电层1031接触。先前参考图13描述了功函金属层1035的形成，且为了简化此处将不再重复。
参考图18，将栅极填充金属302过填充到金属栅极沟槽103C中。在一些实施例中，将包括W、WN、TaN或Ru的单金属溅射到金属栅极沟槽103C内，且随后进行CMP工艺以去除位于ILD 101的顶面上的过填充的栅极填充金属302和功函金属层1035。在一些实施例中，栅极填充金属302包括多金属层结构，诸如，TaN、TiN、W、WN和WCN或它们的任何组合。
本发明的一些实施例提供了一种半导体结构。该半导体结构包括具有第一表面的半导体层和限定位于半导体层的第一表面上方的金属栅极的层间介电质(ILD)。金属栅极包括与金属栅极的底部和侧壁共形的高k介电层；与高k介电层共形的阻挡层；以及与阻挡层和高k介电层共形的功函金属层。阻挡层中位于金属栅极的侧壁处的第一部分的厚度远小于阻挡层中位于金属栅极的底部处的厚度。
在一些实施例中，阻挡层中位于半导体结构的金属栅极的侧壁处的第一部分的厚度为零。
在一些实施例中，阻挡层中位于半导体结构的金属栅极的侧壁处的第二部分的高度大于
在一些实施例中，在半导体结构的金属栅极的侧壁处没有阻挡层。
在一些实施例中，半导体结构的金属栅极的阻挡层包括双层。
在一些实施例中，阻挡层的第一部分的厚度小于金属栅极的阻挡层的第二部分的厚度。
本发明的一些实施例提供了一种半导体结构。该半导体结构包括与金属栅极的底部和侧壁共形的高k介电层；与高k介电层共形的阻挡层；与阻挡层和高k介电层共形的功函金属层；以及由功函金属层围绕的栅极填充金属。接近于金属栅极的底角的阻挡层包括阶梯状轮廓。
在一些实施例中，阶梯状轮廓的高度介于约和约之间。
在一些实施例中，阻挡层是位于功函金属层和高k介电层之间的双层。
在一些实施例中，阻挡层的厚度介于约和约之间。
在一些实施例中，功函金属层的厚度介于约和约之间。
在一些实施例中，功函金属层包括铝。
在一些实施例中，半导体结构是N-MOSFET或N-FinFET。
本发明的一些实施例提供了一种用于制造半导体结构的方法。该方法包括在层间介电质(ILD)中形成金属栅极沟槽；在金属栅极沟槽的底部和侧壁处形成阻挡层；去除阻挡层中位于金属栅极沟槽的侧壁处的第一部分；形成与阻挡层共形的功函金属层；以及过填充栅极填充金属以使栅极沟槽齐平。
在一些实施例中，在制造半导体结构的方法中，去除阻挡层中位于金属栅极沟槽的侧壁处的第一部分包括：在金属栅极沟槽中填充可蚀刻材料；将可蚀刻材料回蚀至金属栅极沟槽中的预定高度以暴露阻挡层的第一部分；去除阻挡层的第一部分；以及去除剩余的可蚀刻材料。
在一些实施例中，填充到金属栅极沟槽中的可蚀刻材料选自由旋涂玻璃(SOG)、光刻胶、氧化物和硼磷硅酸盐玻璃(BPSG)组成的组中的至少一种材料。
在一些实施例中，在制造半导体结构的方法中，将可蚀刻材料回蚀至金属栅极沟槽中的预定高度以暴露阻挡层的第一部分包括将可蚀刻材料回蚀至介于约和约之间的高度。
在一些实施例中，在制造半导体结构的方法中，去除阻挡层的第一部分包括实施在氮化物和氧化物之间具有选择性的湿蚀刻操作或干蚀刻操作。
在一些实施例中，制造半导体结构的方法还包括从ILD的顶面去除过填充的栅极填充金属和功函金属层。
在一些实施例中，制造半导体结构的方法还包括在形成功函金属层之后的离子注入操作。
此外，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、材料组分、工具、方法和步骤的特定实施例。作为本领域普通技术人员将从本发明的公开内容理解，根据本发明，可以使用现有的或今后开发的用于执行与在此所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、工具、方法或步骤。
因此，所附权利要求旨在将诸如工艺、机器、制造、材料组分、工具、方法或步骤包括在它们的范围内。此外，每个权利要求构成一个独立的实施例，并且不同权利要求及实施例的组合均在本发明的范围内。

Claims (10)

1.一种半导体结构，包括：
半导体层，具有第一表面；以及
层间介电质(ILD)，限定位于所述半导体层的第一表面上方的金属栅极，其中，所述金属栅极包括：
高k介电层，与所述金属栅极的底部和侧壁共形；
阻挡层，与所述高k介电层共形；和
功函金属层，与所述阻挡层和所述高k介电层共形，
其中，所述阻挡层中位于所述金属栅极的侧壁处的第一部分的厚度远小于所述阻挡层中位于所述金属栅极的底部处的厚度。
2.根据权利要求1所述的半导体结构，其中，所述阻挡层中位于所述金属栅极的侧壁处的所述第一部分的厚度是零。
3.根据权利要求2所述的半导体结构，其中，所述阻挡层中位于所述金属栅极的侧壁处的第二部分的高度大于
4.根据权利要求2所述的半导体结构，在所述金属栅极的侧壁处没有所述阻挡层。
5.根据权利要求1所述的半导体结构，其中，所述阻挡层包括双层。
6.根据权利要求5所述的半导体结构，所述阻挡层的第一部分的厚度小于所述阻挡层的第二部分的厚度。
7.一种半导体结构，包括：
高k介电层，与金属栅极的底部和侧壁共形；
阻挡层，与所述高k介电层共形；
功函金属层，与所述阻挡层和所述高k介电层共形；以及
栅极填充金属，由所述功函金属层围绕，
其中，接近于所述金属栅极的底角的所述阻挡层包括阶梯状轮廓。
8.根据权利要求7所述的半导体结构，其中，所述阶梯状轮廓的高度介于约和约之间。
9.根据权利要求7所述的半导体结构，其中，所述阻挡层是位于所述功函金属层和所述高k介电层之间的双层。
10.一种用于制造半导体结构的方法，包括：
在层间介电质(ILD)中形成金属栅极沟槽；
在所述金属栅极沟槽的底部和侧壁处形成阻挡层；
去除所述阻挡层中位于所述金属栅极沟槽的侧壁处的第一部分；
形成与所述阻挡层共形的功函金属层；以及
过填充栅极填充金属以使所述栅极沟槽平齐。
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