CN109309125A - 具有栅极堆叠件的集成电路及集成电路的形成方法 - Google Patents

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Abstract

本文中提供了具有栅极堆叠件的集成电路和用于形成所述集成电路的方法的实例。在一些实例中，一种方法包括接收工件，所述工件包括：设置在沟道区上方的侧壁间隔件对、设置在沟道区上并且沿着所述侧壁间隔件对中的第一间隔件的垂直表面延伸的栅极电介质、以及设置在高k栅极电介质上并且沿着垂直表面延伸的覆盖层。在覆盖层和高k栅极电介质上形成成形部件。去除设置在成形部件和第一间隔件之间的高k栅极电介质的第一部分和覆盖层的第一部分，以留下沿着垂直表面延伸的高k栅极电介质的第二部分和覆盖层的第二部分。

Description

具有栅极堆叠件的集成电路及集成电路的形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路及其形成方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这种按比例缩小也伴随着设计和制造包含这些IC的器件的复杂性的增加。制造业过程中的并行进步已经允许制造在精度和可靠性方面越来越复杂的设计。
例如，用于形成晶体管的栅极堆叠件的材料已经不断发展。在高层级处，栅极堆叠件可以包括导体和将晶体管的导体与沟道区分开的栅极电介质。最初，多晶硅取代铝作为栅极堆叠件中的导体。然而，多晶硅具有比许多金属更高的阻抗，并且为了提高性能，先进的制造工艺已经以复杂性增加作为代价回到金属栅极。
另一系列的进步使得能够制造三维设计，例如鳍式场效应晶体管(FinFET)。FinFET可以被当作突出到衬底之外并进入栅极的典型平面器件。通过从衬底向上延伸的薄“鳍”(或鳍结构)来制造示例性FinFET。FET的沟道区形成在该垂直鳍中，并且栅极设置在鳍的沟道区上方(例如，包裹在鳍的沟道区周围)。包裹在鳍周围的栅极增加了沟道区和栅极之间的接触面积，并且允许栅极从多个侧面来控制沟道。这可以通过多种方式加以利用，并且在某些应用中，FinFET提供减小的短沟道效应、减少的泄露以及更高的电流流动。换句话说，它们可能比平面器件更快、更小、并且更高效。
发明内容
根据本发明的一方面，提供了一种用于形成集成电路的方法包括：接收工件，所述工件包括：衬底；鳍，从所述衬底延伸并且具有沟道区；侧壁间隔件对，设置在所述沟道区上方；高k栅极电介质，设置在所述侧壁间隔件对之间的所述沟道区上并且沿着所述侧壁间隔件对中的第一间隔件的垂直表面延伸；以及覆盖层，所述覆盖层设置在所述侧壁间隔件对之间的所述高k栅极电介质上并且沿着所述垂直表面延伸；在所述侧壁间隔件对之间的所述覆盖层和所述高k栅极电介质上形成成形部件；去除设置在所述成形部件与所述第一间隔件之间的所述高k栅极电介质的第一部分和所述覆盖层的第一部分，以留下沿着所述垂直表面延伸的所述高k栅极电介质的第二部分和所述覆盖层的第二部分；去除所述成形部件；以及形成栅极的位于所述高k栅极电介质和所述覆盖层上的剩余部分。
根据本发明的另一方面，提供了一种用于形成集成电路的方法包括：接收工件，所述工件包括：沟道区；相对的栅极间隔件对，设置在所述沟道区上方，其中，栅极凹槽限定在其间；和栅极电介质，在所述栅极凹槽内的所述沟道区上，使得所述栅极电介质沿着所述相对的栅极间隔件对的垂直侧壁延伸；从所述相对的栅极间隔件对的垂直侧壁选择性地去除所述栅极电介质的部分；以及在所述栅极电介质上形成栅极的剩余部分。
根据本发明的又一方面，提供了一种用于形成集成电路的方法包括：接收工件，所述工件包括：沟道区；以及栅极间隔件对，设置在所述沟道区上方；在所述栅极间隔件对之间形成栅极电介质，并且所述栅极电介质沿着所述栅极间隔件对的第一间隔件的侧面延伸；在所述栅极间隔件对之间的所述栅极电介质上形成覆盖层，并且所述覆盖层沿着所述第一间隔件的侧面延伸；在所述栅极间隔件对之间的所述覆盖层上形成部件；以及从所述部件与所述第一间隔件的侧面之间去除所述栅极电介质的一部分和所述覆盖层的一部分，使得所述栅极电介质的剩余部分与所述覆盖层的剩余部分在所述栅极电介质的与所述栅极间隔件对远离的部分的顶面上方延伸不同的高度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A和图1B是根据本发明的各个方面的制造具有替换栅极的工件的方法的流程图。
图2是根据本发明的各个方面的经历制造方法的工件的立体图。
图3、图5、图7、图9、图11、图13、图15、图17和图19是根据本发明的各个方面的在制造方法中的各个点处沿着第一横截平面所截取的工件的截面图。
图4、图6、图8、图10、图12、图14、图16、图18和图20是根据本发明的各个方面的在制造方法中的各个点处沿着第二横截平面所截取的工件的截面图。
图21是根据本发明的各个方面的沿着第一横截平面所截取的工件的截面图，其中，覆盖层比栅极介电层凹陷更多。
图22是根据本发明的各个方面的沿着第二横截平面所截取的工件的截面图，其中，覆盖层比栅极介电层凹进更多。
图23是根据本发明的各个方面的沿着第一横截平面所截取的工件的截面图，其中，栅极介电层比覆盖层凹进更多。
图24是根据本发明的各个方面的沿着第二横截平面所截取的工件的截面图，其中，栅极介电层比覆盖层凹进更多。
图25是根据本发明的各个方面的沿着第一横截平面所截取的具有替换栅极堆叠件配置的工件的截面图。
图26是根据本发明的各个方面的沿着第二截面平面所截取的具有替换栅极堆叠件配置的工件的截面图。
具体实施方式
以下公开内容提供了用于实现本发明的不同部件的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示超过所述范围的各个实施例和/或配置之间的关系。
此外，在以下本发明中，一个部件形成在另一个部件上、连接到另一个部件和/或耦合到另一个部件可以包括部件形成为直接接触的实施例，并且也可以包括附加部件可以形成为插入部件，使得部件可以不直接接触的实施例。此外，使用诸如“下面的”、“上面的”、“水平的”、“垂直的”、“在...之上”、“在...上方”、“在...下面”、“在...下方”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)来简化本发明的一个部件与另一部件的关系。空间相对术语旨在包括含有部件的器件的不同方向。
在最基本的情况下，晶体管可以包括掺杂的半导体以形成由沟道区分开的源极/漏极部件。栅极堆叠件设置在沟道区上，并且包括栅电极和将栅电极与沟道区分隔开的栅极电介质。尽管可以使用任何合适的栅极电介质，但是本发明的许多实例使用高k电介质来减小泄漏电流、降低阈值电压和/或优化晶体管的操作。
在一些实例中，在大量的制造工艺期间使用占位(placeholder)(例如，多晶硅)栅极。占位栅极随后被功能栅极组件替换。然而，已经证明了在由占位栅极留下的凹槽内形成功能组件是具有挑战性的。例如，已经确定了沿着凹槽的整个侧壁共形地形成栅极电介质可以增加寄生电容、降低反转电荷的强度、并且在沉积栅极材料时增加了空隙和其他瑕疵的风险。如下所述，在一些实例中，从凹槽的侧壁去除一些或全部的栅极电介质。这些实例可以由此提供改进的器件性能和可靠性。然而，除非另有说明，否则不需要任何实施例提供任何特定的优点。
本发明的技术可以用于形成各种平面器件和非平面器件。参照图1A至图20描述了FinFET及其形成方法的实例。在这方面，图1A和图1B是根据本发明的各个方面的制造具有替换栅极的工件200的方法100的流程图。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的其他实施例可以替换或删除所描述的一些步骤。图2是根据本发明的各个方面的经历制造方法100的工件200的立体图。图3、图5、图7、图9、图11、图13、图15、图17和图19是根据本发明的各个方面的在方法100中的各个点处沿着第一横截平面(图2的平面202)所截取的工件200的截面图。图4、图6、图8、图10、图12、图14、图16、图18和图20是根据本发明的各个方面的在方法100中的各个点处沿着第二横截平面(图2的平面204)所截取的工件200的截面图。为了清楚以及更好地示出本发明的理念起见，图2-图20已经被简化。在工件200中可以包含附加的部件，并且对于工件200的其他实施例而言，可以替换或去除下面描述的一些部件。
参照图1A的框102和图2，接收工件200。工件200包括将在其上形成器件的衬底206。在各种实例中，衬底206包括诸如晶体结构的硅或锗的元素(单一元素)半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如钠钙玻璃、熔融硅石、熔融石英和/或氟化钙(CaF2)的非半导体材料；和/或上述的组合。
衬底206可以是均匀的组分或者可以包括各种层，其中的一些层可以被选择性地蚀刻以形成鳍。这些层可具有相似或不同的组分，并且在各种实施例中，一些衬底层具有不均匀的组分以引起器件应变并由此调整器件性能。分层衬底的实例包括绝缘体上硅(SOI)衬底206。在一些这样的实例中，衬底206的层可以包括绝缘体，例如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他合适的绝缘体材料。
在一些实例中，形成在衬底206上的器件延伸出衬底206。例如，FinFET和/或其他非平面器件可以形成在设置在衬底206上的器件鳍208上。器件鳍208表示任何凸起的部件，并且包括FinFET器件鳍208以及用于在衬底206上形成其他凸起的有源器件和无源器件的鳍208。可以通过蚀刻衬底206的部分、通过在衬底206上沉积各种层并蚀刻这些层、和/或通过其他合适的技术来形成鳍208。鳍208的组分可以与衬底206类似、或者可以与该衬底不同。例如，在一些实施例中，衬底206可以主要包括硅，而鳍208包括主要为锗或SiGe化合物半导体的一层或多层。在一些实施例中，衬底206包括SiGe化合物半导体，并且鳍208包括含有SiGe化合物半导体的一或多层，其中该SiGe化合物半导体具有不同比率的硅与锗。
鳍208可以通过隔离部件210(例如，浅沟槽隔离部件(STI))彼此物理和电分离。在各种实例中，隔离部件210包括诸如半导体氧化物、半导体氮化物、半导体碳化物、氟硅酸盐玻璃(FSG)的电介质材料、低K电介质材料和/或其他合适的电介质材料。
在一些实施例中，器件鳍208包括形成在鳍208上并由通过沟道区214分隔开的相对的源极/漏极部件对212限定的晶体管(例如，FinFET)。源极/漏极部件212可以包括半导体(例如，Si、Ge、SiGe等)以及一种或多种掺杂剂，例如p型掺杂剂(例如，硼或BF2)或n型掺杂剂(例如，磷或砷)。类似地，沟道区214可以包括半导体以及与源极/漏极部件212的掺杂剂相反类型的一种或多种掺杂剂。
通过施加到与沟道区214相邻并且包裹在沟道区214上方的栅极堆叠件216的电压来控制通过沟道区214的载流子(用于n沟道FinFET的电子和用于p沟道FinFET的空穴)的流动。栅极堆叠件216被示出为半透明的以更好地示出下面的沟道区214并且在随后的图中被更详细地示出。
工件200包括设置在工件200上的层间介电(ILD)层218。ILD层218被示出为半透明的以更好地示出工件200的剩余部分。ILD层218用作绝缘体，该绝缘体支撑和隔离将工件200的元件(例如，源极/漏极部件212和栅极堆叠件216)进行电互连的多级电互连结构的导电迹线。ILD层218可以包括电介质材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)、旋涂玻璃(SOG)、FSG、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、(加利福尼亚州圣克拉拉的应用材料公司(Applied Materials of SantaClara,California))、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、(密歇根州米德兰的陶氏化学公司(Dow Chemical of Midland,Michigan))和/或上述的组合。可以通过包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂沉积的任何合适的工艺和/或其他合适的工艺来形成ILD层218。
参照图3和图4，当接收工件200时，栅极堆叠件216可以包括占位元件，例如占位栅电极302。例如，在后栅极工艺中，在一些制造工艺期间使用占位栅电极302，并且随后占位栅电极302被去除并用一个或多个功能栅极部件(例如，栅电极材料、栅极介电层材料、界面层等)代替。可以当功能部件对诸如源极/漏极激活退火的一些制造工艺敏感时实施该工艺。占位栅电极302可以包括多晶硅、电介质材料和/或其他合适的材料。
栅极堆叠件216还可以包括设置在占位栅电极302的顶面上的栅极盖304。在诸如蚀刻的制造工艺期间，栅极盖304保护占位栅电极302。在各种实例中，栅极盖304包括电介质材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)和/或其他合适的材料。在一个实施例中，栅极盖304包括碳化硅。
栅极堆叠件216还可以包括设置在占位栅电极302的侧面上的栅极间隔件306或侧壁间隔件。类似于栅极盖304，栅极间隔件306可以保护占位栅电极302并且当形成源极/漏极部件212时可以使用该栅极间隔件以控制其偏移和结分布。在各种实例中，栅极间隔件306包括电介质材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)和/或其他合适的材料，并且栅极间隔件的组成和蚀刻剂灵敏度不同于栅极盖304。在一个实施例中，每个栅极间隔件306均包括氮化硅和/或氧化硅中的一层或多层。
在一些实施例中，工件200包括设置在栅极间隔件306的旁边的接触蚀刻停止层(CESL)307。CESL 307可以围绕并覆盖源极/漏极部件212，并且可以设置在隔离部件210的未被栅极堆叠件216覆盖的那些部分的顶部上。CESL 307可以包括电介质(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)或其他合适的材料，以及在各种实施例中，CESL 307包括SiN、SiO和/或SiON。ILD层218可以设置在CESL 307上。
参照图1A的框104并参照参考图5和图6，使用蚀刻工艺去除栅极盖304和占位栅电极302。去除栅极盖304和占位栅电极302的同时留下栅极间隔件306和ILD层218限定栅极凹槽502，其中，在栅极凹槽502内要形成栅极堆叠件216的功能结构。可以通过暴露的沟道区214和隔离部件210来限定栅极凹槽502的底部，并且可以由栅极间隔件306来限定栅极凹槽502的侧面。蚀刻工艺可以包括诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、灰化的任何合适的蚀刻技术和/或其他蚀刻方法。在一些实施例中，蚀刻工艺包括使用基于氧的蚀刻剂、基于氟的蚀刻剂、基于氯的蚀刻剂、基于溴的蚀刻剂、基于碘的蚀刻剂、其他合适的蚀刻剂气体或等离子体和/或上述的组合的干蚀刻。在一些实施例中，蚀刻工艺包括使用所选的技术和蚀刻剂来选择性地蚀刻栅极盖304而不显著蚀刻周围结构的第一阶段、和使用所选的技术和蚀刻剂来选择性地蚀刻占位栅电极302而不显著蚀刻周围结构的第二阶段。
参照图1A的框106，并且参照图7和图8，界面层702形成在栅极凹槽502内的鳍208的顶面和侧面上。界面层702可以包括任何合适的材料，例如电介质(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)或其他合适的材料。可以通过化学氧化、热氧化、CVD、原子层沉积(ALD)和/或其他合适的技术来形成界面层702。因此，在一些实施例中，界面层702包括通过热氧化形成的氧化硅和/或硅-锗氧化物。
参照图1A的框108，并且仍然参照图7和图8，栅极介电层704形成在界面层702上以及栅极凹槽502内的隔离部件210上。当形成栅极介电层704时，其可以覆盖界面层702和凹槽502内的隔离部件210。栅极介电层704也可以沿着栅极间隔件306(即，沿着间隔件306整个垂直侧面)垂直地延伸。如下面更详细地解释的，随后可以去除栅极介电层704的垂直部分以减小栅极堆叠件216和相邻部件之间的耦合电容。
用于栅极介电层704的合适材料的特点通常是其相对于氧化硅的介电常数(k)。栅极介电层704可以包括高k电介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k电介质材料和/或上述材料的组合。在许多应用中，高k电介质材料减少了栅电极和沟道区214之间的隧道效应，这可以减少泄漏、避免电介质击穿、并增加晶体管的寿命。在一些应用中，由于高k电介质材料可能允许栅极介电层(或栅极电介质层)704整体上更厚，所以更容易通过调整栅极介电层704的厚度来调整各个晶体管的参数(例如，工作电压或阈值电压)。
然而，栅极介电层704不限于高k电介质材料。另外地或者可选地，栅极介电层704可以包括其他电介质，例如二氧化硅、氮化硅、氮氧化硅、碳化硅、无定形碳、原硅酸四乙酯(TEOS)、其他合适的电介质材料和/或上述材料的组合。
可以通过诸如CVD、ALD、等离子体增强CVD(PECVD)或等离子体增强ALD(PEALD)等的任何合适的技术来形成栅极介电层704。栅极介电层704可以形成为任何合适的厚度705，并且在一些实例中，栅极介电层704具有在约0.1nm与约3nm之间的厚度705。
参照图1A的框110，并且仍然参照图7和图8，在栅极凹槽502内的栅极介电层704上形成覆盖层706。覆盖层706可以覆盖栅极介电层704的水平表面以及沿着栅极间隔件306垂直延伸的栅极介电层704的垂直表面。随后可以与栅极介电层704的垂直部分一起去除覆盖层706的垂直部分。
覆盖层706可以包括任何合适的导电材料，包括金属(例如W、Al、Ta、Ti、Ni、Cu、Co等)、金属氮化物和/或金属硅氮化物，并且可以经由CVD、ALD、PECVD、PEALD、PVD和/或其他合适的沉积工艺进行沉积。在各种实施例中，覆盖层706包括TaSiN、TaN或TiN。
参照图1A的框112并且参照图9和10，在工件上形成轮廓成形部件902。具体而言，轮廓成形部件902填充栅极凹槽502并且在随后的蚀刻工艺期间保护凹槽502内的栅极介电层704和覆盖层706的下面的部分。轮廓成形部件902可以由任何合适的材料形成，其可以被选择为具有与栅极介电层704和覆盖层706不同的蚀刻剂灵敏度。在各种实例中，轮廓成形部件902包括电介质(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)、多晶硅、SOG、TEOS、等离子体增强CVD氧化物(PE-氧化物)、高纵横比工艺(HARP)形成的氧化物、底部抗反射涂层(BARC)和/或其他合适的材料。可以使用包括ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他合适的沉积工艺的任何合适的工艺来沉积轮廓成形部件902。
参照图1A的框114并且参照图11和图12，回蚀刻轮廓成形部件902以暴露凹槽502内的栅极介电层704和覆盖层706。在各种实例中，使用湿蚀刻、干蚀刻、RIE和/或化学机械平面化/抛光(CMP)回蚀刻轮廓成形部件902。在一些实例中，框114的蚀刻被配置为将轮廓成形部件902的部分保留在栅极凹槽502内，以保护栅极介电层704和覆盖层706的下面的部分。轮廓成形部件902的剩余部分可以具有任何合适的高度和/或纵横比。在各种实例中，轮廓成形部件902具有在约1：1和约2：1之间的纵横比(沿着栅极长度方向的高度与宽度)。
在一些实例中，轮廓成形部件902的最顶面与限定栅极凹槽502的栅极间隔件306的最顶面基本共面。相反，在一些实例中，蚀刻持续到轮廓成形部件902的最顶面低于栅极间隔件306的最顶面。
参照图1B的框116并且参照图13和图14，回蚀刻覆盖层706和栅极介电层704。在凹槽502内，蚀刻去除了沿着栅极间隔件306的垂直表面延伸的至少一些的覆盖层706和栅极介电层704。具体地，框116的蚀刻可以被配置为当覆盖层706和栅极介电层704的与栅极间隔件306相邻的最顶面仍然处于覆盖层706和栅极介电层704的位于轮廓成形部件902下方以及凹槽502的中心的最顶面之上时停止。栅极介电层704和覆盖层706的沿着栅极间隔件306的垂直表面延伸的剩余区域1302可以具有从栅极介电层704的位于轮廓成形部件902下方的顶面所测量的任何合适的高度1304。
在各种实例中，高度1304在约1nm和约25nm之间，并且其中，随后在下面的附图中示出高度1304为大约0的实例。因此，在各种实例中，栅极介电层704的高度1304与厚度705的比率可以在约1：1和约10：1之间。换言之，在各种实例中，总栅极高度1306在约10nm和约200nm之间，并且区域1302的沿着栅极间隔件306的垂直表面延伸的高度1304与总栅极高度1306的比率为大约1：4或更小。因此，栅极间隔件306的大部分垂直表面可以不具有栅极介电层704。为了比较，在一些实例中，栅极长度1308在约10nm与约100nm之间，并且区域1302的高度1304与栅极长度1308的比率为大约1：4或更小。虽然图13示出了其中覆盖层706和栅极介电层704的剩余区域具有相同高度1304的实例，但是下面示出了其中将覆盖层706和栅极介电层704蚀刻到不同深度的其他实例。
从栅极间隔件306的至少一部分去除栅极介电层704和覆盖层706可以提供许多益处。例如，去除栅极介电层704和覆盖层706的一些可以减小寄生电容。在一些实例中，在栅极堆叠件216和诸如源极/漏极接触件的相邻导体之间的电容耦合减小。在一些实例中，栅极堆叠件216的边缘电容减小。这些电容效应可能会延迟栅极处和源极/漏极接触件处的电压的上升和下降。因此，通过减小电容耦合，本结构可以提供增加的开关速度、降低的开关功耗以及降低的耦合噪声。
在一些应用中，当在凹槽中形成随后的栅极金属时，栅极凹槽502的宽度(在栅极长度方向1308上)提供了挑战。去除栅极介电层704和覆盖层706的一些为这些栅极金属提供了更宽的凹槽502，这可以通过提供更宽的填充间隙来改善它们的均匀性。此外，因为从栅极间隔件306的至少一部分去除栅极介电层704和覆盖层706，所以栅极金属可以形成为更靠近栅极间隔件306。在一些这样的实例中，该配置改善了特别是在沟道区214的边界处由栅极堆叠件产生的反相电荷的强度和均匀性。
在各种实例中，覆盖层706和栅极介电层704的蚀刻包括湿蚀刻、干蚀刻、RIE和/或其它合适的蚀刻工艺。在一些实例中，选择蚀刻工艺和化学制品以避免栅极间隔件306和轮廓成形部件902的显著蚀刻。框116的蚀刻可以包括以覆盖层706和栅极介电层704为目标的不同的蚀刻工艺和化学制品。在一个实例中，蚀刻包括使用基于氯的蚀刻剂的干蚀刻工艺。
参照图1B的框118并且参照图15和图16，从栅极凹槽502去除轮廓成形部件902的剩余部分。可以使用诸如湿蚀刻、干蚀刻、RIE的任何合适的蚀刻工艺和/或其他合适的蚀刻工艺来去除轮廓成形部件902，并且可以选择特定的蚀刻工艺以避免显著蚀刻工件200的覆盖层706、栅极介电层704、栅极间隔件306和/或其他组件。在一些这样的实例中，通过具有氧反应物的灰化来去除轮廓成形部件902。
在下面的步骤中，在成形的覆盖层706和栅极介电层704上形成栅电极。参照图1B的框120并且参照图17和图18，在栅极凹槽502内的覆盖层706上以及栅极介电层704上形成势垒层1702。在凹槽502的侧面处，势垒层1702可以物理接触栅极介电层704。势垒层1702也可以物理接触栅极间隔件306的垂直表面并且沿着栅极间隔件306的垂直表面延伸。势垒层1702可以包含任何合适的材料，例如W、Ti、TiN、Ru或上述材料的组合。可以基于其扩散到覆盖层706、栅极介电层704和栅极间隔件306中的弹性来选择用于势垒层1702的材料。可以通过包括ALD、CVD、PECVD、PEALD、PVD(例如，溅射)的任何合适的技术和/或上述技术的组合来沉积势垒层1702。如上所述，因为已经去除了栅极介电层704和覆盖层706的垂直部分，所以栅极凹槽502的大部分更宽，这可以提供势垒层1702和随后的层的更均匀的沉积。
参照图1B的框122并且参照图17和图18，在栅极凹槽502内的势垒层1702上形成一个或多个功函数层1704。在凹槽502的侧面处，功函数层1704可以设置在栅极介电层704和覆盖层706的顶部上，并且可以与势垒层1702的垂直表面物理接触并且沿着势垒层1702的垂直表面延伸。合适的功函数层1704材料包括基于与栅极堆叠件216相对应的器件类型的n型和/或p型功函数材料。示例性的p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料和/或上述材料的组合。示例性的n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料和/或上述材料的组合。可以通过包括ALD、CVD、PECVD、PEALD、PVD的任何合适的技术和/或上述技术的组合沉积功函数层1704。由于栅极介电层704和覆盖层706的垂直部分已经被去除，所以功函数层1704可以比覆盖层706更宽、并且比具有基本一致的厚度的栅极介电层704的中心部分更宽。
参照图1B的框124并且参照图17和图18，可以在凹槽502内的功函数层1704上形成粘合层1706。在凹槽502的侧面处，粘合层1706可以物理接触功函数层1704的垂直表面并且沿着功函数层1704的垂直表面延伸。粘合层1706可以包括任何合适的材料，例如金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氧化物、金属氮化物和/或上述材料的组合。相应地，在一个实施例中，粘合层1706包括TiN。可以通过包括ALD、CVD、PECVD、PEALD、PVD的任何合适的技术和/或上述技术的组合来沉积粘合层1706。
参照图1B的框126，并且参照图17和图18，在凹槽502内的粘合层1706上形成电极填充物1708。电极填充物1708可以包括任何合适的材料，包括金属(例如W、Al、Ta、Ti、Ni、Cu、Co等)、金属氧化物、金属氮化物和/或上述材料的组合，并且在一个实例中，电极芯包括钨(W)。可以通过包括ALD、CVD、PECVD、PEALD、PVD的任何合适的技术和/或上述技术的组合来沉积电极填充物1708。
参照图1B的框128，并且参照图19和图20，可以实施CMP工艺以去除栅极堆叠件216的外部的材料(例如，势垒层1702、功函数层1704、粘合层1706、电极填充物1708等的材料)。
参照图1B的框130，提供工件200用于进一步制造。在各种实例中，进一步制造包括形成电耦合至栅极堆叠件216和源极/漏极部件212的接触件、形成电互连结构的剩余部分、切割、封装和其他制造工艺。
如上所述，框116中的栅极介电层704和覆盖层706的蚀刻可以导致覆盖层706和栅极介电层704具有不同的高度。图21是根据本发明的各个方面的沿着第一横截平面所截取的工件2100的截面图，其中，覆盖层比栅极介电层凹进更多。图22是根据本发明的各个方面的沿着第二横截平面所截取的工件的截面图，其中，覆盖层比栅极介电层凹进更多。可以使用图1A和图1B的方法100和/或任何其他合适的技术形成工件2100。为了清楚以及更好地示出本发明的理念起见，图21和图22已经被简化。附加部件可以包含在工件2100中，并且对于工件2100的其它实施例而言，下面描述的一些部件可以被替换或去除。
图21和图22的工件2100在许多方面基本上类似于图2-图20的工件200，并且包括基本上均如上所述的沟道区214、栅极间隔件306、ILD层218和界面层702。在图示的实例中，在框116的蚀刻之后，与栅极间隔件306相邻的栅极介电层704的剩余部分具有从栅极介电层704的远离栅极间隔件306的部分的顶面测量的第一高度2102。覆盖层706的剩余部分具有从栅极介电层704的远离栅极间隔件306的部分的顶面测量的第二高度2104。通过对栅极介电层704和覆盖层706使用不同的蚀刻技术(例如，不同的蚀刻工艺、不同的蚀刻参数和/或不同的蚀刻剂)、或者通过使用具有对于栅极介电层704和覆盖层706的材料产生不同的蚀刻剂速率的参数和/或蚀刻剂的蚀刻技术来制造栅极堆叠件216，其中，第一高度2102大于第二高度2104。在各种实例中，第一高度2102与第二高度2104的比率大于约1：1且小于约2：1。在一些这样的实例中，栅极介电层704的第一高度2102在约1nm和约25nm之间，并且可以在栅极介电层704的厚度的约1倍和大约10倍之间。在一些这样的实例中，栅极介电层704的第一高度2102与总栅极高度1306的比率为大约1：4或更小。因此，栅极间隔件306的大部分垂直表面可以没有栅极介电层704。
基本上如上所述，势垒层1702、功函数层1704、粘合层1706和电极填充物1708设置为一个在另一个之上。
在进一步的实例中，剩余的栅极介电层704的高度小于框116之后的覆盖层706的高度。图23是根据本发明的各个方面的沿着第一截面平面所截取的工件2300的截面图，其中，栅极介电层比覆盖层凹进更多。图24是根据本发明的各个方面的沿着第二横截平面所截取的工件2300的截面图，其中，栅极介电层比覆盖层凹进更多。可以使用图1A和图1B的方法100和/或任何其他合适的技术形成工件2300。为了清楚以及更好地示出本发明的理念起见，图23和图24已经被简化。附加部件可以包含在工件2300中，并且对于工件2300的其他实施例，下面描述的一些部件可以被替换或去除。
图23和图24的工件2300在许多方面基本上类似于图2-图20的工件200以及图21和图22的工件2100，并且包括基本上均如上所述的沟道区214、栅极间隔件306、ILD层218、界面层702、势垒层1702、功函数层1704、粘合层1706和电极填充物1708。
在示出的实例中，在框116的蚀刻之后，栅极介电层704的与栅极间隔件306相邻的剩余部分具有从栅极介电层704的远离栅极间隔件306的部分的顶面测量的第一高度2302。覆盖层706的剩余部分具有从栅极介电层704的远离栅极间隔件306的部分的顶面测量的第二高度2304。通过对栅极介电层704和覆盖层706使用不同的蚀刻技术(例如，不同的蚀刻工艺、不同的蚀刻参数和/或不同的蚀刻剂)或者通过使用具有对于栅极介电层704和覆盖层706的材料产生不同的蚀刻剂速率的参数和/或蚀刻剂的蚀刻技术来制造栅极堆叠件216，其中，第一高度2302小于第二高度2304。在各种实例中，第一高度2302与第二高度2304的比率小于1：1并且大于约1:10。在一些这样的实例中，栅极介电层704的第一高度2302在约1nm和约25nm之间，并且可以在栅极介电层704的厚度的约1倍和约10倍之间。在一些这样的实例中，栅极介电层704的第一高度2302与总栅极高度1306的比率为大约1：4或更小。因此，栅极间隔件306的大部分垂直表面可以没有栅极介电层704。
如上所述，框116中的栅极介电层704和覆盖层706的蚀刻可以继续，直到区域1302的高度1304为零或接近零。图25是根据本发明的各个方面的具有沿着第一截面平面所截取的替代栅极堆叠件配置的工件2500的截面图。图26是根据本发明的各个方面的具有沿着第二截面平面所截取的替代栅极堆叠件配置的工件2500的截面图。可以使用图1A和图1B的方法100和/或任何其他合适的技术形成工件2500。为了清楚以及更好地示出本发明的理念起见，图25和图26已经被简化。附加部件可以包含在工件2500中，并且对于工件2500的其他实施例，下面描述的一些部件可以被替换或去除。
图25和图26的工件2500在许多方面基本上类似于图2-图20的工件200，并且包括基本上均如上所述的沟道区214、栅极间隔件306、ILD层218、界面层702、势垒层1702、功函数层1704、粘合层1706和电极填充物1708。
在示出的实例中，在框116的蚀刻之后，栅极介电层704的顶面从一个栅极间隔件306到相对的栅极间隔件306是大致平坦的，并且栅极介电层704整体上具有基本一致的厚度。在一些实例中，栅极介电层704具有在约0.1nm和约3nm之间的厚度705。覆盖层706的顶面也可以从覆盖层706的一个边缘到另一个边缘大致平坦，并且覆盖层706整体上可以具有基本一致的厚度。在一些实例中，因为覆盖层706形成在栅极介电层704内部，而栅极介电层704具有U形形状，所以覆盖层706不会一直延伸到栅极间隔件306。势垒层1702设置在覆盖层706和栅极介电层704上并且物理接触栅极间隔件306附近的栅极介电层704。
因此，本发明提供了具有栅极堆叠件的集成电路以及用于形成集成电路的方法的实例。在一些实例中，一种方法包括接收工件，该工件包括：衬底；从衬底延伸并且具有沟道区的鳍；以及设置在沟道区上方的栅极堆叠件，所述栅极堆叠件包括：相对的栅极间隔件对；设置在所述相对的栅极间隔件对之间的占位栅电极；以及设置在所述占位栅电极上并且在所述相对的栅极间隔件对之间延伸的栅极盖。占位栅电极和栅极盖被去除以形成介于相对的栅极间隔件对之间的栅极凹槽。在相对的栅极间隔件对之间的栅极凹槽内的沟道区上形成界面层。在所述相对的栅极间隔件对之间的栅极凹槽内的界面层上形成栅极电介质，使得栅极电介质沿着所述相对的栅极间隔件对中的每一个的整个垂直侧壁延伸。在所述相对的栅极间隔件对之间的栅极凹槽内的栅极电介质上形成覆盖层，使得覆盖层沿着栅极电介质的整个垂直侧壁延伸。在栅极凹槽内的栅极电介质和覆盖层上形成势垒部件。去除势垒部件，使得势垒部件的顶面与所述相对的栅极间隔件对的顶部共面或低于所述相对的栅极间隔件对的顶部。从所述相对的栅极间隔件对中的每一个的垂直侧壁去除栅极电介质和覆盖层中的每一个的部分。去除势垒部件的剩余部分。在栅极凹槽内的栅极电介质和覆盖层上形成势垒层。在栅极凹槽内的势垒层上形成粘合层。在栅极凹槽内的粘合层上形成电极填充物。对工件实施化学机械平坦化工艺以去除势垒层、粘合层和电极填充物中的每一个的延伸超过栅极凹槽的部分，并且提供工件用于进一步制造。
在另一实例中，器件包括：衬底；从所述衬底延伸的鳍，所述鳍包括：沟道区；以及设置在沟道区的相对侧上的源极/漏极部件对；以及设置在沟道区上方的栅极堆叠件，所述栅极堆叠件包括：相对的栅极间隔件对；界面层，所述界面层直接设置在沟道区上并且在所述相对的栅极间隔件对之间延伸；栅极电介质，所述栅极电介质直接设置在界面层上和所述相对的栅极间隔件对中的每一个的垂直侧面上，使得每个垂直侧面的第一部分物理接触栅极电介质，并且每个垂直侧面的第二部分没有栅极电介质和界面层；覆盖层，所述覆盖层直接设置在栅极电介质上；势垒层，所述势垒层直接设置在覆盖层、栅极电介质、每个垂直侧面的第二部分上；功函数层，所述功函数层直接设置在势垒层上；粘合层，所述粘合层直接设置在功函数层上；以及电极填充物，所述电极填充物直接设置在粘合层上。
在又一实例中，器件包括：衬底；从所述衬底延伸的鳍，所述鳍包括：沟道区；以及设置在沟道区的相对侧上的源极/漏极部件对；以及设置在沟道区上方的栅极堆叠件，所述栅极堆叠件包括：相对的栅极间隔件对；界面层，所述界面层直接设置在沟道区上并且在所述相对的栅极间隔件对之间延伸；栅极电介质，所述栅极电介质直接设置在界面层上和所述相对的栅极间隔件对中的每一个的垂直侧面上，使得每个垂直侧面的第一部分物理接触栅极电介质；每个垂直侧面的第二部分没有栅极电介质和界面层；并且栅极电介质整体上具有基本一致的厚度；覆盖层，所述覆盖层直接设置在栅极电介质上；势垒层，所述势垒层直接设置在覆盖层、栅极电介质、每个垂直侧面的第二部分上；功函数层，所述功函数层直接设置在势垒层上；粘合层，所述粘合层直接设置在功函数层上；以及电极填充物，所述电极填充物直接设置在粘合层上。
在另一实例中，方法包括接收工件，所述工件包括：衬底；鳍，所述鳍从衬底延伸并且具有沟道区；侧壁间隔件对，所述侧壁间隔件对设置在沟道区上方；高k栅极电介质，所述高k栅极电介质设置在所述侧壁间隔件对之间的沟道区上并且沿着所述侧壁间隔件对中的第一间隔件的垂直表面延伸；以及覆盖层，所述覆盖层设置在所述侧壁间隔件对之间的高k栅极电介质上并且沿着所述垂直表面延伸。在所述侧壁间隔件对之间的覆盖层和高k栅极电介质上形成成形部件。去除置于成形部件与第一间隔件之间的高k栅极电介质的第一部分和覆盖层的第一部分，以留下沿着垂直表面延伸的高k栅极电介质的第二部分和覆盖层的第二部分。去除成形部件，并且形成高k栅极电介质和覆盖层上的栅极的剩余部分。在一些这样的实例中，去除高k栅极电介质的第一部分使得大部分垂直表面没有高k栅极电介质。在一些这样的实例中，高k栅极电介质的第二部分在远离所述侧壁间隔件对设置的高k栅极电介质的第三部分的顶面之上延伸了第一距离，并且第一距离小于第一间隔件的垂直表面的高度的四分之一。在一些这样的实例中，高k栅极电介质的第二部分在高k栅极电介质设置为远离所述侧壁间隔件对的第三部分的顶面之上延伸了第一距离，并且第一距离在约等于高k栅极电介质的第三部分的厚度和高k栅极电介质的第三部分的厚度的约10倍之间。在一些这样的实例中，形成栅极的剩余部分包括在高k栅极电介质和覆盖层上形成势垒层，使得势垒层直接物理接触高k栅极电介质的第二部分的顶面和覆盖层的第二部分的顶面。在一些这样的实例中，高k栅极电介质的第二部分上的势垒层的第一顶面在高k栅极电介质设置为远离所述侧壁间隔件对的第三部分上的势垒层的第二顶面之上。在一些这样的实例中，栅极的剩余部分的形成还包括在势垒层上形成功函数层，使得功函数层位于高k栅极电介质的第二部分的顶面上并且位于覆盖层的第二部分的顶面上。在一些这样的实例中，功函数层比覆盖层更宽。
在实施例中，去除所述高k栅极电介质的第一部分使得所述垂直表面的大部分不具有所述高k栅极电介质。
在实施例中，所述高k栅极电介质的第二部分在所述高k栅极电介质的设置为与所述侧壁间隔件对远离的第三部分的顶面之上延伸第一距离；以及所述第一距离小于所述第一间隔件的垂直表面的高度的四分之一。
在实施例中，所述高k栅极电介质的第二部分在所述高k栅极电介质的设置为与所述侧壁间隔件对远离的第三部分的顶面之上延伸第一距离；以及所述第一距离在1至10倍的所述高k栅极电介质的第三部分的厚度之间。
在实施例中，形成所述栅极的剩余部分包括在所述高k栅极电介质和所述覆盖层上形成势垒层，使得所述势垒层直接物理接触所述高k栅极电介质的第二部分的顶面和所述覆盖层的第二部分的顶面。
在实施例中，所述势垒层的位于所述高k栅极电介质的第二部分上的第一顶面处于所述势垒层的第二顶面之上，其中，所述势垒层的第二顶面位于所述高k栅极电介质的设置为与所述侧壁间隔件对远离的第三部分上。
在实施例中，形成所述栅极的剩余部分还包括在所述势垒层上形成功函数层，使得所述功函数层位于所述高k栅极电介质的第二部分的顶面上以及所述覆盖层的第二部分的顶面上。
在实施例中，所述功函数层比所述覆盖层更宽。
在又一实例中，方法包括接收工件，所述工件包括：沟道区；相对的栅极间隔件对，所述相对的栅极间隔件对设置在沟道区上方，其中，栅极凹槽限定在所述相对的栅极间隔件对之间；栅极电介质，所述栅极电介质在所述栅极凹槽内的沟道区上，使得栅极电介质沿着所述相对的栅极间隔件对的垂直侧壁延伸。在栅极凹槽内的栅极电介质上形成部件。所述部件用于从相对的栅极间隔件对的垂直侧壁选择性地去除栅极电介质的部分。所述部件被去除并且栅极的位于栅极电介质上的剩余部分被保留。在一些这样的实例中，工件还包括在栅极凹槽内的栅极电介质上的覆盖层，使得覆盖层沿着所述相对的栅极间隔件对的垂直侧壁延伸，并且使用该部件来选择性地去除部分的栅极电介质，去除部分的栅极电介质包括从垂直侧壁去除部分的覆盖层。在一些这样的实例中，栅极的剩余部分的形成包括在栅极电介质上形成势垒层，使得势垒层直接物理接触栅极电介质的邻近所述相对的栅极间隔件对中的一个的顶面。在一些这样的实例中，势垒层直接物理接触被去除栅极电介质的垂直侧壁的部分。在一些这样的实例中，栅极的剩余部分的形成包括在栅极电介质的邻近所述相对的栅极间隔件对中的一个的顶面上形成功函数层。在一些这样的实例中，功函数层比设置在栅极电介质上的覆盖层更宽。在一些这样的实例中，所述相对的栅极间隔件对的大部分垂直侧壁没有栅极电介质。在一些这样的实例中，栅极电介质的与所述相对的栅极间隔件对的垂直侧壁相邻的部分在栅极电介质设置为远离所述相对的栅极间隔件对的另一部分之上延伸了第一高度，并且第一高度小于垂直侧壁的高度的四分之一。在一些这样的实例中，栅极电介质的与所述相对的栅极间隔件对的垂直侧壁相邻的部分在栅极电介质的设置为远离所述相对的栅极间隔件对的另一部分之上延伸了第一高度，并且第一高度在约等于栅极电介质的设置为远离所述相对的栅极间隔件对的另一部分的厚度和栅极电介质的设置为远离所述相对的栅极间隔件对的另一部分的厚度的约10倍之间。
在实施例中，所述工件还包括所述栅极凹槽内的所述栅极电介质上的覆盖层，使得所述覆盖层沿着所述相对的栅极间隔件对的垂直侧壁延伸；以及选择性地去除所述栅极电介质的部分包括从所述垂直侧壁去除所述覆盖层的部分。
在实施例中，形成所述栅极的剩余部分包括在所述栅极电介质上形成势垒层，使得所述势垒层直接物理接触所述栅极电介质的与所述相对的栅极间隔件对中的一个邻近的顶面。
在实施例中，所述势垒层直接物理接触所述垂直侧壁中去除所述栅极电介质的部分。
在实施例中，形成所述栅极的剩余部分包括在所述栅极电介质的与所述相对的栅极间隔件对中的一个邻近的顶面上形成功函数层。
在实施例中，所述功函数层比设置在所述栅极电介质上的覆盖层更宽。
在实施例中，所述相对的栅极间隔件对的大部分垂直侧壁不具有所述栅极电介质。
在实施例中，所述栅极电介质的与所述相对的栅极间隔件对的垂直侧壁邻近的一部分在所述栅极电介质的设置为与所述相对的栅极间隔件对远离的另一部分之上延伸了第一高度；以及所述第一高度小于所述垂直侧壁的高度的四分之一。
在实施例中，所述栅极电介质的与所述相对的栅极间隔件对的垂直侧壁邻近的一部分在所述栅极电介质的设置为与所述相对的栅极间隔件对远离的另一部分之上延伸了第一高度；以及所述第一高度在1至10倍的所述栅极电介质的设置为远离所述相对的栅极间隔件对的另一部分的厚度之间。
在又一实例中，方法包括：接收工件，所述工件包括：沟道区和设置在所述沟道区上方的栅极间隔件对。在所述栅极间隔件对之间形成栅极电介质，并且所述栅极电介质沿着所述栅极间隔件对的第一间隔件的侧面延伸。在所述栅极间隔件对之间的栅极电介质上形成覆盖层并且所述覆盖层沿着所述第一间隔件的侧面延伸。从所述部件和所述第一间隔件的侧面之间去除所述栅极电介质的部分和所述覆盖层的部分，使得栅极电介质的剩余部分在栅极电介质的远离所述栅极间隔件对的部分的顶面上方与覆盖层的剩余部分延伸了不同的高度。在一些这样的实例中，栅极电介质的剩余部分在栅极电介质的远离所述栅极间隔件对的部分的顶面上方延伸了第一高度，覆盖层的剩余部分在栅极电介质的远离所述栅极间隔件对的部分的顶面上方延伸了第二高度，并且该去除使得所述第一高度大于所述第二高度。在一些这样的实例中，所述去除使用被配置为以与覆盖层的材料不同的速率蚀刻栅极电介质的材料的蚀刻剂。
在实施例中，所述栅极电介质的剩余部分在所述栅极电介质的与所述栅极间隔件对远离的部分的顶面上方延伸至第一高度；所述覆盖层的剩余部分在所述栅极电介质的与所述栅极间隔件对远离的部分的顶面上方延伸至第二高度；以及所述去除使得所述第一高度大于所述第二高度。
在实施例中，所述去除使用的蚀刻剂被配置为以与所述覆盖层的材料不同的速率蚀刻所述栅极电介质的材料。
以上论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (10)

1.一种用于形成集成电路的方法，包括：
接收工件，所述工件包括：
衬底；
鳍，从所述衬底延伸并且具有沟道区；
侧壁间隔件对，设置在所述沟道区上方；
高k栅极电介质，设置在所述侧壁间隔件对之间的所述沟道区上并且沿着所述侧壁间隔件对中的第一间隔件的垂直表面延伸；以及
覆盖层，所述覆盖层设置在所述侧壁间隔件对之间的所述高k栅极电介质上并且沿着所述垂直表面延伸；
在所述侧壁间隔件对之间的所述覆盖层和所述高k栅极电介质上形成成形部件；
去除设置在所述成形部件与所述第一间隔件之间的所述高k栅极电介质的第一部分和所述覆盖层的第一部分，以留下沿着所述垂直表面延伸的所述高k栅极电介质的第二部分和所述覆盖层的第二部分；
去除所述成形部件；以及
形成栅极的位于所述高k栅极电介质和所述覆盖层上的剩余部分。
2.根据权利要求1所述的用于形成集成电路的方法，其中，去除所述高k栅极电介质的第一部分使得所述垂直表面的大部分不具有所述高k栅极电介质。
3.根据权利要求1所述的用于形成集成电路的方法，其中，
所述高k栅极电介质的第二部分在所述高k栅极电介质的设置为与所述侧壁间隔件对远离的第三部分的顶面之上延伸第一距离；以及
所述第一距离小于所述第一间隔件的垂直表面的高度的四分之一。
4.根据权利要求1所述的用于形成集成电路的方法，其中，
所述高k栅极电介质的第二部分在所述高k栅极电介质的设置为与所述侧壁间隔件对远离的第三部分的顶面之上延伸第一距离；以及
所述第一距离在1至10倍的所述高k栅极电介质的第三部分的厚度之间。
5.根据权利要求1所述的用于形成集成电路的方法，其中，形成所述栅极的剩余部分包括在所述高k栅极电介质和所述覆盖层上形成势垒层，使得所述势垒层直接物理接触所述高k栅极电介质的第二部分的顶面和所述覆盖层的第二部分的顶面。
6.根据权利要求5所述的用于形成集成电路的方法，其中，所述势垒层的位于所述高k栅极电介质的第二部分上的第一顶面处于所述势垒层的第二顶面之上，其中，所述势垒层的第二顶面位于所述高k栅极电介质的设置为与所述侧壁间隔件对远离的第三部分上。
7.根据权利要求5所述的用于形成集成电路的方法，其中，形成所述栅极的剩余部分还包括在所述势垒层上形成功函数层，使得所述功函数层位于所述高k栅极电介质的第二部分的顶面上以及所述覆盖层的第二部分的顶面上。
8.根据权利要求7所述的用于形成集成电路的方法，其中，所述功函数层比所述覆盖层更宽。
9.一种用于形成集成电路的方法，包括：
接收工件，所述工件包括：
沟道区；
相对的栅极间隔件对，设置在所述沟道区上方，其中，栅极凹槽限定在其间；和
栅极电介质，在所述栅极凹槽内的所述沟道区上，使得所述栅极电介质沿着所述相对的栅极间隔件对的垂直侧壁延伸；
从所述相对的栅极间隔件对的垂直侧壁选择性地去除所述栅极电介质的部分；以及
在所述栅极电介质上形成栅极的剩余部分。
10.一种用于形成集成电路的方法，包括：
接收工件，所述工件包括：
沟道区；以及
栅极间隔件对，设置在所述沟道区上方；
在所述栅极间隔件对之间形成栅极电介质，并且所述栅极电介质沿着所述栅极间隔件对的第一间隔件的侧面延伸；
在所述栅极间隔件对之间的所述栅极电介质上形成覆盖层，并且所述覆盖层沿着所述第一间隔件的侧面延伸；
在所述栅极间隔件对之间的所述覆盖层上形成部件；以及
从所述部件与所述第一间隔件的侧面之间去除所述栅极电介质的一部分和所述覆盖层的一部分，使得所述栅极电介质的剩余部分与所述覆盖层的剩余部分在所述栅极电介质的与所述栅极间隔件对远离的部分的顶面上方延伸不同的高度。
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