KR101757521B1 - 반도체 구조물 및 그 제조 방법 - Google Patents

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KR101757521B1
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Abstract

본원은 반도체 구조로서, 제1 표면 및 제2 표면을 포함하는 반도체층과, 제1 표면 및 제2 표면 위에 제1 금속 게이트와 제2 금속 게이트를 각각 형성하는 층간 유전체(ILD)를 포함하는 반도체 구조를 제공한다. 제1 금속 게이트와 제2 금속 게이트는 각각 제1 SAC 하드 마스크와 제2 SAC 하드 마스크를 포함하고, 제1 SAC 하드 마스크와 제2 SAC 하드 마스크는 각각 제1 금속 게이트와 제2 금속 게이트 아래의 채널 영역에서 반대의 응력을 갖게 한다. 본원은 반도체 구조 제조 방법을 제공한다. 이 방법은 금속 게이트 리세스 형성 단계, 금속 게이트 리세스에 금속 게이트와 SAC 하드 마스크를 각각 형성하는 단계를 포함한다.

Description

반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
본원은 반도체 구조에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC의 발전 과정에서, 기하학적 크기[즉, 제조 프로세스를 이용하여 형성될 수 있는 가장 작은 구성요소(또는 라인)]는 감소하고 있는 반면에, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가하고 있다. 이러한 크기 축소 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 또한, 이와 같은 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서도 마찬가지로 발달이 요구된다. 트랜지스터 치수의 감소에 따라, 감소된 게이트 길이를 갖고 성능을 유지하기 위해 게이트 산화물의 두께가 감소되어야 한다. 그러나, 게이트 누설을 감소시키기 위해, 보다 큰 기술 노드에 사용되는 통상의 게이트 산화물에 의해 제공되는 것과 동일한 유효 커패시턴스를 유지하면서 보다 큰 물리적 두께를 가능하게 하는 고유전율(high-k) 게이트 절연체층이 사용된다.
또한, 기술 노드가 축소함에 따라, 일부 집적 회로 (IC) 설계에서, 피처 크기를 감소시키면서 디바이스 성능을 향상시키기 위해, 통상적인 폴리실리콘 게이트 전극을 금속 게이트(MG) 전극으로 대체하는 것이 요망되고 있었다. MG 전극을 형성하는 어느 한 프로세스는 "게이트 라스트(gate last)" 프로세스라고 칭해지지만, 이와는 반대로 다른 MG 전극 형성 프로세스는 "게이트 퍼스트(gate first)" 프로세스라 칭해진다. "게이트 라스트" 프로세스는, 게이트 형성 이후에 수행되어야 하는 고온 처리를 비롯한 후속 프로세스의 수를 감소시킬 수 있게 한다.
따라서, 기판에 형성되는 NFET, PFET, N-FinFET 및 P-FinFET 마다 다르게 구성된 금속 게이트 구조를 제공하는 방법 및 반도체 디바이스가 요망되고 있다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 업계에서의 표준 관행에 따라 여러 피처가 축척에 맞춰 도시되어 있지 않다는 점을 강조한다. 실제로, 여러 피처의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본원의 일부 실시형태에 따라 금속 게이트 및 하드 마스크를 갖는 반도체 구조의 단면도이다.
도 2는 본원의 일부 실시형태에 따라 금속 게이트 구조를 갖는 FinFET(Fin Field Effect Transistor)의 사시도이다.
도 3은 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 4는 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 5는 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 6은 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 7은 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 8은 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 9는 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 10은 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 11은 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 12는 본원의 일부 실시형태에 따른 금속 게이트 및 하드 마스크용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 13은 본원의 일부 실시형태에 따른 금속 게이트 및 하드 마스크용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 14는 본원의 일부 실시형태에 따른 금속 게이트 및 하드 마스크용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 15는 본원의 일부 실시형태에 따른 금속 게이트 및 하드 마스크용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 16은 본원의 일부 실시형태에 따른 금속 게이트 및 하드 마스크용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 17은 본원의 일부 실시형태에 따른 금속 게이트 및 하드 마스크용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 18은 본원의 일부 실시형태에 따라 금속 게이트 및 하드 마스크를 갖는 반도체 구조의 단면도이다.
도 19는 본원의 일부 실시형태에 따라 금속 게이트 및 하드 마스크를 갖는 반도체 구조의 단면도이다.
도 20은 본원의 일부 실시형태에 따라 금속 게이트 및 하드 마스크를 갖는 반도체 구조의 단면도이다.
도 21은 본원의 일부 실시형태에 따라 금속 게이트 및 하드 마스크를 갖는 반도체 구조의 단면도이다.
도 22는 본원의 일부 실시형태에 따라 금속 게이트 및 하드 마스크를 갖는 반도체 구조의 단면도이다.
도 23은 본원의 일부 실시형태에 따라 금속 게이트, 하드 마스크 및 컨택트를 갖는 반도체 구조의 단면도이다.
이하의 상세한 설명에서, 다수의 특정 세부사항은 본 발명을 완전히 이해시키기 위해 기술되어 있다. 따라서, 본 발명이 상기한 특정 세부사항 없이도 실시될 수 있다는 것을 당업자라면 이해할 것이다. 다른 경우에는, 본 발명을 이해하기 어렵게 하지 않도록, 잘 알려진 방법, 절차, 구성요소 및 회로는 상세히 기술되어 있지 않다. 이하에 개시된 내용은 다양한 실시형태의 서로 다른 피처를 구현하는 다수의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 상기한 특정 실시예는 그저 예에 불과하고 제한을 의도로 한 것은 아니다.
이하에서는 실시형태들의 제조 및 이용을 상세히 설명한다. 그러나, 본 발명은 다양한 특정 상황에서 구현될 수 있는 많은 적용 가능한 발명 사상을 제공하는 것으로 이해되어야 한다. 거론되는 특정 실시형태는 본 발명을 제조 및 이용하는 특정 방식의 예시에 불과하며, 본 발명의 범위를 제한하지 않는다.
본원에서는, 서로 다르게 응력이 인가된 NMOS 및 PMOS를 갖는 반도체 구조와 그 제조 방법을 논의한다.
도 1은 제1 금속 게이트(103a) 및 제2 금속 게이트(103b)를 갖는 반도체 구조(10)로서, 제1 금속 게이트(103a)의 도전형이 제2 금속 게이트(103b)의 도전형과 다른 반도체 구조의 단면도이다. 예컨대, 제1 금속 게이트(103a)가 P-형 게이트이면, 제2 금속 게이트(103b)는 N-형 게이트이다. 반도체 구조(10)는 반도체층(100)을 갖고, 이 반도체층 상에는 층간 유전체층(ILD)(101)이 배치되어 있다. 또한, ILD(101)는 제1 금속 게이트(103a) 및 제2 금속 게이트(103b)를 획정하고 둘러싼다.
도 1을 계속 참조해 보면, 제1 금속 게이트(103a)와 제2 금속 게이트(103b)는 분리되어 있다. 도 1에서와 같이 일부 실시형태에서, STI(Shallow Trench Isolation) 영역(102)이 반도체층(100)에 있고, 제1 금속 게이트(103a)와 제2 금속 게이트(103b)의 사이에 위치해 있다. 반도체층(100)은, 제1 금속 게이트(103a) 아래의 채널 영역에 가까운 제1 표면(101a)과, 제2 금속 게이트(103b) 아래의 채널 영역에 가까운 제2 표면(101b)을 구비한다. 제1 소스/드레인 영역(1011a)이 반도체 기판에 있고, 제1 소스/드레인 영역(1011a)은 제1 금속 게이트(103a) 아래의 채널 영역에 인접해 있다. 제2 소스/드레인 영역(1011b)이 반도체 기판에 있고, 제2 소스/드레인 영역(1011b)은 제2 금속 게이트(103b) 아래의 채널 영역에 인접해 있다. 제1 SAC 하드 마스크(107a)가 제1 금속 게이트(103a)의 위에 있고, 제2 SAC 하드 마스크(107b)가 제2 금속 게이트(103b)의 위에 있다.
도 1에서는, 제1 스페이서(1035a)가 ILD(101)와 제1 금속 게이트(103a)의 사이에 배치되어 있다. 제2 스페이서(1035b)가 ILD(101)와 제2 금속 게이트(103b)의 사이에 배치되어 있다. 제1 금속 게이트(103a), 제1 스페이서(1035a) 및 ILD(101)는 반도체층(100)의 제1 표면(101a) 상에 배치되어 있다. 제2 금속 게이트(103b), 제2 스페이서(1035b) 및 ILD(101)는 반도체층(100)의 제2 표면(101b) 상에 배치되어 있다.
제1 고유전율 유전체층(1033a)이 제1 금속 게이트(103a)의 바닥 및 제1 스페이서(1035a)의 측벽에 접촉하고, 제2 고유전율 유전체층(1033b)이 제2 금속 게이트(103b)의 바닥 및 제2 스페이서(1035b)의 측벽에 접촉한다. 제1 금속 게이트(103a)는 제1 고유전율 유전체층(1033a)에 접촉하는 제1 금속층(105a)을 포함한다. 그리고, 제1 금속 게이트(103a)와 유사하게, 제2 금속 게이트(103b)는 제2 고유전율 유전체층(1033b)에 접촉하는 제2 금속층(105b)을 포함한다. 그러나, 제1 금속 게이트(103a)의 도전형이 제2 금속 게이트(103b)의 도전형과 다를 수 있다. 예컨대, 제1 금속 게이트(103a)가 P-형 게이트이면, 제2 금속 게이트(103b)는 N-형 게이트이다.
본원의 일부 실시형태에서는, 언급된 반도체 기판(100)은, 여러 층과 디바이스 구조가 형성되는 벌크 반도체 기판이다. 일부 실시형태에서, 벌크 기판은 실리콘 또는 화합물 반도체, 예컨대 GaAs, InP, Si/Ge, 또는 SiC 등을 포함한다. 여러 층이 반도체 기판(100)에 형성될 수 있다. 예를 들어, 유전체층, 도핑층, 폴리실리콘층, 도전층이 있다. 여러 디바이스가 반도체 기판(100)에 형성될 수 있다. 예를 들어, 배선층을 통해 추가 집적 회로에 상호 접속될 수 있는, 트랜지스터, 레지스터, 및/또는 커패시터가 있다.
도 1을 계속 참조해 보면, 제1 금속 게이트(103a)의 측벽 부분이 제1 스페이서(1035a)에 의해 둘러싸여 있고, 제1 금속 게이트(103a)의 바닥 부분이 제1 표면(101a) 상에 배치되어 있다. 일부 실시형태에서, 제1 금속 게이트(103a)는, 제1 고유전율 유전체층(1033a)의 수평 부분과 제1 표면(101a)의 사이에 선택적인 중간층(1031a)을 포함한다. 제2 금속 게이트(103b)의 측벽 부분이 제2 스페이서(1035b)에 의해 둘러싸여 있고, 제2 금속 게이트(103b)의 바닥 부분이 제2 표면(101b) 상에 배치되어 있다. 그리고, 제1 금속 게이트(103a)와 유사하게, 제2 금속 게이트(103b)는, 제2 고유전율 유전체층(1033b)의 수평 부분과 제2 표면(101b)의 사이에 선택적인 중간층(1031b)을 포함한다.
트랜지스터의 성능을 향상시키기 위해, 제1 SAC 하드 마스크(107a)와 제2 SAC 하드 마스크(107b)는 서로 다른 특성을 갖게 구성될 수 있다. 예를 들어, 제1 금속 게이트(103a)가 N-형 게이트인 경우에는, 캐리어 이동성을 높이기 위해, 제1 금속 게이트(103a) 아래의 채널 영역에 인장 응력이 도입되는 것이 바람직하다. 반대로, 제2 금속 게이트(103b)는 P-형 게이트이므로, 캐리어 이동성을 높이기 위해, 제2 금속 게이트(103b) 아래의 채널 영역에 압축 응력이 도입되는 것이 바람직하다.
본원에는, 금속 게이트(103a, 103b) 아래의 채널 영역에 도입되는 응력을, 서로 다른 금속 게이트에 대한 SAC 하드 마스크의 필름 특성을 구성하는 것을 통해, 각각 조정하는 여러 기법이 있다. 예를 들어, 제1 SAC 하드 마스크(107a) 및 제2 SAC 하드 마스크(107b)는 서로 다른 형상으로, 또는 서로 다른 프로세스 조건으로, 예컨대 SAC 하드 마스크의 형성 동안에 압력, 플라즈마 밀도, 또는 RF 파워를 서로 다르게 하여 형성될 수 있다. 실시형태 및 그 제조 방법의 세부 사항은 이하에 제시한다. 일부 실시형태에서, ILD(101)는 유전체 재료를 포함한다. 예를 들어, 유전체 재료로는, 산화규소, 질화규소, 산질화규소, 스핀-온 글라스(SOG), FSG(fluorinated silica glass), 탄소 도핑된 산화규소(예컨대 SiCOH), BLACK DIAMOND®(캘리포니아주, 산타 클라라 소재의 Applied Materials), XEROGEL®, AEROGEL®, 비정질 플루오린화 탄소, 패럴린(Parylene), BCB(bis-benzocyclobutenes), FLARE®, SILK®(미시간주, 미들랜드 소재의 Dow Chemical), 폴리이미드, 다른 적절한 다공성 폴리머 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합 등이 있다. 일부 실시형태에서, ILD(101)는 HDP(high density plasma) 유전체 재료(예컨대, HDP 산화물) 및/또는 HARP(high aspect ratio process) 유전체 재료(예컨대, HARP 산화물)를 포함한다. ILD(101)는 하나 이상의 유전체 재료 및/또는 하나 이상의 유전체층을 포함할 수 있는 것으로 이해된다. 도 1에 예시된 바와 같이 제1 금속 게이트(103a) 및 제2 금속 게이트(103b)의 상단부가 노출될 때까지, ILD(101)를 화학적 기계적 연마(CMP) 프로세스에 의해 평탄화한다. CMP 프로세스는, 제1 금속 게이트(103a)와 제2 금속 게이트(103b), 제1 스페이서(1035a)와 제2 스페이서(1035b), 및 ILD(101)에 실질적으로 평탄한 표면을 제공하는 높은 선택성을 갖는다. 일부 실시형태에서, CMP 프로세스는 디싱(dishing) 저감 및/또는 금속 침식 저감 효과를 갖는다.
일부 실시형태에서, 예를 들어, 제1 스페이서(1035a)와 제2 스페이서(1035b)는 산화규소, 질화규소, 산질화규소, 다른 적절한 재료, 및/또는 이들의 조합을 포함한다. 스페이서는 ALD, CVD, 유기 금속 CVD(MOCVD), PVD, 플라즈마 강화 CVD(PECVD), 플라즈마 강화 ALD(PEALD), 열 산화, 이들의 조합, 또는 다른 적절한 기술에 의해 형성될 수 있다.
본원의 일부 실시형태에서, 제1 고유전율 유전체층(1033a)과 제2 고유전율 유전체층(1033b)은 ALD, CVD, 유기 금속 CVD(MOCVD), PVD, 플라즈마 강화 CVD(PECVD), 플라즈마 강화 ALD(PEALD), 열 산화, 이들의 조합, 또는 다른 적절한 기술에 의해 형성된다. 일부 실시형태에서, 제1 고유전율 유전체층(1033a)과 제2 고유전율 유전체층(1033b)은 약 5 Å 내지 약 30 Å 범위의 두께를 갖는다. 제1 고유전율 유전체층(1033a)과 제2 고유전율 유전체층(1033b)은 이원 또는 삼원 고유전율 필름을 포함한다. 일부 실시형태에서, 제1 고유전율 유전체층(1033a)과 제2 고유전율 유전체층(1033b)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물, 또는 다른 적합한 재료를 포함한다.
일부 실시형태에서, 제1 금속 게이트층(105a)과 제2 금속 게이트층(105b)은 캡핑층, 일함수 금속층 및 게이트 충전 금속을 각각 포함한다.
캡핑층은 TiN, TaN 등과 같은 금속 질화물, 또는 탄질화 티탄 등과 같은 금속 탄질화물, 또는 일반식 (M1, M2)(C, N)(여기서, M1과 M2는 Ⅳa 또는 Va 그룹의 서로 다른 금속임) 를 갖는 다른 사원 층 포함한다. 일부 실시형태에서, 캡핑층은 약 2 Å 내지 약 40 Å 범위의 두께를 갖는다. 캡핑층은 고유전율 유전체층(1033a, 1033b)을 보호하는 배리어의 기능을 한다. 캡핑층은 ALD, PVD, CVD, PECVD, 또는 다른 적절한 기술 등과 같은 다양한 증착 기술에 의해 형성된다.
일부 실시형태에서, 캡핑층은 2 이상의 재료 층을 포함하는 복합 필름 스택이다. 예를 들어, 캡핑층에 있어서 상기 고유전율 유전체층(1033a 또는 1033b)에 가까운 한 층은 제1 조성의 금속 질화물 또는 금속 탄질화물로 제조되는 반면에, 캡핑층에 있어서 상기 일함수 금속층에 가까운 다른 층은 제2 조성의 금속 질화물 또는 금속 탄질화물로 제조된다. 예를 들어, 일함수 금속층의 복합 필름은 원자 농도를 제외하고는 동일한 재료일 수 있다. 예를 들어, 일함수 금속층의 복합 필름은 서로 다른 재료일 수 있다.
일부 실시형태에서, 고유전율 유전체층(1033a 또는 1033b)에 가까운 캡핑층을 배리어층이라 한다. 일부 실시형태에서, 고유전율 유전체층(1033a 또는 1033b)에 가까운 캡핑층의 두께는 약 1 Å 내지 약 20 Å이다. 일함수 금속층(1035)에 가까운 캡핑층의 두께는 약 1 Å 내지 약 20 Å이다.
일부 실시형태에서, 일함수 금속층은 TiN 등과 같은 금속 탄질화물, TiSiN 등과 같은 금속 실리콘 질화물, 또는 금속 알루미나이드를 포함한다. 일부 실시형태에서, 일함수 금속층은 금속 탄질화물 또는 금속 실리콘 질화물로 제조된다. 다른 실시형태에서, 일함수 금속층은 TiAlN, TiAl, 또는 TaAl을 포함한다. 일함수 금속층은 ALD, PVD, CVD, PECVD, 또는 다른 적절한 기술 등과 같은 다양한 증착 기술을 통해 증착될 수 있다. 일부 실시형태에서, 일함수 금속층의 두께는 약 1 Å 내지 약 100 Å의 범위 내에 있다.
일부 실시형태에서, 게이트 충전 금속은 금속 게이트(103a, 103b)에 배치된다. 게이트 충전 금속은 4.2 eV 내지 4.8 eV의 독립 일함수를 갖는 금속을 포함한다. 일부 실시형태에서, 게이트 충전 금속은 W, Al, Co 및 이들의 합금을 포함한다. 일부 실시형태에서, 게이트 충전 금속의 두께는 약 50 Å 내지 약 3000 Å이다.
일부 실시형태에서, 예컨대, 제1 SAC 하드 마스크(107a)와 제2 SAC 하드 마스크(107b)는 CVD, PECVD, HDP, IPM, 또는 다른 적절한 기술에 의해 형성될 수 있다. 일부 실시형태에서, 제1 SAC 하드 마스크(107a)와 제2 SAC 하드 마스크(107b)는 약 50 Å 내지 약 400 Å 범위의 두께를 갖는다. 일부 실시형태에서, 제1 SAC 하드 마스크(107a)와 제2 SAC 하드 마스크(107b)는 질화물을 포함한다.
반도체 디바이스 크기의 축소로 인해, 디바이스 성능의 향상을 목적으로 FinFET 구조가 사용된다. 도 2는 FinFET 구조(30)의 사시도이다. 2개의 반도체 핀(fin)(300)이 기판(31)에 배치되어 있고 STI(302)에 의해 분리되어 있다. 반도체 핀(300)은 실리콘, 실리콘-게르마늄, 게르마늄, 또는 그 밖의 적절한 반도체 재료로 형성될 수 있다. 금속 게이트(303)는 반도체 핀(303)의 상면(300A)과 측벽(300B) 위에 있다. 트랜지스터(도시 생략)의 채널이 반도체 핀의 상면(300A)과 측벽(300B)을 따라 형성되고 반도체 핀(300)에서의 소스/드레인 영역 사이에서 연장된다. 도 2에 도시된 바와 같이, ILD(301)는 반도체 핀(300)을 덮고 둘러싸도록 배치된다.
일부 실시형태에서, 반도체 구조(10)는 약 10 nm 내지 약 40 nm 길이 Lg의 채널을 갖는 평면형 N-MOSFET 또는 P-MOSFET이다. 다른 실시형태에서, 반도체 구조(10)는 약 5 nm 내지 약 40 nm 길이 Lg의 채널을 갖는 비평면형 N-FinFET 또는 P-FinFET이다.
도 3 내지 도 21은 본원의 일부 실시형태에 따른 금속 게이트 구조용 반도체 구조 제조 방법의 작업 단계를 보여주는 도면이다.
도 3에서는, ILD(101) 내에 희생 게이트 전극(2013a, 2013b)이 캡핑된다.
일부 실시형태에서, 제1 중간층(1031a) 및 제2 중간층(1031b)이, 희생 게이트 전극(2013a, 2013b)의 제거 또는 에칭 중에 선택성을 갖는 재료로 형성된다. 이들 중간층은, 희생 게이트 전극(2013a, 2013b)이 제거될 때, 하위 반도체층(100)에 대한 보호층의 역할을 한다. 중간층(1031a, 1031b)이 열성장 유전체이라면, 이들 중간층은 반도체층(100)의 노출된 표면에만 형성될 것이다. 중간층(1031a, 1031b)이 증착 작업에 의해 형성된다면, 이들 중간층은 반도체층(100) 아래의 절연 기판(도시 생략) 뿐만 아니라 반도체층(100) 상에도 블랭킷 증착될 것이다.
스페이서(1035a, 1035b)는 각각 희생 게이트 전극(2013a, 2013b)의 측벽에 형성된다. 외부 스페이서(2037)의 종방향 부분은 스페이서(1035a, 1035b)와 ILD(101)의 사이에 놓인다. 외부 스페이서(2037)의 횡방향 부분은 표면(101a, 101b)과 ILD(101)의 사이에 놓인다. 스페이서(1035a, 1035b)와 외부 스페이서(2037) 양자 모두, 희생 게이트 전극(2013a, 2013b)을 덮도록 등각 유전체 필름을 블랭킷 증착하는 것에 의해 형성될 수 있다. 일부 실시형태에서, 외부 스페이서(2037)는 질화물을 포함한다.
스페이서와 외부 스페이서(2037)를 형성하는 재료는, 질화규소, 산화규소, 산질화규소, 또는 이들의 조합을 포함하지만, 이들에 국한되는 것은 아니다. 본원의 일부 실시형태에서, 스페이서는 열벽, 저압 화학 기상 증착(LPCVD) 작업에 의해 형성되는 질화규소 필름이다. 블랭킷 증착된 스페이서 및 외부 스페이서 필름의 일부분을 제거하기 위해, 비등방성 에칭이 채택될 수 있다.
도 4에서는, ILD(101)의 형성 이후에, 화학적 기계적 연마(CMP) 작업 등과 같은 평탄화 작업이 행해진다. 이 평탄화 작업은, 희생 게이트 전극(2013a, 2013b)이 ILD(101)로부터 노출될 때까지, 희생 게이트 전극(2013a, 2013b)의 상면 위에 있는 잉여 ILD(101)를 제거하도록 수행된다.
도 5에서는, 제1 희생 게이트 전극(2013a)과 중간층(1031a)을 제거함으로써, 제1 금속 게이트 리세스(203a)가 형성된다. 제2 희생 게이트 전극(2013b)과 중간층(1031b)을 제거함으로써, 제2 금속 게이트 리세스(203b)가 형성된다. 일부 실시형태에서, 희생 게이트 전극(2013a, 2013b)은 폴리실리콘으로 형성된다. 폴리실리콘 희생 게이트 전극(2013a, 2013b)은, 수산화 테트라메틸암모늄과 물을 포함하는 습식 에칭제를 이용함으로써 제거된다.
본원의 일 실시형태에서, 습식 에칭액은 수산화 테트라메틸암모늄을 약 10 체적%~약 35 체적% 포함한다. 본원의 일 실시형태에서, 수산화 테트라메틸암모늄 용액은 에칭 중에 65℃~95℃의 온도로 가열된다. 본원의 일 실시형태에서, 초음파 에너지 또는 메가소닉 에너지 등과 같은 음파 에너지가 에칭 프로세스 중에 가해진다. 음파 에너지는 에칭제의 교반을 일으키는데, 이 교반은, 변질된 희생 게이트 전극(2013a, 2013b)으로부터 에칭 잔류물이 제거될 수 있게 하는 것이고, 희생 게이트 전극(2013a, 2013b)을 각각 에칭하도록 새로운 에칭제가 트렌치에 들어갈 수 있게 하는 것이다.
본원의 일부 실시형태에서, 제1 희생 게이트 전극(2013a)용 에칭제는 중간층(1031a)에 대해 선택성을 띠고, 제2 희생 게이트 전극(2013b)용 에칭제는 중간층(1031b)에 대해 선택성을 띠며[중간층(1031a, 1031b)을 에칭하지 않거나 약간만 에칭하며], 그 결과 중간층(1031a, 1031b)은 각각 희생 게이트 전극(2013a, 2013b)의 에칭에 대한 에칭 정지부의 역할을 한다. 이렇게 하여, 제1 금속 게이트 리세스(203a)의 하위 채널 영역과 제2 금속 게이트 리세스(203b)의 하위 채널 영역이 에칭제로부터 보호 받는다. 일부 실시형태에서, 희생 게이트 전극과 중간층 간의 에칭 선택도가 적어도 10:1인 것이 바람직하다.
다음 작업으로 진행되면서, 중간층(1031a, 1031b)이 제거된다. 본원의 일 실시형태에서, 중간층(1031a, 1031b)은 산화물이고, 수성 불화수소산을 포함하는 에칭제로 제거될 수 있다. 본원의 일 실시형태에서, HF를 1 체적%~2 체적% 포함하는 에칭액이 사용된다.
도 6을 참조해 보면, 중간층(1031a', 1031b')은 금속 게이트 리세스(203a, 203b)의 바닥 부분에 형성된다. 제1 고유전율 유전체층(1033a)이 제1 금속 게이트 리세스(203a)의 내부와 ILD(101)의 위에 등각적으로 형성된다. 이와 유사하게, 제2 고유전율 유전체층(1033b)이 제2 금속 게이트 리세스(203b)의 내부와 ILD(101)의 위에 등각적으로 형성된다. 일부 실시형태에서, 중간층(1031a', 1031b')은 설계자의 선택 사항이므로, 고유전율 유전체층(1033a, 1033b)은 반도체층(100)의 채널 영역에 가까운 곳에 직접 형성될 수 있다.
본원의 일 실시형태에서, 고유전율 유전체층(1033a, 1033b)은 각각 약 5Å~50Å의 두께로 성장된다. 본원의 일 실시형태에서, 고유전율 유전체층(1033a, 1033b)은, 증착 유전체, 예컨대 오산화 탄탈륨(Ta2O5), 산화티탄(TiO2), 산화탄탈, 산화하프늄, 산화지르코늄, 산화알루미늄, 산화란탄, 란탄 알루미늄 산화물 및 그 규화물, 또는 PZT 및 BST와 같은 그 밖의 고유전율 유전체 등의 (이들에 국한되는 것은 아님) 금속 산화물 유전체이다. 고유전율 유전체 필름은, 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 (이들에 국한되는 것은 아님) 기술에 의해 형성될 수 있다.
도 7을 참조해 보면, 제1 캡핑층(2034a)이 제1 고유전율 유전체층(1033a)에 형성되고, 제2 캡핑층(2034b)이 제2 고유전율 유전체층(1033b)에 형성된다. 일부 실시형태에서, 캡핑층(2034a, 2034b)은 약 1 Å 내지 약 30 Å 범위의 두께를 갖는 TiN 또는 TaN을 포함한다. 캡핑층(2034a, 2034b)은 고유전율 유전체층(1033a, 1033b)을 보호하는 배리어의 기능을 한다. 캡핑층(2034a, 2034b)은 ALD, PVD, CVD, PECVD, 또는 다른 적절한 기술 등과 같은 다양한 증착 기술에 의해 형성될 수 있다.
일부 실시형태에서, 캡핑층(2034a, 2034b)은 복합 필름 스택을 포함한다. 예를 들어, 복합 필름 스택은 금속 탄질화물층, TiN 및 TaN 중의 임의의 2개로 제조될 수 있다. 일부 실시형태에서, TiN 또는 TaN은 약 1 Å 내지 약 20 Å의 두께를 가질 수 있다.
도 8은, 제1 금속 게이트 리세스(203a)에 제1 일함수 금속층(2036a)을 형성하고 제2 금속 게이트 리세스(203b)에 제2 일함수 금속층(2036b)을 형성한 이후를 보여주는 단면도이다. 설계자는, 일함수 금속층(2036a, 2036b)을 각각 형성하기 위해, 당업계의 패터닝 기술을 사용할 수 있다.
간단히 말해서, 제1 일함수 금속층(2036a)을 포함하는 트랜지스터가 제1 트랜지스터로서 형성되고, 제2 일함수 금속층(2036b)을 포함하는 트랜지스터가 제2 트랜지스터로서 형성된다. 금속 게이트 리세스(203a, 203b)에 각각 형성되는 일함수 금속층(2036a, 2036b)은, 제1 트랜지스터와 제2 트랜지스터의 도전형이 서로 반대이도록 만들어진다. 예컨대, 제1 트랜지스터가 P-형 트랜지스터로서 기능하면, 제2 트랜지스터는 N-형 트랜지스터로서 기능한다.
일부 실시형태에서, 일함수 금속층(2036a, 2036b)은 캡핑층(2034a, 2034b) 상에, 원자층 증착, 물리 기상 증착, 화학 기상 증착, 스퍼터링, 또는 그 밖의 적절한 작업에 의해 형성된다. 일부 실시형태에서, 일함수 금속층(2036a, 2036b)은 금속 탄질화물, 금속 알루미나이드, 금속 실리콘 질화물, TiN, TiSiN, TiAlN, TiAl, TaAl, TaN, 또는 Ru 등과 같은 적절한 금속 화합물을 포함한다. 일부 실시형태에서, 일함수 금속층(2036a, 2036b)은 TiN/WN 등과 같은 다중-금속층 구조를 포함한다.
일부 실시형태에서, 알루미늄 원자가 ALD 작업을 통해 일함수 금속층(2036a, 2036b) 내에 도핑된다. 다른 실시형태에서, 금속 게이트 전극의 일함수 또는 임계 전압을 조정하기 위해, 일함수 금속층(2036a 또는 2036b)의 형성 이후에, 알루미늄 이온 주입 작업이 수행된다.
도 9를 참조해 보면, 게이트 리세스가 2038a 및 2038b 등과 같은 충전 금속으로 형성된다. 일부 실시형태에서, 충전 금속은 리세스를 과잉 충전한다. 일부 실시형태에서, Al, W, Wn, TaN, 또는 Ru를 비롯한 단일 금속을 금속 게이트 리세스(203a, 203b)에 스퍼터링하고 나서, 잉여 게이트 충전 금속(2038a/2038b)을 제거하는 CMP 작업(도시 생략)을 한다. 일부 실시형태에서, 일함수 금속층(2036a/2036b), 캡핑층(2034a/2034b) 및 고유전율 유전체층(1033a/1033b)도 또한 ILD(101)의 상면으로부터 제거된다. 일부 실시형태에서, 게이트 충전 금속(2038a, 2038b)은, TaN, TiN, W, WN 및 WCN, 또는 이들의 임의의 조합 등과 같은 복합 필름 스택 구조를 포함한다.
간단히 말해서, 게이트 충전 금속(2038a, 2038b)의 충전 이후에, 제1 일함수 금속층(2036a)을 포함하는 금속 게이트 구조가 제1 금속 게이트로서 형성되고, 제2 일함수 금속층(2036b)을 포함하는 금속 게이트 구조가 제2 금속 게이트로서 형성된다. 도 10에서는, 제1 금속 게이트 및 제2 금속 게이트에 트렌치를 형성하도록, 제1 금속 게이트 및 제2 금속 게이트의 상부에 에치백을 실시한다. 일부 실시형태에서, 제1 금속 게이트 및 제2 금속 게이트의 에치백 프로세스는 습식 에칭 프로세스이다. 일부 실시형태에서, 습식 에칭 프로세스에 사용되는 에칭제는 인산이다.
도 11에서는, 제1 SAC 하드 마스크(107a)가 ILD(101) 상에 형성되어 금속 게이트 내의 트렌치를 덮는다. 제1 SAC 하드 마스크(107a)의 적어도 일부분이 도 12에 도시된 바와 같이 트렌치에 남아 있도록, 제1 SAC 하드 마스크(107a)의 일부분을 소정 높이에 도달하게 제거한다.
도 13을 참조해 보면, 제2 금속 게이트의 적어도 일부분이 노출되도록, 제1 SAC 하드 마스크(107a)와 ILD(101)의 일부분 상에 포토레지스트(905)가 형성된다. 도 14에서는, 제2 금속 게이트에서 제1 SAC 하드 마스크(107a)가 제거된다.
도 15~도 17은, 제2 SAC 하드 마스크를 금속 게이트 상에 형성하는 작업을 보여준다. 도 15에서는, 포토레지스트(905)가 제거된다. 도 16에서는, 금속 게이트 및 ILD(101)를 블랭킷 피복하도록 제2 SAC 하드 마스크(107b)가 형성된다. 잉여 제2 SAC 하드 마스크(107b)가 제거되고, 도 17에 도시된 바와 같이 일부분만이 제2 금속 게이트의 트렌치에 남아 있게 된다.
제1 SAC 하드 마스크(107a)와 제2 SAC 하드 마스크(107b)는 따로따로 형성되므로, 각 하드 마스크의 특성은 독립적으로 제어될 수 있다. 디바이스 설계자는, 먼저 각 디바이스의 성능을 상승시키려면 어떤 종류의 응력이 필요한가를 결정한 후, 해당 금속 게이트에 어떠한 타입의 SAC 하드 마스크를 채택할 것인가를 결정할 수 있다. 다시 말하자면, 적절한 SAC 하드 마스크가 응력 제공자의 역할을 하고, 설계자의 기호에 따라 금속 게이트에 선택적으로 도포될 수 있다.
예를 들어, 일부 실시형태에서는, 제1 SAC 하드 마스크(107a)를 형성하는 데, PECVD(플라즈마 강화 화학 기상 증착) 프로세스가 사용된다. 제1 금속 게이트 아래의 채널 영역에 인장 응력을 도입하도록 질화규소 필름을 형성하기 위해, PECVD 프로세스는 200 와트 내지 3000 와트 범위의 RF 파워를 가질 수 있다. 제2 SAC 하드 마스크(107b)의 경우, 제2 금속 게이트 아래의 채널 영역에 압축 응력을 도입하도록 필름을 형성하는 데, HDP(high density plasma) 프로세스가 사용된다.
일부 실시형태의 경우, SAC 하드 마스크는 금속 게이트의 보다 많은 영역을 덮도록 연장될 수 있다. 도 18에서와 같이, SAC 하드 마스크는 스페이서(1035a, 1035b)의 일부분을 덮도록 구성되어 있다. 금속 게이트의 피복 범위가 증대되면, 금속 게이트 아래의 채널 영역에 도입되는 응력이 증대된다.
스페이서(1035a, 1035b)의 일부분을 SAC 하드 마스크로 덮기 위해, 도 10의 작업과 유사한 작업을 이용해 트렌치를 형성하여, 스페이서(1035a, 1035b)의 일부분을 노출시킨다. 따라서, 도 18에서와 같이 연장된 SAC 하드 마스크가 스페이서(1035a, 1035b)를 덮도록 형성된다.
종방향 높이가 서로 다른 SAC 하드 마스크를 형성하기 위해, 도 10에 형성된 트렌치(203a, 203b)도 또한 서로 다른 금속 게이트에서 서로 다른 깊이를 갖도록 조정될 수 있다. 예를 들어, 도 19에서와 같이, 제1 SAC 하드 마스크(107a)가 제2 SAC 하드 마스크(107b)보다 크다. 일부 실시형태에서, 금속 게이트 아래의 채널 영역에 도입되는 응력은, SAC 하드 마스크의 종방향 높이에 의해 조정될 수 있다.
제1 금속 게이트 및 제2 금속 게이트의 종방향 높이를 서로 다르게 만드는 대안적인 다른 방식은, 도 16~도 17에서와 같은 CMP 작업과, 소기의 금속 게이트를 선택적으로 에칭하는 것에 의해 구현될 수 있다. 따라서, 도 20에 도시된 바와 같이, 선택된 금속 게이트는 선택되지 않은 금속 게이트보다 종방향 높이가 작다.
금속 게이트 아래의 채널 영역의 응력을 조정하는 다른 방식은, SAC 하드 마스크의 형성을 변경하는 것이다. 일부 실시형태의 경우, 도 21에서와 같이, SAC 하드 마스크(107a, 107b)는 서로 다른 형상으로 각각 형성된다. 도 21에 도시된 제1 SAC 하드 마스크(107a)와 같이, 하부의 횡방향 치수가 더 큰 SAC 하드 마스크가, 금속 게이트 아래의 채널 영역에 인장 응력이 도입되게 할 수 있다. 도 21에 도시된 제2 SAC 하드 마스크(107b)와 같이, 상부의 횡방향 치수가 더 큰 SAC 하드 마스크가, 금속 게이트 아래의 채널 영역에 압축 응력이 도입되게 할 수 있다.
두 SAC 하드 마스크의 형상을 서로 다르게 하기 위해, 도 10에 도시된 작업 동안에, 스페이서(1035a, 1035b)를 별도의 단계에서 제거하여 게이트들이 서로 다른 트렌치 형상을 갖게 하도록, 개별 횡방향 측벽 에칭이 고안될 수 있다. 따라서, 이후의 SAC 하드 마스크는 게이트들에서 서로 다른 형상으로 형성될 수 있다.
일부 실시형태의 경우, 도 22에서와 같이, 제1 금속 게이트 리세스(203a)와 제2 금속 게이트 리세스(203b)(도 22에는 도시 생략됨) 모두 상부의 길이가 더 크고, 이후에 형성되는 금속 게이트 및 SAC 하드 마스크는 상부의 횡방향 치수가 더 크게 만들어진다. 경우에 따라, 도 22에서와 같이 테이퍼진 형상을 갖는 SAC 하드 마스크가, 금속 게이트 아래의 채널 영역에 압축 응력이 도입되게 한다.
일부 실시형태에서는, 도 23에 도시된 바와 같이, 소스/드레인 영역(1011a, 1011b)을 노출시키도록, 컨택트(209a, 209b)가 형성된다. 소스/드레인 영역(1011a, 1011b)을 노출시키도록 ILD(101)를 에칭하는 데 사용되는 에칭제는, SAC 하드 마스크와 ILD(101) 간에 선택적인 에칭성을 갖는다. 일부 실시형태에서, SAC 하드 마스크는 질화물을 포함하고, ILD(101)는 산화물을 포함한다.
일부 실시형태에서, 소스/드레인 영역(1011a, 1011b)은 융기부를 갖는다.
일부 실시형태에서, 융기된 소스/드레인 영역(1011a, 1011b) 중의 적어도 하나가 에피택설 층이다.
또한, 본 출원의 범위는 상세한 설명에서 기술된 공정, 머신, 제조, 물질의 조성, 수단, 방법 및 단계의 특정한 실시형태들로 한정되는 것으로 의도되어 있지 않다. 당업자라면, 본원에 기재된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는, 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 물질의 조합, 수단, 방법, 또는 단계를 본 발명의 개시 내용으로부터 용이하게 인식할 것이다.
따라서, 첨부된 청구범위는 그 범위 내에, 예컨대 프로세스, 기계, 제조, 물질의 조합, 수단, 방법, 또는 단계를 포함하도록 되어 있다. 또한, 각 청구항은 개별 실시형태를 구성하고, 여러 청구항 및 실시형태의 조합은 본 발명의 범위 내에 있다.

Claims (10)

  1. 반도체 구조물로서,
    제1 표면 및 제2 표면을 포함하는 반도체 기판;
    상기 반도체 기판의 제1 표면 위에 제1 리세스를 갖고 상기 반도체 기판의 제2 표면 위에 제2 리세스를 갖는 층간 유전체(ILD);
    상기 제1 리세스의 측벽을 라이닝하는 제1 스페이서와, 상기 제2 리세스의 측벽을 라이닝하는 제2 스페이서;
    상기 제1 리세스의 바닥 및 상기 제1 스페이서의 측벽에 접촉하는 제1 고유전율 유전체층과, 상기 제2 리세스의 바닥 및 상기 제2 스페이서의 측벽에 접촉하는 제2 고유전율 유전체층;
    상기 제1 고유전율 유전체층의 바닥 및 측벽에 접촉하는 제1 금속과, 상기 제2 고유전율 유전체층의 바닥 및 측벽에 접촉하는 제2 금속으로서, 상기 제1 금속과 상기 제2 금속은 서로 다른 도전형 반도체용으로 사용되는 것인 제1 금속과 제2 금속; 및
    상기 제1 금속 상의 제1 SAC(Self-Aligned-Contact) 하드 마스크와, 상기 제2 금속 상의 제2 SAC 하드 마스크
    를 포함하고,
    상부보다 하부의 횡방향 길이가 더 긴 상기 제1 SAC 하드 마스크는 상기 제1 금속 아래의 N-형 채널 영역에 인장 응력을 도입하고, 하부보다 상부의 횡방향 길이가 더 긴 상기 제2 SAC 하드 마스크는 상기 제2 금속 아래의 P-형 채널 영역에 압축 응력을 도입하는 것인 반도체 구조물.
  2. 제1항에 있어서, 상기 제1 SAC 하드 마스크는 상기 제1 금속 및 상기 제1 스페이서 상에 있는 것인 반도체 구조물.
  3. 제1항에 있어서, 상기 제2 SAC 하드 마스크는 상기 제2 금속 및 상기 제2 스페이서 상에 있는 것인 반도체 구조물.
  4. 제1항에 있어서, 상기 제1 SAC 하드 마스크 또는 상기 제2 SAC 하드 마스크는 질화물을 포함하는 것인 반도체 구조물.
  5. 제1항에 있어서, 상기 제1 SAC 하드 마스크와 상기 제2 SAC 하드 마스크의 종방향 높이가 서로 다른 것인 반도체 구조물.
  6. 제1항에 있어서, 상기 제1 금속과 상기 제2 금속의 종방향 높이가 서로 다른 것인 반도체 구조물.
  7. 제1항에 있어서, 상기 제1 SAC 하드 마스크 또는 상기 제2 SAC 하드 마스크 중 적어도 하나는 상부 및 하부를 갖고, 상기 제1 SAC 하드 마스크 또는 상기 제2 SAC 하드 마스크 중의 적어도 하나의 상부와 하부의 횡방향 길이가 서로 다른 것인 반도체 구조물.
  8. 반도체 구조물로서,
    표면을 포함하는 반도체 기판;
    상기 반도체 기판의 표면 위에 리세스를 갖는 층간 유전체(ILD);
    상기 리세스의 측벽을 라이닝하는 제1 스페이서;
    상기 리세스 아래의 채널 영역에 인접해 있는, 상기 반도체 기판 내의 소스/드레인 영역;
    상기 리세스의 바닥과 상기 제1 스페이서의 측벽에 접촉하는 고유전율 유전체층;
    상기 고유전율 유전체층의 바닥 및 측벽에 접촉하는 금속; 및
    상기 금속 상의 SAC 하드 마스크
    를 포함하고, 상기 SAC 하드 마스크는 상부 및 하부를 가지며, 상기 SAC 하드 마스크의 상부와 하부의 횡방향 길이가 서로 다르며,
    상기 금속 아래의 채널 영역이 N-형인 경우, 상기 SAC 하드 마스크는 상기 상부보다 횡방향 길이가 더 긴 하부를 가지고, 상기 금속 아래의 채널 영역이 P-형인 경우, 상기 SAC 하드 마스크는 상기 하부보다 횡방향 길이가 더 긴 하부를 가지는 것인 반도체 구조물.
  9. 제8항에 있어서, 제2 스페이서가, 종방향으로 상기 제1 스페이서와 상기 층간 유전체의 사이에 개재되어 있고, 횡방향으로 상기 표면과 상기 층간 유전체의 사이에 개재되어 있는 것인 반도체 구조물.
  10. 반도체 구조물 제조 방법으로서,
    층간 유전체(ILD)에 제1 리세스 및 제2 리세스를 형성하는 단계;
    상기 제1 리세스의 측벽을 라이닝하는 제1 스페이서와 상기 제2 리세스의 측벽을 라이닝하는 제2 스페이서를 형성하는 단계;
    상기 제1 리세스의 바닥과 상기 제1 스페이서의 측벽에 접촉하는 제1 고유전율 유전체층을 형성하는 단계;
    상기 제1 고유전율 유전체층의 바닥과 측벽에 접촉하는 제1 금속을 형성하는 단계;
    상기 제2 리세스의 바닥과 상기 제2 스페이서의 측벽에 접촉하는 제2 고유전율 유전체층을 형성하는 단계;
    상기 제2 고유전율 유전체층의 바닥과 측벽에 접촉하는 제2 금속을 형성하는 단계; 및
    상기 제1 금속 상에 제1 SAC 하드 마스크를 형성하고 상기 제2 금속 상에 제2 SAC 하드 마스크를 형성하는 단계
    를 포함하고,
    상부보다 하부의 횡방향 길이가 더 긴 상기 제1 SAC 하드 마스크는 상기 제1 금속 아래의 N-형 채널 영역에 인장 응력을 도입하고, 하부보다 상부의 횡방향 길이가 더 긴 상기 제2 SAC 하드 마스크는 상기 제2 금속 아래의 P-형 채널 영역에 압축 응력을 도입하는 것인 반도체 구조물 제조 방법.
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