KR20190059191A - 반도체 디바이스 게이트 스페이서 구조 및 그 방법 - Google Patents

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Abstract

반도체 디바이스는 채널 영역을 갖는 기판; 채널 영역 위의 게이트 스택; 게이트 스택의 측벽을 덮는 밀봉 스페이서로서, 실리콘 질화물을 포함하는 밀봉 스페이서; 밀봉 스페이서의 측벽을 덮는 게이트 스페이서로서, 실리콘 산화물을 포함하고, 제1 수직 부분 및 제1 수평 부분을 갖는 게이트 스페이서; 및 게이트 스페이서의 측벽을 덮는 제1 유전체층으로서, 실리콘 질화물을 포함하는 제1 유전체층을 포함한다.

Description

반도체 디바이스 게이트 스페이서 구조 및 그 방법 {SEMICONDUCTOR DEVICE GATE SPACER STRUCTURES AND METHODS THEREOF}
우선권 데이터
본 출원은 2017년 11월 22일자로 출원된 "반도체 디바이스 게이트 스페이서 구조 및 그 방법"이라는 명칭의 미국 가출원 제62/590,003호에 대한 우선권을 주장하며, 그 전체 내용은 본 명세서에 참고로 인용되어 있다.
반도체 집적 회로(IC) 산업은 기하 급수적으로 성장해 왔다. IC 재료 및 디자인의 기술적 진보는 IC 세대들을 생성하였고, 각 세대는 이전 세대보다 작고 복잡한 회로를 갖는다. IC 진화의 과정에서, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))가 감소하는 반면, 기능 밀도(즉, 칩 영역 당 상호 연결된 디바이스의 수)는 일반적으로 증가했다. 이러한 축소 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 축소는 또한 IC의 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서는 IC 처리 및 제조에 유사한 발전이 필요하다.
예를 들어, 스위칭 속도를 증가시키고, 스위칭 전력 소비를 감소시키며, 및/또는 트랜지스터의 커플링 노이즈를 감소시키기 위해, 게이트 구조와 소스/드레인 콘택 사이의 커패시턴스와 같은, 전계 효과 트랜지스터의 피처들 사이의 부유 커패시턴스(stray capacitance)를 감소시키는 것이 일반적으로 바람직하다. 낮은 유전 상수(또는 상대 유전율)를 제공하고 부유 커패시턴스를 줄이기 위해 특정 저-k(low-k) 재료가 게이트 구조를 둘러싼 절연 재료로 제안되었다. 그러나 반도체 기술이 더 작은 기하형상으로 진행됨에 따라 게이트 구조와 소스/드레인 콘택 사이의 거리가 더 줄어들어 여전히 큰 부유 커패시턴스를 초래한다. 따라서, 트랜지스터 형성에 있어서의 기존의 접근법이 일반적으로 그들의 의도된 목적에 적합하지만, 모든면에서 완전히 만족스럽지는 않다.
본 개시내용의 양태들은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처는 일정한 비율로 그려진 것이 아님을 강조한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a, 도 1b 및 도 1c는 본 개시내용의 다양한 양태에 따른 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16 및 17은 일부 실시예에 따른 도 1a, 도 1b 및 도 1c의 방법에 따른 제조 프로세스 동안의 반도체 디바이스의 일부의 단면도이다.
이하의 개시내용은 제공된 주제의 상이한 특징을 구현하기 위한 많은 다른 실시예 또는 예를 제공한다. 본 개시내용을 간단히 하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일뿐 제한을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가적 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로 하며, 설명된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 나타내지는 않는다.
또한, "아래", "밑", "하부", "위" "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 쉽게 설명하기 위해 본 명세서에서 사용된다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 추가로 사용 또는 작동중인 디바이스의 다양한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90 도 또는 다른 배향으로 회전), 본 명세서에서 사용된 공간적으로 상대적인 설명어는 이에 따라 해석될 수 있다.
본 발명은 일반적으로 반도체 디바이스 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 본 개시내용은 반도체 제조에서 전계 효과 트랜지스터(FET)의 게이트 구조와 소스/드레인 콘택 사이의 부유 커패시턴스를 낮추기 위한 저-k 게이트 스페이서 구조 및 그 방법을 제공하는 것에 관한 것이다. FET를 형성할 때, 스위칭 속도를 증가시키고, 스위칭 전력 소비를 감소시키며, 커플링 노이즈를 감소시키는 것이 바람직하다. 부유 커패시턴스는 일반적으로 게이트 구조와 소스/드레인 콘택 사이의 부유 커패시턴스에 의해 이러한 파라미터에 부정적인 영향을 미친다. 반도체 기술이 더 작은 기하형상으로 진행됨에 따라 게이트와 소스/드레인 콘택 사이의 거리가 줄어들어 더 큰 부유 커패시턴스를 초래한다. 결과적으로, FET에서의 부유 커패시턴스는 더욱 문제가 되고 있다. 본 개시내용은 폴리 게이트 또는 금속 게이트와 같은 게이트 스택을 둘러싸는 저-k 게이트 스페이서 구조를 형성하는 해결책을 제공한다. 종래에 실리콘 질화물(예를 들어, Si3N4)로 만들어진 게이트 스페이서와 비교할 때, 저-k 게이트 스페이서 구조는 게이트 스택과 소스/드레인 콘택트 사이의 유전 상수(또는 상대 유전율)를 낮추고, 그에 의해 그의 부유 커패시턴스를 낮춘다. 또한, 저-k 게이트 스페이서 구조는 게이트 스택과 소스/드레인 영역 사이의 인터페이스 응력을 감소시켜 채널 캐리어 이동도를 향상시키는 것을 돕는다.
또한, 도 1a, 도 1b 및 도 1c는 본 개시내용에 따른 반도체 디바이스를 형성하기 위한 방법(100)의 흐름도를 도시한다. 방법(100)은 일 예이며, 청구범위에 명시적으로 기재된 것을 초과하여 본 개시내용을 한정하고자 하는 것은 아니다. 추가적인 동작은 방법(100) 이전, 도중 및 후에 제공될 수 있으며, 설명된 일부 동작은 방법의 추가 실시예에 대해 대체, 제거 또는 재배치될 수 있다. 방법(100)은 도 2 내지 도 16과 관련하여 아래에서 설명되며, 이 도면들은 방법(100)의 일부 실시예에 따른 다양한 제조 단계 동안의 반도체 디바이스(200)의 단면도를 도시한다.
디바이스(200)는 정적 랜덤 액세스 메모리(SRAM) 및/또는 로직 회로, 패시브 컴포넌트, 예컨대, 저항기, 캐패시터 및 인덕터 및 액티브 컴포넌트, 예컨대, p형 FET(pFET), n형 FET(nFET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고 전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀 및 이들의 조합을 포함할 수 있는, 집적 회로(IC) 또는 그 일부의 처리 중에 제조되는 중간 디바이스일 수 있다. 또한, 본 개시내용의 다양한 실시예에서의 트랜지스터, 게이트 스택, 액티브 영역, 격리 구조 및 다른 피처를 포함하는 다양한 피처가 단순화 및 이해의 용이성을 위해 제공되며, 이들은 반드시 실시예를 임의의 유형의 디바이스, 임의의 수의 디바이스, 임의의 수의 영역, 또는 구조 또는 영역의 임의의 구성에 제한하는 것은 아니다.
동작(102)에서, 방법(100)(도 1a)은 디바이스 구조(200)(도 2)를 제공한다. 설명의 편의상, 디바이스 구조(200)는 디바이스(200)로도 지칭된다. 디바이스(200)는 기판(202) 및 그 내부 또는 그 위에 형성된 다양한 피처를 포함할 수 있다. 기판(202)은 예시된 실시예에서 실리콘 기판이다. 대안적으로, 기판(202)은 게르마늄과 같은 또 다른 기본 반도체; 실리콘 카바이드, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안에서, 기판(202)은 SOI(semiconductor on insulator)이다. 일부 실시예에서, 기판(202)은 FinFET를 형성하기 위한 핀형 반도체 영역("핀")을 포함한다. 핀은 임의의 적합한 방법으로 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판(202) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 함께 형성된다. 이어서, 희생 층이 제거되고, 나머지 스페이서 또는 맨드릴이 기판(202)을 패턴화하여 핀을 형성하는 데 사용될 수 있다. 핀은 몇몇 실시예에서 에피텍셜 성장된 반도체 재료의 하나 이상의 층을 포함할 수 있다.
일부 실시예에서, 기판(202)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물-도핑된 실리케이트 유리(FSG), 저-k 유전체 재료 및/또는 다른 적절한 절연 재료로 형성될 수 있는 절연체(또는 격리 구조)를 포함한다. 절연체는 얕은 트렌치 격리(STI) 피처일 수 있다. 일 실시예에서, 절연체는 기판(202) 내의 트렌치를 에칭하는 것(예를 들어, 상술한 핀 형성 프로세스의 일부로서), 절연 재료로 트렌치를 채우는 것, 및 절연 재료를 포함하는 기판(202)에 화학 기계적 평탄화(CMP) 프로세스를 수행하는 것에 의해 형성된다. 기판(202)은 필드 산화물 및 LOCOS(LOCal Oxidation of Silicon)와 같은 다른 격리 구조(들)를 포함할 수 있다. 기판(202)은 다층 격리 구조를 포함할 수 있다.
동작(104)에서, 방법(100)(도 1a)은 기판(202)(도 2) 위에 게이트 스택(208)을 형성한다. 다양한 실시예에서, 게이트 스택(208)은 다층 구조이다. 일부 실시예에서, 게이트 스택(208)은 실리콘 산화물 또는 실리콘 산질화물을 갖는 인터페이스 층(210) 및 폴리실리콘을 갖는 전극층(212)을 포함하는 폴리실리콘 게이트 구조이다. 따라서, 일부 실시예에서, 게이트 스택(208)을 형성하는 것은 화학적 산화, 열 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD) 또는 다른 적절한 방법에 의해 기판(202) 위에 인터페이스 층(210)을 퇴적하는 것; 저압 화학 기상 증착(LPCVD) 또는 다른 적절한 방법에 의해 인터페이스 층(210) 위에 전극층(212)을 퇴적하는 것; 및 후속하여 인터페이스 층(210)과 전극 층(212)을 리소그래피 프로세스에서 패턴화하여 게이트 스택(208)을 형성하는 것을 포함한다. 게이트 스택(208)은 그 아래에서 기판(202) 또는 기판(202)의 핀에 채널 영역(215)을 형성한다. 도시된 실시예에서, 채널 영역(215)은 약 5 nm 내지 약 180 nm 범위의 채널 길이(D)를 갖는다.
특정 실시예에서, 방법(100)은 추가로 상세히 후술되는 대체 게이트 프로세스를 포함한다. 대체 게이트 프로세스에서, 게이트 스택(208)은 임시 게이트 구조이다. 인터페이스 층(210)은 실리콘 산화물 또는 실리콘 산질화물을 갖는 임시 인터페이스 층일 수 있고, 전극층(212)은 폴리실리콘을 갖는 임시 전극층일 수 있다.
동작(104)은 디바이스(200)를 덮는 밀봉 스페이서 층(214)을 형성하는 것을 더 포함할 수 있다. 도시된 실시예에서, 밀봉 스페이서 층(214)은 게이트 스택(208)의 상부 및 측벽 위 및 기판(202)의 상부 표면 위에 블랭킷 층(blanket layer)으로서 퇴적된다. 도시된 실시예를 향상시키기 위해, 밀봉 스페이서 층(214)은 실리콘 질화물(예를 들어, Si3N4)을 포함하고, 플라즈마 보강 화학 기상 증착(PECVD), LPCVD, ALD 또는 다른 적절한 방법을 이용하여 퇴적될 수 있다. 밀봉 스페이서 층(214)은 약 3 nm과 같이 약 0.5 nm 내지 약 10 nm의 두께로 퇴적될 수 있다.
동작(106)에서, 방법(100)(도 2a)은 이방성 에칭 프로세스를 밀봉 스페이서 층(214)(도 3)에 적용한다. 이방성 에칭 프로세스는 밀봉 스페이서 층(214)을 선택적으로 에칭하도록 설계되지만 기판(202)을 에칭하지는 않는다. 동작(106)은 기판(202)의 상부 표면으로부터 밀봉 스페이서 층(214)의 부분을 제거함으로써, 기판(202)의 상부 표면을 노출시킨다. 게이트 스택(208)의 측벽상의 밀봉 스페이서 층(214)의 부분은 방향성이 강한 에칭으로 인해 실질적으로 에칭되지 않고 유지된다. 또한, 게이트 스택(208)의 상부 표면은 이러한 이방성 에칭 프로세스에 의해 노출되거나 노출되지 않을 수 있다. 밀봉 스페이서 층(214)이 실리콘 질화물을 포함하는 실시예에서, 동작(106)은 CF4, NF3 또는 SF6과 같은 불소-함유 가스를 사용한 원거리 O2/N2 방전을 이용할 수 있으며, 추가적으로 수소(H2) 또는 CH4를 추가로 포함할 수 있다. 밀봉 스페이서 층(214)을 선택적으로 에칭하는 다양한 다른 방법이 가능하다. 패턴화된 밀봉 스페이서 층(214)은 단순화를 위해 밀봉 스페이서(214)로 표시될 수 있다. 특정 실시예에서, 밀봉 스페이서(214)는 게이트 스택(208)의 측벽에 등각을 이루며 게이트 스택(208)의 바닥에 가까운 테이퍼형 프로파일을 갖는다. 따라서, 밀봉 스페이서(214)는 테이퍼형 프로파일로 인한 수평 부분(214a) 및 수직 부분(214b)을 포함하는 것으로 고려될 수 있다. 수평 부분(214a)은 수직 부분(214b)의 바닥에 연결되고 게이트 스택(208)으로부터 멀어지는 방향으로 측방향으로 연장한다. 수평 부분(214a)은 약 0.5 nm 내지 약 5 nm, 예컨대 약 3 nm의 폭(X 축을 따름)을 가질 수 있다.
동작(108)에서, 방법(100)(도 1a)은 이온 주입 프로세스(218)(도 4)를 수행함으로써 기판(202) 내에 약하게 도핑된 소스/드레인(LDD) 영역(216)을 형성한다. 이온 주입 프로세스(218)는 NFET들에 대해 인(P) 또는 비소(As)와 같은 n-형 도펀트들 또는 PFET들에 대해 붕소(B) 또는 인듐(In)과 같은 p-형 도펀트들을 이용할 수 있다. LDD 영역(216)은 게이트 스택(208) 및 밀봉 스페이서(214)와 자기 정렬된다. LDD 영역(216)이 이온 주입 프로세스(218)를 겪을 때, 마스크 층(도시되지 않음)이 기판(202)의 다른 영역을 덮기 위해 사용될 수 있다. 일부 실시예에서, 마스크 층은 패턴화된 포토레지스트이다. 일부 실시예에서, 마스크 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합과 같은 재료의 패턴화된 하드 마스크이다. 마스크 층은 LDD 주입이 LDD 영역(216)에서 완료된 후에 제거된다. 도 4에 도시된 실시예에서, 동작(108)은 동작(106) 후에 수행된다. 대안적 실시예에서, 동작(108)은 동작(106) 전에 수행된다.
동작(110)에서, 방법(100)(도 1a)은 디바이스(200)(도 5)를 덮는 게이트 스페이서 층(220)을 형성한다. 도시된 실시예에서, 게이트 스페이서 층(220)은 밀봉 스페이서(214)의 측벽 위, 게이트 스택(208)의 상부 위 및 기판(202)의 상부 표면 위에 블랭킷 층으로서 퇴적된다. 일부 디바이스에서, 실리콘 질화물은 반도체 제조에서 게이트 스페이서의 재료로 사용되어왔다. 그러나, 실리콘 질화물은 일반적으로 6.8-8.3의 범위, 예를 들어 약 7.5와 같은 비교적 높은 유전 상수를 가지며, 이는 게이트 스택과 소스/드레인 콘택 및/또는 일부 다른 예의 다른 FET 피처 사이에 높은 부유 커패시턴스를 초래한다. 부유 커패시턴스를 감소시키기 위해, 게이트 스페이서에 대해 실리콘 질화물 이외의 상대적으로 낮은 유전 상수를 갖는 재료를 사용할 필요가 있다. 일 실시예에서, 게이트 스페이서 층(220)은 실리콘 산화물(예를 들어, SiO2)을 포함한다. 실리콘 산화물은 실리콘 질화물보다 낮은 유전 상수를 가지며, 이는 일반적으로 3.4-4.2의 범위, 예를 들어 약 3.9이다. 일부 실시예에서, 게이트 스페이서 층(220)의 퇴적은 유전체 재료를 형성하도록 반응하는 실리콘 함유 화합물 및 산소 함유 화합물을 도입하는 것을 포함한다. 게이트 스페이서 층(220)은 도핑되지 않은 실리케이트 유리(USG), 불화물 도핑된 실리케이트 유리(FSG), 포스포실리케이트 유리(PSG) 또는 보로포스포실리케이트 유리(BPSG)를 포함할 수 있다. 다른 실시예에서, 게이트 스페이서 층(220)은 게르마늄 산화물(예를 들어, GeO2)을 포함한다. 게이트 스페이서 층(220)은 PECVD, LPCVD 및 ALD를 포함하는 임의의 적절한 기술에 의해 형성될 수 있다. 도시된 실시예에서, 게이트 스페이서 층(220)은 실리콘 이산화물을 포함하고, ALD 프로세스와 같은 등각 퇴적 기술에 의해 퇴적된다. 게이트 스페이서 층(220)은 채널 영역(215)의 길이(D)의 약 10 % 내지 약 70 %의 비율인 두께(T 1 )로 퇴적될 수 있다. 일부 실시예에서, 두께(T 1 )는 약 3 nm 내지 약 20 nm의 범위 이내, 예컨대 약 5 nm이다.
동작(112)에서, 방법(100)(도 1a)은 게이트 스페이서 층(220)을 덮는 하드 마스크 층(224)을 형성한다(도 6). 하드 마스크 층(224)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 탄소 산질화물, 다른 유전체 재료 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 하드 마스크 층(224)의 조성은 하드 마스크 층(224)이 게이트 스페이서 층(220)에 대해 약간의 에칭 선택도를 갖도록 선택된다. 일부 실시예에서, 하드 마스크 층(224)은 실리콘 질화물(예를 들어, Si3N4)을 포함한다. 하드 마스크 층(224)은 PECVD, LPCVD 및 ALD를 포함하는 임의의 적절한 기술에 의해 형성될 수 있다. 도시된 실시예에서, 하드 마스크 층(224)은 LPCVD 프로세스에 의해 퇴적된다. 하드 마스크 층(224)은 채널 영역(215) 길이(D)의 약 10 % 내지 약 70 %의 비율로 두께(T 2 )로 퇴적될 수 있다. 일부 실시예에서, 두께(T 2 )는 약 3 nm 내지 약 20 nm의 범위 이내, 예컨대 약 4 nm이다. 일부 실시예에서, 하드 마스크 층(224)은 게이트 스페이서 층(220)보다 얇으며(T 2 < T 1 ), 예를 들어 1 nm 이하만큼 얇다.
동작(114)에서, 방법(100)(도 1a)은 하드 마스크 층(224) 및 게이트 스페이서 층(220)(도 7)에 에칭 프로세스를 적용한다. 에칭 프로세스는 일 실시예에서 이방성 에칭을 포함한다. 게이트 스페이서 층(220)의 측벽상의 하드 마스크 층(224)의 부분은 도 7에 도시된 바와 같이 방향성이 강한 에칭으로 인해 실질적으로 에칭되지 않고 유지된다. 하드 마스크 층(224)이 실리콘 질화물을 포함하는 실시예에서, 동작(114)은 CF4, NF3 또는 SF6과 같은 불소-함유 가스를 사용한 원거리 O2/N2 방전을 이용할 수 있고 수소(H2) 또는 CH4를 추가로 포함할 수 있다. 이방성 에칭은 하드 마스크 층(224)의 부분들의 제거 후에 노출된 게이트 스페이서 층(220)을 추가로 에칭할 수 있다. 대안적으로, 에칭 프로세스는 하드 마스크 층(224)의 특정 재료를 타겟으로 하는 이방성 에칭 및 후속하는 에칭되지 않은 하드 마스크 층(224)을 에칭 마스크로서 사용하는 게이트 스페이서 층(220)을 타겟으로 하는 습식 에칭 또는 건식 에칭과 같은 상이한 에칭 화학제를 사용한 다중 에칭 단계를 포함할 수 있다. 게이트 스택(208)의 상부 표면은 이 에칭 프로세스에 의해 노출되거나 노출되지 않을 수 있다.
도 7을 계속 참조하면, 패턴화된 게이트 스페이서 층(220)은 단순화를 위해 게이트 스페이서(220)로 표시될 수 있고, 패턴화된 하드 마스크 층(224)은 하드 마스크(224)로 표시될 수 있다. 게이트 스페이서(220)는 하드 마스크(224)의 바로 아래에 있는 수평 부분(220a) 및 밀봉 스페이서(214)의 측벽을 덮는 수직 부분(220b)을 포함한다. 수직 부분(220b)은 측벽(225)을 포함한다. 측벽(225)은 하드 마스크(224)에 의해 덮인다. 일부 실시예에서, 측벽(225)은 기판(202)의 상부 표면에 실질적으로 수직이다(즉, Z 축을 따름). 수평 부분(220a)은 상부 표면(226) 및 측벽(228)을 포함한다. 측벽(228)은 기판(202)의 상부 표면에 실질적으로 수직(즉, Z 축을 따름)일 수 있다. 측벽(225), 상부 표면(226) 및 측벽(228)은 계단 프로파일을 형성한다. 하드 마스크(224)는 상부 표면(226) 바로 위에 배치된다. 일 실시예에서, 하드 마스크(224)는 상부 표면(226)을 완전히 덮는다. 다른 실시예에서, 하드 마스크(224)는 예컨대 동작(114) 동안의 하드 마스크(224)의 더 높은 측벽 에칭 손실로 인해 수평 부분(220a)의 폭(W 1 )보다 얇다(T 2 < W 1 ). 따라서, 측벽(228)에 인접한 상부 표면(226)의 일부는 노출되고, X 축을 따라 약 0.5 nm 내지 약 2 nm의 폭을 가질 수 있다. 상부 표면(226)은 측벽(225)과 교차하여 상부 표면(226)과 측벽(225) 사이에 각도 θ를 형성한다. 일부 실시예에서, 각도 θ는 약 85도 내지 약 95 도의 범위 내에 있고, 상부 표면(226)은 측벽(225)에 실질적으로 수직인 것으로 간주될 수 있다. 다양한 실시예에서, 수평 부분(220a)의 높이(H 1 )는 채널 영역(215)의 길이(D)의 약 10 % 내지 약 70 %의 비율이다. 특정 실시예에서, 높이(H 1 )는 수직 부분(220b)의 두께(T 1 )와 동일하다(H 1 = T 1 ). 일 실시예에서, 높이(H 1 )는 수직 부분(220b)의 두께(T 1 )와 다르다(H 1 ≠ T 1 )며, 예를 들어, H 1 은 두께(T 1 )보다 1 nm 작거나 더 크다. 수평 부분(220a)의 최상부 지점은 밀봉 스페이서(214)의 수평 부분(214a)의 최상부 지점보다 높을 수 있다.
동작(118)에서, 방법(100)(도 1b)은 기판(202)(도 8)에 고농도 도핑된 소스/드레인(HDD) 영역(230)을 형성한다. HDD 영역(230)은 액티브 디바이스를 형성하기 위한 n형 도핑 영역 및/또는 p형 도핑 영역일 수 있다. HDD 영역(230)과 LDD 영역(216)은 집합적으로 소스/드레인(S/D) 영역으로 간주된다. HDD 영역들(230)은 LDD 영역들(216)보다 더 많이 도핑된다. HDD 영역(230)은 이온 주입 프로세스(232)를 수행함으로써 형성될 수 있다. 이온 주입 프로세스(232)는 NFET들에 대해 인(P) 또는 비소(As)와 같은 n-형 도펀트들 또는 PFET들에 대해 붕소(B) 또는 인듐(In)과 같은 p-형 도펀트들을 이용할 수 있다. HDD 영역(230)은 게이트 스택(208) 및 게이트 스페이서(220)와 자기 정렬된다. HDD 영역들(230)이 이온 주입 프로세스(232)를 겪을 때 기판(202)의 다른 영역들을 덮기 위해 마스크 층(미도시)이 사용될 수 있다. 일부 실시예에서, 마스크 층은 패턴화된 포토레지스트이다. 일부 실시예에서, 마스크 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합과 같은 재료의 패턴화된 하드 마스크이다. 마스크 층은 HDD 영역(230)에 HDD 주입이 완료된 후 제거된다.
HDD 영역(230)의 형성은 또한 기판(202)의 S/D 리세스를 먼저 에칭한 후, 후속하여, HDD 영역(230)을 각각의 리세스 내에 에피텍셜 성장시키는 것을 포함할 수 있다. 게이트 스택(208) 및 게이트 스페이서(220)가 원하는 것보다 두꺼운 일부 실시예에서, HDD 영역(230)은 도 9의 HDD 영역(230)과 같이 실질적으로 다이아몬드형 프로파일을 갖도록 형성될 수 있다. 도 9를 참조하면, HDD 영역(230)의 일부 측벽은 수직 부분(220b) 아래와 같은 게이트 스페이서(220) 아래의 게이트 스택(208)을 향해 연장된다. 일 예시에서, HDD 영역들(230)은 밀봉 스페이서(214)의 수평 부분(214a) 아래에서 추가로 연장되지만 그 수직 부분(214b) 아래에서는 연장되지 않는다. 다른 예에서, HDD 영역들(230)은 게이트 스택(208) 아래에서 추가로 연장된다. 일 실시예에서, S/D 리세스는 그 에칭 파라미터가 조율되는(예를 들어, 사용되는 에칭제, 에칭 온도, 에칭 용액 농도, 에칭 압력, 소스 전력, 무선 주파수(RF) 바이어스 전압, RF 바이어스 전력, 에칭제 유량, 및 다른 적절한 파라미터들) 건식 에칭 및 습식 에칭 프로세스 모두를 포함하는 에칭 프로세스로 원하는 리세스 프로파일을 달성하도록 형성된다. HDD 영역(230)은 상부 표면에 실리사이드 부분(231)을 포함할 수 있다. 실리사이드 부분(231)의 부분들은 게이트 스페이서(220)의 수평 부분(220a) 및/또는 수직 부분(220b)에 의해 덮일 수 있다. 실리사이드 부분(231)의 상승된 높이로 인해 수평 부분(220a)의 바닥 표면은 수직 부분(220b)의 바닥 표면보다 높을 수 있다. 설명의 편의상, 도 8에 도시된 바와 같은 형상의 HDD 영역을 갖는 디바이스(200)가 이후 동작에 대한 예로서 사용된다. 통상의 숙련자는 도 9에 도시된 바와 같은 형상의 HDD 영역을 갖는 디바이스(200)가 후속 동작에도 사용할 수 있다는 것을 알 수 있을 것이다.
도 8을 다시 참조하면, 일 실시예에서, HDD 영역(230)은 실리사이드화 또는 게르마노실리사이드화(미도시)를 더 포함한다. 예를 들어, 실리사이드화는 금속층을 퇴적하는 것, 금속층이 실리콘과 반응하여 실리사이드를 형성하도록 금속층을 어닐링하는 것 및 그후 미반응 금속층을 제거하는 것을 포함하는 프로세스에 의해 형성될 수 있다. 동작(118)은 S/D 영역을 활성화시키는 하나 이상의 어닐링 프로세스를 더 포함할 수 있다. 활성화 후에, LDD 영역들(216)은 밀봉 스페이서(214) 밑의 게이트 스택(208)쪽으로 연장될 수 있고, HDD 영역들(230)은 게이트 스페이서(220)의 수평 부분(220a) 밑에 부분적으로 연장될 수 있다. 다시 말하면, 밀봉 스페이서(214) 및 게이트 스페이서(220)의 수직 부분(214b)은 LDD 영역(216)과 물리적으로 접촉할 수 있고, 게이트 스페이서(220)의 수평 부분(220a)은 양 LDD 영역(216) 및 HDD 영역(230)과 물리적으로 접촉할 수 있다. 게이트 스페이서(220)의 재료 조성의 낮은 유전 상수는 또한 게이트 스택과 소스/드레인 영역 사이의 인터페이스 응력을 감소시키는데 도움을 주며, 따라서 채널 캐리어 이동도를 향상시킨다. 일 실시예에서, 디바이스(200)는 FinFET와 같은 다중 게이트 FET를 형성하기 위한 핀형 액티브 영역을 포함한다. 또한, 본 실시예에서, S/D 영역 및 채널 영역(215)은 핀 내에 또는 그 위에 형성될 수 있다. 채널 영역(215)은 게이트 스택(208) 아래에 있고 한 쌍의 LDD 영역(216) 사이에 개재되어 있다. 채널 영역(215)은 예컨대 게이트 전극층(212)을 바이어싱함으로써 반도체 디바이스(200)가 턴온될 때 각각의 S/D 영역 사이에서 전류를 전도한다.
동작(120)에서, 방법(100)(도 1b)은 디바이스(200)(도 10)를 덮는 콘택 에칭 정지부(CES) 층(246)을 형성한다. 도시된 실시예에서, CES 층(246)은 게이트 스페이서(220), 하드 마스크(224), 밀봉 스페이서(214), 게이트 스택(208)의 측벽 및 상부 위에, 그리고, HDD 영역(230)의 상부 표면 위에 블랭킷 층으로서 퇴적된다. CES 층(246)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 탄소 산질화물, 다른 유전체 재료 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. CES 층(246)은 플라즈마 보강 CVD(PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스에 의해 형성될 수 있다. 도시된 실시예에서, 하드 마스크(224)는 LPCVD에 의해 형성되고 CES 층(246)은 PECVD에 의해 형성되는 반면에, 하드 마스크(224) 및 CES 층(246)은 모두 실리콘 질화물(예를 들어, Si3N4)을 포함하고, 따라서, 실리콘 질화물 재료는 하드 마스크(224) 및 CES 층(246)에서 상이한 결정질 구조(예를 들어, 상이한 격자 상수)를 갖는다. 하나의 특정 실시예에서, CES 층(246)은 CES 층(246) 아래의 하드 마스크(224) 및 수평 부분(220a)의 측벽 프로파일로 인해 그 수직 측벽을 따라 계단 프로파일(248)을 갖는다.
동작(122)에서, 방법(100)(도 1b)은 CES 층(246)(도 11) 위에 층간 유전체(ILD) 층(252)을 형성한다. ILD 층(252)은 실리콘 산화물, 도핑된 실리콘 산화물, 예컨대, 보로포스포실리케이트 유리(BPSG), 테트라에틸오르소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑 실리콘 유리(BSG), 저-k 유전체 재료, 및/또는 다른 적절한 유전체 재료 같은 재료를 포함할 수 있다. ILD 층(222)은 PECVD 프로세스, 유동성 CVD(FCVD) 프로세스 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. CES 층(246) 및 ILD 층(252)의 조성은 CES 층(246)이 ILD 층(252)에 대해 약간의 에칭 선택도를 갖도록 선택된다.
동작(124)에서, 방법(100)(도 1b)은 ILD 층(252)을 연마하고 게이트 스택(208)(도 12)을 노출시키기 위해 하나 이상의 화학 기계적 평탄화(CMP) 프로세스를 수행한다. 일부 실시예에서, ILD 층(252)은 예컨대 비교적 낮은 재료 밀도로 인해 게이트 스택(208)과 비교하여 평탄화 동안 더 높은 표면 손실을 가지며, ILD 층(252)의 상부 표면은 점선(253)으로 도시된 바와 같이 오목한 프로파일을 갖는다. ILD 층(252)의 상부 표면의 최하부는 약 0.1 nm 내지 약 25 nm 범위 이내로 게이트 스택(208)의 상부 표면보다 낮을 수 있다.
동작(126)에서, 방법(100)(도 1b)은 디바이스(200)의 제조를 완료하기 위해 추가 프로세스로 진행한다. 예를 들어, 방법(100)은 대체 게이트 프로세스에서 금속 게이트 스택을 형성할 수 있다.
대체 게이트 프로세스에서, 게이트 스택(208)은 임시 게이트 구조이다. 임시 게이트 구조는 퇴적 및 에칭 프로세스에 의해 형성될 수 있다. 이어서, 동작(126)은 임시 게이트 구조를 제거하여 밀봉 스페이서(214) 사이에 게이트 트렌치(도시되지 않음)를 형성하고 게이트 트렌치 내에 고-k 금속 게이트 스택(290)을 퇴적한다(도 13). 고-k 금속 게이트 스택(290)은 고-k 유전체층(292) 및 그 위의 도전 층(294)을 포함할 수 있다. 고-k 금속 게이트 스택(290)은 고-k 유전체층(292)과 채널 영역(215) 사이의 인터페이스 층(예를 들어, SiO2)(도시되지 않음)을 더 포함할 수 있다. 인터페이스 층은 화학적 산화, 열 산화, ALD, CVD 및/또는 다른 적절한 방법을 이용하여 형성될 수 있다.
고-k 유전체층(292)은 하프늄 실리콘 산화물(HfSiO), 하프늄 산화물(HfO2), 알루미나(Al2O3), 산화 지르코늄(ZrO2), 산화 란탄(La2O3), 산화 티탄(TiO2), 산화 이트륨(Y2O3), 티탄산 스트론튬(SrTiO3) 또는 이들의 조합과 같은 하나 이상의 고-k 유전체 재료(또는 고-k 유전체 재료의 하나 이상의 층)을 포함할 수 있다. 고-k 유전체층(292)은 CVD, ALD 및/또는 다른 적절한 방법을 이용하여 퇴적될 수 있다.
도전 층(294)은 일함수 금속층(들), 도전 장벽 층(들) 및 금속 충전 층(들)과 같은 하나 이상의 금속층을 포함할 수 있다. 일함수 금속층은 트랜지스터의 종류(p형 또는 n 형)에 따라 p형 또는 n 형의 일함수 층이어도 된다. p형 일함수 층은 질화 티탄(TiN), 질화 탄탈(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 또는 이들의 조합으로 이루어지는 그룹으로부터 선택된, 그러나 이에 한정되지 않는 금속을 포함한다. n형 일함수 층은 티타늄(Ti), 알루미늄(Al), 탄탈 카바이드(TaC), 탄탈 카바이드 질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 티타늄 실리콘 질화물(TiSiN), 또는 이들의 조합으로 이루어지는 그룹으로부터 선택된, 그러나, 이에 한정되지 않는 금속을 포함한다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 코발트(Co) 및/또는 다른 적절한 재료를 포함할 수 있다. 도전 층(294)은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스와 같은 방법을 사용하여 퇴적될 수 있다.
동작(126)은 디바이스(200)의 제조를 완료하기 위한 다른 프로세스를 포함할 수 있다. 예를 들어, 동작(126)은 S/D 콘택(도시되지 않음)을 형성하고 게이트 스택 및 S/D 콘택을 디바이스(200)의 다른 부분과 연결하여 완전한 IC를 형성하는 다층 상호 연결 구조를 형성할 수 있다.
방법(100)은 다양한 실시예들을 가질 수 있다. 예를 들어, 방법(100)은 도 14에 도시된 바와 같이 게이트 스페이서(220)의 측벽으로부터 하드 마스크(224)를 제거하기 위해 동작들(114 및 118) 사이에 선택적 동작(116)(도 1c)을 가질 수 있다. 도시된 실시예에서, 하드 마스크(224)는 게이트 스페이서(220)의 재료 조성보다 높은 유전 상수를 갖는 실리콘 질화물을 포함한다. 하드 마스크(224)를 제거함으로써, 게이트 스택(208)과 소스/드레인 콘택(도시되지 않음) 사이의 격리 재료의 전체 유전 상수가 더 감소되어, FET 피처들 사이의 매우 더 낮은 부유 커패시턴스를 초래한다.
하드 마스크(224)의 제거는 습식 에칭, 건식 에칭, RIE, 애싱(ashing) 및/또는 다른 에칭 프로세스와 같은 임의의 적합한 에칭 기술을 포함할 수 있다. 일부 실시예에서, 에칭제는 하드 마스크(224) 및 게이트 스페이서(220)가 높은 에칭 선택도를 갖도록 선택된다. 예를 들어, 하드 마스크(224)와 게이트 스페이서(220) 사이의 에칭 선택도는 약 5:1 이상, 예를 들어 5:1 내지 20:1의 범위의 비율을 갖는다. 에칭 프로세스는 또한 게이트 스페이서(220)의 수평 부분(220a)의 프로파일을 트림할 수 있다. 일 실시예에서, 상부 표면(226)은 채널 영역(215)의 길이(D)의 약 3 % 내지 약 30 %, 예컨대 약 1 nm 내지 약 8 nm(예를 들어 2 nm)의 비율로 단축되고, 측벽(228)은 측벽(225)에 대해 45 도 미만의 각도 β, 예컨대 약 20 도로 테이퍼형성된다. 방법(100)은 도 15에 도시된 바와 같이, 트리밍된 게이트 스페이서(220)를 마스크로 사용하여 HDD 영역(230)을 형성하는 것, 트리밍된 게이트 스페이서(220)의 측벽 바로 위에 CES 층(246)을 퇴적하는 것, 및 디바이스(200) 상에 ILD 층(252)을 형성하는 것을 포함하여, 디바이스(200)의 다른 피처를 형성하기 위해, 상술한 바와 같이 동작(118, 120, 122, 124 및 126)로 후속 진행될 수 있다. 다른 실시예에서, 동작(116)(도 1c)은 도 16에 도시된 바와 같이, 측벽(228)이 측벽(225)과 45 도 미만의 각도(β), 예컨대, 약 20도로 직접적으로 관련되도록 수평 부분(220a)의 상부 표면(226)을 트리밍할 수 있다. 방법(100)은 이후에 간략화를 위해 여기에서 반복되지 않는 동작(118, 120, 122, 124 및 126)으로 진행하여 도 17에 도시된 바와 같이 디바이스(200)의 다른 피처를 형성하도록 진행될 수 있다.
제한하려는 의도는 아니지만, 본 개시내용의 하나 이상의 실시예는 핀 타입 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스 및 그 형성에 많은 이익을 제공한다. 예를 들어, 핀은 피처들 사이에 비교적 가까운 간격을 생성하도록 패턴화될 수 있으며, 이에 대해, 전술한 개시내용은 매우 적합하다. FinFET의 핀을 형성하는 데 사용되는 게이트 스페이서는 전술한 개시내용에 따라 처리될 수 있다. 예를 들어, 본 개시내용의 실시예는 게이트 스택을 둘러싸는 저-k 게이트 스페이서를 형성하는 방법을 제공한다. 게이트 스택과 소스/드레인 콘택 사이의 격리 재료의 유전 상수가 낮아지며, 이는 상호 연결 사이의 간섭, 노이즈 및 기생 커플링 커패시턴스를 감소시킨다. 또한, 저-k 게이트 스페이서 구조는 게이트 스택과 소스/드레인 영역 사이의 인터페이스 응력을 감소시켜 채널 캐리어 이동도를 향상시킨다. 또한, 개시된 방법은 기존 반도체 제조 프로세스에 쉽게 통합될 수 있다.
일 예시적 양태에서, 본 개시내용은 반도체 디바이스에 관한 것이다. 일 실시예에서, 반도체 디바이스는 채널 영역을 갖는 기판; 채널 영역 위의 게이트 스택; 게이트 스택의 측벽을 덮는 밀봉 스페이서로서, 실리콘 질화물을 포함하는 밀봉 스페이서; 밀봉 스페이서의 측벽을 덮는 게이트 스페이서로서, 실리콘 산화물을 포함하고, 제1 수직 부분 및 제1 수평 부분을 갖는 게이트 스페이서; 및 게이트 스페이서의 측벽을 덮는 제1 유전체층으로서, 실리콘 질화물을 포함하는 제1 유전체층을 포함한다. 일 실시예에서, 밀봉 스페이서는 제2 수직 부분 및 제2 수평 부분을 포함하며; 제1 유전체층은 제3 수직 부분 및 제3 수평 부분을 포함한다. 일 실시예에서, 제1, 제2 및 제3 수평 부분들 각각은 기판의 상부 표면과 물리적으로 접촉한다. 일 실시예에서, 제2 수평 부분의 최상부 지점은 제1 수평 부분의 최상부 지점보다 낮다. 일 실시예에서, 기판은 소스/드레인(S/D) 영역을 가지고, S/D 영역은 채널 영역에 인접한 제1 도핑된 S/D 영역 및 제1 도핑된 S/D 영역에 인접한 제2 도핑된 S/D 영역을 가지며, 제2 도핑된 S/D 영역은 제1 도핑된 S/D 영역보다 고농도 도핑되며; 제1 수직 부분은 제2 도핑된 S/D 영역으로부터 오프셋되고 제1 도핑된 S/D 영역과 물리적으로 접촉하며; 제1 수평 부분은 제1 도핑된 S/D 영역 및 제2 도핑된 S/D 영역 모두와 물리적으로 접촉한다. 일 실시예에서, 제1 수평 부분의 높이는 제1 수직 부분의 폭과 실질적으로 동일하다. 일 실시예에서, 제1 수직 부분은 제1 측벽을 가지며, 제1 측벽은 기판의 상부 표면에 실질적으로 수직이고; 제1 수평 부분은 제2 측벽을 가지며, 제2 측벽은 제1 측벽과 45 도 미만의 각도로 교차한다. 일 실시예에서, 제1 수직 부분은 제1 측벽을 가지며, 제1 측벽은 기판의 상부 표면에 실질적으로 수직이고; 제1 수평 부분은 제2 측벽과 제1 측벽과 제2 측벽 사이에 개재된 제1 상부 표면을 가지며, 제1 상부 표면은 제1 측벽에 실질적으로 수직이다. 일 실시예에서, 반도체 디바이스는 게이트 스페이서와 제1 유전체층 사이에 개재된 제2 유전체층을 더 포함하고, 제2 유전체층은 제1 수평 부분 위에 있고, 제2 유전체층 및 게이트 스페이서는 상이한 재료 조성을 갖는다. 일 실시예에서, 제2 유전체층은 제1 상부 표면을 부분적으로 덮는다. 일 실시예에서, 제2 측벽은 기판의 상부 표면에 실질적으로 수직이다. 일 실시예에서, 게이트 스택은 폴리실리콘 게이트 또는 금속 게이트를 포함한다.
다른 예시적인 양태에서, 본 개시내용은 반도체 디바이스에 관한 것이다. 일 실시예에서, 반도체 디바이스는 소스/드레인(S/D) 영역들을 갖는 기판으로서, S/D 영역들 사이에 채널 영역이 개재되어 있는 기판; 채널 영역 위의 게이트 스택; 게이트 스택의 측벽을 덮는 유전체층으로서, 질화물을 포함하는 유전체층; 유전체층의 측벽을 덮는 스페이서 층으로서, 산화물을 포함하는 스페이서 층 - 스페이서 층의 측벽은 상부 측벽, 수평 표면 및 하부 측벽을 포함하여 계단 프로파일을 형성함 -; 및 스페이서 층의 측벽을 덮는 콘택 에칭 정지부(CES) 층으로서, 질화물을 포함하는 CES 층을 포함한다. 일 실시예에서, 상부 측벽은 수평 표면과 교차하여 상부 측벽과 수평 표면 사이의 각도를 형성하며, 각도는 85 도 내지 95 도의 범위이다. 일 실시예에서, 청구된 반도체 디바이스는 스페이서 층과 CES 층 사이에 배치된 하드 마스크 층을 추가로 포함하고, 하드 마스크 층의 유전 상수는 스페이서 층의 유전 상수보다 높다. 일 실시예에서, S/D 영역은 제1 도핑된 S/D 영역 및 제1 도핑된 S/D 영역보다 고농도 도핑된 제2 도핑된 S/D 영역을 포함하며, 상부 측벽은 제1 도핑된 S/D 영역 바로 위에 있고, 하부 측벽은 제2 도핑된 S/D 영역 바로 위에 있다. 일 실시예에서, 스페이서 층의 두께는 채널 영역의 길이의 10 % 내지 70 % 범위이다.
또 다른 예시적인 양태에서, 본 개시내용은 방법에 관한 것이다. 일 실시예에서, 방법은 기판 상에 게이트 구조를 형성하는 단계; 게이트 구조를 덮는 밀봉 스페이서를 형성하는 단계; 원자 층 증착(ALD) 프로세스에 의해 밀봉 스페이서를 덮는 게이트 스페이서를 형성하는 단계로서, 게이트 스페이서는 제1 수직 부분 및 제1 수평 부분을 갖는, 게이트 스페이서 형성 단계; 게이트 스페이서를 덮는 하드 마스크 층을 형성하는 단계로서, 하드 마스크 층은 제2 수직 부분 및 제2 수평 부분을 갖는, 하드 마스크 층 형성 단계; 하드 마스크 층의 제2 수평 부분 및 하드 마스크 층의 제2 수평 부분 아래에 있는 게이트 스페이서의 제1 수평 부분의 부분을 제거하는 단계; 및 게이트 스페이서를 덮는 콘택 에칭 정지부(CES) 층을 형성하는 단계를 포함한다. 일 실시예에서, 방법은 CES 층을 형성하기 전에 하드 마스크 층의 제2 수직 부분을 제거하는 단계를 더 포함한다. 일 실시예에서, 게이트 스페이서는 밀봉 스페이서, 게이트 스페이서, 하드 마스크 층 및 CES 층의 그룹에서 가장 낮은 유전 상수를 갖는다. 일 실시예에서, 밀봉 스페이서는 실리콘 질화물을 포함하고; 게이트 스페이서는 실리콘 산화물을 포함하고; CES 층은 실리콘 질화물을 포함한다. 일 실시예에서, 방법은 밀봉 스페이서를 형성한 후, 그리고, 게이트 스페이서를 형성하기 전에, 이온 주입 프로세스에 의해 제1 소스/드레인 영역을 형성하는 단계; 및 하드 마스크 층의 제2 수평 부분을 제거한 후, 그리고, CES 층을 형성하기 전에, 제1 소스/드레인 영역에 인접한 제2 소스/드레인 영역을 형성하는 단계를 더 포함하고; 제2 소스/드레인 영역은 제1 소스/드레인 영역보다 고농도 도핑된다. 일 실시예에서, 게이트 구조는 폴리실리콘 게이트 구조 또는 금속 게이트 구조이다.
전술한 내용은 통상의 숙련자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개요설명한다. 통상의 숙련자들은 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 이해해야 한다. 또한, 통상의 숙련자는 그러한 등가 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 않는 것이라는 것과, 본 개시내용의 사상 및 범위를 벗어나지 않고서 다양한 변경, 대체 및 변형을 행할 수 있다는 것을 알아야 한다.
<부기>
1. 반도체 디바이스로서,
채널 영역을 갖는 기판;
상기 채널 영역 위의 게이트 스택;
상기 게이트 스택의 측벽을 덮는 밀봉 스페이서로서, 실리콘 질화물을 포함하는 상기 밀봉 스페이서;
상기 밀봉 스페이서의 측벽을 덮는 게이트 스페이서로서, 실리콘 산화물을 포함하고, 제1 수직 부분 및 제1 수평 부분을 갖는 상기 게이트 스페이서; 및
상기 게이트 스페이서의 측벽을 덮는 제1 유전체층으로서, 실리콘 질화물을 포함하는 상기 제1 유전체층
을 포함하는 반도체 디바이스.
2. 제1항에 있어서,
상기 밀봉 스페이서는 제2 수직 부분 및 제2 수평 부분을 포함하며;
상기 제1 유전체층은 제3 수직 부분 및 제3 수평 부분을 포함하는 것인 반도체 디바이스.
3. 제2항에 있어서, 상기 제1, 제2 및 제3 수평 부분들 각각은 상기 기판의 상부 표면과 물리적으로 접촉하는 것인 반도체 디바이스.
4. 제2항에 있어서, 상기 제2 수평 부분의 최상부 지점은 상기 제1 수평 부분의 최상부 지점보다 낮은 것인 반도체 디바이스.
5. 제1항에 있어서,
상기 기판은 소스/드레인(S/D) 영역을 갖고, 상기 S/D 영역은, 채널 영역에 인접한 제1 도핑된 S/D 영역, 및 상기 제1 도핑된 S/D 영역에 인접한 제2 도핑된 S/D 영역을 가지며, 상기 제2 도핑된 S/D 영역은 상기 제1 도핑된 S/D 영역보다 고농도 도핑되며(heavily doped);
상기 제1 수직 부분은, 상기 제2 도핑된 S/D 영역으로부터 오프셋되고 상기 제1 도핑된 S/D 영역과 물리적으로 접촉하고;
상기 제1 수평 부분은, 상기 제1 도핑된 S/D 영역 및 상기 제2 도핑된 S/D 영역 모두와 물리적으로 접촉하는 것인 반도체 디바이스.
6. 제1항에 있어서, 상기 제1 수평 부분의 높이는 상기 제1 수직 부분의 폭과 실질적으로 동일한 반도체 디바이스.
7. 제1항에 있어서,
상기 제1 수직 부분은 제1 측벽을 가지며, 상기 제1 측벽은 기판의 상부 표면에 실질적으로 수직이고;
상기 제1 수평 부분은 제2 측벽을 갖고, 상기 제2 측벽은 상기 제1 측벽과 45도 미만의 각도로 교차하는 반도체 디바이스.
8. 제1항에 있어서,
상기 제1 수직 부분은 제1 측벽을 가지며, 상기 제1 측벽은 상기 기판의 상부 표면에 실질적으로 수직이고;
상기 제1 수평 부분은, 제2 측벽과, 상기 제1 측벽과 상기 제2 측벽 사이에 개재된 제1 상부 표면을 가지며, 상기 제1 상부 표면은 상기 제1 측벽에 실질적으로 수직인 반도체 디바이스.
9. 제8항에 있어서,
상기 게이트 스페이서와 상기 제1 유전체층 사이에 개재된 제2 유전체층을 더 포함하고, 상기 제2 유전체층은 제1 수평 부분 위에 있고, 상기 제2 유전체층 및 상기 게이트 스페이서는 상이한 재료 조성을 갖는 반도체 디바이스.
10. 제9항에 있어서, 상기 제2 유전체층은 상기 제1 상부 표면을 부분적으로 덮는 반도체 디바이스.
11. 제9항에 있어서, 상기 제2 측벽은 상기 기판의 상부 표면에 실질적으로 수직인 반도체 디바이스.
12. 제1항에 있어서, 상기 게이트 스택은 폴리실리콘 게이트 또는 금속 게이트를 포함하는 반도체 디바이스.
13. 반도체 디바이스로서,
소스/드레인(S/D) 영역을 갖는 기판으로서, 상기 S/D 영역 사이에 채널 영역이 개재되어 있는 상기 기판;
상기 채널 영역 위의 게이트 스택;
상기 게이트 스택의 측벽을 덮는 유전체층으로서, 질화물을 포함하는 상기 유전체층;
상기 유전체층의 측벽을 덮는 스페이서 층으로서, 산화물을 포함하는 상기 스페이서 층 - 상기 스페이서 층의 측벽은 상부 측벽, 수평 표면 및 하부 측벽을 포함하여 계단 프로파일을 형성함 -; 및
상기 스페이서 층의 측벽을 덮는 콘택 에칭 정지부(contact etch stop, CES) 층으로서, 질화물을 포함하는 상기 CES 층
을 포함하는 반도체 디바이스.
14. 제13항에 있어서, 상기 상부 측벽은 상기 수평 표면과 교차하여 상부 측벽과 수평 표면 사이의 각도를 형성하며, 상기 각도는 85 도 내지 95 도의 범위인 반도체 디바이스.
15. 제13항에 있어서,
상기 스페이서 층과 CES 층 사이에 배치된 하드 마스크 층을 추가로 포함하고, 상기 하드 마스크 층의 유전 상수는 스페이서 층의 유전 상수보다 높은 반도체 디바이스.
16. 제13항에 있어서, 상기 S/D 영역은 제1 도핑된 S/D 영역, 및 상기 제1 도핑된 S/D 영역보다 고농도 도핑된 제2 도핑된 S/D 영역을 포함하며, 상기 상부 측벽은 상기 제1 도핑된 S/D 영역 바로 위에 있고, 상기 하부 측벽은 상기 제2 도핑된 S/D 영역 바로 위에 있는 반도체 디바이스.
17. 제13항에 있어서, 상기 스페이서 층의 두께는 채널 영역의 길이의 10 % 내지 70 % 범위인 반도체 디바이스.
18. 방법으로서,
기판 상에 게이트 구조를 형성하는 단계;
상기 게이트 구조를 덮는 밀봉 스페이서를 형성하는 단계;
원자 층 증착(atomic layer deposition, ALD) 프로세스에 의해 상기 밀봉 스페이서를 덮는 게이트 스페이서를 형성하는 단계로서, 상기 게이트 스페이서는 제1 수직 부분 및 제1 수평 부분을 갖는 것인, 상기 게이트 스페이서를 형성하는 단계;
상기 게이트 스페이서를 덮는 하드 마스크 층을 형성하는 단계로서, 상기 하드 마스크 층은 제2 수직 부분 및 제2 수평 부분을 갖는 것인, 상기 하드 마스크 층을 형성하는 단계;
상기 하드 마스크 층의 상기 제2 수평 부분, 및 상기 하드 마스크 층의 상기 제2 수평 부분 아래에 있는 상기 게이트 스페이서의 상기 제1 수평 부분의 일부를 제거하는 단계; 및
상기 게이트 스페이서를 덮는 콘택 에칭 정지부(CES) 층을 형성하는 단계
를 포함하는 방법.
19. 제18항에 있어서,
상기 CES 층을 형성하기 전에, 상기 하드 마스크 층의 제2 수직 부분을 제거하는 단계를 더 포함하는 방법.
20. 제18항에 있어서, 상기 게이트 스페이서는 상기 밀봉 스페이서, 상기 게이트 스페이서, 상기 하드 마스크 층 및 상기 CES 층의 그룹에서 가장 낮은 유전 상수를 갖는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    채널 영역을 갖는 기판;
    상기 채널 영역 위의 게이트 스택;
    상기 게이트 스택의 측벽을 덮는 밀봉 스페이서로서, 실리콘 질화물을 포함하는 상기 밀봉 스페이서;
    상기 밀봉 스페이서의 측벽을 덮는 게이트 스페이서로서, 실리콘 산화물을 포함하고, 제1 수직 부분 및 제1 수평 부분을 갖는 상기 게이트 스페이서; 및
    상기 게이트 스페이서의 측벽을 덮는 제1 유전체층으로서, 실리콘 질화물을 포함하는 상기 제1 유전체층
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 밀봉 스페이서는 제2 수직 부분 및 제2 수평 부분을 포함하며;
    상기 제1 유전체층은 제3 수직 부분 및 제3 수평 부분을 포함하는 것인 반도체 디바이스.
  3. 제2항에 있어서, 상기 제1, 제2 및 제3 수평 부분들 각각은 상기 기판의 상부 표면과 물리적으로 접촉하는 것인 반도체 디바이스.
  4. 제2항에 있어서, 상기 제2 수평 부분의 최상부 지점은 상기 제1 수평 부분의 최상부 지점보다 낮은 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 기판은 소스/드레인(S/D) 영역을 갖고, 상기 S/D 영역은, 채널 영역에 인접한 제1 도핑된 S/D 영역, 및 상기 제1 도핑된 S/D 영역에 인접한 제2 도핑된 S/D 영역을 가지며, 상기 제2 도핑된 S/D 영역은 상기 제1 도핑된 S/D 영역보다 고농도 도핑되며(heavily doped);
    상기 제1 수직 부분은, 상기 제2 도핑된 S/D 영역으로부터 오프셋되고 상기 제1 도핑된 S/D 영역과 물리적으로 접촉하고;
    상기 제1 수평 부분은, 상기 제1 도핑된 S/D 영역 및 상기 제2 도핑된 S/D 영역 모두와 물리적으로 접촉하는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 수평 부분의 높이는 상기 제1 수직 부분의 폭과 동일한 것인 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제1 수직 부분은 제1 측벽을 가지며, 상기 제1 측벽은 기판의 상부 표면에 수직이고;
    상기 제1 수평 부분은 제2 측벽을 갖고, 상기 제2 측벽은 상기 제1 측벽과 45도 미만의 각도로 교차하는 것인 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 수직 부분은 제1 측벽을 가지며, 상기 제1 측벽은 상기 기판의 상부 표면에 수직이고;
    상기 제1 수평 부분은, 제2 측벽과, 상기 제1 측벽과 상기 제2 측벽 사이에 개재된 제1 상부 표면을 가지며, 상기 제1 상부 표면은 상기 제1 측벽에 수직인 반도체 디바이스.
  9. 반도체 디바이스로서,
    소스/드레인(S/D) 영역을 갖는 기판으로서, 상기 S/D 영역 사이에 채널 영역이 개재되어 있는 상기 기판;
    상기 채널 영역 위의 게이트 스택;
    상기 게이트 스택의 측벽을 덮는 유전체층으로서, 질화물을 포함하는 상기 유전체층;
    상기 유전체층의 측벽을 덮는 스페이서 층으로서, 산화물을 포함하는 상기 스페이서 층 - 상기 스페이서 층의 측벽은 상부 측벽, 수평 표면, 및 하부 측벽을 포함하여 계단(step) 프로파일을 형성함 -; 및
    상기 스페이서 층의 측벽을 덮는 콘택 에칭 정지부(contact etch stop, CES) 층으로서, 질화물을 포함하는 상기 CES 층
    을 포함하는 반도체 디바이스.
  10. 방법으로서,
    기판 상에 게이트 구조를 형성하는 단계;
    상기 게이트 구조를 덮는 밀봉 스페이서를 형성하는 단계;
    원자 층 증착(atomic layer deposition, ALD) 프로세스에 의해 상기 밀봉 스페이서를 덮는 게이트 스페이서를 형성하는 단계로서, 상기 게이트 스페이서는 제1 수직 부분 및 제1 수평 부분을 갖는 것인, 상기 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서를 덮는 하드 마스크 층을 형성하는 단계로서, 상기 하드 마스크 층은 제2 수직 부분 및 제2 수평 부분을 갖는 것인, 상기 하드 마스크 층을 형성하는 단계;
    상기 하드 마스크 층의 상기 제2 수평 부분, 및 상기 하드 마스크 층의 상기 제2 수평 부분 아래에 있는 상기 게이트 스페이서의 상기 제1 수평 부분의 일부를 제거하는 단계; 및
    상기 게이트 스페이서를 덮는 콘택 에칭 정지부(CES) 층을 형성하는 단계
    를 포함하는 방법.
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