JP2024514913A - 半導体構造および半導体構造の製造方法 - Google Patents

半導体構造および半導体構造の製造方法 Download PDF

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Abstract

本願は、半導体構造および半導体構造の製造方法を提供する。当該半導体構造は、ソース領域、ドレイン領域、ゲート酸化層、ゲート構造および導電性プラグを含み、前記ソース領域と前記ドレイン領域は、基板上に間隔を置いて設けられ、前記ゲート酸化層は、前記ソース領域と前記ドレイン領域との間に設けられ、前記ゲート構造は、前記ゲート酸化層上に設けられ、前記導電性プラグは、前記ソース領域と前記ドレイン領域の対応する位置に設けられ、ここで、前記ゲート構造は、傾斜側面を有する導電層を含み、前記傾斜側面は、前記導電性プラグに面する。従来のゲート構造と比較して、本願の技術案において、傾斜側面を有する導電層と導電性プラグとの間の距離が増加することにより、ゲート構造と導電性プラグとの間の寄生容量が低減し、それにより、ゲートとソースドレイン領域との間の容量が低減し、デバイス特性が改善される。【選択図】図２ａ

Description

（関連出願への相互参照）
本願は、２０２１年４月２１日に中国特許局に提出された、出願番号が２０２１１０４３２５３５．６であり、発明の名称が「半導体構造および半導体構造の製造方法」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照により本願に援用される。
本願は、半導体構造および半導体構造の製造方法に関するが、これに限定されない。
半導体トランジスタは、通常、基板上に位置するゲートと、基板の表面に位置するソース領域とドレイン領域を含み、一般に、トランジスタのソース領域とドレイン領域には、導電性プラグが対応して設けられている。導電性プラグは、トランジスタの機能を実現するために、トランジスタを他の半導体デバイスと接続するように構成される。
上記のトランジスタには様々な容量が存在し得、これらはトランジスタの特性に影響を与え、特に、ゲートとソース領域との間の容量、およびゲートとドレイン領域との間の容量は、通常、トランジスタの高周波特性に影響を与える。
したがって、半導体トランジスタのゲートとソース／ドレイン領域との間の容量を低減する解決策が急務となっている。
本願実施例は、半導体構造および半導体構造の製造方法を提供する。
本願実施例は、半導体構造を提供し、当該半導体構造は、ソース領域、ドレイン領域、ゲート酸化層、ゲート構造および導電性プラグを含み、前記ソース領域と前記ドレイン領域は、基板上に間隔を置いて設けられ、前記ゲート酸化層は、前記ソース領域と前記ドレイン領域との間に設けられ、前記ゲート構造は、前記ゲート酸化層上に設けられ、前記導電性プラグは、前記ソース領域と前記ドレイン領域の対応する位置に設けられ、ここで、前記ゲート構造は、傾斜側面を有する導電層を含み、前記傾斜側面は、前記導電性プラグに面する。
本願実施例は、半導体構造の製造方法を提供し、前記方法は、ゲート酸化層を形成することと、前記ゲート酸化層上にゲート構造を形成することと、ゲート構造の両側にソース領域およびドレイン領域を形成することと、前記ソース領域と前記ドレイン領域の対応する位置に導電性プラグを形成することと、を含み、ここで、前記ゲート構造は、傾斜側面を有する導電層を含み、前記傾斜側面は、前記導電性プラグに面する。
典型的な半導体トランジスタ構造を示す。 典型的な半導体トランジスタ構造を示す。 本願の実施例１による半導体構造の概略断面図である。 既存の半導体構造の部分拡大図である。 本願実施例における半導体構造の部分拡大図である。 本願の実施例１による別の半導体構造の概略断面図である。 本願の実施例１による別の半導体構造の概略断面図である。 本願の実施例２による半導体構造の概略断面図である。 本願の実施例２による別の半導体構造の概略断面図である。 本願の実施例３による傾斜側面の概略構造図である。 本願の実施例３による傾斜側面の概略構造図である。 本願の実施例３による別の傾斜側面の概略構造図である。 本願の実施例３による別の傾斜側面の概略構造図である。 本願の実施例４による半導体構造の概略構造図である。 本願の実施例５による半導体構造の製造方法の例示的なフローチャートである。 本願の実施例５による半導体構造の製造方法の例示的なフローチャートである。 本願の実施例５による半導体構造の製造方法の例示的なフローチャートである。 図８ｂに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｂに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｂに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｂに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｂに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｂに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｂに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｃに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｃに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｃに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｃに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｃに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 図８ｃに示す実施例による製造方法のプロセスにおける半導体構造の概略構造図に関する。 本願の実施例６による半導体構造の製造方法の例示的なフローチャートである。 本願の実施例７による半導体構造の製造方法の例示的なフローチャートである。
本願のいくつかの実施例が上記の図面に示されており、以下にさらに詳細に説明する。これらの図面および文字の説明は、いかなる形でも本願の着想の範囲を限定するためのものではなく、特定の実施例を参照することにより当業者に本願の概念を説明するためのものである。
本願における「含む」および「有する」という用語は、包括的であることを意味し、列挙された要素／構成部分など加えて、他の要素／構成部分／などが存在し得ることを意味する。「第１」、「第２」などの用語は、単に標記のためのものであり、その対象に数値限定を課すものではない。本願において、特に断りのない限り、方向に関する用語、例えば、「上、下、左側、右側」などの用語は、通常、図面に示す上、下、左、右を指す。「内、外」とは、各構成要素自体の輪郭に対する内側と外側を指す。理解できるように、上記の方向に関する用語は、相対的な用語を示しており、本明細書では便宜上のみ使用されており、例えば、図面に示す例の方向の場合、符号の装置を上下反転すると、「上」に位置すると記載された構成要素が、「下」に位置する構成要素となる。図面において、示された形状は、製造工程および／または公差に従って変形されることができる。よって、本願の例示的な実施形態は、図面に示す特定の形状に限定されるものではなく、制造プロセスで生じる形状変化も含み得る。さらに、図面における異なる素子および領域は、概略的にのみ示されており、したがって、本願は、図面に示す寸法または距離に限定されない。
図１ａと図１ｂは、典型的な半導体トランジスタ構造を示し（一例に過ぎない）、図１ａは、概略上面図であり、図１ｂは、図１ａに示すチャネル長方向ａａ’に沿った概略断面図である。
具体的には、ゲート構造に一定の電圧が印加されると、ソース領域とドレイン領域との間の基板表面に反転層が形成され、即ち、半導体トランジスタのチャネルが生成され、ここで、チャネル長方向は、ソース領域からドレイン領域に向かう方向、またはドレイン領域からソース領域に向かう方向（図１ａのａａ’で示す方向）である。理解できるように、上に示されたトランジスタ構造は、可能な一形態に過ぎず、本願の技術案は、様々なトランジスタ構造にも適用できる。
図１ｂに示すように、半導体トランジスタ構造１０は、基板１２、ゲート構造１４、およびゲート構造の両側に位置するソース領域１１１とドレイン領域１１２（ソース電極とドレイン電極とも呼ばれる）、を含む。ここで、ゲート構造１４は、導電層１６を含み、ゲート構造１４と基板１２との間には、ゲート酸化層１３が設けられている。ソース領域１１１とドレイン領域１１２に対応する領域には、誘電体層を貫通する導電性プラグ１５が設けられ、当該導電性プラグ１５は、外部の電気信号をトランジスタのソース領域１１１とドレイン領域１１２に伝達するように構成される。
実際の応用では、上記の構造には、様々な容量が存在し得、特に、ゲートとソース領域との間の容量、およびゲートとドレイン領域との間の容量は、トランジスタの高周波特性に影響を与える。したがって、半導体トランジスタのゲートとソース／ドレイン領域との間の容量を低減できる解決策が急務となっている。
上記問題に鑑み、本願では、半導体トランジスタのゲートとソース／ドレイン領域との間の容量が、ゲート導電層と導電性プラグとの間に生成される寄生容量と正の相関関係があることを見出し、したがって、本願は、半導体トランジスタのゲート導電層と導電性プラグとの間の寄生容量を低減し、それにより、ゲートとソース／ドレイン領域との間の容量を低減するための解決策を提供する。
以下では、本願の技術的解決策、および本願の技術的解決策が上記の技術的課題をどのように解決するかについて、具体的な実施例を用いて詳細に説明する。以下のいくつかの具体的な実施例は、互いに組み合わせることができ、一部の実施例では、同じまたは類似の概念またはプロセスについて繰り返して説明しない場合がある。以下では、図面を参照して、本願の実施例について説明する。
実施例１
図２ａは、本願の実施例１による半導体構造の概略断面図であり、当該半導体構造は、半導体トランジスタのゲートと導電性プラグとの間の寄生容量を低減するように構成され、図２ａに示すように、当該半導体構造２０は、ソース領域２１１、ドレイン領域２１２、ゲート酸化層２３、ゲート構造２４および導電性プラグ２５を含み、
前記ソース領域２１１と前記ドレイン領域２１２は、基板２２上に間隔を置いて設けられ、
前記ゲート酸化層２３は、ソース領域２１１とドレイン領域２１２との間に設けられ、
前記ゲート構造２４は、ゲート酸化層２３上に設けられ、
前記導電性プラグ２５は、ソース領域２１１とドレイン領域２１２の対応する位置に設けられ、
ここで、ゲート構造２４は、傾斜側面を有する導電層２６を含み、前記傾斜側面は、導電性プラグ２５に面する。
ここで、基板２２は、単結晶シリコンまたはポリシリコン、またはアモルファス構造のシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）などの半導体基板であってもよいし、炭化ケイ素、アンチモン化インジウム、テルル化鉛、砒化インジウム、リン化インジウム、砒化ガリウムまたはアンチモン化ガリウム、合金半導体またはその組み合わせなどのハイブリッド半導体構造であってもよいが、本実施例は、これに対して限定しない。ここで、ゲート構造は、少なくとも１つの導電層を含んでもよい。本実施例における「傾斜側面を有する導電層」とは、ゲート構造に含まれる導電層のうちの１つまたは複数の導電層を指す。
図２ａに示すように、基板２２は、間隔を置いて設けられたソース領域２１１とドレイン領域２１２を有し（図に示したのは、一例に過ぎず、実際のソース領域とドレイン領域の位置は互換可能である）、本願における「ソース／ドレイン領域」と「ソースドレイン領域」は、ソース領域とドレイン領域を指す。理解できるように、図に示したのは、一例に過ぎず、例えば、ゲート酸化層２３は、ソース領域２１１とドレイン領域２１２との間の基板の表面以外の領域を覆うことができ、実際の応用では、ゲート酸化層は、基板の表面の誘電体層と一緒に作製されてもよい。ゲート酸化層２３上にはゲート構造２４が設けられ、当該ゲート構造２４は、ソース領域２１１とドレイン領域２１２との間に位置し、外部から印加される電圧に応じて、トランジスタの導通または遮断を制御するように構成される。ソース領域２１１とドレイン領域２１２に対応して設けられた導電性プラグ２５は、ソース領域２１１とドレイン領域２１２に接触し、電気信号をソース領域とドレイン領域に伝達して、トランジスタの機能を実現するために使用される。例示的に、ゲート構造２４はさらに、保護層２４５を含み得る。当該保護層は、ゲート構造を損傷から保護することができる。ここで、保護層は、窒化シリコン層を含むことができるが、これに限定されない。
本願では、上記の構造において、ゲート構造の導電層と導電性プラグとの間に寄生容量が形成され、当該寄生容量が、ゲートとソース／ドレイン領域との間容量の一部を構成することを見出した。特に、高集積化、小型化が進む半導体分野では、これらの容量が、半導体トランジスタのデバイス特性に影響を与える可能性がある。これを鑑みて、本願は、半導体構造を提供し、図２ａに示すように、ゲート構造は、傾斜側面を有する導電層を含み、前記傾斜側面は、導電性プラグに面する。本願による半導体構造は、ゲート構造の導電層と導電性プラグとの間の寄生容量を低減することができ、それにより、ゲートとソースドレイン領域間の容量を低減し、デバイス特性を改善することができる。
本願をより直観的に理解するために、図２ｂおよび図２ｃを参照して説明する。図に示すように、図２ｂは、既存の半導体構造の部分拡大図であり、図２ｃは、本願の半導体構造の部分拡大図である。ここで、図２ｂに示す半導体構造において、ゲート構造１４は、導電層１６を含み、ソース領域またはドレイン領域に対応する位置には、導電性プラグ１５が設けられている。図２ｃに示す半導体構造において、ゲート構造２４は、導電層２６を含み、ソース領域またはドレイン領域に対応する位置には、導電性プラグ２５が設けられている。これから分かるように、図２ｃに示す半導体構造において、導電層２６は、傾斜した側面を有し、当該側面は、導電層２６の導電性プラグ２５に面する側面である。
ここで、図２ｂと図２ｃを比較すると分かるように、既存の半導体構造においては、導電層と導電性プラグとの間の最小距離はＳｍ’であり、本願による半導体構造において、導電層と導電性プラグとの間の最小距離はＳｍであり、ＳｍはＳｍ’より大きい。したがって、傾斜側面を有しないゲート構造と比較して、本願による半導体構造では、ゲート構造の少なくとも１つの導電層は、導電性プラグに面する傾斜側面を有するため、当該導電層の側面から導電性プラグまでの距離が増加し、それにより、当該導電層と導電性プラグとの間の寄生容量が低減する。
なお、拡大図には、１つの導電性プラグのみが示されているが、理解できるように、他の半導体構造では、導電性プラグの構造的位置が図示のものと異なっていても、本願の解決策をこれらの半導体構造のゲート構造に適用して、ゲート構造が少なくとも１つの導電層を含むようにすることができ、導電性プラグに面する当該導電層の側面が傾斜側面であり、これらの解決策も、本願実施例による解決策に属する。１つの実施形態において、半導体構造はさらに、ゲート構造の両側に位置する低濃度ドープ領域（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｒｅｇｉｏｎ）を含む。ゲートの両側に低濃度ドープ領域を設けることにより、短チャネル効果を低減することができる。
本実施例による半導体構造において、ゲート構造は、傾斜側面を有する少なくとも１つの導電層を含み、当該傾斜側面は、導電性プラグに面する。従来のゲート構造と比較して、本願におけるゲート構造の少なくとも１つの導電層と導電性プラグとの間の距離が増加し、それにより、ゲート構造と導電性プラグとの間の寄生容量が低減し、それにより、ゲートとソースドレイン領域との間の容量が低減し、デバイス特性が改善される。
以下では、図３ａと図３ｂを参照して、半導体構造の各部（導電性プラグおよび側面分離構造）についてそれぞれ説明する。以下の図３ａと図３ｂの実施例は、組み合わせて実施されてもよく、本願の他の任意の実施例と組み合わせて実施されてもよく、例えば、半導体構造２０、半導体構造４０および半導体構造５０の任意の半導体構造などに適用されてもよいことを理解されたい。
図３ａは、本願の実施例１による別の半導体構造の概略断面図であり、本実施形態では、導電性プラグの構造について説明する。図３ａに示すように、他の任意の実施例を基に（この図では、図２ａに示す構造と組み合わせて図示されている）、半導体構造はさらに、第２誘電体層３１と、コンタクトホール３２とを含み、
第２誘電体層３１は、基板２２およびゲート構造２４上に設けられ、
コンタクトホール３２は、第２誘電体層３１を貫通し、対応するソース領域２１１とドレイン領域２１２に接触し、コンタクトホール３２の底部は、シャロートレンチ構造であり、シャロートレンチ構造は、対応するソース領域２１１とドレイン領域２１２に位置し、
ここで、導電性プラグ２５は、コンタクトホール３２内に充填された金属プラグ２５１と、金属プラグ２５１とコンタクトホール３２の内壁との間に位置するバリア層２５２と、を含む。
具体的には、本実施形態における導電性プラグは、誘電体層を貫通して、ソース領域とドレイン領域に対応する位置に設けられる。ここで、当該導電性プラグは、内外多層構造を採用し、つまり、導電性プラグは、内部の金属プラグと、金属プラグの表面とコンタクトホールの内壁との間に付着されたバリア層とを含む。ここで、バリア層は、内部の金属プラグが基板に拡散して、基板が汚染されるのを防止し、トランジスタの特性を保証するために使用される。なお、図に示されたのは、一例に過ぎず、本実施形態は、導電性プラグの構造に着目したものであり、本実施形態による導電性プラグは、他の実施例にも参照して適用することができる。
例示的に、導電性プラグ２５と前記シャロートレンチ構造の内壁との間に金属シリサイド２５３が充填される。ここで、金属シリサイド２５３は、コバルトシリサイド（ＣｏＳｉ）を含むが、これに限定されない。シャロートレンチ構造の内壁に金属シリサイドを形成することにより、導電性プラグとソース／ドレイン領域との間の接触抵抗を低減することができ、トランジスタの特性を最適化することができる。
１つの実施形態において、半導体構造はさらに、ゲート構造の両側に位置する低濃度ドープ領域を含む。ゲートの両側に低濃度ドープ領域を設けることにより、短チャネル効果を低減することができる。
本実施例による導電性プラグは、内外多層構造を採用することにより、金属の拡散を防止し、トランジスタのデバイス特性を保証することができる。
図３ｂは、本願の実施例１による別の半導体構造の概略断面図であり、本実施形態では、側面分離構造について説明する。図３ｂに示すように、他の任意の実施例を基に（この図では、半導体構造２０と組み合わせて図示される）、半導体構造はさらに、側面分離構造３３を含み、
側面分離構造３３は、ソース領域２１１とドレイン領域２１２に面するゲート構造２４の２つの側面に取り付けられる。
例示的に、側面分離構造は、多層構造を採用することができる。１つの実施形態において、側面分離構造３３は、第１分離側壁３３１と第２分離側壁３３２とを含み、第１分離側壁３３１は、ゲート構造２４の側面に取り付けられ、第２分離側壁３３２は、第１分離側壁３３１の周縁に位置し、第２分離側壁３３２の頂部は、第１分離側壁３３１の頂部まで延在して密閉空間を形成し、当該密閉空間には、分離媒体３３３が充填されている。ここで、分離媒体３３３は、酸化シリコン、空気などを含むが、これらに限定されない。ここで、第１分離側壁と前記第２分離側壁の材料は、窒化シリコンを含み得る。
ここで、側面分離構造の各部分は、ゲート酸化層または基板上に位置することができる。一例として、第１分離側壁は、基板上に位置し、分離媒体と第２分離側壁は、基板上に位置する（図３ｂの例のように）。別の例として、第１分離側壁と分離媒体は、ゲート酸化層上に位置し、第２分離側壁は、基板上に位置する。さらに別の例として、第１分離側壁、分離媒体および第２分離側壁はすべてゲート酸化層上に位置する。
以上の側面分離構造は、支持効果と応力を考慮した多層構造を採用してもよい。具体的には、第１分離側壁と第２分離側壁は、良好な支持効果を発揮し、効果的な分離および絶縁効果を発揮するために、窒化シリコンなどの高硬度、高コンパクト性および高誘電率の材料を採用することができる。さらに、良好な応力を考慮して、本実施形態の側面分離構造において、第１分離側壁と第２分離側壁との間には、酸化シリコンなどの良好な応力特性を有する材料が充填される。１つの実施形態において、第１分離側壁と第２分離側壁との間に空気を充填することで、より良好な分離および絶縁効果を発揮し、応力の影響を低減することができる。第１分離側壁と第２分離側壁との間に空気を充填することで、ゲート構造２４と導電性プラグ２５との間の等価誘電率も低減することができ、それにより、それらの間の寄生容量をさらに低減することができる。
１つの実施形態において、半導体構造はさらに、ゲート構造の両側に位置する低濃度ドープ領域３４を含む。ゲートの両側に低濃度ドープ領域を設けることにより、短チャネル効果を低減することができる。例示的に、低濃度ドープ領域３４の領域は、デバイス設計に応じて決定され、例えば、低濃度ドープ領域３４は、第１分離側壁の下（図３ｂの例のように）に位置し、または第１分離側壁と分離媒体の下に位置し、または第１分離側壁、分離媒体および第２分離側壁の下に位置してもよい。
本実施例において、ゲート構造の両側に側面分離構造を設けることによって、ゲートと他の部品との間の短絡の発生を回避し、トランジスタの良好な特性を保証する。
以下では、実施例２を参照して、ゲート構造の異なる実施形態について説明する。同様に、実施例２は、本願の他の任意の実施例と様々に組み合わせて実施することができ、例えば、傾斜側面、導電性プラグ、側面分離構造に対応する実施例と組み合わせて実施することができる。
実施例２
図４は、本願の実施例２による半導体構造の概略断面図であり、本実施例におけるゲート構造は、導電層と複数の金属層とを含み、図４に示すように、当該半導体構造４０は、ソース領域４１１、ドレイン領域４１２、ゲート酸化層４３、ゲート構造４４および導電性プラグ４５を含み、
前記ソース領域４１１と前記ドレイン領域４１２は、基板４２上に間隔を置いて設けられ、
前記ゲート酸化層４３は、ソース領域４１１とドレイン領域４１２との間に設けられ、
前記ゲート構造４４は、ゲート酸化層４３上に設けられ、
前記導電性プラグ４５は、ソース領域４１１とドレイン領域４１２の対応する位置に設けられ、
ここで、ゲート構造４４は、第１導電層４４１と第２導電層４４２とを含み、第１導電層４４１は、ゲート酸化層４３上に設けられ、第２導電層４４２は、第１導電層４４１上に設けられ、第２導電層４４２は、積層された複数の金属層を含み（図面では、２つの金属層を含むことを例としている）、そのうちの少なくとも１つの金属層４６は、傾斜側面を有し、前記傾斜側面は、導電性プラグ４５に面する。ここでの金属層は、タングステンなどの金属からなってもよいし、窒化チタンなどの金属化合物からなってもよい。なお、図４において、上記の符号に対応する構造以外の他の符号は、他の実施例における関連図面に示される構造を指しており、ここでは、図４にこれらの他の符号を組み合わせて、本願の１つの実施形態として表示する。
ここで、基板４２は、単結晶シリコンまたはポリシリコン、またはアモルファス構造のシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）などの半導体基板であってもよいし、炭化ケイ素、アンチモン化インジウム、テルル化鉛、砒化インジウム、リン化インジウム、砒化ガリウムまたはアンチモン化ガリウム、合金半導体またはその組み合わせなどのハイブリッド半導体構造であってもよいが、本実施例は、これに対して限定しない。ここで、ゲート構造は、ゲート酸化層上に設けられた第１導電層と、第１導電層上に設けられた第２導電層とを含む。ここで、第２導電層は、複数の金属層を含み、本実施例における「傾斜側面を有する導電層」とは、当該複数の金属層のうちの１つのまたは複数の金属層を指す。
実際の応用では、トランジスタの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）は、主に、ゲートとゲート酸化層の仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）の差によって决定されるため、本実施例では、仕事関数の整合を確保し、接触抵抗を低減するために、ゲート酸化層と直接接触する第１導電層には傾斜側面を設けない。なお、本実施例では、ゲート酸化層と直接接触する第１導電層には傾斜側面を設けないが、本願は、第１導電層の側面に傾斜側面を形成する解決策を排除するものではなく、この解決策では、第１導電層の上縁のサイズを下縁のサイズよりも小さくして、接触抵抗を最適化しつつ、容量を低減することができる。また、トランジスタの特性を最適化するために、１つの実施可能な形態において、第１導電層４４１は、ポリシリコン層を含む。具体的には、ポリシリコンは、異なる極性を有する不純物をドーピングすることによって仕事関数を変化させ、トランジスタの閾値電圧を調整することができる。他の実施可能な形態において、第２導電層４４２は、複数の金属層を含み、これらの金属層は、窒化チタン層およびタングステン層を含むが、これらに限定されない。一例において、第２導電層は、ポリシリコン層上に設けられた窒化チタン層と、前記窒化チタン層上に設けられたタングステン層と、を含み、ここで、タングステン層は、傾斜側面を有し、前記傾斜側面は、導電性プラグに面する。なお、上記の各実施可能な形態は、互いに組み合わせて実施することもできる。
同様に、傾斜側面を有しないゲート構造と比較して、本実施例における第２導電層の少なくとも１つの金属層は傾斜側面を有するため、傾斜側面を有する金属層と導電性プラグとの間の距離が増加し、それにより、当該金属層と導電性プラグとの間の寄生容量が低減し、それにより、ゲート構造全体と、導電性プラグによって接続されるソース領域またはドレイン領域との間の寄生容量が低減する。
本実施例による半導体構造において、ゲート構造の第２導電層は、複数の金属層を含み、当該複数の金属層には、導電性プラグに面する傾斜側面を有する少なくとも１つの金属層が存在し、傾斜側面を有しないゲート構造と比較して、本願における傾斜側面を有する金属層と導電性プラグとの間の距離が増加し、それにより、ゲート構造と導電性プラグとの間の寄生容量が低減し、それにより、ゲートとソースドレイン領域との間の容量が低減し、デバイス特性が改善される。
図５は、本願の実施例２による別の半導体構造の概略断面図であり、本実施例におけるゲート構造は、誘電体層と金属層とを含み、図５に示すように、当該半導体構造５０は、ソース領域５１１、ドレイン領域５１２、ゲート酸化層５３、ゲート構造５４および導電性プラグ５５を含み、
前記ソース領域５１１と前記ドレイン領域５１２は、基板５２上に間隔を置いて設けられ、
前記ゲート酸化層５３は、ソース領域５１１とドレイン領域５１２との間に設けられ、
前記ゲート構造５４は、ゲート酸化層５３上に設けられ、
前記導電性プラグ５５は、ソース領域５１１とドレイン領域５１２の対応する位置に設けられ、
ここで、ゲート構造５４は、第１誘電体層５４１と第３導電層とを含み、第１誘電体層５４１は、ゲート酸化層５３上に設けられ、第３導電層は、第１誘電体層５４１上に設けられ、第３導電層は金属層５６であり、金属層５６は傾斜側面を有し、前記傾斜側面は、導電性プラグ５５に面する。
ここで、基板５２は、単結晶シリコンまたはポリシリコン、またはアモルファス構造のシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）などの半導体基板であってもよいし、炭化ケイ素、アンチモン化インジウム、テルル化鉛、砒化インジウム、リン化インジウム、砒化ガリウムまたはアンチモン化ガリウム、合金半導体またはその組み合わせなどのハイブリッド半導体構造であってもよいが、本実施例は、これに対して限定しない。ここで、ゲート構造５４は、ゲート酸化層上に設けられた第１誘電体層と、第１誘電体層上に設けられた第３導電層と、を含む。ここで、第３導電層は、単一の金属層または複数の金属層などの金属層である。本実施例において、「傾斜側面を有する導電層」として、単一の金属層が例示される。
１つの実施形態において、第１誘電体層５４１は、酸化ハフニウム、酸化ジルコニウムなどの高誘電率材料を含む。当該第１誘電体層とゲート酸化層は一緒になってゲート誘電体層を構成し、トンネル効果を低減する。別の実施形態において、第１誘電体層５４１上に設けられた第３導電層は、タングステン層を含み、当該タングステン層は、傾斜側面を有し、前記傾斜側面は、導電性プラグに面する。第３導電層は、銅、アルミニウム、チタンなどの金属であってもよい。なお、この２つの実施形態は、互いに組み合わせて実施することができる。
同様に、傾斜側面を有しないゲート構造と比較して、本実施例における第３導電層のうちの少なくとも１つの金属層は傾斜側面を有するため、傾斜側面を有する金属層と導電性プラグとの間の距離が増加し、それにより、当該金属層と導電性プラグとの間の寄生容量が低減し、それにより、ゲート構造全体と、導電性プラグに接続されたソース領域またはドレイン領域との間の寄生容量が低減する。
本実施例による半導体構造において、ゲート構造は、第１誘電体層と第３導電層とを含み、ここで、第３導電層は、金属層を含み、当該金属層は、導電性プラグに面する傾斜側面を有し、傾斜側面を有しないゲート構造と比較して、本実施例における傾斜側面を有する金属層と導電性プラグとの間の距離が増加し、それにより、ゲート構造と導電性プラグとの間の寄生容量が低減し、それにより、ゲートとソースドレイン領域との間の容量が低減し、デバイス特性が改善される。
以下では、実施例３を参照して、傾斜側面の異なる実施形態について説明する。なお、以下の傾斜側面の実施形態は、他の任意の実施例のゲート構造の導電層に適用されることができる。
実施例３
図６ａと図６ｂは、本願の実施例３による傾斜側面の概略構造図であり、図面では、図４の構造の一部を参照して説明し、図面に示すように、他の任意の実施形態を基に、
傾斜側面の上縁から導電性プラグまでの第１距離Ｓｔは、前記傾斜側面の下縁から前記導電性プラグまでの第２距離Ｓｂより大きい。
なお、図面には、基板、ゲート酸化層、ゲート構造など、傾斜側面の近傍に位置する他の構造も示されており、これらはすべて例示的なものであり、本実施例の範囲を限定するものではない。具体的には、本実施例は、傾斜側面の構造に着目したものであり、本実施例による傾斜側面は、他の任意の実施例と組み合わせて実施することができる。
一例として、図６ａに示すように、前記傾斜側面の中間位置の表面はほぼ平面である。別の例として、図６ｂに示すように、前記傾斜側面の中間位置の表面はほぼ階段状である。
図６ｃと図６ｄは、本願の実施例３による別の傾斜側面の概略構造図であり、図面では、図４における構造の一部を参照して説明しており、図面に示すように、他の任意の実施形態を基に、
傾斜側面の上縁から導電性プラグまでの第１距離Ｓｔは、前記傾斜側面の下縁から前記導電性プラグまでの第２距離Ｓｂより小さい。
一例として、図６ｃに示すように、前記傾斜側面の中間位置の表面はほぼ平面である。別の例として、図６ｄに示すように、前記傾斜側面の中間位置の表面はほぼ階段状である。
本実施形態において、傾斜側面を有する導電層の下縁のサイズは、上縁のサイズより小さい。例示的に、当該導電層の下側隣接層の上縁のサイズは、導電層の上縁のサイズとほぼ同じであってもよいし（図６ｃに示すように）、導電層の下縁のサイズとほぼ同じであってもよい（図６ｄに示すように）。具体的には、上記の構造は、ゲートと導電性プラグとの間の容量を低減するために、関連する工程によって実施されてもよい。なお、図面には、上記の例と実施形態を組み合わせた構造のみが示されているが、実際には、これらの例および実施形態は、別々に実施されてもよいし、異なる組み合わせで実施されてもよく、例えば、傾斜側面の中間位置の表面は、ほぼ平面であり、隣接層の上縁のサイズは、導電層の下縁のサイズとほぼ同じである。例示的に、同様に、導電層の上側隣接層の下縁のサイズは、導電層の上縁のサイズとほぼ同じであってもよいし、導電層の下縁のサイズとほぼ同じであってもよい。
本実施例による傾斜側面の構造は、ゲート構造内の少なくとも１つの導電層が導電性プラグに面する当該傾斜側面を有するように、前述の構造に適用されることができ、傾斜側面を有しないゲート構造と比較して、本実施例における傾斜側面を有する導電層と導電性プラグとの間の距離が増加し、それにより、ゲート構造と導電性プラグとの間の寄生容量が低減し、それにより、ゲートとソースドレイン領域との間の容量が低減し、デバイス特性が改善される。
実施例４
本実施例は、上記の実施例のうちのいくつかの実施例を組み合わせて実施する例を提供し、図７は、本願の実施例４による半導体構造の概略構造図であり、当該半導体構造は、図３ａと図３ｂに示す実施例、実施例２および実施例３の組み合わせに基づいている。図７に示すように、当該半導体構造は、ソース領域７１１、ドレイン領域７１２、ゲート酸化層７３、ゲート構造７４、導電性プラグ７５、第２誘電体層３１、コンタクトホール３２、側面分離構造３３および低濃度ドープ領域３４を含み、
ソース領域７１１とドレイン領域７１２は、基板７２上に間隔を置いて設けられ、ゲート酸化層７３は、ソース領域７１１とドレイン領域７１２との間に設けられ、ゲート構造７４は、ゲート酸化層７３上に設けられ、導電性プラグ７５は、ソース領域７１１とドレイン領域７１２の対応する位置に設けられ、
ここで、ゲート構造７４は、第１導電層７４１と第２導電層７４２とを含み、第１導電層７４１は、ゲート酸化層７３上に設けられ、第２導電層７４２は、第１導電層７４１上に設けられ、第２導電層７４２は、積層された複数の金属層を含み、当該複数の金属層のうちの少なくとも１つの金属層７６は、導電性プラグ７５に面する傾斜側面を有し、前記傾斜側面の上縁から導電性プラグ７５までの第１距離は、前記傾斜側面の下縁から導電性プラグ７５までの第２距離より小さく、且つ前記傾斜側面の中間位置の表面は、ほぼ平面であり、
第２誘電体層３１は、基板７２とゲート構造７４上に設けられ、コンタクトホール３２は、第２誘電体層７１を貫通し、対応するソース領域７１１とドレイン領域７１２と接触し、コンタクトホール３２の底部は、シャロートレンチ構造であり、シャロートレンチ構造は、対応するソース領域７１１とドレイン領域７１２に位置し、
ここで、導電性プラグ７５は、コンタクトホール３２内に充填された金属プラグ７５１と、金属プラグ７５１とコンタクトホール３２の内壁との間に位置するバリア層７５２と、を含み、導電性プラグ７５と前記シャロートレンチ構造の内壁との間には、金属シリサイド７５３が充填され、
側面分離構造３３は、ソース領域２１１とドレイン領域２１２に面するゲート構造７４の２つの側面に取り付けられ、側面分離構造３３は、第１分離側壁３３１と第２分離側壁３３２とを含み、第１分離側壁３３１は、ゲート構造７４の側面に取り付けられ、第２分離側壁３３２は、第１分離側壁３３１の周縁に位置し、第２分離側壁３３２の頂部は、第１分離側壁３３１の頂部まで延在して密閉空間を形成し、当該密閉空間には、分離媒体３３３が充填されており、分離媒体３３３は空気であってもよく、
低濃度ドープ領域３４は、ゲート構造７４の両側に位置する。
上記の構造の各部分の説明および効果は、前述の各実施例で詳細に説明されているので、前述の実施例の関連する内容を参照することができ、ここでは、繰り返して説明しない。
前述の実施例１ないし実施例４は、本願による半導体構造の例示的な説明であり、以下では、実施例５ないし実施例７を参照して、半導体構造の製造方法について説明する。
実施例５
図８ａは、本願の実施例５による半導体構造の製造方法の例示的なフローチャートであり、当該半導体構造は、半導体トランジスタのゲートと導電性プラグとの間の寄生容量を低減するように構成され、図８ａに示すように、当該製造方法は、次のステップを含む。
ステップ１０１において、ゲート酸化層を形成する。
ステップ１０２において、前記ゲート酸化層上にゲート構造を形成する。
ステップ１０３において、ゲート構造の両側にソース領域およびドレイン領域を形成する。
ステップ１０４において、前記ソース領域と前記ドレイン領域の対応する位置に導電性プラグを形成し、ここで、前記ゲート構造は、傾斜側面を有する導電層を含み、前記傾斜側面は、前記導電性プラグに面する。
例示的に、ステップ１０２は具体的に、前記ゲート酸化層上に、最上層が保護層であるゲート構造を形成することを含む。つまり、ゲート構造はさらに、保護層として機能する最上層を含み得る。
一例において、ゲート構造は、第１導電層と第２導電層とを含み、第２導電層は、複数の金属層を含み、複数の金属層のうちの少なくとも１つの金属層は、傾斜側面を有する。１つの実施可能な形態として、当該ゲート構造は、以下の製造方法によって得られることができ、それに対応して、図８ｂに示すように、ステップ１０２は具体的に、次のステップを含み得る。
ステップ２０１において、ゲート酸化層上に第１導電層を形成する。
ステップ２０２において、第１導電層上に第２導電層を形成し、前記第２導電層は、積層された複数の金属層を含む。
前記第１導電層が露出するまで、次のステップ２０３を繰り返して実行する。
ステップ２０３において、第１領域で現在露出した層が所定の金属層である場合、次の金属層が露出するまで、第１領域に当該所定の金属層をエッチングしつつエッチングの方向と速度を調整して、当該所定の金属層が、ソース領域およびドレイン領域に面する傾斜側面を有するようにし、第１領域で現在露出した層が所定の金属層ではない場合、次の金属層が露出するまで、第１領域または上層によって覆われていない領域における当該露出した層を下方にエッチングし、ここで、前記第１領域は、ソース領域とドレイン領域との間の領域以外の領域である。
ステップ２０４において、ゲート酸化層が露出するまで、第１領域または上層によって覆われていない領域における第１導電層を下方にエッチングして、前記ゲート構造を形成する。
具体的には、ステップ１０１を実行した後の半導体構造の概略構造図は、図９ａに示すとおりであり、ここで、基板は、符号９２で表され、ゲート酸化層は、符号９３で表される。ステップ２０１およびステップ２０２を実行した後の半導体構造の概略構造図は、図９ｂに示すとおりであり、ここで、第１導電層は、符号９４１で表され、第２導電層は、記号９４２で表される。ステップ２０３を実行した後の半導体構造の概略構造図は、図９ｃに示すとおりであり、ここで、所定の金属層は、符号９６で表される。ステップ２０４を実行した後の半導体構造の概略構造図は、図９ｄに示すとおりであり、ここで、ゲート構造は、符号９４で表される。例示的に、ステップ１０３は具体的に、基板が露出するまで、現在覆われていないゲート酸化層をエッチングすることを含み得る。それに対応して、当該ステップを実行した後の半導体構造の概略構造図は、図９ｅに示すとおりである。ゲート酸化層をエッチングした後、ゲート構造の両側に位置するソース領域とドレイン領域が形成される。それに対応して、当該ステップを実行した後の半導体構造の概略構造図は、図９ｆに示すとおりであり、ソース領域とドレイン領域はそれぞれ、符号９１１と９１２で表される。ここで、保護層は、図中、符号９４５で表され、保護層は、ゲート酸化層をエッチングした後に形成されてもよい。それに対応して、ステップ１０４を実行した後の半導体構造の概略構造図は、図９ｇに示すとおりであり、ここで、導電性プラグは、符号９５で表され、第２誘電体層は、符号３１で表される。
別の例では、ゲート構造は、第１誘電体層と第３導電層とを含み、第３導電層は、金属層を含み、当該金属層は、傾斜側面を有する。１つの実施可能な形態として、当該ゲート構造は、次の製造方法によって得られることができ、それに対応して、図８ｃに示すように、ステップ１０２は具体的に、次のステップを含み得る。
ステップ３０１において、ゲート酸化層上に第１誘電体層を形成する。
ステップ３０２において、第１誘電体層上に第３導電層を形成し、前記第３導電層は、金属層である。
ステップ３０３において、第１誘電体層が露出するまで、第１領域の第３導電層をエッチングしつつエッチングの方向と速度を調整して、前記第３導電層が、ソース領域およびドレイン領域に面する傾斜側面を有するようにし、ここで、前記第１領域は、ソース領域とドレイン領域との間の領域以外の領域である。
ステップ３０４において、ゲート酸化層が露出するまで、第１領域の第１誘電体層または第３導電層によって覆われていない第１誘電体層を下方にエッチングして、前記ゲート構造を形成する。
具体的には、ステップ１０１を実行した後の半導体構造の概略構造図は、図９ａに示すとおりであり、ここで、基板は、符号９２で表され、ゲート酸化層は、符号９３で表す。ステップ３０１とステップ３０２を実行した後の半導体構造の概略構造図は、図１０ａに示すとおりであり、ここで、第１誘電体層は、符号１０４１で表され、第３導電層は、符号１０４２で表される。ステップ３０３を実行した後の半導体構造の概略構造図は、図１０ｂに示すとおりであり、ここで、第３導電層は、金属層であり、金属層は、符号９６で表される。ステップ３０４を実行した後の半導体構造の概略構造図は、図１０ｃに示すとおりであり、ここで、ゲート構造は、符号１００４で表される。同様に、一例において、ステップ１０３は具体的に、基板が露出するまで、現在覆われていないゲート酸化層をエッチングすることを含み得る。それに対応して、当該ステップを実行した後の半導体構造の概略構造図は、図１０ｄに示すとおりである。ゲート酸化層をエッチングした後、ゲート構造の両側に位置するソース領域とドレイン領域が形成される。それに対応して、当該ステップを実行した後の半導体構造の概略構造図は、図１０ｅに示すとおりであり、ソース領域とドレイン領域はそれぞれ、符号９１１と９１２で表される。ここで、保護層は、図中、符号９４５で表され、保護層は、ゲート酸化層をエッチングした後に形成されてもよい。それに対応して、ステップ１０４を実行した後の半導体構造の概略構造図は、図１０ｆに示すとおりであり、ここで、導電性プラグは、符号９５で表され、第２誘電体層は、符号３１で表される。
本実施例による半導体構造において、ゲート構造は、傾斜側面を有する少なくとも１つの導電層を含み、当該傾斜側面は、導電性プラグに面する。従来のゲート構造と比較して、本実施例では、ゲート構造の少なくとも１つの導電層と導電性プラグとの間の距離が増加し、それにより、ゲート構造と導電性プラグとの間の寄生容量が低減し、それにより、ゲートとソースドレイン領域間の容量が低減し、デバイス特性が改善される。
実施例６
図１１は、本願の実施例６による半導体構造の製造方法の例示的なフローチャートであり、前記方法は、半導体構造の導電性プラグを製造するために使用され、図１１に示すように、実施例５を基に、ステップ１０４は具体的に、次のステップを含む。
ステップ１１０１において、基板とゲート構造上に第２誘電体層を形成する。
ステップ１１０２において、第２誘電体層上に、パターニングされたエッチング保護層を形成し、当該エッチング保護層は、ソース領域とドレイン領域に対応する部分領域以外の誘電体層の表面を覆う。
ステップ１１０３において、ソース領域とドレイン領域の表面が露出するまで第２誘電体層の露出した表面から下方にエッチングし、ソース領域とドレイン領域の表面をオーバーエッチングして、底部がシャロートレンチ構造であるコンタクトホールを形成し、前記シャロートレンチ構造は、対応する前記ソース領域と前記ドレイン領域に位置する。
ステップ１１０４において、前記コンタクトホールの内壁にバリア層を形成し、前記バリア層で覆われたコンタクトホール内に金属を充填して、導電性プラグを形成する。
例示的に、ステップ１１０４の前に、前記方法は、コンタクトホールの底部のシャロートレンチ構造の内壁に金属シリサイドを形成することをさらに含む。本実施形態によって、導電性プラグとシャロートレンチ構造の内壁との間に位置する金属シリサイドを形成することができる。
本実施例による導電性プラグは、内外多層構造を採用することにより、金属の拡散を防止し、トランジスタのデバイス特性を保証することができる。さらに、シャロートレンチ構造の内壁に金属シリサイドを形成することにより、導電性プラグとソース／ドレイン領域との間の接触抵抗を低減することができ、トランジスタの特性を最適化することができる。
実施例７
図１２は、本願の実施例７による半導体構造の製造方法の例示的なフローチャートであり、前記方法は、半導体構造の側面分離構造を製造するために使用され、図１２に示すように、実施例５または実施例６を基に、ステップ１０２の後、前記方法は、次のステップをさらに含む。
ステップ１２０１において、ソース領域およびドレイン領域に面するゲート構造の２つの側面に側面分離構造を形成する。
例示的に、ステップ１２０１は具体的に、ソース領域およびドレイン領域に面するゲート構造の側面に第１分離側壁を形成することと、前記第１分離側壁の外壁を分離媒体で覆うことと、前記分離媒体の外壁に第２分離側壁を形成することであって、前記第２分離側壁の頂部は、前記第１分離側壁の頂部まで延在して、前記分離媒体を取り囲む密閉空間を形成することと、を含む。ここで、前記分離媒体は、酸化シリコンを含み得るが、これに限定されない。
ここで、側面分離構造の各部分は、分離効果を発揮するために、ゲート酸化層または基板上に設けられてもよい。一例として、第１分離側壁は、ゲート酸化層上に設けられ、分離媒体と第２分離側壁は、基板上に設けられる。対応する工程の実現では、ゲート酸化層をエッチングする前に、第１分離側壁を形成し、次に、ゲート酸化層をエッチングし、最後に第２分離側壁を形成することができる。別の例として、第１分離側壁と分離媒体は、ゲート酸化層上に設けられ、第２分離側壁は、基板上に設けられる。対応する工程では、ゲート酸化層をエッチングする前に、第１分離側壁と分離媒体を形成し、次に、ゲート酸化層をエッチングし、最後に、第２分離側壁を形成することができる。さらに別の例として、第１分離側壁、分離媒体および第２分離側壁はすべてゲート酸化層上に設けられる。対応する工程では、ゲート酸化層をエッチングする前に、第１分離側壁、分離媒体および第２分離側壁を形成し、次に、ゲート酸化層をエッチングし、最後に、第２分離側壁を形成することができる。例示的に、ソースドレイン領域を形成するステップは、ゲート酸化層をエッチングした後に実行されてもよい。
例示的に、ステップ１２０１は具体的に、ソース領域およびドレイン領域に面するゲート構造の側面に第３分離側壁を形成することと、前記第３分離側壁の外壁を第３誘電体層で覆うことと、前記第３誘電体層の外壁に第４分離側壁を形成することであって、前記第４分離側壁の頂部は、前記第３分離側壁の頂部まで延在して、前記第３誘電体層を取り囲む密閉空間を形成することと、第３誘電体層の表面が露出するまで、第４分離側壁の頂部をエッチングして、エッチングホールを形成することと、ゲート酸化層の表面に達するまで、エッチングホールを介して第３誘電体層をエッチングすることと、急速堆積工程により、前記第４分離側壁の頂部と前記第３分離側壁の頂部との間のエッチングホールを封止して、空気で満たされた密閉空間を形成することと、を含む。同様に、本実施形態における側面分離構造の各部分も、ゲート酸化層または基板上に位置することができ、関連する内容については、上記の実施形態の説明を参照することができ、ここでは繰り返して説明しない。
１つの実施形態において、短チャネル効果を低減するために、半導体構造はさらに、ゲート構造の両側に位置する低濃度ドープ領域を含む。それに対応して、前記製造方法は、ゲート構造の両側に位置する低濃度ドープ領域を形成することをさらに含む。例示的に、低濃度ドープ領域の領域は、デバイス設計に応じて決定され、例えば、低濃度ドープ領域は、第１分離側壁の下に位置し、または第１分離側壁と分離媒体の下に位置し、または第１分離側壁、分離媒体および第２分離側壁の下に位置してもよい。それに対応して、低濃度ドープ領域を形成するステップは、第１分離側壁を形成した後に実行されてもよいし、第１分離側壁と分離媒体を形成した後に実行されてもよいし、第２分離側壁を形成した後に実行されてもよいが、本実施例は、工程プロセスの実行順序に対して限定しない。
前述の保護層の実施形態を参照して工程例について説明すると、保護層を形成するステップは、側面分離構造を形成するステップの前に実行されてもよく、または、実際の応用では、保護層の材料が分離側壁の材料と同じである場合、保護層は、側面分離構造を形成するプロセスで一緒に形成されてもよく、または、保護層は、側面分離構造が形成された後に形成されてもよい。本実施例は、具体的な工程の実行順序に対して限定しなく、つまり、本実施例による工程プロセスは、上記の実施例における半導体構造を形成するために使用される。
本実施例において、ゲート構造の両側に側面分離構造を設けることによって、ゲートと他の部品との間の短絡の発生を回避し、トランジスタの良好な特性を確保しつつ、支持効果と良好な応力特性とのバランスをとることができる。
当業者は、本明細書を参照し、本明細書に開示される発明を実施することにより、本願の他の実施形態を容易に想到し得る。本願は、本願のあらゆる変形、応用または適応的変化を網羅することを意図し、これらの変形、応用または適応的変化は、本願の一般原理に準拠し、本願に開示されていない、当技術分野における公知の常識または従来の技術的手段を含む。本明細書および実施例は、単なる例示的なものとして見なされるべきであり、本願の真の範囲および趣旨は、添付の特許請求の範囲によって示される。
本願は、上記で説明し且つ図面に示した正確な構造に限定されるものではなく、その範囲から逸脱することなく様々な修正および変更を行うことができることを理解されたい。本願の範囲は、添付の特許請求の範囲に従うべきである。
１０ 既存の半導体構造
１１１ ソース領域
１１２ ドレイン領域
１２ 基板
１３ ゲート酸化層
１４ ゲート構造
１５ 導電性プラグ
１６ 導電層
２０ 半導体構造
２１１ ソース領域
２１２ ドレイン領域
２２ 基板
２３ ゲート酸化層
２４ ゲート構造
２５ 導電性プラグ
２５１ 金属プラグ
２５２ バリア層
２５３ 金属シリサイド
２６ 傾斜側面を有する導電層
３１ 第２誘電体層
３２ コンタクトホール
３３ 側面分離構造
３３１ 第１分離側壁
３３２ 第２分離側壁
３３３ 分離媒体
３４ 低濃度ドープ領域
４０ 半導体構造
４１１ ソース領域
４１２ ドレイン領域
４２ 基板
４３ ゲート酸化層
４４ ゲート構造
４４１ 第１導電層
４４２ 第２導電層
４５ 導電性プラグ
４６ 傾斜側面を有する金属層
５０ 半導体構造
５１１ ソース領域
５１２ ドレイン領域
５２ 基板
５３ ゲート酸化層
５４ ゲート構造
５４１ 第１誘電体層
５５ 導電性プラグ
５６ 傾斜側面を有する金属層
７１１ ソース領域
７１２ ドレイン領域
７２ 基板
７３ ゲート酸化層
７４ ゲート構造
７４１ 第１導電層
７４２ 第２導電層
７５ 導電性プラグ
７５１ 金属プラグ
７５２ バリア層
７５３ 金属シリサイド
７６ 傾斜側面を有する金属層
９１１ ソース領域
９１２ ドレイン領域
９２ 基板
９３ ゲート酸化層
９４ ゲート構造
９４１ 第１導電層
９４２ 第２導電層
９４５ 保護層
９５ 導電性プラグ
９６ 所定の金属層
１００４ ゲート構造
１０４１ 第１誘電体層
１０４２ 第３導電層

Claims (24)

  1. 半導体構造であって、
    基板上に間隔を置いて設けられるソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に設けられるゲート酸化層と、
    前記ゲート酸化層上に設けられるゲート構造と、
    前記ソース領域と前記ドレイン領域の対応する位置に設けられる導電性プラグと、を含み、
    前記ゲート構造は、傾斜側面を有する導電層を含み、前記傾斜側面は、前記導電性プラグに面する、半導体構造。
  2. 前記ゲート構造は、第１導電層と第２導電層とを含み、
    前記第１導電層は、前記ゲート酸化層上に設けられ、前記第２導電層は、前記第１導電層上に設けられ、前記第２導電層は、積層された複数の金属層を含み、前記複数の金属層のうちの少なくとも１つの前記金属層は、前記導電性プラグに面する傾斜側面を有する、
    請求項１に記載の半導体構造。
  3. 前記第１導電層は、ポリシリコン層を含み、前記第２導電層は、下から上に積層された窒化チタン層とタングステン層を含み、前記タングステン層は、前記導電性プラグに面する傾斜側面を有する、
    請求項２に記載の半導体構造。
  4. 前記ゲート構造は、第１誘電体層と第３導電層とを含み、
    前記第１誘電体層は、前記ゲート酸化層上に設けられ、前記第３導電層は、前記第１誘電体層上に設けられ、前記第３導電層は、金属層であり、前記金属層は、前記導電性プラグに面する傾斜側面を有する、
    請求項１に記載の半導体構造。
  5. 前記第１誘電体層は、高誘電率材料を含み、前記第３導電層は、タングステン層を含む、
    請求項４に記載の半導体構造。
  6. 前記傾斜側面の上縁から前記導電性プラグまでの第１距離は、前記傾斜側面の下縁から前記導電性プラグまでの第２距離より小さい、
    請求項１に記載の半導体構造。
  7. 前記傾斜側面の上縁から前記導電性プラグまでの第１距離は、前記傾斜側面の下縁から前記導電性プラグまでの第２距離より大きい、
    請求項１に記載の半導体構造。
  8. 前記傾斜側面の中間位置の表面は平面であり、前記傾斜側面の中間位置は、前記傾斜側面の上縁と下縁との間に位置する、
    請求項６または７に記載の半導体構造。
  9. 前記傾斜側面の中間位置の表面は階段状であり、前記傾斜側面の中間位置は、前記傾斜側面の上縁と下縁との間に位置する、
    請求項６または７に記載の半導体構造。
  10. 前記半導体構造はさらに、
    前記基板と前記ゲート構造上に設けられる第２誘電体層と、
    前記第２誘電体層を貫通しかつ対応する前記ソース領域および前記ドレイン領域に接触するコンタクトホールと、を含み、前記コンタクトホールの底部は、シャロートレンチ構造であり、前記シャロートレンチ構造は、対応する前記ソース領域および前記ドレイン領域に位置し、
    前記導電性プラグは、前記コンタクトホール内に充填された金属プラグと、前記金属プラグと前記コンタクトホールの内壁との間に位置するバリア層と、を含む、
    請求項１に記載の半導体構造。
  11. 前記導電性プラグと前記シャロートレンチ構造の内壁との間に金属シリサイドが充填されている、
    請求項１０に記載の半導体構造。
  12. 前記ゲート構造はさらに保護層を含み、前記保護層は、前記ゲート構造上に設けられる、
    請求項１に記載の半導体構造。
  13. 前記ゲート構造はさらに、前記ソース領域および前記ドレイン領域に面するゲート構造の２つの側面に取り付けられた側面分離構造を含む、
    請求項１または１２に記載の半導体構造。
  14. 前記側面分離構造は、第１分離側壁と第２分離側壁とを含み、
    前記第１分離側壁は、前記ゲート構造の側面に取り付けられ、前記第２分離側壁は、前記第１分離側壁の周縁に位置し、前記第２分離側壁の頂部は、前記第１分離側壁の頂部まで延在して密閉空間を形成し、前記密閉空間は、分離媒体によって充填される、
    請求項１３に記載の半導体構造。
  15. 前記第１分離側壁と前記第２分離側壁の材料は、窒化シリコンを含み、前記分離媒体は、酸化シリコンまたは空気を含む、
    請求項１４に記載の半導体構造。
  16. 半導体構造の製造方法であって、
    ゲート酸化層を形成することと、
    前記ゲート酸化層上にゲート構造を形成することと、
    前記ゲート構造の両側にソース領域およびドレイン領域を形成することと、
    前記ソース領域と前記ドレイン領域の対応する位置に導電性プラグを形成することと、を含み、
    前記ゲート構造は、傾斜側面を有する導電層を含み、前記傾斜側面は、前記導電性プラグに面する、半導体構造の製造方法。
  17. 前記ゲート酸化層上にゲート構造を形成することは、
    前記ゲート酸化層上に第１導電層を形成することと、
    前記第１導電層上に第２導電層を形成することであって、前記第２導電層は、積層された複数の金属層を含む、ことと、
    前記第１導電層が露出するまで、次のステップを繰り返し実行することであって、前記ステップは、第１領域で現在露出した層が所定の金属層である場合、次の金属層が露出するまで、前記第１領域の前記所定の金属層をエッチングしつつエッチングの方向と速度を調整して、前記所定の金属層が、前記ソース領域および前記ドレイン領域に面する傾斜側面を有するようにすること、および、前記第１領域で現在露出した層が所定の金属層ではない場合、次の金属層が露出するまで、前記第１領域における前記露出した層または上層によって覆われていない領域における前記露出した層を下方にエッチングすることを含み、前記第１領域は、前記ソース領域と前記ドレイン領域との間の領域以外の領域である、ことと、
    前記ゲート酸化層が露出するまで、前記第１領域または上層によって覆われていない領域における前記第１導電層を下方にエッチングして、前記ゲート構造を形成することと、を含む、
    請求項１６に記載の半導体構造の製造方法。
  18. 前記ゲート酸化層上にゲート構造を形成することは、
    前記ゲート酸化層上に第１誘電体層を形成することと、
    前記第１誘電体層上に第３導電層を形成することであって、前記第３導電層は、金属層である、ことと、
    前記第１誘電体層が露出するまで、第１領域の前記第３導電層をエッチングしつつエッチングの方向と速度を調整して、前記第３導電層が、前記ソース領域および前記ドレイン領域に面する傾斜側面を有するようにすることであって、前記第１領域は、前記ソース領域と前記ドレイン領域との間の領域以外の領域である、ことと、
    前記ゲート酸化層が露出するまで、前記第１領域の前記第１誘電体層または前記第３導電層によって覆われていない前記第１誘電体層を下方にエッチングして、前記ゲート構造を形成することと、を含む、
    請求項１６に記載の半導体構造の製造方法。
  19. 前記ソース領域と前記ドレイン領域の対応する位置に導電性プラグを形成することは、
    基板と前記ゲート構造上に第２誘電体層を形成することと、
    前記第２誘電体層上に、パターニングされたエッチング保護層を形成することであって、前記エッチング保護層は、前記ソース領域と前記ドレイン領域に対応する部分領域以外の誘電体層の表面を覆う、ことと、
    前記ソース領域および前記ドレイン領域の表面が露出するまで前記第２誘電体層の露出した表面から下方にエッチングし、前記ソース領域と前記ドレイン領域の表面をオーバーエッチングして、底部がシャロートレンチ構造であるコンタクトホールを形成することであって、前記シャロートレンチ構造は、対応する前記ソース領域と前記ドレイン領域に位置する、ことと、
    前記コンタクトホールの内壁にバリア層を形成し、前記バリア層で覆われた前記コンタクトホール内に金属を充填して、前記導電性プラグを形成することと、を含む、
    請求項１６に記載の半導体構造の製造方法。
  20. 前記コンタクトホールの内壁にバリア層を形成する前に、前記半導体構造の製造方法は、
    前記コンタクトホールの底部のシャロートレンチ構造の内壁に金属シリサイドを形成することをさらに含む、
    請求項１９に記載の半導体構造の製造方法。
  21. 前記ゲート酸化層上にゲート構造を形成することは、
    前記ゲート酸化層上に、最上層が保護層であるゲート構造を形成することを含む、
    請求項１６に記載の半導体構造の製造方法。
  22. 前記ゲート酸化層上にゲート構造を形成した後、前記半導体構造の製造方法は、
    前記ソース領域および前記ドレイン領域に面する前記ゲート構造の２つの側面に側面分離構造を形成することをさらに含む、
    請求項１６または２１に記載の半導体構造の製造方法。
  23. 前記ソース領域および前記ドレイン領域に面する前記ゲート構造の２つの側面に側面分離構造を形成することは、
    前記ソース領域および前記ドレイン領域に面する前記ゲート構造の側面に第１分離側壁を形成することと、
    前記第１分離側壁の外壁を分離媒体で覆うことと、
    前記分離媒体の外壁に第２分離側壁を形成することであって、前記第２分離側壁の頂部は、前記第１分離側壁の頂部まで延在して、前記分離媒体を取り囲む密閉空間を形成する、ことと、を含む、
    請求項２２に記載の半導体構造の製造方法。
  24. 前記ソース領域および前記ドレイン領域に面する前記ゲート構造の２つの側面に側面分離構造を形成することは、
    前記ソース領域および前記ドレイン領域に面する前記ゲート構造の側面に第３分離側壁を形成することと、
    前記第３分離側壁の外壁を第３誘電体層で覆うことと、
    前記第３誘電体層の外壁に第４分離側壁を形成することであって、前記第４分離側壁の頂部は、前記第３分離側壁の頂部まで延在して、前記第３誘電体層を取り囲む密閉空間を形成する、ことと、
    前記第３誘電体層の表面が露出するまで、前記第４分離側壁の頂部をエッチングして、エッチングホールを形成することと、
    前記ゲート酸化層の表面に達するまで、前記エッチングホールを介して前記第３誘電体層をエッチングすることと、
    急速堆積工程により、前記第４分離側壁の頂部と前記第３分離側壁の頂部との間のエッチングホールを封止して、空気で満たされた密閉空間を形成することと、を含む、
    請求項２２に記載の半導体構造の製造方法。
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