JP2000353804A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000353804A JP2000353804A JP11165781A JP16578199A JP2000353804A JP 2000353804 A JP2000353804 A JP 2000353804A JP 11165781 A JP11165781 A JP 11165781A JP 16578199 A JP16578199 A JP 16578199A JP 2000353804 A JP2000353804 A JP 2000353804A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- polycrystalline silicon
- metal
- nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 58
- 238000005530 etching Methods 0.000 claims abstract description 233
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 150
- 229910052751 metal Inorganic materials 0.000 claims abstract description 146
- 239000002184 metal Substances 0.000 claims abstract description 146
- 230000004888 barrier function Effects 0.000 claims abstract description 132
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 700
- 239000007789 gas Substances 0.000 claims description 114
- 238000000034 method Methods 0.000 claims description 71
- 150000004767 nitrides Chemical class 0.000 claims description 69
- 239000012535 impurity Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 30
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 239000001301 oxygen Substances 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 20
- 229910052731 fluorine Inorganic materials 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 239000011737 fluorine Substances 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 14
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 13
- 229910001882 dioxygen Inorganic materials 0.000 claims description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims description 11
- 229910052757 nitrogen Inorganic materials 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 230000008859 change Effects 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 150000004706 metal oxides Chemical class 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- -1 tungsten nitride Chemical class 0.000 claims description 5
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 229910002091 carbon monoxide Inorganic materials 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 3
- 150000002736 metal compounds Chemical class 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims description 3
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 3
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 41
- 229920002120 photoresistant polymer Polymers 0.000 description 37
- 230000035515 penetration Effects 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 11
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000007423 decrease Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- KYKAJFCTULSVSH-UHFFFAOYSA-N chloro(fluoro)methane Chemical compound F[C]Cl KYKAJFCTULSVSH-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 150000003254 radicals Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- 101100222172 Mus musculus Cst10 gene Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 101100316860 Autographa californica nuclear polyhedrosis virus DA18 gene Proteins 0.000 description 1
- 101150042515 DA26 gene Proteins 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 239000002156 adsorbate Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910001512 metal fluoride Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 多層構造のゲート電極を有する半導体装置の
信頼性を向上させる。 【解決手段】 ゲート電極７は、多結晶シリコン層３
と、バリア層４と、金属層５とを備える。金属層５をた
とえばＷ層で構成し、バリア層４をたとえばＲｕＯ 2層
で構成する。そして、ゲート電極７の形成の際に、バリ
ア層４と多結晶シリコン層３の少なくとも一方をエッチ
ングストッパとして用いて金属層５およびバリア層４を
エッチングする。
信頼性を向上させる。 【解決手段】 ゲート電極７は、多結晶シリコン層３
と、バリア層４と、金属層５とを備える。金属層５をた
とえばＷ層で構成し、バリア層４をたとえばＲｕＯ 2層
で構成する。そして、ゲート電極７の形成の際に、バリ
ア層４と多結晶シリコン層３の少なくとも一方をエッチ
ングストッパとして用いて金属層５およびバリア層４を
エッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、不純物がドープ
された多結晶シリコン層とバリア層と金属層との積層構
造を有するゲート電極を含む半導体装置およびその製造
方法に関する。
その製造方法に関し、より特定的には、不純物がドープ
された多結晶シリコン層とバリア層と金属層との積層構
造を有するゲート電極を含む半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】近年の半導体装置の微細化に伴い、ゲー
ト電極の低抵抗化が必要となってきている。このように
ゲート電極を低抵抗化すべく、高融点金属と多結晶シリ
コンを積層した構造が提案されている。この構造におい
ては、金属層中への多結晶シリコン層中のシリコンやリ
ン、ボロン、ヒ素などの不純物の拡散を抑制するための
バリア層が必須である。このため、ゲート電極は、金属
層／バリア層／多結晶シリコン層の３層により構成され
ている。ゲート電極がかかる構造を有することにより、
ゲート電極の低抵抗化を図ることができる。
ト電極の低抵抗化が必要となってきている。このように
ゲート電極を低抵抗化すべく、高融点金属と多結晶シリ
コンを積層した構造が提案されている。この構造におい
ては、金属層中への多結晶シリコン層中のシリコンやリ
ン、ボロン、ヒ素などの不純物の拡散を抑制するための
バリア層が必須である。このため、ゲート電極は、金属
層／バリア層／多結晶シリコン層の３層により構成され
ている。ゲート電極がかかる構造を有することにより、
ゲート電極の低抵抗化を図ることができる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような多層構造のゲート電極を有する半導体装置には、
次に説明するような種々の問題があった。この問題につ
いて図２５〜図２８を用いて説明する。
ような多層構造のゲート電極を有する半導体装置には、
次に説明するような種々の問題があった。この問題につ
いて図２５〜図２８を用いて説明する。
【０００４】従来のゲート電極７は、たとえば図２５に
示すように、金属層５としてのタングステン（Ｗ）層
と、バリア層４としての窒化タングステン（ＷＮ）層
と、多結晶シリコン層３とで構成される。ゲート電極７
上には、ハードマスクとして機能するシリコン窒化物層
６が形成される場合がある。
示すように、金属層５としてのタングステン（Ｗ）層
と、バリア層４としての窒化タングステン（ＷＮ）層
と、多結晶シリコン層３とで構成される。ゲート電極７
上には、ハードマスクとして機能するシリコン窒化物層
６が形成される場合がある。
【０００５】ゲート電極７は、半導体基板１上にゲート
絶縁層２を介して多結晶シリコン層３、バリア層４およ
び金属層５を形成した後、これらを反応性イオンエッチ
ングにより選択的にエッチングして形成される。このと
き、金属層５のエッチングにはフッ素含有ガスが用いら
れる。
絶縁層２を介して多結晶シリコン層３、バリア層４およ
び金属層５を形成した後、これらを反応性イオンエッチ
ングにより選択的にエッチングして形成される。このと
き、金属層５のエッチングにはフッ素含有ガスが用いら
れる。
【０００６】しかしながら、このフッ素含有ガスはバリ
ア層４である窒化タングステンや多結晶シリコンとの反
応性も高いので、金属層５のエッチング時に多結晶シリ
コン層３まで一括してエッチングが進行してしまう。こ
のため、エッチングの制御性に欠けるという問題があっ
た。
ア層４である窒化タングステンや多結晶シリコンとの反
応性も高いので、金属層５のエッチング時に多結晶シリ
コン層３まで一括してエッチングが進行してしまう。こ
のため、エッチングの制御性に欠けるという問題があっ
た。
【０００７】また、フッ素含有ガスはＳｉＯ2をもエッ
チング除去してしまうため、ゲート絶縁層２がＳｉＯ2
で構成された場合、ゲート絶縁層２をもエッチング除去
してしまう。その結果、図２５に示すように、ゲート絶
縁層２を貫通して半導体基板１に達する凹部１６が形成
されてしまう（ゲート絶縁層の突き抜け）という問題が
あった。
チング除去してしまうため、ゲート絶縁層２がＳｉＯ2
で構成された場合、ゲート絶縁層２をもエッチング除去
してしまう。その結果、図２５に示すように、ゲート絶
縁層２を貫通して半導体基板１に達する凹部１６が形成
されてしまう（ゲート絶縁層の突き抜け）という問題が
あった。
【０００８】また、金属層５はシリコン窒化物層６をマ
スクとしてエッチングされるが、その場合には、以下の
ような問題が生じていた。
スクとしてエッチングされるが、その場合には、以下の
ような問題が生じていた。
【０００９】シリコン窒化物層６をマスクとして金属層
５をエッチングする際にＣｌ2／Ｏ2プラズマを用いる
と、シリコン窒化物層６と金属層（Ｗ）５とのエッチン
グ選択比が小さくなる（＜２）。そのため、図２６に示
すように、シリコン窒化物層６の厚みが減少してしま
う。
５をエッチングする際にＣｌ2／Ｏ2プラズマを用いる
と、シリコン窒化物層６と金属層（Ｗ）５とのエッチン
グ選択比が小さくなる（＜２）。そのため、図２６に示
すように、シリコン窒化物層６の厚みが減少してしま
う。
【００１０】このシリコン窒化物層６は、いわゆるセル
フアラインコンタクトと呼ばれるコンタクト構造を形成
する際のエッチングストッパとなるため、シリコン窒化
物層６の厚みが小さい場合には半導体装置の信頼性を低
下させてしまう。
フアラインコンタクトと呼ばれるコンタクト構造を形成
する際のエッチングストッパとなるため、シリコン窒化
物層６の厚みが小さい場合には半導体装置の信頼性を低
下させてしまう。
【００１１】これを回避するには、シリコン窒化物層６
の厚みを予め大きく形成する必要がある。しかしなが
ら、この場合には、シリコン窒化物層６の形成時のスル
ープットが低下することに加え、シリコン窒化物層６の
形成時の熱処理により下地の半導体基板１中の不純物プ
ロファイルが変動してしまうという問題が生じる。
の厚みを予め大きく形成する必要がある。しかしなが
ら、この場合には、シリコン窒化物層６の形成時のスル
ープットが低下することに加え、シリコン窒化物層６の
形成時の熱処理により下地の半導体基板１中の不純物プ
ロファイルが変動してしまうという問題が生じる。
【００１２】さらに、従来のゲート電極構造では、バリ
ア層４および金属層５のエッチングの終点検出が困難と
なるという問題もあった。一般に、ＷやＷＮのエッチン
グの終点判定は、プラズマ中のフッ素もしくはＷのフッ
化物の発光強度の変化を検知することにより行なわれ
る。しかし、上述のゲート電極７の場合のようにバリア
層４下に多結晶シリコン層３が存在する場合、フッ素含
有ガスは多結晶シリコン３をもエッチングするため、バ
リア層４および金属層５のエッチングの終点付近におけ
るフッ素の発光強度の変化量が少なくなる。
ア層４および金属層５のエッチングの終点検出が困難と
なるという問題もあった。一般に、ＷやＷＮのエッチン
グの終点判定は、プラズマ中のフッ素もしくはＷのフッ
化物の発光強度の変化を検知することにより行なわれ
る。しかし、上述のゲート電極７の場合のようにバリア
層４下に多結晶シリコン層３が存在する場合、フッ素含
有ガスは多結晶シリコン３をもエッチングするため、バ
リア層４および金属層５のエッチングの終点付近におけ
るフッ素の発光強度の変化量が少なくなる。
【００１３】そのため、バリア層４および金属層５のエ
ッチングの終点検出が困難となり、図２７に示すよう
に、フッ素含有ガスによる多結晶シリコン層３の等方性
エッチングが過剰に進行し、多結晶シリコン層３の側面
がエッチングされてしまう（多結晶シリコン層のサイド
エッチング）。それにより、ゲート電極７の抵抗が増大
するばかりでなく、半導体装置の信頼性をも低下させる
という問題があった。
ッチングの終点検出が困難となり、図２７に示すよう
に、フッ素含有ガスによる多結晶シリコン層３の等方性
エッチングが過剰に進行し、多結晶シリコン層３の側面
がエッチングされてしまう（多結晶シリコン層のサイド
エッチング）。それにより、ゲート電極７の抵抗が増大
するばかりでなく、半導体装置の信頼性をも低下させる
という問題があった。
【００１４】さらに、次のような問題もあった。図２８
に示すように、ゲート電極７を覆うように層間絶縁層１
２が形成される。しかしながら、ゲート電極７のアスペ
クト比が大きいため、ゲート電極７間への層間絶縁層１
２の埋込みが困難となり、層間絶縁層１２中にボイド１
７が形成され得る。このボイド１７の存在により、配線
間の短絡が発生し、半導体装置の信頼性を低下すること
が懸念される。
に示すように、ゲート電極７を覆うように層間絶縁層１
２が形成される。しかしながら、ゲート電極７のアスペ
クト比が大きいため、ゲート電極７間への層間絶縁層１
２の埋込みが困難となり、層間絶縁層１２中にボイド１
７が形成され得る。このボイド１７の存在により、配線
間の短絡が発生し、半導体装置の信頼性を低下すること
が懸念される。
【００１５】以上のように、従来の半導体装置には、該
装置の信頼性を低下させる種々の問題があった。
装置の信頼性を低下させる種々の問題があった。
【００１６】本発明は上記のような課題を解決するため
になされたものである。本発明の目的は、金属層とバリ
ア層と多結晶シリコン層とを有するゲート電極を備えた
半導体装置の信頼性を向上させることにある。
になされたものである。本発明の目的は、金属層とバリ
ア層と多結晶シリコン層とを有するゲート電極を備えた
半導体装置の信頼性を向上させることにある。
【００１７】
【課題を解決するための手段】本発明に係る半導体装置
は、主表面を有する半導体基板と、ゲート電極とを備え
る。ゲート電極は、不純物がドープされた多結晶シリコ
ン層と、バリア層として機能する金属酸化物層と、金属
層とを有する。多結晶シリコン層は、半導体基板の主表
面上にゲート絶縁層を介して形成される。金属酸化物層
は、多結晶シリコン層上に形成され、多結晶シリコン層
中の不純物またはシリコンが拡散するのを抑制する。金
属層は、金属酸化物層上に形成される。
は、主表面を有する半導体基板と、ゲート電極とを備え
る。ゲート電極は、不純物がドープされた多結晶シリコ
ン層と、バリア層として機能する金属酸化物層と、金属
層とを有する。多結晶シリコン層は、半導体基板の主表
面上にゲート絶縁層を介して形成される。金属酸化物層
は、多結晶シリコン層上に形成され、多結晶シリコン層
中の不純物またはシリコンが拡散するのを抑制する。金
属層は、金属酸化物層上に形成される。
【００１８】本願の発明者等は、上述のような多層構造
を有するゲート電極のエッチングの制御性を向上させる
べく鋭意検討したところ、ゲート電極中のバリア層の材
質を適切に選択することによりゲート電極のエッチング
の際の制御性を向上することができることを知得した。
具体的には、ゲート電極中のバリア層として金属酸化物
を用いることにより、バリア層と他の層との界面で高い
エッチング選択比でエッチングを行なうことができ、該
界面近傍でエッチングをストップさせることができるこ
とを知得した。それにより、エッチングの制御性を向上
させることができる。そればかりでなく、多結晶シリコ
ン層の表面でエッチングをストップさせることもできる
ので、ゲート絶縁層に対するエッチング選択比の高い条
件で多結晶シリコン層をエッチングすることができ、ゲ
ート絶縁層の突き抜けを防止することができる。
を有するゲート電極のエッチングの制御性を向上させる
べく鋭意検討したところ、ゲート電極中のバリア層の材
質を適切に選択することによりゲート電極のエッチング
の際の制御性を向上することができることを知得した。
具体的には、ゲート電極中のバリア層として金属酸化物
を用いることにより、バリア層と他の層との界面で高い
エッチング選択比でエッチングを行なうことができ、該
界面近傍でエッチングをストップさせることができるこ
とを知得した。それにより、エッチングの制御性を向上
させることができる。そればかりでなく、多結晶シリコ
ン層の表面でエッチングをストップさせることもできる
ので、ゲート絶縁層に対するエッチング選択比の高い条
件で多結晶シリコン層をエッチングすることができ、ゲ
ート絶縁層の突き抜けを防止することができる。
【００１９】上記の金属層は、好ましくは、タングステ
ン（Ｗ）、タンタル（Ｔａ）およびモリブデン（Ｍｏ）
からなる群から選ばれる少なくとも１種の材質を含む。
金属酸化物層は、好ましくは、酸化ルテニウム（ＲｕＯ
2）を含む。
ン（Ｗ）、タンタル（Ｔａ）およびモリブデン（Ｍｏ）
からなる群から選ばれる少なくとも１種の材質を含む。
金属酸化物層は、好ましくは、酸化ルテニウム（ＲｕＯ
2）を含む。
【００２０】本願の発明者等は、上記の材質を選択する
ことにより、前述のようにゲート電極のエッチングの制
御性を向上させかつゲート絶縁層の突き抜けを防止する
ことができることを知得した。
ことにより、前述のようにゲート電極のエッチングの制
御性を向上させかつゲート絶縁層の突き抜けを防止する
ことができることを知得した。
【００２１】本発明に係る半導体装置の製造方法は、半
導体基板の主表面上にゲート絶縁層を介して形成され不
純物がドープされた多結晶シリコン層と、該多結晶シリ
コン層上に形成され該多結晶シリコン層中の不純物また
はシリコンが拡散するのを抑制するためのバリア層と、
該バリア層上に形成された金属層とを有するゲート電極
を含む半導体装置の製造方法である。そして、本発明に
係る製造方法は、１つの局面では、バリア層と多結晶シ
リコン層の少なくとも一方をエッチングストッパとして
用いて、金属層およびバリア層を選択的にエッチングす
ることを特徴とする。
導体基板の主表面上にゲート絶縁層を介して形成され不
純物がドープされた多結晶シリコン層と、該多結晶シリ
コン層上に形成され該多結晶シリコン層中の不純物また
はシリコンが拡散するのを抑制するためのバリア層と、
該バリア層上に形成された金属層とを有するゲート電極
を含む半導体装置の製造方法である。そして、本発明に
係る製造方法は、１つの局面では、バリア層と多結晶シ
リコン層の少なくとも一方をエッチングストッパとして
用いて、金属層およびバリア層を選択的にエッチングす
ることを特徴とする。
【００２２】本願の発明者等は、上記のようにバリア層
と多結晶シリコン層の少なくとも一方をエッチングスト
ッパとして用いることができるエッチング条件が存在し
得ることを知得した。より詳しくは、本願の発明者等
は、バリア層等の材質を適切に選択することによりバリ
ア層と他の層との界面でエッチング選択比の高い条件で
エッチングを行なうことができることを知得した。それ
により、ゲート電極のエッチングの際に該エッチングを
所望の位置でストップさせることができ、エッチングの
制御性を向上させることができる。また、それに伴い、
ゲート絶縁層の突き抜けをも阻止することができる。
と多結晶シリコン層の少なくとも一方をエッチングスト
ッパとして用いることができるエッチング条件が存在し
得ることを知得した。より詳しくは、本願の発明者等
は、バリア層等の材質を適切に選択することによりバリ
ア層と他の層との界面でエッチング選択比の高い条件で
エッチングを行なうことができることを知得した。それ
により、ゲート電極のエッチングの際に該エッチングを
所望の位置でストップさせることができ、エッチングの
制御性を向上させることができる。また、それに伴い、
ゲート絶縁層の突き抜けをも阻止することができる。
【００２３】上記の金属層は、好ましくは、タングステ
ン、タンタルおよびモリブデンからなる群から選ばれる
少なくとも１種の材質を含む。バリア層は、好ましく
は、酸化ルテニウムを含む。この場合、上述の１つの局
面における半導体装置の製造方法は、下記の各工程を備
える。フッ素含有ガスのプラズマを用いて金属層を選択
的にエッチングし、バリア層をエッチングストッパとし
て機能させる。バリア層を酸素ガス主体のガスのプラズ
マを用いてエッチングし、多結晶シリコン層をエッチン
グストッパとして機能させる。その後、多結晶シリコン
層をエッチングする。
ン、タンタルおよびモリブデンからなる群から選ばれる
少なくとも１種の材質を含む。バリア層は、好ましく
は、酸化ルテニウムを含む。この場合、上述の１つの局
面における半導体装置の製造方法は、下記の各工程を備
える。フッ素含有ガスのプラズマを用いて金属層を選択
的にエッチングし、バリア層をエッチングストッパとし
て機能させる。バリア層を酸素ガス主体のガスのプラズ
マを用いてエッチングし、多結晶シリコン層をエッチン
グストッパとして機能させる。その後、多結晶シリコン
層をエッチングする。
【００２４】また、上記のバリア層は、窒化チタン（Ｔ
ｉＮ）を含んでもよい。この場合、１つの局面における
半導体装置の製造方法は、下記の各工程を備える。金属
層を一酸化炭素ガス主体のガスのプラズマを用いて選択
的にエッチングし、バリア層をエッチングストッパとし
て機能させる。バリア層および多結晶シリコン層をエッ
チングする。
ｉＮ）を含んでもよい。この場合、１つの局面における
半導体装置の製造方法は、下記の各工程を備える。金属
層を一酸化炭素ガス主体のガスのプラズマを用いて選択
的にエッチングし、バリア層をエッチングストッパとし
て機能させる。バリア層および多結晶シリコン層をエッ
チングする。
【００２５】さらに、上記のバリア層は、窒化タングス
テン（ＷＮ）、窒化タンタル（ＴａＮ）および窒化モリ
ブデン（ＭｏＮ）からなる群から選ばれる少なくとも１
種の材質を含んでもよい。この場合、上記の１つの局面
における半導体装置の製造方法は、下記の各工程を備え
る。金属層とバリア層を一酸化炭素ガス主体のガスのプ
ラズマを用いて選択的にエッチングし、多結晶シリコン
層をエッチングストッパとして機能させる。その後、多
結晶シリコン層をエッチングする。
テン（ＷＮ）、窒化タンタル（ＴａＮ）および窒化モリ
ブデン（ＭｏＮ）からなる群から選ばれる少なくとも１
種の材質を含んでもよい。この場合、上記の１つの局面
における半導体装置の製造方法は、下記の各工程を備え
る。金属層とバリア層を一酸化炭素ガス主体のガスのプ
ラズマを用いて選択的にエッチングし、多結晶シリコン
層をエッチングストッパとして機能させる。その後、多
結晶シリコン層をエッチングする。
【００２６】上述の３つの手法のいずれを用いても、ゲ
ート電極のエッチングの途中で該エッチングを所望の位
置でストップさせることができ、ゲート電極をエッチン
グする際の制御性を向上させることができる。
ート電極のエッチングの途中で該エッチングを所望の位
置でストップさせることができ、ゲート電極をエッチン
グする際の制御性を向上させることができる。
【００２７】この発明に係る半導体装置の製造方法は、
他の局面では、下記の各工程を備える。半導体基板の主
表面上にゲート絶縁層、不純物がドープされた多結晶シ
リコン層、金属窒化物層および金属層を順次形成する。
フロン系ガスと酸素ガスを含む混合ガスを用いて金属層
と金属窒化物層とを選択的にエッチングすることによ
り、金属層と金属窒化物層の側面をテーパ形状にする。
多結晶シリコン層をエッチングすることによりゲート電
極を形成する。ゲート電極を覆うように層間絶縁層を形
成する。
他の局面では、下記の各工程を備える。半導体基板の主
表面上にゲート絶縁層、不純物がドープされた多結晶シ
リコン層、金属窒化物層および金属層を順次形成する。
フロン系ガスと酸素ガスを含む混合ガスを用いて金属層
と金属窒化物層とを選択的にエッチングすることによ
り、金属層と金属窒化物層の側面をテーパ形状にする。
多結晶シリコン層をエッチングすることによりゲート電
極を形成する。ゲート電極を覆うように層間絶縁層を形
成する。
【００２８】フロン系ガスと酸素ガスとの混合ガスを用
いて金属層と金属窒化物層とをエッチングすることによ
り、金属層と金属窒化物層の側面をテーパ形状とするこ
とができる。それにより、ゲート電極の上端近傍をテー
パ形状とすることができ、ゲート電極を覆うように層間
絶縁層を形成した際に、ゲート電極間に層間絶縁層を緻
密に埋込むことができる。その結果、層間絶縁層中にボ
イドが発生することを効果的に阻止することができる。
いて金属層と金属窒化物層とをエッチングすることによ
り、金属層と金属窒化物層の側面をテーパ形状とするこ
とができる。それにより、ゲート電極の上端近傍をテー
パ形状とすることができ、ゲート電極を覆うように層間
絶縁層を形成した際に、ゲート電極間に層間絶縁層を緻
密に埋込むことができる。その結果、層間絶縁層中にボ
イドが発生することを効果的に阻止することができる。
【００２９】上記の混合ガス中の酸素ガスの流量を制御
することにより、金属層および金属窒化物層の側面の傾
斜角を制御することが好ましい。
することにより、金属層および金属窒化物層の側面の傾
斜角を制御することが好ましい。
【００３０】本願の発明者等は、上記の混合ガス中の酸
素ガスの流量を制御することにより、たとえば図１１に
示すように金属層あるいは金属窒化物層の側面の傾斜角
（テーパ角）を制御できることを知得した。よって、混
合ガス中の酸素ガス濃度の流量を適切に制御することに
より、ゲート電極の上端近傍の傾斜角度を所望のものと
することができ、より効果的に層間絶縁膜中におけるボ
イドの発生を抑制することができる。
素ガスの流量を制御することにより、たとえば図１１に
示すように金属層あるいは金属窒化物層の側面の傾斜角
（テーパ角）を制御できることを知得した。よって、混
合ガス中の酸素ガス濃度の流量を適切に制御することに
より、ゲート電極の上端近傍の傾斜角度を所望のものと
することができ、より効果的に層間絶縁膜中におけるボ
イドの発生を抑制することができる。
【００３１】本発明に係る半導体装置の製造方法は、さ
らに他の局面では、次の各工程を備える。半導体基板の
主表面上にゲート絶縁層、不純物がドープされた多結晶
シリコン層、該多結晶シリコン層中のシリコンあるいは
不純物が拡散するのを抑制するためのバリア層、金属層
および窒化物層を順次形成する。窒化物層上に選択的に
マスク層を形成する。フロン系のガスを用い、マスク層
をマスクとして窒化物層をエッチングする。窒化物層の
エッチング後にｉｎ−ｓｉｔｕで酸素放電を行ない、金
属層およびバリア層をエッチングする。マスク層を除去
する。窒化物層をマスクとして多結晶シリコン層をエッ
チングする。
らに他の局面では、次の各工程を備える。半導体基板の
主表面上にゲート絶縁層、不純物がドープされた多結晶
シリコン層、該多結晶シリコン層中のシリコンあるいは
不純物が拡散するのを抑制するためのバリア層、金属層
および窒化物層を順次形成する。窒化物層上に選択的に
マスク層を形成する。フロン系のガスを用い、マスク層
をマスクとして窒化物層をエッチングする。窒化物層の
エッチング後にｉｎ−ｓｉｔｕで酸素放電を行ない、金
属層およびバリア層をエッチングする。マスク層を除去
する。窒化物層をマスクとして多結晶シリコン層をエッ
チングする。
【００３２】本願の発明者等は、上記のように窒化物層
のエッチング後にｉｎ−ｓｉｔｕで酸素放電を行なうこ
とにより、チャンバ内の残留フッ素を用いて金属層とバ
リア層とをエッチングすることができることを知得し
た。このエッチングの際に多結晶シリコン層はほとんど
エッチングされないので、多結晶シリコン層の表面でエ
ッチングをストップさせることができる。その後、周知
の多結晶シリコンエッチャーを用いることによりゲート
絶縁層に対しエッチング選択比の高い条件で多結晶シリ
コン層をエッチングすることができ、ゲート絶縁層の表
面でエッチングをストップさせることができる。それに
より、ゲート絶縁層の突き抜けを効果的に阻止すること
ができる。また、窒化物層のエッチング後にｉｎ−ｓｉ
ｔｕで酸素放電を行なうだけでよいので、工程を単純化
することができ、製造コストを低減することができる。
のエッチング後にｉｎ−ｓｉｔｕで酸素放電を行なうこ
とにより、チャンバ内の残留フッ素を用いて金属層とバ
リア層とをエッチングすることができることを知得し
た。このエッチングの際に多結晶シリコン層はほとんど
エッチングされないので、多結晶シリコン層の表面でエ
ッチングをストップさせることができる。その後、周知
の多結晶シリコンエッチャーを用いることによりゲート
絶縁層に対しエッチング選択比の高い条件で多結晶シリ
コン層をエッチングすることができ、ゲート絶縁層の表
面でエッチングをストップさせることができる。それに
より、ゲート絶縁層の突き抜けを効果的に阻止すること
ができる。また、窒化物層のエッチング後にｉｎ−ｓｉ
ｔｕで酸素放電を行なうだけでよいので、工程を単純化
することができ、製造コストを低減することができる。
【００３３】上記の窒化物層のエッチングは、好ましく
は、１〜１０ｍＴｏｒｒの圧力下で行なわれる。
は、１〜１０ｍＴｏｒｒの圧力下で行なわれる。
【００３４】このように低圧下で窒化物層のエッチング
を行なうことにより、たとえば図１５に示されるよう
に、ゲートパターンの密度差（ゲート間の間隔の大小）
によるゲート電極の寸法差を低減することができる。
を行なうことにより、たとえば図１５に示されるよう
に、ゲートパターンの密度差（ゲート間の間隔の大小）
によるゲート電極の寸法差を低減することができる。
【００３５】本発明に係る半導体装置の製造方法は、さ
らに他の局面では、下記の各工程を備える。半導体基板
の主表面上にゲート絶縁層、不純物がドープされた多結
晶シリコン層、該多結晶シリコン層中のシリコンあるい
は不純物が拡散するのを抑制するためのバリア層、金属
層、窒化物層および反射防止層を順次形成する。反射防
止層上に選択的にマスク層を形成する。マスク層をマス
クとして０℃以下の温度で反射防止層、窒化物層、金属
層およびバリア層をエッチングする。マスク層および反
射防止層を除去する。窒化物層をマスクとして多結晶シ
リコン層をエッチングする。
らに他の局面では、下記の各工程を備える。半導体基板
の主表面上にゲート絶縁層、不純物がドープされた多結
晶シリコン層、該多結晶シリコン層中のシリコンあるい
は不純物が拡散するのを抑制するためのバリア層、金属
層、窒化物層および反射防止層を順次形成する。反射防
止層上に選択的にマスク層を形成する。マスク層をマス
クとして０℃以下の温度で反射防止層、窒化物層、金属
層およびバリア層をエッチングする。マスク層および反
射防止層を除去する。窒化物層をマスクとして多結晶シ
リコン層をエッチングする。
【００３６】上記のように０℃以下の低温で、反射防止
層、窒化物層、金属層およびバリア層をエッチングする
ことにより、エッチング時のラジカル種の吸着確率を増
大させることができ、ラジカル供給量のゲート（配線）
パターン依存性を低下することができる。それにより、
ゲートパターンの密度差がある場合においても、バリア
層のエッチング後の多結晶シリコン層の厚みを均一化す
ることができる。それにより、多結晶シリコン層のエッ
チングをゲート絶縁層表面で確実に止めることができ、
ゲート絶縁層の突き抜けを防止することができる。
層、窒化物層、金属層およびバリア層をエッチングする
ことにより、エッチング時のラジカル種の吸着確率を増
大させることができ、ラジカル供給量のゲート（配線）
パターン依存性を低下することができる。それにより、
ゲートパターンの密度差がある場合においても、バリア
層のエッチング後の多結晶シリコン層の厚みを均一化す
ることができる。それにより、多結晶シリコン層のエッ
チングをゲート絶縁層表面で確実に止めることができ、
ゲート絶縁層の突き抜けを防止することができる。
【００３７】上記の反射防止層は、好ましくは、有機材
料を含む。そして、反射防止層、窒化物層、金属層およ
びバリア層のエッチングは、好ましくは、同一チャンバ
内で、フロン系ガスと酸素ガスとの混合ガスを用いて行
なわれる。
料を含む。そして、反射防止層、窒化物層、金属層およ
びバリア層のエッチングは、好ましくは、同一チャンバ
内で、フロン系ガスと酸素ガスとの混合ガスを用いて行
なわれる。
【００３８】本発明に係る半導体装置の製造方法は、さ
らに他の局面では、下記の各工程を備える。半導体基板
の主表面上にゲート絶縁層、不純物がドープされた多結
晶シリコン層、該多結晶シリコン層中のシリコンあるい
は不純物が拡散するのを抑制するためのバリア層、金属
層および窒化物層を順次形成する。窒化物層上に選択的
にマスク層を形成する。マスク層をマスクとして窒化物
層、金属層およびバリア層を、ゲート（配線）パターン
間の間隔が小さい領域でのエッチング速度がゲートパタ
ーン間の間隔が大きい領域でのエッチング速度より小さ
くなる条件でエッチングする。マスク層を除去する。窒
化物層をマスクとして多結晶シリコン層をエッチングす
る。
らに他の局面では、下記の各工程を備える。半導体基板
の主表面上にゲート絶縁層、不純物がドープされた多結
晶シリコン層、該多結晶シリコン層中のシリコンあるい
は不純物が拡散するのを抑制するためのバリア層、金属
層および窒化物層を順次形成する。窒化物層上に選択的
にマスク層を形成する。マスク層をマスクとして窒化物
層、金属層およびバリア層を、ゲート（配線）パターン
間の間隔が小さい領域でのエッチング速度がゲートパタ
ーン間の間隔が大きい領域でのエッチング速度より小さ
くなる条件でエッチングする。マスク層を除去する。窒
化物層をマスクとして多結晶シリコン層をエッチングす
る。
【００３９】本願の発明者等は、ゲート電極における多
結晶シリコン層のエッチング中に、ゲート（配線）間の
間隔が小さい領域でのエッチング速度がゲート間の間隔
が大きい領域でのエッチング速度より大きくなる現象
（以下「逆ＲＩＥ−Ｌａｇ」と称する）が生じることを
知得した。そこで、多結晶シリコン層のエッチング前
に、積極的に、ＲＩＥ−Ｌａｇ（ゲート間の間隔が小さ
い領域でのエッチング速度がゲート間の間隔が大きい領
域でのエッチング速度より小さくなる現象）を生じさせ
ることを想到した。そして、鋭意検討した結果、本願発
明者等は、かかるＲＩＥ−Ｌａｇを生じさせるエッチン
グ条件が存在することを知得した。かかるエッチング条
件で窒化物層、金属層およびバリア層をエッチングする
ことにより、多結晶シリコン層のエッチング前にＲＩＥ
−Ｌａｇを生じさせることができる。この状態で多結晶
シリコン層をエッチングすることにより、逆ＲＩＥ−Ｌ
ａｇが生じ、上記のＲＩＥ−Ｌａｇにより生じた多結晶
シリコン層の厚みの差を相殺することができる。その結
果、多結晶シリコン層のエッチング後のゲート絶縁層の
突き抜けを防止することができる。
結晶シリコン層のエッチング中に、ゲート（配線）間の
間隔が小さい領域でのエッチング速度がゲート間の間隔
が大きい領域でのエッチング速度より大きくなる現象
（以下「逆ＲＩＥ−Ｌａｇ」と称する）が生じることを
知得した。そこで、多結晶シリコン層のエッチング前
に、積極的に、ＲＩＥ−Ｌａｇ（ゲート間の間隔が小さ
い領域でのエッチング速度がゲート間の間隔が大きい領
域でのエッチング速度より小さくなる現象）を生じさせ
ることを想到した。そして、鋭意検討した結果、本願発
明者等は、かかるＲＩＥ−Ｌａｇを生じさせるエッチン
グ条件が存在することを知得した。かかるエッチング条
件で窒化物層、金属層およびバリア層をエッチングする
ことにより、多結晶シリコン層のエッチング前にＲＩＥ
−Ｌａｇを生じさせることができる。この状態で多結晶
シリコン層をエッチングすることにより、逆ＲＩＥ−Ｌ
ａｇが生じ、上記のＲＩＥ−Ｌａｇにより生じた多結晶
シリコン層の厚みの差を相殺することができる。その結
果、多結晶シリコン層のエッチング後のゲート絶縁層の
突き抜けを防止することができる。
【００４０】上記のエッチング条件では、たとえばＳＦ
6系のガスをプロセスガスとして使用する。そして２０
ｍＴｏｒｒ以下の低圧下あるいは基板温度を０℃程度に
維持した条件下でエッチングを行なうことが好ましい。
プラズマ方式としてはＥＣＲ−ＲＩＥやＩＣＰの使用が
効果的である。
6系のガスをプロセスガスとして使用する。そして２０
ｍＴｏｒｒ以下の低圧下あるいは基板温度を０℃程度に
維持した条件下でエッチングを行なうことが好ましい。
プラズマ方式としてはＥＣＲ−ＲＩＥやＩＣＰの使用が
効果的である。
【００４１】本願の発明者等は、上記のガスを用いるこ
とにより多結晶シリコン層のエッチング前にＲＩＥ−Ｌ
ａｇを積極的に生じさせることができることを知得し
た。
とにより多結晶シリコン層のエッチング前にＲＩＥ−Ｌ
ａｇを積極的に生じさせることができることを知得し
た。
【００４２】この発明に係る半導体装置の製造方法は、
さらに他の局面では、下記の各工程を備える。半導体基
板の主表面上にゲート絶縁層、不純物がドープされた多
結晶シリコン層からなる第１の層、金属層と金属化合物
層の少なくとも一方を含む第２の層および窒化物層を順
次形成する。窒化物層上に選択的にマスク層を形成す
る。マスク層をマスクとして窒化物層および第２の層を
エッチングする。マスク層を除去する。窒化物層をマス
クとして第１の層をエッチングする。
さらに他の局面では、下記の各工程を備える。半導体基
板の主表面上にゲート絶縁層、不純物がドープされた多
結晶シリコン層からなる第１の層、金属層と金属化合物
層の少なくとも一方を含む第２の層および窒化物層を順
次形成する。窒化物層上に選択的にマスク層を形成す
る。マスク層をマスクとして窒化物層および第２の層を
エッチングする。マスク層を除去する。窒化物層をマス
クとして第１の層をエッチングする。
【００４３】このようにマスク層をマスクとして窒化物
層および第２の層をエッチングすることにより、第１の
層のエッチング前に窒化物層の厚みが減少するのを防止
することができる。それにより、窒化物層の厚みを所定
値以上に保持することができ、ゲート電極と上層配線間
のリーク電流を阻止することができる。また、窒化物層
の初期の厚みを小さく設定することができ、スループッ
ト向上および基板中の不純物プロファイルの変動をも抑
制することができる。
層および第２の層をエッチングすることにより、第１の
層のエッチング前に窒化物層の厚みが減少するのを防止
することができる。それにより、窒化物層の厚みを所定
値以上に保持することができ、ゲート電極と上層配線間
のリーク電流を阻止することができる。また、窒化物層
の初期の厚みを小さく設定することができ、スループッ
ト向上および基板中の不純物プロファイルの変動をも抑
制することができる。
【００４４】上記の窒化物層および第２の層のエッチン
グは、好ましくは、酸素ガスと、ＣＦ4、ＣＨＦ3および
ＣＨ2Ｆ2からなる群から選ばれる少なくとも１種のガス
とを含む混合ガスを用いて行なわれる。
グは、好ましくは、酸素ガスと、ＣＦ4、ＣＨＦ3および
ＣＨ2Ｆ2からなる群から選ばれる少なくとも１種のガス
とを含む混合ガスを用いて行なわれる。
【００４５】このように窒化物層と第２の層のエッチン
グを同一の混合ガスを用いて行なえることを本願の発明
者等は知得した。それにより、工程数を低減することが
できる。
グを同一の混合ガスを用いて行なえることを本願の発明
者等は知得した。それにより、工程数を低減することが
できる。
【００４６】また、上記の第２の層のエッチング時の酸
素濃度は、好ましくは、窒化物層のエッチング時の酸素
濃度より高い。
素濃度は、好ましくは、窒化物層のエッチング時の酸素
濃度より高い。
【００４７】金属のフッ化物および酸化物の蒸気圧は高
いので、酸素の添加量を増やすことによって金属層や金
属化合物層を効率よくエッチングすることができる。こ
のことより、第２の層のエッチング時の酸素濃度を高め
ることにより、第２の層を効率的にエッチングすること
ができる。
いので、酸素の添加量を増やすことによって金属層や金
属化合物層を効率よくエッチングすることができる。こ
のことより、第２の層のエッチング時の酸素濃度を高め
ることにより、第２の層を効率的にエッチングすること
ができる。
【００４８】第２の層のエッチング時の酸素濃度は、好
ましくは、２０％以上である。本願の発明者等は、酸素
濃度を上記の範囲のものとすることにより、第２の層の
エッチングを効率的に行なうことができることを知得し
た。
ましくは、２０％以上である。本願の発明者等は、酸素
濃度を上記の範囲のものとすることにより、第２の層の
エッチングを効率的に行なうことができることを知得し
た。
【００４９】本発明に係る半導体装置の製造方法は、さ
らに他の局面では、下記の各工程を備える。半導体基板
の主表面上にゲート絶縁層、不純物がドープされた多結
晶シリコン層、該多結晶シリコン層中のシリコンあるい
は不純物が拡散するのを抑制するためのバリア層、金属
層および窒化物層を順次形成する。窒化物層、金属層お
よびバリア層を選択的にエッチングする。Ｎ、Ｎ2また
はＮを含む化合物の発光強度の変化を検知することによ
り、バリア層のエッチングの終点を検出する。バリア層
のエッチング終点検出後に多結晶シリコン層をエッチン
グする。
らに他の局面では、下記の各工程を備える。半導体基板
の主表面上にゲート絶縁層、不純物がドープされた多結
晶シリコン層、該多結晶シリコン層中のシリコンあるい
は不純物が拡散するのを抑制するためのバリア層、金属
層および窒化物層を順次形成する。窒化物層、金属層お
よびバリア層を選択的にエッチングする。Ｎ、Ｎ2また
はＮを含む化合物の発光強度の変化を検知することによ
り、バリア層のエッチングの終点を検出する。バリア層
のエッチング終点検出後に多結晶シリコン層をエッチン
グする。
【００５０】本願の発明者等は、バリア層下に多結晶シ
リコン層が存在する場合のバリア層のエッチングの終点
判定を行なう手法について鋭意検討した結果、たとえば
図２４に示すように、バリア層のエッチング中にＮ、Ｎ
2またはＮを含む化合物の発光強度が大きくなることを
知得した。よって、Ｎ、Ｎ2またはＮを含む化合物の発
光強度の変化をモニタすることにより、バリア層のエッ
チングの終点を確実に判定することができる。該判定の
後に多結晶シリコン層をエッチングすることにより、多
結晶シリコン層のエッチングが過剰に進行するのを回避
することができる。それにより、多結晶シリコン層の側
面がエッチングされのを阻止することができ、ゲート電
極の形状および寸法精度を向上することができる。
リコン層が存在する場合のバリア層のエッチングの終点
判定を行なう手法について鋭意検討した結果、たとえば
図２４に示すように、バリア層のエッチング中にＮ、Ｎ
2またはＮを含む化合物の発光強度が大きくなることを
知得した。よって、Ｎ、Ｎ2またはＮを含む化合物の発
光強度の変化をモニタすることにより、バリア層のエッ
チングの終点を確実に判定することができる。該判定の
後に多結晶シリコン層をエッチングすることにより、多
結晶シリコン層のエッチングが過剰に進行するのを回避
することができる。それにより、多結晶シリコン層の側
面がエッチングされのを阻止することができ、ゲート電
極の形状および寸法精度を向上することができる。
【００５１】上記のバリア層は、好ましくは、金属窒化
物層を含み、フッ素含有ガスを用いてエッチングされ
る。
物層を含み、フッ素含有ガスを用いてエッチングされ
る。
【００５２】この場合に、上述のエッチングの終点検出
は特に有用である。
は特に有用である。
【００５３】
【発明の実施の形態】以下、図１〜図２４を用いて、本
発明に係る半導体装置およびその製造方法について説明
する。
発明に係る半導体装置およびその製造方法について説明
する。
【００５４】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置に含まれるＭＯＳ（MetalOxi
de Semiconductor）トランジスタ８を示す断面図であ
る。
形態１における半導体装置に含まれるＭＯＳ（MetalOxi
de Semiconductor）トランジスタ８を示す断面図であ
る。
【００５５】図１に示すように、ＭＯＳトランジスタ８
は、ゲート電極７と、ゲート絶縁層２と、１対の不純物
領域９とを有する。ゲート電極７上には、セルフアライ
ンコンタクト用のシリコン窒化物層６が形成される。
は、ゲート電極７と、ゲート絶縁層２と、１対の不純物
領域９とを有する。ゲート電極７上には、セルフアライ
ンコンタクト用のシリコン窒化物層６が形成される。
【００５６】ゲート電極７は、多結晶シリコン層３と、
バリア層４と、金属層５とを含む。多結晶シリコン層３
の厚みはたとえば５０ｎｍ程度であり、多結晶シリコン
層３には導電性向上のためのリンやボロン等の不純物が
ドープされる。バリア層４は、多結晶シリコン層３中の
シリコンや不純物が金属層５中に拡散するのを抑制する
機能を有する。バリア層４は、酸化ルテニウム（ＲｕＯ
2）等の金属酸化物を含み、２０ｎｍ程度の厚みを有す
る。金属層５は、タングステン（Ｗ）、タンタル（Ｔ
ａ）あるいはモリブデン（Ｍｏ）等の高融点金属を含
み、たとえば８０ｎｍ程度の厚みを有する。
バリア層４と、金属層５とを含む。多結晶シリコン層３
の厚みはたとえば５０ｎｍ程度であり、多結晶シリコン
層３には導電性向上のためのリンやボロン等の不純物が
ドープされる。バリア層４は、多結晶シリコン層３中の
シリコンや不純物が金属層５中に拡散するのを抑制する
機能を有する。バリア層４は、酸化ルテニウム（ＲｕＯ
2）等の金属酸化物を含み、２０ｎｍ程度の厚みを有す
る。金属層５は、タングステン（Ｗ）、タンタル（Ｔ
ａ）あるいはモリブデン（Ｍｏ）等の高融点金属を含
み、たとえば８０ｎｍ程度の厚みを有する。
【００５７】ゲート絶縁層２は、たとえばシリコン酸化
物により構成され、２ｎｍ程度の厚みを有する。不純物
領域９は、たとえばソース／ドレインとして機能し、半
導体基板１の主表面に間隔をあけて形成される。
物により構成され、２ｎｍ程度の厚みを有する。不純物
領域９は、たとえばソース／ドレインとして機能し、半
導体基板１の主表面に間隔をあけて形成される。
【００５８】上記のように金属酸化物層をバリア層４と
して用いることにより、ゲート電極７のエッチングの際
に該エッチングを途中でストップさせることができる。
より詳しくは、バリア層４と金属層５あるいはバリア層
４と多結晶シリコン層３との界面において、エッチング
選択比の高い条件でエッチングを行なうことができる。
つまり、バリア層４あるいは多結晶シリコン層３をエッ
チングストッパとして機能させることができる。それに
より、上述のようにゲート電極７のエッチングを途中で
止めることができ、ゲート電極７のパターニングの際の
エッチングの制御性を向上させることができる。その結
果、ゲート絶縁層の表面で確実にゲート電極７のエッチ
ングをストップさせることができる。すなわち、ゲート
電極７のパターニングのためのエッチングの際にゲート
絶縁層２が選択的に除去されてしまうこと（ゲート絶縁
層２の突き抜け）を回避することができる。それによ
り、半導体装置の信頼性を向上させることができる。
して用いることにより、ゲート電極７のエッチングの際
に該エッチングを途中でストップさせることができる。
より詳しくは、バリア層４と金属層５あるいはバリア層
４と多結晶シリコン層３との界面において、エッチング
選択比の高い条件でエッチングを行なうことができる。
つまり、バリア層４あるいは多結晶シリコン層３をエッ
チングストッパとして機能させることができる。それに
より、上述のようにゲート電極７のエッチングを途中で
止めることができ、ゲート電極７のパターニングの際の
エッチングの制御性を向上させることができる。その結
果、ゲート絶縁層の表面で確実にゲート電極７のエッチ
ングをストップさせることができる。すなわち、ゲート
電極７のパターニングのためのエッチングの際にゲート
絶縁層２が選択的に除去されてしまうこと（ゲート絶縁
層２の突き抜け）を回避することができる。それによ
り、半導体装置の信頼性を向上させることができる。
【００５９】以下、図２〜図６を用いて、図１に示すゲ
ート電極７の形成方法とその変形例とについて説明す
る。
ート電極７の形成方法とその変形例とについて説明す
る。
【００６０】まず図２を参照して、半導体基板１の主表
面上に素子分離領域を形成した後、熱酸化法等を用いて
ゲート絶縁層２を形成する。ゲート絶縁層２上にＣＶＤ
（Chemical Vapor Deposition）法等を用いて多結晶シ
リコン層３を形成する。多結晶シリコン層３上に、スパ
ッタリング法等を用いて、バリア層４および金属層５を
形成する。金属層５上に、ＣＶＤ法等を用いて、シリコ
ン窒化物層６を形成する。シリコン窒化物層６上に、反
射防止層（ＡＲＣ層）１０およびフォトレジスト１１を
形成する。
面上に素子分離領域を形成した後、熱酸化法等を用いて
ゲート絶縁層２を形成する。ゲート絶縁層２上にＣＶＤ
（Chemical Vapor Deposition）法等を用いて多結晶シ
リコン層３を形成する。多結晶シリコン層３上に、スパ
ッタリング法等を用いて、バリア層４および金属層５を
形成する。金属層５上に、ＣＶＤ法等を用いて、シリコ
ン窒化物層６を形成する。シリコン窒化物層６上に、反
射防止層（ＡＲＣ層）１０およびフォトレジスト１１を
形成する。
【００６１】フォトレジスト１１を所定形状にパターニ
ングし、このパターニングされたフォトレジスト１１を
マスクとして反射防止層１０とシリコン窒化物層６とを
ＲＩＥ（Reactive Ion Etching）によりエッチングす
る。この状態が図３に示されている。
ングし、このパターニングされたフォトレジスト１１を
マスクとして反射防止層１０とシリコン窒化物層６とを
ＲＩＥ（Reactive Ion Etching）によりエッチングす
る。この状態が図３に示されている。
【００６２】次に、図４に示すように、フォトレジスト
１１をマスクとして金属層５をＲＩＥによりエッチング
する。金属層５がＷ層である場合、エッチングガスとし
ては、ＳＦ6ガスを使用する。このとき、金属層５が除
去された部分においてバリア層４が露出するが、バリア
層４がＲｕＯ2である場合には、バリア層４はＳＦ6プラ
ズマではエッチングされない。このときのエッチングの
選択比は約２０程度であった。
１１をマスクとして金属層５をＲＩＥによりエッチング
する。金属層５がＷ層である場合、エッチングガスとし
ては、ＳＦ6ガスを使用する。このとき、金属層５が除
去された部分においてバリア層４が露出するが、バリア
層４がＲｕＯ2である場合には、バリア層４はＳＦ6プラ
ズマではエッチングされない。このときのエッチングの
選択比は約２０程度であった。
【００６３】金属層５を完全にエッチングして所定のパ
ターンが得られた後、放電を停止し、ガスをＳＦ6から
Ｏ2に変更する。そして、Ｏ2ガスプラズマによりバリア
層５のエッチングを行なう。それにより、図５に示す状
態が得られる。Ｏ2ガスプラズマは下地の多結晶シリコ
ン層３とはほとんど反応しないためバリア層４のみをエ
ッチングすることができた。このときのエッチング選択
比は１００以上であった。
ターンが得られた後、放電を停止し、ガスをＳＦ6から
Ｏ2に変更する。そして、Ｏ2ガスプラズマによりバリア
層５のエッチングを行なう。それにより、図５に示す状
態が得られる。Ｏ2ガスプラズマは下地の多結晶シリコ
ン層３とはほとんど反応しないためバリア層４のみをエ
ッチングすることができた。このときのエッチング選択
比は１００以上であった。
【００６４】バリア層４を所定のパターンに加工した
後、放電を停止し、フォトレジスト１１および反射防止
層１０を除去する。その後、ガスをＯ2からＨＢｒとＯ2
の混合ガスに変更する。Ｏ2の濃度は５％に設定した。
このＨＢｒ／Ｏ2プラズマにより、図６に示すように、
多結晶シリコン層３をエッチングする。それにより、ゲ
ート絶縁層２の表面を露出させる。ＨＢｒ／Ｏ2プラズ
マではゲート絶縁層２はほとんどエッチングされないの
で、極めて薄い厚みのゲート絶縁層２上で多結晶シリコ
ン層３をパターニングすることができる。
後、放電を停止し、フォトレジスト１１および反射防止
層１０を除去する。その後、ガスをＯ2からＨＢｒとＯ2
の混合ガスに変更する。Ｏ2の濃度は５％に設定した。
このＨＢｒ／Ｏ2プラズマにより、図６に示すように、
多結晶シリコン層３をエッチングする。それにより、ゲ
ート絶縁層２の表面を露出させる。ＨＢｒ／Ｏ2プラズ
マではゲート絶縁層２はほとんどエッチングされないの
で、極めて薄い厚みのゲート絶縁層２上で多結晶シリコ
ン層３をパターニングすることができる。
【００６５】なお、上述の手法では金属層５のエッチン
グにＳＦ6ガスを使用したが、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8
等の他のフッ素含有ガスおよびこれらの混合ガスを用い
てもよい。また、これらのガスに不活性ガスや微量のＯ
2、Ｎ2、ＣＯガスを添加してもよい。バリア層４のエッ
チングに用いられるガスは、Ｏ2ガスが主成分のガスで
あればよく、下地の多結晶シリコン層３に対するエッチ
ング選択比が１０以上であればＯ2ガスに任意のガスを
添加してもよい。また、多結晶シリコン層３のエッチン
グガスとしては、Ｃｌ2／Ｏ2、ＨＢｒ／Ｃｌ2／Ｏ2等を
使用してもよい。
グにＳＦ6ガスを使用したが、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8
等の他のフッ素含有ガスおよびこれらの混合ガスを用い
てもよい。また、これらのガスに不活性ガスや微量のＯ
2、Ｎ2、ＣＯガスを添加してもよい。バリア層４のエッ
チングに用いられるガスは、Ｏ2ガスが主成分のガスで
あればよく、下地の多結晶シリコン層３に対するエッチ
ング選択比が１０以上であればＯ2ガスに任意のガスを
添加してもよい。また、多結晶シリコン層３のエッチン
グガスとしては、Ｃｌ2／Ｏ2、ＨＢｒ／Ｃｌ2／Ｏ2等を
使用してもよい。
【００６６】次に、ゲート電極７の形成方法の他の手法
について説明する。本手法では、バリア層４を窒化チタ
ン（ＴｉＮ）で構成し、金属層５をタングステン（Ｗ）
で構成する。それ以外の構造に関しては図１に示す場合
と同様である。
について説明する。本手法では、バリア層４を窒化チタ
ン（ＴｉＮ）で構成し、金属層５をタングステン（Ｗ）
で構成する。それ以外の構造に関しては図１に示す場合
と同様である。
【００６７】前述の手法と同様の工程を経て図３に示す
状態を得た後、ＣＯガスを用いて金属層５のエッチング
を行なう。このとき、バリア層４とのエッチング選択比
は３５であるので、図４に示すように、金属層５だけを
所望のパターンにエッチングすることができる。
状態を得た後、ＣＯガスを用いて金属層５のエッチング
を行なう。このとき、バリア層４とのエッチング選択比
は３５であるので、図４に示すように、金属層５だけを
所望のパターンにエッチングすることができる。
【００６８】次に、ガスを多結晶シリコン層３のエッチ
ングガスに入換え、バリア層４および多結晶シリコン層
３を一括してエッチングする。ＨＢｒもしくはＣｌ2を
含有するガス系であればバリア層４を多結晶シリコン層
３と同様にエッチングすることができる。具体的には、
ＨＢｒ／Ｃｌ2／Ｏ2を含む混合ガス系を使用した。ガス
流量比は、６０／３０／１０％に設定する。このガスは
下地のゲート絶縁層２とほとんど反応しないので、ゲー
ト絶縁層２の厚みが極めて薄い場合であってもその上で
ゲートパターン形成が可能である。
ングガスに入換え、バリア層４および多結晶シリコン層
３を一括してエッチングする。ＨＢｒもしくはＣｌ2を
含有するガス系であればバリア層４を多結晶シリコン層
３と同様にエッチングすることができる。具体的には、
ＨＢｒ／Ｃｌ2／Ｏ2を含む混合ガス系を使用した。ガス
流量比は、６０／３０／１０％に設定する。このガスは
下地のゲート絶縁層２とほとんど反応しないので、ゲー
ト絶縁層２の厚みが極めて薄い場合であってもその上で
ゲートパターン形成が可能である。
【００６９】なお、本手法では、Ｗ層を金属層５として
使用したが、ＣＯガスでエッチング可能なＴａ層やＭｏ
層を金属層５として使用してもよい。また、エッチング
ガスとしてはＣＯガスが主成分であるガスを使用するこ
とができ、バリア層４に対するエッチング選択比が１０
以上を確保できれば任意のガスをＣＯガスに添加するこ
とも考えられる。また、バリア層４および多結晶シリコ
ン層３のエッチングガスとしては、Ｃｌ2／Ｏ2、ＨＢｒ
／Ｏ2等を使用することもできる。
使用したが、ＣＯガスでエッチング可能なＴａ層やＭｏ
層を金属層５として使用してもよい。また、エッチング
ガスとしてはＣＯガスが主成分であるガスを使用するこ
とができ、バリア層４に対するエッチング選択比が１０
以上を確保できれば任意のガスをＣＯガスに添加するこ
とも考えられる。また、バリア層４および多結晶シリコ
ン層３のエッチングガスとしては、Ｃｌ2／Ｏ2、ＨＢｒ
／Ｏ2等を使用することもできる。
【００７０】次に、さらに他の手法について説明する。
本手法では、バリア層４としてＷＮ層を使用し、金属層
５としてＷ層を使用する。それ以外の構成に関しては図
１に示す場合と同様である。
本手法では、バリア層４としてＷＮ層を使用し、金属層
５としてＷ層を使用する。それ以外の構成に関しては図
１に示す場合と同様である。
【００７１】本手法においても、上述の各手法の場合と
同様の工程を経て図３に示す状態を得る。この状態で、
ＣＯガスプラズマにより金属層５とバリア層４とを一括
してエッチングする。ＣＯガスプラズマは多結晶シリコ
ン層３とはほとんど反応しないため、図５に示すよう
に、多結晶シリコン層３上で金属層５とバリア層４とを
所望のパターンに形成できる。多結晶シリコン層３に対
するエッチング選択比は５０程度である。
同様の工程を経て図３に示す状態を得る。この状態で、
ＣＯガスプラズマにより金属層５とバリア層４とを一括
してエッチングする。ＣＯガスプラズマは多結晶シリコ
ン層３とはほとんど反応しないため、図５に示すよう
に、多結晶シリコン層３上で金属層５とバリア層４とを
所望のパターンに形成できる。多結晶シリコン層３に対
するエッチング選択比は５０程度である。
【００７２】次に、ガスを多結晶シリコン層３のエッチ
ングガスに入換え、図６に示すように、多結晶シリコン
層３をエッチングする。このエッチングには、前述の手
法の場合と同様の混合ガスを使用することができる。
ングガスに入換え、図６に示すように、多結晶シリコン
層３をエッチングする。このエッチングには、前述の手
法の場合と同様の混合ガスを使用することができる。
【００７３】なお、本手法では、金属層５としてＷ層を
使用し、バリア層４としてＷＮ層を使用したが、ＣＯガ
スでエッチング可能な任意の材質を金属層５およびバリ
ア層４として選択することができる。たとえば、金属層
５としてＴａ層やＭｏ層を使用することができ、バリア
層４としてＴａＮ層やＭｏＮ層を使用することができ
る。
使用し、バリア層４としてＷＮ層を使用したが、ＣＯガ
スでエッチング可能な任意の材質を金属層５およびバリ
ア層４として選択することができる。たとえば、金属層
５としてＴａ層やＭｏ層を使用することができ、バリア
層４としてＴａＮ層やＭｏＮ層を使用することができ
る。
【００７４】以上のように、本実施の形態では、ゲート
電極７のエッチングの途中で該エッチングを止めること
ができるので、エッチングの制御性を向上することがで
きる。それにより、ゲート絶縁層２の突き抜け等を抑制
でき、半導体装置の信頼性を向上することかできる。
電極７のエッチングの途中で該エッチングを止めること
ができるので、エッチングの制御性を向上することがで
きる。それにより、ゲート絶縁層２の突き抜け等を抑制
でき、半導体装置の信頼性を向上することかできる。
【００７５】（実施の形態２）次に、図７〜図１１を用
いて、この発明の実施の形態２について説明する。図７
は、この発明の実施の形態２における半導体装置の一部
を示す断面図である。
いて、この発明の実施の形態２について説明する。図７
は、この発明の実施の形態２における半導体装置の一部
を示す断面図である。
【００７６】図７に示すように、本実施の形態２では、
ゲート電極７の側面をテーパ形状にしている。より詳し
くは、ゲート電極７は、上面（金属層５の上面）に向か
うにつれて徐々に幅が小さくなるテーパ形状を有する。
ゲート電極７を覆うようにたとえばＢＰＴＥＯＳ（Boro
Phospho Tetra Etyle Ortho Silicate）等からなる層
間絶縁層１２が形成される。
ゲート電極７の側面をテーパ形状にしている。より詳し
くは、ゲート電極７は、上面（金属層５の上面）に向か
うにつれて徐々に幅が小さくなるテーパ形状を有する。
ゲート電極７を覆うようにたとえばＢＰＴＥＯＳ（Boro
Phospho Tetra Etyle Ortho Silicate）等からなる層
間絶縁層１２が形成される。
【００７７】ゲート電極７の側面をテーパ形状とするこ
とにより、ゲート電極７間に層間絶縁層１２を埋込みや
すくなる。そればかりでなく、ゲート電極７間に位置す
る層間絶縁層１２中にボイドが発生することを抑制する
ことができる。それにより、半導体装置の信頼性を向上
することができる。
とにより、ゲート電極７間に層間絶縁層１２を埋込みや
すくなる。そればかりでなく、ゲート電極７間に位置す
る層間絶縁層１２中にボイドが発生することを抑制する
ことができる。それにより、半導体装置の信頼性を向上
することができる。
【００７８】次に、図８を用いて、図７に示す半導体装
置の製造方法について説明する。前述の実施の形態の場
合と同様の手法で半導体基板１上に金属層５までを堆積
し、この金属層５上にフォトレジスト１１を塗布する。
なお、フォトレジスト１１と金属層５間にシリコン窒化
物層や反射防止層を形成してもよい。また、金属層５と
してはＷ層を使用し、バリア層４としてはＷＮ層を使用
する。
置の製造方法について説明する。前述の実施の形態の場
合と同様の手法で半導体基板１上に金属層５までを堆積
し、この金属層５上にフォトレジスト１１を塗布する。
なお、フォトレジスト１１と金属層５間にシリコン窒化
物層や反射防止層を形成してもよい。また、金属層５と
してはＷ層を使用し、バリア層４としてはＷＮ層を使用
する。
【００７９】金属層５上でフォトレジスト１１を所望の
形状にパターンにした後、このフォトレジスト１１を用
いて金属層５、バリア層４および多結晶シリコン層３を
順次エッチングする。エッチングガスとしては、Ｃ4Ｆ8
ガスとＯ2ガスとの混合ガスを用いることができる。こ
のガスを用いて各層をエッチングすることにより、図８
に示すように各層の側面をテーパ形状にすることができ
る。なお、多結晶シリコン層３のエッチングガスとし
て、Ｃｌ2／Ｏ2あるいはＨＢｒ／Ｃｌ2／Ｏ2を用いるこ
とができる。
形状にパターンにした後、このフォトレジスト１１を用
いて金属層５、バリア層４および多結晶シリコン層３を
順次エッチングする。エッチングガスとしては、Ｃ4Ｆ8
ガスとＯ2ガスとの混合ガスを用いることができる。こ
のガスを用いて各層をエッチングすることにより、図８
に示すように各層の側面をテーパ形状にすることができ
る。なお、多結晶シリコン層３のエッチングガスとし
て、Ｃｌ2／Ｏ2あるいはＨＢｒ／Ｃｌ2／Ｏ2を用いるこ
とができる。
【００８０】本願の発明者等は、ゲート電極７間への層
間絶縁層１２の充填をより容易にすべく、ゲート電極７
の側面の傾斜角（テーパ角）θの制御方法について検討
した。その結果、図１１に示すようにテーパ角θがエッ
チングガス中のＯ2ガスの流量に依存することを知得し
た。すなわち、図１１に示すように、Ｏ2の流量比を制
御することによりテーパ角θを制御することができる。
より具体的には、Ｏ2の流量比を低減することによって
テーパ角θを増大させることができる。このようにテー
パ角θを適切に調整（たとえば９２°〜９５°）するこ
とにより、ゲート電極７間への層間絶縁層１２の埋込み
をより容易に行なうことができるものと考えられる。
間絶縁層１２の充填をより容易にすべく、ゲート電極７
の側面の傾斜角（テーパ角）θの制御方法について検討
した。その結果、図１１に示すようにテーパ角θがエッ
チングガス中のＯ2ガスの流量に依存することを知得し
た。すなわち、図１１に示すように、Ｏ2の流量比を制
御することによりテーパ角θを制御することができる。
より具体的には、Ｏ2の流量比を低減することによって
テーパ角θを増大させることができる。このようにテー
パ角θを適切に調整（たとえば９２°〜９５°）するこ
とにより、ゲート電極７間への層間絶縁層１２の埋込み
をより容易に行なうことができるものと考えられる。
【００８１】次に、図９および図１０を用いて、本実施
の形態２の変形例について説明する。図９は、本実施の
形態２の変形例における半導体装置の一部を示す断面図
である。
の形態２の変形例について説明する。図９は、本実施の
形態２の変形例における半導体装置の一部を示す断面図
である。
【００８２】図９に示すように、本変形例では、金属層
５とバリア層４の側面のみをテーパ形状としている。こ
の場合においても、上述の場合と同様の効果を期待する
ことができる。
５とバリア層４の側面のみをテーパ形状としている。こ
の場合においても、上述の場合と同様の効果を期待する
ことができる。
【００８３】次に、図１０を用いて、本変形例の製造方
法について説明する。本変形例では、Ｃ4Ｆ8ガスとＯ2
ガスを用いて金属層５とバリア層４のみをテーパエッチ
ングする。その後、Ｃｌ2／Ｏ2、ＨＢｒ／Ｃｌ2／Ｏ2等
のガスを用いて多結晶シリコン層３をエッチングする。
それにより、図１０に示す状態が得られる。
法について説明する。本変形例では、Ｃ4Ｆ8ガスとＯ2
ガスを用いて金属層５とバリア層４のみをテーパエッチ
ングする。その後、Ｃｌ2／Ｏ2、ＨＢｒ／Ｃｌ2／Ｏ2等
のガスを用いて多結晶シリコン層３をエッチングする。
それにより、図１０に示す状態が得られる。
【００８４】なお、Ｃ4Ｆ8ガスの代わりにＣ5Ｆ8、Ｃ3
Ｆ6、Ｃ3Ｆ8、Ｃ2Ｆ6、ＣＨＦ3、ＣＨ2Ｆ2、ＣＦ4等の
フロン系ガスを使用することもできる。また、フロン系
のガスと酸素ガスとの混合ガスにＡｒ，Ｈｅ等の不活性
ガスを添加してもよい。
Ｆ6、Ｃ3Ｆ8、Ｃ2Ｆ6、ＣＨＦ3、ＣＨ2Ｆ2、ＣＦ4等の
フロン系ガスを使用することもできる。また、フロン系
のガスと酸素ガスとの混合ガスにＡｒ，Ｈｅ等の不活性
ガスを添加してもよい。
【００８５】（実施の形態３）次に、図１２〜図１５を
用いて、本発明の実施の形態３とその変形例とについて
説明する。図１２と図１３は、本発明の実施の形態３に
おける半導体装置の製造方法の特徴的な第１および第２
工程を示す断面図である。
用いて、本発明の実施の形態３とその変形例とについて
説明する。図１２と図１３は、本発明の実施の形態３に
おける半導体装置の製造方法の特徴的な第１および第２
工程を示す断面図である。
【００８６】まず、実施の形態１の場合と同様の工程を
経て反射防止層１０までを形成し、この反射防止層１０
上に５８５ｎｍ程度の厚みのフォトレジスト１１を形成
する。なお、金属層５としてはたとえばＷ層を用い、バ
リア層４としてはたとえばＴａＮ層やＷＮ層等の金属窒
化物層を用いる。
経て反射防止層１０までを形成し、この反射防止層１０
上に５８５ｎｍ程度の厚みのフォトレジスト１１を形成
する。なお、金属層５としてはたとえばＷ層を用い、バ
リア層４としてはたとえばＴａＮ層やＷＮ層等の金属窒
化物層を用いる。
【００８７】フォトレジスト１１をパターニングした
後、図１２に示すように、このフォトレジスト１１を用
いて反射防止層１０（８０ｎｍ程度の厚み）およびシリ
コン窒化物層６（１００ｎｍ程度の厚み）のエッチング
を行なう。このエッチングにＥＣＲ（Electron Cyclotr
on Resonance）−ＲＩＥやＩＣＰ（Inductively Couple
d Plasma）等の高密度プラズマを用いる。また、エッチ
ングガスとして、ＣＦ4、Ｃ4Ｆ8、Ｃ3Ｆ6等のフロン系
ガスを用いる。より具体的には、ＥＣＲ−ＲＩＥを用い
て、ＣＦ4／Ａｒ／Ｏ2＝２０／１００／２ｓｃｃｍ、圧
力１〜４ｍＴｏｒｒ、Ｐμ波＝８００Ｗ〜１３００Ｗ、
Ｐ（バイアス）＝３００Ｗ〜８００Ｗの条件でエッチン
グする。この際、金属層５とのエッチング選択比が小さ
くなるような条件にすることが好ましい。
後、図１２に示すように、このフォトレジスト１１を用
いて反射防止層１０（８０ｎｍ程度の厚み）およびシリ
コン窒化物層６（１００ｎｍ程度の厚み）のエッチング
を行なう。このエッチングにＥＣＲ（Electron Cyclotr
on Resonance）−ＲＩＥやＩＣＰ（Inductively Couple
d Plasma）等の高密度プラズマを用いる。また、エッチ
ングガスとして、ＣＦ4、Ｃ4Ｆ8、Ｃ3Ｆ6等のフロン系
ガスを用いる。より具体的には、ＥＣＲ−ＲＩＥを用い
て、ＣＦ4／Ａｒ／Ｏ2＝２０／１００／２ｓｃｃｍ、圧
力１〜４ｍＴｏｒｒ、Ｐμ波＝８００Ｗ〜１３００Ｗ、
Ｐ（バイアス）＝３００Ｗ〜８００Ｗの条件でエッチン
グする。この際、金属層５とのエッチング選択比が小さ
くなるような条件にすることが好ましい。
【００８８】しかし、この条件では、十分に金属層５を
エッチングしきれない。それは、金属層５とのエッチン
グ選択比が低い条件（たとえばＯ2流量が３％〜１０％
である条件や、ＣＦ4流量が２５％以上となる条件）で
はフォトレジスト１１も金属層５と同様にエッチングさ
れるので、金属層５をすべてエッチングする前にフォト
レジスト１１が消失してしまうからである。したがっ
て、シリコン窒化物層６のエッチングでは、金属層５を
所定量Ｄ（たとえば２０ｎｍ程度）だけエッチングした
段階でエッチングを終了する。つまり、適度な量のオー
バーエッチングを行なった後にシリコン窒化物層６のエ
ッチングを終了する。
エッチングしきれない。それは、金属層５とのエッチン
グ選択比が低い条件（たとえばＯ2流量が３％〜１０％
である条件や、ＣＦ4流量が２５％以上となる条件）で
はフォトレジスト１１も金属層５と同様にエッチングさ
れるので、金属層５をすべてエッチングする前にフォト
レジスト１１が消失してしまうからである。したがっ
て、シリコン窒化物層６のエッチングでは、金属層５を
所定量Ｄ（たとえば２０ｎｍ程度）だけエッチングした
段階でエッチングを終了する。つまり、適度な量のオー
バーエッチングを行なった後にシリコン窒化物層６のエ
ッチングを終了する。
【００８９】その後、シリコン窒化物層６のエッチング
とｉｎ−ｓｉｔｕで酸素（Ｏ2）放電を行なう。条件
は、たとえばＯ2＝７００ｓｃｃｍ、１０ｍＴｏｒｒ、
Ｐμ波＝８００〜１３００Ｗ、Ｐ（バイアス）＝０〜１
５０Ｗ、処理時間３０ｓｅｃ〜９０ｓｅｃである。この
とき、ｉｎ−ｓｉｔｕで処理することが重要である。こ
れにより、シリコン窒化物層６のエッチング時に生成し
たチャンバ内の残留フッ素およびチャンバ内壁に付着し
たポリマーの再解離により生成されるフッ素ラジカルに
より金属層５およびバリア層４をエッチングすることが
できる（図１３参照）。このとき、フッ素の供給源であ
るポリマーが有限であるので、多結晶シリコン層３の削
れを抑えることができる（＜１０ｎｍ）。なお、このと
きフォトレジスト１１も除去される。
とｉｎ−ｓｉｔｕで酸素（Ｏ2）放電を行なう。条件
は、たとえばＯ2＝７００ｓｃｃｍ、１０ｍＴｏｒｒ、
Ｐμ波＝８００〜１３００Ｗ、Ｐ（バイアス）＝０〜１
５０Ｗ、処理時間３０ｓｅｃ〜９０ｓｅｃである。この
とき、ｉｎ−ｓｉｔｕで処理することが重要である。こ
れにより、シリコン窒化物層６のエッチング時に生成し
たチャンバ内の残留フッ素およびチャンバ内壁に付着し
たポリマーの再解離により生成されるフッ素ラジカルに
より金属層５およびバリア層４をエッチングすることが
できる（図１３参照）。このとき、フッ素の供給源であ
るポリマーが有限であるので、多結晶シリコン層３の削
れを抑えることができる（＜１０ｎｍ）。なお、このと
きフォトレジスト１１も除去される。
【００９０】その後、フォトレジスト１１の除去および
洗浄プロセスを行なった後、多結晶シリコンエッチャー
を用いて多結晶シリコン層３をエッチングする。このと
き、前述の各実施の形態において述べたように、ゲート
絶縁層２に対し高い選択比の条件で多結晶シリコン層３
をエッチングすることができるため、ゲート絶縁層２の
厚みが薄い場合においてもゲート絶縁層２表面上で安定
して多結晶シリコン層３のエッチングを止めることがで
きる。
洗浄プロセスを行なった後、多結晶シリコンエッチャー
を用いて多結晶シリコン層３をエッチングする。このと
き、前述の各実施の形態において述べたように、ゲート
絶縁層２に対し高い選択比の条件で多結晶シリコン層３
をエッチングすることができるため、ゲート絶縁層２の
厚みが薄い場合においてもゲート絶縁層２表面上で安定
して多結晶シリコン層３のエッチングを止めることがで
きる。
【００９１】以上のように、本実施の形態の方法によれ
ば、ゲート絶縁層２を突き抜けることなくゲート電極を
パターニングすることができる。それにより、半導体装
置の歩留まりおよび信頼性を向上することができる。ま
た、シリコン窒化物層６のエッチングとｉｎ−ｓｉｔｕ
で酸素放電を行なうことにより金属層５およびバリアメ
タル層４をエッチングすることができるので、工程を簡
略化することができる。そのため、製造コストを低減す
ることができる。
ば、ゲート絶縁層２を突き抜けることなくゲート電極を
パターニングすることができる。それにより、半導体装
置の歩留まりおよび信頼性を向上することができる。ま
た、シリコン窒化物層６のエッチングとｉｎ−ｓｉｔｕ
で酸素放電を行なうことにより金属層５およびバリアメ
タル層４をエッチングすることができるので、工程を簡
略化することができる。そのため、製造コストを低減す
ることができる。
【００９２】次に、図１４および図１５を用いて、本実
施の形態３の変形例について説明する。
施の形態３の変形例について説明する。
【００９３】半導体装置においては、図１４に示すよう
に、ゲート（配線）パターン１５が密な領域１３と、ゲ
ートパターン１５が疎な領域１４とが存在する。これら
の領域におけるゲート寸法差は、回路動作の性能向上の
ため、小さいことが要求される。
に、ゲート（配線）パターン１５が密な領域１３と、ゲ
ートパターン１５が疎な領域１４とが存在する。これら
の領域におけるゲート寸法差は、回路動作の性能向上の
ため、小さいことが要求される。
【００９４】図１５に示すように、従来のＲＩＥによる
エッチングでは、ゲート間の間隔Ｓの変化によるゲート
パターンの寸法差が大きくなっていた。そこで、本願発
明者等はかかる寸法差を低減すべく検討したところ、低
圧条件（１〜１０ｍＴｏｒｒ）で前述のエッチングを行
なうことを想到した。このように低圧条件下でエッチン
グを行なうことにより、広い領域（オープンスペース）
へのデポジションの供給過剰を抑制することができ、配
線パターンの密度差による寸法差を低減することができ
る。
エッチングでは、ゲート間の間隔Ｓの変化によるゲート
パターンの寸法差が大きくなっていた。そこで、本願発
明者等はかかる寸法差を低減すべく検討したところ、低
圧条件（１〜１０ｍＴｏｒｒ）で前述のエッチングを行
なうことを想到した。このように低圧条件下でエッチン
グを行なうことにより、広い領域（オープンスペース）
へのデポジションの供給過剰を抑制することができ、配
線パターンの密度差による寸法差を低減することができ
る。
【００９５】（実施の形態４）次に、図１６および図１
７を用いて、本発明の実施の形態４について説明する。
図１６および図１７は、本発明の実施の形態４における
半導体装置の製造方法の特徴的な第１および第２工程を
示す断面図である。
７を用いて、本発明の実施の形態４について説明する。
図１６および図１７は、本発明の実施の形態４における
半導体装置の製造方法の特徴的な第１および第２工程を
示す断面図である。
【００９６】まず、実施の形態１の場合と同様の方法で
フォトレジスト１１までを形成し、このフォトレジスト
１１を所定形状にパターンにする。なお、本実施の形態
４では、金属層５としてたとえばＷ層を使用し、バリア
層４としてたとえばＷＮ層を使用し、反射防止層１０と
して有機材料からなる層を使用する。
フォトレジスト１１までを形成し、このフォトレジスト
１１を所定形状にパターンにする。なお、本実施の形態
４では、金属層５としてたとえばＷ層を使用し、バリア
層４としてたとえばＷＮ層を使用し、反射防止層１０と
して有機材料からなる層を使用する。
【００９７】図１６に示すように、フォトレジスト１１
をマスクとして反射防止層１０をエッチングする。エッ
チングガスとしては、ＣＦｘ（フロロカーボン系）、Ｏ
2等のガスを使用する。そして、低温（０℃以下）で上
記のエッチングを行なう。それにより、ゲートパターン
の疎密差に起因するゲート寸法差を低減し、かつ逆ＲＩ
Ｅ−Ｌａｇの解消を期待することができる。ここで、Ｒ
ＩＥ−Ｌａｇとは、ゲート（配線）パターン間隔が大き
い領域でのエッチング速度が、ゲート（配線）パターン
間隔が狭い領域でのエッチング速度よりも大きい現象の
ことをいう。また、逆ＲＩＥ−Ｌａｇとは、これとは逆
の現象をいう。
をマスクとして反射防止層１０をエッチングする。エッ
チングガスとしては、ＣＦｘ（フロロカーボン系）、Ｏ
2等のガスを使用する。そして、低温（０℃以下）で上
記のエッチングを行なう。それにより、ゲートパターン
の疎密差に起因するゲート寸法差を低減し、かつ逆ＲＩ
Ｅ−Ｌａｇの解消を期待することができる。ここで、Ｒ
ＩＥ−Ｌａｇとは、ゲート（配線）パターン間隔が大き
い領域でのエッチング速度が、ゲート（配線）パターン
間隔が狭い領域でのエッチング速度よりも大きい現象の
ことをいう。また、逆ＲＩＥ−Ｌａｇとは、これとは逆
の現象をいう。
【００９８】上記のように低温でエッチングを行なうこ
とにより、ラジカル種の基板上への吸着確率を増大させ
ることができ、ラジカル供給量のパターン依存性を低下
させることができる。それにより、反射防止層１０のエ
ッチング後のシリコン窒化膜６の厚みｔ１を、ゲートパ
ターン間隔の変化に関係なく均一に制御することができ
る。その後、フォトレジスト１１をマスクとして用い
て、シリコン窒化物層６からバリア層４までを同一チャ
ンバ内でエッチングする。このエッチングも、低温（０
℃以下）で行なう。エッチングガスとしては、反射防止
層１０のエッチングに用いたものと同じガスを用いる。
それにより、図１７に示すように、シリコン窒化物層
６、金属層５およびバリア層４をエッチングすることが
できる。
とにより、ラジカル種の基板上への吸着確率を増大させ
ることができ、ラジカル供給量のパターン依存性を低下
させることができる。それにより、反射防止層１０のエ
ッチング後のシリコン窒化膜６の厚みｔ１を、ゲートパ
ターン間隔の変化に関係なく均一に制御することができ
る。その後、フォトレジスト１１をマスクとして用い
て、シリコン窒化物層６からバリア層４までを同一チャ
ンバ内でエッチングする。このエッチングも、低温（０
℃以下）で行なう。エッチングガスとしては、反射防止
層１０のエッチングに用いたものと同じガスを用いる。
それにより、図１７に示すように、シリコン窒化物層
６、金属層５およびバリア層４をエッチングすることが
できる。
【００９９】この場合も、低温でエッチングを行なって
いるので、パターンの疎密差に起因するゲートの寸法差
を低減し、かつ逆ＲＩＥ−Ｌａｇを解消することができ
る。また、上記のエッチングガスを用いることにより、
多結晶シリコン層３に対するエッチング選択比を大きく
することもできる。その結果、多結晶シリコン層３の厚
みｔ２のばらつきを抑制し、かつ厚みｔ２を比較的大き
く確保することができる。
いるので、パターンの疎密差に起因するゲートの寸法差
を低減し、かつ逆ＲＩＥ−Ｌａｇを解消することができ
る。また、上記のエッチングガスを用いることにより、
多結晶シリコン層３に対するエッチング選択比を大きく
することもできる。その結果、多結晶シリコン層３の厚
みｔ２のばらつきを抑制し、かつ厚みｔ２を比較的大き
く確保することができる。
【０１００】その後、フォトレジスト１１を除去し、ウ
エット洗浄を行なう。そして、多結晶シリコンエッチャ
ーを用いて多結晶シリコン層３をエッチングする。この
とき、多結晶シリコン層３の厚みｔ２がほぼ均一である
ため、制御よくゲート絶縁層２でエッチングを止めるこ
とができる。それにより、ゲート絶縁層２の突き抜けを
防止することができ、半導体装置の信頼性を向上するこ
とができる。
エット洗浄を行なう。そして、多結晶シリコンエッチャ
ーを用いて多結晶シリコン層３をエッチングする。この
とき、多結晶シリコン層３の厚みｔ２がほぼ均一である
ため、制御よくゲート絶縁層２でエッチングを止めるこ
とができる。それにより、ゲート絶縁層２の突き抜けを
防止することができ、半導体装置の信頼性を向上するこ
とができる。
【０１０１】なお、シリコン窒化物層６から多結晶シリ
コン層３までのエッチングは、ＥＣＲ型ドライエッチン
グ装置や平行平板型ドライエッチング装置を用いて行な
うことができる。
コン層３までのエッチングは、ＥＣＲ型ドライエッチン
グ装置や平行平板型ドライエッチング装置を用いて行な
うことができる。
【０１０２】（実施の形態５）次に、図１８〜図２１を
用いて、この発明の実施の形態５について説明する。図
１８〜図２１は、本発明の実施の形態５における半導体
装置の製造方法の特徴的な第１工程〜第４工程を示す断
面図である。
用いて、この発明の実施の形態５について説明する。図
１８〜図２１は、本発明の実施の形態５における半導体
装置の製造方法の特徴的な第１工程〜第４工程を示す断
面図である。
【０１０３】本実施の形態においても、実施の形態１の
場合と同様の手法でフォトレジスト１１までを形成す
る。なお、シリコン窒化物層６の厚みは７０ｎｍ程度で
ある。金属層５は、たとえばＷ層により構成され、４０
ｎｍ程度の厚みを有する。バリア層４は、たとえばＷＮ
層により構成され、５ｎｍ程度の厚みを有する。多結晶
シリコン層３の厚みはたとえば６０〜１００ｎｍ程度で
ある。ゲート絶縁層２の厚みは、たとえば３ｎｍ程度で
ある。
場合と同様の手法でフォトレジスト１１までを形成す
る。なお、シリコン窒化物層６の厚みは７０ｎｍ程度で
ある。金属層５は、たとえばＷ層により構成され、４０
ｎｍ程度の厚みを有する。バリア層４は、たとえばＷＮ
層により構成され、５ｎｍ程度の厚みを有する。多結晶
シリコン層３の厚みはたとえば６０〜１００ｎｍ程度で
ある。ゲート絶縁層２の厚みは、たとえば３ｎｍ程度で
ある。
【０１０４】フォトレジスト１１を所定形状にパターニ
ングした後、このフォトレジスト１１をマスクとして反
射防止層１０をエッチングする。その後、シリコン窒化
物層６、金属層５およびバリア層４を、フォトレジスト
１１をマスクとしてエッチングする。このとき、故意に
ＲＩＥ−Ｌａｇを発生させる条件でエッチングを行な
う。
ングした後、このフォトレジスト１１をマスクとして反
射防止層１０をエッチングする。その後、シリコン窒化
物層６、金属層５およびバリア層４を、フォトレジスト
１１をマスクとしてエッチングする。このとき、故意に
ＲＩＥ−Ｌａｇを発生させる条件でエッチングを行な
う。
【０１０５】Ｗ層等の金属層５をエッチングする際に
は、ＳＦ6等のＦ含有ガスを使用し、ＷとＦを反応させ
てＷＦ6を生成することによりエッチングが進行する。
このとき生成物がＷＦx（ｘ＝１〜５）であってもエッ
チングは進行するが、Ｆの不足した生成物は、被加工面
から離脱しにくいためエッチングの進行が遅れる。
は、ＳＦ6等のＦ含有ガスを使用し、ＷとＦを反応させ
てＷＦ6を生成することによりエッチングが進行する。
このとき生成物がＷＦx（ｘ＝１〜５）であってもエッ
チングは進行するが、Ｆの不足した生成物は、被加工面
から離脱しにくいためエッチングの進行が遅れる。
【０１０６】したがって、Ｆの過不足をパターンの疎密
によって生じさせる。つまり、密な領域で疎な領域より
もＦが不足するように条件設定すればＲＩＥ−Ｌａｇを
発生させることができる。具体的には、Ｆ含有ガスの供
給量の増加、基板に印加するバイアスの増加によりイオ
ンエネルギを高める、圧力を低下させる等の条件下でＲ
ＩＥ−Ｌａｇを生じさせることができる。
によって生じさせる。つまり、密な領域で疎な領域より
もＦが不足するように条件設定すればＲＩＥ−Ｌａｇを
発生させることができる。具体的には、Ｆ含有ガスの供
給量の増加、基板に印加するバイアスの増加によりイオ
ンエネルギを高める、圧力を低下させる等の条件下でＲ
ＩＥ−Ｌａｇを生じさせることができる。
【０１０７】よって、たとえば、ＳＦ6系のガス（Ｆ含
有ガス）を用い、低圧（２０ｍＴｏｒｒ以下）あるいは
低温（基板温度０℃以下）でエッチングを行なうことに
より、図１８に示すように、ＲＩＥ−Ｌａｇを発生させ
ることができる。より詳しくは、ゲートパターン間の間
隔が狭い領域に、たとえばバリア層４の一部を残余さ
せ、ゲートパターン間の間隔が広い領域において多結晶
シリコン層３の表面を露出させることができる。
有ガス）を用い、低圧（２０ｍＴｏｒｒ以下）あるいは
低温（基板温度０℃以下）でエッチングを行なうことに
より、図１８に示すように、ＲＩＥ−Ｌａｇを発生させ
ることができる。より詳しくは、ゲートパターン間の間
隔が狭い領域に、たとえばバリア層４の一部を残余さ
せ、ゲートパターン間の間隔が広い領域において多結晶
シリコン層３の表面を露出させることができる。
【０１０８】このように故意にＲＩＥ−Ｌａｇを発生さ
せる理由は次のとおりである。本願の発明者等は、後述
する多結晶シリコン層３のエッチングにおいて逆ＲＩＥ
−Ｌａｇが発生することを知得した。そこで、この逆Ｒ
ＩＥ−Ｌａｇを解消する手法について検討し、多結晶シ
リコン層３のエッチング前に積極的にＲＩＥ−Ｌａｇを
発生させることを想到した。それにより、このＲＩＥ−
Ｌａｇによって上記の逆ＲＩＥ−Ｌａｇを打ち消すこと
ができ、ゲート絶縁層の突き抜けを阻止することができ
る。
せる理由は次のとおりである。本願の発明者等は、後述
する多結晶シリコン層３のエッチングにおいて逆ＲＩＥ
−Ｌａｇが発生することを知得した。そこで、この逆Ｒ
ＩＥ−Ｌａｇを解消する手法について検討し、多結晶シ
リコン層３のエッチング前に積極的にＲＩＥ−Ｌａｇを
発生させることを想到した。それにより、このＲＩＥ−
Ｌａｇによって上記の逆ＲＩＥ−Ｌａｇを打ち消すこと
ができ、ゲート絶縁層の突き抜けを阻止することができ
る。
【０１０９】バリア層４のエッチングの後、フォトレジ
スト１１および反射防止層１０を除去する。次に、図１
９および図２０に示すように、シリコン窒化物層６をマ
スクとして用いて、多結晶シリコン層３をエッチングす
る。エッチングガスとしては、たとえばＣｌ2／Ｏ2を用
いることができる。このエッチングにより、図２０に示
すように、通常のＲＩＥ−Ｌａｇが発生するものと考え
られる。
スト１１および反射防止層１０を除去する。次に、図１
９および図２０に示すように、シリコン窒化物層６をマ
スクとして用いて、多結晶シリコン層３をエッチングす
る。エッチングガスとしては、たとえばＣｌ2／Ｏ2を用
いることができる。このエッチングにより、図２０に示
すように、通常のＲＩＥ−Ｌａｇが発生するものと考え
られる。
【０１１０】しかしながら、多結晶シリコン層３のエッ
チング中には、上述のように逆ＲＩＥ−Ｌａｇが起こる
ので、この現象により、図２０に示される残余した多結
晶シリコン層３をエッチング除去することができる。そ
の結果、図２１に示すように、ゲート絶縁層２でエッチ
ングを止めることができ、ゲート絶縁層２の突き抜けを
防止することができる。
チング中には、上述のように逆ＲＩＥ−Ｌａｇが起こる
ので、この現象により、図２０に示される残余した多結
晶シリコン層３をエッチング除去することができる。そ
の結果、図２１に示すように、ゲート絶縁層２でエッチ
ングを止めることができ、ゲート絶縁層２の突き抜けを
防止することができる。
【０１１１】（実施の形態６）次に、図２２および図２
３を用いて、本発明の実施の形態６について説明する。
図２２および図２３は、本実施の形態６における半導体
装置の製造方法の特徴的な第１および第２工程を示す断
面図である。
３を用いて、本発明の実施の形態６について説明する。
図２２および図２３は、本実施の形態６における半導体
装置の製造方法の特徴的な第１および第２工程を示す断
面図である。
【０１１２】実施の形態１の場合と同様の工程を経てフ
ォトレジスト１１を形成し、このフォトレジスト１１を
所定形状にパターンする。なお、金属層５は、たとえば
Ｗ層により構成され、バリア層４は、たとえばＷＮ層に
より構成される。
ォトレジスト１１を形成し、このフォトレジスト１１を
所定形状にパターンする。なお、金属層５は、たとえば
Ｗ層により構成され、バリア層４は、たとえばＷＮ層に
より構成される。
【０１１３】フォトレジスト１１をマスクとして用い
て、反射防止層（有機ＡＲＣ層）１０、シリコン窒化物
層６、金属層５およびバリア層４をＥＣＲプラズマを用
いてエッチングする。尚、ＣＦ4／Ａｒプラズマを用い
たＲＩＥにより反射防止層１０およびシリコン窒化物層
６をエッチングしてもよいが、ここでは工程数を低減す
るために反射防止層１０およびシリコン窒化物層６を金
属層５等と同時にエッチングする。各エッチングステッ
プの条件を下記に示す。
て、反射防止層（有機ＡＲＣ層）１０、シリコン窒化物
層６、金属層５およびバリア層４をＥＣＲプラズマを用
いてエッチングする。尚、ＣＦ4／Ａｒプラズマを用い
たＲＩＥにより反射防止層１０およびシリコン窒化物層
６をエッチングしてもよいが、ここでは工程数を低減す
るために反射防止層１０およびシリコン窒化物層６を金
属層５等と同時にエッチングする。各エッチングステッ
プの条件を下記に示す。
【０１１４】＜反射防止層１０のエッチング条件＞ ガス：Ｃ4Ｆ8／Ｏ2／Ａｒ＝２〜２０／２〜２０／１０
０ｓｃｃｍ 圧力：１．０〜６．０ｍＴｏｒｒ μ波電力：６００〜１８００Ｗ 下部電極ＲＦ電力：５０〜２５０Ｗ ＜シリコン窒化物層６のエッチング条件＞ ガス：ＣＦ4／Ｏ2／Ａｒ＝２〜４０／２〜１０／１００
ｓｃｃｍ 圧力：０．５〜４．０ｍＴｏｒｒ μ波電力：６００〜１８００Ｗ 下部電極ＲＦ電力：１００〜８００Ｗ ＜金属層５およびバリア層４のエッチング条件＞ ガス：ＣＦ4／ＣＨＦ3／Ｏ2／Ａｒ＝２〜４０／２〜４
０／５〜４０／１００ｓｃｃｍ 圧力：０．５〜４．０ｍＴｏｒｒ μ波電力：８００〜１８００Ｗ 下部電極ＲＦ電力：０〜６００Ｗ 以上のエッチング時のコイル電流は、３０Ａ（コイル電
流１）、３０Ａ（コイル電流２）および２５Ａ（コイル
電流３）であった。
０ｓｃｃｍ 圧力：１．０〜６．０ｍＴｏｒｒ μ波電力：６００〜１８００Ｗ 下部電極ＲＦ電力：５０〜２５０Ｗ ＜シリコン窒化物層６のエッチング条件＞ ガス：ＣＦ4／Ｏ2／Ａｒ＝２〜４０／２〜１０／１００
ｓｃｃｍ 圧力：０．５〜４．０ｍＴｏｒｒ μ波電力：６００〜１８００Ｗ 下部電極ＲＦ電力：１００〜８００Ｗ ＜金属層５およびバリア層４のエッチング条件＞ ガス：ＣＦ4／ＣＨＦ3／Ｏ2／Ａｒ＝２〜４０／２〜４
０／５〜４０／１００ｓｃｃｍ 圧力：０．５〜４．０ｍＴｏｒｒ μ波電力：８００〜１８００Ｗ 下部電極ＲＦ電力：０〜６００Ｗ 以上のエッチング時のコイル電流は、３０Ａ（コイル電
流１）、３０Ａ（コイル電流２）および２５Ａ（コイル
電流３）であった。
【０１１５】上記の金属層５のエッチング時の酸素濃度
は、好ましくは、シリコン窒化物層６のエッチング時の
酸素濃度よりも大きい。具体的には、金属層５のエッチ
ング時には、酸素濃度を２０％以上とすることが好まし
い。金属（Ｗ）のフッ化物および酸化物の蒸気圧は高い
ので、酸素の添加量を増やすことで金属層５を効率よく
エッチングすることができる。このとき、フォトレジス
ト１１のエッチングレートも同時に上昇するが、下部電
極に印加するＲＦ電力を調節することで、フォトレジス
ト１１のエッチングレートを調節することができる。
は、好ましくは、シリコン窒化物層６のエッチング時の
酸素濃度よりも大きい。具体的には、金属層５のエッチ
ング時には、酸素濃度を２０％以上とすることが好まし
い。金属（Ｗ）のフッ化物および酸化物の蒸気圧は高い
ので、酸素の添加量を増やすことで金属層５を効率よく
エッチングすることができる。このとき、フォトレジス
ト１１のエッチングレートも同時に上昇するが、下部電
極に印加するＲＦ電力を調節することで、フォトレジス
ト１１のエッチングレートを調節することができる。
【０１１６】なお、ＣＦ4、ＣＨＦ3の代わりにＣＨ2Ｆ2
を用いてもよく、エッチング形状を制御するために上記
のガスにＣ4Ｆ8を添加してもよい。
を用いてもよく、エッチング形状を制御するために上記
のガスにＣ4Ｆ8を添加してもよい。
【０１１７】以上のように、フォトレジスト１１をマス
クとして用いてバリア層４までをエッチングすることに
より、このエッチング中にシリコン窒化物層６の厚みが
減少することを抑制することができる。それにより、シ
リコン窒化物層６を予め厚く形成する必要がなくなり、
スループットを向上することができる。そればかりでな
く、シリコン窒化物層６の形成時の熱処理時間をも短縮
することができ、半導体基板１中の不純物のプロファイ
ルの変動を防ぐことができる。その結果、初期の設計ど
おりのデバイスを得ることができる。
クとして用いてバリア層４までをエッチングすることに
より、このエッチング中にシリコン窒化物層６の厚みが
減少することを抑制することができる。それにより、シ
リコン窒化物層６を予め厚く形成する必要がなくなり、
スループットを向上することができる。そればかりでな
く、シリコン窒化物層６の形成時の熱処理時間をも短縮
することができ、半導体基板１中の不純物のプロファイ
ルの変動を防ぐことができる。その結果、初期の設計ど
おりのデバイスを得ることができる。
【０１１８】金属層５およびバリア層４のエッチングの
後、アッシングによりフォトレジスト１１を除去し、希
フッ酸処理により残留吸着物を除去する。フォトレジス
ト１１の除去は、金属層５のエッチングを行なう装置内
で同時に行なってもよい。
後、アッシングによりフォトレジスト１１を除去し、希
フッ酸処理により残留吸着物を除去する。フォトレジス
ト１１の除去は、金属層５のエッチングを行なう装置内
で同時に行なってもよい。
【０１１９】その後、図２３に示すように、シリコン窒
化物層６をマスクとして用いて、ＨＢｒ／Ｏ2ガスを用
いたＥＣＲプラズマにより、多結晶シリコン層３をエッ
チングする。それにより、ゲート電極７を形成すること
ができる。
化物層６をマスクとして用いて、ＨＢｒ／Ｏ2ガスを用
いたＥＣＲプラズマにより、多結晶シリコン層３をエッ
チングする。それにより、ゲート電極７を形成すること
ができる。
【０１２０】なお、上記の金属層５およびバリア層４の
エッチング時の終点検出を行なうことにより、下地の多
結晶シリコン層３の削れ量を制御することができ、より
確実にゲート絶縁層２の表面でゲート電極７形成のため
のエッチングを止めることができる。また、上述の実施
の形態ではゲート電極７がＷ層とＷＮ層の２層構造を有
する場合について説明を行なったがこれらのいずれか一
方を有するゲート電極に対しても本実施の形態は適用可
能である。
エッチング時の終点検出を行なうことにより、下地の多
結晶シリコン層３の削れ量を制御することができ、より
確実にゲート絶縁層２の表面でゲート電極７形成のため
のエッチングを止めることができる。また、上述の実施
の形態ではゲート電極７がＷ層とＷＮ層の２層構造を有
する場合について説明を行なったがこれらのいずれか一
方を有するゲート電極に対しても本実施の形態は適用可
能である。
【０１２１】（実施の形態７）次に、図２４を用いて、
本発明の実施の形態７について説明する。
本発明の実施の形態７について説明する。
【０１２２】本実施の形態では、バリア層４のエッチン
グから多結晶シリコン層３のエッチングへ切換える際の
エッチング終点検出を行なうことを特徴としている。こ
のようにバリア層４のエッチングの終点検出を行なうこ
とにより、エッチング前の多結晶シリコン層３の厚みを
所望の値に保持することができ、多結晶シリコン層３の
過剰なエッチングを回避することができる。より詳しく
は、多結晶シリコン層３の等方性エッチングが過剰に進
行し、多結晶シリコン層３の側面がエッチングされる現
象（多結晶シリコン層３のサイドエッチング）を回避す
ることができる。それにより、ゲート電極７の形状およ
び寸法精度を向上することができる。
グから多結晶シリコン層３のエッチングへ切換える際の
エッチング終点検出を行なうことを特徴としている。こ
のようにバリア層４のエッチングの終点検出を行なうこ
とにより、エッチング前の多結晶シリコン層３の厚みを
所望の値に保持することができ、多結晶シリコン層３の
過剰なエッチングを回避することができる。より詳しく
は、多結晶シリコン層３の等方性エッチングが過剰に進
行し、多結晶シリコン層３の側面がエッチングされる現
象（多結晶シリコン層３のサイドエッチング）を回避す
ることができる。それにより、ゲート電極７の形状およ
び寸法精度を向上することができる。
【０１２３】以下、本実施の形態における半導体装置の
製造方法について具体的に説明する。まず、実施の形態
６の場合と同様の工程を経て図２２に示すようにバリア
層４までをエッチングする。ここで、本実施の形態にお
けるエッチングの終点判定を行なう。
製造方法について具体的に説明する。まず、実施の形態
６の場合と同様の工程を経て図２２に示すようにバリア
層４までをエッチングする。ここで、本実施の形態にお
けるエッチングの終点判定を行なう。
【０１２４】本願の発明者等は、上記のエッチングの終
点判定を行なうべく鋭意検討したところ、図２４に示す
ように、バリア層４のエッチング期間Ｔ２中に、Ｎ、Ｎ
2またはＮを含む化合物、たとえばＮＯの発光強度が強
くなることを知得した。そこで、かかる発光強度の変化
をモニタすることにより、バリア層４のエッチングの終
点判定を行なうことを想到した。なお、図２４におい
て、Ｔ１は金属層５のエッチング期間を示し、Ｔ３はオ
ーバーエッチング期間を示している。
点判定を行なうべく鋭意検討したところ、図２４に示す
ように、バリア層４のエッチング期間Ｔ２中に、Ｎ、Ｎ
2またはＮを含む化合物、たとえばＮＯの発光強度が強
くなることを知得した。そこで、かかる発光強度の変化
をモニタすることにより、バリア層４のエッチングの終
点判定を行なうことを想到した。なお、図２４におい
て、Ｔ１は金属層５のエッチング期間を示し、Ｔ３はオ
ーバーエッチング期間を示している。
【０１２５】上記のようにしてバリア層４のエッチング
の終点判定を行なった後、フォトレジスト１１を除去
し、図２３に示すように、シリコン窒化物層６をマスク
として用いて多結晶シリコン層３をエッチングする。こ
のとき、上述のバリア層４のエッチングの終点判定を行
なうことにより、エッチング前の多結晶シリコン層３の
厚みを所望のものとすることができる。それにより、多
結晶シリコン層３の側面への過剰な等方性エッチングを
抑制することができ、多結晶シリコン層３のサイドエッ
チングを抑制することができる。
の終点判定を行なった後、フォトレジスト１１を除去
し、図２３に示すように、シリコン窒化物層６をマスク
として用いて多結晶シリコン層３をエッチングする。こ
のとき、上述のバリア層４のエッチングの終点判定を行
なうことにより、エッチング前の多結晶シリコン層３の
厚みを所望のものとすることができる。それにより、多
結晶シリコン層３の側面への過剰な等方性エッチングを
抑制することができ、多結晶シリコン層３のサイドエッ
チングを抑制することができる。
【０１２６】なお、本実施の形態７では、フォトレジス
ト１１は、シリコン窒化物層６のエッチング後あるいは
多結晶シリコン層３のエッチングの後に除去してもよ
い。また、本実施の形態７の思想は、実施の形態１〜６
における半導体装置の製造方法にも適用可能である。ま
た、バリア層４は、ＴｉＮ等のＷＮ以外の金属窒化物に
より構成されてもよい。
ト１１は、シリコン窒化物層６のエッチング後あるいは
多結晶シリコン層３のエッチングの後に除去してもよ
い。また、本実施の形態７の思想は、実施の形態１〜６
における半導体装置の製造方法にも適用可能である。ま
た、バリア層４は、ＴｉＮ等のＷＮ以外の金属窒化物に
より構成されてもよい。
【０１２７】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示した実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は特許請求の範囲によって示
され、特許請求の範囲と均等の意味および範囲内でのす
べての変更が含まれることが意図される。
て説明を行なったが、今回開示した実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は特許請求の範囲によって示
され、特許請求の範囲と均等の意味および範囲内でのす
べての変更が含まれることが意図される。
【０１２８】
【発明の効果】以上説明したように、本発明によれば、
金属層やバリア層を含む多層構造のゲート電極を形成す
る際におけるゲート絶縁層の突き抜けを抑制することが
できる。また、多層構造のゲート電極を覆う層間絶縁層
中におけるボイドの発生をも抑制することができる。さ
らに、ゲート電極上にセルフアラインコンタクト用の窒
化物層が形成された場合の該窒化物層の厚みの減少をも
抑制することができる。さらに、ゲート電極の形状およ
び寸法精度をも向上することができる。このことより、
半導体装置におけるリーク電流等の発生を効果的に抑制
することができ、半導体装置の信頼性を向上することが
できる。
金属層やバリア層を含む多層構造のゲート電極を形成す
る際におけるゲート絶縁層の突き抜けを抑制することが
できる。また、多層構造のゲート電極を覆う層間絶縁層
中におけるボイドの発生をも抑制することができる。さ
らに、ゲート電極上にセルフアラインコンタクト用の窒
化物層が形成された場合の該窒化物層の厚みの減少をも
抑制することができる。さらに、ゲート電極の形状およ
び寸法精度をも向上することができる。このことより、
半導体装置におけるリーク電流等の発生を効果的に抑制
することができ、半導体装置の信頼性を向上することが
できる。
【図１】 本発明の実施の形態１における半導体装置の
一部を示す断面図である。
一部を示す断面図である。
【図２】 図１に示す半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図３】 図１に示す半導体装置の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図４】 図１に示す半導体装置の製造方法の第３工程
を示す断面図である。
を示す断面図である。
【図５】 図１に示す半導体装置の製造方法の第４工程
を示す断面図である。
を示す断面図である。
【図６】 図１に示す半導体装置の製造方法の第５工程
を示す断面図である。
を示す断面図である。
【図７】 本発明の実施の形態２における半導体装置の
一部を示す断面図である。
一部を示す断面図である。
【図８】 図７に示す半導体装置の特徴的な製造工程を
示す断面図である。
示す断面図である。
【図９】 図７に示す半導体装置の変形例を示す断面図
である。
である。
【図１０】 図９に示す半導体装置の特徴的な製造工程
を示す断面図である。
を示す断面図である。
【図１１】 ゲート電極の側面のテーパ角θとエッチン
グガス中における酸素濃度との関係を示す図である。
グガス中における酸素濃度との関係を示す図である。
【図１２】 本発明の実施の形態３における半導体装置
の製造方法の特徴的な第１工程を示す断面図である。
の製造方法の特徴的な第１工程を示す断面図である。
【図１３】 本発明の実施の形態３における半導体装置
の製造方法の特徴的な第２工程を示す断面図である。
の製造方法の特徴的な第２工程を示す断面図である。
【図１４】 ゲートパターンが密な部分と疎な部分とを
有する半導体装置の一例を示す断面図である。
有する半導体装置の一例を示す断面図である。
【図１５】 ゲート寸法とゲートパターン間の間隔との
関係を示す図である。
関係を示す図である。
【図１６】 本発明の実施の形態４における半導体装置
の製造方法の第１工程を示す断面図である。
の製造方法の第１工程を示す断面図である。
【図１７】 本発明の実施の形態４における半導体装置
の製造方法の第２工程を示す断面図である。
の製造方法の第２工程を示す断面図である。
【図１８】 本発明の実施の形態５における半導体装置
の製造方法の第１工程を示す断面図である。
の製造方法の第１工程を示す断面図である。
【図１９】 本発明の実施の形態５における半導体装置
の製造方法の第２工程を示す断面図である。
の製造方法の第２工程を示す断面図である。
【図２０】 本発明の実施の形態５における半導体装置
の製造方法の第３工程を示す断面図である。
の製造方法の第３工程を示す断面図である。
【図２１】 本発明の実施の形態５における半導体装置
の製造方法の第４工程を示す断面図である。
の製造方法の第４工程を示す断面図である。
【図２２】 本発明の実施の形態６における半導体装置
の製造方法の第１工程を示す断面図である。
の製造方法の第１工程を示す断面図である。
【図２３】 本発明の実施の形態６における半導体装置
の製造方法の第２工程を示す断面図である。
の製造方法の第２工程を示す断面図である。
【図２４】 金属層およびバリア層のエッチング中の
Ｎ、Ｎ2またはＮを含む化合物の発光強度の変化を示す
図である。
Ｎ、Ｎ2またはＮを含む化合物の発光強度の変化を示す
図である。
【図２５】 従来の半導体装置においてゲート絶縁層の
突き抜けが生じた状態を示す断面図である。
突き抜けが生じた状態を示す断面図である。
【図２６】 従来の半導体装置の製造方法においてシリ
コン窒化物層の厚みが低減した状態を示す断面図であ
る。
コン窒化物層の厚みが低減した状態を示す断面図であ
る。
【図２７】 従来の半導体装置において多結晶シリコン
層のサイドエッチングが生じた状態を示す断面図であ
る。
層のサイドエッチングが生じた状態を示す断面図であ
る。
【図２８】 従来の半導体装置において層間絶縁層中に
ボイドが発生した状態を示す断面図である。
ボイドが発生した状態を示す断面図である。
１ 半導体基板、２ ゲート絶縁層、３ 多結晶シリコ
ン層、４ バリア層、５ 金属層、６ シリコン窒化物
層、７ ゲート電極、８ ＭＯＳトランジスタ、９ 不
純物領域、１０ 反射防止層、１１ フォトレジスト、
１２ 層間絶縁層、１３ 密な領域、１４ 疎な領域、
１５ ゲートパターン、１６ 凹部、１７ ボイド。
ン層、４ バリア層、５ 金属層、６ シリコン窒化物
層、７ ゲート電極、８ ＭＯＳトランジスタ、９ 不
純物領域、１０ 反射防止層、１１ フォトレジスト、
１２ 層間絶縁層、１３ 密な領域、１４ 疎な領域、
１５ ゲートパターン、１６ 凹部、１７ ボイド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂森 重則 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 寺谷 昭美 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 荻野 賢 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大見 和幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 入江 祐三 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 BB01 BB36 DD37 DD43 DD67 DD72 FF08 FF18 GG09 HH05 5F004 AA05 BA14 BA20 CA01 CB02 CB15 DA00 DA01 DA02 DA03 DA04 DA15 DA16 DA18 DA23 DA25 DA26 DB02 DB08 DB10 DB13 EA22 EA23 EB02 5F040 EC02 EC04 EC07 EC19 EC28 FC00 FC22
Claims (20)
- 【請求項１】 主表面を有する半導体基板と、 前記主表面上にゲート絶縁層を介在して形成され不純物
がドープされた多結晶シリコン層と、該多結晶シリコン
層上に形成され該多結晶シリコン層中の前記不純物また
はシリコンが拡散するのを抑制するための金属酸化物層
と、該金属酸化物層上に形成された金属層とを有するゲ
ート電極と、を備えた、半導体装置。 - 【請求項２】 前記金属層は、タングステン（Ｗ）、タ
ンタル（Ｔａ）、およびモリブデン（Ｍｏ）からなる群
から選ばれる少なくとも１種の材質を含み、 前記金属酸化物層は、酸化ルテニウム（ＲｕＯ2）を含
む、請求項１に記載の半導体装置。 - 【請求項３】 半導体基板の主表面上にゲート絶縁層を
介して形成され不純物がドープされた多結晶シリコン層
と、該多結晶シリコン層上に形成され該多結晶シリコン
層中の不純物またはシリコンが拡散するのを抑制するた
めのバリア層と、該バリア層上に形成された金属層とを
有するゲート電極を含む半導体装置の製造方法におい
て、 前記バリア層と前記多結晶シリコン層の少なくとも一方
をエッチングストッパとして用いて、前記金属層および
前記バリア層を選択的にエッチングすることを特徴とす
る、半導体装置の製造方法。 - 【請求項４】 前記金属層は、タングステン（Ｗ）、タ
ンタル（Ｔａ）およびモリブデン（Ｍｏ）からなる群か
ら選ばれる少なくとも１種の材質を含み、 前記バリア層は、酸化ルテニウム（ＲｕＯ2）を含み、 前記半導体装置の製造方法は、 前記金属層をフッ素含有ガスのプラズマを用いて選択的
にエッチングし、前記バリア層をエッチングストッパと
して機能させる工程と、 前記バリア層を酸素ガス主体のガスのプラズマを用いて
エッチングし、前記多結晶シリコン層をエッチングスト
ッパとして機能させる工程と、 前記多結晶シリコン層をエッチングする工程と、を備え
る、請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記バリア層は、窒化チタン（ＴｉＮ）
を含み、 前記半導体装置の製造方法は、 前記金属層を一酸化炭素ガス主体のガスのプラズマを用
いて選択的にエッチングし、前記バリア層をエッチング
ストッパとして機能させる工程と、 前記バリア層および前記多結晶シリコン層をエッチング
する工程と、を備える、請求項３に記載の半導体装置の
製造方法。 - 【請求項６】 前記バリア層は、窒化タングステン（Ｗ
Ｎ）、窒化タンタル（ＴａＮ）および窒化モリブデン
（ＭｏＮ）からなる群から選ばれた少なくとも１種の材
質を含み、 前記半導体装置の製造方法は、 前記金属層と前記バリア層を一酸化炭素ガス主体のガス
のプラズマを用いて選択的にエッチングし、前記多結晶
シリコン層をエッチングストッパとして機能させる工程
と、 前記多結晶シリコン層をエッチングする工程と、 を備える、請求項３に記載の半導体装置の製造方法。 - 【請求項７】 半導体基板の主表面上にゲート絶縁層、
不純物がドープされた多結晶シリコン層、金属窒化物層
および金属層を順次形成する工程と、 フロン系ガスと酸素ガスを含む混合ガスを用いて前記金
属層と前記金属窒化物層とを選択的にエッチングするこ
とにより、前記金属層と前記金属窒化物層の側面をテー
パ形状にする工程と、 前記多結晶シリコン層をエッチングすることにより、ゲ
ート電極を形成する工程と、 前記ゲート電極を覆うように層間絶縁層を形成する工程
と、を備えた、半導体装置の製造方法。 - 【請求項８】 前記混合ガス中の前記酸素ガスの流量を
制御することにより、前記金属層および前記金属窒化物
層の側面の傾斜角を制御する、請求項７に記載の半導体
装置の製造方法。 - 【請求項９】 半導体基板の主表面上にゲート絶縁層、
不純物がドープされた多結晶シリコン層、該多結晶シリ
コン層中のシリコンあるいは前記不純物が拡散するのを
抑制するためのバリア層、金属層および窒化物層を順次
形成する工程と、 前記窒化物層上に選択的にマスク層を形成する工程と、 フロン系のガスを用い、前記マスク層をマスクとして前
記窒化物層をエッチングする工程と、 前記窒化物層のエッチング後にｉｎ−ｓｉｔｕで酸素放
電を行ない、前記金属層および前記バリア層をエッチン
グする工程と、 前記マスク層を除去する工程と、 前記窒化物層をマスクとして前記多結晶シリコン層をエ
ッチングする工程と、を備えた、半導体装置の製造方
法。 - 【請求項１０】 前記窒化物層のエッチングを、１〜１
０ｍＴｏｒｒの圧力下で行なう、請求項９に記載の半導
体装置の製造方法。 - 【請求項１１】 半導体基板の主表面上にゲート絶縁
層、不純物がドープされた多結晶シリコン層、該多結晶
シリコン層中のシリコンあるいは前記不純物が拡散する
のを抑制するためのバリア層、金属層、窒化物層および
反射防止層を順次形成する工程と、 前記反射防止層上に選択的にマスク層を形成する工程
と、 前記マスク層をマスクとして０℃以下の温度で前記反射
防止層、前記窒化物層、前記金属層および前記バリア層
をエッチングする工程と、 前記マスク層および前記反射防止層を除去する工程と、 前記窒化物層をマスクとして前記多結晶シリコン層をエ
ッチングする工程と、を備えた、半導体装置の製造方
法。 - 【請求項１２】 前記反射防止層は有機材料を含み、 前記反射防止層、前記窒化物層、前記金属層および前記
バリア層のエッチングを、同一チャンバ内でフロン系ガ
スと酸素ガスとの混合ガスを用いて行なう、請求項１１
に記載の半導体装置の製造方法。 - 【請求項１３】 半導体基板の主表面上にゲート絶縁
層、不純物がドープされた多結晶シリコン層、該多結晶
シリコン層中のシリコンあるいは前記不純物が拡散する
のを抑制するためのバリア層、金属層および窒化物層を
順次形成する工程と、 前記窒化物層上に選択的にマスク層を形成する工程と、 前記マスク層をマスクとして前記窒化物層、前記金属層
および前記バリア層を、ゲート間の間隔が小さい領域で
のエッチング速度がゲート間の間隔が大きい領域でのエ
ッチング速度より小さくなるエッチング条件でエッチン
グする工程と、 前記マスク層を除去する工程と、 前記窒化物層をマスクとして前記多結晶シリコン層をエ
ッチングする工程と、を備えた、半導体装置の製造方
法。 - 【請求項１４】 前記エッチング条件では、ＳＦ6系の
ガスをプロセスガスとして用いる、請求項１３に記載の
半導体装置の製造方法。 - 【請求項１５】 半導体基板の主表面上にゲート絶縁
層、不純物がドープされた多結晶シリコン層からなる第
１の層、金属層と金属化合物層の少なくとも一方を含む
第２の層および窒化物層を順次形成する工程と、 前記窒化物層上に選択的にマスク層を形成する工程と、 前記マスク層をマスクとして前記窒化物層および前記第
２の層をエッチングする工程と、 前記マスク層を除去する工程と、 前記窒化物層をマスクとして前記第１の層をエッチング
する工程と、を備えた、半導体装置の製造方法。 - 【請求項１６】 前記窒化物層および前記第２の層のエ
ッチングは、酸素ガスと、ＣＦ4、ＣＨＦ3およびＣＨ2
Ｆ2からなる群から選ばれる少なくとも１種のガスとを
含む混合ガスを用いて行なわれる、請求項１５に記載の
半導体装置の製造方法。 - 【請求項１７】 前記第２の層のエッチング時の酸素濃
度は、前記窒化物層のエッチング時の酸素濃度より高
い、請求項１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記第２の層のエッチング時の酸素濃
度を２０％以上とする、請求項１６に記載の半導体装置
の製造方法。 - 【請求項１９】 半導体基板の主表面上にゲート絶縁
層、不純物がドープされた多結晶シリコン層、該多結晶
シリコン層中のシリコンあるいは前記不純物が拡散する
のを抑制するためのバリア層、金属層および窒化物層を
順次形成する工程と、 前記窒化物層、前記金属層および前記バリア層を選択的
にエッチングする工程と、 Ｎ、Ｎ2またはＮを含む化合物の発光強度の変化を検知
することにより、前記バリア層のエッチングの終点を検
出する工程と、 前記バリア層のエッチング終点検出後に前記多結晶シリ
コン層をエッチングする工程と、を備えた、半導体装置
の製造方法。 - 【請求項２０】 前記バリア層は、金属窒化物層を含
み、フッ素含有ガスを用いてエッチングされる、請求項
１９に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11165781A JP2000353804A (ja) | 1999-06-11 | 1999-06-11 | 半導体装置およびその製造方法 |
| US09/440,568 US6232209B1 (en) | 1999-06-11 | 1999-11-15 | Semiconductor device and manufacturing method thereof |
| TW089109647A TW442975B (en) | 1999-06-11 | 2000-05-19 | Method of manufacturing a semiconductor device |
| KR10-2000-0027253A KR100371289B1 (ko) | 1999-06-11 | 2000-05-20 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11165781A JP2000353804A (ja) | 1999-06-11 | 1999-06-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000353804A true JP2000353804A (ja) | 2000-12-19 |
Family
ID=15818903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11165781A Pending JP2000353804A (ja) | 1999-06-11 | 1999-06-11 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6232209B1 (ja) |
| JP (1) | JP2000353804A (ja) |
| KR (1) | KR100371289B1 (ja) |
| TW (1) | TW442975B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045874A (ja) * | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| JP2004080011A (ja) * | 2002-07-09 | 2004-03-11 | Samsung Electronics Co Ltd | シリコンオキシド層を含む半導体素子の製造方法 |
| JP2006191036A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | 半導体素子及びその形成方法 |
| JP2006253626A (ja) * | 2005-03-09 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート電極形成方法 |
| JP2021521629A (ja) * | 2018-04-03 | 2021-08-26 | 日本テキサス・インスツルメンツ合同会社 | トランジスタを製造する方法 |
| JP2023002441A (ja) * | 2021-06-22 | 2023-01-10 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510158B1 (ko) * | 1996-10-30 | 2005-08-25 | 고교기쥬쯔잉초가다이효스루니혼고쿠 | 드라이 에칭용 가스 조성물 및 드라이 에칭 방법 |
| JP3905232B2 (ja) * | 1997-12-27 | 2007-04-18 | 東京エレクトロン株式会社 | エッチング方法 |
| US6426532B1 (en) * | 1998-06-30 | 2002-07-30 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacture thereof |
| US6432318B1 (en) * | 2000-02-17 | 2002-08-13 | Applied Materials, Inc. | Dielectric etch process reducing striations and maintaining critical dimensions |
| US6362054B1 (en) * | 2000-03-13 | 2002-03-26 | Agere Systems Guardian Corp. | Method for fabricating MOS device with halo implanted region |
| JP4534058B2 (ja) * | 2000-06-09 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体製造方法および半導体装置 |
| US6630407B2 (en) * | 2001-03-30 | 2003-10-07 | Lam Research Corporation | Plasma etching of organic antireflective coating |
| US6818493B2 (en) * | 2001-07-26 | 2004-11-16 | Motorola, Inc. | Selective metal oxide removal performed in a reaction chamber in the absence of RF activation |
| US6699777B2 (en) * | 2001-10-04 | 2004-03-02 | Micron Technology, Inc. | Etch stop layer in poly-metal structures |
| US7129178B1 (en) * | 2002-02-13 | 2006-10-31 | Cypress Semiconductor Corp. | Reducing defect formation within an etched semiconductor topography |
| US6921723B1 (en) * | 2002-04-23 | 2005-07-26 | Applied Materials, Inc. | Etching method having high silicon-to-photoresist selectivity |
| US6774033B1 (en) * | 2002-11-04 | 2004-08-10 | Cypress Semiconductor Corporation | Metal stack for local interconnect layer |
| JP2005011793A (ja) * | 2003-05-29 | 2005-01-13 | Sony Corp | 積層構造の製造方法および積層構造、表示素子ならびに表示装置 |
| KR100523141B1 (ko) * | 2003-07-18 | 2005-10-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선층 형성방법 |
| US7508075B2 (en) * | 2003-08-01 | 2009-03-24 | Micron Technology, Inc. | Self-aligned poly-metal structures |
| US6933227B2 (en) * | 2003-10-23 | 2005-08-23 | Freescale Semiconductor, Inc. | Semiconductor device and method of forming the same |
| US6849531B1 (en) * | 2003-11-21 | 2005-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phosphoric acid free process for polysilicon gate definition |
| JP2005317736A (ja) * | 2004-04-28 | 2005-11-10 | Elpida Memory Inc | 半導体装置の製造方法 |
| US7672347B2 (en) * | 2004-05-14 | 2010-03-02 | Sony Corporation | Semiconductor light emitting device |
| KR100642761B1 (ko) | 2005-09-07 | 2006-11-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7901976B1 (en) | 2006-05-18 | 2011-03-08 | Cypress Semiconductor Corporation | Method of forming borderless contacts |
| US9347137B2 (en) * | 2006-09-11 | 2016-05-24 | Ihi Corporation | Method of manufacturing electrode for electrical-discharge surface treatment, and electrode for electrical-discharge surface treatment |
| US7589005B2 (en) * | 2006-09-29 | 2009-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming semiconductor structures and systems for forming semiconductor structures |
| US8606996B2 (en) | 2008-03-31 | 2013-12-10 | Amazon Technologies, Inc. | Cache optimization |
| US8906248B2 (en) * | 2011-12-13 | 2014-12-09 | Lam Research Corporation | Silicon on insulator etch |
| CN105097474B (zh) * | 2014-05-09 | 2018-03-06 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
| US10672618B2 (en) * | 2017-09-26 | 2020-06-02 | International Business Machines Corporation | Systems and methods for patterning features in tantalum nitride (TaN) layer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243853A (ja) * | 1999-02-19 | 2000-09-08 | Nec Corp | Ｍｉｓ型電界効果トランジスタ及びその製造方法 |
| JP2000252259A (ja) * | 1999-02-25 | 2000-09-14 | Sony Corp | ドライエッチング方法及び半導体装置の製造方法 |
| JP2000307010A (ja) * | 1999-04-16 | 2000-11-02 | Nec Corp | 半導体集積回路装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241226A (ja) | 1984-05-16 | 1985-11-30 | Hitachi Ltd | ドライエツチング方法 |
| JPS62206854A (ja) | 1986-03-07 | 1987-09-11 | Toshiba Corp | 半導体集積回路の製造方法 |
| US4753898A (en) * | 1987-07-09 | 1988-06-28 | Motorola, Inc. | LDD CMOS process |
| JPH01239932A (ja) | 1988-03-22 | 1989-09-25 | Sharp Corp | ポリシリサイド構造ゲート積層膜のドライエッチング方法 |
| JPH02129917A (ja) | 1988-11-09 | 1990-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04208569A (ja) | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置の製造方法 |
| JP3210359B2 (ja) | 1991-05-29 | 2001-09-17 | 株式会社東芝 | ドライエッチング方法 |
| JPH06140396A (ja) * | 1992-10-23 | 1994-05-20 | Yamaha Corp | 半導体装置とその製法 |
| JP3689963B2 (ja) * | 1996-02-02 | 2005-08-31 | ソニー株式会社 | 半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子 |
-
1999
- 1999-06-11 JP JP11165781A patent/JP2000353804A/ja active Pending
- 1999-11-15 US US09/440,568 patent/US6232209B1/en not_active Expired - Fee Related
-
2000
- 2000-05-19 TW TW089109647A patent/TW442975B/zh not_active IP Right Cessation
- 2000-05-20 KR KR10-2000-0027253A patent/KR100371289B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243853A (ja) * | 1999-02-19 | 2000-09-08 | Nec Corp | Ｍｉｓ型電界効果トランジスタ及びその製造方法 |
| JP2000252259A (ja) * | 1999-02-25 | 2000-09-14 | Sony Corp | ドライエッチング方法及び半導体装置の製造方法 |
| JP2000307010A (ja) * | 1999-04-16 | 2000-11-02 | Nec Corp | 半導体集積回路装置およびその製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9153352B2 (en) | 2001-07-27 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US10854636B2 (en) | 2001-07-27 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US9917107B2 (en) | 2001-07-27 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
| US8173478B2 (en) | 2001-07-27 | 2012-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing metal wiring and method of manufacturing semiconductor device |
| JP2003045874A (ja) * | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| JP2004080011A (ja) * | 2002-07-09 | 2004-03-11 | Samsung Electronics Co Ltd | シリコンオキシド層を含む半導体素子の製造方法 |
| JP4493295B2 (ja) * | 2002-07-09 | 2010-06-30 | 三星電子株式会社 | シリコンオキシド層を含む半導体素子の製造方法 |
| US8310026B2 (en) | 2004-12-30 | 2012-11-13 | Magnachip Semiconductor, Ltd. | Semiconductor device and method for fabricating the same |
| JP2006191036A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | 半導体素子及びその形成方法 |
| JP2006253626A (ja) * | 2005-03-09 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート電極形成方法 |
| JP2021521629A (ja) * | 2018-04-03 | 2021-08-26 | 日本テキサス・インスツルメンツ合同会社 | トランジスタを製造する方法 |
| JP2023002441A (ja) * | 2021-06-22 | 2023-01-10 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
| JP7250895B2 (ja) | 2021-06-22 | 2023-04-03 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010014954A (ko) | 2001-02-26 |
| KR100371289B1 (ko) | 2003-02-06 |
| TW442975B (en) | 2001-06-23 |
| US6232209B1 (en) | 2001-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000353804A (ja) | 半導体装置およびその製造方法 | |
| KR100892797B1 (ko) | 고종횡비 분야용 이방성 피쳐를 형성하는 에칭 방법 | |
| JP3976703B2 (ja) | 半導体装置の製造方法 | |
| US5691246A (en) | In situ etch process for insulating and conductive materials | |
| KR100838394B1 (ko) | 하드마스크층을 이용한 반도체소자의 식각 방법 | |
| US6277758B1 (en) | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher | |
| KR100502673B1 (ko) | 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법 | |
| JP3891087B2 (ja) | ポリシリコンエッチング方法 | |
| KR100372894B1 (ko) | 반도체 장치의 콘택홀 형성 방법 | |
| JPH10116904A (ja) | 半導体装置の製造方法 | |
| US7482256B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6740593B2 (en) | Semiconductor processing methods utilizing low concentrations of reactive etching components | |
| JPH09321024A (ja) | 半導体装置の製造方法 | |
| JP4641573B2 (ja) | ドライエッチング方法 | |
| US20080057725A1 (en) | Method of manufacturing semiconductor device | |
| EP1110238B1 (en) | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher | |
| US6686234B1 (en) | Semiconductor device and method for fabricating the same | |
| JP2005294841A (ja) | 半導体素子の製造方法 | |
| KR100390815B1 (ko) | 게이트전극 형성 방법 | |
| JPH11214354A (ja) | 半導体装置の製造方法 | |
| US20080003822A1 (en) | Method for fabricating semiconductor device | |
| JP2000277609A (ja) | 半導体装置の製造方法 | |
| JP2001127156A (ja) | 半導体装置の製造方法 | |
| KR20020072402A (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| JP2009033012A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060529 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100622 |