CN110556361B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN110556361B
CN110556361B CN201910119085.8A CN201910119085A CN110556361B CN 110556361 B CN110556361 B CN 110556361B CN 201910119085 A CN201910119085 A CN 201910119085A CN 110556361 B CN110556361 B CN 110556361B
Authority
CN
China
Prior art keywords
contact
pattern
connection pattern
semiconductor device
contact plugs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910119085.8A
Other languages
English (en)
Other versions
CN110556361A (zh
Inventor
全辉璨
洪瑟气
金贤洙
李相炫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110556361A publication Critical patent/CN110556361A/zh
Application granted granted Critical
Publication of CN110556361B publication Critical patent/CN110556361B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了一种半导体装置。所述半导体装置可以包括：多个有源图案和多个栅极结构，位于基底上；第一绝缘中间层，覆盖有源图案和栅极结构；多个第一接触插塞，延伸穿过第一绝缘中间层；多个第二接触插塞，延伸穿过第一绝缘中间层；以及第一连接图案，与从第一接触插塞和第二接触插塞中选择的至少一个接触插塞的侧壁直接接触。每个栅极结构可以包括栅极绝缘层、栅电极和覆盖图案。每个第一接触插塞可以与和栅极结构相邻的有源图案接触。每个第二接触插塞可以与栅极结构中的栅电极接触。第一连接图案的上表面可以与第一接触插塞的上表面和第二接触插塞的上表面基本共面。

Description

半导体装置
本申请要求于2018年6月4日在韩国知识产权局提交的第10-2018-0064024号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
示例实施例涉及半导体装置和制造该半导体装置的方法。更具体地，示例实施例涉及包括布线的半导体装置和制造该半导体装置的方法。
背景技术
半导体装置包括晶体管和布线。布线可以包括与晶体管的栅极和/或有源区域接触的接触插塞以及使接触插塞彼此连接的连接图案。
鳍式场效应晶体管(FinFET)可以是半导体装置的组件，该组件可以包括与有源区域接触的一个或更多个第一接触插塞、与栅电极接触的一个或更多个第二接触插塞以及电连接到从第一接触插塞和第二接触插塞中选择的至少一个接触插塞的连接图案。在一些情况下，在第一接触插塞或第二接触插塞与连接图案之间的界面处会发生接触故障。
发明内容
示例实施例提供了一种包括接触插塞和连接图案的半导体装置。
根据示例实施例，提供了一种半导体装置。半导体装置可以包括：多个有源图案，位于基底上；多个栅极结构，位于基底上；第一绝缘中间层，覆盖有源图案和栅极结构的至少一部分；多个第一接触插塞，延伸穿过第一绝缘中间层；多个第二接触插塞，延伸穿过第一绝缘中间层；以及第一连接图案，与从第一接触插塞和第二接触插塞中选择的至少一个接触插塞的侧壁直接接触。每个栅极结构可以包括栅极绝缘层、栅电极和覆盖图案。每个第一接触插塞可以与和栅极结构相邻的有源图案接触。每个第二接触插塞可以与栅极结构中的栅电极接触。第一连接图案的上表面可以与第一接触插塞的上表面和第二接触插塞的上表面基本共面。
根据示例实施例，提供了一种半导体装置。半导体装置可以包括：有源鳍，从基底突出；多个栅极结构，位于有源鳍上；外延结构，位于栅极结构之间的有源鳍上；第一绝缘中间层，覆盖栅极结构、有源鳍和外延结构的至少一部分；多个第一接触插塞，延伸穿过第一绝缘中间层；多个第二接触插塞，延伸穿过第一绝缘中间层；以及第一连接图案，与从第一接触插塞和第二接触插塞中选择的至少一个接触插塞的侧壁直接接触。有源鳍可以在第一方向上延伸。每个栅极结构可以在与第一方向交叉的第二方向上延伸，并且可以包括栅极绝缘层、栅电极和覆盖图案。每个第一接触插塞可以与外延结构接触。每个第二接触插塞可以与栅极结构中的栅电极接触。第一连接图案的上表面可以与第一接触插塞的上表面和第二接触插塞的上表面基本共面。
根据示例实施例，提供了一种半导体装置。半导体装置可以包括：基底，包括第一接触区域和第二接触区域；绝缘中间层，位于基底上；多个第一接触插塞，从绝缘中间层的上表面延伸到第一接触区域；多个第二接触插塞，从绝缘中间层的上表面延伸到第二接触区域；以及第一连接图案，从由第一接触插塞和第二接触插塞中选择的至少一个接触插塞的侧壁突出。第二接触区域的表面高度可以与第一接触区域的表面高度不同。第一连接图案的上表面可以与第一接触插塞的上表面、第二接触插塞的上表面和绝缘中间层的上表面基本共面。
如上所述，在半导体装置中，接触插塞和电连接到接触插塞的第一连接图案可以形成具有单一的整体结构的布线结构。也就是说，一个接触插塞的连接部与第一连接图案的连接部之间不存在分离。或者，换言之，界面可以具有零的厚度。因此，可以降低由于一个接触插塞与第一连接图案之间的界面或边界引起的故障。
附图说明
图1A和图2A分别是示出根据示例实施例的半导体装置的平面图和剖视图；
图1B和图2B分别是示出根据示例实施例的半导体装置的平面图和剖视图；
图3是根据示例实施例的半导体装置中的包括连接图案的第一结构的透视图；
图4是示出根据示例实施例的半导体装置的平面图；
图5和图6分别是示出根据示例实施例的半导体装置的平面图和剖视图；
图7和图8分别是示出根据示例实施例的半导体装置的平面图和剖视图；
图9和图10分别是示出根据示例实施例的半导体装置的平面图和剖视图；
图11是示出根据示例实施例的半导体装置的剖视图；
图12至图28是示出根据示例实施例的制造半导体装置的方法的平面图和剖视图；
图29是示出根据示例实施例的半导体装置的剖视图；
图30是示出根据示例实施例的半导体装置的剖视图；以及
图31和图32是示出根据示例实施例的制造半导体装置的方法的剖视图。
具体实施方式
通过以下结合附图的详细描述，将更清楚地理解示例实施例。
图1A和图2A分别是示出根据示例实施例的半导体装置的平面图和剖视图。图3是根据示例实施例的半导体装置中的包括连接图案的第一结构的透视图。
图2A是沿图1A的线A-A'截取的剖视图。在图1A中，省略了一些元件，例如，间隔件和第一绝缘中间层。在一些实施例中，半导体装置可以包括鳍式场效应晶体管(FinFET)。
参照图1A、图2A和图3，半导体装置可以形成在包括有源图案的基底100上。一个或更多个栅极结构136可以形成在基底100上，并且可以包括栅极绝缘层130、栅电极132和覆盖图案134。在一些情况下，栅极绝缘层130、栅电极132和覆盖图案134可以以竖直形式堆叠。有源图案和栅极结构136可以在基底100上被第一绝缘中间层140覆盖。在一些情况下，第一绝缘中间层140可以覆盖有源图案和栅极结构136的至少一部分。
多个第一接触插塞170可以延伸穿过第一绝缘中间层140以与有源图案的与栅极结构136相邻的表面接触。至少一个第二接触插塞176可以延伸穿过第一绝缘中间层140以与栅电极132接触。第一连接图案172可以与第一接触插塞170的侧壁的一部分直接接触。半导体装置还可以包括隔离层104、间隔件118、绝缘衬里111、第三连接图案173和单扩散中断图案(single diffusion breakpattern)210等。
根据示例性实施例，第一接触插塞170的上表面、第二接触插塞176的上表面和/或第一连接图案172的上表面可以彼此共面。在一些情况下，第一接触插塞170的上表面、第二接触插塞176的上表面和/或第一连接图案172的上表面也可以与第一绝缘中间层140的上表面共面。在一些示例中，包括第一接触插塞170、第二接触插塞176和第一连接图案172中的两个或更多个的结构可以具有单一的整体结构。也就是说，第一接触插塞170的连接部与第一连接图案172的连接部之间和/或第二接触插塞176的连接部与第一连接图案172的连接部之间可以不存在分离(即，它们之间的界面可以具有基本为零的厚度或尺寸)。
例如，图1A、图2A和图3中示出的半导体装置可以包括：金属图案，具有如上所述的单一的整体结构；以及诸如阻挡图案160a的屏障，围绕金属图案的底表面的至少一部分和一个或更多个侧壁。然而，阻挡图案160a可以不存在于第一接触插塞170(或第二接触插塞176)与第一连接图案172之间的连接部处。这可以减小第一接触插塞170(或第二接触插塞176)与第一连接图案172之间的接触故障的可能性。
在一些实施例中，基底100可以包括例如单晶硅。在一些实施例中，基底100可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
在示例实施例中，有源图案可以包括：有源鳍102，从基底100的上表面向上突出；以及外延结构122，形成在有源鳍102的凹槽120中。在一些示例实施例中，有源图案可以包括从基底100的上表面向上突出的有源鳍，但是有源鳍没有凹槽，并且有源图案没有外延结构。
在示例实施例中，凹槽120可以设置在与栅极结构136相邻的有源鳍102处。因此，栅极结构136下方的有源鳍102可以相对于凹槽120从基底100进一步突出。
在示例实施例中，有源鳍102可以通过蚀刻基底100的一部分来形成，使得有源鳍102可以包括与基底100的材料基本相同的材料。在示例实施例中，多个有源鳍102可以在与第一方向垂直的第二方向上布置。
在示例实施例中，在第二方向上布置的多个凹槽120和有源鳍102可以彼此成一直线布置。外延结构122的部分可以形成在凹槽120中。在一些情况下，外延结构122可以由相邻的外延图案的在第二方向上的侧壁彼此连接为单个图案来形成。也就是说，外延结构122可以形成在凹槽120处以及凹槽120之间的区域处。
外延结构122可以包括用作FinFET的源区/漏区的杂质区域。例如，外延结构122可以掺杂有杂质。外延结构122的上表面可以包括第一接触区域。
在示例实施例中，外延结构122可以包括硅或硅锗。当FinFET是负沟道金属氧化物半导体(NMOS)晶体管时，外延结构122可以包括掺杂有n型杂质的硅。当FinFET具有正沟道金属氧化物半导体(PMOS)晶体管时，外延结构122可以包括掺杂有p型杂质的硅锗。
栅极结构136可以在第二方向上延伸，并且覆盖有源鳍102的表面的至少一部分。多个栅极结构136可以在第一方向上间隔开。
栅极绝缘层130可以包括氧化物，例如，氧化硅或具有高介电常数的金属氧化物(例如，氧化铪、氧化钽、氧化锆等)。在示例实施例中，栅极绝缘层130可以包括可顺序堆叠的氧化硅层和金属氧化物层。栅极绝缘层130可以围绕栅电极132的侧壁和底表面。
栅电极132可以包括诸如以铝、铜、钽等金属或它们的金属氮化物为例的具有低电阻的材料。可选地，栅电极132可以包括例如多晶硅。
覆盖图案134可以形成在栅极绝缘层130和/或栅电极132上。覆盖图案134可以包括相对于氧化硅具有蚀刻选择性的绝缘材料。覆盖图案134可以包括例如氮化硅的氮化物。
在示例实施例中，间隔件118可以形成在栅极结构136的侧壁上，并且可以包括例如氮化硅、氮碳氧化硅(SiOCN)等的氮化物。在示例实施例中，间隔件118可以包括与覆盖图案134的材料基本相同的材料。
栅电极132的上表面可以包括第二接触区域。第二接触区域可以具有与第一接触区域的表面高度不同的表面高度。
在示例实施例中，隔离层104可以部分地填充有源鳍102之间的沟槽的下部。有源鳍102的上表面可以比隔离层104的上表面高。隔离层104可以包括例如氧化硅的氧化物。
单扩散中断图案210可以形成在可以在第一方向上延伸的有源鳍102的切口部处。也就是说，单扩散中断图案210可以与有源鳍102的在第一方向上的端部接触。在另一示例中，单扩散中断图案210可以沿第一方向形成在有源鳍102之间。单扩散中断图案210可以在第二方向上延伸。单扩散中断图案210的上表面可以与栅极结构136的上表面基本共面。单扩散中断图案210的下表面可以比有源鳍102的下表面低。也就是说，可以去除有源鳍102的与单扩散中断图案210对应的从基底100突出的部分。在示例实施例中，单扩散中断图案210的下表面可以与隔离层104和基底100的平坦表面接触。
单扩散中断图案210可以包括例如氮化硅。可以通过单扩散中断图案210来隔离有源鳍102中的在第一方向上相邻的有源鳍102。
在示例实施例中，单扩散中断图案210在第一方向上的宽度可以与栅极结构136的在第一方向上的宽度基本相同。
第一绝缘中间层140可以形成在基底100上以覆盖有源图案、隔离层104和栅极结构136。在示例实施例中，第一绝缘中间层140的上表面可以是平坦的。第一绝缘中间层140的上表面可以比栅极结构136的上表面高。第一绝缘中间层140可以包括例如氧化硅。
在示例实施例中，第一绝缘中间层140可以包括：下绝缘中间层124，填充栅极结构136之间的间隙；以及上绝缘中间层138，位于下绝缘中间层124和栅极结构136上。
第一接触插塞170的上表面可以与第一绝缘中间层140的上表面基本共面。也就是说，第一接触插塞170的顶部高度可以与第一绝缘中间层140的顶部高度基本相同。
在示例实施例中，第一接触插塞170的下表面可以与外延结构122的上表面接触。在示例实施例中，外延结构122的与第一接触插塞170接触的表面可以通过过度蚀刻而凹陷。在不包括外延结构122的一些示例实施例中，第一接触插塞170可以和与栅极结构136相邻的有源鳍102接触。在示例实施例中，第一接触插塞170可以电连接到FinFET的源区/漏区。在示例实施例中，第一接触插塞170可以在第二方向上延伸。
第一连接图案172可以连接到至少两个第一接触插塞170的侧壁，从而将所述至少两个第一接触插塞170彼此连接。在示例实施例中，第一连接图案172可以与第一接触插塞170的上侧壁接触，并且可以在第一方向上延伸。
在示例实施例中，如图2A和图2B中所示，第一接触插塞170与第一连接图案172之间的界面的剖面可以在竖直方向上延伸。在一些示例实施例中，第一接触插塞170与第一连接图案172之间的界面可以具有倒圆形状。在这种情况下，栅极结构136的侧壁轮廓也可以是倒圆的。
第一连接图案172的上表面可以与第一接触插塞170的上表面和第一绝缘中间层140的上表面基本共面。第一连接图案172的下表面可以比第一接触插塞170的下表面和第二接触插塞176的下表面高。在示例实施例中，第一连接图案172的下表面可以比栅极结构136中的栅电极132的上表面高。
在示例实施例中，第一接触插塞170和电连接到第一接触插塞170的第一连接图案172可以包括具有单一的整体结构的第一结构174a。也就是说，一个第一接触插塞170的连接部与第一连接图案172的连接部之间可以不分离(即，它们之间的界面可以具有基本为零的厚度)。
第一结构174a可以包括第一金属图案162a以及围绕第一金属图案162a的侧壁和底表面的第一阻挡图案160a。一个第一接触插塞170与第一连接图案172之间的连接部可以包括第一金属图案162a。也就是说，第一阻挡图案160a可以不存在于一个第一接触插塞170与第一连接图案172之间的连接部处。
在一些示例实施例中，第一结构174b可以包括第一接触插塞170、第一连接图案172(可以电连接到第一接触插塞170)和从第一连接图案172的侧壁突出的第三连接图案173。第三连接图案173的上表面可以与第一连接图案172的上表面基本共面。第三连接图案173的下表面可以比栅极结构136中的栅电极132的上表面高。在示例实施例中，第三连接图案173可以在第二方向上延伸。
第一接触插塞170、第一连接图案172和第三连接图案173可以是还包括第一金属图案162a的单一的整体结构。也就是说，第一阻挡图案160a可以不存在于第一连接图案172与第三连接图案173之间的连接部处。
第一金属图案162a可以包括例如钴、铝、铜、钨、镍、铂、Au、Ag等。第一阻挡图案160a可以包括例如钛、氮化钛、钽、氮化钽等。
在示例实施例中，绝缘衬里111可以形成在第一结构174a和174b的侧壁上。绝缘衬里111可以不存在于第一接触插塞170和第二接触插塞176的底部下方。绝缘衬里111可以包括例如氮化硅、SiCN等。在一些示例实施例中，绝缘衬里111可以不存在于第一结构174a和174b的侧壁上。
第二接触插塞176的上表面可以与第一绝缘中间层140的上表面基本共面。也就是说，第一接触插塞170的上表面、第二接触插塞176的上表面、第一绝缘中间层140的上表面、第一连接图案172的上表面和第三连接图案173的上表面可以彼此基本共面。
在一些实施例中，第二接触插塞176可以包括第一阻挡图案160a和第一金属图案162a。在示例实施例中，绝缘衬里111可以形成在第二接触插塞176的侧壁上。在一些示例实施例中，绝缘衬里111可以不存在于第二接触插塞176的侧壁上。
如上所述，第一连接图案172和第三连接图案173可以不存在于第一接触插塞170的上表面、第二接触插塞176的上表面和第一绝缘中间层140的上表面上方。在第一结构174a和174b中，第一接触插塞170的连接部与第一连接图案172的连接部之间以及第一连接图案172的连接部与第三连接图案173的连接部之间可以不存在分离(即，它们之间的界面可以具有基本为零的厚度或尺寸)。这可以使接触故障(例如，第一接触插塞170与第一连接图案172之间以及第一接触插塞170与第三连接图案173之间的电开路或高电阻)降低。
图1B和图2B分别是示出根据示例实施例的半导体装置的平面图和剖视图。
图2B是沿图1B的线A-A'截取的剖视图。
除了双扩散中断图案212之外，图1B和图2B中示出的半导体装置可以与参照图1A和图2A示出的半导体装置基本相同。
参照图1B和图2B，双扩散中断图案212的功能可以与参照图1A和图2A示出的单扩散中断图案210的功能基本相同。
双扩散中断图案212可以形成在有源鳍102的在第一方向上延伸的切口部处。双扩散中断图案212可以在第二方向上延伸。双扩散中断图案212的上表面可以与栅极结构136的上表面基本共面。双扩散中断图案212的下表面可以比有源鳍102的下表面低。也就是说，可以去除有源鳍102的在与双扩散中断图案212对应的区域中从基底100突出的部分。
在一些实施例中，双扩散中断图案212在第一方向上的宽度可以大于单扩散中断图案210的在第一方向上的宽度。在示例实施例中，双扩散中断图案212的在第一方向上的宽度可以与两个栅极结构136的在第一方向上的宽度和所述两个栅极结构136之间的间隙的总和基本相同。
图4是示出根据示例实施例的半导体装置的平面图。除了第一连接图案172和第三连接图案173的布局之外，图4中示出的半导体装置可以与参照图1A和图2A示出的半导体装置基本相同。
参照图4，第一连接图案172可以连接到两个第一接触插塞170的上侧壁。
在示例实施例中，多个第一连接图案172可以在第一方向上延伸，以使第一接触插塞170彼此连接。第一接触插塞170可以在第二方向上延伸，并且可以在第一方向上间隔开。
在示例实施例中，第三连接图案173可以与至少两个第一连接图案172连接。例如，第三连接图案173可以在第二方向上延伸，以与在第一方向上延伸的至少两个第一连接图案172连接。在这种情况下，第三连接图案173可以在第二方向上延伸，并且与第一连接图案172的侧壁接触。第一接触插塞170的连接部与第一连接图案172的连接部以及第一连接图案172的连接部与第三连接图案173的连接部可以包括没有分离的直接连接部(即，界面可以具有基本为零的厚度或尺寸)。
在示例实施例中，单扩散中断图案210可以形成在有源鳍102的在第一方向上延伸的切口部处。单扩散中断图案210可以在第二方向上延伸(即，单扩散中断图案210在第二方向上的长度可以大于在第一方向上的宽度)。在一些示例实施例中，在第二方向上延伸的双扩散中断图案212可以形成在有源鳍102的在第一方向上延伸的切口部处。
图5是示出根据示例实施例的半导体装置的平面图。图6是示出根据示例实施例的半导体装置的剖视图。
图6是沿图5的线B-B'截取的剖视图。
在图5和图6中示出的半导体装置中，有源图案、栅极结构、第一绝缘中间层和外延结构可以与参照图1A、图2A和图3示出的有源图案、栅极结构、第一绝缘中间层和外延结构基本相同。
参照图5和图6，第一接触插塞170可以延伸穿过第一绝缘中间层140，并且可以与外延结构122的与栅极结构136相邻的上表面接触。
第二接触插塞176可以延伸穿过第一绝缘中间层140，并且可以与栅极结构136中的栅电极132接触。
第二连接图案178可以电连接到至少两个第二接触插塞176的侧壁。第二连接图案178可以延伸以与第二接触插塞176的上侧壁接触。在示例实施例中，第二连接图案178可以在第一方向上延伸。
第二连接图案178的上表面可以与第一接触插塞170的上表面、第一绝缘中间层140的上表面和第二接触插塞176的上表面基本共面。第二连接图案178的下表面可以比第二接触插塞176的下表面高。也就是说，第二连接图案178的下表面可以比栅电极132的上表面高。
在示例实施例中，第二连接图案178和可以电连接到第二连接图案178的第二接触插塞176可以包括具有单一的整体结构的第二结构180a。也就是说，第二连接图案178与一个第二接触插塞176之间的连接部可以包括没有分离的直接连接部(即，界面可以具有基本为零的厚度或尺寸)。
在一些示例实施例中，第二结构180b可以包括第二连接图案178、电连接到第二连接图案178的第二接触插塞176和从第二连接图案178的侧壁突出的第四连接图案179。例如，第四连接图案179可以在第二方向上延伸。第二接触插塞176的由第二连接图案178连接的上布线区域可以通过第四连接图案179移动或扩展。
第二结构180a和180b可以包括第一金属图案162a和围绕第一金属图案162a的侧壁和底表面的第一阻挡图案160a。第一阻挡图案160a可以不存在于第二连接图案178与第二接触插塞176之间的连接部以及第二连接图案178与第四连接图案179之间的连接部处。
在示例实施例中，绝缘衬里111可以形成在第二结构180a和180b的侧壁上。在一些示例实施例中，绝缘衬里111可以不存在于第二结构180a和180b的侧壁上。
第一接触插塞170可以包括第一金属图案162a和第一阻挡图案160a。
在示例实施例中，如参照图1A、图2A和图3所示，第一接触插塞170可以连接到第一连接图案172。在一些示例实施例中，第一接触插塞170可以连接到第一连接图案172和第三连接图案173。
如上所述，第二连接图案178和第四连接图案179可以不存在于第一接触插塞170的上表面、第二接触插塞176的上表面和第一绝缘中间层140的上表面上方。
图7是示出根据示例实施例的半导体装置的平面图。图8是示出根据示例实施例的半导体装置的剖视图。
图8是沿图7的线C-C'截取的剖视图。
除了连接图案之外，图7和图8中示出的半导体装置可以与参照图1A、图2A和图3示出的半导体装置基本相同。在图7和图8中示出的半导体装置中，有源图案、栅极结构、第一绝缘中间层和外延结构可以与参照图1A、图2A和图3示出的有源图案、栅极结构、第一绝缘中间层和外延结构基本相同。
参照图7和图8，栅极结构136可以在第二方向上延伸以与有源鳍102交叉。多个外延结构122可以与栅极结构136的侧面相邻。外延结构122可以沿第二方向布置。
第一接触插塞170可以延伸穿过第一绝缘中间层140，并且可以与每个外延结构122的上表面接触。在示例实施例中，多个第一接触插塞170可以沿第二方向布置。
第二接触插塞176可以延伸穿过第一绝缘中间层140，并且可以与栅极结构136中的栅电极132接触。
连接图案169可以从第一接触插塞170的侧壁突出。第一接触插塞170的由连接图案169连接的上布线区域可以通过连接图案169移动或扩展。在示例实施例中，连接图案169可以不与相邻的第一接触插塞170的侧壁接触。
连接图案169的上表面可以与第一接触插塞170的上表面、第一绝缘中间层140的上表面和第二接触插塞176的上表面基本共面。连接图案169的下表面可以比第一接触插塞170的下表面高。也就是说，连接图案169的下表面可以比栅电极132的上表面高。
在示例实施例中，连接图案169和可以电连接到连接图案169的第一接触插塞170可以包括具有单一的整体结构的布线结构171。也就是说，连接图案169的连接部和一个第一接触插塞170的连接部可以形成为没有分离的直接连接部(即，界面可以具有基本为零的厚度或尺寸)。
布线结构171可以包括第一金属图案162a和围绕第一金属图案162a的侧壁和底表面的第一阻挡图案160a。
在示例实施例中，绝缘衬里111可以形成在布线结构171的侧壁上。
第二接触插塞176可以包括第一金属图案162a和第一阻挡图案160a。
在示例实施例中，在第二方向上延伸的单扩散中断图案210可以形成在有源鳍102的切口部处。在一些示例实施例中，在第二方向上延伸的双扩散中断图案212可以形成在有源鳍102的切口部处。
在示例实施例中，如图5和图6中所示，一个第二接触插塞176可以连接到第二连接图案178。在一些示例实施例中，如图5和图6中所示，一个第二接触插塞176可以连接到第二连接图案178和第四连接图案179。
在示例实施例中，如参照图1A、图2A和图3所示，一个第一接触插塞170可以连接到第一连接图案172。在一些示例实施例中，一个第一接触插塞170可以连接到第一连接图案172和第三连接图案173二者。
图9是示出根据示例实施例的半导体装置的平面图。图10是示出根据示例实施例的半导体装置的剖视图。
图10是沿图9的线D-D'和线E-E'截取的剖视图。
除了连接图案之外，图9和图10中示出的半导体装置可以与参照图1A、图2A和图3示出的半导体装置基本相同。在图9和图10中示出的半导体装置中，有源图案、栅极结构、第一绝缘中间层和外延结构可以与参照图1A、图2A和图3示出的有源图案、栅极结构、第一绝缘中间层和外延结构基本相同。
参照图9和图10，栅极结构136可以延伸以与有源鳍102交叉。外延结构122可以分别与栅极结构136的侧面相邻。外延结构122可以沿第二方向布置。
第一接触插塞170可以延伸穿过第一绝缘中间层140，并且可以与每个外延结构122的上表面接触。
第二接触插塞176可以延伸穿过第一绝缘中间层140，并且可以与栅电极132接触。
第五连接图案182可以电连接到第一接触插塞170和第二接触插塞176。例如，第五连接图案182可以延伸以与第一接触插塞170的侧壁和第二接触插塞176的侧壁接触。
在示例实施例中，第五连接图案182可以连接到第一接触插塞170和第二接触插塞176，第二接触插塞176和与第一接触插塞170相邻的栅电极132接触。在一些示例实施例中，第五连接图案182可以连接到第一接触插塞170和第二接触插塞176，第二接触插塞176在不与第一接触插塞170相邻的位置处与栅电极132接触。
第五连接图案182的上表面可以与第一接触插塞170的上表面、第一绝缘中间层140的上表面和第二接触插塞176的上表面基本共面。第五连接图案182的下表面可以比第二接触插塞176的下表面高。也就是说，第五连接图案182的下表面可以比栅电极132的上表面高。
在示例实施例中，第五连接图案182以及可以电连接到第五连接图案182的第一接触插塞170和第二接触插塞176可以包括具有单一的整体结构的布线结构184。也就是说，第五连接图案182的连接部与一个第一接触插塞170的连接部以及第五连接图案182的连接部与一个第二接触插塞176的连接部可以包括没有分离的直接连接部(即，界面可以具有基本为零的厚度或尺寸)。
布线结构184可以包括第一金属图案162a和围绕第一金属图案162a的侧壁和底表面的第一阻挡图案160a。
在示例实施例中，绝缘衬里111可以形成在布线结构184的侧壁上。
在示例实施例中，单扩散中断图案210可以在第二方向上延伸，并且可以形成在有源鳍102的切口部处。在一些示例实施例中，双扩散中断图案212可以在第二方向上延伸，并且可以形成在有源鳍102的切口部处。
在示例实施例中，如参照图1A、图2A和图3所示，一个第一接触插塞170可以连接到第一连接图案172。在一些示例实施例中，一个第一接触插塞170可以连接到第一连接图案172和第三连接图案173。在一些示例实施例中，如参照图7和图8所示，一个第一接触插塞170可以连接到单个连接图案(连接图案169)。
在示例实施例中，如参照图5和图6所示，一个第二接触插塞176可以连接到第二连接图案178。在一些示例实施例中，一个第二接触插塞176可以连接到第二连接图案178和第四连接图案179二者。
图11是示出根据示例实施例的半导体装置的剖视图。
除了蚀刻停止层之外，图11中示出的半导体装置可以与参照图1A、图2A和图3示出的半导体装置基本相同。
参照图11，半导体装置可以包括用于控制第一连接图案172和第三连接图案173的底部高度的蚀刻停止层141。在示例实施例中，蚀刻停止层141可以形成在下绝缘中间层124与上绝缘中间层138之间。在示例实施例中，蚀刻停止层141的上表面的高度可以与第一连接图案172的底部高度和第三连接图案173的底部高度基本相同。
蚀刻停止层141可以存在于其它示例实施例中。例如，在图4至图10中示出的半导体装置中，蚀刻停止层141可以形成在下绝缘中间层124与上绝缘中间层138之间。
图12至图28是示出根据示例实施例的制造半导体装置的方法的平面图和剖视图。
剖视图分别沿平面图的线A-A'截取。
参照图12和图13，可以部分地蚀刻基底100的上部以形成沟槽。可以形成隔离层104以填充沟槽的下部。在形成沟槽之前，可以通过离子注入工艺使基底100掺杂有杂质，以形成阱区(未示出)。在示例实施例中，隔离层104可以包括例如氧化硅。
在形成有源鳍102之前，可以通过形成隔离层104而在基底100上形成在第一方向上延伸的预有源鳍(未示出)。在示例实施例中，多个预有源鳍可以在与第一方向垂直的第二方向上布置。预有源鳍可以从隔离层104突出。
可以在基底100上形成虚设栅极结构116。可以在虚设栅极结构116的侧壁上形成间隔件118。
虚设栅极结构116可以包括虚设栅极绝缘图案110、虚设栅电极112和硬掩模114，可以顺序地堆叠虚设栅极绝缘图案110、虚设栅电极112和硬掩模114中的每个。在示例实施例中，虚设栅极绝缘图案110可以由例如氧化硅的氧化物形成。虚设栅电极112可以由例如多晶硅形成。硬掩模114可以由例如氮化硅的氮化物形成。
在示例实施例中，可以在预有源鳍和隔离层104上形成虚设栅极结构116，并且虚设栅极结构116可以在第二方向上延伸。多个虚设栅极结构116可以在第一方向上彼此间隔开。
可以在虚设栅极结构116、隔离层104和预有源鳍上形成间隔件层。可以对间隔件层进行各向异性蚀刻，以在虚设栅极结构116的侧壁上形成间隔件118。
可以使用虚设栅极结构116和间隔件118作为蚀刻掩模来部分地蚀刻预有源鳍，以形成包括凹槽120的有源鳍102。在示例实施例中，可以利用原位蚀刻工艺来形成间隔件118和凹槽120。
可以通过使用有源鳍102的被凹槽120暴露的上表面作为晶种通过选择性外延生长(SEG)工艺来形成外延结构122。可以通过在水平方向和竖直方向上进行外延生长来形成外延结构122。在示例实施例中，外延结构122可以在第二方向上延伸。
在示例实施例中，在SEG工艺期间，外延结构122可以原位掺杂有杂质。因此，外延结构122可以用作FinFET的源区/漏区。
在示例实施例中，外延结构122可以被形成为包括例如硅锗或硅。当半导体是p型FinFET时，外延结构122可以包括硅锗。当半导体是n型FinFET时，外延结构122可以包括硅。
在示例实施例中，在形成外延结构122之后，可以进一步执行用于形成源区/漏区的离子掺杂工艺和退火工艺。
参照图14和图15，可以在虚设栅极结构116上形成下绝缘中间层124，以填充虚设栅极结构116之间的间隙。可以对下绝缘中间层124进行平坦化，直到可以使虚设栅极结构116的上表面暴露。
可以去除虚设栅极结构116以形成开口。可以通过开口使有源鳍102和隔离层104暴露。在示例实施例中，可以在由开口暴露的有源鳍102上形成热氧化物层。
可以在开口中形成包括栅极绝缘层130、栅电极132和覆盖图案134的栅极结构136。
在示例实施例中，可以在开口的侧壁和底表面以及下绝缘中间层124的上表面上形成高介电层(未示出)。可以在高介电层上形成栅电极层(也未示出)以充分填充开口的剩余部分。高介电层可以由具有高介电常数的金属氧化物形成，例如，氧化铪、氧化钽、氧化锆等。栅电极层可以由具有低电阻的金属形成，例如，铝、铜、钽等或它们的金属氮化物。
可以对栅电极层和高介电层进行平坦化，直到可以使下绝缘中间层124的上表面暴露，并且可以部分地蚀刻高介电层和栅电极层的上部以形成栅极绝缘层130和栅电极132。可以在开口的内表面上形成栅极绝缘层130，并且可以在栅极绝缘层130上形成栅电极132以填充开口的下部。在示例实施例中，可以通过化学机械抛光(CMP)工艺和/或回蚀工艺来执行平坦化工艺。可以在栅电极132和下绝缘中间层124上形成覆盖层。可以对覆盖层进行平坦化，直到可以使下绝缘中间层124的上表面暴露以形成覆盖图案134。
因此，可以在基底100上形成包括栅极绝缘层130、栅电极132和覆盖图案134的栅极结构136。
参照图16和图17，可以选择性地蚀刻与扩散中断图案的区域对应的栅极结构136，并且可以顺序蚀刻位于栅极结构136下方的有源鳍102和隔离层104。因此，可以通过蚀刻工艺形成在第二方向上延伸的沟槽。此外，可以通过蚀刻工艺切割一个或更多个有源鳍102，使得两个有源鳍102可以形成为在第二方向上彼此间隔开。
可以在下绝缘中间层124上形成绝缘层以填充沟槽。可以对绝缘层进行平坦化直到使下绝缘中间层124的上表面暴露以形成扩散中断图案210。扩散中断图案210可以包括氮化硅。
在示例实施例中，扩散中断图案210可以是单扩散中断图案。在这种情况下，可以蚀刻一个栅极结构136以形成沟槽，并且可以形成单扩散中断图案210以填充沟槽。因此，扩散中断图案210的在第一方向上的宽度可以与栅极结构136的在第一方向上的宽度基本相同。
在一些示例实施例中，扩散中断图案210可以是双扩散中断图案。在这种情况下，可以蚀刻相邻的两个栅极结构136以及所述两个栅极结构136之间的下绝缘中间层124以形成沟槽，并且可以形成双扩散中断图案以填充沟槽。因此，扩散中断图案210的在第一方向上的宽度可以与所述两个栅极结构136的在第一方向上的宽度和所述两个栅极结构136之间的间隙的总和基本相同。
参照图18和图19，可以在下绝缘中间层124、栅极结构136和扩散中断图案210上形成上绝缘中间层138。下绝缘中间层124和上绝缘中间层138可以彼此合并，并且合并的下绝缘中间层124和上绝缘中间层138可以被称为第一绝缘中间层140。
在一些示例实施例中，在形成上绝缘中间层138之前，可以在下绝缘中间层124上形成蚀刻停止层(未示出)。在这种情况下，可以在下绝缘中间层124与上绝缘中间层138之间形成蚀刻停止层。
可以在第一绝缘中间层140上形成第一蚀刻掩模(未示出)。第一蚀刻掩模可以用作用于形成第一接触插塞的掩模。因此，第一蚀刻掩模可以包括与栅极结构136之间的外延结构122竖直叠置的开口。可以使用第一蚀刻掩模来蚀刻第一绝缘中间层140以形成第一接触孔144。因此，可以通过第一接触孔144使外延结构122的上表面暴露。可以去除第一蚀刻掩模。
在示例实施例中，可以在第一接触孔144的表面和第一绝缘中间层140的表面上形成绝缘衬里层145。绝缘衬里层145可以包括例如氮化硅、氧化硅。在一些示例实施例中，可以不存在绝缘衬里层145。
参照图20和图21，可以在第一绝缘中间层140上形成第二蚀刻掩模146。第二蚀刻掩模146可以用作用于形成第二接触插塞的掩模。因此，第二蚀刻掩模146可以包括与栅极结构136竖直叠置的开口。可以使用第二蚀刻掩模146来蚀刻第一绝缘中间层140和覆盖图案134以形成第二接触孔148。因此，可以通过第二接触孔148使栅电极132的上表面暴露。
可以去除第二蚀刻掩模146。因此，第一接触孔144和第二接触孔148可以被形成为穿过第一绝缘中间层140。
参照图22，可以在第一绝缘中间层140上形成第一牺牲层150以填充第一接触孔144和第二接触孔148。第一牺牲层150可以包括例如包含无定形碳的旋涂硬(SOH)掩模。
可以在第一牺牲层150上形成第三蚀刻掩模152。第三蚀刻掩模152可以用作用于形成第一连接图案和第二连接图案的掩模。因此，第三蚀刻掩模152可以包括开口，以使与第一连接图案和第二连接图案中的每个对应的上部暴露。
在示例实施例中，第三蚀刻掩模152的开口可以与从第一接触孔144和第二接触孔148中选择的两个接触孔之间的部分竖直叠置。例如，第三蚀刻掩模152可以包括与第一接触孔144之间的部分竖直叠置的第一开口153a。例如，第三蚀刻掩模152可以包括与第二接触孔148之间的部分竖直叠置的第二开口153b。例如，第三蚀刻掩模152可以包括与第一接触孔144和第二接触孔148之间的部分竖直叠置的开口(未示出)。
在示例实施例中，第三蚀刻掩模152可以包括第三开口(未示出)，第三开口(未示出)可以与从第一接触孔144和第二接触孔148中选择的两个接触孔之间的开口连通。第三开口可以在与所述开口的延伸方向不同的方向上延伸。
参照图23和图24，可以使用第三蚀刻掩模152作为蚀刻掩模来蚀刻第一牺牲层150和第一绝缘中间层140，以形成沟槽154、155和156。
在示例实施例中，沟槽154、155和156中的每个的底表面可以比栅电极132的上表面高。因此，沟槽154、155和156中的每个的底表面可以比第一接触孔144和第二接触孔148的底部高。
在示例实施例中，可以在第一接触孔144之间形成第一沟槽154，并且第一沟槽154可以与第一接触孔144的上侧壁连通。在示例实施例中，可以在第二接触孔148之间形成第二沟槽156，以与第二接触孔148的上侧壁连通。第一沟槽154和第二沟槽156可以被形成为在第一方向上延伸。还可以形成第三沟槽155以与第一沟槽154连通，并且第三沟槽155可以在第二方向上延伸。
在一些示例实施例中，还可以在第一接触孔144与第二接触孔148之间形成沟槽(未示出)，以与第一接触孔144的上侧壁和第二接触孔148的上侧壁连通。
参照图25，可以去除第三蚀刻掩模152和第一牺牲层150。在示例实施例中，可以通过灰化工艺去除第一牺牲层150。
可以去除形成在第一接触孔144的底表面上的绝缘衬里层145。因此，可以通过第一接触孔144使外延结构122的至少一部分暴露。在示例实施例中，可以通过去除工艺部分地蚀刻外延结构122的上表面。
可以在第一接触孔144的表面和第二接触孔148的表面、沟槽154、155和156的表面以及第一绝缘中间层140的表面上形成附加绝缘衬里层(未示出)。可以对附加绝缘衬里层进行各向异性蚀刻以形成附加绝缘衬里图案。附加绝缘衬里图案可以包括氧化硅或氮化硅。在一些示例实施例中，可以不存在附加绝缘衬里图案。
第一接触插塞、第二接触插塞和第二连接图案的布局可以不限于所示出的示例。例如，在半导体装置的平面图中，第一接触孔、第二接触孔和沟槽的位置可以是可变的。也就是说，可以改变第一接触孔和第二接触孔以及沟槽的位置。可以以与上述的方式相同或相似的方式执行后续步骤，使得可以制造图4至图10中示出的半导体装置的变型。
不需要按照如上面所描述的顺序来形成第一接触孔144和第二接触孔148以及沟槽154、155和156。也就是说，形成第一接触孔144、第二接触孔148以及沟槽154、155和156的顺序可以是可变的。
参照图26，可以在第一绝缘中间层140以及第一接触孔144的表面、沟槽154、155和156的表面和第二接触孔148的表面上形成第一阻挡层160。可以在第一阻挡层160上形成第一金属层162，以填充第一接触孔144、沟槽154、155和156以及第二接触孔148。
第一阻挡层160可以由例如钛、氮化钛、钽、氮化钽等形成。第一金属层162可以由例如钴、铝、铜、钨、镍、铂、金、银等形成。
参照图27和图28，可以对第一阻挡层160和第一金属层162进行平坦化，直到可以使第一绝缘中间层140的上表面暴露。可以通过CMP工艺和/或回蚀工艺来执行平坦化工艺。因此，可以形成第一阻挡图案160a和第一金属图案162a以填充第一接触孔144、沟槽154、155和156以及第二接触孔148。
在示例实施例中，可以分别在第一接触孔144、第一沟槽154、第二沟槽156、第三沟槽155和第二接触孔148中形成第一接触插塞170、第一连接图案172、第二连接图案178、第三连接图案173和第二接触插塞176。
如图27和图28中所示，包括两个第一接触插塞170、第一连接图案172和第三连接图案173的第一结构174可以具有单一的整体结构。也就是说，第一结构174可以包括具有单一的整体结构的第一金属图案162a和围绕第一金属图案162a的侧壁和底表面的第一阻挡图案160a。在第一结构174中，一个第一接触插塞170的连接部与第一连接图案172的连接部可以彼此不分离，并且第一连接图案172的连接部与第三连接图案173的连接部可以彼此不分离。
如图27和图28中所示，包括两个第二接触插塞176和连接到所述两个第二接触插塞176的第二连接图案178的第二结构180可以具有单一的整体结构。也就是说，第二结构180可以包括具有单一的整体结构的第一金属图案162a和围绕第一金属图案162a的侧壁和底表面的第一阻挡图案160a。在第二结构180中，一个第二接触插塞176与第二连接图案178之间的连接部可以包括没有分离的直接连接部(即，界面可以具有基本为零的厚度或尺寸)。
第一接触插塞170和第二接触插塞176中的一些可以不连接到连接图案。未连接到连接图案的第一接触插塞170和第二接触插塞176仍可以包括第一金属图案162a和围绕第一金属图案162a的侧壁和底表面的第一阻挡图案160a。
在一些示例中，可以通过同一沉积工艺和平坦化工艺来形成第一接触插塞170、第一连接图案172、第二连接图案178、第三连接图案173和第二接触插塞176。因此，第一接触插塞170、第一连接图案172、第二连接图案178、第三连接图案173和第二接触插塞176可以使用在第一金属图案162a中使用的相同金属和包括在第一阻挡图案160a中的相同阻挡金属形成。
第一接触插塞170的上表面、第一连接图案172的上表面、第二连接图案178的上表面、第三连接图案173的上表面和第二接触插塞176的上表面可以彼此基本共面。也就是说，第一接触插塞170的上表面的高度、第一连接图案172的上表面的高度、第二连接图案178的上表面的高度、第三连接图案173的上表面的高度和第二接触插塞176的上表面的高度可以基本相同。
图29是示出根据示例实施例的半导体装置的剖视图。
除了电阻器图案之外，图29中示出的半导体装置可以与参照图1A、图2A和图3示出的半导体装置基本相同。
参照图29，覆盖绝缘层190可以形成在第一绝缘中间层140上。电阻器图案200可以形成在覆盖绝缘层190上。
在一些情况下，电阻器图案200不与第一接触插塞170、第一连接图案172、第三连接图案和第二接触插塞176竖直叠置。换言之，电阻器图案200可以被设置为使得它不位于第一接触插塞170、第一连接图案172、第三连接图案和第二接触插塞176上方。在示例实施例中，电阻器图案200不与栅极结构136竖直叠置。电阻器图案200可以包括具有目标电阻的金属。在示例实施例中，电阻器图案200可以包括具有高于包括在第一接触插塞170、第一连接图案172、第三连接图案和第二接触插塞176中的金属的电阻的电阻的金属。
第二绝缘中间层202可以形成在覆盖绝缘层190和电阻器图案200上，以覆盖电阻器图案200的至少一部分和覆盖绝缘层190。
上接触插塞204可以形成在电阻器图案200上，并且上接触插塞204可以延伸穿过第二绝缘中间层202。
因此，电阻器图案200的上表面可以不与第一接触插塞170的上表面、第一连接图案172的上表面、第三连接图案的上表面、第二接触插塞176的上表面和第一绝缘中间层140的上表面共面。
在下文中，可以简单地描述制造包括电阻器图案的半导体装置的方法。
可以在基底100上形成第一绝缘中间层140、第一接触插塞170、第一连接图案172、第三连接图案和第二接触插塞176。可以在第一绝缘中间层140上形成覆盖绝缘层190，并且可以在覆盖绝缘层190上形成电阻器层。可以对电阻器层进行图案化以形成电阻器图案200。可以形成第二绝缘中间层202以覆盖电阻器图案200和覆盖绝缘层190。可以穿过第二绝缘中间层202在电阻器图案200上形成上接触插塞204。
电阻器图案200可以用在根据示例实施例的半导体装置中。例如，图4至图10中示出的半导体装置中的一个可以包括电阻器图案200。
图30是示出根据示例实施例的半导体装置的剖视图。
除了电阻器图案之外，图30中示出的半导体装置可以与参照图1A、图2A和图3示出的半导体装置基本相同。
参照图30，电阻器图案200可以至少部分地被第一绝缘中间层140覆盖。具体地，电阻器图案200可以至少部分地被上绝缘中间层138覆盖。
在示例实施例中，电阻器图案200可以形成在下绝缘中间层124上。因此，电阻器图案200的上表面可以比第一连接图案172的上表面、第一接触插塞170的上表面、第二接触插塞176的上表面和第一绝缘中间层140的上表面低。
连接图案204a可以与电阻器图案200电连接。连接图案204a可以包括第一金属图案162a以及包括在第一连接图案172、第一接触插塞170和第二接触插塞176中的第一阻挡图案160a。
连接图案204a的上表面可以与第一连接图案172的上表面基本共面。
连接图案204a的底表面可以与电阻器图案200的上表面接触。在示例实施例中，连接图案204a可以被设置为与电阻器图案200交叉。在示例实施例中，连接图案204a的底表面的一部分可以比第一连接图案172的底表面高。
在示例实施例中，电阻器图案200可以被形成为不与栅极结构136竖直叠置。
图31和图32是示出根据示例实施例的制造半导体装置的方法的剖视图。
在由图31和图32示出的步骤之前，可以执行与参照图12至图15示出的工艺基本相同或相似的工艺，以形成下绝缘中间层124。此外，可以执行与参照图16和图17示出的工艺基本相同或相似的工艺，以形成扩散中断图案(未示出)。
参照图31，可以在下绝缘中间层124上形成电阻器层。可以对电阻器层进行图案化以形成电阻器图案200。
参照图32，可以执行与参照图18至图25示出的工艺基本相同或相似的工艺。然而，在参照图22示出的工艺中，第三蚀刻掩模152还可以包括使与附加连接图案(未示出)对应的上部暴露的开口220，附加连接图案与电阻器图案200连接。因此，在用于形成第一连接图案172和第三连接图案173的蚀刻工艺期间，可以对与附加连接图案对应的上部一起进行蚀刻以在上绝缘中间层138中形成开口220。
可以执行与参照图26至图28示出的工艺基本相同或相似的工艺。可以通过阻挡层的沉积工艺、金属层的沉积工艺和平坦化工艺来形成第一接触插塞170、第一连接图案172、第二接触插塞176和附加连接图案。因此，第一接触插塞170、第一连接图案172、第二接触插塞176和附加连接图案可以包括与包括在第一金属图案162a中的金属相同的金属以及与包括在第一阻挡图案160a中的阻挡金属相同的阻挡金属。因此，可以制造图30中示出的半导体装置。
前述内容是对示例实施例的说明，而不应被解释为是对它们进行限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖的教导和优点的情况下，能够在示例实施例中进行许多修改。因此，所有这些修改意在包括在如权利要求中限定的本发明构思的范围内。在权利要求中，装置加功能(means-plus-function)项意在覆盖这里被描述为执行所述功能的结构，并且不仅覆盖结构等同物而且覆盖等同结构。因此，将理解的是，前述内容是对各种示例实施例的说明，并且将不被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例的修改以及其它示例实施例意在被包括在所附权利要求的范围内。
在本公开中，术语“高度”、“比……高”和“比……低”可以指与基底的其上布置有布线的表面垂直的竖直尺寸。因此，术语“比……高”可以指更远离基底，“比……低”可以指更靠近基底(或者在基底的上表面下方)。
术语“有源图案”可以指承载电信号的有源组件的图案。有源图案可以与用于结构功能或保护功能但不传输电信号的无源组件(诸如基底)形成对比。

Claims (18)

1.一种半导体装置，所述半导体装置包括：
多个有源图案，位于基底上；
多个栅极结构，位于基底上，每个栅极结构包括栅极绝缘层、栅电极和覆盖图案；
第一绝缘中间层，覆盖有源图案和栅极结构的至少一部分；
多个第一接触插塞，延伸穿过第一绝缘中间层，所述多个第一接触插塞中的每个第一接触插塞与和所述多个栅极结构中的一个栅极结构相邻的有源图案接触；
多个第二接触插塞，延伸穿过第一绝缘中间层，所述多个第二接触插塞中的每个第二接触插塞与所述多个栅极结构中的一个栅极结构的栅电极接触；以及
第一连接图案，与从所述多个第一接触插塞和所述多个第二接触插塞中选择的至少一个接触插塞的侧壁直接接触，其中，第一连接图案的上表面与所述多个第一接触插塞的上表面和所述多个第二接触插塞的上表面共面，第一连接图案和与第一连接图案直接接触的接触插塞包括布线结构，并且布线结构包括具有单一的整体结构的金属图案和围绕金属图案的侧壁和底表面的阻挡图案。
2.根据权利要求1所述的半导体装置，其中，第一连接图案的下表面比所述多个第一接触插塞的下表面和所述多个第二接触插塞的下表面高。
3.根据权利要求1所述的半导体装置，其中，第一连接图案连接从所述多个第一接触插塞和所述多个第二接触插塞中选择的至少两个接触插塞的侧壁。
4.根据权利要求1所述的半导体装置，其中，第一连接图案从由所述多个第一接触插塞和所述多个第二接触插塞中选择的至少一个接触插塞的侧壁延伸。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括从第一连接图案的侧壁延伸的第二连接图案，其中，第二连接图案在与第一连接图案的延伸方向不同的方向上延伸。
6.根据权利要求5所述的半导体装置，其中，第一连接图案的上表面与第二连接图案的上表面共面。
7.根据权利要求5所述的半导体装置，其中，第二连接图案使多个第一连接图案彼此连接。
8.根据权利要求1所述的半导体装置，其中，第一连接图案和与第一连接图案直接接触的接触插塞包括相同的金属材料。
9.根据权利要求1所述的半导体装置，其中，第一连接图案和与第一连接图案直接接触的接触插塞之间的界面的厚度为零。
10.根据权利要求9所述的半导体装置，其中，有源图案包括从基底突出并在第一方向上延伸的有源鳍，并且其中，所述多个栅极结构在与第一方向交叉的第二方向上延伸。
11.一种半导体装置，所述半导体装置包括：
有源鳍，从基底突出，有源鳍在第一方向上延伸；
多个栅极结构，位于有源鳍上，每个栅极结构在与第一方向交叉的第二方向上延伸，并包括栅极绝缘层、栅电极和覆盖图案；
外延结构，位于栅极结构之间的有源鳍上；
第一绝缘中间层，覆盖栅极结构、有源鳍和外延结构的至少一部分；
多个第一接触插塞，延伸穿过第一绝缘中间层，所述多个第一接触插塞中的每个第一接触插塞与外延结构接触；
多个第二接触插塞，延伸穿过第一绝缘中间层，所述多个第二接触插塞中的每个第二接触插塞与所述多个栅极结构中的一个栅极结构的栅电极接触；以及
第一连接图案，与从所述多个第一接触插塞和所述多个第二接触插塞中选择的至少一个接触插塞的侧壁直接接触，其中，第一连接图案的上表面与所述多个第一接触插塞的上表面和所述多个第二接触插塞的上表面共面，第一连接图案和与第一连接图案直接接触的接触插塞包括布线结构，并且布线结构包括具有单一的整体结构的金属图案和围绕金属图案的侧壁和底表面的阻挡图案。
12.根据权利要求11所述的半导体装置，其中，第一连接图案的下表面比所述多个第一接触插塞的下表面和所述多个第二接触插塞的下表面高。
13.根据权利要求11所述的半导体装置，其中，第一连接图案从由所述多个第一接触插塞中选择的至少一个第一接触插塞的侧壁或由所述多个第二接触插塞中选择的至少一个第二接触插塞的侧壁延伸。
14.根据权利要求11所述的半导体装置，所述半导体装置还包括从第一连接图案的侧壁突出的第二连接图案，其中，第二连接图案在与第一连接图案的延伸方向不同的方向上延伸。
15.根据权利要求11所述的半导体装置，所述半导体装置还包括位于第一绝缘中间层中的蚀刻停止层，其中，蚀刻停止层与第一连接图案的底表面接触。
16.一种半导体装置，所述半导体装置包括：
基底，包括第一接触区域和第二接触区域，其中，第二接触区域的表面高度与第一接触区域的表面高度不同；
绝缘中间层，位于基底上；
多个第一接触插塞，从绝缘中间层的上表面延伸到第一接触区域；
多个第二接触插塞，从绝缘中间层的上表面延伸到第二接触区域；以及
第一连接图案，从由所述多个第一接触插塞和所述多个第二接触插塞中选择的至少一个接触插塞的侧壁突出，其中，第一连接图案的上表面与所述多个第一接触插塞的上表面、所述多个第二接触插塞的上表面和绝缘中间层的上表面共面，第一连接图案和与第一连接图案直接接触的接触插塞包括布线结构，并且布线结构包括具有单一的整体结构的金属图案和围绕金属图案的侧壁和底表面的阻挡图案。
17.根据权利要求16所述的半导体装置，其中，第一连接图案的下表面比所述多个第一接触插塞的下表面和所述多个第二接触插塞的下表面高。
18.根据权利要求16所述的半导体装置，其中，第一连接图案连接从所述多个第一接触插塞和所述多个第二接触插塞中选择的至少两个接触插塞的侧壁。
CN201910119085.8A 2018-06-04 2019-02-18 半导体装置 Active CN110556361B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180064024A KR102585881B1 (ko) 2018-06-04 2018-06-04 반도체 소자 및 그 제조 방법.
KR10-2018-0064024 2018-06-04

Publications (2)

Publication Number Publication Date
CN110556361A CN110556361A (zh) 2019-12-10
CN110556361B true CN110556361B (zh) 2024-05-03

Family

ID=68692783

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910119085.8A Active CN110556361B (zh) 2018-06-04 2019-02-18 半导体装置

Country Status (3)

Country Link
US (2) US11004788B2 (zh)
KR (1) KR102585881B1 (zh)
CN (1) CN110556361B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102585881B1 (ko) 2018-06-04 2023-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US20220203838A1 (en) 2019-10-31 2022-06-30 Lg Energy Solution, Ltd. Electric Leakage Detection Apparatus, Electric Leakage Detection Method and Electric Vehicle
US11289383B2 (en) * 2020-05-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11972983B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11973120B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
CN114068395B (zh) * 2020-07-31 2024-03-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11855218B2 (en) 2020-09-09 2023-12-26 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
KR20230064158A (ko) * 2021-11-03 2023-05-10 삼성전자주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601666A (zh) * 2015-10-16 2017-04-26 三星电子株式会社 半导体装置及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287951B1 (en) 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
WO2004061947A1 (ja) * 2002-12-27 2004-07-22 Fujitsu Limited 半導体装置、ｄｒａｍ集積回路装置およびその製造方法
KR100481183B1 (ko) * 2003-03-17 2005-04-07 삼성전자주식회사 이중 캐핑막 패턴들을 갖는 반도체 장치 및 그 제조방법
KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100741857B1 (ko) * 2006-05-03 2007-07-24 삼성전자주식회사 계면 저항을 줄일 수 있는 게이트 콘택 구조체를 구비하는반도체 장치 및 그 제조 방법
KR101758312B1 (ko) * 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
US8716124B2 (en) 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US8741718B2 (en) 2012-01-17 2014-06-03 International Business Machines Corporation Local interconnects compatible with replacement gate structures
US9515148B2 (en) 2013-11-11 2016-12-06 International Business Machines Corporation Bridging local semiconductor interconnects
US9443758B2 (en) 2013-12-11 2016-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Connecting techniques for stacked CMOS devices
US9431296B2 (en) * 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
KR102282195B1 (ko) * 2014-07-16 2021-07-27 삼성전자 주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
US9799567B2 (en) 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
KR102310080B1 (ko) 2015-03-02 2021-10-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102317651B1 (ko) * 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102390987B1 (ko) * 2015-09-08 2022-04-27 삼성전자주식회사 반도체 소자 및 이를 제조하기 위한 방법
KR102585881B1 (ko) 2018-06-04 2023-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601666A (zh) * 2015-10-16 2017-04-26 三星电子株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
US20190371724A1 (en) 2019-12-05
CN110556361A (zh) 2019-12-10
US11004788B2 (en) 2021-05-11
US11616016B2 (en) 2023-03-28
KR102585881B1 (ko) 2023-10-06
KR20190138012A (ko) 2019-12-12
US20210242126A1 (en) 2021-08-05

Similar Documents

Publication Publication Date Title
CN110556361B (zh) 半导体装置
CN107919358B (zh) 半导体器件及其制造方法
US10115722B2 (en) Semiconductor devices and methods for manufacturing the same
EP3557622B1 (en) Vertical memory devices
KR102403604B1 (ko) 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
US9941278B2 (en) Method and apparatus for placing a gate contact inside an active region of a semiconductor
KR102320047B1 (ko) 집적회로 소자 및 그 제조 방법
KR102451417B1 (ko) 반도체 장치
US10854504B2 (en) Semiconductor structure and manufacturing method thereof
KR102401486B1 (ko) 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US11705454B2 (en) Active regions via contacts having various shaped segments off-set from gate via contact
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
KR102593561B1 (ko) 반도체 소자
KR20170047582A (ko) 로직 반도체 소자
KR20160122475A (ko) 반도체 장치 및 그 제조 방법
CN107689347B (zh) 制造半导体器件的方法
CN108573969B (zh) 集成电路器件
CN110797306A (zh) 半导体器件及其制造方法
US20190295898A1 (en) Contacts formed with self-aligned cuts
US9929099B2 (en) Planarized interlayer dielectric with air gap isolation
US11335679B2 (en) Semiconductor device and method of fabricating the same
CN111490044A (zh) 半导体器件
KR102500943B1 (ko) 반도체 장치 및 이의 제조 방법
US10008385B1 (en) Enlarged sacrificial gate caps for forming self-aligned contacts
US20220336661A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant