KR20190138012A - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

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Abstract

반도체 소자는 기판 상에 구비되는 액티브 패턴들을 포함할 수 있다. 상기 기판 상에 구비되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들을 포함할 수 있다. 상기 기판상에, 상기 액티브 패턴들 및 게이트 구조물들을 덮는 제1 층간 절연막을 포함할 수 있다. 상기 제1 층간 절연막을 관통하고 상기 게이트 구조물 양 측의 액티브 패턴들의 표면과 접촉하는 제1 콘택 플러그들을 포함할 수 있다. 상기 제1 층간 절연막을 관통하고 상기 게이트 구조물들에 포함되는 게이트 전극과 접촉하는 제2 콘택 플러그들을 포함할 수 있다. 상기 제1 콘택 플러그들 및 제2 콘택 플러그들 중에서 선택된 적어도 하나의 콘택 플러그의 일부 측벽과 직접 접하는 제1 연결 패턴을 포함할 수 있다. 상기 제1 연결 패턴의 상부면은 상기 제1 및 제2 콘택 플러그들의 상부면과 동일 평면 상에 위치할 수 있다.

Description

반도체 소자 및 그 제조 방법. {A semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 연결 배선을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 트랜지스터를 포함할 수 있다. 상기 트랜지스터의 게이트 및/또는 액티브 영역들과 접하는 콘택 플러그들 및 상기 콘택 플러그들과 연결되는 연결 배선들이 구비될 수 있다.
본 발명의 과제는 콘택 플러그들 및 연결 배선들을 포함하는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 구비되는 액티브 패턴들을 포함할 수 있다. 상기 기판 상에 구비되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들을 포함할 수 있다. 상기 기판상에, 상기 액티브 패턴들 및 게이트 구조물들을 덮는 제1 층간 절연막을 포함할 수 있다. 상기 제1 층간 절연막을 관통하고 상기 게이트 구조물 양 측의 액티브 패턴들의 표면과 접촉하는 제1 콘택 플러그들을 포함할 수 있다. 상기 제1 층간 절연막을 관통하고 상기 게이트 구조물들에 포함되는 게이트 전극과 접촉하는 제2 콘택 플러그들을 포함할 수 있다. 상기 제1 콘택 플러그들 및 제2 콘택 플러그들 중에서 선택된 적어도 하나의 콘택 플러그의 일부 측벽과 직접 접하는 제1 연결 패턴을 포함할 수 있다. 상기 제1 연결 패턴의 상부면은 상기 제1 및 제2 콘택 플러그들의 상부면과 동일 평면 상에 위치할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 표면 상으로 돌출되고 제1 방향으로 연장되는 액티브 핀이 구비될 수 있다. 상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들이 구비될 수 있다. 상기 게이트 구조물들 사이의 상기 액티브 핀 상에 에피택셜 구조물이 구비될 수 있다. 상기 기판 상에, 상기 게이트 구조물들, 액티브 핀 및 에피택셜 구조물을 덮는 제1 층간 절연막이 구비될 수 있다. 상기 제1 층간 절연막을 관통하고 상기 에피택셜 구조물들과 접촉하는 제1 콘택 플러그들이 구비될 수 있다. 상기 제1 층간 절연막을 관통하고 상기 게이트 구조물들에 포함되는 게이트 전극과 접촉하는 제2 콘택 플러그들이 구비될 수 있다. 상기 제1 콘택 플러그들 및 제2 콘택 플러그들 중에서 선택된 적어도 하나의 콘택 플러그의 일부 측벽으로부터 돌출되는 제1 연결 패턴을 포함할 수 있다. 상기 제1 연결 패턴의 상부면은 상기 제1 및 제2 콘택 플러그들의 상부면과 동일 평면 상에 위치할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 하부면 높이가 서로 다른 제1 및 제2 콘택 영역들을 포함하는 기판이 구비될 수 있다. 싱기 기판 상에 층간 절연막이 구비될 수 있다. 상기 층간 절연막의 상부면으로부터 제1 콘택 영역까지 연장되는 제1 콘택 플러그들이 구비될 수 있다. 상기 층간 절연막의 상부면으로부터 제2 콘택 영역까지 연장되는 제2 콘택 플러그들이 구비될 수 있다. 상기 제1 및 제2 콘택 플러그들 중에서 선택된 적어도 하나의 콘택 플러그들의 일부 측벽으로부터 돌출되는 제1 연결 패턴을 포함할 수 있다. 상기 제1 연결 패턴의 상부면은 상기 제1 및 제2 콘택 플러그들 및 층간 절연막의 상부면과 동일 평면 상에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 소자에서, 콘택 플러그 및 상기 콘택 플러그와 전기적으로 연결되는 제1 연결 패턴은 하나의 몸체를 갖는 배선 구조물을 이룰 수 있다. 즉, 상기 콘택 플러그 및 제1 연결 패턴의 사이의 연결 부위에는 계면이 형성되지 않을 수 있다. 따라서, 상기 콘택 플러그와 제1 연결 패턴의 계면에서 발생되는 접촉 불량이 감소될 수 있다.

도 1a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 1a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 단면도이다. 도 3은 예시적인 실시예들에 따른 반도체 소자에서, 연결 패턴을 포함하는 제1 구조물들의 사시도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 5 및 도 6은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 9 및 도 10은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 12 내지 도 28은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 29는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 30은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 31 및 도 32는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 및 도 2a는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 단면도이다. 도 3은 예시적인 실시예들에 따른 반도체 소자에서, 연결 패턴을 포함하는 제1 구조물들의 사시도이다.
도 2a는 도 1a의 A-A'선을 따라 절단한 단면도이다. 도 1a에서는 일부 요소의 도시가 생략되어 있다. 예를들어, 도 1a에서는 스페이서 및 제1 층간 절연막의 도시가 생략되어 있다. 상기 반도체 소자는 핀 전계효과 트랜지스터를 포함할 수 있다.
도 1a, 도 2a 및 도 3을 참조하면, 상기 반도체 소자는 기판(100) 상에 액티브 패턴들이 구비된다. 상기 기판(100) 상에는 게이트 절연막(130), 게이트 전극(132) 및 캡핑 패턴(134)이 적층되는 게이트 구조물들(136)이 구비된다. 상기 기판(100) 상에, 상기 액티브 패턴들 및 게이트 구조물들(136)을 덮는 제1 층간 절연막(140)이 구비된다. 상기 제1 층간 절연막(140)을 관통하고 상기 게이트 구조물(136) 양 측의 액티브 패턴들의 표면과 접촉하는 제1 콘택 플러그들(170)이 구비된다. 상기 제1 층간 절연막(140)을 관통하고 상기 게이트 전극(132)과 접촉하는 제2 콘택 플러그(176)가 구비된다. 그리고, 상기 제1 콘택 플러그들(170)의 일부 측벽과 직접 접하는 제1 연결 패턴(172)이 구비된다. 또한, 상기 반도체 소자는 소자 분리막(104), 스페이서(118), 절연 라이너(111), 제3 연결 패턴(173), 싱글 확산 방지 패턴(210, sibgle diffusion break pattern) 등을 더 포함할 수 있다.
상기 기판(100)은 예를들어 단결정 실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다.
예시적인 실시예에서, 상기 액티브 패턴은 상기 기판(100)으로부터 돌출되고 제1 방향으로 연장되는 액티브 핀(102) 및 상기 액티브 핀(102)에 포함되는 리세스(120) 내부에 형성된 에피택셜 구조물(122)을 포함할 수 있다. 일부 실시예에서, 상기 액티브 패턴은 상기 기판(100)으로부터 돌출되고 제1 방향으로 연장되는 액티브 핀을 포함하고, 리세스 및 에피택셜 구조물은 포함되지 않을 수도 있다.
예시적인 실시예에서, 상기 리세스(120)는 상기 게이트 구조물(136)의 양 측의 액티브 핀(102) 부위에 위치할 수 있다. 따라서, 상기 게이트 구조물(136)의 하부면과 인접하는 액티브 핀(102)은 상대적으로 돌출되는 형상을 가질 수 있다.
상기 액티브 핀(102)은 상기 기판(100)의 일부분을 식각하여 형성할 수 있으므로, 상기 기판(100)과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 액티브 핀(102)은 복수개가 구비되고, 상기 제1 방향과 수직한 제2 방향으로 배치될 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 배치된 각 액티브 핀들(102)에 포함되는 리세스들(120)은 서로 나란하게 배치될 수 있다. 상기 리세스들(120) 내에는 에피택셜 패턴이 구비되고, 이웃하는 리세스들 내에 형성되는 상기 에피택셜 패턴들은 서로 접촉되어 상기 제2 방향으로 연결된 하나의 에피택셜 구조물(122)로 제공될 수 있다. 즉, 상기 리세스(120) 내부 및 이웃하는 리세스들(120) 사이 부위에는 상기 에피택셜 구조물(122)이 형성될 수 있다.
상기 에피택셜 구조물(122)은 핀 전계효과 트랜지스터의 소스/드레인의 기능을 하는 불순물 영역으로 제공될 수 있다. 따라서, 상기 에피택셜 구조물(122)에는 불순물이 도핑되어 있을 수 있다. 상기 에피택셜 구조물(122)의 상부면은 제1 콘택 영역으로 제공될 수 있다.
상기 에피택셜 구조물(122)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 예를들어, 상기 핀 펫이 N형일 경우 상기 에피택셜 구조물(122)은 실리콘을 포함할 수 있고, N형 불순물이 도핑될 수 있다. 다른 예로, 상기 핀 펫이 P형일 경우, 상기 에피택셜 구조물(122)은 실리콘 게르마늄을 포함할 수 있고, P형 불순물이 도핑될 수 있다.
상기 게이트 구조물들(136)은 상기 액티브 핀(102)의 표면을 둘러싸면서 상기 제2 방향으로 연장될 수 있다. 상기 액티브 핀(102) 상에 상기 게이트 구조물들(136)이 상기 제1 방향으로 복수 개가 형성될 수 있다.
상기 게이트 절연막(130)은 예를 들어, 실리콘 산화물을 포함하거나 또는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 절연막(130)은 실리콘 산화막 및 금속 산화막이 적층되는 형상을 가질 수 있다. 상기 게이트 절연막(130)은 상기 게이트 전극(132)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
상기 게이트 전극(132)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다. 다른 예로, 상기 게이트 전극(132)은 폴리실리콘을 포함할 수 있다.
상기 캡핑 패턴(134)은 상기 게이트 절연막(130) 및 게이트 전극(132) 상에 구비될 수 있다. 상기 캡핑 패턴(134)은 실리콘 산화물과 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 상기 캡핑 패턴(134)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(136)의 측벽에는 스페이서(118)가 구비될 수 있다. 상기 스페이서는(118), 예를들어 실리콘 질화물, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 예시적인 실시예에서, 상기 캡핑 패턴(134) 및 스페이서(118)는 실질적으로 동일한 물질을 포함할 수 있다.
상기 게이트 전극(132)의 상부면은 제2 콘택 영역으로 제공될 수 있다. 상기 제1 및 제2 콘택 영역들은 서로 다른 하부면 높이를 가질 수 있다.
예시적인 실시예에서, 상기 액티브 핀들(102) 사이에 해당하는 트렌치의 하부를 채우는 소자 분리막(104)이 구비될 수 있다. 즉, 상기 액티브 핀들(102)의 상부면은 상기 소자 분리막(104) 상부면보다 더 돌출될 수 있다. 상기 소자 분리막(104)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 싱글 확산 방지 패턴(210, single diffusion break pattern)은 제1 방향으로 연장되는 상기 액티브 핀들(102)이 끊어지는 부위에 배치될 수 있다. 즉, 상기 액티브 핀들(102)의 제1 방향의 단부와 접하도록 배치될 수 있다. 상기 액티브 핀들(102)의 제1 방향의 사이 부위에 배치될 수 있다. 상기 싱글 확산 방지 패턴(210)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 싱글 확산 방지 패턴(210)의 상부면은 상기 게이트 구조물의 상부면과 동일한 평면에 위치할 수 있다. 또한, 상기 싱글 확산 방지 패턴(210)의 저면은 상기 액티브 핀(102)의 저면보다 더 낮게 배치될 수 있다. 따라서, 상기 싱글 확산 방지 패턴(210) 부위에는 상기 기판(100) 표면으로부터 돌출되는 액티브 핀(102)이 제거된 형상을 가질 수 있다. 상기 싱글 확산 패턴(210)의 저면은 상기 소자 분리막(104) 및 기판(100)의 평탄한 표면 부위과 접할 수 있다.
상기 싱글 확산 패턴(210)은 실리콘 질화물을 포함할 수 있다. 상기 싱글 확산 패턴(210)에 의해 상기 제1 방향으로 이웃하는 액티브 핀들(102)이 서로 절연될 수 있다.
예시적인 실시예에서, 상기 싱글 확산 패턴(210)의 제1 방향의 폭은 하나의 게이트 구조물(136)의 제1 방향으로의 폭과 실질적으로 동일할 수 있다.
상기 기판(100) 상에는 상기 액티브 패턴들, 소자 분리막(104) 및 게이트 구조물(136)을 덮는 제1 층간 절연막(140)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 층간 절연막(140)은 평탄한 상부면을 가질 수 있다. 상기 제1 층간 절연막(140)의 상부면은 상기 게이트 구조물(136)의 상부면보다 높게 위치할 수 있다. 상기 제1 층간 절연막(140)은 예를들어, 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 층간 절연막(140)은 상기 게이트 구조물들(136) 사이를 채우는 하부 층간 절연막(124) 및 상기 하부 층간 절연막(124) 및 게이트 구조물(136) 상에 위치하는 상부 층간 절연막(138)을 포함할 수 있다.
상기 제1 콘택 플러그(170)의 상부면은 상기 제1 층간 절연막(140)의 상부면과 실질적으로 동일 평면 상에 위치할 수 있다. 즉, 상기 제1 콘택 플러그(170)의 상부면의 높이와 상기 제1 층간 절연막(140)의 상부면의 높이는 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그(170)의 저면은 상기 에피택셜 구조물(122)의 표면과 접촉할 수 있다. 도시되지는 않았지만, 상기 제1 콘택 플러그(170)의 저면과 접하는 부위의 에피택셜 구조물(122) 표면은 오버 에치된 형상을 가질 수 있다. 일부 실시예에서, 상기 에피택셜 구조물(122)이 구비되지 않는 경우, 상기 제1 콘택 플러그(170)는 액티브 핀과 접촉할 수도 있다. 상기 제1 콘택 플러그(170)는 핀 펫의 소스/드레인과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그(170)는 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 연결 패턴(172)은 적어도 2개의 제1 콘택 플러그들(170)의 일 측벽을 서로 연결할 수 있다. 예시적인 실시예에서, 상기 제1 연결 패턴(172)은 상기 제1 콘택 플러그들(170)의 상부 일측벽과 접촉하면서 제1 방향으로 연장될 수 있다.
예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제1 콘택 플러그(170)와 상기 제1 연결 패턴(172)이 접하는 부위의 저면의 절곡부의 단면은 수직 형상을 가질 수도 있다. 일부 실시예에서, 상기 제1 콘택 플러그(170)와 상기 제1 연결 패턴(172)이 접하는 부위의 저면의 절곡부의 단면은 라운드된 형상을 가질 수도 있다. 이 경우, 상기 절곡부 아래에 위치하는 상기 게이트 구조물(136)의 프로파일이 라운드된 형상을 가질 수 있다.
상기 제1 연결 패턴(172)의 상부면은 상기 제1 콘택 플러그들(170)의 상부면 및 제1 층간 절연막(140)의 상부면과 동일 평면 상에 위치할 수 있다. 상기 제1 연결 패턴(172)의 하부면은 상기 제1 콘택 플러그들(170)의 하부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 제1 연결 패턴(172)은 하부면은 상기 게이트 구조물(136) 내에 포함된 상기 게이트 전극(132)의 상부면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그들(170)과 이들을 연결하는 제1 연결 패턴(172)은 하나의 몸체를 갖는 제1 구조물(174a)로 제공될 수 있다. 따라서, 상기 제1 연결 패턴(172)과 제1 콘택 플러그들(170)이 연결되는 부위에는 계면이 형성되지 않을 수 있다.
상기 제1 구조물(174a)은 제1 금속 패턴(162a) 및 상기 제1 금속 패턴(162a)의 저면 및 측면을 둘러싸면서 연결되는 제1 베리어 패턴(160a)을 포함할 수 있다. 상기 제1 연결 패턴(172)과 제1 콘택 플러그(170)가 연결되는 부위는 하나의 몸체를 갖는 제1 금속 패턴(162a)으로 이루어질 수 있다. 즉, 상기 제1 연결 패턴(172)과 제1 콘택 플러그(170)가 연결되는 부위에는 상기 제1 베리어 패턴(160a)이 형성되지 않을 수 있다.
일부 예시적인 실시예에서, 상기 제1 구조물(174b)은 상기 제1 콘택 플러그들(170)과 이들을 연결하는 제1 연결 패턴(172) 및 상기 제1 연결 패턴(172)의 일 측으로부터 돌출되는 제3 연결 패턴(173)이 더 포함될 수 있다. 상기 제3 연결 패턴(173)의 상부면은 상기 제1 연결 패턴(172)의 상부면과 동일한 평면 상에 위치할 수 있다. 상기 제3 연결 패턴(173)의 하부면은 상기 게이트 구조물(136) 내에 포함된 상기 게이트 전극(132)의 상부면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 제3 연결 패턴(173)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 콘택 플러그들(170), 제1 연결 패턴(172) 및 제3 연결 패턴(173)은 하나의 몸체를 가질 수 있다. 즉, 상기 제1 연결 패턴(172)과 제3 연결 패턴(173)이 연결되는 부위에는 계면이 형성되지 않을 수 있다. 상기 제1 및 제3 연결 패턴(172, 173)이 연결되는 부위는 하나의 몸체를 갖는 제1 금속 패턴(162a)으로 이루어질 수 있다. 상기 제1 및 제3 연결 패턴이 연결되는 부위에는 상기 제1 베리어 패턴(160a)이 형성되지 않을 수 있다.
상기 제1 금속 패턴(162a)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다. 상기 제1 베리어 패턴(160a)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 구조물(174a, 174b)의 측벽에는 절연 라이너(111)가 구비될 수 있다. 상기 절연 라이너(111)는 제1 및 제2 콘택 플러그들(170, 176)의 저면 아래에는 구비되지 않을 수 있다. 상기 절연 라이너(111)는 예를들어, 실리콘 질화물, SiCN, AIN 등을 포함할 수 있다. 일부 실시예에서, 상기 절연 라이너는 구비되지 않을 수도 있다.
상기 제2 콘택 플러그(176)의 상부면은 상기 제1 층간 절연막(140)의 상부면과 실질적으로 동일 평면 상에 위치할 수 있다. 즉, 상기 제1 콘택 플러그(170), 제2 콘택 플러그(176), 제1 층간 절연막(140), 제1 및 제3 연결 패턴(172, 173)의 상부면은 모두 동일한 평면 상에 위치할 수 있다.
상기 제2 콘택 플러그(176)는 상기 제1 베리어 패턴(160a) 및 상기 제1 금속 패턴(162a)을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 콘택 플러그(176)의 측벽에 상기 절연 라이너(111)가 구비될 수 있다. 일부 실시예에서, 상기 절연 라이너는 구비되지 않을 수도 있다.
설명한 것과 같이, 상기 제1 연결 패턴(172) 및 제3 연결 패턴(173)은 상기 제1 콘택 플러그(170), 제2 콘택 플러그(176) 및 제1 층간 절연막(140) 상부면 상에 위치하지 않을 수 있다. 상기 제1 구조물(174a, 174b)에서, 상기 제1 콘택 플러그들(170)과 제2 및 제3 연결 패턴들(172, 173)이 서로 연결되는 부위에는 계면이 형성되지 않는다. 그러므로, 상기 제1 콘택 플러그들(170)과 제2 및 제3 연결 패턴들(172, 173) 사이에 전기적 오픈이나 저항 증가 등의 문제가 감소될 수 있다.
도 1b 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 2b는 도 1b의 A-A'선을 따라 절단한 단면도이다
도 1b 및 도 2b에 도시된 반도체 소자는 더블 확산 방지 패턴(double diffusion break pattern)을 포함하는 것을 제외하고는 도 1a 및 도 2a를 참조로 설명한 것과 실질적으로 동일하다.
도 1b 및 도 2b를 참조하면, 더블 확산 방지 패턴(212, double diffusion break pattern)은 도 1a 및 도 2a를 참조로 설명한 싱글 확산 방지 패턴과 동일한 기능을 할 수 있다.
상기 더블 확산 방지 패턴(212)은 상기 제1 방향으로 연장되는 상기 액티브 핀들(102)이 끊어지는 부위에 배치될 수 있다. 상기 더블 확산 방지 패턴(212)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 더블 확산 방지 패턴(212)의 상부면은 상기 게이트 구조물의 상부면과 동일한 평면에 위치할 수 있다. 또한, 상기 더블 확산 방지 패턴(212)의 저면은 상기 액티브 핀(102)의 저면보다 더 낮게 배치될 수 있다. 따라서, 상기 더블 확산 방지 패턴(212) 부위에는 상기 기판(100) 표면으로부터 돌출되는 액티브 핀(102)이 제거된 형상을 가질 수 있다.
다만, 상기 더블 확산 방지 패턴(212)의 제1 방향으로의 폭은 상기 싱글 확산 방지 패턴의 제1 방향으로의 폭보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 더블 확산 패턴(212)의 제1 방향의 폭은 두 개의 게이트 구조물(136)의 제1 방향의 폭과 상기 게이트 구조물들 사이의 간격의 합과 실질적으로 동일할 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 4에 도시된 반도체 소자는 제1 및 제3 연결 패턴들의 배치를 제외하고는 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 4를 참조하면, 상기 제1 연결 패턴(172)은 2개의 제1 콘택 플러그의 상부 측벽을 서로 연결할 수 있다.
예시적인 실시예에서, 제1 연결 패턴들(172)은 상기 제1 방향으로 나란하게 배치되는 제1 콘택 플러그들(170)을 전기적으로 연결하도록 상기 제1 방향으로 배치될 수 있다.
예시적인 실시예에서, 상기 제3 연결 패턴(173)은 적어도 2개의 상기 제1 연결 패턴들(172)을 서로 연결할 수 있다. 일 예로, 상기 제3 연결 패턴(173)은 상기 제2 방향으로 마주하는 제1 연결 패턴들(172)을 서로 연결할 수 있다. 이 경우, 상기 제3 연결 패턴들(173)은 상기 제1 연결 패턴들(172)의 측벽과 접하면서 상기 제2 방향으로 연장될 수 있다. 이 때, 상기 제1 콘택 플러그들(170)과 제2 및 제3 연결 패턴들(172, 173)이 서로 연결되는 부위에는 계면이 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 액티브 핀들(102)이 끊어지는 부위에는 상기 제2 방향으로 연장되는 싱글 확산 방지 패턴(210)이 구비될 수 있다. 일부 실시예에서, 상기 액티브 핀들(102)이 끊어지는 부위에는 상기 제2 방향으로 연장되는 더블 확산 방지 패턴이 구비될 수도 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 6은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 6은 도 5의 B-B'선을 따라 절단한 단면도를 각각 나타낸다.
도 5 및 6에 도시된 반도체 소자에서, 액티브 패턴, 게이트 구조물, 제1 층간 절연막, 에피택셜 구조물은 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 5 및 도 6을 참조하면, 제1 콘택 플러그(170)는 상기 제1 층간 절연막(140)을 관통하고 상기 게이트 구조물(136) 양 측에 위치하는 에피택셜 구조물(122)의 상부면과 접촉할 수 있다.
제2 콘택 플러그(176)는 상기 제1 층간 절연막(140)을 관통하고 상기 게이트 구조물(136) 내에 포함되는 게이트 전극(132)과 접촉할 수 있다.
제2 연결 패턴(178)은 적어도 2개의 제2 콘택 플러그들(176)의 일 측벽을 서로 전기적으로 연결할 수 있다. 상기 제2 연결 패턴(178)은 상기 제2 콘택 플러그들(176)의 상부 측벽과 각각 접촉하면서 연장될 수 있다. 예시적인 실시예에서, 상기 제2 연결 패턴(178)은 상기 제1 방향으로 연장될 수 있다.
상기 제2 연결 패턴(178)의 상부면은 상기 제1 콘택 플러그(170)의 상부면, 제1 층간 절연막(140) 상부면 및 제2 콘택 플러그(176)의 상부면과 동일 평면 상에 위치할 수 있다. 상기 제2 연결 패턴(178)의 하부면은 상기 제2 콘택 플러그들(176)의 하부면보다 높게 위치할 수 있다. 즉, 상기 제2 연결 패턴(178)은 하부면은 상기 게이트 전극(132)의 상부면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 제2 연결 패턴(178) 및 상기 제2 연결 패턴(178)과 연결되는 제2 콘택 플러그들(176)은 제2 구조물(180a)로 제공될 수 있다. 즉, 상기 제2 연결 패턴(178)과 제2 콘택 플러그들(176)이 연결되는 부위에는 계면이 형성되지 않을 수 있다.
일부 실시예에서, 상기 제2 구조물(180b)은 상기 제2 연결 패턴(178) 및 상기 제2 연결 패턴(178)과 연결되는 제2 콘택 플러그들(176)과 상기 제2 연결 패턴(178)의 일 측으로부터 연장되는 제4 연결 패턴(179)이 더 포함될 수 있다. 일 예로, 상기 제4 연결 패턴(179)은 상기 제2 방향으로 연장될 수 있다. 상기 제4 연결 패턴(179)은 상기 제2 연결 패턴(178)에 의해 연결된 복수의 제2 콘택 플러그들(176)의 상부 배선 부위를 이동 또는 확장시키는 역할을 할 수 있다.
상기 제2 구조물(180a, 180b)은 제1 금속 패턴(162a) 및 상기 제1 금속 패턴(162a)의 저면 및 측면을 둘러싸면서 연결되는 구조를 갖는 제1 베리어 패턴(160a)을 포함할 수 있다. 따라서, 상기 제2 연결 패턴(178)과 제2 콘택 플러그(176)가 연결되는 부위와 상기 제2 및 제4 연결 패턴들(178, 179)이 연결되는 부위에는 상기 제1 베리어 패턴이 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 제2 구조물(180a, 180b)의 측벽 부위에는 절연 라이너(111)가 구비될 수 있다. 상기 절연 라이너(111)는 형성되지 않을 수도 있다.
한편, 상기 제1 콘택 플러그(170)는 상기 제1 베리어 패턴(160a) 및 제1 금속 패턴(162a)을 포함할 수 있다.
예시적인 실시예에서, 도 1a, 2a 및 도 3을 참조로 설명한 것과 같이, 상기 제1 콘택 플러그들(170)은 상기 제1 연결 패턴과 연결된 구조를 가질 수도 있다. 예시적인 실시예에서, 도 1a, 2a 및 도 3을 참조로 설명한 것과 같이, 상기 제1 콘택 플러그들(170)은 상기 제1 연결 패턴 및 제3 연결 패턴과 연결된 구조를 가질 수도 있다.
설명한 것과 같이, 상기 제2 연결 패턴(178) 및 제4 연결 패턴(179)은 상기 제1 콘택 플러그(170), 제2 콘택 플러그(176) 및 제1 층간 절연막 (140)의 상부면 상에 위치하지 않을 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 8은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 8은 도 7의 C-C'선을 따라 절단한 단면도를 각각 나타낸다.
도 7 및 8에 도시된 반도체 소자는 연결 패턴을 제외하고는 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다. 예를들어, 상기 반도체 소자에서 액티브 패턴, 게이트 구조물, 제1 층간 절연막, 에피택셜 구조물은 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 7을 참조하면, 상기 게이트 구조물(136)은 복수의 액티브 핀들을 가로지르도록 배치될 수 있다. 하나의 게이트 구조물(136)의 양 측에는 각각 복수의 에피택셜 구조물들(122)이 상기 제2 방향으로 나란하게 배치될 수 있다.
제1 콘택 플러그(170)는 상기 제1 층간 절연막(140)을 관통하고 상기 에피택셜 구조물들(122)의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 제1 콘택 플러그(170)는 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
제2 콘택 플러그(176)는 상기 제1 층간 절연막(140)을 관통하고 상기 게이트 구조물(136) 내에 포함되는 게이트 전극(132)과 접촉할 수 있다.
상기 제1 콘택 플러그(170)의 일 측벽으로부터 돌출되면서 연장되는 연결 패턴(169)이 구비될 수 있다. 상기 연결 패턴(169)은 상기 연결 패턴(169)과 접촉하고 있는 제1 콘택 플러그(170)의 상부 배선이 형성될 부위를 이동 또는 확장시키는 역할을 할 수 있다. 예시적인 실시예에서, 상기 연결 패턴(169)은 이웃하는 제1 콘택 플러그(170)의 측벽과는 접촉하지 않도록 배치될 수 있다.
상기 연결 패턴(169)의 상부면은 상기 제1 콘택 플러그(170)의 상부면, 제1 층간 절연막(140) 상부면 및 제2 콘택 플러그(176)의 상부면과 동일 평면 상에 위치할 수 있다. 상기 연결 패턴(169)의 하부면은 상기 제1 콘택 플러그(170)의 하부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 연결 패턴(169)의 하부면은 상기 게이트 전극(132)의 상부면보다 높게 위치할 수 있다.
상기 연결 패턴(169) 및 상기 연결 패턴(169)과 접촉하는 제1 콘택 플러그들(170)은 하나의 몸체를 갖는 배선 구조물(171)을 이룰 수 있다. 즉, 상기 연결 패턴(169)과 제1 콘택 플러그들(170)이 접촉되는 부위의 계면이 형성되지 않을 수 있다.
상기 배선 구조물(171)은 제1 금속 패턴(162a) 및 상기 제1 금속 패턴(162a)의 저면 및 측면을 둘러싸면서 연결되는 구조를 갖는 제1 베리어 패턴(160a)을 포함할 수 있다.
예시적인 실시예에서, 상기 배선 구조물(171)의 측벽 부위에는 절연 라이너(111)가 구비될 수 있다.
한편, 상기 제2 콘택 플러그(176)는 상기 제1 금속 패턴(162a) 및 상기 제1 베리어 패턴(160a)을 포함할 수 있다.
예시적인 실시예에서, 상기 액티브 핀들(102)이 끊어지는 부위에는 상기 제2 방향으로 연장되는 싱글 확산 방지 패턴(210)이 구비될 수 있다. 일부 실시예에서, 상기 액티브 핀들(102)이 끊어지는 부위에는 상기 제2 방향으로 연장되는 더블 확산 방지 패턴이 구비될 수도 있다.
예시적인 실시예에서, 도 5 및 6에 도시된 것과 같이, 상기 제2 콘택 플러그들(176)은 상기 제2 연결 패턴과 연결된 구조를 가질 수도 있다. 예시적인 실시예에서, 도 5 및 도 6에 도시된 것과 같이, 상기 제2 콘택 플러그들(176)은 상기 제2 연결 패턴 및 제4 연결 패턴과 연결된 구조를 가질 수도 있다.
예시적인 실시예에서, 기판 상에 형성되는 일부의 제1 콘택 플러그들은, 도 1a, 2a 및 도 3에 도시된 것과 같이, 제1 연결 패턴과 연결된 구조 또는 제1 및 제3 연결 패턴과 연결된 구조를 가질 수도 있다.
도 9는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 10은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 10은 도 9의 D-D'와 E-E'선을 따라 절단한 단면도를 각각 나타낸다.
도 9 및 10에 도시된 반도체 소자는 연결 패턴들을 제외하고는 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다. 예를들어, 상기 반도체 소자에서 액티브 패턴, 게이트 구조물, 제1 층간 절연막, 에피택셜 구조물은 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 9 및 10을 참조하면, 상기 게이트 구조물(136)은 복수의 액티브 핀들(102)을 가로지르도록 배치될 수 있다. 하나의 게이트 구조물(136)의 양 측에는 각각 복수의 에피택셜 구조물들(122)이 상기 제2 방향으로 나란하게 배치될 수 있다.
제1 콘택 플러그(170)는 상기 제1 층간 절연막(140)을 관통하고 상기 에피택셜 구조물들(122)의 상부면과 접촉할 수 있다. 상기 제1 콘택 플러그들(170)은 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
제2 콘택 플러그(176)는 상기 제1 층간 절연막(140)을 관통하고 상기게이트 전극(132)과 접촉할 수 있다.
제5 연결 패턴(182)은 상기 제1 콘택 플러그(170) 및 제2 콘택 플러그(176)를 서로 전기적으로 연결할 수 있다. 상기 제5 연결 패턴(182)은 상기 제1 콘택 플러그(170)의 일 측벽과 상기 제2 콘택 플러그(176)의 일 측벽을 서로 연결하도록 연장될 수 있다.
예시적인 실시예에서, 상기 제5 연결 패턴(182)은 제1 콘택 플러그(170) 및 상기 제1 콘택 플러그(170)와 인접하게 배치된 게이트 전극(132)과 접촉하는 제2 콘택 플러그(176)를 서로 연결할 수 있다. 일부 실시예에서, 상기 제5 연결 패턴(182)은 상기 제1 콘택 플러그(170) 및 상기 제1 콘택 플러그(170)와 인접하지 않게 배치된 게이트 전극과 접촉하는 제2 콘택 플러그(176)를 서로 연결할 수도 있다.
상기 제5 연결 패턴(182)의 상부면은 상기 제1 콘택 플러그(170)의 상부면, 제1 층간 절연막(140) 상부면 및 제2 콘택 플러그(176)의 상부면과 동일 평면 상에 위치할 수 있다. 상기 제5 연결 패턴(182)의 하부면은 상기 제2 콘택 플러그(176)의 하부면보다 높게 위치할 수 있다. 예시적인 실시예에서, 상기 제5 연결 패턴(182)의 하부면은 상기 게이트 전극(132)의 상부면보다 높게 위치할 수 있다.
상기 제5 연결 패턴(182) 및 상기 제5 연결 패턴(182)과 접촉하는 제1 및 제2 콘택 플러그들(170, 176)은 하나의 몸체를 갖는 배선 구조물(184)을 이룰 수 있다. 즉, 상기 제5 연결 패턴(182)과 제1 및 제2 콘택 플러그들(170, 176)이 연결되는 부위에는 계면이 형성되지 않을 수 있다.
상기 배선 구조물(184)은 제1 금속 패턴(162a) 및 상기 제1 금속 패턴(162a)의 저면 및 측면을 둘러싸면서 연결되는 제1 베리어 패턴(160a)을 포함할 수 있다.
예시적인 실시예에서, 상기 배선 구조물(184)의 측벽 부위에는 절연 라이너(111)가 구비될 수 있다.
예시적인 실시예에서, 상기 액티브 핀들(102)이 끊어지는 부위에는 상기 제2 방향으로 연장되는 싱글 확산 방지 패턴(210)이 구비될 수 있다. 일부 실시예에서, 상기 액티브 핀들(102)이 끊어지는 부위에는 상기 제2 방향으로 연장되는 더블 확산 방지 패턴이 구비될 수도 있다.
예시적인 실시예에서, 기판 상의 일부의 제1 콘택 플러그들(170)은, 도 1a, 2a 및 도 3에 도시된 것과 같이, 제1 연결 패턴과 연결된 구조 또는 제1 및 제3 연결 패턴과 연결된 구조를 가질 수 있다. 또한, 기판 상의 일부의 제1 콘택 플러그들(170)은 도 7 및 도 8에 도시된 것과 같이, 연결 패턴과 연결된 구조를 가질 수 있다.
예시적인 실시예에서, 기판 상의 일부의 상기 제2 콘택 플러그들(176)은, 도 5 및 6에 도시된 것과 같이, 상기 제2 연결 패턴과 연결된 구조 또는 상기 제2 연결 패턴 및 제4 연결 패턴과 연결된 구조를 가질 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 11에 도시된 반도체 소자는 식각 저지막이 더 포함되는 것을 제외하고는 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 11을 참조하면, 상기 제1 및 제3 연결 패턴들(172, 173)의 저면의 높이를 콘트롤하기 위한 식각 저지막(141)이 구비될 수 있다. 예시적인 실시예에서, 상기 식각 저지막(141)은 하부 층간 절연막(124) 및 상부 층간 절연막(138) 사이에 구비될 수 있다. 예시적인 실시예에서, 상기 식각 저지막(141)의 상부면은 상기 제1 및 제3 연결 패턴들(172, 173)의 저면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 식각 저지막은 다른 실시예들에도 동일하게 적용될 수 있다. 예를들어, 도 4 내지 도 10에 도시된 반도체 소자에도 하부 층간 절연막(124) 및 상부 층간 절연막(138) 사이에 각각 식각 저지막(141)이 포함될 수 있다.
도 12 내지 도 26은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
각 단면도들은 도 12의 A-A'선을 따라 절단한 것을 나타낸다.
도 12 및 13을 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 방향으로 연장되는 트렌치들을 형성하고, 상기 트렌치들 하부를 채우는 소자 분리막(104)을 형성한다. 상기 트렌치 형성 이전에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 소자 분리막(104)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 소자 분리막(104)이 형성됨에 따라, 기판(100)에는 상기 제1 방향으로 연장되는 예비 액티브 핀들이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 예비 액티브 핀들은 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 예비 액티브 핀들은 상기 소자 분리막(104) 사이에서 돌출되는 형상을 가질 수 있다.
상기 기판(100)상에 더미 게이트 구조물들(116)을 형성한다. 상기 더미 게이트 구조물들(116) 양 측에는 스페이서(118)를 형성한다.
상기 더미 게이트 구조물들(116)은 순차적으로 적층된 더미 게이트 절연 패턴(110), 더미 게이트 전극(112) 및 하드 마스크(114)를 포함할 수 있다. 상기 더미 게이트 절연 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극(112)은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 하드 마스크(114)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물들(116)은 상기 예비 액티브 핀 및 소자 분리막(104) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개가 형성될 수 있다.
상기 더미 게이트 구조물들(116), 소자 분리막(104) 및 예비 액티브 핀들 표면 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성으로 식각하여 상기 더미 게이트 구조물들(116)의 측벽 상에 상기 스페이서(118)를 형성한다.
상기 더미 게이트 구조물들(116) 및 스페이서(118)를 식각 마스크로 사용하여 상기 예비 액티브 핀을 부분적으로 식각함으로써 리세스(120)를 포함하는 액티브 핀(102)을 형성한다. 예시적인 실시예들에 있어서, 상기 스페이서(118) 및 리세스(120)의 형성을 위한 식각 공정은 인-시튜로 수행될 수 있다.
상기 리세스(120) 저면에 위치하는 액티브 핀(102)의 표면을 시드로 사용하여 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정을 수행한다. 상기 공정에 의하면, 수직 및 수평 방향으로 에피택셜 성장이 이루어져 상기 에피택셜 구조물(122)이 형성될 수 있다. 예시적인 실시예에서, 상기 에피택셜 구조물(122)은 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택셜 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 에피택셜 구조물(122)은 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택셜 구조물(122)은 실리콘 게르마늄 또는 실리콘을 포함할 수 있다. 예를들어, 상기 반도체 소자가 P형 핀 펫인 경우, 상기 에피택셜 구조물(122)은 실리콘 게르마늄을 포함할 수 있다. 예를들어, 상기 반도체 소자가 N형 핀 펫인 경우, 상기 에피택셜 구조물(122)은 실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 에피택셜 구조물(122)을 형성한 다음에, 소스/드레인 영역의 형성을 위한 불순물 이온을 주입하고 열처리하는 공정을 더 수행할 수 있다.
도 14 및 도 15를 참조하면, 상기 더미 게이트 구조물들(116) 사이를 완전하게 채우면서 상기 더미 게이트 구조물들(116)을 덮는 하부 층간 절연막(124)을 형성한다. 이 후, 상기 더미 게이트 구조물(116)의 상부면이 노출될 때까지 하부 층간 절연막(124)을 평탄화한다.
상기 더미 게이트 구조물(116)을 제거하여 개구부를 형성한다. 따라서, 상기 개구부의 저면에는 상기 액티브 핀(102) 및 소자 분리막(104)이 노출될 수 있다. 예시적인 실시예에 있어서, 상기 개구부의 저면의 액티브 핀(102) 상에 열산화막(도시안됨)을 형성하는 공정을 더 포함할 수 있다.
상기 개구부 내부에 게이트 절연막(130), 게이트 전극(132) 및 캡핑 패턴(134)을 포함하는 게이트 구조물(136)을 형성한다.
예시적인 실시예들에서, 상기 개구부의 측벽 및 저면과 하부 층간 절연막(124)의 상면에 고유전막을 형성하고, 상기 고유전막 상에 상기 각 개구부의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 포함할 수 있다.
이 후, 상기 하부 층간 절연막(124)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하고, 상기 게이트 전극막의 상부를 일부 식각한다. 따라서, 상기 개구부 내부 표면 상에 게이트 절연막을 형성하고, 상기 게이트 절연막(130) 상에 각 개구부들의 일부를 채우는 게이트 전극(132)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다. 상기 게이트 전극(132)의 상부에 캡핑막을 형성하고, 이를 평탄화하여 캡핑 패턴(134)을 형성할 수 있다.
따라서, 순차적으로 적층된 게이트 절연막(130), 게이트 전극(132) 및 캡핑 패턴(134)이 적층되는 상기 게이트 구조물(136)을 형성할 수 있다.
도 16 및 도 17을 참조하면, 상기 게이트 구조물들(136) 중에서 확산 방지 패턴이 형성될 부위에 위치하는 게이트 구조물(136)을 선택적으로 제거한다. 또한, 상기 게이트 구조물(136)의 아래에 위치하는 액티브 핀(102) 및 소자 분리막을 식각한다. 따라서, 상기 게이트 구조물이 제거된 부위에는 상기 제2 방향으로 연장되는 트렌치가 형성될 수 있다. 또한, 상기 액티브 핀(102)이 식각됨으로써 상기 제1 방향으로 액티브 핀(102)이 절단되어 상기 제1 방향으로 서로 이격된 2개의 액티브 핀(102)이 형성될 수 있다.
이 후, 상기 트렌치 내부를 채우면서 상기 하부 층간 절연막(124) 상에 절연막을 형성하고, 상기 하부 층간 절연막(124)의 상부면이 노출되도록 평탄화한다. 따라서, 상기 트렌치 내부에 확산 방지 패턴(210)을 형성한다. 상기 확산 방지 패턴(210)은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 확산 방지 패턴(210)은 싱글 확산 방지 패턴일 수 있다. 이 경우, 도시된 것과 같이, 하나의 게이트 구조물을 제거하여 트렌치를 형성하고 상기 트렌치 내부에 싱글 확산 방지 패턴(210)을 형성할 수 있다. 따라서, 상기 싱글 확산 방지 패턴(210)의 제1 방향의 폭은 상기 게이트 구조물(136)의 제1 방향의 폭과 실질적으로 동일할 수 있다.
일부 실시예에서, 상기 확산 방지 패턴은 더블 확산 방지 패턴일 수있다. 이 경우, 서로 이웃하는 2개의 게이트 구조물(136) 및 상기 게이트 구조물들(136) 사이의 하부 층간 절연막(124)을 함께 제거하여 트렌치를 형성하고 상기 트렌치 내부에 더블 확산 방지 패턴을 형성할 수 있다. 따라서, 상기 더블 확산 방지 패턴의 제1 방향의 폭은 두 개의 게이트 구조물(136)의 제1 방향의 폭과 상기 게이트 구조물들(136) 사이의 간격의 합과 실질적으로 동일할 수 있다.
도 18 및 도 19를 참조하면, 상기 하부 층간 절연막(124), 게이트 구조물(136) 및 확산 방지 패턴(210) 상에 상부 층간 절연막(138)을 형성한다. 상기 하부 층간 절연막(124) 및 상부 층간 절연막(138)은 병합하여 제1 층간 절연막(140)으로 제공될 수 있다.
일부 실시예에서, 상기 상부 층간 절연막(138)을 형성하기 이 전에, 상기 하부 층간 절연막(124) 상에 식각 저지막을 형성할 수도 있다. 이 경우, 상기 하부 층간 절연막(124) 및 상부 층간 절연막(138) 사이에는 식각 저지막이 더 포함될 수 있다.
상기 제1 층간 절연막(140) 상에 제1 식각 마스크(도시안됨)를 형성한다. 상기 제1 식각 마스크는 제1 콘택 플러그들을 형성하기 위하여 제공될 수 있다. 따라서, 상기 제1 식각 마스크는 게이트 구조물들(136) 사이의 에피택셜 구조물(122)과 수직 방향으로 대향하는 부위에 개구부를 포함할 수 있다. 상기 제1 식각 마스크를 이용하여 상기 제1 층간 절연막(140)을 식각하여 제1 콘택홀들(144)을 형성한다. 상기 제1 콘택홀들(144)의 저면에는 상기 에피택셜 구조물(122)의 상부면이 노출될 수 있다. 이 후, 상기 제1 식각 마스크를 제거한다.
예시적인 실시예에서, 상기 제1 콘택홀들(144) 및 제1 층간 절연막(140)을 덮는 절연 라이너막(145)을 형성할 수 있다. 상기 절연 라이너막(145)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 절연 라이너막(145)은 생략될 수 있다.
도 20 및 도 21을 참조하면, 상기 제1 층간 절연막(140) 상에 제2 식각 마스크(146)를 형성한다. 상기 제2 식각 마스크(146)는 제2 콘택 플러그를 형성하기 위하여 제공될 수 있다. 따라서, 상기 제2 식각 마스크(146)는 상기 게이트 구조물(136)의 상부와 수직 방향으로 대향하는 부위에 개구부를 포함할 수 있다. 상기 제2 식각 마스크(146)를 이용하여 상기 제1 층간 절연막(140) 및 캡핑 패턴(134)을 식각하여 제2 콘택홀들(148)을 형성한다. 상기 제2 콘택홀들(148)의 저면에는 상기 게이트 전극(132)의 상부면이 노출될 수 있다.
이 후, 상기 제2 식각 마스크(146)를 제거한다. 따라서, 상기 제1 층간 절연막(140) 내에 제1 및 제2 콘택홀들(144, 148)이 각각 형성될 수 있다.
도 22를 참조하면, 상기 제1 및 제2 콘택홀들(144, 148)의 내부를 채우면서 상기 제1 층간 절연막(140) 상에 제1 희생막(150)을 형성할 수 있다. 상기 제1 희생막(150)은 예를들어 비정질 탄소를 포함하는 스핀온 하드 마스크(spin on hardmask, SOH)막을 포함할 수 있다.
상기 제1 희생막(150) 상에 제3 식각 마스크(152)를 형성한다. 상기 제3 식각 마스크(152)는 제1 및 제2 연결 패턴들을 형성하기 위하여 제공될 수 있다. 따라서, 상기 제3 식각 마스크(152)는 상기 제1 및 제2 연결 패턴의 형성 부위와 대향하는 부위에 개구부를 포함할 수 있다.
예시적인 실시예에서, 상기 제3 식각 마스크(152)는 상기 제1 및 제2 콘택홀들(144, 148) 중에서 선택되는 2개의 콘택홀들 사이 부위와 대향하는 개구부를 포함할 수 있다. 예를들어, 상기 제3 식각 마스크(152)는 제1 콘택홀들(144) 사이 부위와 대향하는 제1 개구부(153a)를 포함할 수 있다. 예를들어, 상기 제3 식각 마스크(152)는 제2 콘택홀들(148) 사이 부위와 대향하는 제2 개구부(153b)를 포함할 수 있다. 예를들어, 도시되지는 않았지만, 상기 제3 식각 마스크(152)는 제1 콘택홀(144)과 제2 콘택홀(148) 사이 부위에 개구부를 포함할 수도 있다.
예시적인 실시예에서, 상기 제3 식각 마스크(152)는 상기 제1 및 제2 콘택홀들(144, 148) 중에서 선택되는 2개의 콘택홀들 사이의 개구부와 연통하면서 상기 개구부와 다른 방향으로 연장되는 제3 개구부를 포함할 수 있다.
도 23 및 도 24를 참조하면, 상기 제3 식각 마스크(152)를 이용하여 상기 제1 희생막(150) 및 제1 층간 절연막(140)을 식각하여 트렌치들(154, 155, 156)을 형성한다.
예시적인 실시예에서, 상기 트렌치(154, 155, 156)의 저면은 상기 게이트 전극의 상부면보다 높게 위치할 수 있다. 따라서, 상기 트렌치(154, 155, 156)의 저면은 상기 제1 및 제2 콘택홀들(144, 148)의 저면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 제1 콘택홀들(144) 사이 부위에, 상기 제1 콘택홀들(144)의 상부 측벽과 연통하는 제1 트렌치(154)가 형성될 수 있다. 예시적인 실시예에서, 상기 제2 콘택홀들(148) 사이 부위에, 상기 제2 콘택홀들(148)의 상부 측벽과 연통하는 제2 트렌치(156)가 형성될 수 있다. 상기 제1 및 제2 트렌치들(154, 156)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 또한, 상기 제1 트렌치(154)와 연통하고 상기 제2 방향으로 연장되는 제3 트렌치(155)를 포함할 수 있다.
일부 실시예에서, 도시되지는 않았지만, 상기 제1 콘택홀(144)과 제2 콘택홀(148)들 사이 부위에, 상기 제1 콘택홀(144)의 상부 측벽 및 제2 콘택홀(148)의 상부 측벽과 서로 연통하는 트렌치가 형성될 수도 있다.
도 25를 참조하면, 상기 제3 식각 마스크(152) 및 제1 희생막(150)을 제거한다. 예시적인 실시예에서, 상기 제1 희생막(150)의 제거 공정은 에싱 공정을 포함할 수 있다.
이 후, 상기 제1 콘택홀들(144) 저면에 형성된 절연 라이너막(145)을 제거한다. 따라서, 상기 제1 콘택홀들(144) 저면에는 상기 에피택셜 구조물(122)의 상부면이 노출될 수 있다. 상기 제거 공정에서 상기 에피택셜 구조물(122)의 상부면이 일부 식각될 수도 있다.
도시하지는 않았지만, 상기 제1 및 제2 콘택홀들(144, 148), 상기 트렌치들(154, 155, 156) 및 제1 층간 절연막(140)의 표면 상에 추가적으로 절연 라이너막을 형성하고, 상기 절연 라이너를 이방성 식각함으로써, 절연 라이너 패턴을 형성할 수 있다. 상기 절연 라이너 패턴은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 절연 라이너 패턴을 형성하는 공정은 생략될 수도 있다.
실시예들에 따라 반도체 소자의 제1 콘택 플러그, 제2 콘택 플러그 및 제2 연결 패턴들의 레이 아웃은 변경될 수 있다. 상기 반도체 소자의 레이 아웃에 따라, 평면도에서 상기 제1 콘택홀, 제2 콘택홀 및 트렌치가 형성되는 위치가 바뀔 수 있다. 즉, 상기 제1 콘택홀, 제2 콘택홀 및 트렌치가 형성되는 위치를 변경하고, 이 후 공정들을 동일하게 수행함으로써, 도 4 내지 도 10을 참조로 설명한 각각의 실시예들을 제조할 수 있다.
또한, 상기 제1 콘택홀(144), 제2 콘택홀(148) 및 트렌치(154, 155, 156)의 형성 순서는 상기 설명한 것에 한정되지 않으며, 서로 변경될 수 있다.
도 26을 참조하면, 상기 제1 콘택홀(144), 트렌치(154, 155, 156) 및 제2 콘택홀(148)의 표면 및 상기 제1 층간 절연막(140) 상에 베리어 금속막(160)을 형성한다. 상기 베리어 금속막(160) 상기 제1 콘택홀(144), 트렌치(154, 155, 156) 및 제2 콘택홀(148)의 내부를 채우면서 상기 제1 층간 절연막(140) 상에 제1 금속막(162)을 형성한다.
상기 제1 베리어 금속막(160)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 금속막(162)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
도 27 및 도 28을 참조하면, 상기 제1 층간 절연막(140)의 상부면이 노출되도록 상기 제1 베리어 금속막(160) 및 제1 금속막(162)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다. 따라서, 상기 제1 콘택홀(144), 트렌치(154, 155, 156) 및 제2 콘택홀(148) 내부에는 제1 베리어 패턴(160a) 및 제1 금속 패턴(162a)이 형성될 수 있다.
예시적인 실시예에서, 상기 제1 콘택홀(144), 제1 트렌치(154), 제2 트렌치(156), 제3 트렌치(155) 및 제2 콘택홀(148)에는 각각 제1 콘택 플러그(170), 제1 연결 패턴(172), 제2 연결 패턴(178), 제3 연결 패턴(173) 및 제2 콘택 플러그(176)가 형성될 수 있다.
도시된 것과 같이, 2개의 상기 제1 콘택 플러그들(170), 제1 연결 패턴(172) 및 제3 연결 패턴(173)을 포함하는 제1 구조물(174)은 하나의 몸체를 가질 수 있다. 즉, 상기 제1 구조물(174)은 하나의 몸체를 갖는 제1 금속 패턴(162a) 및 상기 제1 금속 패턴(162a)의 측벽 및 저면을 따라 하나로 연결되는 제1 베리어 패턴(160a)을 포함할 수 있다. 상기 제1 구조물(174)에서 2개의 상기 제1 콘택 플러그들(170)과 제1 연결 패턴(172)이 연결되는 연결부와, 상기 제1 연결 패턴(172)과 제3 연결 패턴(173)이 연결되는 연결부에는 별도의 계면이 형성되지 않을 수 있다.
도시된 것과 같이, 2개의 상기 제2 콘택 플러그들(176)과 이를 연결하는 제2 연결 패턴(178)을 포함하는 제2 구조물(180)은 하나의 몸체를 가질 수 있다. 즉, 상기 제2 구조물(180)은 하나의 몸체를 갖는 제1 금속 패턴(162a) 및 상기 제1 금속 패턴(162a)의 측벽 및 저면을 따라 하나로 연결되는 제1 베리어 패턴(160a)을 포함할 수 있다. 상기 제2 구조물(180)에서 2개의 상기 제2 콘택 플러그들(176)과 제2 연결 패턴(178)이 연결되는 연결부에는 별도의 계면이 형성되지 않을 수 있다.
상기 연결 패턴을 포함하는 않는 상기 제1 및 제2 콘택 플러그들(170, 176)은 상기 제1 금속 패턴(162a) 및 상기 제1 금속 패턴(162a)의 측벽 및 저면을 따라 제1 베리어 패턴(160a)을 포함할 수 있다.
상기 제1 콘택 플러그(170), 제1 내지 제3 연결 패턴들(172, 178, 173) 및 제2 콘택 플러그(176)는 동일한 막의 증착 공정 및 평탄화 공정을 통해 형성되기 때문에, 동일한 베리어 금속 물질 및 금속 물질을 포함할 수 있다.
또한, 상기 제1 콘택 플러그(170), 제1 내지 제3 연결 패턴들(172, 178, 173) 및 제2 콘택 플러그(176)의 상부면은 실질적으로 동일한 평면 상에 위치할 수 있다. 즉, 상기 제1 콘택 플러그(170), 제1 내지 제3 연결 패턴들(172, 178, 173) 및 제2 콘택 플러그(176)의 상부면은 동일한 높이를 가질 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 29에 도시된 반도체 소자는 저항체를 더 포함되는 것을 제외하고는 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 29를 참조하면, 상기 제1 층간 절연막(140) 상에 캡핑 절연막(190)이 구비될 수 있다. 상기 캡핑 절연막(190) 상에 저항체(200)가 구비될 수 있다.
상기 저항체(200)는 상기 제1 층간 절연막(140), 제1 콘택 플러그(170), 제1 연결 패턴(172), 제3 연결 패턴 및 제2 콘택 플러그(176)와 대향하지 않도록 배치될 수 있다. 예시적인 실시예에서, 상기 저항체(200)는 상기 게이트 구조물(136)과 수직 방향으로 대향하지 않도록 배치될 수 있다. 상기 저항체(200)는 목표한 저항을 갖는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 저항체(200)는 상기 제1 콘택 플러그(170), 제1 연결 패턴(172), 제3 연결 패턴 및 제2 콘택 플러그(176)에 포함되는 금속 물질보다 높은 저항을 가질 수 있다.
상기 캡핑 절연막(190) 및 저항체(200) 상에 상기 캡핑 절연막(190) 및 저항체(200)를 덮는 제2 층간 절연막(202)이 구비될 수 있다.
상기 제2 층간 절연막(202)을 관통하여 상기 저항체(200)의 상부면과 접촉하는 상부 콘택 플러그(204)가 구비될 수 있다.
이와같이, 상기 저항체(200)의 상부면은 상기 제1 연결 패턴(172) 및 제3 연결 패턴, 상기 제1 콘택 플러그(170), 제2 콘택 플러그(176) 및 제1 층간 절연막(140)의 상부면과 실질적으로 동일한 평면 상에 위치하지 않을 수 있다.
이하에서, 상기 저항체를 포함하는 반도체 소자를 형성하는 방법을 간단히 설명한다.
기판(100) 상에, 제1 층간 절연막(140), 제1 콘택 플러그(170), 제1 연결 패턴(172), 제3 연결 패턴 및 제2 콘택 플러그(176)를 형성한다. 상기 제1 층간 절연막(140) 상에 캡핑 절연막(190)을 형성하고, 상기 캡핑 절연막(190) 상에 저항체막을 형성한다. 상기 저항체막을 패터닝함으로써 상기 저항체(200)를 형성할 수 있다. 상기 캡핑 절연막(190) 및 저항체(200)를 덮는 제2 층간 절연막(202)을 형성한다. 이 후, 상기 제2 층간 절연막(202)을 관통하여 상기 저항체(200) 상부면과 접촉하는 상부 콘택 플러그(204)를 형성한다.
상기 저항체는 다른 실시예들에 따른 반도체 소자에도 동일하게 적용될 수 있다. 예를들어, 도 4 내지 도 10에 도시된 반도체 소자에도 각각 저항체가 포함될 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 30에 도시된 반도체 소자는 저항체를 더 포함되는 것을 제외하고는 도 1a, 2a 및 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 30을 참조하면, 상기 저항체(200)는 상기 제1 층간 절연막(140)의 내부에 매립된 형상을 가질 수 있다. 예시적인 실시예에서, 상기 저항체(200)는 상기 하부 층간 절연막(124) 상에 형성될 수 있다. 상기 저항체는 상기 상부 층간 절연막(138)에 의해 덮혀 있을 수 있다.
즉, 상기 저항체(200)의 상부면은 상기 제1 연결 패턴(172), 제1 콘택 플러그(170), 제2 콘택 플러그(176) 및 제1 층간 절연막(140)의 상부면보다 낮게 위치할 수 있다.
상기 저항체(200)와 전기적으로 연결되는 연결 패턴(204a)이 구비될 수 있다. 상기 연결 패턴(204a)은 상기 제1 콘택 플러그(170), 제1 연결 패턴(172) 및 제2 콘택 플러그(176)에 포함되는 제1 베리어 패턴(160a) 및 제1 금속 패턴(162a)을 포함할 수 있다.
상기 연결 패턴(204a)의 상부면은 상기 제1 연결 패턴(172)의 상부면과 동일한 평면 상에 위치할 수 있다.
상기 연결 패턴(204a)의 저면의 적어도 일부분은 상기 저항체(200)의 표면과 접촉할 수 있다. 예시적인 실시예에서, 상기 연결 패턴(204a)과 상기 저항체(200)는 서로 수직하게 교차하면서 적어도 일부분이 서로 접하도록 배치될 수 있다. 예시적인 실시예에서, 상기 연결 패턴(204a)의 일부 저면은 상기 제1 연결 패턴(172)의 상부면보다 낮게 위치할 수도 있다.
예시적인 실시예에서, 상기 저항체(200)는 상기 게이트 구조물(136)과 수직 방향으로 대향하지 않도록 배치될 수 있다.
도 31 및 32는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 12 내지 도 15를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 하부 층간 절연막(124)을 형성한다. 또한, 도시하지는 않았지만, 도 16 및 도 17을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 확산 방지 패턴을 형성한다.
도 31을 참조하면, 상기 하부 층간 절연막(124) 상에 저항체막을 형성한다. 이 후, 상기 저항체막을 패터닝함으로써 저항체(200)를 형성할 수 있다.
도 32를 참조하면, 도 18 내지 도 25를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 다만, 도 22를 참조로 설명한 공정에서, 상기 제3 식각 마스크는 상기 저항체(200)와 연결되는 연결 패턴이 형성될 부위를 노출하는 개구부를 더 포함할 수 있다. 따라서, 이 후 제1 및 제3 연결 패턴들을 형성하기 위한 식각 공정에서, 상기 연결 패턴이 형성될 부위도 함께 식각되어 개구부(220)가 형성될 수 있다.
계속하여, 도 26 내지 도 28을 참조로 설명한 공정을 동일하게 수행할 수 있다. 상기 공정에 의하면, 제1 콘택 플러그(170), 제1 연결 패턴(172), 제2 콘택 플러그(176) 및 연결 패턴이 동일한 베리어 금속막 증착 공정, 금속막 증착 공정 및 평탄화 공정을 통해 형성될 수 있다. 따라서, 상기 제1 콘택 플러그(170), 제1 연결 패턴(172), 제2 콘택 플러그(176) 및 연결 패턴은 동일한 물질의 제1 베리어 패턴(160a) 및 제1 금속 패턴(162a)을 포함할 수 있다. 상기 공정들을 수행하면, 도 30에 도시된 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 액티브 핀
122 : 에피택셜 구조물 136 : 게이트 구조물
170 : 제1 콘택 플러그 172 : 제1 연결 패턴
178 : 제2 연결 패턴 173 : 제3 연결 패턴
179 : 제4 연결 패턴 176 : 제2 콘택 플러그
160a : 제1 베리어 패턴 162a : 제1 금속 패턴

Claims (10)

  1. 기판 상에 구비되는 액티브 패턴들;
    상기 기판 상에 구비되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들;
    상기 기판상에, 상기 액티브 패턴들 및 게이트 구조물들을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하고 상기 게이트 구조물 양 측의 액티브 패턴들의 표면과 접촉하는 제1 콘택 플러그들;
    상기 제1 층간 절연막을 관통하고 상기 게이트 구조물들에 포함되는 게이트 전극과 접촉하는 제2 콘택 플러그들; 및
    상기 제1 콘택 플러그들 및 제2 콘택 플러그들 중에서 선택된 적어도 하나의 콘택 플러그의 일부 측벽과 직접 접하는 제1 연결 패턴을 포함하고, 상기 제1 연결 패턴의 상부면은 상기 제1 및 제2 콘택 플러그들의 상부면과 동일 평면 상에 위치하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 연결 패턴의 하부면은 상기 제1 및 제2 콘택 플러그들의 하부면보다 높게 위치하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 연결 패턴은 상기 제1 콘택 플러그들 및 제2 콘택 플러그들 중에서 선택된 적어도 2개의 콘택 플러그들의 일 측벽을 서로 연결하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 연결 패턴은 상기 제1 콘택 플러그들 및 제2 콘택 플러그들 중에서 선택된 하나의 콘택 플러그의 일 측벽으로부터 연장되는 형상을 갖는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 연결 패턴의 일측으로부터 상기 제1 연결 패턴의 연장 방향과 다른 방향으로 연장되는 제2 연결 패턴이 더 포함되는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 연결 패턴 및 상기 제1 연결 패턴과 직접 접촉하는 콘택 플러그는 서로 동일한 금속 물질을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 제1 연결 패턴 및 상기 제1 연결 패턴과 직접 접촉하는 콘택 플러그는 하나의 몸체로 구성된 하나의 배선 구조물을 이루고, 상기 제1 연결 패턴 및 상기 제1 연결 패턴과 직접 접촉하는 콘택 플러그의 사이 부위에는 경계면이 포함되지 않는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 연결 패턴 및 상기 제1 연결 패턴과 직접 접촉하는 콘택 플러그는 하나의 배선 구조물을 이루고, 상기 배선 구조물은 동일한 금속을 포함하는 금속 패턴 및 상기 금속 패턴의 측벽 및 저면을 둘러싸면서 연결되는 구조를 갖는 베리어 패턴을 포함하는 반도체 소자.
  9. 제1항에 있어서, 상기 액티브 패턴은 상기 기판 표면 상으로 돌출되고 제1 방향으로 연장되는 액티브 핀을 포함하고,
    상기 게이트 구조물은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 소자.
  10. 하부면 높이가 서로 다른 제1 및 제2 콘택 영역들을 포함하는 기판;
    상기 기판 상에 구비되는 층간 절연막;
    상기 층간 절연막의 상부면으로부터 제1 콘택 영역까지 연장되는 제1 콘택 플러그들;
    상기 층간 절연막의 상부면으로부터 제2 콘택 영역까지 연장되는 제2 콘택 플러그들; 및
    상기 제1 및 제2 콘택 플러그들 중에서 선택된 적어도 하나의 콘택 플러그들의 일부 측벽으로부터 돌출되는 제1 연결 패턴을 포함하고, 상기 제1 연결 패턴의 상부면은 상기 제1 및 제2 콘택 플러그들 및 층간 절연막의 상부면과 동일 평면 상에 위치하는 반도체 소자.
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