KR20170044822A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층, 상기 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그, 및 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면에 공통적으로 접촉하며 상기 제1 콘택 플러그 상면에 접촉하지 않는 하면의 제1 부분이 상기 게이트 구조물 상면보다 높은 제2 콘택 플러그를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 콘택 플러그를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
기판 상의 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그와, 상기 기판 상의 게이트 구조물 상면에 공통적으로 접촉하도록 형성되는 제2 콘택 플러그는 상기 기판 상에 형성된 층간 절연막을 2번 식각하여 형성되는 개구를 채우도록 형성된다. 이에 따라, 상기 층간 절연막이 과 식각되어 상기 개구에 의해 상기 기판 상면이 노출될 수 있으며, 상기 개구를 채우는 상기 제2 콘택 플러그가 상기 기판 상면에 접촉하여 전기적 불량이 발생할 수 있다.
본 발명의 일 과제는 높은 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 높은 신뢰성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층, 상기 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그, 및 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면에 공통적으로 접촉하며 상기 제1 콘택 플러그 상면에 접촉하지 않는 하면의 제1 부분이 상기 게이트 구조물 상면보다 높은 제2 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 제1 부분은 상기 제1 콘택 플러그에 수직적으로 오버랩되지 않고 또한 상기 게이트 구조물에도 수직적으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 하면은 상기 제1 부분에 인접하며 저면이 상기 게이트 구조물 상면보다 낮은 볼록부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 볼록부는 상기 제2 콘택 플러그 하면의 상기 제1 부분보다 상기 게이트 구조물에 더 인접할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 하면은 상기 제1 부분을 상면으로 하는 오목부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 오목부는 하부에서 상부로 갈수록 일정한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 오목부는 하부에서 상부로 갈수록 점차 줄어드는 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 금속 패턴, 및 상기 금속 패턴의 하면 및 측벽을 커버하는 배리어 패턴을 포함할 수 있으며, 상기 배리어 패턴은 상기 오목부의 측벽에서보다 상기 오목부의 상면에서 더 두꺼운 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 오목부를 채우는 절연막 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 구조물은 순차적으로 적층된 제1 산화막, 질화막 및 제2 산화막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 구조물은 순차적으로 적층된 질화막 및 산화막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 구조물은 질화막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 하면은 상기 오목부에 인접하며 저면이 상기 게이트 구조물 상면보다 낮은 볼록부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 볼록부는 상기 오목부보다 상기 게이트 구조물에 더 인접할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 최저면은 상기 게이트 구조물 상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 최저면은 상기 게이트 구조물 상면보다 낮고 상기 게이트 구조물 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 최저면은 상기 게이트 구조물 저면보다 낮고 상기 기판의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 기판 상면에 평행한 제2 방향으로 각각 연장되고 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 상기 제2 콘택 플러그는 상기 게이트 구조물들 사이에 상기 제2 방향으로 연장되어 상기 제1 콘택 플러그 상면에 부분적으로 접촉하는 제1 연장부, 및 상기 제1 방향으로 연장되어 상기 제1 연장부와 연결되며 상기 게이트 구조물 상면에 부분적으로 접촉하는 제2 연장부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 제1 부분은 상기 제2 콘택 플러그의 상기 제1 및 제2 연장부들이 서로 만나는 영역에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 상에 형성된 소자 분리 패턴, 및 상기 소자 분리 패턴 상부로 각각이 부분적으로 돌출되어 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 복수로 배치된 액티브 핀들(fins)을 더 포함할 수 있으며, 상기 소스/드레인 층은 상기 각 액티브 핀들 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 제1 부분은 상기 소자 분리 패턴에 수직적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 소자 분리 패턴 및 상기 제2 콘택 플러그 하면의 상기 제1 부분 사이에 형성된 절연막 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 구조물은 순차적으로 적층된 제1 산화막, 질화막 및 제2 산화막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 구조물은 순차적으로 적층된 산화막 및 질화막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 제1 부분은 복수 개로 형성될 수 있으며, 상기 복수의 제1 부분들 중 일부는 다른 일부와 높이가 다를 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 제1 부분은 복수 개로 형성될 수 있으며, 상기 복수의 제1 부분들 중 일부와 상기 소자 분리 패턴 사이에는 순차적으로 적층된 제1 산화막, 질화막 및 제2 산화막이 형성될 수 있고, 상기 복수의 제1 부분들 중 다른 일부와 상기 소자 분리 패턴 사이에는 순차적으로 적층된 상기 제1 산화막 및 상기 질화막이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 최저면은 상기 소자 분리 패턴의 저면보다 높을 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층, 상기 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그, 및 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면에 공통적으로 접촉하며 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면 어디에도 접촉하지 않는 부분의 하면이 일정하지 않은 높이를 갖는 제2 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 하면은 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 하면은 오목부를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 하면은 상기 오목부에 인접하는 볼록부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 볼록부는 상기 제2 콘택 플러그 하면의 상기 오목부보다 상기 게이트 구조물에 더 인접할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 볼록부의 저면은 상기 게이트 구조물 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 볼록부의 저면은 상기 기판 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 오목부의 상면은 상기 게이트 구조물 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 오목부의 상면은 상기 게이트 구조물 상면보다는 낮고 상기 게이트 구조물 저면보다는 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 하면의 상기 오목부는 복수 개로 형성될 수 있으며, 상기 복수의 오목부들 중 일부는 다른 일부와 높이가 다를 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층, 상기 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그, 및 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면에 공통적으로 접촉하며 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면 어디에도 접촉하지 않는 부분의 하면이 상기 게이트 구조물 상면보다는 낮거나 이와 동일한 높이에 있고 상기 게이트 구조물 저면보다는 높은 제2 콘택 플러그를 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층, 및 상기 게이트 구조물 및 상기 소스/드레인 층에 공통적으로 전기적으로 연결되되 이들 어디에도 수직적으로 오버랩되지 않는 부분의 하면이 계단 형상을 갖거나 혹은 오목부를 갖는 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그의 하면은 상기 기판 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그 하면의 상기 오목부의 상면은 상기 게이트 구조물 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그 하면은 상기 오목부에 인접하는 볼록부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그 하면의 상기 볼록부의 저면은 상기 게이트 구조물 상면보다 더 낮을 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물 상에 제1 및 제2 층간 절연막들을 순차적으로 형성할 수 있다. 상기 제2 층간 절연막을 부분적으로 제거하여 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구를 형성할 수 있다. 상기 제1 개구를 채우는 제1 막을 상기 노출된 제1 층간 절연막 상면 및 상기 제2 층간 절연막 상면에 형성할 수 있다. 상기 제2 층간 절연막 상면이 노출될 때까지 상기 제1 막을 부분적으로 제거하여 상기 제1 개구에 적어도 부분적으로 수직적으로 오버랩되는 제2 개구를 형성하되, 상기 제1 개구 내의 상기 제1 막 부분은 적어도 상기 제1 개구의 하부를 채우면서 잔류할 수 있다. 상기 제1 막을 식각 마스크로 사용하여 상기 노출된 상기 제2 층간 절연막 부분 및 그 하부의 상기 제1 층간 절연막 부분을 식각함으로써 상기 게이트 구조물 상면을 노출시키는 제3 개구를 형성할 수 있다. 상기 제3 개구를 채우는 콘택 플러그를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구는 상기 게이트 구조물 상면에 적어도 부분적으로 수직적으로 오버랩되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 상기 게이트 구조물 상면에 수직적으로 오버랩되지 않도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구의 일부는 상기 게이트 구조물 상면에 수직적으로 오버랩되고 다른 일부는 상기 게이트 구조물 상면에 수직적으로 오버랩되지 않도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구 하면의 제1 부분은 상기 게이트 구조물의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구 하면의 제2 부분은 상기 게이트 구조물의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구의 하면은 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구의 하면은 오목부 및 볼록부를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 막을 식각 마스크로 사용하여 상기 노출된 상기 제2 층간 절연막 부분 및 그 하부의 상기 제1 층간 절연막 부분을 식각함으로써 상기 게이트 구조물 상면을 노출시키는 상기 제3 개구를 형성할 때, 상기 제1 막을 식각 마스크로 사용하여 상기 노출된 상기 제2 층간 절연막 부분을 식각하여 상기 제1 층간 절연막 부분을 노출시키며 상기 제1 개구에 연통하는 제4 개구를 형성할 수 있다. 상기 제1 막을 식각 마스크로 사용하여 상기 노출된 상기 제1 층간 절연막 부분을 식각할 수 있다. 상기 제4 개구를 형성할 때, 상기 제1 개구 내에는 상기 제1 막이 적어도 부분적으로 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구를 채우는 상기 제1 막을 상기 노출된 제1 층간 절연막 상면 및 상기 제2 층간 절연막 상면에 형성한 이후에, 상기 제1 막 상에 제2 막, 반사 방지막 및 포토레지스트 패턴을 순차적으로 형성할 수 있다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 반사 방지막 및 상기 제2 막을 순차적으로 식각할 수 있다. 상기 제1 막을 부분적으로 제거하여 상기 제2 개구를 형성할 때, 상기 제2 막을 식각 마스크로 사용하여 상기 제1 막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 막을 부분적으로 제거하여 상기 제2 개구를 형성한 이후에, 상기 제2 막을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 층간 절연막들 사이에 식각 저지막을 형성할 수 있다. 상기 제2 층간 절연막을 부분적으로 제거하여 상기 제1 층간 절연막의 상면을 노출시키는 상기 제1 개구를 형성할 때, 상기 제2 층간 절연막 및 상기 식각 저지막을 부분적으로 제거하여 상기 제1 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구를 형성하되 상기 제1 막이 적어도 상기 제1 개구의 하부를 채우면서 잔류할 때, 상기 제1 개구 내의 상기 제1 막 부분의 상면이 적어도 상기 식각 저지막 상면보다는 높도록 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 막들은 각각 스핀-온-하드마스크(SOH) 및 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물 상에 상기 제1 및 제2 층간 절연막들을 순차적으로 형성하기 이전에, 상기 게이트 구조물의 측벽을 둘러싸는 절연막을 형성할 수 있고, 상기 제1 층간 절연막은 상기 게이트 구조물 및 상기 절연막 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그는 제2 콘택 플러그일 수 있고, 상기 게이트 구조물 상에 상기 제1 및 제2 층간 절연막들을 순차적으로 형성하기 이전에, 상기 절연막 및 상기 제1 층간 절연막을 관통하면서 상기 기판에 전기적으로 연결되는 제1 콘택 플러그를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 상기 제1 콘택 플러그 상면에 부분적으로 수직적으로 오버랩되도록 형성될 수 있으며, 이에 따라 상기 제2 콘택 플러그는 상기 제1 콘택 플러그 상면에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 게이트 구조물을 형성하기 이전에, 상기 기판 상에 소자 분리 패턴을 형성하여 액티브 핀을 정의할 수 있다. 상기 액티브 핀 상에 소스/드레인 층을 형성할 수 있다. 상기 제1 콘택 플러그는 상기 소스/드레인 층 상면에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그의 하면은 상기 소자 분리 패턴 상면에 수직적으로 오버랩되는 영역에서 계단 형상을 갖거나 혹은 오목부를 가질 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 제1 구조물을 수용하는 절연막을 형성할 수 있다. 상기 제1 구조물 및 상기 절연막 상에 제2 구조물을 수용하는 제1 층간 절연막을 형성할 수 있다. 상기 제2 구조물 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성할 수 있다. 상기 제2 층간 절연막을 부분적으로 제거하여 상기 제2 구조물의 상면 및 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구를 형성할 수 있다. 상기 제1 개구를 채우는 제1 막을 상기 노출된 제2 구조물 상면 및 제1 층간 절연막 상면과, 상기 제2 층간 절연막 상면에 형성할 수 있다. 상기 제1 막을 부분적으로 제거하여 상기 제1 구조물 및 상기 제1 개구에 각각 적어도 부분적으로 수직적으로 오버랩되고 상기 제2 층간 절연막 상면을 노출시키는 제2 개구를 형성하되, 상기 제1 개구 내의 상기 제1 막 부분은 적어도 상기 제1 개구의 하부를 채우면서 잔류할 수 있다. 상기 제1 막을 식각 마스크로 사용하여 상기 노출된 상기 제2 층간 절연막 부분 및 그 하부의 상기 제1 층간 절연막 부분을 식각함으로써 상기 제1 구조물 상면을 노출시키는 제3 개구를 형성할 수 있다. 상기 제3 개구를 채우는 콘택 플러그를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물은 상기 제1 구조물에 수직적으로 오버랩되지 않도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물은 상기 절연막 및 상기 제1 층간 절연막을 관통하도록 형성되어 상기 기판에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 구조물은 게이트 구조물일 수 있고, 상기 콘택 플러그는 제2 콘택 플러그일 수 있으며, 상기 제2 구조물은 제1 콘택 플러그일 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 구조물을 수용하는 상기 절연막을 형성하기 이전에, 상기 기판 상에 소자 분리 패턴을 형성하여 액티브 핀을 정의할 수 있다. 상기 액티브 핀 상에 소스/드레인 층을 형성할 수 있다. 상기 제2 구조물은 상기 소스/드레인 층 상면에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 상기 제1 구조물 상면에 수직적으로 오버랩되지 않도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구의 일부는 상기 제1 구조물 상면에 수직적으로 오버랩되고 다른 일부는 상기 제1 구조물 상면에 수직적으로 오버랩되지 않도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구의 하면은 오목부 및 볼록부를 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 소스/드레인 층 상면에 형성되는 제1 콘택 플러그와 게이트 구조물 상면에 공통적으로 접촉하도록 형성되는 제2 콘택 플러그의 최저면이 기판 상면에 접촉하지 않을 수 있다. 이에 따라, 상기 제2 콘택 플러그가 상기 기판 상면에 접촉함으로써 발생할 수 있는 전기적 불량이 방지될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 54는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 55 내지 도 62는 비교예에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 63 내지 도 66은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 67 내지 도 69는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 70 내지 도 72는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 73 내지 도 76은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 77 내지 도 81은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 단면도들이다.
도 82 및 도 83은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 84 내지 도 86은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 단면도들이다.
도 87 내지 도 91은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 평면도 및 단면도들이다.
도 92 내지 도 97은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 평면도 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 54는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 9, 12, 15, 18, 21, 24, 27, 30, 34, 38, 42 및 50은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 2, 4-5, 7-8, 10-11, 13-14, 16-17, 19-20, 22-23, 25-26, 28-29, 31-33, 35-37, 39-41, 43-49 및 51-54는 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 2, 4-5, 10, 13, 16, 19, 25, 28, 31, 35, 39, 43, 45, 47 및 51은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 7, 22 및 52는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 8, 11, 14, 17, 20, 23, 26, 29, 32, 36, 40, 48 및 53은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 33, 37, 41, 44, 46, 49 및 54는 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 1 및 도 2a를 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 리세스(110)를 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에 제1 리세스(110)가 형성됨에 따라서, 기판(100) 상부로 돌출된 액티브 영역(105)이 정의될 수 있으며, 액티브 핀(fin)으로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있으며, 이에 따라 서로 실질적으로 수직할 수 있다.
한편, 도 2b를 참조하면, 각 액티브 핀들(105)은 상부에서 하부로 갈수록 점차 커지는 폭을 갖도록 형성될 수도 있다.
도 3 및 도 4를 참조하면, 액티브 핀들(105) 중에서 일부를 제거하여 제1 리세스(110)보다 넓은 폭을 갖는 제2 리세스(115)를 형성한 후, 제1 및 제2 리세스들(110, 115) 하부를 채우는 소자 분리 패턴(120)을 기판(100) 상에 형성한다.
제2 리세스(115)는 액티브 핀들(105) 중에서 일부를 커버하는 제1 포토레지스트 패턴(도시되지 않음)을 기판(100) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 제1 포토레지스트 패턴에 의해 커버되지 않은 액티브 핀들(105)을 식각함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 리세스(115)는 제1 리세스(110)와 동일한 깊이를 갖도록 형성될 수 있다.
하지만 이와는 달리, 도 5를 참조하면, 상기 제1 포토레지스트 패턴에 의해 커버되지 않은 액티브 핀들(105)뿐만 아니라 그 하부의 기판(100) 부분까지 더 식각하여, 제1 리세스(110)보다 더 깊은 깊이를 갖는 제3 리세스(117)를 형성할 수도 있다. 다만 이하에서는 설명의 편의 상, 제2 리세스(115)가 형성된 실시예에 대해서만 설명하기로 한다.
예시적인 실시예들에 있어서, 소자 분리 패턴(120)은 제1 및 제2 리세스들(110, 115)을 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 및 제2 리세스들(110, 115) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
기판(100) 상에 소자 분리 패턴(120)이 형성됨에 따라서, 액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상부로 돌출된 상부 액티브 패턴(105a)으로 구분될 수 있다. 이때, 상부 액티브 패턴(105a)은 하부 액티브 패턴(105b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수도 있다.
한편, 소자 분리 패턴(120)에 의해 커버된 기판(100) 부분 즉, 액티브 핀(105)이 형성되지 않은 기판(100) 부분은 필드 영역으로 정의될 수 있다.
소자 분리 패턴(120)은 복합막 구조를 가질 수도 있다. 즉, 소자 분리 패턴(120)은 각 제1 및 제2 리세스들(110, 115)의 내벽 상에 순차적으로 적층된 제1 및 제2 라이너들(도시되지 않음)과, 각 제1 및 제2 리세스들(110, 115)의 나머지 부분을 채우며 상기 제2 라이너 상에 형성된 매립 절연막(도시되지 않음)을 포함하도록 형성될 수 있다. 이때, 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너(도시되지 않음)는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막(도시되지 않음)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 6 내지 도 8을 참조하면, 기판(100) 상에 더미(dummy) 게이트 구조물을 형성할 수 있다.
상기 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 제2 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리 패턴(120) 부분 상에 순차적으로 적층된 더미 게이트 절연 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(105) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물들은 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 이온 주입 공정을 수행하여, 상기 더미 게이트 구조물들에 인접하는 액티브 핀(105) 상부에 불순물 영역(도시되지 않음)을 형성할 수도 있다.
도 9 내지 도 11을 참조하면, 상기 더미 게이트 구조물의 측벽 상에 게이트 스페이서(160)를 형성한다. 이때, 액티브 핀(105)의 측벽 상에는 핀 스페이서(170)가 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160) 및 핀 스페이서(170)는 상기 더미 게이트 구조물, 액티브 핀(105) 및 소자 분리 패턴(120) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
게이트 스페이서(160)는 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있으며, 핀 스페이서(170)는 액티브 핀(105)의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있다.
도 12 내지 도 14를 참조하면, 상기 더미 게이트 구조물에 인접한 액티브 핀(105) 상부를 식각하여 제4 리세스(180)를 형성한다.
구체적으로, 상기 더미 게이트 구조물 및 이의 측벽에 형성된 게이트 스페이서(160)를 식각 마스크로 사용하여 액티브 핀(105) 상부를 제거함으로써 제4 리세스(180)를 형성할 수 있다. 이때, 핀 스페이서(170)도 함께 제거될 수 있다.
한편, 도 12 내지 도 14에는 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부가 식각되어 제4 리세스(180)가 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제4 리세스(180)는 상부 액티브 패턴(105a)뿐만 아니라 하부 액티브 패턴(105b)의 일부도 함께 식각되어 형성될 수도 있다.
예시적인 실시예들에 있어서, 제4 리세스(180)를 형성하는 식각 공정은 게이트 스페이서(160)를 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
도 15 내지 도 17을 참조하면, 제4 리세스(180)를 채우는 소스/드레인 층(200)을 액티브 핀(105) 상에 형성한다.
예시적인 실시예들에 있어서, 소스/드레인 층(200)은 제4 리세스(180)에 의해 노출된 액티브 핀(105) 상면을 시드로 사용하는 SEG 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(200)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 소스/드레인 층(200)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
이와는 달리, 소스/드레인 층(200)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이에 따라, 소스/드레인 층(200)은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
소스/드레인 층(200)은 수직 및 수평 방향으로 성장하여, 제4 리세스(180)를 채울 뿐만 아니라 상면이 게이트 스페이서(160)의 일부와 접촉할 수도 있다. 이때, 소스/드레인 층(200)은 상기 제2 방향으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있으며, 서로 인접하는 액티브 핀들(105) 사이의 거리가 작을 경우, 서로 인접하여 성장하는 소스/드레인 층(200)의 측벽들이 서로 결합되어 하나의 층으로 형성될 수 있다. 도면 상에서는 서로 인접하는 2개의 액티브 핀들(105) 상에서 각각 성장하여 서로 결합된 하나의 소스/드레인 층(200)이 도시되어 있다.
도 18 내지 도 20을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(160) 및 소스/드레인 층(200)을 덮는 절연막(210)을 액티브 핀(105) 및 소자 분리 패턴(120) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(140)의 상면이 노출될 때까지 절연막(210)을 평탄화한다.
이때, 더미 게이트 마스크(150)도 함께 제거될 수 있으며, 게이트 스페이서(160)의 상부도 부분적으로 제거될 수 있다.
한편, 서로 병합되어 하나로 형성된 소스/드레인 층(200)과 소자 분리 패턴(120) 사이에는 절연막(210)이 완전히 채워지지 않을 수 있으며, 이에 따라 에어 갭(215)이 형성될 수 있다.
절연막(210)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 CMP 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 21 내지 도 23을 참조하면, 노출된 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)을 제거하여, 게이트 스페이서(160)의 내측벽 및 액티브 핀(105)의 상면을 노출시키는 제1 개구(도시되지 않음)를 형성하고 이를 채우는 게이트 구조물(260)을 형성한다.
구체적으로, 상기 제1 개구에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(220)을 형성한 후, 인터페이스 패턴(220), 소자 분리 패턴(120), 게이트 스페이서(160) 및 절연막(210) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, CVD 공정 또는 ALD 공정에 의해 형성될 수 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하도록 형성될 수 있으며, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있다. 이때, 상기 일함수 조절막 및 상기 게이트 전극막은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 인터페이스 패턴(220)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(220)은 액티브 핀(105) 상면뿐만 아니라 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에도 각각 형성될 수 있다.
이후, 절연막(210)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(220) 상면, 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(230) 및 일함수 조절 패턴(240)을 형성하고, 일함수 조절 패턴(240) 상에 상기 제1 개구의 나머지 부분을 채우는 게이트 전극(250)을 형성할 수 있다.
이에 따라, 게이트 전극(250)의 저면 및 측벽은 일함수 조절 패턴(240)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch-back) 공정에 의해 수행될 수 있다.
순차적으로 적층된 인터페이스 패턴(220), 게이트 절연 패턴(230), 일함수 조절 패턴(240) 및 게이트 전극(250)은 게이트 구조물(260)을 형성할 수 있으며, 소스/드레인 층(200)과 함께 피모스 트랜지스터 혹은 엔모스 트랜지스터를 형성할 수 있다.
도 24 내지 도 26을 참조하면, 절연막(210), 게이트 구조물(260) 및 게이트 스페이서(160) 상에 캐핑막(310) 및 제1 층간 절연막(320)을 순차적으로 형성하고, 절연막(210), 캐핑막(310) 및 제1 층간 절연막(320)을 관통하면서 소스/드레인 층(200)의 상면을 노출시키는 제2 개구(330)를 형성한다.
캐핑막(310)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함하도록 형성할 수 있고, 제1 층간 절연막(320)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다.
도 27 내지 도 29를 참조하면, 상기 노출된 소스/드레인 층(200)의 상면, 제2 개구(330)의 측벽, 및 제1 층간 절연막(320) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 소스/드레인 층(200)과 반응시킴으로써, 소스/드레인 층(200) 상에 금속 실리사이드 패턴(340)을 형성할 수 있다.
상기 제1 금속막은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다.
상기 제1 금속막 중에서 미반응 부분을 제거한 후, 금속 실리사이드 패턴(340) 상면, 제2 개구(330)의 측벽 및 제1 층간 절연막(320) 상면에 제1 배리어 막을 형성하고, 상기 제1 배리어 막 상에 제2 개구(330)의 나머지 부분을 채우는 제2 금속막을 형성한 다음, 제1 층간 절연막(320) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제1 배리어 막을 평탄화한다. 이에 따라, 금속 실리사이드 패턴(340) 상에 제2 개구(330)를 채우는 제1 콘택 플러그(370)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(370)는 게이트 스페이서(160)에 셀프-얼라인(self-aligned)되도록 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 제1 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물 및/또는 티타늄, 탄탈륨 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 제2 금속막은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하도록 형성될 수 있다.
제1 콘택 플러그(370)는 제1 금속 패턴(360) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(350)을 포함할 수 있다.
도 30 내지 도 33을 참조하면, 제1 층간 절연막(320) 및 제1 콘택 플러그(370) 상에 식각 저지막(380), 제2 층간 절연막(390), 제1 막(400), 제2 막(410), 제3 막(420) 및 제3 포토레지스트 패턴(430)을 순차적으로 형성한다.
예를 들어, 식각 저지막(380)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있고, 제2 층간 절연막(390)은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있으며, 제1 막(400)은 스핀-온-하드마스크(Spin-On-Hardmask: SOH)를 포함할 수 있고, 제2 막(410)은 플라스마 산질화물(Plasma Enhanced Silicon Oxynitride: PE-SION)과 같은 산질화물을 포함할 수 있으며, 제3 막(420)은 바닥 반사 방지막(Bottom Anti-Reflective Coating: BARC)일 수 있다.
예시적인 실시예들에 있어서, 제3 포토레지스트 패턴(430)은 상기 제2 방향으로 각각 연장되어 하부의 제3 막(420) 상면을 노출시키는 제3 및 제4 개구들(432, 434)을 가질 수 있다. 이때, 제3 개구(432)는 제1 콘택 플러그(370) 및 이에 상기 제2 방향으로 인접하는 제1 층간 절연막(320) 부분에 수직적으로 오버랩될 수 있으며, 제4 개구(434)는 제1 콘택 플러그(370)에 수직적으로 오버랩될 수 있다.
도면 상에서는, 제3 개구(432)가 상기 제2 방향으로 서로 이격된 2개의 제1 콘택 플러그들(370) 상면에 수직적으로 오버랩되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제3 개구(432)는 적어도 하나의 제1 콘택 플러그들(370) 상면 및 이에 인접하는 제1 층간 절연막(320) 부분에 수직적으로 오버랩되기만 하면 족하며, 이에 따라 하나 혹은 임의의 복수의 제1 콘택 플러그들(370) 상면에 수직적으로 오버랩될 수도 있다.
도 34 내지 도 37을 참조하면, 제1 포토레지스트 패턴(430)을 식각 마스크로 사용하는 제1 식각 공정을 수행함으로써, 하부의 제3 막(420), 제2 막(410) 및 제1 막(400)이 순차적으로 식각될 수 있으며, 상기 제1 식각 공정에서 제3 포토레지스트 패턴(430) 및 제3 막(420)은 제거될 수 있다.
제2 막(410)을 제거한 후, 잔류하는 제1 막(400)을 식각 마스크로 사용하는 제2 식각 공정을 수행함으로써, 하부의 제2 층간 절연막(390) 및 식각 저지막(380)이 식각될 수 있으며, 이에 따라 제1 콘택 플러그(370) 상면 및 상기 제2 방향으로 이에 인접하는 제1 층간 절연막(320) 상면을 노출시키는 제5 개구(392), 및 제1 콘택 플러그(370) 상면을 노출시키는 제6 개구(394)가 제2 층간 절연막(390) 및 식각 저지막(380)을 관통하도록 형성될 수 있다.
제5 및 제6 개구들(392, 394)은 각각 제2 및 제3 개구들(432, 434)과 실질적으로 동일한 형상을 가질 수 있다.
상기 제2 식각 공정 이후에 잔류하는 제1 막(400)은, 예를 들어, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
도 38 내지 도 41을 참조하면, 제5 및 제6 개구들(392, 394)을 채우는 제4 막(440)을 상기 노출된 제1 층간 절연막(320) 상면 및 제2 층간 절연막(390) 상에 형성한 후, 제4 막(440) 상에 제5 막(450), 제6 막(460) 및 제4 포토레지스트 패턴(470)을 순차적으로 형성한다.
예를 들어, 제4 막(440)은 스핀-온-하드마스크(SOH)를 포함할 수 있고, 제5 막(450)은 플라스마 산질화물(PE-SION)과 같은 산질화물을 포함할 수 있으며, 제6 막(460)은 바닥 반사 방지막(BARC)일 수 있다.
제4 포토레지스트 패턴(470)은 상기 제1 방향으로 연장되어 하부의 제6 막(460) 상면을 노출시키는 제7 개구(475)를 가질 수 있다. 예시적인 실시예들에 있어서, 제7 개구(475)는 게이트 구조물(260) 상면 및 제5 개구(392)에 부분적으로 수직적으로 오버랩될 수 있다. 구체적으로, 제7 개구(475)는 게이트 구조물(260) 상면, 및 제1 층간 절연막(320) 상면을 노출시키는 제5 개구(392) 부분에 적어도 부분적으로 수직적으로 오버랩될 수 있다.
도면 상에서는, 제7 개구(475)가 상기 제2 방향으로 연장되는 하나의 게이트 구조물(260) 상면 및 상기 제1 방향으로 이에 인접하는 제1 층간 절연막(320) 부분에 수직적으로 오버랩되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제7 개구(475)는 적어도 하나의 게이트 구조물(260) 및 이에 인접하는 제1 층간 절연막(320) 부분에 수직적으로 오버랩되기만 하면 족하며, 이에 따라 하나 혹은 임의의 복수의 게이트 구조물들(260) 상면에 수직적으로 오버랩될 수도 있다.
도 42 내지 도 44를 참조하면, 제4 포토레지스트 패턴(470)을 식각 마스크로 사용하는 제3 식각 공정을 수행함으로써, 하부의 제6 막(460), 제5 막(450) 및 제4 막(440)이 순차적으로 식각될 수 있으며, 상기 제3 식각 공정에서 제4 포토레지스트 패턴(470) 및 제6 막(460)은 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 식각 공정은 제2 층간 절연막(390) 상면을 식각 종료점으로 하여 수행될 수 있다. 즉, 상기 제3 식각 공정은 제2 층간 절연막(390) 상면이 노출될 때까지 수행될 수 있으며, 이에 따라 제5 막(450), 및 제4 막(440)의 상부를 관통하는 제8 개구(455)가 형성될 수 있다. 제8 개구(455)는 제7 개구(475)와 동일하게, 게이트 구조물(260) 상면, 및 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 수직적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 식각 공정에서 제1 층간 절연막(320) 상부에 형성된 제5 개구(392) 부분을 채우는 제4 막(440) 부분은 거의 식각되지 않을 수 있다. 이에 따라, 상기 제3 식각 공정 수행 후, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분은 제5 개구(392)의 적어도 하부를 채우도록 잔류할 수 있다.
도 42 내지 도 44에는 예시적으로, 제1 층간 절연막(320) 상부에 형성된 제5 개구(392) 부분을 채우는 제4 막(440) 부분의 상면의 제1 높이(H1)가 제5 개구(392)의 높이의 대략 2/3인 것이 도시되어 있으나, 본 발명은 이에 한정되지는 않는다. 예시적인 실시예들에 있어서, 제1 층간 절연막(320) 상부에 형성된 제5 개구(392) 부분을 채우는 제4 막(440) 부분 상면의 제1 높이(H1)는, 제5 개구(392) 높이의 적어도 대략 1/4 이상일 수 있다. 일 실시예에 있어서, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분 상면의 제1 높이(H1)는 적어도 식각 저지막(380) 상면보다는 높을 수 있다.
도 45 및 도 46을 참조하면, 제5 막(450)을 제거한 후, 잔류하는 제4 막(440)을 식각 마스크로 사용하는 제4 식각 공정을 수행함으로써, 노출된 제2 층간 절연막(390) 부분 및 그 하부의 식각 저지막(380) 부분이 식각될 수 있으며, 이에 따라 제1 층간 절연막(320) 상면을 노출시키는 제9 개구(445)가 제2 층간 절연막(390) 및 식각 저지막(380)을 관통하도록 형성될 수 있다.
제9 개구(445)는 제8 개구(455)와 유사한 형상을 가질 수 있으며, 이에 따라 게이트 구조물(260) 상면 및 제5 개구(392)에 부분적으로 수직적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제4 식각 공정에서, 제1 층간 절연막(320) 상부에 형성된 제5 개구(392) 부분에 형성된 제4 막(440) 부분은 완전히 제거되지 않고 적어도 부분적으로 잔류할 수 있다. 이에 따라, 도 45 내지 46에서는 제1 층간 절연막(320) 상부에 형성된 제5 개구(392) 부분에 형성된 제4 막(440) 부분이 갖는 제2 높이(H2)가 식각 저지막(380)보다 높은 것이 도시되어 있다.
도 47 내지 도 49를 참조하면, 잔류하는 제4 막(440)을 식각 마스크로 사용하는 제5 식각 공정을 수행함으로써, 노출된 제1 층간 절연막(320) 부분 및 그 하부의 캐핑막(310) 부분이 식각될 수 있다. 이에 따라 게이트 구조물(260) 상면 및 제1 콘택 플러그(370)의 상면을 공통적으로 노출시키는 제10 개구(396)가 제2 층간 절연막(390), 식각 저지막(380), 제1 층간 절연막(320) 및 캐핑막(310)을 관통하도록 형성될 수 있으며, 또한 제1 콘택 플러그(370) 상면을 노출시키는 제11 개구(398)가 제2 층간 절연막(390) 및 식각 저지막(380)을 관통하도록 형성될 수 있다. 한편, 제10 개구(396)에 의해 게이트 구조물(260) 측벽에 형성된 게이트 스페이서(160) 상면도 함께 노출될 수 있다.
상기 제5 식각 공정을 통해 제4 막(440)은 모두 제거될 수 있다. 하지만, 상기 제5 식각 공정을 수행하는 동안에, 제4 막(440)은 그 하부의 제1 층간 절연막(320) 부분이 식각되는 것을 저지 혹은 지연시킬 수 있으며, 이에 따라 제10 개구(396)는 하면이 계단 형상을 가질 수 있다.
즉, 상기 제5 식각 공정은 게이트 구조물(260) 상면이 노출될 때까지 제1 층간 절연막(320) 및 캐핑막(310)에 대해 수행될 수 있으며, 식각 마스크로 사용되는 제4 막(440)이 완전히 제거될 때까지, 그 하부의 제1 층간 절연막(320) 및 캐핑막(310) 부분은 식각되지 않고 잔류할 수 있다. 이에 따라, 제5 및 제9 개구들(392, 445)에 공통적으로 오버랩되는 제1 층간 절연막(320) 부분은 완전히 제거되지 않고 일부가 잔류할 수 있으며, 그 하부의 캐핑막(310) 부분 역시 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 식각 공정에서 형성되는 제10 개구(396)는 상기 제2 방향을 따라 절단한 단면도 즉, 도 47에서, 제1 콘택 플러그(370) 상면, 및 이에 인접하여 부분적으로 잔류하는 제1 층간 절연막(320) 상면을 노출시킴에 따라 계단 형상을 갖는 것이 도시되어 있다.
또한, 제10 개구(396)는 상기 제1 향을 따라 절단한 단면도 즉, 도 49에서도, 게이트 구조물(260) 상면, 및 이에 인접하여 부분적으로 잔류하는 제1 층간 절연막(320) 상면을 노출시킴에 따라 역시 계단 형상을 갖는 것이 도시되어 있다. 즉, 제10 개구(396)의 하면은 제1 층간 절연막(320)이 잔류하는 부분, 즉 제1 부분(396a)에서 게이트 구조물(260) 상면보다 높을 수 있으며, 이에 따라 이보다 낮은 게이트 구조물(260) 상면을 노출시키는 제3 부분(396c)과 함께 전체적으로 계단 형상을 가질 수 있다.
나아가, 예시적인 실시예들에 있어서, 제10 개구(396)의 하면은 제1 부분(396a)에 인접하는 제2 부분(396b)에서 게이트 구조물(260) 상면보다 낮은 볼록부를 더 가질 수 있다. 즉, 상기 제5 식각 공정은 게이트 구조물(260) 상면이 완전히 노출될 때까지 제1 층간 절연막(320) 및 캐핑막(310)에 대해 충분히 수행될 수 있으며, 이에 따라 게이트 구조물(260)에 인접하며 제4 막(440)에 의해 커버되지 않은 제1 층간 절연막(320) 하부의 절연막(210) 부분도 함께 식각되어 상기 볼록부가 형성될 수 있다. 따라서 제10 개구(396)의 하면은 게이트 구조물(260) 상면 및 제1 콘택 플러그(370) 상면 어디에도 수직적으로 오버랩되지 않는 영역에서도 제1 및 제2 부분들(396a, 396b)에 의해 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제10 개구(396) 하면의 제2 부분(396b) 즉, 상기 볼록부의 저면은 게이트 구조물(260)의 저면보다 높을 수 있다. 이에 따라, 제10 개구(396)의 최저면은 게이트 구조물(260)의 상면보다는 낮고 게이트 구조물(260)의 저면보다는 높을 수 있다.
도 50, 51a, 52, 53 및 도 54를 참조하면, 제10 및 제11 개구들(396, 398)을 각각 채우는 제2 및 제3 콘택 플러그들(422, 424)을 형성할 수 있다.
구체적으로, 제10 및 제11 개구들(396, 398)의 하면 및 측벽, 및 제2 층간 절연막(390) 상면에 제2 배리어 막을 형성하고, 제10 및 제11 개구들(396, 398)의 나머지 부분을 채우는 제3 금속막을 형성한 후, 제2 층간 절연막(390) 상면이 노출될 때까지 상기 제3 금속막 및 상기 제2 배리어 막을 평탄화함으로써 제2 및 제3 콘택 플러그들(422, 424)을 형성할 수 있다.
상기 제2 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물 및/또는 티타늄, 탄탈륨 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 제3 금속막은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하도록 형성될 수 있다.
제2 콘택 플러그(422)는 제2 금속 패턴(412) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(402)을 포함할 수 있으며, 제3 콘택 플러그(424)는 제3 금속 패턴(414) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(404)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422)는 상기 제2 방향으로 연장되어 제1 콘택 플러그(370) 상면에 접촉하는 제1 연장부, 및 상기 제1 방향으로 연장되어 게이트 구조물(260) 상면에 접촉하는 제2 연장부를 포함할 수 있으며, 이들은 서로 연결되어 일체적으로 형성될 수 있다.
상기 제1 및 제2 연장부들이 서로 만나는 영역 즉, 게이트 구조물(260) 상면 및 제1 콘택 플러그(370) 어디에도 수직적으로 오버랩되지 않고 절연막(210)에 수직적으로 오버랩되는 영역에서, 제2 콘택 플러그(422) 하면의 제1 부분(422a)은 게이트 구조물(260) 상면보다 더 높을 수 있다. 이때, 게이트 구조물(260)을 둘러싸는 절연막(210) 및 제2 콘택 플러그(422) 하면의 제1 부분(422a) 사이에는, 순차적으로 적층된 캐핑막(310) 및 제1 층간 절연막(320)이 형성될 수 있다. 또한 상기 제1 및 제2 연장부들이 서로 만나는 영역에서, 제2 콘택 플러그(422) 하면의 제1 부분(422a)과 게이트 구조물(260) 사이의 제2 부분(422b)에는 볼록부가 더 형성될 수 있으며, 제2 부분(422b) 즉, 상기 볼록부의 저면은 게이트 구조물(260) 상면보다 낮고 게이트 구조물(260) 저면보다 높을 수 있다.
이에 따라, 제2 콘택 플러그(422)는 상기 제1 방향을 따라 절단한 단면도 즉, 도 54에서, 그 하면이 제1 및 제2 부분들(422a, 422b), 및 게이트 구조물(260) 상면에 접촉하는 제3 부분(422c)을 포함할 수 있으며, 이들은 전체적으로 계단 형상을 가질 수 있다. 결국, 제2 콘택 플러그(422)는 그 하면이 일정한 높이를 갖지 않으며, 위치에 따라 서로 다른 높이를 가질 수 있다.
한편, 도 51b를 참조하면, 도 2b를 참조로 설명한 바와 같이, 각 액티브 핀들(105)이 상부에서 하부로 갈수록 점차 커지는 폭을 가질 수도 있다. 이에 따라, 하부 액티브 패턴(105b)으로의 누설 전류가 감소될 수 있으며, 이를 포함하는 상기 반도체 장치는 향상된 성능(performance)을 가질 수 있다.
전술한 바와 같이, 제1 콘택 플러그(370) 및 제1 층간 절연막(320)을 노출시키는 제5 개구(392)를 식각 저지막(380) 및 제2 층간 절연막(390)에 형성하고, 이를 채우는 제4 막(440)을 제2 층간 절연막(390) 상에 형성한 후, 제4 막(440)을 부분적으로 식각하여 게이트 구조물(260) 상면 및 제5 개구(392)에 부분적으로 오버랩되는 제8 개구(455)를 형성할 때, 제5 개구(392) 내에 형성된 제4 막(440) 부분이 거의 식각되지 않도록 한다.
이에 따라, 제4 막(440)을 식각 마스크로 사용하여 제2 층간 절연막(390), 식각 저지막(380), 제1 층간 절연막(320) 및 캐핑막(310)을 식각하여 게이트 구조물(260) 상면을 노출시키는 식각 공정에서, 상기 제4 막(440) 부분이 상당 기간동안 제거되지 않고 잔류함으로써, 하부의 제1 층간 절연막(320) 부분이 제거되지 않을 수 있다.
결국, 상기 식각 공정에서 형성되는 제10 개구(396)는 그 최저면이 게이트 구조물(260) 저면보다 높아 기판(100) 상면을 노출시키지 않을 수 있으며, 제10 개구(396)를 채우며 게이트 구조물(260) 상면 및 제1 콘택 플러그(370)에 공통적으로 접촉하도록 형성되는 제2 콘택 플러그(422)는 기판(100) 상면에 접촉하지 않을 수 있다. 따라서 전술한 공정을 통해 제조되는 반도체 장치에서, 제2 콘택 플러그(422)가 기판(100) 상면에 접촉함으로써 전류가 누설되어 발생할 수 있는 전기적 불량이 방지될 수 있다.
한편, 지금까지는 상기 반도체 장치가 소스/드레인 층(200) 상면에 형성되는 제1 콘택 플러그(370)에 전기적으로 연결되는 제3 콘택 플러그(424), 및 게이트 구조물(260) 및 제1 콘택 플러그(370)에 공통적으로 전기적으로 연결되는 제2 콘택 플러그(422)를 갖는 것만을 설명하였으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 상기 반도체 장치는 제1 내지 제3 콘택 플러그들(370, 422, 424) 이외에, 예를 들어, 게이트 구조물(260)에만 전기적으로 연결되는 콘택 플러그(도시되지 않음)를 더 포함할 수 있음은 자명하다. 또한 상기 반도체 장치는, 제2 및 제3 콘택 플러그들(422, 424) 상에 형성되어 이들에 전기적으로 연결되는 비아(via)(도시되지 않음) 및 배선(도시되지 않음)을 더 포함할 수 있음도 자명하다 할 것이다.
도 55 내지 도 62는 비교예에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 55, 57, 59 및 61은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 56, 58, 60 및 62는 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 54를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 55 및 도 56을 참조하면, 도 42 내지 도 44를 참조로 설명한 공정과 유사한 공정을 수행한다.
이에 따라, 제4 포토레지스트 패턴(470)을 식각 마스크로 사용하는 제3 식각 공정을 수행함으로써, 하부의 제6 막(460), 제5 막(450) 및 제4 막(440)이 순차적으로 식각될 수 있으며, 상기 제3 식각 공정에서 제4 포토레지스트 패턴(470) 및 제6 막(460)은 제거될 수 있다.
하지만 도 42 내지 도 44를 참조로 설명한 공정과는 달리, 상기 제3 식각 공정은 제2 층간 절연막(390) 상면을 식각 종료점으로 하여 수행되지는 않으며, 제5 개구(392)를 채우는 제4 막(440) 부분이 충분히 식각되어 제거될 때까지 수행될 수 있다.
이에 따라, 상기 제3 식각 공정 수행 후, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분은 거의 전부, 혹은 완전히 제거되어 잔류하지 않을 수 있다. 즉, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분의 제1 높이(H1)는 매우 낮을 수 있으며, 예를 들어 식각 저지막(380) 상면과 같거나 이보다 낮을 수 있다.
도 57 및 도 58을 참조하면, 도 45 및 도 46을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제5 막(450)을 제거한 후, 잔류하는 제4 막(440)을 식각 마스크로 사용하는 제4 식각 공정을 수행함으로써, 노출된 제2 층간 절연막(390) 부분 및 그 하부의 식각 저지막(380) 부분이 식각될 수 있으며, 이에 따라 제1 층간 절연막(320) 상면을 노출시키는 제9 개구(445)가 제2 층간 절연막(390) 및 식각 저지막(380)을 관통하도록 형성될 수 있다.
하지만, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에는 제4 막(440)이 매우 작은 높이로 잔류하거나 혹은 완전히 제거되어 아예 잔류하지 않으므로, 제5 막(450)을 제거할 때, 제5 개구(392) 하부의 제1 층간 절연막(320) 부분이 함께 제거될 수 있다. 또한, 상기 제4 식각 공정에서 제5 개구(392) 하부의 제1 층간 절연막(320) 부분이 계속해서 식각될 수 있으며, 그 하부의 캐핑막(310) 부분 및 절연막(210) 부분까지 부분적으로 제거될 수 있다. 따라서 제9 개구(445)의 최저면은 게이트 구조물(260) 상면보다 낮을 수 있다.
도 59 및 도 60을 참조하면, 도 47 내지 도 49를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 잔류하는 제4 막(440)을 식각 마스크로 사용하는 제5 식각 공정을 수행함으로써, 노출된 제1 층간 절연막(320) 부분 및 그 하부의 캐핑막(310) 부분이 식각될 수 있다. 이에 따라 게이트 구조물(260) 상면 및 제1 콘택 플러그(370)의 상면을 공통적으로 노출시키는 제10 개구(396)가 제2 층간 절연막(390), 식각 저지막(380), 제1 층간 절연막(320) 및 캐핑막(310)을 관통하도록 형성될 수 있다. 이때, 제10 개구(396)에 의해 게이트 구조물(260) 측벽에 형성된 게이트 스페이서(160) 상면도 함께 노출될 수 있다.
하지만 도 47 내지 도 49를 참조로 설명한 공정과는 달리, 상기 제5 식각 공정에서 제4 막(440)이 제1 층간 절연막(320) 혹은 절연막(210)이 식각되는 것을 저지시킬 수 없으므로, 제9 개구(445) 하부의 절연막(210) 부분 및 그 하부의 소자 분리 패턴(120) 부분까지 식각되어 기판(100) 상면이 노출될 수 있다. 나아가, 노출된 기판(100) 상부가 부분적으로 식각될 수도 있다.
도 61 및 도 62를 참조하면, 도 50 내지 도 54를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제10 개구(396)를 채우는 제2 콘택 플러그(422)가 형성될 수 있으며, 제2 콘택 플러그(422)는 그 저면이 기판(100) 상면에 접촉하도록 형성될 수 있다. 따라서 제2 콘택 플러그(422)를 포함하는 상기 반도체 장치는 제2 콘택 플러그(422)로부터 기판(100)으로 전류가 누설되어 전기적 불량이 발생할 수 있다.
즉, 비교예에 따른 반도체 장치 제조 방법에서는, 상기 제3 식각 공정이 제2 층간 절연막(390) 상면을 식각 종료점으로 하여 수행되는 것이 아니라 제5 개구(392)를 채우는 제4 막(440) 부분을 충분히 제거할 때까지 수행된다. 이에 따라, 이후 상기 제4 및 제5 식각 공정들에서 제4 막(440)이 하부의 제1 층간 절연막(320) 및/또는 절연막(210)이 식각되는 것을 저지시키지 못하여, 결국 제10 개구(396)에 의해 기판(100) 상면이 노출될 수 있으며, 이를 채우도록 형성되는 제2 콘택 플러그(422)에 의해 전기적 불량이 발생할 수 있다.
도 63 내지 도 66은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로 도 63, 64 및 66은 대응하는 평면도의 D-D' 선을 따라 절단한 단면도들이고, 도 65는 대응하는 평면도의 A-A' 선을 따라 절단한 단면도이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 54를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 63을 참조하면, 도 42 내지 도 44를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제4 포토레지스트 패턴(470)을 식각 마스크로 사용하는 제3 식각 공정을 수행함으로써, 하부의 제6 막(460), 제5 막(450) 및 제4 막(440)이 순차적으로 식각될 수 있으며, 상기 제3 식각 공정에서 제4 포토레지스트 패턴(470) 및 제6 막(460)은 제거될 수 있다.
다만, 상기 제3 식각 공정 시, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분은 도 42 내지 도 44를 참조로 설명한 제3 식각 공정에서보다 많이 제거될 수 있다. 이에 따라, 도 63에서는 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분의 제1 높이(H1)가 제5 개구(392)의 대략 1/2 정도인 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 64를 참조하면, 도 45 내지 도 49를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 게이트 구조물(260) 상면 및 제1 콘택 플러그(370)의 상면을 공통적으로 노출시키는 제10 개구(396)가 제2 층간 절연막(390), 식각 저지막(380), 제1 층간 절연막(320) 및 캐핑막(310)을 관통하도록 형성될 수 있다. 이때, 제10 개구(396)에 의해 게이트 구조물(260) 측벽에 형성된 게이트 스페이서(160) 상면도 함께 노출될 수 있다.
다만, 도 45 내지 도 49를 참조로 설명한 공정에서보다, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분이 낮은 높이로 잔류하므로, 제4 및 제5 식각 공정들에서 제4 막(440)이 제1 층간 절연막(320)의 식각을 저지하는 시간이 짧을 수 있으며, 이에 따라 제1 층간 절연막(320) 상부의 제5 개구(392) 내에 형성된 제1 층간 절연막(320) 부분이 모두 제거되어 캐핑막(310) 상면이 노출될 수 있다. 또한, 게이트 구조물(260)에 인접하는 절연막(210) 부분이 모두 제거되어, 하부의 소자 분리 패턴(120) 상면이 노출될 수도 있다.
즉, 제10 개구(396) 하면의 제1 부분(396a)은 캐핑막(310) 상면과 실질적으로 동일한 높이를 가질 수 있으며, 제10 개구(396) 하면의 제2 부분(396b)은 소자 분리 패턴(120) 상면과 실질적으로 동일한 높이를 가질 수 있다. 다만 식각 조건에 따라서, 제10 개구(396) 하면의 제2 부분(396b)은 소자 분리 패턴(120) 상면보다 높거나 낮은 높이를 가질 수도 있다.
도 65 및 도 66을 참조하면, 도 50 내지 도 54를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제10 개구(396)를 채우는 제2 콘택 플러그(422)가 형성될 수 있다.
제2 콘택 플러그(422)는 하면의 제1 부분(422a)이 캐핑막(310) 상면에 접촉하므로 게이트 구조물(260) 상면보다 높을 수 있고, 하면의 제2 부분(422b)은 소자 분리 패턴(120) 상면에 접촉할 수 있으며, 하면의 제3 부분(422c)은 게이트 구조물(260) 상면에 접촉할 수 있다. 이에 따라, 제2 콘택 플러그(422)의 최저면이 기판(100) 상면에 접촉하지 않을 수 있어서 전류 누설에 의한 전기적 불량이 방지될 수 있다.
도 67 내지 도 69는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로 도 67 및 69는 대응하는 평면도의 D-D' 선을 따라 절단한 단면도들이고, 도 68은 대응하는 평면도의 A-A' 선을 따라 절단한 단면도이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 54를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 또한, 상기 반도체 장치 제조 방법은 제3 식각 공정에서 제거되는 제4 막(440)의 양을 제외하면, 도 63 내지 66을 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 42 내지 도 44를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하되, 제3 식각 공정 시, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분이 도 63을 참조로 설명한 제3 식각 공정에서보다 많이 제거될 수 있다. 예를 들어, 상기 제3 식각 공정 후, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 잔류하는 제4 막(440) 부분의 제1 높이(H1)는 제5 개구(392)의 대략 1/3 내지 1/2 정도일 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 67을 참조하면, 도 45 내지 도 49를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라 형성되는 제10 개구(396)는 하면의 깊이가 도 64를 참조로 설명한 제10 개구(396)의 하면의 깊이보다 조금 낮을 수 있다. 구체적으로, 제10 개구(396)의 하면의 제1 부분(396a)은 절연막(210) 상면과 실질적으로 동일한 높이를 가질 수 있으며, 하면의 제2 부분(396b)은 소자 분리 패턴(120) 상면보다 낮되 기판(100) 상면보다는 높을 수 있다. 다만 식각 조건에 따라서, 제10 개구(396) 하면의 제2 부분(396b)은 소자 분리 패턴(120) 상면보다 높거나 혹은 이와 실질적으로 동일한 높이를 가질 수도 있다.
도 68 및 도 69를 참조하면, 도 50 내지 도 54를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제10 개구(396)를 채우는 제2 콘택 플러그(422)가 형성될 수 있다.
이때, 제2 콘택 플러그(422)는 하면의 제1 부분(422a)이 절연막(210) 상면에 접촉하므로 게이트 구조물(260) 상면과 실질적으로 동일한 높이를 가질 수 있고, 하면의 제2 부분(422b)은 소자 분리 패턴(120) 상면보다 낮되 기판(100) 상면보다는 높을 수 있으며, 하면의 제3 부분(422c)은 게이트 구조물(260) 상면에 접촉할 수 있다. 이에 따라, 제2 콘택 플러그(422)의 최저면이 기판(100) 상면에 접촉하지 않을 수 있어서 전류 누설에 의한 전기적 불량이 방지될 수 있다.
도 70 내지 도 72는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로 도 67 및 69는 대응하는 평면도의 D-D' 선을 따라 절단한 단면도들이고, 도 68은 대응하는 평면도의 A-A' 선을 따라 절단한 단면도이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 54를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 또한, 상기 반도체 장치 제조 방법은 제3 식각 공정에서 제거되는 제4 막(440)의 양을 제외하면, 도 63 내지 66을 참조로 설명한 반도체 장치 제조 방법 혹은 도 67 내지 69를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 42 내지 도 44를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하되, 제3 식각 공정 시, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 형성된 제4 막(440) 부분이 도 67을 참조로 설명한 제3 식각 공정에서보다 많이 제거될 수 있다. 예를 들어, 상기 제3 식각 공정 후, 제1 층간 절연막(320) 상부의 제5 개구(392) 부분에 잔류하는 제4 막(440) 부분의 제1 높이(H1)는 제5 개구(392)의 대략 1/4 내지 1/3 정도일 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 70을 참조하면, 도 45 내지 도 49를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라 형성되는 제10 개구(396)는 하면의 깊이가 도 67을 참조로 설명한 제10 개구(396)의 하면의 깊이보다 낮을 수 있다. 구체적으로, 제10 개구(396)의 하면의 제1 부분(396a)은 절연막(210) 상면보다 낮을 수 있으며, 하면의 제2 부분(396b)은 소자 분리 패턴(120) 상면보다 낮되 기판(100) 상면보다는 높을 수 있다.
도 71 및 도 72를 참조하면, 도 50 내지 도 54를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제10 개구(396)를 채우는 제2 콘택 플러그(422)가 형성될 수 있다.
이때, 제2 콘택 플러그(422)는 하면의 제1 부분(422a)이 절연막(210) 상면보다 낮으므로 게이트 구조물(260) 상면보다 낮을 수 있고, 하면의 제2 부분(422b)은 소자 분리 패턴(120) 상면보다 낮되 기판(100) 상면보다는 높을 수 있으며, 하면의 제3 부분(422c)은 게이트 구조물(260) 상면에 접촉할 수 있다. 이에 따라, 제2 콘택 플러그(422)의 최저면이 기판(100) 상면에 접촉하지 않을 수 있어서 전류 누설에 의한 전기적 불량이 방지될 수 있다.
도 73 내지 도 76은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 73 및 도 75는 평면도들이고, 도 74 및 도 76은 단면도들이다. 구체적으로 도 74 및 도 76은 각각 도 73 및 도 75의 D-D' 선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 54를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 73 및 도 74를 참조하면, 도 42 내지 도 44를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 도 42 내지 도 44를 참조로 설명한 공정에서는 제8 개구(455)가 하나의 게이트 구조물(260) 상면 및 이에 상기 제1 방향으로 인접하는 제1 층간 절연막(320) 부분에 수직적으로 오버랩되도록 형성되는 것에 반해, 도 73 및 도 74에서는 제8 개구(455)가 2개의 게이트 구조물들(260)의 각 상면 및 이들 사이의 제1 층간 절연막(320) 부분에 수직적으로 오버랩되도록 형성되는 것이 도시되어 있다.
도 75 및 도 76을 참조하면, 도 45 내지 도 54를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제2 및 제3 콘택 플러그들(422, 424)을 형성한다.
제2 콘택 플러그(422)는 하면의 제1 부분(422a)이 제1 층간 절연막(320) 내에 형성되므로 게이트 구조물(260) 상면보다 높을 수 있고, 하면의 제2 부분(422b)은 절연막(210) 내에 형성되므로 게이트 구조물(260) 상면보다 낮을 수 있으며, 하면의 제3 부분(422c)은 게이트 구조물(260) 상면에 접촉할 수 있다.
이때, 제2 콘택 플러그(422) 하면에는 제1 부분(422a)을 상면으로 하는 오목부가 형성될 수 있으며, 또한 제2 부분(422b)을 저면으로 하는 볼록부가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 오목부는 순차적으로 적층된 절연막(210), 캐핑막(310) 및 제1 층간 절연막(320)을 포함하는 절연막 구조물로 채워질 수 있다. 예시적인 실시예들에 있어서, 절연막(210), 캐핑막(310) 및 제1 층간 절연막(320)은 각각 산화물, 질화물 및 산화물을 포함할 수 있으므로, 상기 절연막 구조물은 순차적으로 적층된 제1 산화막, 질화막 및 제2 산화막을 포함할 수 있다.
제2 콘택 플러그(422)의 최저면 즉, 상기 볼록부의 저면은 기판(100) 상면에 접촉하지 않을 수 있으며, 이에 따라 상기 반도체 장치에서 제2 콘택 플러그(422)로부터 기판(100)으로 전류가 누설되어 발생할 수 있는 전기적 불량이 방지될 수 있다.
도 77 내지 도 81은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 단면도들이다. 이때, 각 도면들은 대응하는 각 평면도들의 D-D' 선을 따라 절단한 단면도들이다. 상기 반도체 장치들은, 제2 콘택 플러그의 형상을 제외하고는, 이전에 설명한 방법들에 의해 제조된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 77을 참조하면, 상기 반도체 장치는 제2 콘택 플러그(422)의 형상을 제외하고는, 도 75 및 도 76에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422)는 하면의 제1 부분(422a)에 형성된 오목부가 하부에서 상부로 갈수록 점차 줄어드는 폭을 가질 수 있다.
도 78을 참조하면, 상기 반도체 장치는 제2 콘택 플러그(422)에 포함된 제2 배리어 패턴(402)의 두께를 제외하고는, 도 77에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다.
즉, 도 77에 도시된 제2 배리어 패턴(402)은 제2 콘택 플러그(422) 하면의 제1 부분(422a)을 상면으로 하여 형성된 오목부의 최상면에서 제1 두께(T1)를 가질 수 있으며, 상기 오목부의 측벽 및 상기 오목부에 인접하여 형성된 볼록부의 측벽에서 제2 두께(T2)를 가질 수 있는데, 이때 제1 및 제2 두께들(T1, T2)은 서로 실질적으로 동일할 수 있다.
반면에, 도 78에 도시된 제2 배리어 패턴(402)은 제2 콘택 플러그(422) 하면의 제1 부분(422a)을 상면으로 하여 형성된 오목부의 최상면에서 갖는 제3 두께(T3)가 상기 오목부의 측벽 및 이에 인접하는 볼록부의 측벽에서 갖는 제4 두께(T4)보다 클 수 있다.
예시적인 실시예들에 있어서, 제2 배리어 패턴(402)은 제2 콘택 플러그(422) 하면의 제1 부분(422a)을 상면으로 하여 형성된 오목부의 측벽에 비해서 상기 오목부의 최상면에서 더욱 두꺼운 두께를 가질 수 있다.
도 79를 참조하면, 상기 반도체 장치는 제2 콘택 플러그(422)의 형상을 제외하고는, 도 76에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422) 하면의 제1 부분(422a)에 형성된 오목부의 상면은 절연막(210) 상면 혹은 게이트 구조물(260) 상면보다 높을 수 있으며, 상기 오목부 상면과 절연막(210) 사이에는 캐핑막(310)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422) 하면의 제2 부분(422b)에 형성된 볼록부의 저면은 소자 분리 패턴(120)의 상면과 실질적으로 동일한 높이에 형성되거나, 혹은 이보다 낮거나 높을 수 있으며, 적어도 기판(100) 상면보다는 높을 수 있다.
도 80을 참조하면, 상기 반도체 장치는 제2 콘택 플러그(422)의 형상을 제외하고는, 도 76에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422)는 하면의 제1 부분(422a)은 절연막(210) 상면에 접촉할 수 있으며, 이에 따라 게이트 구조물(260) 상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422) 하면의 제2 부분(422b)에 형성된 볼록부의 저면은 소자 분리 패턴(120)의 상면보다 낮거나, 혹은 이와 실질적으로 동일한 높이에 형성되거나 높을 수 있으며, 적어도 기판(100) 상면보다는 높을 수 있다.
도 81을 참조하면, 상기 반도체 장치는 제2 콘택 플러그(422)의 형상을 제외하고는, 도 76에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422)는 하면의 제1 부분(422a)에 형성된 오목부의 상면은 절연막(210) 상면보다 낮을 수 있으며, 이에 따라 게이트 구조물(260) 상면보다 낮을 수 있다. 상기 오목부는 순차적으로 적층된 소자 분리 패턴(120) 및 절연막(210)에 의해 채워질 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(422) 하면의 제2 부분(422b)에 형성된 볼록부의 저면은 소자 분리 패턴(120)의 상면보다는 낮되 기판(100) 상면보다는 높을 수 있다.
도 82 및 도 83은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 83은 도 82의 D-D' 선을 따라 절단한 단면도이다.
상기 반도체 장치는 제2 콘택 플러그의 형상을 제외하고는 도 77에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 82 및 도 83을 참조하면, 제2 콘택 플러그(422)는 상기 제2 방향으로 연장되어 제1 콘택 플러그(370) 상면에 접촉하는 제1 연장부, 및 상기 제1 방향으로 연장되어 게이트 구조물(260) 상면에 접촉하는 제2 연장부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 연장부는 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 상기 제2 연장부는 상기 제1 방향으로 서로 이격되도록 배치된 복수의 게이트 구조물들(260)의 상면에 접촉할 수 있다. 도면 상에서는 상기 제2 연장부가 2개의 게이트 구조물들(260) 상면에 접촉하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 연장부들이 서로 만나는 각 영역들에서, 제2 콘택 플러그(422) 하면의 제1 부분(422a)에는 이를 상면으로 하는 오목부가 형성될 수 있으며, 상기 오목부 및 게이트 구조물(260) 사이의 제2 부분(422b)에는 이를 저면으로 하는 볼록부가 형성될 수 있다.
도 84 내지 도 86은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 단면도들이다. 이때, 각 도면들은 도 82의 D-D' 선을 따라 절단한 단면도이다.
상기 반도체 장치는 제2 콘택 플러그의 형상을 제외하고는 도 82 및 도 83에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 84 내지 도 86을 참조하면, 각 반도체 장치에 포함된 제2 콘택 플러그(422)의 하면은 복수의 제1 부분들(422a) 및 복수의 제2 부분들(422b)을 포함할 수 있으며, 이들은 각각 도 77 및 79-81에 도시된 형상들 중 하나를 가질 수 있다.
즉, 도 1 내지 도 54를 참조로 설명한 반도체 장치 제조 방법에서, 제5 개구(392)가 복수 개로 형성되고, 이와 복수의 지점에서 오버랩되는 제8 개구(455)가 제3 식각 공정을 통해 형성될 수 있다. 상기 제3 식각 공정은 제2 층간 절연막(390) 상면을 식각 종료점으로 하여 수행되며, 이때 각 제5 개구(392) 내에 형성된 제4 막(440) 부분은 일정한 양만큼 식각될 수 있다. 하지만, 매우 많은 수의 제5 개구들(392)이 형성된 경우, 이들 내에 잔류하는 제4 막(440) 부분들이 모두 동일한 정도로 식각되지 않을 수도 있으며, 이에 따라 이후 형성되는 제2 콘택 플러그(422)의 하면의 형상이 위치에 따라 다소 상이할 수 있다.
예를 들어, 도 84에는 제2 콘택 플러그(422)의 하면이 도 77에 도시된 형상의 제1 부분(422a), 및 도 79에 도시된 형상의 제1 부분(422a)을 갖는 것이 도시되어 있다. 또한, 도 85에는 제2 콘택 플러그(422)의 하면이 도 77에 도시된 형상의 제1 부분(422a), 및 도 80에 도시된 형상의 제1 부분(422a)을 갖는 것이 도시되어 있다. 한편, 도 86에는 제2 콘택 플러그(422)의 하면이 도 80에 도시된 형상의 제1 부분(422a), 및 도 81에 도시된 형상의 제1 부분(422a)을 갖는 것이 도시되어 있다.
도 87 내지 도 91은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 평면도 및 단면도들이다. 도 87은 상기 반도체 장치의 평면도이고, 도 89 내지 도 91은 도 87의 D-D' 선을 따라 절단한 단면도이다.
상기 반도체 장치들은 제2 콘택 플러그의 형상을 제외하고는 이전에 설명된 반도체 장치들과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 87 및 도 88을 참조하면, 제2 콘택 플러그(422)는 상기 제2 방향으로 연장되어 제1 콘택 플러그(370) 상면에 접촉하는 제1 연장부, 및 상기 제1 방향으로 연장되어 게이트 구조물(260) 상면에 접촉하는 제2 연장부를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 연장부는 게이트 구조물(260) 측벽에 형성된 게이트 스페이서(160)에도 수직적으로 오버랩될 수 있다.
이에 따라, 도 34 내지 도 37을 참조로 설명한 공정에서 형성되는 제5 개구(392)는 제1 콘택 플러그(370) 및 이에 인접하는 게이트 스페이서(160)에도 오버랩되도록 형성될 수 있으며, 이후 제4 막(440)이 이를 채울 수 있다. 따라서 도 47 내지 도 49를 참조로 설명한 공정에서 제10 개구(396) 형성 시, 제5 개구(392) 내에 잔류하는 제4 막(440) 부분이 게이트 스페이서(160)에 인접하는 절연막(210) 부분을 모두 커버할 수 있으며, 이에 따라 제10 개구(396)를 채우도록 형성되는 제2 콘택 플러그(422)의 하면에는 게이트 구조물(260) 상면보다 낮은 제2 부분(422b) 혹은 볼록부가 형성되지 않을 수 있다.
결국, 제2 콘택 플러그(422)의 하면은 게이트 구조물(260) 상면보다 높은 제1 부분(422a), 및 게이트 구조물(260) 상면에 접촉하는 제3 부분(422c)만을 포함할 수 있으며, 이들은 계단 형상을 이룰 수 있다.
도 89 내지 도 91을 참조하면, 이들은 각각 도 66, 69 및 72에 도시된 제2 콘택 플러그들(422)이, 도 87 및 도 88을 참조로 설명한 것과 같이 하면에 제2 부분(422b)이 형성되지 않은 실시예들을 도시하고 있다.
도 92 내지 도 97은 예시적인 실시예들에 따른 반도체 장치들을 각각 설명하기 위한 평면도 및 단면도들이다. 도 92는 상기 반도체 장치의 평면도이고, 도 93 내지 도 97은 도 92의 D-D' 선을 따라 절단한 단면도이다.
상기 반도체 장치들은 제2 콘택 플러그의 형상을 제외하고는 이전에 설명된 반도체 장치들과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 92 및 도 93을 참조하면, 제2 콘택 플러그(422)는 도 75 및 도 76을 참조로 설명한 제2 콘택 플러그(422)와 유사한 형상을 가질 수 있다. 다만, 도 87 및 도 88을 참조로 설명한 제2 콘택 플러그(422)와 유사하게, 제2 콘택 플러그(422)의 하면은 게이트 구조물(260) 상면보다 높은 제1 부분(422a), 및 게이트 구조물(260) 상면에 접촉하는 제3 부분(422c)만을 포함할 수 있다. 이때, 제2 콘택 플러그(422) 하면에는, 제1 부분(422a)을 상면으로 하는 오목부가 형성될 수 있으며, 상기 오목부의 상기 제1 방향으로의 양 측에는 각각 제3 부분(422c)이 형성될 수 있다.
도 94 내지 도 97을 참조하면, 이들은 각각 도 77, 79, 80 및 81에 도시된 제2 콘택 플러그들(422)이, 도 92 및 도 93을 참조로 설명한 것과 같이 하면에 제2 부분(422b)이 형성되지 않은 실시예들을 도시하고 있다.
전술한 반도체 장치 제조 방법은 소스/드레인 층 및 게이트 구조물에 공통적으로 전기적으로 연결되는 콘택 플러그를 포함하는 다양한 메모리 장치 및 시스템 및 이를 제조하는 방법에 사용될 수 있다. 예를 들어, 상기 반도체 장치 및 그 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자 및 그 제조 방법에 적용될 수 있다. 혹은 상기 반도체 장치 및 그 제조 방법은 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
105a, 105b: 상부, 하부 액티브 패턴
110, 115, 117, 180: 제1, 제2, 제3, 제4 리세스
120: 소자 분리 패턴 130: 더미 게이트 절연 패턴
140: 더미 게이트 전극 150: 더미 게이트 마스크
160: 게이트 스페이서 170: 핀 스페이서
200: 소스/드레인 층 210: 절연막
220: 인터페이스 패턴 230: 게이트 절연 패턴
240: 일함수 조절 패턴 250: 게이트 전극
260: 게이트 구조물 310: 캐핑막
320, 390: 제1, 제2 층간 절연막
330, 432, 434, 392, 394, 475, 455, 445, 396, 398: 제2 내지 제11 개구
340: 금속 실리사이드 패턴
350, 402, 404: 제1, 제2, 제3 배리어 패턴
360, 412, 414: 제1, 제2, 제3 금속 패턴
370, 422, 424: 제1, 제2, 제3 콘택 플러그
380: 식각 저지막
396a, 396b, 396c: 제10 개구 하면의 제1, 제2, 제3 부분
422a, 422b, 422c: 제2 콘택 플러그 하면의 제1, 제2, 제3 부분

Claims (20)

  1. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그; 및
    상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면에 공통적으로 접촉하며, 상기 제1 콘택 플러그 상면에 접촉하지 않는 하면의 제1 부분이 상기 게이트 구조물 상면보다 높은 제2 콘택 플러그를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제2 콘택 플러그 하면의 상기 제1 부분은 상기 제1 콘택 플러그에 수직적으로 오버랩되지 않고 또한 상기 게이트 구조물에도 수직적으로 오버랩되지 않는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제2 콘택 플러그의 하면은 상기 제1 부분에 인접하며 저면이 상기 게이트 구조물 상면보다 낮은 볼록부를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제2 콘택 플러그 하면의 상기 볼록부는 상기 제2 콘택 플러그 하면의 상기 제1 부분보다 상기 게이트 구조물에 더 인접한 반도체 장치.
  5. 제 1 항에 있어서, 상기 제2 콘택 플러그의 하면은 상기 제1 부분을 상면으로 하는 오목부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 오목부는 하부에서 상부로 갈수록 일정한 폭을 갖는 반도체 장치.
  7. 제 5 항에 있어서, 상기 오목부는 하부에서 상부로 갈수록 점차 줄어드는 폭을 갖는 반도체 장치.
  8. 제 5 항에 있어서, 상기 제2 콘택 플러그는,
    금속 패턴; 및
    상기 금속 패턴의 하면 및 측벽을 커버하는 배리어 패턴을 포함하며,
    상기 배리어 패턴은 상기 오목부의 측벽에서보다 상기 오목부의 상면에서 더 두꺼운 두께를 갖는 반도체 장치.
  9. 제 5 항에 있어서, 상기 제2 콘택 플러그 하면의 상기 오목부를 채우는 절연막 구조물을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 절연막 구조물은 순차적으로 적층된 제1 산화막, 질화막 및 제2 산화막을 포함하는 반도체 장치.
  11. 제 9 항에 있어서, 상기 절연막 구조물은 순차적으로 적층된 질화막 및 산화막을 포함하는 반도체 장치.
  12. 제 5 항에 있어서, 상기 제2 콘택 플러그의 하면은 상기 오목부에 인접하며 저면이 상기 게이트 구조물 상면보다 낮은 볼록부를 더 포함하는 반도체 장치.
  13. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그; 및
    상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면에 공통적으로 접촉하며, 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면 어디에도 접촉하지 않는 부분의 하면이 일정하지 않은 높이를 갖는 제2 콘택 플러그를 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제2 콘택 플러그의 하면은 계단 형상을 갖는 반도체 장치.
  15. 제 13 항에 있어서, 상기 제2 콘택 플러그의 하면은 오목부를 갖는 반도체 장치.
  16. 제 15 항에 있어서, 상기 제2 콘택 플러그의 하면은 상기 오목부에 인접하는 볼록부를 더 포함하는 반도체 장치.
  17. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그; 및
    상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면에 공통적으로 접촉하며, 상기 게이트 구조물 상면 및 상기 제1 콘택 플러그 상면 어디에도 접촉하지 않는 부분의 하면이 상기 게이트 구조물 상면보다는 낮거나 이와 동일한 높이에 있고 상기 게이트 구조물 저면보다는 높은 제2 콘택 플러그를 포함하는 반도체 장치.
  18. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 소스/드레인 층; 및
    상기 게이트 구조물 및 상기 소스/드레인 층에 공통적으로 전기적으로 연결되되, 이들 어디에도 수직적으로 오버랩되지 않는 부분의 하면이 계단 형상을 갖거나 혹은 오목부를 갖는 콘택 플러그를 포함하는 반도체 장치.
  19. 기판 상에 게이트 구조물을 형성하고;
    상기 게이트 구조물 상에 제1 및 제2 층간 절연막들을 순차적으로 형성하고;
    상기 제2 층간 절연막을 부분적으로 제거하여 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구를 형성하고;
    상기 제1 개구를 채우는 제1 막을 상기 노출된 제1 층간 절연막 상면 및 상기 제2 층간 절연막 상면에 형성하고;
    상기 제2 층간 절연막 상면이 노출될 때까지 상기 제1 막을 부분적으로 제거하여 상기 제1 개구에 적어도 부분적으로 수직적으로 오버랩되는 제2 개구를 형성하되, 상기 제1 개구 내의 상기 제1 막 부분은 적어도 상기 제1 개구의 하부를 채우면서 잔류하고;
    상기 제1 막을 식각 마스크로 사용하여 상기 노출된 상기 제2 층간 절연막 부분 및 그 하부의 상기 제1 층간 절연막 부분을 식각함으로써 상기 게이트 구조물 상면을 노출시키는 제3 개구를 형성하고; 그리고
    상기 제3 개구를 채우는 콘택 플러그를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 기판 상에 제1 구조물을 수용하는 절연막을 형성하고;
    상기 제1 구조물 및 상기 절연막 상에 제2 구조물을 수용하는 제1 층간 절연막을 형성하고;
    상기 제2 구조물 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고;
    상기 제2 층간 절연막을 부분적으로 제거하여 상기 제2 구조물의 상면 및 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구를 형성하고;
    상기 제1 개구를 채우는 제1 막을 상기 노출된 제2 구조물 상면 및 제1 층간 절연막 상면과, 상기 제2 층간 절연막 상면에 형성하고;
    상기 제1 막을 부분적으로 제거하여 상기 제1 구조물 및 상기 제1 개구에 각각 적어도 부분적으로 수직적으로 오버랩되고 상기 제2 층간 절연막 상면을 노출시키는 제2 개구를 형성하되, 상기 제1 개구 내의 상기 제1 막 부분은 적어도 상기 제1 개구의 하부를 채우면서 잔류하고;
    상기 제1 막을 식각 마스크로 사용하여 상기 노출된 상기 제2 층간 절연막 부분 및 그 하부의 상기 제1 층간 절연막 부분을 식각함으로써 상기 제1 구조물 상면을 노출시키는 제3 개구를 형성하고; 그리고
    상기 제3 개구를 채우는 콘택 플러그를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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