KR20170102701A - 반도체 장치 - Google Patents

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

반도체 장치는, 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 순차적으로 적층된 복수의 채널들, 상기 기판 상면에 평행한 제2 방향으로의 상기 채널들의 양측에 각각 형성되어 이에 연결된 소스/드레인 층들, 및 상기 채널들을 둘러싸는 게이트 구조물을 포함할 수 있으며, 상기 채널들은 상기 제2 방향으로 서로 다른 길이를 가질 수 있고, 이에 대응하여 상기 제1 방향으로 서로 다른 두께를 가질 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치에 관한 것이다.
엠비씨펫(Multi-Bridge Channel Field Effect Transistor: MBCFET) 형성 시, 기판 상에 나노시트들을 형성하고, 상기 나노시트들을 패터닝하여 채널들을 형성한다. 이후, 상기 채널들 양 측에 소스/드레인 층들을 형성하고 이에 불순물을 도핑함으로써, 상기 채널의 양 가장자리에도 불순물이 도핑될 수 있다. 이때, 상기 채널 내의 도핑 프로파일은 상기 기판 상면에 수직한 측벽을 갖지 않을 수 있으며, 이에 따라 상부에 적층된 채널보다 하부에 적층된 채널의 유효 게이트 길이가 커질 수 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 순차적으로 적층된 복수의 채널들, 상기 기판 상면에 평행한 제2 방향으로의 상기 채널들의 양측에 각각 형성되어 이에 연결된 소스/드레인 층들, 및 상기 채널들을 둘러싸는 게이트 구조물을 포함할 수 있으며, 상기 채널들은 상기 제2 방향으로 서로 다른 길이를 가질 수 있고, 이에 대응하여 상기 제1 방향으로 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널들의 상기 제1 방향으로의 두께는 상기 채널들의 상기 제2 방향으로의 길이 순서에 따라 큰 값을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널들의 상기 제2 방향으로의 길이는 상층에서 하층으로 갈수록 증가할 수 있으며 이에 따라 상기 채널들의 상기 제1 방향으로의 두께도 증가할 수 있다.
예시적인 실시예들에 있어서, 상기 채널들 중에서 가운데 층에 형성된 채널보다 최하층 및 최상층에 형성된 채널들의 상기 제2 방향으로의 길이가 더 클 수 있으며 이에 따라 이들의 상기 제1 방향으로의 두께도 더 클 수 있다.
예시적인 실시예들에 있어서, 상기 각 소스/드레인 층들은 상기 기판 상면에 형성된 에피택시얼 층, 및 상기 에피택시얼 층으로부터 상기 제2 방향으로 연장되어 상기 채널들에 각각 연결되는 연장부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 및 상기 연장부들에는 동일한 불순물들이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 연장부들은 상기 채널들과 각각 실질적으로 동일한 물질을 포함하되, 이에 더하여 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 각 연장부들과 이에 연결되는 상기 각 채널들은 실질적으로 동일한 물질을 포함하되, 서로 다른 도전형의 불순물들이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 및 상기 연장부들은 각각 불순물이 도핑된 실리콘을 포함하며 서로 일체적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 및 상기 연장부들은 각각 불순물이 도핑된 실리콘 탄화물 및 불순물이 도핑된 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 및 상기 연장부들은 각각 불순물이 도핑된 실리콘-게르마늄 및 불순물이 도핑된 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제1 방향을 따라 실질적으로 수직한 측벽을 가질 수 있으며, 상기 연장부들은 상층에서 하층으로 갈수록 상기 제2 방향으로의 길이가 점차 짧아질 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제2 방향으로의 폭이 상부에서 하부로 갈수록 점차 작아질 수 있으며, 상기 연장부들은 상층에서부터 하층까지 상기 제2 방향으로의 길이가 일정할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제2 방향으로의 폭이 가운데에서 상부 혹은 하부로 갈수록 점차 작아질 수 있으며, 상기 연장부들의 상기 제2 방향으로의 길이는 일정할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 게이트 구조물과 상기 에피택시얼 층 사이에 형성된 내부 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 채널들은 실리콘을 포함할 수 있고, 상기 각 소스/드레인 층들은 불순물이 도핑된 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 각 채널들을 둘러싸는 게이트 절연 패턴, 및 상기 게이트 절연 패턴에 의해 적어도 일부가 커버되는 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 각 채널들과 상기 게이트 절연 패턴 사이에 형성된 인터페이스 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 기판 상면에 평행하며 상기 제2 방향에 실질적으로 수직한 제3 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 채널들은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 채널들은 나노시트일 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물, 소스/드레인 층들, 및 복수의 채널들을 포함할 수 있다. 상기 소스/드레인 층들은, 상기 게이트 구조물의 상기 기판 상면에 평행한 제1 방향으로의 양측에 각각 형성된 에피택시얼 층들, 및 상기 에피택시얼 층들의 서로 마주보는 각 측벽들로부터 상기 제1 방향으로 각각 연장되고 상기 기판 상면에 수직한 제2 방향으로 서로 이격되되, 적어도 일부는 상기 게이트 구조물을 부분적으로 관통하는 복수의 연장부들을 포함할 수 있다. 상기 채널들은 상기 게이트 구조물을 적어도 부분적으로 관통하여 상기 제1 방향으로 서로 대응하는 상기 연장부들 사이에 각각 형성되어 상기 제2 방향으로 서로 이격될 수 있다. 상기 채널들은 상기 제1 방향으로 서로 다른 길이를 가질 수 있고, 이에 대응하여 상기 제2 방향으로 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널들의 상기 제1 방향으로의 길이는 상층에서 하층으로 갈수록 증가할 수 있으며 이에 따라 상기 채널들의 상기 제2 방향으로의 두께도 증가할 수 있다.
예시적인 실시예들에 있어서, 상기 채널들 중에서 가운데 층에 형성된 채널보다 최하층 및 최상층에 형성된 채널들의 상기 제1 방향으로의 길이가 더 클 수 있으며 이에 따라 이들의 상기 제2 방향으로의 두께도 더 클 수 있다.
예시적인 실시예들에 있어서, 상기 채널들, 상기 연장부들 및 상기 에피택시얼 층들은 서로 실질적으로 동일한 반도체 물질을 포함하되, 상기 연장부들 및 상기 에피택시얼 층들에는 서로 동일한 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제2 방향을 따라 실질적으로 수직한 측벽을 가질 수 있으며, 상기 연장부들은 상층에서 하층으로 갈수록 상기 제1 방향으로의 길이가 점차 짧아질 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제1 방향으로의 폭이 상부에서 하부로 갈수록 점차 작아질 수 있으며, 상기 연장부들은 상층에서부터 하층까지 상기 제2 방향으로의 길이가 일정할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물 및 에피택시얼 층들은 상기 기판 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제3 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 채널들은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 평행한 제1 방향으로 서로 이격된 제1 반도체 층들, 각각이 상기 제1 반도체 층들의 서로 마주보는 각 측벽들 사이에 형성되어 이들을 서로 연결하며, 상기 기판 상면에 수직한 제2 방향으로 서로 이격된 복수의 제2 반도체 층들, 및 상기 제1 반도체 층들 사이에 형성되어 상기 제2 반도체 층들을 커버하는 게이트 구조물을 포함할 수 있다. 상기 각 제2 반도체 층들은 상기 제1 방향을 따라 중앙부 및 양 가장자리부들을 포함할 수 있고, 상기 가장자리부들은 상기 제1 반도체 층들과 동일한 불순물로 도핑될 수 있으며, 상기 중앙부들은 상기 제1 방향으로 서로 다른 길이를 가질 수 있고, 이에 대응하여 상기 제2 방향으로 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 층들의 중앙부들의 상기 제2 방향으로의 두께는 이들의 상기 제1 방향으로의 길이 순서에 따라 큰 값을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 층들의 중앙부들의 상기 제1 방향으로의 길이는 상층에서 하층으로 갈수록 증가할 수 있으며 이에 따라 상기 제2 반도체 층들의 중앙부들의 상기 제2 방향으로의 두께도 증가할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 반도체 층들은 서로 실질적으로 동일한 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 층들의 중앙부들 및 상기 제1 반도체 층들에는 각각 서로 다른 도전형의 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 반도체 층들은 상기 제2 방향을 따라 실질적으로 수직한 측벽을 가질 수 있으며, 상기 각 제2 반도체 층들의 양 가장자리부들은 상층에서 하층으로 갈수록 상기 제1 방향으로의 길이가 점차 짧아질 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 반도체 층들은 상기 제1 방향으로의 폭이 상부에서 하부로 갈수록 점차 작아질 수 있으며, 상기 각 제2 반도체 층들의 양 가장자리부들은 상층에서부터 하층까지 상기 제2 방향으로의 길이가 일정할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은, 상기 각 제2 반도체 층들의 일부를 둘러싸는 게이트 절연 패턴, 및 상기 게이트 절연 패턴에 의해 적어도 일부가 커버되는 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 기판 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제3 방향으로 연장될 수 있고, 상기 제2 반도체 층들은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 반도체 층들은 상기 제3 방향으로 연장될 수 있다.
예시적인 실시예들에 따른 반도체 장치는 순차적으로 적층된 복수의 채널들을 포함할 수 있으며, 상기 채널들은 서로 다른 유효 채널 길이 혹은 유효 게이트 길이를 가질 수 있으나, 이에 대응하여 서로 다른 두께를 가짐으로써 전류 산포를 감소시킬 수 있다. 또한, 상기 채널들 중 적어도 일부가 상대적으로 큰 두께를 가짐에 따라서, 이들을 통과하는 캐리어의 모빌리티가 향상될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 5 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 사시도, 평면도들 및 단면도들이다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 29 및 도 30은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 32 및 도 33은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이며, 도 4는 도 1의 C-C'선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 내지 제3 반도체 패턴들(127, 128, 129), 제4 반도체 막(190), 및 게이트 구조물(250)을 포함할 수 있다. 또한, 상기 반도체 장치는 게이트 스페이서(160), 내부 스페이서(180), 절연막(200, 도 24 참조), 캐핑막(260), 층간 절연막(270), 금속 실리사이드 패턴(290), 및 콘택 플러그(320)를 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs, InSb, GaSb, InGaSb, InP, GaP, InGaP, InN, GaN, InGaN 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제1 내지 제3 반도체 패턴들(127, 128, 129)은 기판(100) 상면에 실질적으로 수직한 제3 방향을 따라 서로 이격되도록 순차적으로 적층될 수 있다. 또한 각 제1 내지 제3 반도체 패턴들(127, 128, 129)은 기판(100) 상면에 평행하며 서로 직교하는 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제3 반도체 패턴들(127, 128, 129)은 나노시트(nano-sheet)일 수 있다. 이와는 달리, 각 제1 내지 제3 반도체 패턴들(127, 128, 129)은 나노와이어(nano-wire)일 수도 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 반도체 패턴들(127, 128, 129)은 상기 제1 방향을 따라 가운데에 형성된 중앙부, 및 양 가장자리에 형성된 가장자리부들을 포함할 수 있다. 즉, 제1 반도체 패턴(127)은 제1 중앙부(127a) 및 제1 가장자리부들(127b)을 포함할 수 있고, 제2 반도체 패턴(128)은 제2 중앙부(128a) 및 제2 가장자리부들(128b)을 포함할 수 있으며, 제3 반도체 패턴(129)은 제3 중앙부(129a) 및 제3 가장자리부들(129b)을 포함할 수 있다.
각 제1 내지 제3 반도체 패턴들(127, 128, 129)은 예를 들어, 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)에는 n형 혹은 p형 불순물이 도핑될 수 있으며, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 중앙부들(127a, 128a, 129a)에는 불순물이 도핑되지 않거나 혹은 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)에 도핑된 불순물과 반대 도전형의 불순물이 도핑될 수 있다. 이에 따라, 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 각 제1 내지 제3 중앙부들(127a, 128a, 129a)과 서로 구별될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 상기 제1 방향으로의 길이가 상층에서 하층으로 갈수록 점차 감소할 수 있으며, 이에 따라 각 제1 내지 제3 중앙부들(127a, 128a, 129a)은 상기 제1 방향으로의 길이가 상층에서 하층으로 갈수록 점차 증가할 수 있다. 이는 불순물을 도핑할 때, 도핑 프로파일이 상기 제3 방향을 따라 기판(100) 상면에 수직하게 형성되지 않고 이에 경사지게 형성됨에 따라, 상기 불순물이 도핑되는 영역이 하부보다 상부에서 상대적으로 크게 형성되는 것에 기인할 수 있으며, 이에 대해서는 추후 도 18을 참조로 설명되는 공정에서 자세히 설명하기로 한다.
예시적인 실시예들에 있어서, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 이에 이웃하는 제4 반도체 막(190)과 함께 트랜지스터의 소스/드레인 층 역할을 수행할 수 있으며, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 중앙부들(127a, 128a, 129a)은 상기 트랜지스터의 채널 역할을 수행할 수 있다. 즉, 상기 트랜지스터는 기판(100) 상에 순차적으로 적층된 복수의 채널들을 포함할 수 있다.
예시적인 실시예들에 있어서, 전술한 도핑 프로파일의 특성에 따라서, 제1 내지 제3 중앙부들(127a, 128a, 128b)은 상기 제1 방향으로의 길이, 즉 유효 채널 길이(effective channel length) 혹은 유효 게이트 길이(effective gate length)가 상층에서 하층으로 갈수록 점차 커질 수 있다. 이에 따라, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 중앙부들(127a, 128a, 129a)은 각각 제1 내지 제3 유효 게이트 길이들(Le1, Le2, Le3)을 가질 수 있으며, 이들은 이 순서대로 큰 값을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 반도체 패턴들(127, 128, 129)은 상기 제3 방향으로 각각 제1 내지 제3 두께들(T1, T2, T3)을 가질 수 있으며, 이때 제1 내지 제3 두께들(T1, T2, T3)은 이 순서대로 큰 값을 가질 수 있다. 이에 따라, 제1 내지 제3 반도체 패턴들(127, 128, 129) 내에 형성되는 상기 채널들이 상층에서 하층으로 갈수록 증가하는 유효 채널 길이(혹은 유효 게이트 길이)를 가지더라도, 제1 내지 제3 반도체 패턴들(127, 128, 129)이 상층에서 하층으로 갈수록 증가하는 두께를 가짐에 따라 상기 채널들에 흐르는 전류가 감소되는 것을 방지할 수 있다. 즉, 유효 채널 길이 혹은 유효 게이트 길이의 증가로 인한 전류 감소가 채널 두께의 증가로 인해 상쇄될 수 있으며, 이에 따라 제1 내지 제3 반도체 패턴들(127, 128, 129)에 형성되는 채널들 사이의 전류 산포가 줄어들 수 있다.
제4 반도체 막(190)은 상기 제1 방향으로의 제1 내지 제3 반도체 패턴들(127, 128, 129)의 양측에 각각 형성되어 이들에 연결될 수 있다. 예시적인 실시예들에 있어서, 제4 반도체 막(190)은 상기 제2 방향으로 연장될 수 있으며, 그 상부는 게이트 스페이서(160)의 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제4 반도체 막(190)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 단결정 실리콘을 포함할 수 있으며, 이에 따라 n형 불순물이 도핑된 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 가장자리부들(127b, 128b, 129b)과 함께 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 층을 형성할 수 있다.
이와는 달리, 제4 반도체 막(190)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수도 있으며, 이에 따라 p형 불순물이 도핑된 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 가장자리부들(127b, 128b, 129b)과 함께 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 층을 형성할 수도 있다.
일 실시예에 있어서, 제4 반도체 막(190)이 n형 불순물이 도핑된 단결정 실리콘을 포함하는 경우, 역시 n형 불순물이 도핑된 실리콘을 포함하는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 가장자리부들(127b, 128b, 129b)과 접촉하여 이들에 병합될 수도 있다.
예시적인 실시예들에 있어서, 제4 반도체 막(190)은 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정에 의해 형성된 에피택시얼 층일 수 있다. 혹은, 제4 반도체 막(190)은 레이저 유도 에피택시얼 성장(Laser-induced Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 통해 형성된 에피택시얼 층일 수도 있다.
게이트 구조물(250)은 제1 내지 제3 반도체 패턴들(127, 128, 129)을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(250)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
게이트 구조물(250) 상부의 상기 제1 방향으로의 각 양 측벽들 상에는 게이트 스페이서(160)가 형성될 수 있으며, 게이트 구조물(250) 하부와 제4 반도체 막(190) 사이에는 내부 스페이서(180)가 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 제2 방향으로 연장될 수 있으며, 내부 스페이서(180)는 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.
게이트 구조물(250)은 인터페이스 패턴(220), 게이트 절연 패턴(230), 및 게이트 전극(240)을 포함할 수 있다. 인터페이스 패턴(220)은 기판(100) 상면 및 제1 내지 제3 반도체 패턴들(127, 128, 129)의 표면에 형성될 수 있고, 게이트 절연 패턴(230)은 인터페이스 패턴(220)의 표면, 및 내부 스페이서(180) 및 게이트 스페이서(160)의 내측벽 상에 형성될 수 있으며, 게이트 전극(240)은 상기 제2 방향으로 연장될 수 있다. 한편, 게이트 절연 패턴(230)과 게이트 전극(240) 사이에는 일함수 조절 패턴(도시되지 않음)이 더 형성될 수도 있다.
인터페이스 패턴(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(230)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 게이트 전극(240)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함할 수 있다. 한편, 상기 일함수 조절 패턴은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함할 수 있다.
게이트 구조물(250)은 상기 소스/드레인 층들과 함께 엔모스 혹은 피모스 트랜지스터를 형성할 수 있다.
절연막(200)은 게이트 구조물(250)의 상부 측벽을 둘러싸면서 제4 반도체 막(190)을 커버할 수 있다. 절연막(200)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함할 수 있다.
금속 실리사이드 패턴(290)은 제4 반도체 막(190)의 상면에 형성될 수 있으며, 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
캐핑막(260)은 게이트 구조물(250) 및 게이트 스페이서(160) 상에 형성될 수 있으며, 층간 절연막(270)은 캐핑막(260) 상에 형성될 수 있다. 캐핑막(260)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 층간 절연막(270)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
콘택 플러그(320)는 층간 절연막(270), 캐핑막(260) 및 절연막(200)을 관통하여 금속 실리사이드 패턴(290) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 콘택 플러그(320)는 금속 패턴(310), 및 금속 패턴(310)의 저면 및 측벽을 커버하는 배리어 패턴(300)을 포함할 수 있다. 금속 패턴(310)은 예를 들어, 텅스텐, 구리와 같은 금속을 포함할 수 있으며, 배리어 패턴(300)은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(320)는 게이트 스페이서(160)에 셀프-얼라인(self-aligned)될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
한편, 상기 반도체 장치는 콘택 플러그(320)에 전기적으로 연결되는 배선(도시되지 않음) 및 비아(도시되지 않음) 등을 더 포함할 수 있다.
전술한 상기 반도체 장치는 기판(100) 상에 상기 제3 방향을 따라 순차적으로 적층된 복수의 채널들을 포함하는 엠비씨펫(Multi-Bridge Channel Field Effect Transistor: MBCFET)일 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 반도체 패턴들(127, 128, 129) 내에 형성되는 상기 채널들은 상층에서 하층으로 갈수록 증가하는 유효 채널 길이(혹은 유효 게이트 길이)를 가질 수 있으나, 상기 채널들이 형성되는 제1 내지 제3 반도체 패턴들(127, 128, 129)이 상층에서 하층으로 갈수록 증가하는 두께를 가짐에 따라 상기 채널들에 흐르는 전류가 감소되는 것을 방지할 수 있다. 즉, 유효 채널 길이 혹은 유효 게이트 길이의 증가로 인한 전류 감소가 채널 두께의 증가로 인해 상쇄될 수 있으며, 이에 따라 제1 내지 제3 반도체 패턴들(127, 128, 129)에 형성되는 채널들 사이의 전류 산포가 줄어들 수 있다. 또한, 상기 채널들 중 적어도 일부가 상대적으로 큰 두께를 가짐에 따라서, 이들을 통과하는 캐리어의 모빌리티가 향상될 수 있다.
한편 지금까지는, 상기 반도체 장치가 기판(100) 상의 3개의 층들에 각각 형성된 반도체 패턴들(127, 128, 129)을 포함하는 것에 대해서 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 반도체 패턴들(127, 128, 129)은 임의의 복수의 층들에 형성될 수 있다.
도 5 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 사시도, 평면도들 및 단면도들이다. 구체적으로, 도 5는 사시도이고, 도 6, 8, 11, 13, 16, 19, 21, 23 및 26은 평면도들이며, 도 7, 9-10, 12, 14-15, 17-18, 20, 22, 24-25 및 27은 단면도들이다.
이때, 도 7은 대응하는 평면도의 A-A'선을 따라 절단한 단면도이고, 도 9, 12, 14-15, 17-18, 20, 22, 24 및 27은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 25는 대응하는 평면도의 C-C'선을 따라 절단한 단면도이다.
도 5를 참조하면, 기판(100) 상에 희생막(110) 및 반도체 막들(121, 122, 123)을 교대로 반복적으로 적층할 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생막들(110) 및 반도체 막들(121, 122, 123)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 희생막들(110) 및 반도체 막들(121, 122, 123)은 임의의 복수의 층들에 서로 교대로 형성될 수 있다. 다만 이하에서는 설명의 편의 상, 3개의 층들에 각각 형성된 희생막들(110) 및 반도체 막들(121, 122, 123)에 대해서만 설명하며, 반도체 막들(121, 122, 123)은 기판(100) 상면에 가까운 순서대로, 즉 기판(100) 상면에 실질적으로 수직한 제3 방향을 따라 기판(100) 상면으로부터 각각 제1 반도체 막(121), 제2 반도체 막(122) 및 제3 반도체 막(123)으로 지칭하기로 한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs, InSb, GaSb, InGaSb, InP, GaP, InGaP, InN, GaN, InGaN 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
희생막(110)은 기판(100) 및 반도체 막들(121, 122, 123)에 대해 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 희생막(110)은 실리콘-게르마늄을 포함할 수 있다.
제1 내지 제3 반도체 막들(121, 122, 123)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 반도체 막들(121, 122, 123)은 상기 제3 방향으로 각각 제1 내지 제3 두께들(T1, T2, T3)을 갖도록 형성될 수 있으며, 이때 제1 내지 제3 두께들(T1, T2, T3)은 이 순서대로 큰 값을 가질 수 있다.
도 6 및 도 7을 참조하면, 최상층에 형성된 반도체 막 즉, 제3 반도체 막(123) 상에 기판(100) 상면에 평행한 제1 방향으로 각각 연장되는 제1 식각 마스크들(도시되지 않음)을 형성하고, 이를 사용하여 제1 내지 제3 반도체 막들(121, 122, 123) 및 희생막들(110)을 식각할 수 있다.
이에 따라, 기판(100) 상에는 각각 상기 제1 방향으로 연장되는 희생 라인들(112) 및 제1 내지 제3 반도체 라인들(124, 125, 126)이 형성될 수 있다.
예시적인 실시예들에 있어서, 희생 라인들(112) 및 반도체 라인들(124, 125, 126)은 각각 기판(100) 상면에 평행하면서 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는 설명의 편의 상, 기판(100) 상면에 순차적으로 적층되어 상기 제1 방향으로 연장되는 희생 라인들(112) 및 반도체 라인들(124, 125, 126)을 제1 구조물로 지칭하기로 한다.
도 8 내지 도 10을 참조하면, 상기 제1 구조물들 및 기판(100) 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물을 형성할 수 있다.
구체적으로, 상기 제1 구조물들이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 마스크 막을 식각함으로써 더미 게이트 마스크(150)를 형성할 수 있다. 이후, 더미 게이트 마스크(150)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 각각 더미 게이트 전극(140) 및 더미 게이트 절연 패턴(130)을 형성할 수 있으며, 순차적으로 적층된 더미 게이트 절연 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)는 상기 더미 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 11 및 도 12를 참조하면, 상기 더미 게이트 구조물의 측벽 상에 게이트 스페이서(160)를 형성할 수 있다.
구체적으로, 상기 제1 구조물들 및 상기 더미 게이트 구조물들이 형성된 기판(100) 상에 게이트 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 상기 더미 게이트 구조물의 상기 제1 방향으로의 각 양 측벽들 상에 게이트 스페이서(160)를 형성할 수 있다.
상기 게이트 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 13 및 도 14를 참조하면, 상기 더미 게이트 구조물 및 게이트 스페이서(160)를 식각 마스크로 사용하여 하부의 상기 제1 구조물을 식각함으로써, 기판(100)과 상기 더미 게이트 구조물 사이에 제2 구조물을 형성할 수 있다.
상기 제2 구조물은 기판(100) 상면에 교대로 적층된 희생 패턴들(114) 및 반도체 패턴들(127, 128, 129)을 포함할 수 있으며, 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 하나의 상기 제1 구조물이 패터닝되어, 상기 제2 방향으로 서로 이격되는 복수의 상기 제2 구조물들을 형성할 수 있으며, 상기 제1 구조물이 상기 제1 방향을 따라 복수 개로 형성되므로, 상기 제2 구조물들 역시 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이때, 반도체 패턴들(127, 128, 129)은 기판(100) 상면으로부터 상기 제3 방향을 따라 순서대로 제1 반도체 패턴(127), 제2 반도체 패턴(128) 및 제3 반도체 패턴(129)으로 지칭될 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제3 반도체 패턴들(127, 128, 129)은 나노시트(nano-sheet)일 수 있다. 이와는 달리, 각 제1 내지 제3 반도체 패턴들(127, 128, 129)은 나노와이어(nano-wire)일 수도 있다.
이하에서는 설명의 편의 상, 상기 제2 방향으로 연장되는 상기 더미 게이트 구조물, 그 양 측벽들 상에 형성된 게이트 스페이서들(160), 및 하부의 상기 제2 구조물들을 제3 구조물로 지칭한다. 예시적인 실시예들에 있어서, 상기 제3 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 상기 제1 방향으로 서로 이격되는 상기 제3 구조물들 사이에는 제1 개구(170)가 형성될 수 있다.
도 15를 참조하면, 제1 개구(170)에 인접하는 각 희생 패턴들(114)의 상기 제1 방향으로의 양 측벽들을 식각하여 리세스들을 형성할 수 있으며, 상기 각 리세스들을 채우는 내부 스페이서(180)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스들은 희생 패턴들(114)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다. 또한, 내부 스페이서(180)는 CVD 공정, ALD 공정 등과 같은 증착 공정을 통해 형성되어, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
일 실시예에 있어서, 내부 스페이서(180)는 상기 제1 방향으로의 두께가 게이트 스페이서(160)의 상기 제1 방향으로의 두께와 실질적으로 동일하도록 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 게이트 스페이서(160)의 두께보다 크거나 작도록 형성될 수도 있다.
도 16 및 도 17을 참조하면, 제1 개구(170)에 의해 노출된 기판(100) 상면에 제4 반도체 막(190)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 반도체 막(190)은 제1 개구(170)에 의해 노출된 기판(100) 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다. 또한, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 사용하는 도핑 공정을 인-시튜로 수행하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다.
이와는 달리, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 또한, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 사용하는 도핑 공정을 인-시튜로 수행하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 반도체 막(190)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 구조물의 상기 제1 방향으로의 양 측에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 반도체 막(190)은 상기 제2 구조물의 측벽들과 접촉할 수 있으며, 나아가 상기 제3 방향으로 더 성장하여 상기 제2 구조물 상부의 게이트 스페이서(160)의 측벽에 접촉하도록 형성될 수도 있다.
일 실시예에 있어서, 제4 반도체 막(190)이 단결정 실리콘을 포함하도록 형성되는 경우, 실리콘을 포함하는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 측벽들과 접촉하여 이들에 병합될 수도 있다.
지금까지는 제4 반도체 막(190)이 SEG 공정을 통해 형성됨으로써 에피택시얼 층이 형성된 것을 도시하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제4 반도체 막(190)은 예를 들어 레이저 유도 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 통해 에피택시얼 층으로 형성될 수도 있다.
도 18을 참조하면, 제4 반도체 막(190)에 불순물을 도핑하고 열처리를 수행함으로써 소스/드레인 층을 형성할 수 있다.
예를 들어, 제4 반도체 막(190)이 실리콘 탄화물 혹은 실리콘을 포함하도록 형성된 경우, 이에 n형 불순물을 도핑하고 열처리함으로써 엔모스(NMOS) 트랜지스터의 소스/드레인 층을 형성할 수 있다. 혹은, 제4 반도체 막(190)이 실리콘-게르마늄을 포함하도록 형성된 경우, 이에 p형 불순물을 도핑하고 열처리함으로써 피모스(PMOS) 트랜지스터의 소스/드레인 층을 형성할 수도 있다.
이때, 상기 불순물들은 제4 반도체 막(190)뿐만 아니라 제1 내지 제3 반도체 패턴들(127, 128, 129)의 상기 제1 방향으로의 양 가장자리부들, 즉 제1 내지 제3 가장자리부들(127b, 128b, 129b) 및 희생 패턴들(114)의 일부에도 도핑될 수 있으며, 이에 따라 상기 소스/드레인 층은 제4 반도체 막(190), 및 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 상층에서 하층으로 갈수록 상기 제1 방향으로의 길이가 점차 감소할 수 있다. 즉, 도핑 공정의 특성 상, 불순물이 도핑되는 영역은 하부보다 상부에서 상대적으로 클 수 있으며, 이에 따라 도핑 프로파일이 상기 제3 방향을 따라 기판(100) 상면에 수직하게 형성되지 않고 이에 경사지게 형성될 수 있다. 한편, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 중앙부들(127a, 128a, 129a)은 상기 트랜지스터의 채널 역할을 수행할 수 있다. 즉, 상기 트랜지스터는 기판(100) 상에 순차적으로 적층된 복수의 채널들을 포함할 수 있다. 예시적인 실시예들에 있어서, 전술한 도핑 프로파일의 특성에 따라서, 제1 내지 제3 중앙부들(127a, 128a, 128b)은 상기 제1 방향으로의 길이, 즉 유효 채널 길이 혹은 유효 게이트 길이가 상층에서 하층으로 갈수록 점차 커질 수 있다. 이에 따라, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 중앙부들(127a, 128a, 129a)은 각각 제1 내지 제3 유효 게이트 길이들(Le1, Le2, Le3)을 가질 수 있으며, 이들은 이 순서대로 큰 값을 가질 수 있다.
그런데, 제1 내지 제3 반도체 패턴들(127, 128, 129)은 상층에서 하층으로 갈수록 상기 제3 방향으로의 두께가 점차 증가할 수 있으며, 이에 따라 상기 각 채널들에 흐르는 전류는 실질적으로 동일하거나 유사할 수 있다. 즉, 제1 내지 제3 반도체 패턴들(127, 128, 129) 내에 형성되는 채널들이 상층에서 하층으로 갈수록 증가하는 유효 채널 길이(혹은 유효 게이트 길이)를 가짐에 따라 상기 채널들에 흐르는 전류가 감소할 수 있지만, 제1 내지 제3 반도체 패턴들(127, 128, 129)이 상층에서 하층으로 갈수록 증가하는 두께를 가짐에 따라 상기 전류 감소를 상쇄시키는 효과를 가질 수 있다.
도 19 및 도 20을 참조하면, 상기 제3 구조물들 및 제4 반도체 막(190)을 덮는 절연막(200)을 기판(100) 상에 충분한 높이로 형성한 후, 상기 제3 구조물들에 포함된 더미 게이트 전극들(140)의 상면이 노출될 때까지 절연막(200)을 평탄화한다.
이때, 더미 게이트 마스크들(150)도 함께 제거될 수 있으며, 게이트 스페이서들(160)의 상부도 부분적으로 제거될 수 있다.
절연막(200)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch-back) 공정에 의해 수행될 수 있다.
도 21 및 도 22를 참조하면, 노출된 더미 게이트 전극들(140) 및 그 하부의 더미 게이트 절연 패턴들(130)을 제거하여, 게이트 스페이서들(160)의 내측벽, 내부 스페이서들(180)의 내측벽, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 표면, 및 기판(100) 상면을 노출시키는 제2 내지 제5 개구들(210, 212, 214, 216)을 형성할 수 있다. 예시적인 실시예들에 있어서, 각 제2 내지 제5 개구들(210, 212, 214, 216)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
이때, 게이트 스페이서들(160)의 내측벽 및 제3 반도체 패턴(129)의 상면을 노출시키는 개구를 제2 개구(210)로 정의할 수 있고, 내부 스페이서들(180)의 내측벽, 기판(100) 상면, 및 제1 반도체 패턴(127)의 저면을 노출시키는 개구를 제3 개구(212)로 정의할 수 있으며, 내부 스페이서들(180)의 내측벽, 제1 반도체 패턴(127)의 상면, 및 제2 반도체 패턴(128)의 저면을 노출시키는 개구를 제4 개구(214)로 정의할 수 있고, 내부 스페이서들(180)의 내측벽, 제2 반도체 패턴(128)의 상면, 및 제3 반도체 패턴(129)의 저면을 노출시키는 개구를 제5 개구(216)로 정의할 수 있다.
도 23 내지 도 25를 참조하면, 제2 내지 제5 개구들(210, 212, 214, 216)을 채우는 게이트 구조물(250)을 기판(100) 상에 형성할 수 있다.
구체적으로, 제2 내지 제5 개구들(210, 212, 214, 216)에 의해 노출된 기판(100) 상면, 및 제1 내지 제3 반도체 패턴들(127, 128, 129)의 표면에 대한 열산화 공정을 수행하여 인터페이스 패턴(220)을 형성한 후, 인터페이스 패턴(220)의 표면, 내부 스페이서(180) 및 게이트 스페이서(160)의 내측벽, 및 절연막(200) 상면에 게이트 절연막을 형성하고, 제2 내지 제5 개구들(210, 212, 214, 216)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
인터페이스 패턴(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성될 수 있으며, CVD 공정 또는 ALD 공정에 의해 형성될 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있다. 이때, 상기 게이트 전극막은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 인터페이스 패턴(220)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(220)은 기판(100) 상면 및 제1 내지 제3 반도체 패턴들(127, 128, 129)의 표면뿐만 아니라 내부 스페이서(180) 및 게이트 스페이서(160)의 내측벽 상에도 형성될 수 있다.
또한, 상기 게이트 절연막 상에 상기 게이트 전극막을 형성하기 이전에 일함수 조절막을 형성할 수도 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하도록 형성될 수 있다.
이후, 절연막(200)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 각각 게이트 전극(240) 및 게이트 절연 패턴(230)을 형성할 수 있다.
인터페이스 패턴(220), 게이트 절연 패턴(230), 및 게이트 전극(240)은 게이트 구조물(250)을 형성할 수 있으며, 상기 소스/드레인 층들과 함께 엔모스 혹은 피모스 트랜지스터를 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(250)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 26 및 도 27을 참조하면, 절연막(200), 게이트 구조물(250), 및 게이트 스페이서(160) 상에 캐핑막(260) 및 층간 절연막(270)을 순차적으로 형성하고, 절연막(200), 캐핑막(260) 및 층간 절연막(270)을 관통하면서 제4 반도체 막(190)의 상면을 노출시키는 콘택 홀(280)을 형성한다.
캐핑막(260)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 층간 절연막(270)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함하도록 형성될 수 있다.
도 1 내지 도 4를 다시 참조하면, 상기 노출된 제4 반도체 막(190)의 상면, 콘택 홀(280)의 측벽, 및 층간 절연막(270) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 금속 실리사이드 패턴(290)을 형성할 수 있다.
상기 제1 금속막은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다.
이후, 금속 실리사이드 패턴(290) 상면, 콘택 홀(280)의 측벽 및 층간 절연막(270) 상면에 배리어 막을 형성하고, 상기 배리어 막 상에 콘택 홀(280)을 채우는 제2 금속막을 형성한 후, 층간 절연막(270) 상면이 노출될 때까지 상기 제2 금속막 및 상기 배리어 막을 평탄화할 수 있다.
이에 따라, 금속 실리사이드 패턴(290) 상에 콘택 홀(280)을 채우는 콘택 플러그(320)가 형성될 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(320)는 게이트 스페이서(160)에 셀프-얼라인(self-aligned)되도록 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제2 금속막은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하도록 형성될 수 있다.
콘택 플러그(320)는 금속 패턴(310) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(300)을 포함할 수 있다.
이후, 콘택 플러그(320)에 전기적으로 연결되는 배선(도시되지 않음) 및 비아(도시되지 않음) 등을 더 형성함으로써 상기 반도체 장치를 완성할 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 1 내지 도 4를 참조로 설명한 반도체 장치와 제4 반도체 막 및 반도체 패턴들의 형상을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 28을 참조하면, 제4 반도체 막(190)의 상기 제1 방향으로 폭은 상부에서 하부로 갈수록 점차 감소할 수 있으며, 또한 제4 반도체 막(190)에 불순물을 도핑하고 열처리함으로써 형성되는 도핑 프로파일은 제4 반도체 막(190)의 측벽 프로파일에 대응하여 기판(100) 상면에 경사지도록 형성될 수 있다. 즉, 상기 불순물 도핑 공정에 의해 형성되는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 상층에서 하층까지 상기 제1 방향으로의 길이가 실질적으로 일정하도록 형성될 수 있다.
한편, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 중앙부들(127a, 128a, 129a)에 형성되는 채널들은 상기 제1 방향으로의 길이, 즉 유효 채널 길이 혹은 유효 게이트 길이가 상층에서 하층으로 갈수록 점차 커질 수 있다. 하지만, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 상기 제3 방향으로의 두께들(T1, T2, T3) 역시 상층에서 하층으로 갈수록 점차 증가할 수 있으며, 이에 따라 상기 각 채널들에 흐르는 전류는 실질적으로 동일하거나 유사할 수 있다.
도 29 및 도 30은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 5 내지 도 27 및 도 1 내지 도 4를 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 29를 참조하면, 도 5 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 더미 게이트 구조물 및 게이트 스페이서(160)를 식각 마스크로 사용하여 하부의 제1 구조물을 식각함으로써 제2 구조물을 형성할 때, 식각 공정의 특성 상, 상기 제2 구조물의 측벽이 기판(100) 상면에 수직한 상기 제3 방향으로 형성되지 못하고 기판(100) 상면에 경사지게 형성될 수 있다. 즉, 상기 제2 구조물은 하부로 갈수록 상기 제1 방향으로의 폭이 점차 증가하도록 형성될 수 있다.
도 30을 참조하면, 도 15 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상기 제2 구조물들 사이에 형성되는 제4 반도체 막(190)의 상기 제1 방향으로 폭은 상부에서 하부로 갈수록 점차 감소할 수 있으며, 또한 제4 반도체 막(190)에 불순물을 도핑하고 열처리함으로써 형성되는 도핑 프로파일은 제4 반도체 막(190)의 측벽 프로파일에 유사하게 기판(100) 상면에 경사지도록 형성될 수 있다. 즉, 상기 불순물 도핑 공정에 의해 형성되는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 상층에서 하층까지 상기 제1 방향으로의 길이가 실질적으로 일정하도록 형성될 수 있다.
한편, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 중앙부들(127a, 128a, 129a)에 형성되는 채널들은 상기 제1 방향으로의 길이, 즉 유효 채널 길이 혹은 유효 게이트 길이가 상층에서 하층으로 갈수록 점차 커질 수 있다. 하지만, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 상기 제3 방향으로의 두께들(T1, T2, T3) 역시 상층에서 하층으로 갈수록 점차 증가할 수 있으며, 이에 따라 상기 각 채널들에 흐르는 전류는 실질적으로 동일하거나 유사할 수 있다.
다시 도 28을 참조하면, 도 19 내지 도 27 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 31은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 1 내지 도 4를 참조로 설명한 반도체 장치와 제4 반도체 막 및 반도체 패턴들의 형상을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 31을 참조하면, 제4 반도체 막(190)의 상기 제1 방향으로 폭은 가운데 부분이 상부나 하부보다 클 수 있으며, 또한 상기 상부의 폭이 상기 하부의 폭보다 클 수 있다. 한편, 제4 반도체 막(190)에 불순물을 도핑하고 열처리함으로써 형성되는 도핑 프로파일은 제4 반도체 막(190)의 측벽 프로파일에 대응하여 형성될 수 있다. 즉, 상기 불순물 도핑 공정에 의해 형성되는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 상층에서 하층까지 상기 제1 방향으로의 길이가 실질적으로 일정할 수 있다.
한편, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 중앙부들(127a, 128a, 129a)에 형성되는 채널들은 상기 제1 방향으로의 길이, 즉 유효 채널 길이 혹은 유효 게이트 길이가 형성되는 층에 따라 달라질 수 있다. 구체적으로, 이들 중에서 최하층에 형성된 제1 중앙부(127a)가 가장 큰 길이를 가질 수 있으며, 가운데 층에 형성된 제2 중앙부(128a)가 가장 작은 길이를 가질 수 있다. 하지만, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 상기 제3 방향으로의 두께들(T1, T2, T3) 역시 이에 대응하여, 최하층에 형성된 제1 반도체 패턴(127)의 제1 두께(T1)가 가장 클 수 있으며, 가운데 층에 형성된 제2 반도체 패턴(128)의 제2 두께(T2)가 가장 작을 수 있다. 이에 따라 상기 각 채널들에 흐르는 전류는 실질적으로 동일하거나 유사할 수 있다.
도 32 및 도 33은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 5 내지 도 27 및 도 1 내지 도 4를 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 32를 참조하면, 도 5 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 더미 게이트 구조물 및 게이트 스페이서(160)를 식각 마스크로 사용하여 하부의 제1 구조물을 식각함으로써 제2 구조물을 형성할 때, 상기 제2 구조물의 측벽이 기판(100) 상면에 수직한 상기 제3 방향으로 형성되지 못하고 기판(100) 상면에 경사지게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물의 측벽은 가운데 부분의 상기 제1 방향으로의 폭이 상부 혹은 하부의 상기 제1 방향으로의 폭보다 작도록 형성될 수 있으며, 또한 하부의 폭이 상부의 폭보다 크도록 형성될 수 있다.
도 33을 참조하면, 도 15 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상기 제2 구조물들 사이에 형성되는 제4 반도체 막(190)의 상기 제1 방향으로 폭은 가운데 부분이 상부나 하부보다 클 수 있으며, 또한 상기 상부의 폭이 상기 하부의 폭보다 클 수 있다. 한편, 제4 반도체 막(190)에 불순물을 도핑하고 열처리함으로써 형성되는 도핑 프로파일은 제4 반도체 막(190)의 측벽 프로파일에 유사하게 형성될 수 있다. 즉, 상기 불순물 도핑 공정에 의해 형성되는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 상층에서 하층까지 상기 제1 방향으로의 길이가 실질적으로 일정하도록 형성될 수 있다.
한편, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 중앙부들(127a, 128a, 129a)에 형성되는 채널들은 상기 제1 방향으로의 길이, 즉 유효 채널 길이 혹은 유효 게이트 길이가 형성되는 층에 따라 달라질 수 있다. 구체적으로, 이들 중에서 최하층에 형성된 제1 중앙부(127a)가 가장 큰 길이를 가질 수 있으며, 가운데 층에 형성된 제2 중앙부(128a)가 가장 작은 길이를 가질 수 있다. 하지만, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 상기 제3 방향으로의 두께들(T1, T2, T3) 역시 이에 대응하여, 최하층에 형성된 제1 반도체 패턴(127)의 제1 두께(T1)가 가장 클 수 있으며, 가운데 층에 형성된 제2 반도체 패턴(128)의 제2 두께(T2)가 가장 작을 수 있다. 이에 따라 상기 각 채널들에 흐르는 전류는 실질적으로 동일하거나 유사할 수 있다.
다시 도 31을 참조하면, 도 19 내지 도 27 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 1 내지 도 4를 참조로 설명한 반도체 장치와 제4 반도체 막 및 반도체 패턴들의 형상을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 34를 참조하면, 제4 반도체 막(190)의 상기 제1 방향으로 폭은 상부에서 하부로 갈수록 점차 증가할 수 있다. 한편, 제4 반도체 막(190)에 불순물을 도핑하고 열처리함으로써 형성되는 도핑 프로파일은 제4 반도체 막(190)의 측벽 프로파일에 대응하여 형성될 수 있다. 즉, 상기 불순물 도핑 공정에 의해 형성되는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 각 제1 내지 제3 가장자리부들(127b, 128b, 129b)은 상층에서부터 하층까지 상기 제1 방향으로의 길이가 실질적으로 일정할 수 있다.
한편, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 중앙부들(127a, 128a, 129a)에 형성되는 채널들은 상기 제1 방향으로의 길이, 즉 유효 채널 길이 혹은 유효 게이트 길이가 상층에서 하층으로 갈수록 점차 감소할 수 있다. 하지만, 제1 내지 제3 반도체 패턴들(127, 128, 129)의 상기 제3 방향으로의 두께들(T1, T2, T3) 역시 이에 대응하여, 상층에서 하층으로 갈수록 점차 감소할 수 있다. 이에 따라 상기 각 채널들에 흐르는 전류는 실질적으로 동일하거나 유사할 수 있다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 1 내지 도 4를 참조로 설명한 반도체 장치와 제4 반도체 패턴을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 35를 참조하면, 상기 반도체 장치는 제1 내지 제3 반도체 패턴들(127, 128, 129) 이외에 제4 반도체 패턴(120)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 반도체 패턴(120)은 기판(100) 상면과 게이트 구조물(250) 사이에 형성될 수 있다. 즉, 기판(100) 상면에 직접 접촉하도록 게이트 구조물(250)이 형성되지 않으며, 게이트 구조물(250) 저면과 기판(100) 상면 사이에 제4 반도체 패턴(120)이 더 형성될 수 있다.
제4 반도체 패턴(120)은 제1 내지 제3 반도체 패턴들(127, 128, 129)과 유사하게, 채널 역할을 수행할 수 있는 제4 중앙부(120a), 및 소스/드레인 층 역할을 수행할 수 있는 제4 가장자리부들(120b)을 포함할 수 있다.
이때, 각 제4 가장자리부들(120b)의 상기 제1 방향으로의 길이는 제1 내지 제3 가장자리부들(127b, 128b, 129b)의 상기 제1 방향으로의 길이들보다 작을 수 있으며, 또한 제4 중앙부(120a)의 상기 제1 방향으로의 길이 즉, 유효 채널 길이 혹은 유효 게이트 길이(Le4)는 제1 내지 제3 중앙부들(127a, 128a, 129a)의 상기 제1 방향으로의 길이들, 즉 유효 채널 길이 혹은 유효 게이트 길이보다 클 수 있다. 하지만, 예시적인 실시예들에 있어서, 제4 반도체 패턴(120)의 제4 두께(T4)는 제1 내지 제3 반도체 패턴들(127, 128, 129)의 제1 내지 제3 유효 게이트 길이들(Le1, Le2, Le3)보다 클 수 있으며, 이에 따라 각 채널들을 흐르는 전류들은 실질적으로 동일하거나 유사할 수 있다.
전술한 반도체 장치 제조 방법은 수직적으로 적층된 복수의 채널들을 포함하는 다양한 메모리 장치 및 시스템에 적용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 희생막
112: 희생 라인 114: 희생 패턴
121, 122, 123, 190: 제1 내지 제4 반도체 막
124, 125, 126: 제1 내지 제3 반도체 라인
127, 128, 129, 120: 제1 내지 제4 반도체 패턴
130: 더미 게이트 절연 패턴 140: 더미 게이트 전극
150: 더미 게이트 마스크 160: 게이트 스페이서
170, 210, 212, 214, 216: 제1 내지 제5 개구
180: 내부 스페이서 200: 절연막
220: 인터페이스 패턴 230: 게이트 절연 패턴
240: 게이트 전극 250: 게이트 구조물
260: 캐핑막 270: 층간 절연막
280: 콘택 홀 290: 금속 실리사이드 패턴
300: 배리어 패턴 310: 금속 패턴

Claims (20)

  1. 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 순차적으로 적층된 복수의 채널들;
    상기 기판 상면에 평행한 제2 방향으로의 상기 채널들의 양측에 각각 형성되어 이에 연결된 소스/드레인 층들; 및
    상기 채널들을 둘러싸는 게이트 구조물을 포함하며,
    상기 채널들은 상기 제2 방향으로 서로 다른 길이를 가지고, 이에 대응하여 상기 제1 방향으로 서로 다른 두께를 갖는 반도체 장치.
  2. 제 1 항에 있어서, 상기 채널들의 상기 제1 방향으로의 두께는 상기 채널들의 상기 제2 방향으로의 길이 순서에 따라 큰 값을 갖는 반도체 장치.
  3. 제 2 항에 있어서, 상기 채널들의 상기 제2 방향으로의 길이는 상층에서 하층으로 갈수록 증가하며 이에 따라 상기 채널들의 상기 제1 방향으로의 두께도 증가하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 채널들 중에서 가운데 층에 형성된 채널보다 최하층 및 최상층에 형성된 채널들의 상기 제2 방향으로의 길이가 더 크며 이에 따라 이들의 상기 제1 방향으로의 두께도 더 큰 반도체 장치.
  5. 제 1 항에 있어서, 상기 각 소스/드레인 층들은
    상기 기판 상면에 형성된 에피택시얼 층; 및
    상기 에피택시얼 층으로부터 상기 제2 방향으로 연장되어 상기 채널들에 각각 연결되는 연장부들을 포함하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 에피택시얼 층 및 상기 연장부들에는 동일한 불순물들이 도핑된 반도체 장치.
  7. 제 5 항에 있어서, 상기 연장부들은 상기 채널들과 각각 실질적으로 동일한 물질을 포함하되, 이에 더하여 불순물이 도핑된 반도체 장치.
  8. 제 5 항에 있어서, 상기 에피택시얼 층 및 상기 연장부들은 각각 불순물이 도핑된 실리콘을 포함하며 서로 일체적으로 형성된 반도체 장치.
  9. 제 5 항에 있어서, 상기 에피택시얼 층은 상기 제1 방향을 따라 실질적으로 수직한 측벽을 가지며, 상기 연장부들은 상층에서 하층으로 갈수록 상기 제2 방향으로의 길이가 점차 짧아지는 반도체 장치.
  10. 제 5 항에 있어서, 상기 에피택시얼 층은 상기 제2 방향으로의 폭이 상부에서 하부로 갈수록 점차 작아지며, 상기 연장부들은 상층에서부터 하층까지 상기 제2 방향으로의 길이가 일정한 반도체 장치.
  11. 제 5 항에 있어서, 상기 에피택시얼 층은 상기 제2 방향으로의 폭이 가운데에서 상부 혹은 하부로 갈수록 점차 작아지며,
    상기 연장부들의 상기 제2 방향으로의 길이는 일정한 반도체 장치.
  12. 제 1 항에 있어서, 상기 게이트 구조물은
    상기 각 채널들을 둘러싸는 게이트 절연 패턴; 및
    상기 게이트 절연 패턴에 의해 적어도 일부가 커버되는 게이트 전극을 포함하는 반도체 장치.
  13. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 상기 기판 상면에 평행한 제1 방향으로의 양측에 각각 형성된 에피택시얼 층들; 및
    상기 에피택시얼 층들의 서로 마주보는 각 측벽들로부터 상기 제1 방향으로 각각 연장되고 상기 기판 상면에 수직한 제2 방향으로 서로 이격되되, 적어도 일부는 상기 게이트 구조물을 부분적으로 관통하는 복수의 연장부들을 포함하는 소스/드레인 층들; 및
    상기 게이트 구조물을 적어도 부분적으로 관통하여 상기 제1 방향으로 서로 대응하는 상기 연장부들 사이에 각각 형성되어 상기 제2 방향으로 서로 이격된 복수의 채널들을 포함하며,
    상기 채널들은 상기 제1 방향으로 서로 다른 길이를 가지고, 이에 대응하여 상기 제2 방향으로 서로 다른 두께를 갖는 반도체 장치.
  14. 제 13 항에 있어서, 상기 채널들의 상기 제1 방향으로의 길이는 상층에서 하층으로 갈수록 증가하며 이에 따라 상기 채널들의 상기 제2 방향으로의 두께도 증가하는 반도체 장치.
  15. 제 13 항에 있어서, 상기 채널들 중에서 가운데 층에 형성된 채널보다 최하층 및 최상층에 형성된 채널들의 상기 제1 방향으로의 길이가 더 크며 이에 따라 이들의 상기 제2 방향으로의 두께도 더 큰 반도체 장치.
  16. 제 13 항에 있어서, 상기 채널들, 상기 연장부들 및 상기 에피택시얼 층들은 서로 실질적으로 동일한 반도체 물질을 포함하되, 상기 연장부들 및 상기 에피택시얼 층들에는 서로 동일한 불순물이 도핑된 반도체 장치.
  17. 기판 상면에 평행한 제1 방향으로 서로 이격된 제1 반도체 층들;
    각각이 상기 제1 반도체 층들의 서로 마주보는 각 측벽들 사이에 형성되어 이들을 서로 연결하며, 상기 기판 상면에 수직한 제2 방향으로 서로 이격된 복수의 제2 반도체 층들; 및
    상기 제1 반도체 층들 사이에 형성되어 상기 제2 반도체 층들을 커버하는 게이트 구조물을 포함하되,
    상기 각 제2 반도체 층들은 상기 제1 방향을 따라 중앙부 및 양 가장자리부들을 포함하고, 상기 가장자리부들은 상기 제1 반도체 층들과 동일한 불순물로 도핑되며,
    상기 중앙부들은 상기 제1 방향으로 서로 다른 길이를 가지고, 이에 대응하여 상기 제2 방향으로 서로 다른 두께를 갖는 반도체 장치.
  18. 제 17 항에 있어서, 상기 제2 반도체 층들의 중앙부들의 상기 제2 방향으로의 두께는 이들의 상기 제1 방향으로의 길이 순서에 따라 큰 값을 갖는 반도체 장치.
  19. 제 17 항에 있어서, 상기 제1 및 제2 반도체 층들은 서로 실질적으로 동일한 반도체 물질을 포함하는 반도체 장치.
  20. 제 17 항에 있어서, 상기 게이트 구조물은 상기 기판 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제3 방향으로 연장되고,
    상기 제2 반도체 층들은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성된 반도체 장치.
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