TWI765540B - 半導體裝置及其製造方法 - Google Patents

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維寧 陳
蔡邦彥
奧野泰利
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種減少半導體裝置的異質磊晶界面中應力誘發缺陷的方法，包括：形成具有鰭片基座的鰭片結構以及鰭片基座上的超晶格結構；於鰭片結構上形成多晶矽閘極結構；在鰭片結構未被多晶矽閘極結構所覆蓋的一部分之中形成源極∕汲極開口；修飾第一層的第一表面以彎曲第一表面的輪廓；於第一表面、第二表面與第三表面上分別沉積第一鈍化層、第二鈍化層與第三鈍化層；於源極∕汲極開口之中形成磊晶源極∕汲極區；以及以金屬閘極結構取代多晶矽閘極結構。超晶格結構包括具有第一晶格常數的第一層與具有第二晶格常數的第二層，第一晶格常數與第二晶格常數彼此不同。

Description

半導體裝置及其製造方法
本發明實施例是關於一種半導體裝置及其製造方法，特別是關於一種場效電晶體及其製造方法。
隨著半導體科技的進步，對較高儲存容量、較快處理系統、較高性能及較低成本的需求不斷增長。為了滿足這些需求，半導體產業持續微縮化半導體裝置的尺寸，半導體裝置如金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistors, MOSFETs），其包括平面金屬氧化物半導體場效電晶體以及鰭狀場效電晶體（finFETs）。這樣的微縮化增加了半導體製程的複雜度。
本發明實施例提供一種半導體裝置。半導體裝置包括：基板；鰭片結構，鰭片結構包括設置於基板上的鰭片基座以及設置於鰭片基座上的超晶格結構，其中超晶格結構包括具有第一晶格常數的第一層以及具有第二晶格常數的第二層，且其中第一晶格常數與第二晶格常數彼此不同；磊晶源極∕汲極區，設置於鰭片基座上且鄰近於超晶格結構，其中磊晶源極∕汲極區包括具有第三晶格常數的第三層，第三晶格常數與第一晶格常數不同，其中第一層與磊晶源極∕汲極區之間的第一界面具有曲面輪廓，且其中鰭片基座與磊晶源極∕汲極區之間的第二界面具有錐形輪廓；以及閘極結構，設置於超晶格結構上。
本發明實施例亦提供一種半導體裝置。半導體裝置包括基板以及鰭片結構。鰭片結構包括：鰭片基座，設置於基板上；第一超晶格結構與第二超晶格結構，設置於鰭片基座上，其中第一超晶格結構與第二超晶格結構各包括具有第一晶格常數的第一層以及具有第二晶格常數的第二層，且其中第一晶格常數與第二晶格常數彼此不同；以及磊晶塊狀結構，設置於鰭片基座上的第一超晶格結構與第二超晶格結構之間，其中磊晶塊狀結構包括具有第三晶格常數的第三層，第三晶格常數與第一晶格常數不同，其中磊晶塊狀結構與第一超晶格結構及第二超晶格結構的第一層之間的第一界面具有曲面輪廓。半導體裝置更包括閘極結構以及磊晶源極∕汲極區，閘極結構圍繞第一超晶格結構、第二超晶格結構與磊晶塊狀結構，且磊晶源極∕汲極區圍繞第一超晶格結構、第二超晶格結構與磊晶塊狀結構未被閘極結構圍繞的部分。
本發明實施例亦提供一種半導體裝置的製造方法。半導體裝置的製造方法包括：於基板上形成具有鰭片基座的鰭片結構，且於鰭片基座上形成超晶格結構，其中超晶格結構包括具有第一晶格常數的第一層與具有第二晶格常數的第二層，且其中第一晶格常數與第二晶格常數彼此不同；於鰭片結構上形成多晶矽閘極結構；在鰭片結構未被多晶矽閘極結構所覆蓋的一部分之中形成源極∕汲極開口，其中第一層、第二層與鰭片基座的第一表面、第二表面與第三表面於源極∕汲極開口之中露出；修飾第一層的第一表面，以彎曲第一表面的輪廓；於第一表面、第二表面與第三表面上分別沉積第一鈍化層、第二鈍化層與第三鈍化層，其中第一鈍化層、第二鈍化層與第三鈍化層彼此不同；於源極∕汲極開口之中形成磊晶源極∕汲極區；以及以金屬閘極結構取代多晶矽閘極結構。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成在第一部件和第二部件之間，使得它們不直接接觸的實施例。如此處所使用的，於第二部件上形成第一部件指的是形成第一部件使其直接接觸第二部件。此外，本發明實施例可能在各種範例中重複元件符號以及∕或字母。這樣的重複本身並不是用以表示所討論的各種實施例及∕或配置之間的關係。
本文可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一元件或部件與另一個（些）元件或部件之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描繪的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），本文所使用的空間相對用詞也將依轉向後的方位來解釋。
應注意的是，說明書所提及的「一種實施例」、「一實施例」、「一範例實施例」、「例示性的」等指的是所描述實施例可包括特定的部件、結構或特徵，但每個實施例可以不必包括特定的部件、結構或特徵。再者，這樣的片語不一定是提及相同實施例。此外，當結合一實施例來描述特定的部件、結構或特徵時，無論是否明確描述，結合其他實施例來實現這種部件、結構或特徵是本發明所屬技術領域中具有通常知識者的知識範圍內所能思及的。
應能理解，本文的措辭或術語是出於描述的目的而非用以限制，因此說明書的術語或措辭將由本發明相關技術領域中具有通常知識者根據本文的教示進行解釋。
如本文所使用的，用詞「蝕刻選擇性」指的是在相同蝕刻條件下兩個不同材料的蝕刻速率比。
如本文所使用的，用詞「高介電常數（high-k）」指的是高介電常數值。在半導體裝置結構與製程領域中，高介電常數指的是介電常數大於SiO2 的介電常數（例如，大於約3.9）。
如本文所使用的，用詞「低介電常數（low-k）」指的是低介電常數值。在半導體裝置結構與製程領域中，低介電常數指的是介電常數小於SiO2 的介電常數（例如，小於約3.9）。
如本文所使用的，用詞「p型」定義的是以如硼的p型摻質所摻雜的結構、膜層及∕或區域。
如本文所使用的，用詞「n型」定義的是以如磷的n型摻質所摻雜的結構、膜層及∕或區域。
如本文所使用的，用詞「奈米結構」定義的是具有小於如100nm的水平尺寸（例如，沿著X軸或Y軸）及∕或垂直尺寸（例如，沿著Z軸）的結構、膜層及∕或區域。
如本文所使用的，用詞「n型功函數金屬（n-typed work function metal, nWFM）」定義一種金屬或含金屬材料，其功函數值與場效電晶體通道區材料的價帶（valence band）能相比，更接近場效電晶體通道區材料的導帶（conduction band）能量。在一些實施例中，用詞「n型功函數金屬」定義的是金屬或含金屬材料具有小於4.5eV的功函數值。
如本文所使用的，用詞「p型功函數金屬（p-typed WFM, pWFM）」定義一種金屬或含金屬材料，其功函數與場效電晶體通道區材料的導帶能相比，更接近場效電晶體通道區材料的價帶能。在一些實施例中，用詞「p型功函數金屬」定義的是金屬或含金屬材料具有等於或大於4.5eV的功函數值。
如本文所使用的，用詞「超晶格結構」定義的是結構具有兩種不同材料以交替組態排列而成的奈米結構層堆疊。
如本文所使用的，用詞「磊晶界面」定義的是磊晶區與另一磊晶或非磊晶區之間的界面。
如本文所使用的，用詞「異質磊晶界面」或「異質界面」定義的是具有第一材料的磊晶區與具有第二材料的另一磊晶或非磊晶區之間的界面，其中第一材料與第二材料在結構及∕或組成中彼此不同。
如本文所使用的，用詞「同質磊晶界面」或「同質界面」定義的是具有第一材料的磊晶區與具有第二材料的另一磊晶或非磊晶區之間的界面，其中第一材料與第二材料在結構及∕或組成中彼此相似。
在一些實施例中，用詞「約（about）」與「實質上（substantially）」可指的是一給定量的數值在例如該數值之5%以內的範圍（例如：數值之±1%、±2%、±3%、±4%或±5%）。這些數值僅是作為範例而並非用以作為限制。應能理解，用詞「約」與「實質上」可指的是如本發明相關技術領域中具有通常知識者根據本文的教示所詮釋的給定量值的百分比。
本文所揭示的鰭片結構可利用任何合適的方法來圖案化。例如，可利用一或多種光學微影製程（photolithography process）來圖案化鰭片結構，光學微影製程包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板之上形成犧牲層，並使用光學微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片結構。
本發明實施例提供減少形成於基板上的場效電晶體（例如，全繞式閘極場效電晶體（gate-all-around FETs, GAAFETs）及∕或鰭狀場效電晶體）中異質磊晶界面中的應力誘發缺陷的範例結構與方法。異質磊晶界面可位於場效電晶體通道區與磊晶源極∕汲極區之間，及∕或可位於基板上彼此鄰近形成的不同場效電晶體的磊晶區之間。由於通道區與磊晶源極∕汲極區不同材料間的晶格不匹配（lattice mismatch）及∕或不同場效電晶體磊晶區的不同材料間的晶格不匹配，可能會誘發應力。範例結構與方法也可減少在異質磊晶界面的雜質誘發缺陷。由於在高溫磊晶成長製程時，原子從通道區露出的表面遷移至基板露出的表面，故而可能會產生雜質。
在範例方法中，形成磊晶區之前，選擇性地修飾通道區、基板的表面及∕或與場效電晶體磊晶區形成異質磊晶界面的任何其他表面。修飾的表面可減少磊晶區材料與在其上成長磊晶區的表面的材料之間的界面應力及∕或原子遷移。在一些實施例中，可選擇性地修飾（例如，蝕刻）這些表面以於磊晶區與修飾的表面之間提供曲面的（curved）界面輪廓。與形成不具有曲面界面輪廓的異質磊晶界面相比，曲面的界面輪廓可減少約50%至約80%的界面應力。在一些實施例中，可使用阻障層來選擇性地修飾（例如，鈍化）這些表面，以防止或減少磊晶成長製程時於磊晶區與修飾的表面之間的原子遷移。與未使用阻障層而進行的磊晶成長製程相比，阻障層可減少在磊晶區中及∕或在異質磊晶界面約50%至約90%的雜質，這些雜質是由於原子遷移所造成。在一些實施例中，磊晶區中及∕或在異質磊晶界面的雜質濃度可小於約2原子百分比。
根據一些實施例，參照第1A至1F圖描述具有場效電晶體102A至102D的半導體裝置100。第1A圖是根據一些實施例，繪示出半導體裝置100的等角視圖（isometric view）。根據各種實施例，如第1B至1F圖所示，半導體裝置100沿著第1A圖的線段A-A可具有不同的剖面圖。為了簡單起見，第1B至1E圖沒有繪示場效電晶體102C、102D的剖面圖，且第1F圖沒有繪示場效電晶體102D的剖面圖。除非另有說明，否則參照第1B至1E圖對場效電晶體102A、102B所作的討論可應用至場效電晶體102C、102D。雖然參照第1A至1F圖討論了四個場效電晶體，半導體裝置100可具有任何數量的場效電晶體。場效電晶體102A至102D可為n型、p型或前述之組合。在一些實施例中，半導體裝置100可包括隔離結構（未繪示）以使不同導電型態的場效電晶體102A至102D彼此電性隔離。除非另有說明，否則使用相同註記（annotation）對場效電晶體102A至102D的元件所作的討論可彼此相互應用。
場效電晶體102A至102D可形成於基板106上。基板106可為半導體材料，例如矽、鍺（Ge）、矽鍺（SiGe）、絕緣體上覆矽（silicon-on-insulator, SOI）結構及前述之組合。再者，可使用p型摻質（例如，硼、銦、鋁或鎵）或n型摻質（例如，磷或砷）摻雜基板106。
場效電晶體102A至102D可包括沿著X軸延伸的鰭片結構108、沿著Y軸延伸的閘極結構112、磊晶鰭片區110與閘極間隔物114。雖然參照第1A至1F圖討論了單一鰭片結構與四個閘極結構，半導體裝置100可具有任何數量的鰭片結構與閘極結構。
參照第1B至1C圖，鰭片結構108可包括鰭片基座108A及設置於鰭片基座108A上的超晶格結構108B。鰭片基座108A可包括與基板106相似的材料，且可由圖案化與蝕刻基板106而形成鰭片基座108A。超晶格結構108B可為成長於鰭片基座108A上的磊晶結構，且可包括以交替組態堆疊的奈米結構層121、122。雖然每個超晶格結構108B被繪示為具有三對奈米結構層121、122，超晶格結構108B可各具有一或多對奈米結構層121、122。每個超晶格結構可為場效電晶體102A、102B的奈米結構通道區108B。
奈米結構層121、122可包括(i)彼此不同的半導體材料、(ii)具有彼此不同的蝕刻選擇性的半導體材料、(iii)具有彼此不同的晶格常數的半導體材料以及∕或(iv)與基板106相似或不同的半導體材料。奈米結構層121、122可包括(i)元素半導體，例如矽或鍺；(ii)化合物半導體，包括III-V族半導體材料；(iii)合金半導體，包括SiGe、鍺錫或矽鍺錫；或(iv)前述之組合。在一些實施例中，奈米結構層121、122沿著Z軸可各具有介於約1nm至約100nm之間的垂直尺寸（例如，厚度或直徑）。
磊晶鰭片區110可具有半導體材料，且可為場效電晶體102A至102D的源極∕汲極區110。在一些實施例中，n型磊晶鰭片區110可包括SiAs、SiC或SiCP，且p型磊晶鰭片區110可包括SiGe、SiGeB、GeB、SiGeSnB或III-V族半導體材料。磊晶鰭片區110可磊晶成長於鰭片基座108A上與超晶格結構108B的側壁上。磊晶鰭片區110可分別與鰭片基座108A、奈米結構層122及奈米結構層122形成異質或同質磊晶界面108E、121E及122E。在一些實施例中，場效電晶體102A至102D可各具有皆為異質界面的磊晶界面121E與122E，或可各具有磊晶界面121E與122E的其中一者為異質界面而另一者為同質界面。
如第1B、1C圖所示，場效電晶體102A、102B可具有為曲面界面輪廓的異質界面122E，以減少磊晶鰭片區110與奈米結構層122材料間的晶格不匹配所誘發的界面應力。晶格不匹配可歸因於磊晶鰭片區110具有與奈米結構層122的材料不同晶格常數的材料。如第1B、1C圖所示，製造半導體裝置100時，可修飾（例如，蝕刻）奈米結構層122的側壁以形成曲面側壁，因而形成具有曲面界面輪廓的異質界面122E。曲面側壁為磊晶鰭片區110提供比垂直側壁大的表面積以使磊晶鰭片區110成長於奈米結構層122上，因此減少了在異質界面122E的界面應力。在一些實施例中，曲面側壁輪廓在最高點H與最低點L之間沿著X軸的距離D介於約2nm至約10nm之間。距離D可取決於修飾製程（例如，蝕刻製程）的參數以及∕或奈米結構層122沿著Z軸的垂直尺寸。如果距離D小於約2nm，曲面側壁的表面積可能不足以減少在異質界面122E的界面應力，而界面應力對裝置性能可能會有負面的影響。另一方面，如果距離D大於約10nm，可能會增加形成曲面側壁的製程時間（例如，蝕刻時間），因而增加製造成本。在一些實施例中，距離D及奈米結構層122垂直尺寸的比例與磊晶鰭片區110及奈米結構層122材料間的晶格不匹配成比例。
異質界面122E曲面界面輪廓的曲率方向之形成取決於奈米結構層122與磊晶鰭片區110之間晶格常數的不匹配。在一些實施例中，當奈米結構層122材料的晶格常數大於或小於磊晶鰭片區110材料的晶格常數時，可形成曲面界面輪廓使其分別彎曲朝向奈米結構層122（第1B圖中所示）或彎曲遠離奈米結構層122（第1C圖中所示）。
同樣地，當奈米結構層121材料具有與磊晶鰭片區110材料不同的晶格常數時，異質界面121E可具有如第1B、1C圖（虛線）與第1D圖（實線）所示的曲面界面輪廓。與異質界面122E的曲率方向相似，異質界面121E的曲率方向取決於奈米結構層121與磊晶鰭片區110之間晶格常數的不匹配。
如第1B、1C圖所示，場效電晶體102A、102B可具有實質上為線性輪廓的同質界面121E（實線），而非異質界面121E。在一些實施例中，同質界面121E也可具有與上述討論的異質界面相似的曲面界面輪廓。當奈米結構層121與磊晶鰭片區110具有不同的材料，但奈米結構層121材料的晶格常數等於或實質上等於磊晶鰭片區110材料的晶格常數時，可形成同質界面121E。當奈米結構層121與磊晶鰭片區110具有相同材料時，也可形成同質界面121E。同樣地，場效電晶體102A、102B可具有實質上為線性輪廓的同質界面122E（未繪示），而非異質界面122E。如第1B至1F圖所示，場效電晶體102A、102B可具有錐形（tapered）界面輪廓的異質界面108E，或可具有實質上為線性輪廓的同質界面108E（未繪示）。
參照第1B、1C圖，場效電晶體102A、102B在磊晶界面108E、121E與122E可分別具有鈍化層108P、121P與122P。鈍化層108P、121P與122P可分別為形成於磊晶界面108E、121E與122E的自組裝單層（self-assembled monolayer, SAM）。在一些實施例中，鈍化層108P、121P與122P可包括鰭片基座108A、奈米結構層121與奈米結構層122材料的鹵化物、氧化物、氮化物、碳化物或前述之組合。鈍化層108P、121P與122P可彼此相似或彼此不同。
形成磊晶鰭片區110時，鈍化層108P、121P與122P可防止或減少鰭片基座108A、奈米結構層121與奈米結構層122之間的原子遷移，進而減少磊晶界面108E、121E與122E中的雜質濃度至小於約2原子百分比（例如，約0.01原子百分比至約1.9原子百分比）。磊晶界面108E、121E與122E中大於約2原子百分比的雜質濃度可能會衰減半導體裝置100的性能。在一些實施例中，可於形成磊晶鰭片區110之後移除鈍化層108P、121P與122P。
參照第1D圖，在一些實施例中，場效電晶體102A、102B可為全繞式閘極場效電晶體，其奈米結構層122以閘極結構112與內間隔物142取代，下文將進一步詳細地描述。
參照第1E圖，在一些實施例中，鰭片結構108可具有磊晶成長於鰭片基座108A上的塊狀結構108C，而非超晶格結構108B。塊狀結構108C可形成場效電晶體102A、102B的通道區108C，且可包括與基板106相似或不同的半導體材料。在一些實施例中，塊狀結構108C可包括Si、SiAs、SiP、SiC、SiCP、SiGe、SiGeB、GeB、SiGeSnB或III-V族半導體化合物。在一些實施例中，場效電晶體102A、102B的塊狀結構108C可包括彼此相似或彼此不同的材料。磊晶鰭片區110可磊晶成長於鰭片基座108A上與塊狀結構108C的側壁上。磊晶鰭片區110可與鰭片基座108A及塊狀結構108C分別形成異質界面108E及108CE。
如第1E圖所示，場效電晶體102A、102B可具有曲面界面輪廓的異質界面108CE，以減少磊晶鰭片區110與塊狀結構108C材料間的晶格不匹配所誘發的界面應力。在一些實施例中，當塊狀結構108C材料的晶格常數大於或小於磊晶鰭片區110材料的晶格常數時，可形成曲面界面輪廓使其分別彎曲朝向塊狀結構108C（如第1E圖所示），或彎曲遠離塊狀結構108C（未繪示）。
場效電晶體102A、102B在異質界面108CE可具有鈍化層108CP。雖然第1E圖中繪示了兩層鈍化層108CP，但場效電晶體102A、102B可在任何數量的異質界面108CE上具有鈍化層108CP。鈍化層108CP可為形成於異質界面108CE的自組裝單層，且可包括塊狀結構108C材料的鹵化物、氧化物、氮化物、碳化物或前述之組合。鈍化層108CP與108P可彼此相似或彼此不同。鈍化層108CP可防止或減少從塊狀結構108C至鰭片基座108A的原子遷移，進而減少異質界面108E中的雜質濃度至小於約2原子百分比（例如，約0.01原子百分比至約1.9原子百分比）。形成磊晶鰭片區110之後可移除鈍化層108P與108CP或可存在著鈍化層108P與108CP。
參照第1F圖，在一些實施例中，鰭片結構108可具有磊晶成長於鰭片基座108A上之超晶格結構108B與塊狀結構108C的組合。超晶格結構108B可形成場效電晶體102A、102C的奈米結構通道區108B，且塊狀結構108C可形成場效電晶體102B的通道區108C。除非另有說明，否則使用相同註記對第1B、1E與1F圖中的元件所作的討論可彼此相互應用。與參照第1D圖所描述的結構相似，可利用閘極結構112與內間隔物142取代第1F圖中的奈米結構層122，以形成全繞式閘極場效電晶體102A與102C。在一些實施例中，場效電晶體102A至102C可透過介電隔離結構125彼此電性隔離。
閘極結構112可為多層結構且可設置於超晶格結構108A上（如第1B、1C與1F圖所示）與塊狀結構108C上（如第1E、1F圖所示），以及∕或可被奈米結構通道區121所包覆圍繞（如第1D圖所示）。閘極結構112可包括界面氧化物（interfacial oxide, IO）層127、高介電常數閘極介電層128、功函數金屬層132與閘極金屬填充層135。界面氧化物層127可包括氧化矽（SiO2 ）、氧化矽鍺（SiGeOx ）或氧化鍺（GeOx ）。高介電常數閘極介電層128可包括高介電常數的介電材料，例如氧化鉿（HfO2 ）、氧化鈦（TiO2 ）、氧化鉿鋯（HfZrO）、氧化鉭（Ta2 O3 ）、矽酸鉿（HfSiO4 ）、氧化鋯（ZrO2 ）與矽酸鋯（ZrSiO2 ）。功函數金屬層132可包括鈦鋁（TiAl）、碳化鈦鋁（TiAlC）、鉭鋁（TaAl）、碳化鉭鋁（TaAlC）或前述之組合。閘極金屬填充層135可包括合適的導電材料，例如鎢（W）、鈦（Ti）、銀（Ag）、銣（Ru）、鉬（Mo）、銅（Cu）、鈷（Co）、鋁（Al）、銥（Ir）、鎳（Ni）、金屬合金及前述之組合。閘極間隔物114與內間隔物142可形成閘極結構112的側壁。閘極間隔物114與內間隔物142可各包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、低介電常數材料及前述之組合。
半導體裝置100可更包括蝕刻停止層（etch stop layer, ESL）116、層間介電層118與淺溝槽隔離（shallow trench isolation, STI）區138。蝕刻停止層116可包括絕緣材料，例如氧化矽與氧化矽鍺。層間介電層118可設置於蝕刻停止層116上且可包括絕緣材料。淺溝槽隔離區138可提供場效電晶體102A至102D之間的電性隔離且可包括介電材料。半導體裝置100及其元件（例如，鰭片結構108、閘極結構112、磊晶鰭片區110、內間隔物142、閘極間隔物114以及∕或淺溝槽隔離區138）的剖面形狀僅為例示性的而並非用以作為限制。
根據一些實施例，參照第1G至1J圖描述具有場效電晶體102A*至102D*的半導體裝置100*。除非另有說明，否則使用相同註記對第1A至1J圖中的元件所作的討論可彼此相互應用。第1G圖是根據一些實施例，繪示出半導體裝置100*的等角視圖。根據各種實施例，如第1H至1J圖所示，半導體裝置100*沿著第1G圖的線段A-A可具有不同剖面圖。場效電晶體102A*至102D*可為n型、p型或前述之組合。除非另有說明，否則使用相同註記對場效電晶體102A*至102D*的元件所作的討論可彼此相互應用。
場效電晶體102A*至102D*可包括沿著X軸延伸的鰭片結構108*、沿著Y軸延伸的閘極結構112、磊晶鰭片區110*與閘極間隔物114。在一些實施例中，如第1H至1J圖所示，場效電晶體102A*至102D*可透過介電隔離結構125彼此電性隔離。鰭片結構108*可具有磊晶成長於鰭片基座108A上的超晶格結構108D與塊狀結構108C。超晶格結構108D位於閘極結構112以下的部分可形成場效電晶體102A*與102C*的奈米結構通道區108D，且塊狀結構108C位於閘極結構112以下的部份可形成場效電晶體102B*的塊狀通道區108C。超晶格結構108D可包括以交替組態堆疊的奈米結構層123、124。除非另有說明，否則對奈米結構層121、122的材料與尺寸所作的討論可應用至奈米結構層123、124。
參照第1H至1I圖，奈米結構層123、124可與塊狀結構108C形成個別的異質或同質磊晶界面123E、124E。在一些實施例中，磊晶界面123E、124E可兩者皆為異質界面，或可磊晶界面123E、124E的其中一者為異質界面而另一者為同質界面。
如第1H至1I圖所示，異質界面124E可形成具有曲面界面輪廓，以減少塊狀結構108C與奈米結構層124材料之間的晶格不匹配所誘發的界面應力。曲面界面輪廓使得具有不同型態通道區（例如，奈米結構通道區123、124與塊狀通道區108C）的場效電晶體得以在不犧牲半導體裝置100*的裝置性能的情況下形成於相同鰭片結構108*上。在一些實施例中，當奈米結構層124材料的晶格常數大於或小於塊狀結構108C材料的晶格常數時，可形成曲面界面輪廓使其分別彎曲朝向奈米結構層124（如第1H圖所示），或彎曲遠離塊狀結構108C（未繪示）。同樣地，異質磊晶界面123E可具有曲面界面輪廓（未繪示）。
如第1H、1I圖所示，同質界面123E可形成具有實質上線性的輪廓。在一些實施例中，同質界面123也可具有與以上所討論的異質界面相似的曲面界面輪廓。當奈米結構層123與塊狀結構108C具有不同的材料，但奈米結構層123材料的晶格常數等於或實質上等於塊狀結構108C材料的晶格常數時，可形成同質界面123E。當奈米結構層123與塊狀結構108C具有相同材料時，也可形成同質界面123E。同樣地，同質磊晶界面124E可具有非曲面的輪廓（未繪示）。
在一些實施例中，一或多個磊晶界面123E、124E可分別具有鈍化層123P、124P。鈍化層123P、124P可分別為形成於磊晶界面123E、124E的自組裝單層。在一些實施例中，鈍化層123P、124P可包括奈米結構層123、124材料的鹵化物、氧化物、氮化物、碳化物或前述之組合。鈍化層123P、124P可減少在異質界面123E、124E中的雜質濃度至小於約2原子百分比（例如，約0.01原子百分比至約1.9原子百分比）。鈍化層123P、124P可彼此相同或彼此不同。
磊晶鰭片區110*可具有半導體材料，且可為場效電晶體102A*至102D*的源極∕汲極區。除非另有說明，否則對磊晶鰭片區110材料所作的討論可應用至磊晶鰭片區110*。與磊晶鰭片區110不同，磊晶鰭片區110*磊晶成長圍繞超晶格結構108D與塊狀結構108C。參照第1I圖，在一些實施例中，場效電晶體102A*與102C*可為全繞式閘極電晶體，其具有以閘極結構112與內間隔物結構142取代的奈米結構通道區124。
參照第1J圖，在一些實施例中，鰭片結構108*可具有磊晶成長於鰭片基座108A上的塊狀結構108F，而非超晶格結構108D。塊狀結構108F位於閘極結構112以下的部分可形成場效電晶體102A*與102C*的塊狀通道區108F，且可包括與塊狀結構108C不同的半導體材料。磊晶鰭片區110*可磊晶成長圍繞超晶格結構108F與塊狀結構108C。
如第1J圖所示，塊狀結構108F可形成具有曲面界面輪廓的異質界面108FE，以減少塊狀結構108F與塊狀結構108C材料之間的晶格不匹配所誘發的界面應力。在一些實施例中，當塊狀結構108F材料的晶格常數大於或小於塊狀結構108C材料的晶格常數時，可形成曲面界面輪廓使其分別彎曲朝向塊狀結構108F（第1J圖中所示）或彎曲遠離塊狀結構108F（未繪示）。鈍化層108FP可為自組裝單層，且可包括塊狀結構108F材料的鹵化物、氧化物、氮化物、碳化物或前述之組合。鈍化層108FP與108P可彼此相似或彼此不同。鈍化層108FP可減少異質界面108FE中的雜質濃度至約小於2原子百分比（例如，約0.01原子百分比至約1.9原子百分比）。
第2圖是根據一些實施例的半導體裝置100的製造範例方法200流程圖。出於說明目的，第2圖中所示的操作步驟將參照第3A至3B圖、第4A至4B圖、第5A至5B圖、第6A至6B圖、第7A至7B圖與第8A至8B圖所示之製造半導體裝置100的範例製程而進行描述。第3A、4A、5A、6A、7A與8A圖是根據一些實施例，在製造半導體裝置100的各種階段沿著第1A圖的線段A-A的剖面圖，其中半導體裝置100具有第1B圖的剖面圖。第3B、4B、5B、6B、7B與8B是根據一些實施例，在製造半導體裝置100的各種階段沿著第1A圖的線段A-A的剖面圖，其中半導體裝置100具有第1E圖的剖面圖。操作步驟可以不同的順序進行，或可取決於特定應用而不進行。應注意的是，方法200可能不會產生完整的半導體裝置100。因此，應能理解，可於方法200之前、期間及之後提供額外的製程，且一些其他的製程於本文可僅簡短描述。第3A至3B圖、第4A至4B圖、第5A至5B圖、第6A至6B圖、第7A至7B圖與第8A至8B圖中的元件使用與上述第1A至1F圖中的元件相同的註記來進行描述。
操作205中，於基板上形成鰭片結構，且於鰭片結構上形成多晶矽閘極結構。例如，如第3A、3B圖所示，鰭片結構108可形成於基板106上，且具有閘極間隔物114形成於其側壁上的多晶矽閘極結構312可形成於鰭片結構108上。多晶矽閘極結構312可包括多晶矽層340與硬遮罩層342。在後續處理時，可利用閘極取代製程取代多晶矽閘極結構312以形成閘極結構112。
鰭片結構108的形成製程可包括下述的依序操作步驟：(i)於基板106上磊晶成長堆疊膜層（未繪示）或塊狀膜層（未繪示），以及(ii)透過圖案化的硬遮罩層（未繪示）蝕刻堆疊膜層或塊狀膜層以於鰭片基座108A上形成超晶格結構108B（如第3A圖所示）或於鰭片基座108A上形成塊狀結構108C（如第3B圖所示），其中圖案化的硬遮罩層形成於堆疊膜層或塊狀膜層上。超晶格結構108B可包括以交替組態排列的奈米結構層121、122。堆疊膜層或塊狀膜層的蝕刻可包括乾式蝕刻、濕式蝕刻或前述之組合。形成鰭片結構108之後，可於超晶格結構108B（如第3A圖所示）或塊狀結構108C（如第3B圖所示）上形成多晶矽閘極結構312。
參照第2圖，操作210中，於鰭片結構之中形成源極∕汲極開口。例如，如第4A、4B圖所示，可於鰭片結構108之中形成源極∕汲極開口410。源極∕汲極開口410的第一部分可形成於鰭片基座108A之中（如第4A、4B圖所示），且源極∕汲極開口410的第二部分可形成於超晶格結構108B（如第4A圖所示）或塊狀結構108C（如第4B圖所示）之中。
源極∕汲極開口410的形成製程可包括蝕刻超晶格結構108B（如第3A圖所示）或塊狀結構108C（如第3B圖所示）以及鰭片基座108B並未位於閘極結構312之下的部分，以形成如第4A或4B圖的結構。蝕刻可包括乾式非等向性蝕刻製程，其包括使用具有含氟氣體（例如，CF4 、CF3 Br及∕或C2 F6 ）、含氯氣體（例如，Cl2 、CHCl3 、CCl4 及∕或HCl）、含溴氣體（例如，HBr）或前述之組合的蝕刻劑。可於介於約50W至約300W之間的射頻功率 、介於約50mTorr至約500Torr之間的壓力以及介於約25℃至約60℃之間的溫度之下進行乾式非等向性蝕刻製程。選擇蝕刻劑與蝕刻製程參數以實現超晶格結構108B（如第4A圖所示）或塊狀結構108C（如第4B圖所示）實質上為線性的側壁輪廓，以及第4A、4B圖中所示鰭片基座108A錐形的側壁輪廓。選擇一或多種蝕刻劑，使得鰭片基座108A對超晶格結構108B的蝕刻選擇性或鰭片基座108A對塊裝結構108C的蝕刻選擇性小於約2（例如，約1.5、約1或約0.5）。
參照第2圖，操作215中，修飾鰭片結構的側壁輪廓。例如，如第5A、5B圖所示，可基於結構特性（例如，晶格常數）及∕或於後續製程中形成於源極∕汲極開口410中的磊晶鰭片區110的材料組成來修飾鰭片結構108的側壁輪廓。在一些實施例中，可修飾奈米結構層122的側壁122S或塊狀結構108C的側壁108CS，使得如第4A、4B圖所示實質上為線性的輪廓成為如第5A、5B圖所示的曲面輪廓。如以上參照第1B至1E圖所作的討論，當後續形成於源極∕汲極開口410中的磊晶鰭片區110具有與奈米結構層122或塊狀結構108C不同的材料，可修飾側壁122S或108CS以減少界面應力。
側壁122S或108CS的修飾製程可包括對第4A或4B圖的結構進行乾式蝕刻製程或濕式蝕刻製程。乾式蝕刻製程可包括對第4A或4B圖的結構導入具有含鹵素氣體（例如，HF、F2 、NF3 、CF4 、HCl、Cl2 、HBr及∕或HI）的蝕刻劑544。可於介於約1W至約300W之間的射頻功率、介於約5Torr至約20Torr之間的壓力以及約100℃至約600℃之間的溫度之下進行乾式蝕刻製程。濕式蝕刻製程可包括在約20℃至約100℃之間的溫度之下，對第4A或4B圖的結構導入具有四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）、氫氧化鉀（KOH）溶液、HCl、HF、HBr、HI或前述之組合的蝕刻劑544。
在一些實施例中，側壁122S或108CS的修飾製程可包括進行氧化製程，並接著對第4A或4B圖的結構進行濕式蝕刻製程。氧化製程可包括將第4A或4B圖的結構曝露至氧化環境（oxidizing ambient）之下，氧化環境包括臭氧（O3 ）、過氧化氫（H2 O2 ）、硝酸（HNO3 ）與水。氧化製程之後，可於第4A或4B圖的鰭片結構108露出的表面（例如，側壁121S、122S與108S或側壁108CS與108S）上形成氧化物層（未繪示）。可於後續的濕式蝕刻製程時蝕刻側壁122S或108S上的氧化物層。濕式蝕刻製程可包括在約20℃至約100℃之間的溫度之下，對第4A或4B圖的結構導入具有HF、NH4 F、或氫氧化銨、過氧化氫及水的混合物的蝕刻劑544。
在一些實施例中，當奈米結構層122或塊狀結構108C的晶格常數大於後續形成的磊晶鰭片區110的晶格常數時，可修飾側壁122S或108CS以使其彎曲朝向奈米結構層122（如第5A圖所示）或塊狀結構108C（如第5B圖所示）。為了達到此曲率方向，選擇修飾製程中所使用的一或多種蝕刻劑，使得奈米結構層122具有高於奈米結構層121與鰭片基座108A的蝕刻選擇性，或使得塊狀結構108C具有高於鰭片基座108A的蝕刻選擇性。奈米結構層122對奈米結構層121及鰭片基座108A的蝕刻選擇性，或塊狀結構108C對鰭片基座108A的蝕刻選擇性大於約10（例如，約11、約15或約20）。
在一些實施例中，如第1C圖所示，當奈米結構層122的晶格常數小於磊晶鰭片區110的晶格常數時，可修飾側壁122S使其彎曲遠離奈米結構層122。為了達到此曲率方向，選擇修飾製程中所使用的一或多種蝕刻劑，使得奈米結構層121具有高於奈米結構層122的蝕刻選擇性。奈米結構層121對奈米結構層122的蝕刻選擇性大於約2至約10。
在一些實施例中，當具有與奈米結構層121不同材料的磊晶鰭片區110後續形成於源極∕汲極開口410之中時，可蝕刻側壁121S使其具有與側壁122S相似的曲面輪廓（未繪示於第5A圖中）。可在蝕刻側壁122S之前、之後或實質上同時進行蝕刻製程。若側壁121S是在側壁122S之前或之後蝕刻，蝕刻側壁121S所使用的一或多種蝕刻劑對於奈米結構層121、122可具有不同的蝕刻選擇性，且若實質上同時蝕刻側壁121S、122S，蝕刻側壁121S所使用的一或多種蝕刻劑對於奈米結構層121、122可具有相似的蝕刻選擇性。
參照第2圖，操作220中，於鰭片結構修飾的側壁上形成鈍化層。例如，如第6A圖所示，鈍化層108P、121P與122P可沉積於個別的側壁108S、121S與122S上，或如第6B圖所示，鈍化層108P與108CP可形成於個別的側壁108S與108CS上。在一些實施例中，若於操作215中進行氧化製程，鈍化層121P與108P可沉積於氧化物層（未繪示）上，或鈍化層121P與108P可包括氧化物層。
在一些實施例中，鈍化層108P、121P與122P的沉積製程或鈍化層108P、108CP的形成製程可包括將修飾製程的副產物646與第5A或5B圖的結構反應。在一些實施例中，鈍化層108P、121P與122P的沉積製程或鈍化層108P、108CP的沉積製程可包括對第5A或5B圖的結構導入一或多種鈍化氣體646。鈍化氣體646可包括含碳鈍化氣體（例如，三氟甲烷（CHF3 ）、八氟環丁烷（C4 F8 ）或四氟化碳（CF4 ））或含氮鈍化氣體（例如，氨（NH3 ）、一氧化二氮（N2 O）或氮氣（N2 ））。鈍化層108P、121P與122P的沉積速率與厚度可彼此相似或彼此不同。同樣地，鈍化層108P與108CP的沉積速率與厚度可彼此相似或彼此不同。鈍化層108P、121P與122P可防止原子從側壁108S、121S與122S遷移而出，進而導致彼此相互汙染。同樣地，鈍化層108P與108CP可防止原子從側壁108S與108CS遷移而出，進而導致彼此相互汙染。在後續形成磊晶鰭片區110的磊晶沉積溫度上升時，可能會發生原子從側壁遷移而出的情況。
參照第2圖，操作225中，於源極∕汲極開口之中形成磊晶鰭片區。例如，如第7A、7B圖所示，可於源極∕汲極開口410之中形成磊晶鰭片區110。在一些實施例中，可利用化學氣相沉積（chemical vapor deposition, CVD）製程、分子束磊晶（molecular beam epitaxy, MBE）製程或任何合適的磊晶製程成長磊晶鰭片區110。在一些實施例中，可利用磊晶沉積∕部分蝕刻製程成長磊晶鰭片區110，其中至少重複一次磊晶沉積∕部分蝕刻製程。
如第7A、7B圖所示，成長磊晶鰭片區110時，可薄化鈍化層108P、121P與122P或鈍化層108P與108CP。形成磊晶鰭片區110之後，鈍化層108P、121P與122P或鈍化層108P與108CP保留於第7A或7B圖結構上的厚度可小於形成磊晶鰭片區110之前鈍化層108P、121P與122P或鈍化層108P與108CP位於第6A或6B圖結構上的厚度。形成磊晶鰭片區110之後，如第8A、8B圖所示，可形成蝕刻停止層116與層間介電質118。
參照第2圖，操作230中，以金屬閘極結構取代多晶矽閘極結構。例如，如第8A、8B圖所示，可利用金屬閘極結構112取代多晶矽閘極結構312。利用金屬閘極結構112取代多晶矽閘極結構312的製程可包括下述的依序操作步驟：(i)蝕刻多晶矽閘極結構312以形成閘極開口（未繪示）；(ii)於閘極開口之中沉積界面氧化物層127；(iii)於界面氧化物層127上沉積高介電常數閘極介電層128的材料層；(iv) 於高介電常數閘極介電層128的材料層上沉積功函數金屬層132的材料層；(v)於功函數金屬層132的材料層上沉積閘極金屬填充層135的材料層；以及(vi)化學機械平坦化高介電常數閘極介電層128、功函數金屬層132與閘極金屬填充層135的材料層以形成第8A或8B圖的結構。在一些實施例中，利用金屬閘極結構112取代多晶矽閘極結構312的製程可包括在蝕刻多晶矽閘極結構312以形成閘極開口的操作步驟以及於閘極開口之中沉積界面氧化物層127的操作步驟之間，蝕刻奈米結構層122以形成參照第1D圖所述的全繞式閘極結構。
第9圖是根據一些實施例的製造半導體裝置100*範例方法900的流程圖。出於說明目的，第9圖所示的操作步驟將參照第10A至10B圖、第11A至11B圖、第12A至12B圖、第13A至13B圖、第14A至14B圖、第15A至15B圖、第16A至16B圖與第17A至17B圖所示之製造半導體裝置100*的範例製程而進行描述。第10A、11A、12A、13A、14A、15A、16A與17A圖是根據一些實施例，在製造半導體裝置100*的各種階段沿著第1G圖的線段A-A的剖面圖，其中半導體裝置100*具有第1H圖的剖面圖。第10B、11B、12B、13B、14B、15B、16B與17B圖是根據一些實施例，在製造半導體裝置100*的各種階段沿著第1G圖的線段A-A的剖面圖，其中半導體裝置100*具有第1J圖的剖面圖。操作步驟可以不同的順序進行，或可取決於特定應用而不進行。應注意的是，方法900可能不會產生完整的半導體裝置100*。因此，應能理解，可於方法900之前、期間及之後提供額外的製程，且一些其他的製程於本文可僅簡短描述。第10A至10B圖、第11A至11B圖、第12A至12B圖、第13A至13B圖、第14A至14B圖、第15A至15B圖、第16A至16B圖與第17A至17B圖中的元件使用與第1A至1J圖中的元件相同的註記來進行描述。
操作905中，於基板上形成鰭片結構。例如，如第10A、10B圖所示，可於基板106上形成鰭片結構108*。鰭片結構108*的形成製程可包括下述的依序操作步驟：(i)於基板106上磊晶成長堆疊膜層（未繪示）或塊狀膜層（未繪示）；以及(ii)透過圖案化的硬遮罩層（未繪示）蝕刻堆疊膜層或塊狀膜層以於鰭片基座108A上形成超晶格結構108D（如第10A圖所示），或於鰭片基座108A形成塊狀結構108F（如第10B圖所示），其中圖案化的硬遮罩層形成於堆疊膜層或塊狀膜層上。超晶格結構108D可包括以交替組態排列的奈米結構層123、124。堆疊膜層或塊狀膜層的蝕刻可包括乾式蝕刻、濕式蝕刻或前述之組合。
參照第9圖，操作910中，於鰭片結構之中形成溝槽。例如，如第11A、11B圖所示，溝槽1152可形成於鰭片結構108*之中。溝槽1152的第一部分可形成於鰭片基座108A之中（如第11A、11B圖所示），且溝槽1152的第二部分可形成於超晶格結構108D之中（如第11A圖所示）或塊狀結構108F之中（如第11B圖所示）。溝槽1152的形成製程可包括下述的依序操作步驟：(i)沉積第10A、10B圖所示的硬遮罩層1048；(ii)圖案化第10A、10B圖所示位於硬遮罩層1048上的光阻層1050；以及(iii)蝕刻硬遮罩層1048、超晶格結構108D（如第11A圖所示）或塊狀結構108F（如第11B圖所示）及鰭片基座108A並未位於圖案化的光阻層1050之下的部分。蝕刻製程可與參照第4A、4B圖所述源極∕汲極開口410的形成製程中所使用的蝕刻製程相似。選擇蝕刻製程的一或多種蝕刻劑，使得鰭片基座108A對超晶格結構108D的蝕刻選擇性或鰭片基座108A對塊狀結構108F的蝕刻選擇性小於約2（例如，約1.5、約1或約0.5）。
參照第9圖，操作915中，修飾鰭片結構面向溝槽的側壁輪廓。例如，如第12A、12B圖所示，可基於結構特性（例如，晶格常數）及∕或於後續製程中形成於溝槽1152中的塊狀結構108F的材料組成來修飾鰭片結構108*面向溝槽1152的側壁輪廓。在一些實施例中，可修飾奈米結構層124的側壁124S或塊狀結構108F的側壁108FS，使得如第11A、11B圖所示實質上為線性的輪廓成為如第12A、12B圖所示的曲面輪廓。
側壁124S或108FS的修飾製程可包括對第11A或11B圖的結構進行乾式蝕刻製程、濕式蝕刻製程，或者是氧化製程並接著濕式蝕刻製程。蝕刻與氧化製程可與參照第4A-4B、5A-5B圖所述側壁122S或108CS的修飾製程中所使用的蝕刻與氧化製程相似。乾式或濕式蝕刻製程可包括對第11A或11B圖的結構導入蝕刻劑544。針對奈米結構層121、122或塊狀結構108C對第5A、5B圖的鰭片基座108A的蝕刻選擇性所作的討論可分別應用至奈米結構層123、124或塊狀結構108F。氧化製程可包括將第11A、11B圖的結構曝露至氧化製程的氧化環境。氧化製程之後，可於第11A、11B圖的鰭片結構108*露出的表面（例如，側壁123S、124S與108S或側壁108FS與108S）上形成氧化物層（未繪示）。可於後續濕式蝕刻製程時，蝕刻側壁124S或108FS上的氧化物層。
在一些實施例中，當奈米結構層124的晶格常數與後續形成的磊晶塊狀結構108C的晶格常數相似時，可修飾側壁124S使其彎曲遠離奈米結構層124（未繪示）。為了達到此曲率方向，選擇修飾製程中所使用的一或多種蝕刻劑，使得奈米結構層123具有高於奈米結構層124的蝕刻選擇性。奈米結構層123對奈米結構層124的蝕刻選擇性大於約2至約10。
在一些實施例中，當具有與奈米結構層123不同材料的磊晶塊狀結構108C後續形成於溝槽1152之中時，可蝕刻側壁123S使其具有與側壁124S相似的曲面輪廓（未繪示）。可在蝕刻側壁124S之前、之後或實質上同時進行蝕刻製程。若側壁123S是在側壁124S之前或之後蝕刻，蝕刻側壁123S所使用的一或多種蝕刻劑對於奈米結構層123、124可具有不同的蝕刻選擇性，且若實質上同時蝕刻側壁123S、1224，蝕刻側壁123S所使用的一或多種蝕刻劑對於奈米結構層123、124可具有相似的蝕刻選擇性。
參照第9圖，操作920中，於鰭片結構修飾的側壁上形成鈍化層。例如，如第13A圖所示，鈍化層108P、123P與124P可沉積於個別的側壁108S、123S與124S上，或如第14B圖所示，鈍化層108P與108FP可形成於個別的側壁108S與108FS上。在一些實施例中，若於操作915中進行氧化製程，鈍化層123P與108P可沉積於氧化物層上（未繪示），或鈍化層123P與108P可包括氧化物層。
在一些實施例中，鈍化層108P、123P與124P的沉積製程或鈍化層108P與108FP的形成製程可包括將修飾製程的副產物646與第12A或12B圖的結構反應。在一些實施例中，鈍化層108P、123P與124P的沉積製程或鈍化層108P、108FP的沉積製程可包括對第12A或12B圖的結構導入一或多種鈍化氣體646。鈍化層108P、123P與124P的沉積速率與厚度可彼此相似或彼此不同。同樣地，鈍化層108P與108FP的沉積速率與厚度可彼此相似或彼此不同。
參照第9圖，操作925中，於溝槽之中形成磊晶塊狀結構。例如，如第14A、14B圖所示，可利用任何合適的製壘晶程於溝槽1152之中成長磊晶塊狀結構108C。如第14A圖所示，鰭片結構108*因此包括設置於鰭片基座108A上的超晶格結構108D與磊晶塊狀結構108C，或如第14B圖所示，可包括設置於鰭片基座108A上的磊晶塊狀結構108C與108F。形成磊晶塊狀結構108C之後，可對第14A或14B圖的結構進行化學機械平坦化，以移除硬遮罩層1048並如第15A、15B圖所示，使得磊晶塊狀結構108C與鰭片結構108*的頂表面共平面。在一些實施例中，可在操作920中形成鈍化層之後以及形成磊晶塊狀結構108C之前，藉由蝕刻將硬遮罩層1048移除。
如第14A、14B圖所示，成長磊晶塊狀結構108C時，可薄化鈍化層108P、123P與124P或鈍化層108P與108FP。形成磊晶塊狀結構108C之後，鈍化層108P、123P與124P或鈍化層108P與108FP保留於第14A或14B圖結構上的厚度可小於形成磊晶塊狀結構108C之前鈍化層108P、123P與124P或鈍化層108P與108FP位於第13A或13B圖結構上的厚度。
參照第9圖，操作930中，於鰭片結構上形成多晶矽閘極結構與閘極間隔物。例如，如第15A、15B圖所示，具有多晶矽層340與硬遮罩層342的多晶矽閘極結構312以及位於多晶矽閘極結構312側壁上的閘極間隔物114可形成於鰭片結構108*上。
參照第9圖，操作935中，於鰭片結構上形成磊晶鰭片區。例如，如第16A、16B圖所示，磊晶鰭片區110*可形成於鰭片結構108*並未被多晶矽閘極結構312與閘極間隔物114所覆蓋的部分上。如第17A、17B圖所示，形成磊晶鰭片區110*之後，可形成蝕刻停止層116與層間介電質118。
參照第9圖，操作940中，以金屬閘極結構取代多晶矽閘極結構。例如，如第17A、17B圖所示，可如參照第8A、8B圖所述，利用金屬閘極結構112取代多晶矽閘極結構312。
在一些實施例中，方法900的操作930之後可接著進行方法200的操作210至225，以形成具有第1F圖剖面圖的半導體裝置100。例如，如第18A至18F圖所示，可對第15A圖的結構進行參照第4A-4B、5A-5B、6A-6B、7A-7B與8A-8B圖所述的操作210至225以形成第1F圖的結構。
參照第18A圖，可對第15A圖的結構進行與參照第4A、4B圖所述的操作210相似的操作步驟以形成源極∕汲極開口410。參照第18B圖，可對第18A圖的結構進行與參照第5A、5B圖所述的操作215相似的操作步驟，以將第18A圖所示的側壁122S與108CS實質上為線性的輪廓修飾為第18B圖所示的曲面輪廓。蝕刻側壁122S與108CS所使用的蝕刻劑544對奈米結構層122與塊狀結構108C可具有相似的蝕刻選擇性，且對奈米結構層122與塊狀結構108C可具有高於鰭片基座108A的蝕刻選擇性。參照第18C圖，可對第18B圖的結構進行與參照第6A、6B圖所述的操作220相似的操作步驟，以於個別側壁108S、108CS、121S與122S上形成鈍化層108P、108CP、121P與122P。參照第18D圖，可對第18C圖的結構進行與參照第7A、7B圖所述的操作225相似的操作步驟以形成磊晶鰭片區110。參照第18E圖，可對第18D圖的結構進行與第8A、8B圖所述的操作230相似的操作步驟，以利用金屬閘極結構112取代多晶矽閘極結構312。
本發明實施例提供範例結構與方法，以減少形成於基板上場效電晶體（例如，場效電晶體102A至102D）中的異質磊晶界面（例如，界面122E或108CE）中應力誘發的缺陷。異質磊晶界面可位於於場效電晶體的通道區（例如，奈米結構通道區122）與磊晶源極∕汲極區（例如，磊晶鰭片區110）之間，以及∕或可位於基板上彼此鄰近形成的不同場效電晶體的磊晶區（例如，磊晶超晶格結構108D與塊狀結構108C）之間。範例結構與方法也可減少在異質磊晶界面的雜質誘發缺陷。
在範例方法中，在形成磊晶區之前，選擇性地修飾與場效電晶體磊晶區形成異質磊晶界面的通道區、基板的表面及∕或任何其他表面。修飾的表面可減少界面應力以及∕或減少磊晶區材料與其上成長有磊晶區的表面的材料之間的原子遷移。在一些實施例中，可選擇性地修飾（例如，蝕刻）這些表面以於磊晶區與修飾的表面之間提供曲面界面輪廓。與形成不具有曲面界面輪廓的異質磊晶界面相比，曲面界面輪廓可減少約50%至約80%之間的界面應力。在一些實施例中，可選擇性地修飾（例如，蝕刻）這些表面使其具有阻擋層，以於磊晶成長製程時防止或減少磊晶區與修飾的表面之間的原子遷移。與不形成阻擋層進行磊晶成長製程相比，阻擋層可減少約50%至約90%在磊晶區中以及∕或在異質磊晶界面因原子遷移所造成的雜質。
在一些實施例中，半導體裝置包括基板與鰭片結構，鰭片結構具有設置於基板上的鰭片基座以及設置於鰭片基座上的超晶格結構。超晶格結構包括具有第一晶格常數的第一層以及具有第二晶格常數的第二層。第一晶格常數與第二晶格常數彼此不同。半導體裝置更包括磊晶源極∕汲極區以及閘極結構，源極∕汲極區設置於鰭片基座上且鄰近於超晶格結構，且閘極結構設置於超晶格結構上。磊晶源極∕汲極區包括具有第三晶格常數的第三層，第三晶格常數與第一晶格常數不同。第一層與磊晶源極∕汲極區之間的第一界面具有曲面輪廓，且鰭片基座與磊晶源極∕汲極區之間的第二界面具有錐形輪廓。在一些實施例中，第一晶格常數大於第三晶格常數，且曲面輪廓具有朝向第一層的曲率。在一些實施例中，第三晶格常數大於第一晶格常數，且曲面輪廓具有朝向磊晶源極∕汲極區的曲率。在一些實施例中，第二層與磊晶源極∕汲極區具有相同材料，且第二層與磊晶源極∕汲極區之間的第三界面具有實質上線性的輪廓。在一些實施例中，第二晶格常數與第三晶格常數彼此不同，且第二層與磊晶源極∕汲極區之間的第三界面具有曲面輪廓。在一些實施例中，半導體裝置更包括鈍化層，其設置於第一層與磊晶源極∕汲極區之間的第一界面，且鈍化層包括第一層材料的氧化物、氮化物、鹵化物或碳化物。在一些實施例中，半導體裝置更包括第一鈍化層、第二鈍化層與第三鈍化層，第一鈍化層設置於第一層與磊晶源極∕汲極區之間的第一界面，第二鈍化層設置於其片基座與磊晶源極∕汲極區之間的第二界面，第三鈍化層設置於第二層與磊晶源極∕汲極區之間的第三界面，且第一鈍化層、第二鈍化層與第三鈍化層彼此不同。
在一些實施例中，半導體裝置包括基板以及鰭片結構，鰭片結構具有設置於基板上的鰭片基座、設置於鰭片基座上的第一超晶格結構與第二超晶格結構以及設置於鰭片基座上第一超晶格結構與第二超晶格結構之間的磊晶塊狀結構。第一超晶格結構與第二超晶格結構各包括具有第一晶格常數的第一層以及具有第二晶格常數的第二層。第一晶格常數與第二晶格常數彼此不同。磊晶塊狀結構包括具有第三晶格常數的第三層，第三晶格常數與第一晶格常數不同。磊晶塊狀結構與第一超晶格結構及第二超晶格結構的第一層之間的第一界面具有曲面輪廓。半導體裝置更包括閘極結構以及磊晶源極∕汲極區，閘極結構圍繞第一超晶格結構、第二超晶格結構與磊晶塊狀結構，且磊晶源極∕汲極區圍繞第一超晶格結構、第二超晶格結構與磊晶塊狀結構未被閘極結構圍繞的部分。在一些實施例中，第一晶格常數大於第三晶格常數，且曲面輪廓具有朝向第一超晶格結構與第二超晶格結構的第一層的曲率。在一些實施例中，第三晶格常數大於第一晶格常數，且曲面輪廓具有朝向磊晶塊狀結構的曲率。在一些實施例中，第一超晶格結構與第二超晶格結構的第二層與磊晶塊狀結構具有相同材料，且磊晶塊狀結構與第二層之間的第二界面具有實質上線性的輪廓。在一些實施例中，第二晶格常數與第三晶格常數彼此不同，且磊晶塊狀結構與第一超晶格結構及第二超晶格結構的第二層之間的第二界面具有曲面輪廓。在一些實施例中，鰭片基座與磊晶塊狀結構之間的第三界面具有錐形輪廓。在一些實施例中，半導體裝置更包括設置於第一界面的鈍化層，鈍化層包括第一超晶格結構與第二超晶格結構的第一層材料的氧化物、氮化物、鹵化物或碳化物。
在一些實施例中，半導體裝置的製造方法包括於基板上形成具有鰭片基座的鰭片結構，且於鰭片基座上形成超晶格結構。超晶格結構包括具有第一晶格常數的第一層與具有第二晶格常數的第二層，且第一晶格常數與第二晶格常數彼此不同。半導體裝置的製造方法更包括於鰭片結構上形成多晶矽閘極結構，以及在鰭片結構未被多晶矽閘極結構所覆蓋的一部分之中形成源極∕汲極開口。第一層、第二層與鰭片基座的第一表面、第二表面與第三表面於源極∕汲極開口之中露出。半導體裝置的製造方法更包括：修飾第一層的第一表面，以彎曲第一表面的輪廓；於第一表面、第二表面與第三表面上分別沉積第一鈍化層、第二鈍化層與第三鈍化層；於源極∕汲極開口之中形成磊晶源極∕汲極區；以及以金屬閘極結構取代多晶矽閘極結構。第一鈍化層、第二鈍化層與第三鈍化層彼此不同。在一些實施例中，修飾第一層的第一表面的步驟包括以蝕刻劑蝕刻第一表面，蝕刻劑對於第一層比對於第二層及鰭片基座有更高的蝕刻選擇性。在一些實施例中，修飾第一層的第一表面的步驟包括以蝕刻劑蝕刻第一表面，蝕刻劑對於第二層比對於第一層有更高的蝕刻選擇性。在一些實施例中，修飾第一層的第一表面的步驟包括氧化第一表面、第二表面與第三表面，且以蝕刻劑蝕刻第一表面，蝕刻劑對於第一層比對於第二層及鰭片基座有更高的蝕刻選擇性。在一些實施例中，沉積第一鈍化層的步驟包括沉積第一層材料的氧化物、氮化物、鹵化物或碳化物。在一些實施例中，半導體裝置的製造方法更包括修飾第二層的第二表面，以彎曲第二表面的輪廓。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100,100*:半導體裝置 102A,102A*,102B,102B*,102C,102C*,102D,102D*:場效電晶體 106:基板 108,108*:鰭片結構 108A:鰭片基座 108B,108D:超晶格結構 108C,108F:塊狀結構 108CE,108FE:異質界面 108CP,108FP,108P,121P,122P,123P,124P:鈍化層 108CS,108FS,108S,121S,122S,123S,124S:側壁 108E,121E,122E,123E,124E:磊晶界面 110,110*:磊晶鰭片區 112,112A,112B,112C:閘極結構 114:閘極間隔物 116:蝕刻停止層 118:層間介電質 121,122,123,124:奈米結構層 125:介電隔離結構 127:界面氧化物層 128:高介電常數閘極介電層 132:功函數金屬層 135:閘極金屬填充層 138:淺溝槽隔離區 142:內間隔物 200,900:方法 205,210,215,220,225,230,905,910,915,920,925,930,935,940:操作 312:多晶矽閘極結構 340:多晶矽層 342,1048:硬遮罩層 410:源極∕汲極開口 544:蝕刻劑 646:鈍化氣體 1050:光阻層 1152:溝槽 A-A:線段 D:距離 H:最高點 L:最低點
搭配所附圖式閱讀後續的詳細敘述將能更全面地理解本發明實施例的態樣。 第1A與1G圖是根據一些實施例，繪示出具有不同磊晶界面輪廓的半導體裝置的等角視圖。 第1B至1F及1H至1J圖是根據一些實施例，繪示出具有不同磊晶界面輪廓的半導體裝置的剖面圖。 第2圖是根據一些實施例的半導體裝置的製造方法流程圖，半導體裝置具有不同的磊晶界面輪廓。 第3A至3B圖、第4A至4B圖、第5A至5B圖、第6A至6B圖、第7A至7B圖與第8A至8B圖是根據一些實施例，繪示出在製造具有不同磊晶界面輪廓的半導體裝置中各種階段的剖面圖。 第9圖是根據一些實施例的半導體裝置的製造方法流程圖，半導體裝置具有不同的磊晶界面輪廓。 第10A至10B圖、第11A至11B圖、第12A至12B圖、第13A至13B圖、第14A至14B圖、第15A至15B圖、第16A至16B圖與第17A至17B圖是根據一些實施例，繪示出在製造具有不同磊晶界面輪廓的半導體裝置中各種階段的剖面圖。 第18A至18E圖是根據一些實施例，繪示出在製造具有不同型態的場效電晶體的半導體裝置中各種階段的剖面圖。
例示性實施例將參照所附圖式描述。在圖式中，類似的元件符號一般指的是相同、功能上相似以及∕或結構上相似的元件。
100:半導體裝置
102A,102B,102C,102D:場效電晶體
106:基板
108:鰭片結構
110:磊晶鰭片區
112:閘極結構
114:閘極間隔物
116:蝕刻停止層
118:層間介電層
138:淺溝槽隔離區
A-A:線段

Claims (13)

  1. 一種半導體裝置，包括：一基板；一鰭片結構，該鰭片結構包括設置於該基板上的一鰭片基座以及設置於該鰭片基座上的一超晶格結構，其中該超晶格結構包括具有一第一晶格常數的一第一層以及具有一第二晶格常數的一第二層，且其中該第一晶格常數與該第二晶格常數彼此不同；一磊晶源極/汲極區，設置於該鰭片基座上且鄰近於該超晶格結構，其中該磊晶源極/汲極區包括具有一第三晶格常數的一第三層，該第三晶格常數與該第一晶格常數不同，其中該第一層與該磊晶源極/汲極區之間的一第一界面具有一曲面輪廓(curved profile)，其中該鰭片基座與該磊晶源極/汲極區之間的一第二界面具有一錐形(tapered)輪廓，且其中：該第一晶格常數大於該第三晶格常數，且該曲面輪廓具有朝向該第一層的一曲率(curvature)；或該第三晶格常數大於該第一晶格常數，且該曲面輪廓具有朝向該磊晶源極/汲極區的一曲率；以及一閘極結構，設置於該超晶格結構上。
  2. 如請求項1所述之半導體裝置，其中該第二層與該磊晶源極/汲極區具有一相同材料，且其中該第二層與該磊晶源極/汲極區之間的一第三界面具有一實質上線性的輪廓。
  3. 如請求項1所述之半導體裝置，其中該第二晶格常數與該第三晶格常數彼此不同，且其中該第二層與該磊晶源極/汲極區之間的一第三界面具有 一曲面輪廓。
  4. 如請求項1至3中任一項所述之半導體裝置，更包括一鈍化層，該鈍化層係設置於該第一層與該磊晶源極/汲極區之間的該第一界面，其中該鈍化層包括該第一層材料的氧化物、氮化物、鹵化物或碳化物。
  5. 如請求項1至3中任一項所述之半導體裝置，更包括：一第一鈍化層，設置於該第一層與該磊晶源極/汲極區之間的該第一界面；一第二鈍化層，設置於該鰭片基座與該磊晶源極/汲極區之間的該第二界面；以及一第三鈍化層，設置於該第二層與該磊晶源極/汲極區之間的一第三界面，其中該第一鈍化層、該第二鈍化層與該第三鈍化層彼此不同。
  6. 一種半導體裝置，包括：一基板；一鰭片結構，該鰭片結構包括：一鰭片基座，設置於該基板上；一第一超晶格結構與一第二超晶格結構，設置於該鰭片基座上，其中該第一超晶格結構與該第二超晶格結構各包括具有一第一晶格常數的一第一層以及具有一第二晶格常數的一第二層，且其中該第一晶格常數與該第二晶格常數彼此不同；以及一磊晶塊狀結構(epitaxial bulk structure)，設置於該鰭片基座上的該第一超晶格結構與該第二超晶格結構之間，其中該磊晶塊狀結構包括具有一第三晶格常數的一第三層，該第三晶格常數與該第一晶格常數不同，其中該磊晶塊狀結構與該第一超晶格結構及該第二超晶格結構的該些第一層之間的多個第一界面 具有多個曲面輪廓；多個閘極結構，該些閘極結構圍繞該第一超晶格結構、該第二超晶格結構與該磊晶塊狀結構；以及多個磊晶源極/汲極區，該些磊晶源極/汲極區圍繞該第一超晶格結構、該第二超晶格結構與該磊晶塊狀結構未被該些閘極結構圍繞的部分。
  7. 如請求項6所述之半導體裝置，其中該鰭片基座與該磊晶塊狀結構之間的一第三界面具有一錐形輪廓。
  8. 一種半導體裝置的製造方法，包括：於一基板上形成具有一鰭片基座的一鰭片結構，且於該鰭片基座上形成一超晶格結構，其中該超晶格結構包括具有一第一晶格常數的多個第一層與具有一第二晶格常數的多個第二層，且其中該第一晶格常數與該第二晶格常數彼此不同；於該鰭片結構上形成一多晶矽閘極結構；在該鰭片結構未被該多晶矽閘極結構所覆蓋的一部分之中形成一源極/汲極開口，其中該些第一層、該些第二層與該鰭片基座的第一表面、第二表面與第三表面於該源極/汲極開口之中露出；修飾該些第一層的第一表面，以彎曲第一表面的一輪廓；於第一表面、第二表面與第三表面上分別沉積第一鈍化層、第二鈍化層與第三鈍化層，其中第一鈍化層、第二鈍化層與第三鈍化層彼此不同；於該源極/汲極開口之中形成一磊晶源極/汲極區；以及以一金屬閘極結構取代該多晶矽閘極結構。
  9. 如請求項8所述之半導體裝置的製造方法，其中修飾該些第一層 的第一表面的步驟包括以一蝕刻劑蝕刻第一表面，該蝕刻劑對於該些第一層比對於該些第二層及該鰭片基座有更高的蝕刻選擇性。
  10. 如請求項8所述之半導體裝置的製造方法，其中修飾該些第一層的第一表面的步驟包括以一蝕刻劑蝕刻第一表面，該蝕刻劑對於該些第二層比對於該些第一層有更高的蝕刻選擇性。
  11. 如請求項8所述之半導體裝置的製造方法，其中修飾該些第一層的第一表面的步驟包括氧化第一表面、第二表面與第三表面，且以一蝕刻劑蝕刻第一表面，該蝕刻劑對於該些第一層比對於該些第二層及該鰭片基座有更高的蝕刻選擇性。
  12. 如請求項8至11中任一項所述之半導體裝置的製造方法，其中沉積第一鈍化層的步驟包括沉積該些第一層材料的氧化物、氮化物、鹵化物或碳化物。
  13. 如請求項8至11中任一項所述之半導體裝置的製造方法，更包括修飾該些第二層的第二表面，以彎曲第二表面的一輪廓。
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