CN117276343A - 半导体器件及其制造方法 - Google Patents

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CN117276343A CN202311106502.8A CN202311106502A CN117276343A CN 117276343 A CN117276343 A CN 117276343A CN 202311106502 A CN202311106502 A CN 202311106502A CN 117276343 A CN117276343 A CN 117276343A
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翁翊轩
邱子华
彭成毅
林家彬
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Abstract

根据本申请的实施例，公开了一种半导体器件和制造该半导体器件的方法。半导体器件包括：衬底；鳍状基底，设置在衬底上；纳米结构化沟道区，设置在鳍状基底的第一部分上；栅极结构，围绕纳米结构化沟道区；源极/漏极(S/D)区，设置在鳍状基底的第二部分上；以及隔离结构，设置在S/D区和鳍状基底的第二部分之间。隔离结构包括：未掺杂的半导体层，设置在鳍状基底的第二部分上；富硅介电层，设置在未掺杂的半导体层上；以及气体间隔件，设置在富硅介电层上。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能、和更低的成本的需求越来越大。为了满足这些需求，半导体行业持续缩小诸如金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管、和全环栅(GAA)FET的半导体器件的尺寸。这种规模化缩小增加了半导体制造工艺的复杂性。
发明内容
根据本申请的一个实施例，提供了一种半导体器件，包括：衬底；鳍状基底，设置在衬底上；纳米结构化沟道区，设置在鳍状基底的第一部分上；栅极结构，围绕纳米结构化沟道区；源极/漏极(S/D)区，设置在鳍状基底的第二部分上；以及隔离结构，设置在源极/漏极区和鳍状基底的第二部分之间。隔离结构包括：未掺杂的半导体层，设置在鳍状基底的第二部分上；富硅介电层，设置在未掺杂的半导体层上；以及气体间隔件，设置在富硅介电层上。
根据本申请的另一个实施例，提供了一种半导体器件，包括：衬底；鳍状基底，设置在衬底上；纳米结构化沟道区，设置在鳍状基底上；源极/漏极区，设置在鳍状基底上；未掺杂的半导体层，设置在鳍状基底和源极/漏极区之间；以及富硅介电层，设置在未掺杂的半导体层和源极/漏极区之间。
根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：在鳍状基底上以交替配置形成第一纳米结构化层和第二纳米结构化层的堆叠件；在第一纳米结构化层和第二纳米结构化层的堆叠件的第一部分上形成多晶硅结构；在未由多晶硅结构覆盖的第一纳米结构化层和第二纳米结构化层的堆叠件的第二部分中形成第一开口；在第一开口下面的鳍状基底的部分中形成第二开口；在第一纳米结构化层和第二纳米结构化层的堆叠件的第一部分中形成第三开口；沉积介电层，以填充第三开口；在第一开口中生长外延层；在第一开口中和外延层上形成富硅介电层；以及在第一开口中的第一纳米结构化层的侧壁上形成源极/漏极区。
本申请的实施例涉及半导体器件中的隔离结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。
图1A示出了根据一些实施例的具有隔离结构的半导体器件的轴侧图；
图1B和图1C示出了根据一些实施例的具有隔离结构的半导体器件的截面图；
图2是根据一些实施例的用于制造具有隔离结构的半导体器件的方法的流程图；
图3-图16示出了根据一些实施例的具有隔离结构的半导体器件在其制造工艺的各个阶段的截面图。
现在将参考附图描述说明性实施例。在附图中，相似的附图标记通常表示相同的、功能相似的、和/或结构相似的元件。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制本公开。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所使用的在第二部件上形成第一部件，意味着第一部件形成为与第二部件直接接触。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复本身并不指示所讨论的各种实施例和/或配置之间的关系。
为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
值得注意的是，说明书中对“一个实施例”、“一个实施例”、“一个示例性实施例”、“示例性”等的引用，指示了所描述的实施例可以包括特定的部件、结构、或者特性，但是每个实施例不是一定包括特定的特部件、结构、或者特性。而且，这样的短语不一定指代相同的实施例。另外，当结合实施例描述特定的部件、结构、或者特性时，无论是否明确描述，结合其他实施例来实现这种部件、结构、或者特性都在本领域技术人员的知识范围内。
应当理解的是，本文的措词或者术语是出于描述而非限制的目的，从而本说明书的术语或者措词将由相关(一些)领域的技术人员根据本文的教导进行解释。
在一些实施例中，术语“大约”和“基本上”可以指示给定数量的值，该给定数量的值在该值的5％内变化(例如该值的±1％、±2％、±3％、±4％、±5％)。这些值仅是示例，并不旨在进行限制。术语“大约”和“基本上”可以指的是如相关(一些)领域的技术人员根据本文的教导所解释的给定数量的值的百分比。
可以通过任何合适的方法对本文所公开的鳍状结构进行图案化。例如，可以使用一个或者多个光刻工艺，包括双重图案化或者多重图案化工艺，对鳍状结构进行图案化。双重图案化或者多重图案化工艺可以将光刻和自对准工艺相结合，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在衬底上方形成牺牲层，并且使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件来对鳍状结构进行图案化。
可以通过任何合适的方法对GAA晶体管结构进行图案化。例如，可以使用一个或者多个光刻工艺，包括双重图案化或者多重图案化工艺，对结构进行图案化。通常，双重图案化或者多重图案化工艺可以将光刻和自对准工艺相结合，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件来对GAA结构进行图案化。
GAA-FET可以包括设置在衬底上的鳍状基底、设置在鳍状基底上的纳米结构化沟道区的堆叠件、围绕每个纳米结构化沟道区的栅极结构、以及栅极结构侧壁上的内部间隔件。GAA-FET可以还包括S/D区，可以将每个S/D区设置在一对纳米结构化沟道区之间、以及该对纳米结构化沟道区之间的鳍状基底的鳍部上。可以通过使生长在鳍部上的外延部分与生长在一对纳米结构化沟道区的侧壁上的外延部分合并，来形成每个S/D区。由于鳍部上的S/D区的生长，使得在同一鳍状基底上的相邻S/D区之间可能存在电流泄漏。
为了解决上述挑战，本公开提供了在外延S/D区和鳍状基底之间形成隔离结构的示例方法。这些隔离结构可以将外延S/D区与下面的鳍状基底电隔离，并且因此可以防止或者最小化同一鳍状基底上的相邻S/D区之间的电流泄漏。在一些实施例中，每个隔离结构可以包括未掺杂的半导体层、设置在半导体层上的介电层、和设置在介电层上的气体间隔件。在一些实施例中，未掺杂的半导体层可以包括在外延S/D区下面的鳍状基底的部分中外延地生长的未掺杂的硅层。在一些实施例中，介电层可以包括富硅介电材料。如本文所使用的术语“富硅介电材料”，是指具有非化学计量组成的介电材料，其具有的硅与介电材料的任何其他化学元素的浓度比，高于具有化学计量组成的介电材料的该浓度比。在一些实施例中，富硅介电材料可以包括：(i)富硅氮化物(SixNy)，其中硅原子的浓度高于氮原子的浓度；(ii)富硅氮氧化物(SixOyNz)，其中硅原子的浓度高于氧原子和氮原子的浓度；(iii)富硅碳氧化物(SixOyCz)，其中硅原子的浓度高于氧原子和碳原子的浓度；或者(iv)其他合适的富硅氮化物或者碳化物基介电材料。
图1A示出了根据一些实施例的FET 100(也称为“GAA FET 100”)的轴侧图。图1B和图1C示出了根据一些实施例的沿着图1A的线A-A的FET 100的不同截面图。图1B和图1C示出了FET 100的截面图，其中为了简单起见，图1A中没有显示额外的结构。具有相同注释的元件的讨论适用于彼此，除非另有说明。在一些实施例中，FET 100可以代表n型FET 100(NFET100)或者p型FET(PFET 100)，并且对FET 100的讨论适用于NFET 100和PFET 100两者，除非另有说明。在一些实施例中，NFET 100和PFET 100可以形成在同一衬底上。
参考图1A和图1B，在一些实施例中，FET 100可以包括：(i)衬底104；(ii)鳍状基底106；(iii)S/D区108；(iv)隔离结构110；(v)纳米结构化沟道区116；(vi)栅极结构118；(vii)导电覆盖层120；(viii)绝缘覆盖层122；(ix)外部栅极间隔件124；(x)内部栅极间隔件126；(xi)浅沟槽隔离(STI)区130；(xii)层间介电(ILD)层132；以及(xiii)蚀刻停止层(ESL)134。
在一些实施例中，衬底104可以是半导体材料，例如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构、及其组合。另外，衬底104可以掺杂有p型掺杂剂(例如，硼、铟、铝、或者镓)或者n型掺杂剂(例如，磷或者砷)。在一些实施例中，可以在衬底104上形成类似于FET100的其他FET。在一些实施例中，PFET 100和NFET 100可以形成在衬底104的不同区域上。在一些实施例中，PFET 100和NFET 100可以彼此相邻地形成，并且可以具有公共元件，例如栅极结构、栅极间隔件、ILD层、ESL、和STI区。
在一些实施例中，可以通过对衬底104进行图案化和蚀刻，来形成鳍状基底106。因此，鳍状基底106可以包括与衬底104的材料类似的材料。在一些实施例中，PFET 100的鳍状基底106可以包括n型掺杂剂(例如，磷或者砷)，而NFET 100的鳍状基底106可以包括p型掺杂剂(例如，硼、铟、铝、或者镓)。
在一些实施例中，每个S/D区108可以设置在鳍状基底106上方，并且可以通过隔离结构110与鳍状基底106电隔离。在一些实施例中，每个S/D区108可以包括S/D子区108A和108B。S/D子区108A可以直接设置在纳米结构化沟道区116的侧壁上，并且可以在纳米结构化沟道区116的侧壁上外延地生长。在一些实施例中，每个S/D子区108A可以具有：(i)沿着X轴延伸的细长侧面108A1；(ii)具有与相应纳米结构沟道区116接触的基本上线性(如图1B和图1C所示)或者弯曲(未示出)的截面轮廓的侧壁108A2；以及(iii)具有与S/D子区108B接触的锥形截面轮廓的尖端区108A3。
在一些实施例中，尖端区108A3可以具有约70度至约90度的顶角A。在一些实施例中，细长侧面108A1可以相对于尖端区108A3的侧壁形成约35度至约45度的角度B。在一些实施例中，每个S/D子区108A可以具有基本上等于纳米结构化沟道区116的厚度T2的厚度T1。在一些实施例中，厚度T1和T2可以具有约1:1至约1:4的比值(T1:T2)。在角度A和B以及厚度T1的这些范围内，可以防止相邻的S/D子区108A彼此合并。另外，形成具有这些角度A和B以及厚度T1的范围的最底部S/D子区108A，可以有助于隔离结构110的形成，如下面详细描述的。每个S/D区108中的S/D子区108A的数量可以等于面对每个S/D区108的纳米结构化沟道区116的数量。例如，如图1B所示，每个S/D区108包括八个S/D子区108A，其等于面对每个S/D区108的八个纳米结构化沟道区116。
在一些实施例中，每个S/D区108B可以包括：(i)第一部分，直接设置在S/D子区108A上，并且可以在S/D子区108A上外延地生长；以及(ii)第二部分，直接设置在内部栅极间隔件126的侧壁上和相邻S/D子区108A之间。可以通过使S/D子区108B的相邻第一部分合并，来形成S/D子区108B的第二部分。在一些实施例中，气隙(未示出)可以存在于内部栅极间隔件126的侧壁和S/D子区108B的第二部分之间。可以控制S/D子区108B的外延生长，以防止其延伸至直接设置在鳍状基底106上的内部栅极间隔件126。也就是说，S/D子区108B不与直接设置在鳍状基底106上的内部栅极间隔件126接触。
在一些实施例中，对于NFET 100，S/D子区108A和108B可以包括没有任何Ge原子的外延地生长的Si，并且可以基于n型掺杂剂(例如，磷原子)浓度而彼此不同。例如，S/D子区108B所具有的n型掺杂剂浓度可以高于S/D子区108A中的n型掺杂剂浓度。S/D子区108B中较高的掺杂剂浓度可以降低S/D区108与S/D接触结构(未示出)之间的接触电阻。在一些实施例中，S/D子区108A可以是未掺杂的。在一些实施例中，S/D子区108B可以包括约1×1021原子/cm3至约4×1021原子/cm3的磷掺杂剂浓度。
在一些实施例中，对于PFET 100，S/D子区108A可以包括没有任何Ge原子的外延地生长的Si，并且S/D子区108B可以包括外延地生长的SiGe。在一些实施例中，S/D子区108B可以包括约45原子％至约60原子％的Ge原子浓度，其中任何剩余的原子％是Si原子。在一些实施例中，对于PFET 100，S/D子区108A和108B可以基于p型掺杂剂(例如，硼原子)浓度而彼此不同。例如，S/D子区108B所具有的p型掺杂剂浓度可以高于S/D子区108A中的p型掺杂剂浓度。在一些实施例中，S/D子区108A可以是未掺杂的。在一些实施例中，S/D子区108B可以包括约8×1020原子/cm3至约3×1021原子/cm3的硼掺杂剂浓度。
在一些实施例中，可以将隔离结构110设置在S/D区108下面和鳍状基底106的凹进区中。可以在S/D区108的形成过程中，形成鳍状基底106中的凹进区，如下面详细描述的。隔离结构110可以防止S/D区108在鳍状基底106上的外延生长，并且防止掺杂剂从S/D区108扩散至鳍状基底106，从而防止S/D区108之间的电流泄漏和FET 100中的短沟道效应。在一些实施例中，每个隔离结构110可以包括：(i)未掺杂的半导体层110A；(ii)介电层110B；和(iii)气体间隔件110C，如图1B所示。在一些实施例中，隔离结构110可以没有气体间隔件110C，如图1C所示。
在一些实施例中，可以将未掺杂的半导体层110A设置在鳍状基底106的凹进区中。在一些实施例中，未掺杂的半导体层110A可以包括未掺杂的硅或者其他合适的未掺杂的半导体材料，并且沿着X轴，可以具有比S/D区108的宽度更大的宽度。在一些实施例中，未掺杂的半导体层110A的顶面沿着X轴可以具有比S/D区108的宽度更大的宽度。未掺杂的半导体层110A的垂直侧壁可以不与S/D区108的垂直侧壁对齐。较宽的未掺杂的半导体层110A可以防止掺杂剂从S/D区108扩散至鳍状基底106。在一些实施例中，未掺杂的半导体层110A的顶面可以与鳍状基底106的顶面基本共面。在一些实施例中，未掺杂的半导体层110A可以延伸至鳍状基底106中约20nm至约40nm的距离D1。该距离D1等于在S/D区108的形成过程中在鳍状基底106中形成的凹进区，如下面详细描述的。在一些实施例中，如果距离D1低于约20nm，则未掺杂的半导体层110A可能不能充分防止掺杂剂从S/D区108扩散至鳍状基底106。另一方面，如果距离D1大于约40nm，则用于形成未掺杂的半导体层110A的处理时间(例如，蚀刻时间、沉积时间)增加，并且因此增加FET 100的制造成本。
在一些实施例中，介电层110B可以直接设置在未掺杂的半导体层110A上，并且可以在直接设置在鳍状基底106上的一对内部栅极间隔件126和未掺杂的半导体层110A之间延伸。这些内部栅极间隔件126的侧壁可以与介电层110B的侧壁直接接触。在一些实施例中，每个介电层110B可以包括氮化物材料，例如氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮氧碳化硅(SiCON)、和碳氮化硅(SiCN)。在一些实施例中，每个介电层110B可以包括富硅介电材料。在一些实施例中，富硅介电材料可以包括：(i)富硅氮化物(SixNy)，其中硅原子的浓度高于氮原子的浓度；(ii)富硅氮氧化物(SixOyNz)，其中硅原子的浓度高于氧原子和氮原子的浓度；(iii)富硅碳氧化物(SixOyCz)，其中硅原子的浓度高于氧原子和碳原子的浓度；(iv)富硅氧碳氮化物(SiwOxCyNz)，其中硅原子的浓度高于氧原子、碳原子、和氮原子的浓度；(v)富硅氮氧硼化物(SiwBxOyNz)，其中硅原子的浓度高于氧原子、硼原子、和氮原子的浓度；(vi)富硅碳氧硼化物(SiwBxOyCz)，其中硅原子的浓度高于氧原子、硼原子、和碳原子的浓度；或者(vii)其他合适的富硅氮化物或者碳化物基介电材料。介电层110B的富硅介电材料可以在介电层110B的形成过程中为介电层110B提供高的抗蚀刻性，如下面详细讨论的。
在一些实施例中，将气体间隔件110C设置在介电层110B和S/D区108之间。由于介电层110B的材料抑制了S/D区108在介电层110B上的外延生长，因此可以形成气体间隔件110C。另外，内部栅极间隔件126的结构可以控制S/D子区108A沿着Z轴的生长，这可以防止最底部S/D子区108A接触介电层110B，并且因此形成气体间隔件110C。在一些实施例中，气体间隔件110C沿着Z轴所具有的厚度可以是纳米结构化沟道区116的厚度T2的约0.2倍至约0.7倍。在一些实施例中，介电层110B沿着Z轴可以具有约5nm至约15nm的厚度。在介电层110B和气体间隔件110C的这些厚度范围内，介电层110B和气体间隔件110C可以防止S/D区108和鳍状基底106之间的电流泄漏，而不会影响FET 100的尺寸和制造成本。在一些实施例中，可以不存在气体间隔件110C，并且介电层110B可以与S/D区108的背面接触，如图1C所示。当隔离结构110中不存在气体间隔件110C时，介电层110B沿着Z轴的厚度可以基本上等于直接设置在鳍状基底106和未掺杂的半导体层110A上的内部栅极间隔件126的厚度，如图1C所示。介电层110B的这种厚度可以将S/D区108与鳍状基底106充分电隔离，而不影响FET100的尺寸。
在一些实施例中，STI区130、ILD层132、和ESL 134可以包括介电材料，例如氧化硅(SiO2)、SiN、SiON、SiCO、SiCN、SiCON、和其他合适的介电材料。在一些实施例中，ILD层132可以包括氧化物材料，而ESL 134可以包括不同于ILD层132的氮化物材料。
在一些实施例中，纳米结构化沟道区116可以包括半导体材料，例如Si、砷化硅(SiAs)、磷化硅(SiP)、SiC、SiCP、SiGe、硅锗硼(SiGeB)、锗硼(GeB)、硅锗锡硼(SiGeSnB)、III-V族半导体化合物、或者其他合适的半导体材料。虽然示出的是纳米结构化沟道区116的矩形截面，但是纳米结构化沟道区116可以具有其他几何形状(例如，圆形、椭圆形、三角形、或者多边形)的截面。在一些实施例中，纳米结构化沟道区116可以是纳米片、纳米线、纳米棒、纳米管、或者其他合适的纳米结构化形状的形式。如本文所使用的术语“纳米结构”，将结构、层、和/或区限定为所具有的水平尺寸(例如，沿着X轴和/或Y轴)和/或垂直尺寸(例如，沿着Z轴)小于约100nm，如约90nm、约50nm、约10nm，或者小于约100nm的其他值。
在一些实施例中，栅极结构118可以是多层结构，并且可以围绕每个纳米结构化沟道区116，对于这些区域，可以将栅极结构称为“GAA结构”。为了简单起见，没有显示栅极结构118的不同层。在一些实施例中，每个栅极结构118可以包括：(i)界面氧化物(IL)层，设置在纳米结构化沟道区116上；(ii)高k栅极介电层，设置在IL层上；以及(iii)导电层，设置在高k栅极介电层上。在一些实施例中，IL层可以包括SiO2、硅锗氧化物(SiGeOx)、或者锗氧化物(GeOx)。在一些实施例中，高k栅极介电层可以包括高k介电材料，例如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HXiO4)、氧化锆(ZrO2)、氧化锆铝(ZrAlO)、硅酸锆(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锌(ZnO)、氧化铪锌(HfZnO)、和氧化钇(Y2O3)。
在一些实施例中，导电层可以是多层结构。为了简单起见，没有示出导电层的不同层。每个导电层可以包括设置在高k栅极介电层上的功函金属(WFM)层，和设置在WFM层上的栅极金属填充层。在一些实施例中，WFM层可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、Al掺杂的Ti、Al掺杂的TiN、Al掺杂的Ta、Al掺杂的TaN、或者用于NFET 100的其他合适的Al基材料。在一些实施例中，WFM层可以包括基本上不含Al(例如，不含Al)的Ti基或者Ta基氮化物或者合金，例如用于PFET 100的氮化钛(TiN)、氮化钛硅(TiSiN)、钛金(Ti-Au)合金、钛铜(Ti-Cu)合金、氮化钽(TaN)、氮化钽硅(TaSiN)，钽金(Ta-Au)合金、和钽铜(Ta-Cu)。栅极金属填充层可以包括合适的导电材料，例如钨(W)、Ti、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、Al、铱(Ir)、镍(Ni)、金属合金、及其组合。
导电覆盖层120可以直接设置在栅极结构118上。导电覆盖层120可以在栅极结构118和栅极接触结构128之间提供导电界面，以将栅极结构118电连接至栅极接触结构128，而不直接在栅极结构118上或者内部形成栅极接触结构128。栅极接触结构128不直接形成在栅极结构118上或者内部，以防止被栅极接触结构28的形成中所使用的任何处理材料所污染。栅极结构118的污染可能导致器件性能的退化。因此，通过使用导电覆盖层120，栅极结构118可以电连接至栅极接触结构128，而不会损害栅极结构118的完整性。在一些实施例中，导电覆盖层120可以具有约1nm至约8nm的厚度，用以在栅极结构118和栅极接触结构128之间充分提供导电界面，而不影响FET 100的尺寸和制造成本。在一些实施例中，导电覆盖层120可以包括金属材料，例如W、Ru、Mo、Co、其他合适的金属材料、及其组合。
绝缘覆盖层122可以直接设置在导电覆盖层120上。绝缘覆盖层122可以保护下面的导电覆盖层120在FET 100的后续处理过程中不受结构和/或组成退化的影响。在一些实施例中，绝缘覆盖层122可以包括介电氮化物或者碳化物材料，例如SiN、SiON、SiCN、SiC、SiCON，以及其他合适的介电氮化物或者碳化物材料。在一些实施例中，绝缘覆盖层122可以具有约5nm至约10nm的厚度，用以充分保护下面的导电覆盖层120，而不影响FET 100的尺寸和制造成本。在一些实施例中，绝缘覆盖层122的顶面可以与ILD层132的顶面基本共面。
在一些实施例中，栅极结构118可以通过外部栅极间隔件124与相邻的S/D接触结构114电隔离，并且栅极结构118的围绕纳米结构化沟道区116的部分可以通过内部栅极间隔件126与相邻的S/D区108电隔离。外部栅极间隔件124和内部栅极间隔件126可以包括彼此相似或者不同的材料。在一些实施例中，外部栅极间隔件124和内部栅极间隔件126可以包括绝缘材料，例如SiO2、SiN、SiON、SiCO、SiCN、SiCON、和其他合适的绝缘材料。在一些实施例中，内部栅极间隔件126可以具有类似于介电层110B的介电材料的介电材料。
在一些实施例中，每个内部栅极间隔件126沿着Z轴可以具有约1nm至约10nm的厚度。在该厚度范围内，可以通过栅极结构118和相邻S/D区108之间的内部栅极间隔件126提供充分的电隔离，而不影响FET 100的尺寸和制造成本。在一些实施例中，内部栅极间隔件126可以具有间隔件部分126a，间隔件部分126a朝向S/D子区108B延伸，并且经过纳米结构化沟道区116的面向S/D子区108B的侧壁。这些延伸的间隔件部分126a可以控制S/D子区108A沿着Z轴的外延生长，以将S/D子区108A的厚度T1限制为等于或者小于纳米结构化沟道区116的厚度T2，并且将顶角A限制为小于90度。通过S/D子区108A的这种受控外延生长，可以防止相邻的S/D子区108A彼此合并，并且可以防止最底部S/D子区108A阻塞气体间隔件110C中的气隙。因此，除了最底部的内部栅极间隔件126之外，每个内部栅极间隔件126具有：(i)第一部分，与相邻的纳米结构化沟道区116的顶面和底面直接接触；以及(ii)第二部分，与相邻S/D子区108A的顶面和底面直接接触。每个最底部的内部栅极间隔件126具有：(i)第一部分，与下面的鳍状基底106的顶面和上面的最底部纳米结构化沟道区116的底面直接接触；以及(ii)第二部分，与下面的未掺杂的半导体层110A的顶面和上面的最底部S/D子区108A的底面直接接触。
图2是根据一些实施例的用于制造具有如图1B所示的截面图的FET 100的示例方法200的流程图。为了便于说明，将参考图3-图16所示的用于制造FET 100的示例制造工艺来描述图2所示的操作。图3-图16是根据一些实施例的FET 100在其制造的各个阶段沿着图1A的线A-A的截面图。根据具体的应用程序，可以按不同的顺序实施操作，也可以不实施操作。应该注意的是，方法200可以不产生完整的FET 100。因此，应该理解，可以在方法200之前、期间、和之后提供另外的工艺，并且本文中可以仅简要描述一些其他工艺。具有与图1A-图1B中的元件相同注释的图3-图16中的元件如上所述。
在操作205中，在衬底上的鳍状基底上形成超晶格结构，并且在超晶格结构上形成多晶硅结构。例如，如参考图3所描述的，在衬底104上形成鳍状基底106，在鳍状基底106上形成超晶格结构307，并且在超晶格结构307上形成多晶硅结构318。在一些实施例中，可以在多晶硅结构318的形成过程中形成硬掩模层342和344。超晶格结构307可以包括以交替配置布置的纳米结构化层116和316。在一些实施例中，纳米结构化层116和316包括彼此不同的材料。在一些实施例中，纳米结构化层116可以包括Si，而纳米结构化层316可以包括SiGe。也可以将纳米结构化层316称为“牺牲层316”。在随后的处理过程中，多晶硅结构318、硬掩模层342和344、以及牺牲层316可以在栅极替换工艺中用栅极结构118替换。在一些实施例中，可以在形成多晶硅结构318之后，形成外部栅极间隔件124。
参考图2，在操作210中，在超晶格结构中形成S/D开口和间隔件开口，并且在鳍状基底中形成隔离沟槽。例如，如参考图4所描述的，在超晶格结构307中形成S/D开口408和间隔件开口426，在鳍状基底106中形成隔离沟槽410。可以通过蚀刻超晶格结构307的未被多晶硅结构318覆盖的部分，来形成S/D开口408。S/D开口408的形成之后，可以形成隔离沟槽410，隔离沟槽410延伸至鳍状基底106中距离D1。在一些实施例中，可以通过在暴露在S/D开口408中的鳍状基底106的部分上实施蚀刻工艺，来形成隔离沟槽410。
在一些实施例中，超晶格结构307和鳍状基底106的蚀刻可以包括基于等离子体的干蚀刻工艺，其使用蚀刻气体，例如四氟化碳(CF4)、二氧化硫(SO2)、六氟乙烷(C2F6)、氯气(Cl2)、三氟化氮(NF3)、六氟化硫(SF6)、和溴化氢(HBr)，以及混合气体，例如氢气(H2)、氧气(O2)，氮气(N2)、和氩气(Ar)。蚀刻可以在约25℃至约200℃的温度范围、在约5mTorr至约50mTorr的压力下实施。蚀刻气体的流速可以在约5标准立方厘米每分钟(sccm)至约100sccm的范围。等离子体功率可以在约50W至约200W的范围，其中偏置电压为约30V至约200V。
隔离沟槽410的形成之后，可以通过在面向S/D开口408的牺牲层316的侧壁上实施蚀刻工艺，来形成间隔件开口426。蚀刻工艺可以横向地蚀刻牺牲层316，以相对于面向S/D开口408的纳米结构化层116的侧壁，横向地凹进牺牲层316的侧壁。蚀刻工艺可以包括干蚀刻工艺，其对牺牲层316的SiGe的蚀刻选择性高于对纳米结构化层116的Si的蚀刻选择性。例如，卤素基化学物质所展现的蚀刻选择性对Ge高于对Si。因此，卤素气体蚀刻SiGe快于蚀刻Si。在一些实施例中，卤素基化学物质可以包括氟基和/或氯基的气体。可替代地，牺牲层316的蚀刻可以包括湿蚀刻工艺，其对SiGe比对Si具有更高的选择性。例如，湿蚀刻工艺可以包括使用硫酸(H2SO4)和过氧化氢(H2O2)的混合物和/或氨水(NH4OH)与H2O2和去离子(DI)水的混合物。
参考图2，在操作215中，在间隔件开口中形成内部栅极间隔件。例如，如参考图5所描述的，在间隔件开口426中形成内部栅极间隔件126。内部栅极间隔件126的形成可以包括以下顺序操作：(i)在图4的结构上沉积介电材料层(未显示)；以及(ii)蚀刻介电材料层，以形成图5的结构。在一些实施例中，介电材料层的蚀刻可以是各向异性干蚀刻工艺，并且可以沿着Z轴而不是沿着X轴或者Y轴具有更高的蚀刻速率。结果，可以蚀刻S/D开口408和隔离沟槽410中的介电材料层的部分，而不蚀刻间隔件开口426中的介电材料层的部分。
参考图2，在操作220中，在隔离沟槽中形成未掺杂的半导体层。例如，如参考图6所描述的，在隔离沟槽410中形成未掺杂的半导体层110A。在一些实施例中，未掺杂的半导体层110A的形成可以包括在隔离沟槽410中的鳍状基底106的暴露表面上外延地生长未掺杂的硅层。
参考图2，在操作225中，在未掺杂的半导体层上形成介电层。例如，如参考图7-图12所描述的，在未掺杂的半导体层110A上形成介电层110B。在一些实施例中，介电层110B可以包括富硅介电材料。用富硅介电材料形成介电层110B可以包括以下顺序步骤：(i)在图6的结构上沉积介电层710，以形成图7的结构；(ii)在介电层710上实施离子注入工艺，以形成具有富硅介电材料的介电层810，如图8所示；(iii)在介电层810上沉积底部抗反射涂覆(BARC)层946，如图9所示；(iv)蚀刻BARC层946，以暴露比介电层810的侧壁和底部更厚的介电层810的顶部；(v)在介电层810的暴露的顶部上实施蚀刻工艺，以减薄顶部，如图10所示；(vi)去除BARC层946，以暴露介电层810，如图11所示；(vii)在介电层810上实施蚀刻工艺，以去除介电层810的顶部和侧壁部分，并且形成介电层110B，如图12所示；以及(viii)在图12的结构上实施退火工艺，以致密化介电层110。
在一些实施例中，沉积介电层710可以包括沉积具有化学计量组成的SiN、SiON、SiOC、SiCON、或者其他合适的硅氮化物基或者碳化物基的介电材料的层。在一些实施例中，在介电层710上实施离子注入工艺，可以将介电层710的硅氮化物基或者碳化物基介电材料转换为富硅氮化物基或者碳化物基介电材料，例如SixNy、SixOyNz、SixOyCz、和SiwOxCyNz。将介电层710的化学计量组成转换为具有富硅介电材料的介电层810的非化学计量组成，可以硬化介电层810，并且与介电层710的抗蚀刻性相比，可以增加介电层810的抗蚀刻性。由于离子注入沿着Z轴的方向性，使得设置在未掺杂的半导体层110A上的介电层810的底部比介电层820的侧壁中可以具有更高的硅原子浓度。结果，介电层810的底部比介电层810的侧壁可以具有更高的抗蚀刻性。如图12所示，在蚀刻介电层810的顶部和侧壁部分以形成介电层110B的过程中，介电层810的底部的较高的抗蚀刻性可以防止或者最小化介电层810底部的损失。较高的抗蚀刻性还可以在S/D区108形成期间实施的后续蚀刻工艺过程中，防止或者最小化介电层110B的损失。
在一些实施例中，离子注入工艺可以包括注入硅原子，其具有约1x1014离子/cm3至约1x1017离子/cm3的剂量，和约1keV至约3keV的能量。如果离子注入能量低于1keV，和/或离子注入剂量小于1x1014离子/cm3，则介电层810不能形成充分的抗蚀刻性，以在介电层810的顶部和侧壁部分的蚀刻过程中来防止或者最小化介电层810的底部的损失。另一方面，如果离子注入能量高于3keV，和/或离子注入剂量大于1x1017离子/cm3，则形成具有超高抗蚀刻性的介电层810，这增加了用于去除介电层810的顶部和侧壁部分的蚀刻时间，并且因此增加了器件制造成本。在一些实施例中，用以去除介电层810的顶部和侧壁部分的蚀刻工艺可以包括使用稀氢氟酸(DHF)的湿蚀刻工艺。在一些实施例中，在介电层810的蚀刻过程中，可以蚀刻纳米结构化沟道区116的侧壁部分，并且在延伸的间隔件部分126a之间形成凹进区1248。
在一些实施例中，退火工艺可在约500℃至约600℃的温度下实施，以致密化介电层110B，并且进一步增加介电层110B的抗蚀刻性，以在S/D区108的形成期间实施的后续蚀刻工艺过程中，防止或者最小化介电层110B的损失。在一些实施例中，如果实施离子注入工艺，则不实施介电层110B上的退火工艺。在一些实施例中，如果介电层110B由化学计量组成的介电材料形成，则不实施离子注入工艺，而实施介电层110B上的退火工艺，以致密化介电层110B。
参考图2，在操作230中，在S/D开口中形成S/D区。例如，如参考图13-图15所描述的，在S/D开口408中形成S/D区108。S/D区108的形成可以包括以下顺序操作：(i)在凹进区1248中的纳米结构化层116的侧壁上外延地生长S/D子区108A，如图13和图14所示；以及(ii)在S/D子区108A上外延地生长S/D子区108B，如图15所示。在一些实施例中，S/D子区108A的外延生长可以从在凹进区1248中形成三角形外延结构1308开始，如图13所示，然后继续形成S/D子区108A的外延结构，如图14所示。由于外延结构1308在凹进区1248中的生长，外延结构1308的尺寸可以受到内部栅极间隔件126的延伸间隔件部分126a的限制。并且，由于S/D子区108A的外延结构建立在外延结构1308上，因此S/D子区108A的尺寸可以受到外延结构1308的尺寸的限制。因此，与不通过内部栅极间隔件来限制外延结构生长的情况相比，通过在凹进区1248中生长外延结构1308，可以形成具有更小的厚度T1和顶角A的外延结构1308和S/D子区108A。
在一些实施例中，S/D区108的形成之后，可以形成ILD层132和ESL 134，如图16所示。
参考图2，在操作235中，用栅极结构替换超晶格结构的多晶硅结构和牺牲层。例如，如参考图16所描述的，用栅极结构118替换多晶硅结构318和牺牲层316。栅极结构118的形成可以包括，从图15的结构去除硬掩模层342和344、多晶硅结构318、和牺牲层316，以形成栅极开口(未显示)，并且在栅极开口中形成栅极结构118，如图16所示。在一些实施例中，栅极结构118的形成之后，可以形成导电覆盖层120和绝缘覆盖层122，如图16所示。
在一些实施例中，图2的方法200可以用于在衬底104上形成彼此基本平行的NFET100和PFET 100。在一些实施例中，NFET 100和PFET 100的元件可以同时形成，除了它们的S/D区之外，其可以顺序地形成。
本公开提供了在外延S/D区(例如，S/D区108)和鳍状基底(例如，鳍状基底106)之间形成隔离结构(例如，隔离结构110)的示例方法(例如，方法200)。这些隔离结构可以将外延S/D区与下面的鳍状基底电隔离，并且因此防止或者最小化同一鳍状基底上的相邻S/D区之间的电流泄漏。在一些实施例中，每个隔离结构可以包括未掺杂的半导体层(例如，未掺杂的半导体层110A)、设置在半导体层上的介电层(例如介电层110B)、和设置在介电层上的气体间隔件(例如，气体间隔件110C)。在一些实施例中，未掺杂的半导体层可以包括在外延S/D区下面的鳍状基底的部分中外延地生长的未掺杂的硅层。在一些实施例中，介电层可以包括富硅介电材料。如本文所使用的术语“富硅介电材料”，是指具有非化学计量组成的介电材料，其具有的硅与介电材料的任何其他化学元素的浓度比，高于具有化学计量组成的介电材料的该浓度比。在一些实施例中，富硅介电材料可以包括：(i)富硅氮化物(SixNy)，其中硅原子的浓度高于氮原子的浓度；(ii)富硅氮氧化物(SixOyNz)，其中硅原子的浓度高于氧原子和氮原子的浓度；(iii)富硅碳氧化物(SixOyCz)，其中硅原子的浓度高于氧原子和碳原子的浓度；或者(iv)其他合适的富硅氮化物或者碳化物基介电材料。
在一些实施例中，半导体器件包括：衬底；鳍状基底，设置在衬底上；纳米结构化沟道区，设置在鳍状基底的第一部分上；栅极结构，围绕纳米结构化沟道区；源极/漏极(S/D)区，设置在鳍状基底的第二部分上；以及隔离结构，设置在S/D区和鳍状基底的第二部分之间。隔离结构包括：未掺杂的半导体层，设置在鳍状基底的第二部分上；富硅介电层，设置在未掺杂的半导体层上；以及气体间隔件，设置在富硅介电层上。在一个或多个实施例中，未掺杂的半导体层在纳米结构化沟道区下方延伸。在一个或多个实施例中，未掺杂的半导体层包括未掺杂的硅层。在一个或多个实施例中，未掺杂的半导体层包括大于源极/漏极区的宽度的宽度。在一个或多个实施例中，半导体器件还包括：内部栅极间隔件，直接设置在鳍状基底的第一部分和未掺杂的半导体层上。在一个或多个实施例中，富硅介电层包括富硅氮化物层。在一个或多个实施例中，半导体器件还包括：内部栅极间隔件，直接设置在鳍状基底的第一部分上，并且与富硅介电层的侧壁接触。在一个或多个实施例中，源极/漏极区包括设置在纳米结构化沟道区的侧壁上并且彼此不重叠的源极/漏极子区。在一个或多个实施例中，源极/漏极区包括设置在纳米结构化沟道区的侧壁上的源极/漏极子区，并且其中，纳米结构化沟道区的厚度与源极/漏极子区的厚度的比值为约1:1至约1:4。在一个或多个实施例中，气体间隔件的厚度是纳米结构化沟道区的厚度的约0.2倍至约0.7倍。
在一些实施例中，半导体器件包括：衬底；鳍状基底，设置在衬底上；纳米结构化沟道区，设置在鳍状基底上；源极/漏极(S/D)区，设置在鳍状基底上；未掺杂的半导体层，设置在鳍状基底和S/D区之间；以及富硅介电层，设置在未掺杂的半导体层和S/D区之间。在一个或多个实施例中，半导体器件还包括：间隔件，直接设置在鳍状基底上和富硅介电层的端部上。在一个或多个实施例中，半导体器件还包括：间隔件，与纳米结构化沟道区的顶面和底面直接接触，并且与源极/漏极区的子区的顶面和底面直接接触，其中，子区包括锥形的尖端区。在一个或多个实施例中，源极/漏极区包括设置在纳米结构化沟道区的侧壁上的子区，并且其中，子区的厚度基本等于或者小于纳米结构化沟道区的厚度。在一个或多个实施例中，富硅介电层包括富硅氮化物层或者富硅氮氧化物层。在一个或多个实施例中，半导体器件还包括：气体间隔件，设置在源极/漏极区和富硅介电层之间。
在一些实施例中，一种方法，包括：在鳍状基底上以交替配置形成第一纳米结构化层和第二纳米结构化层的堆叠件；在第一纳米结构化层和第二纳米结构化层的堆叠件的第一部分上形成多晶硅结构；在未由多晶硅结构覆盖的第一纳米结构化层和第二纳米结构化层的堆叠件的第二部分中形成第一开口；在第一开口下面的鳍状基底的部分中形成第二开口；在第一纳米结构化层和第二纳米结构化层的堆叠件的第一部分中形成第三开口；沉积介电层，以填充第三开口；在第一开口中生长外延层；在第一开口中和外延层上形成富硅介电层；以及在第一开口中的第一纳米结构化层的侧壁上形成S/D区。
根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：在鳍状基底上以交替配置形成第一纳米结构化层和第二纳米结构化层的堆叠件；在第一纳米结构化层和第二纳米结构化层的堆叠件的第一部分上形成多晶硅结构；在未由多晶硅结构覆盖的第一纳米结构化层和第二纳米结构化层的堆叠件的第二部分中形成第一开口；在第一开口下面的鳍状基底的部分中形成第二开口；在第一纳米结构化层和第二纳米结构化层的堆叠件的第一部分中形成第三开口；沉积介电层，以填充第三开口；在第一开口中生长外延层；在第一开口中和外延层上形成富硅介电层；以及在第一开口中的第一纳米结构化层的侧壁上形成源极/漏极区。在一个或多个实施例中，形成富硅介电层包括：沉积具有化学计量组成的介电层；以及在介电层上实施硅离子注入。在一个或多个实施例中，形成富硅介电层包括在富硅介电层上实施退火工艺。在一个或多个实施例中，生长外延层包括在第一开口中外延地生长未掺杂的硅层。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
衬底；
鳍状基底，设置在所述衬底上；
纳米结构化沟道区，设置在所述鳍状基底的第一部分上；
栅极结构，围绕所述纳米结构化沟道区；
源极/漏极区，设置在所述鳍状基底的第二部分上；以及
隔离结构，设置在所述源极/漏极区和所述鳍状基底的所述第二部分之间，包括：
未掺杂的半导体层，设置在所述鳍状基底的所述第二部分上；
富硅介电层，设置在所述未掺杂的半导体层上；以及
气体间隔件，设置在所述富硅介电层上。
2.根据权利要求1所述的半导体器件，其中，所述未掺杂的半导体层在所述纳米结构化沟道区下方延伸。
3.根据权利要求1所述的半导体器件，其中，所述未掺杂的半导体层包括未掺杂的硅层。
4.根据权利要求1所述的半导体器件，其中，所述未掺杂的半导体层包括大于所述源极/漏极区的宽度的宽度。
5.根据权利要求1所述的半导体器件，还包括：内部栅极间隔件，直接设置在所述鳍状基底的所述第一部分和所述未掺杂的半导体层上。
6.根据权利要求1所述的半导体器件，其中，所述富硅介电层包括富硅氮化物层。
7.根据权利要求1所述的半导体器件，还包括：内部栅极间隔件，直接设置在所述鳍状基底的所述第一部分上，并且与所述富硅介电层的侧壁接触。
8.根据权利要求1所述的半导体器件，其中，所述源极/漏极区包括设置在所述纳米结构化沟道区的侧壁上并且彼此不重叠的源极/漏极子区。
9.一种半导体器件，包括：
衬底；
鳍状基底，设置在所述衬底上；
纳米结构化沟道区，设置在所述鳍状基底上；
源极/漏极区，设置在所述鳍状基底上；
未掺杂的半导体层，设置在所述鳍状基底和所述源极/漏极区之间；以及
富硅介电层，设置在所述未掺杂的半导体层和所述源极/漏极区之间。
10.一种制造半导体器件的方法，包括：
在鳍状基底上以交替配置形成第一纳米结构化层和第二纳米结构化层的堆叠件；
在所述第一纳米结构化层和第二纳米结构化层的堆叠件的第一部分上形成多晶硅结构；
在未由所述多晶硅结构覆盖的所述第一纳米结构化层和第二纳米结构化层的堆叠件的第二部分中形成第一开口；
在所述第一开口下面的所述鳍状基底的部分中形成第二开口；
在所述第一纳米结构化层和第二纳米结构化层的堆叠件的所述第一部分中形成第三开口；
沉积介电层，以填充所述第三开口；
在所述第一开口中生长外延层；
在所述第一开口中和所述外延层上形成富硅介电层；以及
在所述第一开口中的所述第一纳米结构化层的侧壁上形成源极/漏极区。
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