TW202343583A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202343583A
TW202343583A TW112104882A TW112104882A TW202343583A TW 202343583 A TW202343583 A TW 202343583A TW 112104882 A TW112104882 A TW 112104882A TW 112104882 A TW112104882 A TW 112104882A TW 202343583 A TW202343583 A TW 202343583A
Authority
TW
Taiwan
Prior art keywords
liner
doped
layer
oxide
dopant source
Prior art date
Application number
TW112104882A
Other languages
English (en)
Inventor
李維晉
張哲豪
吳振誠
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202343583A publication Critical patent/TW202343583A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

揭示具有經摻雜淺溝槽隔離結構之半導體裝置及其形成方法。方法包括：形成鰭結構在基板上。形成交替組態配置於鰭結構上的第一奈米結構層及第二奈米結構層的超級晶格結構。在第一沈積製程中沈積包圍超級晶格結構及鰭結構的氧化物襯墊。形成摻雜劑源襯墊在氧化物襯墊上。在不同於第一沈積製程的第二沈積製程中沈積氧化物填充層於摻雜劑源襯墊上。執行摻雜製程以形成經摻雜氧化物襯墊及經摻雜氧化物填充層。自超級晶格結構的側壁移除經摻雜氧化物襯墊、經摻雜氧化物填充層及摻雜劑源襯墊的部分。形成閘極結構在鰭結構上且包圍第一奈米結構層。

Description

半導體裝置中隔離結構的輪廓控制
無
隨著半導體技術進展，需要較高儲存能力、更快處理系統、較高效能及較低成本。為了滿足此等需求，半導體行業持續使半導體裝置的尺寸按比例縮小，這些半導體裝置係諸如金屬氧化物場效半導體(metal oxide semiconductor field effect transistor，MOSFET)，包括平面MOSFET及鰭場效電晶體(fin field effect transistor，finFET)。這種按比例縮小已增加半導體製造製程的複雜性。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭示內容。當然，這些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中，用於在第二特徵上方形成第一特徵的製程可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。如本文中所使用，第一特徵在第二特徵上的形成意謂第一特徵與第二特徵直接接觸地形成。此外，本揭示內容在各種實例中可重複參考數字及/或字母。此重複並不指明所論述之各種實施例及/或組態之間的關係。
空間相對術語，諸如「……下面」、「下方」、「下部」、「上方」、「上部」及類似者在本文中可出於易於描述來使用，以描述如諸圖中的一個(些)元素或特徵與另一元素或特徵的關係。空間相對術語意欲涵蓋裝置在使用或操作中除了圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣相對應的解譯。
應注意，說明書中對「一種實施例」、「一個實施例」、「一個示例性實施例」、「示例性」等的參考指示，其描述之實施例可包括特定特徵、結構或特性，也可不必包括特定特徵、結構或特性。此外，此類用語不必指同一實施例。另外，當結合實施例描述特定特徵、結構或特性時，結合其他實施例以實現此類特徵、結構或特性而不論是否明確在本文中描述係所屬領域通常知識者可理解的範圍內。
應理解，本文中之措辭或術語係出於描述而非限制，使得本揭示內容之術語或措辭應由所屬領域通常知識者按照本文中之教示內容來解譯。
在一些實施例中，術語「約」及「實質上」可指示給定數量的值之5% (例如，值之±1%、±2%、±3%、±4%、±5%)內變化的值。此等值僅為實例且並非意欲為限制性的。術語「約」及「實質上」可指如由所屬領域通常知識者按照本文中之教示內容解譯的值之百分數。
本文中揭示之鰭結構可由任何合適方法來圖案化。舉例而言，鰭結構可使用包括雙重圖案化或多重圖案化製程的一種或多種光學微影製程來圖案化。雙重圖案化或多重圖案化製程可組合光學微影製程與自對準製程，從而允許圖案產生，這些圖案相較於使用其他方法單一且直接的光學微影製程，可獲得的間距具有例如更小的間距。舉例而言，犧牲層使用光學微影製程形成於基板上方且經圖案化。間隙物使用自對準製程沿著圖案化犧牲層來形成。犧牲層接著移除，且剩餘間隙物可接著用以圖案化鰭結構。
本揭示內容提供具有經摻雜淺溝槽隔離(shallow trench isolation，STI)結構的半導體裝置(例如，GAA FET)之實例結構，以及製造此半導體裝置的實例方法。在一些實施例中，經摻雜STI結構可包括經摻雜襯墊、摻雜劑源襯墊及經摻雜填充層。在一些實施例中，經摻雜STI結構的形成可包括形成堆疊體，此堆疊體具有襯墊、摻雜劑源襯墊及填充層，此填充層相較於襯墊的蝕刻速率具有更快蝕刻速率。經摻雜STI結構的形成可進一步包括藉由使堆疊體退火以將摻雜劑材料自摻雜劑源襯墊佈植至襯墊及填充層中來對襯墊及填充層進行摻雜。襯墊及填充層的摻雜可減小襯墊與填充層之間的蝕刻速率差及/或修改襯墊及填充層的蝕刻速率為實質上彼此相等的。因此，經摻雜STI結構經蝕刻的表面輪廓的均一性得以改良。經摻雜STI結構改良的均一表面輪廓引起隨後形成於經摻雜STI結構上之結構的線性輪廓的改良，從而防止或減小隨後形成之結構的製造缺陷。
在一些實施例中，摻雜劑源襯墊可包括氮化物層(例如，氮氧化矽(SiON)或氮化矽(SiN))，且經摻雜襯墊及經摻雜填充層可包括氮摻雜劑。在一些實施例中，摻雜劑源襯墊中氮原子的濃度在退火製程之後可自約5原子%至約20原子%的範圍減低至約0原子%至約5原子%的範圍。在一些實施例中，經摻雜填充層可包括約1原子%至約5原子%的氮摻雜濃度。經摻雜填充層中氮摻雜劑的濃度大於經摻雜襯墊中氮摻雜劑的濃度。
第1A圖圖示根據一些實施例具有n型場效電晶體(n-type field effect transistor，NFET)102N及p型場效電晶體(p-type field effect transistor，PFET)102P之半導體裝置100的等角視圖。第1B圖、第1C圖及第1D圖圖示根據一些實施例沿著第1A圖至第1E圖之線A-A、線B-B及線C-C截取的半導體裝置100之橫截面圖。第1E圖圖示根據一些實施例沿著第1A圖至第1D圖之線D-D截取的半導體裝置100之俯視圖。第1B圖至第1E圖圖示為了簡單而未在第1A圖之半導體裝置100圖示的額外結構。具有相同標註的元件之論述適用於彼此，除非以其他方式提及。
參看第1A圖至第1E圖，半導體裝置100可包括：(i)基板104，(ii)安置於基板104上的鰭結構106N及鰭結構106P，(iii)在基板104上且相鄰於鰭結構106N及鰭結構106P的經摻雜淺溝槽隔離結構108，(iv)分別安置於鰭結構106N及鰭結構106P上的源極/汲極 (source/drain，S/D)區110N及源極/汲極區110P，(v)閘極結構112，(vi)閘極間隙物114，(vii)安置於經摻雜淺溝槽隔離結構108上的隔離結構116，(viii)安置於隔離結構116上的阻障層118，(ix)蝕刻終止層(etch stop layer，ESL) 120，(x)層間介電質(interlayer dielectric，ILD)層122，(xi)安置於鰭結構106N上的奈米結構通道區124的堆疊體，(xii)安置於鰭結構106P上的奈米結構通道區126的堆疊體，及(xiii)內間隙物115。如本文中所使用，術語「奈米結構」界定結構、層及/或區為具有水平尺寸(例如，沿著方向X及/或方向Y)及/或垂直尺寸(例如，沿著方向Z)小於約100 nm，例如約90 nm，約50 nm，約10 nm，或小於約100 nm的其他值。在一些實施例中，奈米結構通道區124及/或奈米結構通道區126可已呈現奈米片材、奈米導線、奈米桿、奈米套管或其他合適奈米結構形狀的形式。
在一些實施例中，基板104可為半導體材料，諸如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(silicon-on-insulator，SOI)結構，及其組合。另外，基板104可藉由p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)進行摻雜。在一些實施例中，鰭結構106N及鰭結構106P可包括類似於基板104的材料，且沿著方向X延伸。
在一些實施例中，經摻雜淺溝槽隔離結構108中的每一者可包括安置於基板104上且沿著鰭結構106N至鰭結構106P之側壁的經摻雜襯墊108A、安置於經摻雜襯墊108A上的摻雜劑源襯墊108B，及安置於摻雜劑源襯墊108B上的經摻雜填充層108C。在一些實施例中，經摻雜襯墊108A及經摻雜填充層108C可包括具有摻雜劑之絕緣氧化物層，且摻雜劑源襯墊108B可包括摻雜劑材料的絕緣化合物。在一些實施例中，經摻雜襯墊108A及經摻雜填充層108C可包括同一類型的摻雜劑。在一些實施例中，絕緣氧化物層可包括氧化矽(SiO 2)層或其他合適絕緣氧化物層。在一些實施例中，經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C可包括彼此類似或不同的半導體元件。
在一些實施例中，經摻雜襯墊108A及經摻雜填充層108C可包括具有氮摻雜劑之絕緣氧化物層，且摻雜劑源襯墊108B可包括氮化物層，諸如SiN層、SiON層，或其他合適氮化物層。在一些實施例中，經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C沿著第1A圖及第1D圖至第1E圖的線E-E可具有氮原子如第1F圖所示具有峰值氮濃度C2的濃度輪廓。經摻雜填充層108C中氮原子的濃度可大於經摻雜襯墊108A及摻雜劑源襯墊108B中氮原子的濃度，如第1F圖所繪示。
在一些實施例中，經摻雜襯墊108A及經摻雜填充層108C中摻雜劑以及摻雜劑源襯墊108B的材料(例如，SiN或SiON)之類型及濃度輪廓(例如，如第1F圖中所繪示)可經選擇以達成經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C的實質上相等蝕刻速率，或達成經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C之間的蝕刻速率差小於約1 nm/s。經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C之間的此類蝕刻速率可促進具有實質上平面頂表面輪廓的經摻雜淺溝槽隔離結構108的形成。經摻雜淺溝槽隔離結構108的實質上平面頂表面輪廓可促進結構(例如，繪示於第8圖中之包覆層838) 後續在經摻雜淺溝槽隔離結構108上形成具有改良之線性側壁輪廓。隨後形成的具有改良之線性側壁輪廓的結構可防止或減小源極/汲極區110N至源極/汲極區110P及閘極結構112後續形成中的製造缺陷，如下文參看第8圖至第13圖及第14A圖至第19D圖所描述。
參看第1F圖，在一些實施例中，氮原子的峰值氮濃度C2可等於或小於約5原子%。在一些實施例中，經摻雜襯墊108A中氮原子的濃度範圍可為約0.1原子%至約4原子%。在一些實施例中，經摻雜填充層108C中氮原子的濃度範圍可為約1原子%至約5原子%。在經摻雜襯墊108A及經摻雜填充層108C中氮原子的此等濃度以下，經摻雜襯墊108A及經摻雜填充層108C的實質上相等的蝕刻速率可能並未被達成。另一方面，在經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C中氮原子的此等濃度以上，氮原子可將固定電荷引入至經摻雜襯墊108A中，此情形可誘發基板104中的電流洩露路徑。
在一些實施例中，經摻雜襯墊108A可具有約2 nm至約10 nm的厚度T1。若厚度T1小於2 nm，則來自摻雜劑源襯墊108B的氮原子可將固定電荷引入至經摻雜襯墊108A中，此情形可誘發後續基板104中的電流洩露路徑。此外，低於2 nm之厚度T1可能不能恰當地保護鰭結構106N至鰭結構106P在後續退火及/或沈積製程期間免受熱損害。另一方面，若厚度T1大於10 nm，則對經摻雜襯墊108A進行摻雜的處理時間增大，且因此增大裝置製造成本。在一些實施例中，摻雜劑源襯墊108B可具有約1 nm至約6 nm的厚度T2。若厚度T2低於1 nm，則摻雜劑源襯墊108B可能不能提供恰當氮原子濃度至經摻雜襯墊108A及經摻雜填充層108C以達成經摻雜襯墊108A及經摻雜填充層108C的實質上相等的蝕刻速率。另一方面，若厚度T2大於6 nm，則來自摻雜劑源襯墊108B的氮原子可將固定電荷引入至經摻雜襯墊108A中，此情形可誘發基板104中的電流洩露路徑。
參看第1A圖至第1C圖及第1E圖，在一些實施例中，源極/汲極區110N可包括磊晶生長半導體材料，諸如Si，及諸如磷及其他合適n型摻雜劑的n型摻雜劑。在一些實施例中，源極/汲極區110P可包括磊晶生長半導體材料，諸如Si及SiGe，及諸如硼及其他合適p型摻雜劑的p型摻雜劑。
參看第1B圖、第1D圖及第1E圖，在一些實施例中，奈米結構通道區124及奈米結構通道區126可包括類似於或不同於基板104的半導體材料。在一些實施例中，奈米結構通道區124及奈米結構通道區126可包括Si、SiAs、磷化矽(SiP)、SiC、SiCP、SiGe、矽鍺硼(SiGeB)、硼化鍺(GeB)、矽-鍺-錫-硼(SiGeSnB)、III-V族半導體化合物，或其他合適半導體材料。儘管繪示奈米結構通道區124及奈米結構通道區126的矩形橫截面，但奈米結構通道區124及奈米結構通道區126可具有其他幾何形狀(例如，圓形、橢圓形、三角形或多邊形)的橫截面。
參看第1A圖至第1B圖及第1D圖至第1E圖，在一些實施例中，閘極結構112中的每一者可包括包圍奈米結構通道區124的閘極結構112N及包圍奈米結構通道區126的閘極結構112P，閘極結構112可被稱作「全環繞閘極(gate-all-around，GAA)結構」或「水平全環繞閘極(horizontal gate-all-around，HGAA)結構」。包圍奈米結構通道區124及奈米結構通道區126的閘極結構112N及閘極結構112P的數個部分可藉由內間隙物115與相鄰源極/汲極區110N及源極/汲極區110P電隔離。在一些實施例中，半導體裝置100可為finFET，且具有鰭區(圖中未示)而非奈米結構通道區124及奈米結構通道區126。
在一些實施例中，每一閘極結構112之閘極結構112N及閘極結構112P可包括(i)分別安置於奈米結構通道區124及奈米結構通道區126上的介面氧化物(interfacial oxide，IL)層128N及介面氧化物層128P，(ii)分別安置於介面氧化物層128N及介面氧化物層128P上的高k(high-k，HK)閘極介電層130N及高k閘極介電層130P，(iii)分別安置於高k閘極介電層130N及高k閘極介電層130P上的功函數金屬(work function metal，WFM)層132N及功函數金屬層132P，(iv)及安置於功函數金屬層132N及功函數金屬層132P上的閘極金屬填充層134。在一些實施例中，每一閘極結構112的閘極結構112N及閘極結構112P可具有共同的閘極金屬填充層134。在一些實施例中，功函數金屬層132N及功函數金屬層132P可包括不同於彼此的材料。在一些實施例中，介面氧化物層128N及介面氧化物層128P以及高k閘極介電層130N及高k閘極介電層130P可包括彼此類似或彼此不同的材料。
在一些實施例中，介面氧化物層128N及介面氧化物層128P可包括氧化矽(SiO 2)、氧化矽鍺(SiGeO x)或氧化鍺(GeO x)，且可具有約0.5 nm至約2 nm的厚度。在一些實施例中，高k閘極介電層130N及高k閘極介電層130P可包括高k介電材料，諸如氧化鉿(HfO 2)、氧化鈦(TiO 2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta 2O 3)、矽酸鉿(HfSiO 4)、氧化鋯(ZrO 2)、矽酸鋯(ZrSiO 2)，且可具有約0.5 nm至約4 nm的厚度。在介面氧化物層128N及介面氧化物層128P以及高k閘極介電層130N及高k閘極介電層130P的此等厚度範圍內，閘極結構112N與奈米結構通道區124之間及閘極結構112P與奈米結構通道區126之間可恰當的提供電隔離而不損害裝置大小及製造成本。
在一些實施例中，功函數金屬層132N可包括鈦鋁(TiAl)、鈦鋁碳化物(TiAlC)、鉭鋁(TaAl)、鉭鋁碳化物(TaAlC)、Al摻雜Ti、Al摻雜TiN、Al摻雜Ta、Al摻雜TaN、其他合適的Al類材料。，或其組合。在一些實施例中，功函數金屬層132P可包括實質上無Al (例如，不具有Al)的Ti類或Ta類氮化物或合金，諸如氮化鈦(TiN)、氮矽化鈦(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、氮矽化鉭(TaSiN)、鉭金(Ta-Au)合金、鉭銅(Ta-Cu)及其組合。在一些實施例中，閘極金屬填充層134可包括合適導電材料，諸如鎢(W)、鈦、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金及其組合。
在一些實施例中，閘極間隙物114、內間隙物115、蝕刻終止層120及層間介電質層122可包括絕緣材料，諸如SiO 2、SiN、矽碳氮化物(SiCN)、矽氧碳氮化物(SiOCN)及矽鍺氧化物。
在一些實施例中，隔離結構116可使源極/汲極區110N及源極/汲極區110P彼此電隔離，且使閘極結構112N及閘極結構112P彼此電隔離。隔離結構116亦可在源極/汲極區110N及源極/汲極區110P的形成期間防止源極/汲極區110N及源極/汲極區110P的磊晶生長半導體材料的合併。在一些實施例中，隔離結構116可包括絕緣襯墊116A及絕緣填充層116B。在一些實施例中，絕緣襯墊116A及絕緣填充層116B可包括SiO 2、SiN、矽碳氮化物(SiCN)、矽氧碳氮化物(SiOCN)或矽鍺氧化物。在一些實施例中，隔離結構116之側壁的形成可與經摻雜填充層108C的側壁實質上對準，以在形成源極/汲極區110N至源極/汲極區110P期間防止經摻雜填充層108C的蝕刻或使蝕刻最小化，如下文詳細描述。
在一些實施例中，阻障層118可防止隔離結構116在形成源極/汲極區110N及源極/汲極區110P期間被蝕刻，如下文更詳細地描述。在一些實施例中，阻障層118可包括具有稀土金屬的稀土金屬氧化物層，此稀土金屬係諸如鉿(Hf)、鑭(La)、銦(In)、銠(Rh)、鈀(Pd)、鈰(Ce)、鐠(Pr)、釹(Nd)、鐠(Pm)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)及其組合。稀土金屬氧化物層中稀土金屬原子的濃度範圍可為約1×10 20原子/ cm 3至約3×10 22原子/cm 3。若濃度低於約1×10 20原子/cm 3，則阻障層118可能不能在形成源極/汲極區110N及源極/汲極區110P期間恰當地保護隔離結構116免受蝕刻影響。另一方面，若濃度高於約3×10 22原子/cm 3，則裝置製造成本增大。
第2A圖圖示根據一些實施例具有n型場效電晶體102N及p型場效電晶體102P之半導體裝置200的等角視圖。半導體裝置100的論述應用至半導體裝置200，除了半導體裝置200的經摻雜淺溝槽隔離結構208外。在一些實施例中，半導體裝置200沿著線A’-A’、線B’-B’、線C’-C’及線D’-D’的視圖可類似於第1B圖、第1C圖、第1D圖及第1E圖的視圖，除了經摻雜淺溝槽隔離結構208外。在一些實施例中，經摻雜淺溝槽隔離結構208可包括具有氮類襯墊208A及經摻雜填充層208B的雙層結構，而非經摻雜淺溝槽隔離結構108的三層結構。
在一些實施例中，氮類襯墊208A可包括絕緣氮化物層，且經摻雜填充層208B可包括具有氮摻雜劑的絕緣氧化物層。在一些實施例中，絕緣氮化物層可包括SiN、SiON或其他合適絕緣氮化物層，且絕緣氧化物層可包括SiO 2層或其他合適絕緣氧化物層。在一些實施例中，氮類襯墊208A及經摻雜填充層208B可包括彼此類似或不同的半導體元件。
在一些實施例中，氮類襯墊208A及經摻雜填充層208B具有氮原子沿著第2A圖之線E’-E’具有峰值氮濃度C6的濃度輪廓208C或濃度輪廓208D，如第2B圖中所繪示。經摻雜填充層208B中氮原子的濃度可實質上相等(例如，濃度輪廓208C)或大於氮類襯墊208A的氮原子濃度(例如，濃度輪廓208D)。在一些實施例中，經摻雜填充層208B (例如，如第2B圖中所繪示)中摻雜劑之類型及濃度輪廓以及氮類襯墊208A的材料(例如，SiN或SiON)可經選擇以達成氮類襯墊208A及經摻雜填充層208B的實質上相等蝕刻速率，或達成氮類襯墊208A及經摻雜填充層208B之間的蝕刻速率差小於約1 nm/s。氮類襯墊208A及經摻雜填充層208B之間的此類蝕刻速率可促進具有實質上平面頂表面輪廓的經摻雜淺溝槽隔離結構208之形成。類似於經摻雜淺溝槽隔離結構108，經摻雜淺溝槽隔離結構208的實質上平坦頂表面輪廓可促進結構(例如，繪示於第8圖中之包覆層838)後續在經摻雜淺溝槽隔離結構208上形成具有改良之線性側壁輪廓。
參看第2B圖，在一些實施例中，氮原子的峰值氮濃度C6可等於或小於約5原子%。在一些實施例中，氮類襯墊208A及經摻雜填充層208B中氮原子的濃度範圍可為約1原子%至約5原子%。在氮類襯墊208A及經摻雜填充層208B中氮原子的此等濃度以下，氮類襯墊208A及經摻雜填充層208B之實質上相等的蝕刻速率可能並未被達成。另一方面，在氮類襯墊208A及經摻雜填充層208B中氮原子的此等濃度以上，氮原子可將固定電荷引入至氮類襯墊208A中，此情形可誘發基板104中的電流洩露路徑。在一些實施例中，隔離結構116之側壁的形成可與經摻雜填充層208B的側壁實質上對準(圖中未示)，以在形成源極/汲極區110N至源極/汲極區110P期間防止經摻雜填充層208B的蝕刻或使此蝕刻最小化。
參看第2A圖，在一些實施例中，氮類襯墊208A可具有約2 nm至約10 nm的厚度T3。若厚度T3低於2 nm，則氮類襯墊208A可能不能恰當地保護鰭結構106N至鰭結構106P在隨後退火及/或沈積製程期間免受熱損害。此外，低於2 nm的厚度T3可能不提供恰當濃度的摻雜劑至經摻雜填充層208B。另一方面，若厚度T3大於10 nm，則氮原子可將固定電荷引入至氮類襯墊208A中，此情形可誘發基板104中的電流洩露路徑。
第3圖為根據一些實施例的用於製造半導體裝置100及半導體裝置200之實例方法300的流程圖。出於圖示性目的，圖示於第3圖中之操作將參看用於製造半導體裝置100及半導體裝置200之實例製造製程來描述，如第4圖、第5A圖至第5G圖、第6A圖至第6D圖、第7A圖至第7E圖、第8圖至第13圖及第14A圖至第19D圖中所圖示。第4圖、第5A圖至第5B圖、第5E圖、第6A圖至第6D圖及第8圖至第13圖為根據一些實施例的各種製造階段之半導體裝置100的等角視圖。第7A圖至第7B圖及第7E圖為根據一些實施例的各種製造階段之半導體裝置200的等角視圖。第14A圖至第19A圖為根據一些實施例沿著第1A圖及第1C圖至第1E圖之線A-A截取的半導體裝置100在各種製造階段之橫截面圖。第14B圖至第19B圖為根據一些實施例沿著第1A圖至第1B圖及第1E圖之線B-B截取的半導體裝置100在各種製造階段之橫截面圖。第14C圖至第19C圖為根據一些實施例沿著第1A圖至第1B圖及第1E圖之線C-C截取的半導體裝置100在各種製造階段之橫截面圖。第14D圖至第19D圖為根據一些實施例沿著第1A圖至第1D圖之線D-D截取的半導體裝置100在各種製造階段之俯視圖。操作可以不同次序執行，或並非依據特定應用執行。應注意，方法300可能不產生半導體裝置100或半導體裝置200。因此，應理解，額外製程可在方法300之前、期間及之後提供，且一些其他製程在本文中可僅簡潔地描述。具有與第1A圖至第1F圖之元件相同之標記的第4圖、第5A圖至第5G圖、第6A圖至第6D圖、第7A圖至第7E圖、第8圖至第13圖及第14A圖至19D圖中的元件如上文描述。
參看第3圖，在操作305中，超級晶格結構形成於基板上的鰭結構上。舉例而言，如第4圖中所繪示，超級晶格結構423及超級晶格結構425分別形成於鰭結構106N及鰭結構106P上。在一些實施例中，超級晶格結構423可包括以交替組態配置的磊晶生長之奈米結構通道區124及奈米結構層424，且超級晶格結構425可包括以交替組態配置的磊晶生長之奈米結構通道區126及奈米結構層426。在一些實施例中，奈米結構通道區124及奈米結構通道區126可包括Si而無任何實質量的Ge (例如，無Ge)，且奈米結構層424及奈米結構層426可包括SiGe。奈米結構層424及奈米結構層426亦被稱作犧牲層。在後續處理期間，奈米結構層424及奈米結構層426可在閘極替換製程中替換以分別形成閘極結構112N及閘極結構112P的多個部分。
在一些實施例中，遮罩層436A至遮罩層436D的堆疊體可形成於超級晶格結構423及超級晶格結構425中的每一者上。在一些實施例中，遮罩層436A可包括類似於奈米結構層424之材料的材料，遮罩層436B可包括類似於奈米結構通道區124之材料的材料，遮罩層436C可包括氧化物層，且遮罩層436D可包括氮化物層。
參看第3圖，在操作310中，經摻雜STI結構在基板上且相鄰於鰭結構來形成。舉例而言，經摻雜淺溝槽隔離結構108可在基板104上且相鄰於鰭結構106N及鰭結構106P形成，如參看第5A圖至第5G圖所描述或如參看第6A圖至第6E圖所描述。
參看第5A圖至第5G圖，在一些實施例中，形成經摻雜淺溝槽隔離結構108可包括以下後續操作：(i)將未經摻雜襯墊508A沈積於第4圖之結構上，如第5A圖中所繪示，(ii)將摻雜劑源襯墊508B沈積於未經摻雜襯墊508A上，如第5A圖中所繪示，(iii)將未經摻雜填充層508C沈積於摻雜劑源襯墊508B上，如第5A圖中所繪示，(iv)對第5A圖之結構執行退火製程以形成經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C，如第5B圖中所繪示，及(v)對經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C執行蝕刻製程以形成經摻雜淺溝槽隔離結構108，如第5E圖中所繪示。
在一些實施例中，沈積未經摻雜襯墊508A可包括在約25 ℃至約1000 ℃的溫度下、在約1托至約15托的壓力下及以約10 W至約500 W的射頻功率下以原子層沈積(atomic layer deposition，ALD)或非流動式化學氣相沈積(non-flowable chemical vapor deposition，CVD)製程沈積未經摻雜氧化物層(例如，未經摻雜SiO 2層)約2 nm至約10 nm的厚度。在一些實施例中，沈積摻雜劑源襯墊508B可包括在約400 ℃至約700 ℃的溫度下、在約1托至約15托的壓力下及在約10 W至約200 W的射頻功率下以ALD或非流動式CVD製程沈積氮化物層(例如，SiON或SiN層)約1 nm至約6 nm的厚度。在一些實施例中，沈積未經摻雜填充層508C可包括在約25 ℃至約200 ℃的溫度下及在約1托至約15托的壓力下以流動式CVD製程沈積未經摻雜流動式氧化物層(例如，未經摻雜流動式SiO 2層)。
在一些實施例中，執行退火製程可包括在約200℃至約600 ℃的溫度下、約1托至約760托的壓力下且歷時0.5分鐘至約300分鐘的持續時間下在蒸氣、氧氣及氮氣的環境下對第5A圖之結構執行濕式退火製程。在一些實施例中，執行退火製程可包括在約500℃至約700 ℃的溫度下、約1托至約760托的壓力下且歷時約0.5分鐘至約120分鐘的持續時間下在氮氣環境下對第5A圖之結構執行乾式退火製程。在一些實施例中，執行蝕刻製程可包括在約25℃至約200 ℃的溫度下且在約10 W至約100 W的射頻功率下以具有氟化氫(HF)、氨氣(NH 3)、三氟化氮(NF 3)及氫氣的蝕刻氣體混合物執行乾式蝕刻製程。
在一些實施例中，在退火製程之前，未經摻雜襯墊508A、摻雜劑源襯墊508B及未經摻雜填充層508C在沿著第5A圖之線F-F處具有峰值氮濃度C1為約5原子%至約20原子%的氮原子的濃度輪廓，如第5C圖中所繪示。在一些實施例中，在退火製程之後，經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C在沿著第5B圖之線F-F處具有峰值氮濃度C2為約5原子%或小於約5原子%之氮原子的濃度輪廓，如第5D圖中所繪示。第1F圖之論述適用於第5D圖，除非以其他方式提及。
如由第5C圖及第5D圖中之氮濃度輪廓所圖示，來自摻雜劑源襯墊508B的氮原子在退火製程期間擴散至未經摻雜襯墊508A及未經摻雜填充層508C中，且將這些氮原子轉換為經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C。退火製程可被稱作摻雜製程。在退火製程期間，氮原子的濃度自未經摻雜襯墊508A及未經摻雜填充層508C中的約0原子%增大至約5原子%或小於約5原子%以形成經摻雜襯墊108A及經摻雜填充層108C。另一方面，氮原子濃度在摻雜劑源襯墊508B中減少以形成具有小於約5原子%之氮原子濃度的摻雜劑源襯墊108B。在一些實施例中，經摻雜填充層108C中氮原子的峰值濃度大於經摻雜襯墊108A及/或摻雜劑源襯墊108B中氮原子的峰值濃度，如第5D圖中所繪示。
未經摻雜襯墊508A的密度大於未經摻雜填充層508C的密度，未經摻雜填充層508C包括流動式氧化物層。因此，未經摻雜填充層508C的蝕刻速率大於未經摻雜襯墊508A。未經摻雜填充層508C藉由氮原子的摻雜可使未經摻雜填充層508C的流動式氧化物層緻密。流動式氧化物層之緻密在經摻雜填充層108C中形成非流動式氧化物層，具有低於未經摻雜填充層508C之蝕刻速率的蝕刻速率。退火製程可修改未經摻雜襯墊508A、摻雜劑源襯墊508B及未經摻雜填充層508C的不相等的蝕刻速率，使經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C的蝕刻速率實質上相等。在一些實施例中，退火製程可減小未經摻雜襯墊508A、摻雜劑源襯墊508B及未經摻雜填充層508C之間的蝕刻速率差以在經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C中使蝕刻速率差小於約1 nm/秒。由於經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C之間具有實質上相等的蝕刻速率及/或低蝕刻速率差，經摻雜淺溝槽隔離結構108可形成具有實質上平面的頂表面輪廓，如第5F圖中所繪示，第5F圖為第5E圖之區501的放大橫截面圖。在一些實施例中，經摻雜淺溝槽隔離結構108可形成有頂表面輪廓，這些輪廓沿著對稱軸G在頂表面邊緣與頂表面中心之間具有小於2 nm的高度差H1，如第5G圖中所繪示，第5G圖係第5E圖之區501的另一放大橫截面圖。第5F圖至第5G圖中經摻雜淺溝槽隔離結構108的頂表面輪廓可促進結構(例如，繪示於第8圖中之包覆層838及/或繪示於第9圖中之隔離結構116) 後續在具有改良之線性側壁輪廓的經摻雜淺溝槽隔離結構108上形成。
在無摻雜製程的情況下，STI結構可具有頂表面輪廓，這些頂表面輪廓具有提升之頂表面邊緣108s及沿著對稱軸G在頂表面邊緣108s與頂表面中心之間大於約2 nm之高度差，如第5F圖至第5G圖中所繪示。此類頂表面邊緣108s可形成包覆層838及隔離結構116較少的線性側壁輪廓，從而導致源極/汲極開口1410N至源極/汲極開口1410P中的包覆層殘餘物838r (繪示於第14B圖及第14D圖中)。此類包覆層殘餘物838r可導致形成源極/汲極區110N至源極/汲極區110P、內間隙物115及/或閘極結構112中的製造缺陷，如下文所論述。
約5原子%至約20原子%的峰值氮濃度C1可恰當地形成經摻雜襯墊108A及經摻雜填充層108C，而不將固定電荷引入經摻雜襯墊108A中。若峰值氮濃度C1小於約5原子%，則摻雜劑源襯墊508B可能不提供恰當氮原子濃度而不能以實質上相等的蝕刻速率形成經摻雜襯墊108A及經摻雜填充層108C。另一方面，若峰值氮濃度C1大於約20原子%，則氮原子可將固定電荷引入至經摻雜襯墊108A中，此情形可誘發基板104中的電流洩露路徑。
參看第6A圖至第6E圖，在一些實施例中，形成經摻雜淺溝槽隔離結構108可包括以下操作：(i)將未經摻雜襯墊608A沈積於第4圖之結構上，如第6A圖中所繪示，(ii)以氨氣或氮氣640對第6A圖之結構執行氮化製程以將未經摻雜襯墊608A的頂部襯墊部分轉換為摻雜劑源襯墊608B，如第6B圖中所繪示，(iii)將未經摻雜填充層608C沈積於摻雜劑源襯墊608B上，如第6C圖中所繪示，(iv)對第6C圖之結構執行退火製程以形成經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C，如第6D圖中所繪示，及(v)對經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C執行蝕刻製程以形成經摻雜淺溝槽隔離結構108，如第5E圖中所繪示。在一些實施例中，遮罩層436C至遮罩層436D可在蝕刻製程期間進行蝕刻。未經摻雜襯墊508A、摻雜劑源襯墊508B及未經摻雜填充層508C的論述內容適用於未經摻雜襯墊608A、摻雜劑源襯墊608B及未經摻雜填充層608C。
未經摻雜襯墊608A及未經摻雜填充層608C的沈積製程可類似於未經摻雜襯墊508A及未經摻雜填充層508C的沈積製程。在一些實施例中，執行氮化製程可包括在約700℃至約1000 ℃的溫度下、約1托至約760托的壓力下且歷時0.5分鐘至約60分鐘的持續時間下以氨氣或氮氣640的環境對第6A圖之結構執行熱氮化製程。在一些實施例中，執行氮化製程可包括在約250℃至約1000 ℃的溫度下、約1托至約760托的壓力下、約10 W至約15000 W的射頻功率下及歷時0.5分鐘至約60分鐘的持續時間下以氨氣或氮氣640的環境對第6A圖之結構執行電漿氮化製程。對第6C圖之結構執行的退火製程可類似於對第5A圖之結構執行的退火製程。
在一些實施例中，在退火製程之前，未經摻雜襯墊608A、摻雜劑源襯墊608B及未經摻雜填充層608C在沿著第6C圖之線J-J處具有峰值氮濃度C3為約5原子%至約20原子%的氮原子的濃度輪廓，如第6E圖中所繪示。在一些實施例中，在退火製程之後，經摻雜襯墊108A、摻雜劑源襯墊108B及經摻雜填充層108C可具有類似於繪示於第5D圖之氮原子沿著第6D圖之線J-J所具有的氮原子濃度輪廓。
在一些實施例中，替代經摻雜淺溝槽隔離結構108，經摻雜淺溝槽隔離結構208可在基板104上且相鄰於鰭結構106N及鰭結構106P形成，如參看第7A圖至第7E圖所描述。在一些實施例中，形成經摻雜淺溝槽隔離結構208可包括以下後續操作：(i)將氮類襯墊708A沈積於第4圖之結構上，如第7A圖中所繪示，(ii)將未經摻雜劑填充層708B沈積於氮類襯墊708A上，如第7A圖中所繪示，(iii)對第7A圖之結構執行退火製程以形成氮類襯墊208A及經摻雜填充層208B，如第7B圖中所繪示，及(iv)對氮類襯墊208A及經摻雜填充層208B執行蝕刻製程以形成經摻雜淺溝槽隔離結構208，如第7E圖中所繪示。
在一些實施例中，沈積氮類襯墊708A可包括在約400 ℃至約700 ℃的溫度下且在約10 W至約100 W的射頻功率下藉由Si前驅物(例如，二氯矽烷或六氯矽烷)、氧前驅物及氮前驅物(例如，NH 3或N 2)以ALD或非流動式CVD製程沈積氮化物層(例如，SiON或SiN)層。在一些實施例中，沈積未經摻雜填充層708B可包括在約25 ℃至約200 ℃的溫度下且在約1托至約15托的壓力下以流動式CVD製程沈積經摻雜流動式氧化物層(例如，未經摻雜流動式SiO 2層)。對第6C圖之結構執行的退火製程可類似於對第5A圖之結構執行的退火製程。對第7B圖之結構執行的蝕刻製程可類似於對第5B圖之結構執行的蝕刻製程。
在一些實施例中，在退火製程之後，氮類襯墊708A及未經摻雜填充層708B在沿著第7A圖之線K-K處具有峰值氮濃度C5為約5原子%至約20原子%的氮原子之濃度輪廓708C或濃度輪廓708D，如第7C圖中所繪示。在一些實施例中，在退火製程之後，氮類襯墊208A及經摻雜填充層208B在沿著第7B圖之線K-K處具有峰值氮濃度C6為約5原子%或小於約5原子%之氮原子之濃度輪廓208C或濃度輪廓208D，如第7D圖中所繪示。第2B圖之論述適用於第7D圖，除非以其他方式提及。
如由第7C圖及第7D圖中之氮濃度輪廓所圖示，來自氮類襯墊708A的氮原子在退火製程期間擴散至未經摻雜填充層708B中，且將這些氮原子轉換為氮類襯墊208A及經摻雜填充層208B。退火製程可被稱作摻雜製程。在退火製程期間，氮原子的濃度自未經摻雜填充層708B中的約0原子%增大至約5原子%或小於約5原子%以形成經摻雜填充層208B。另一方面，氮原子濃度在氮類襯墊708A中減少以形成具有小於約5原子%之氮原子濃度的氮類襯墊208A。
氮類襯墊708A的密度大於未經摻雜填充層708B的密度，此未經摻雜填充層708B包括流動式氧化物層。因此，未經摻雜填充層708B的蝕刻速率大於氮類襯墊708A的蝕刻速率。未經摻雜填充層708B藉由氮原子的摻雜可使未經摻雜填充層708B的流動式氧化物層緻密。流動式氧化物層之緻密在經摻雜填充層208B中形成非流動式氧化物層，使其具有低於未經摻雜填充層708B之蝕刻速率的蝕刻速率。退火製程可將氮類襯墊708A及未經摻雜填充層708B不相等的蝕刻速率修改為氮類襯墊208A及經摻雜填充層208B實質上相等的蝕刻速率。在一些實施例中，退火製程可減小氮類襯墊708A與未經摻雜填充層708B之間的蝕刻速率差以在氮類襯墊208A與經摻雜填充層208B中使蝕刻速率差小於約1 nm/秒。由於氮類襯墊208A與經摻雜填充層208B之間實質上相等的蝕刻速率及/或低蝕刻速率差，經摻雜淺溝槽隔離結構208可形成有實質上平面的頂表面輪廓。
參看第3圖，在操作315中，包覆層形成且包圍超級晶格結構。舉例而言，如第8圖中所繪示，包覆層838形成且包圍超級晶格結構423及超級晶格結構425。包覆層838的形成可包括：(i)在第5E圖之結構上藉由諸如鍺烷(GeH 4)及乙烯烷(Si 2H 6)的前驅物並以CDV製程沈積類似於奈米結構層424之材料的材料(例如，SiGe)層，及(ii)對材料經沈積的層執行蝕刻製程以形成第8圖的結構。
經摻雜淺溝槽隔離結構108實質上平面的頂表面輪廓使實質上具有線性側壁輪廓的包覆層838可形成，如第8圖中所繪示。另一方面，若未使用經摻雜淺溝槽隔離結構108， STI結構將具有提升的頂表面邊緣108s，如上文所論述，且包覆層具有非線性的側壁輪廓，諸如繪示於第8圖中的側壁輪廓838s。此類非線性側壁輪廓838s可在源極/汲極開口1410N至源極/汲極開口1410P中產生包覆層殘餘物838r (繪示於第14B圖及第14D圖中)，且在形成源極/汲極區110N至源極/汲極區110P、內間隙物115及/或閘極結構112中導致製造缺陷，如下文所論述。
參看第3圖，在操作320中，隔離結構形成於經摻雜STI結構上。舉例而言，如第9圖中所繪示，隔離結構116形成於經摻雜淺溝槽隔離結構108上。形成隔離結構116可包括以下操作：(i)在第8圖之結構上沈積絕緣襯墊116A，(ii)在絕緣襯墊116A上沈積絕緣填充層116B，及(iii)對絕緣襯墊116A、絕緣填充層116B及包覆層838執行化學機械研磨(chemical mechanical polishing，CMP)製程以使絕緣襯墊116A、絕緣填充層116B及包覆層838實質彼此共平面，如第9圖中所繪示。
參看第3圖，在操作325中，阻障層形成於隔離結構上。舉例而言，如參看第10圖至第11圖所描述，阻障層118形成於隔離結構116上。形成阻障層118可包括以下操作：(i)對隔離結構116執行蝕刻製程以形成第10圖的結構，(ii)在第10圖之結構上沈積稀土金屬氧化物層(圖中未示)，(iii)對稀土金屬氧化物層執行CMP製程以使阻障層118及包覆層838之頂表面實質彼此共平面，如第11圖中所繪示。
參看第3圖，在操作330中，多晶矽結構形成於阻障層、包覆層及超級晶格結構上。舉例而言，如參看第12圖至第13圖所描述，多晶矽結構1312形成於阻障層118、包覆層838以及超級晶格結構423及超級晶格結構425上。形成多晶矽結構1312可包括以下後續操作：(i)對第11圖之結構執行蝕刻製程以移除遮罩層436A至遮罩層436B，如第12圖中所繪示，(ii)在第12圖之結構上沈積多晶矽層(圖中未示)，及(iii)對多晶矽層執行圖案化製程(例如，微影製程)以形成多晶矽結構1312，如第13圖中所繪示。在一些實施例中，硬式遮罩層1336A至硬式遮罩層1336B可在形成多晶矽結構1312期間形成。在一些實施例中，閘極間隙物114可在形成多晶矽結構1312之後形成，如第14A圖中所繪示。
參看第3圖，在操作335中，源極/汲極區形成於鰭結構上。舉例而言，如參看第14A圖至第16D圖所描述，源極/汲極區110N及源極/汲極區110P分別形成於鰭結構106N及鰭結構106P上。形成源極/汲極區110N及源極/汲極區110P可包括以下操作：形成源極/汲極開口1410N及源極/汲極開口1410P，如第14A圖至第14B圖及第14D圖中所繪示(在第14C圖之橫截面圖中不可見)，及(ii)在源極/汲極開口1410N及源極/汲極開口1410P中磊晶生長半導體材料，如第16A圖至第16B圖及第16D圖所繪示。形成源極/汲極開口1410N及源極/汲極開口1410P可包括蝕刻超級晶格結構423及超級晶格結構425以及包覆層838並未由閘極間隙物114及多晶矽結構1312覆蓋的多個部分。繪示於第14D圖中之區1401可在閘極間隙物114及多晶矽結構1312下方被覆蓋。
在一些實施例中，如第15A圖至第15D圖中所繪示，內間隙物115可在源極/汲極區110N及源極/汲極區110P之形成製程的操作(i)與(ii)之間形成。
第14B圖及第14D圖圖示並未使用經摻雜淺溝槽隔離結構108的情況下，源極/汲極開口1410N及1410P形成之後剩餘的包覆層殘餘物838r，這些包覆層殘餘物838r歸因於包覆層之非線性側壁輪廓838s形成於具有提升的頂表面邊緣108s (上文論述)之未經摻雜STI結構上。包覆層殘餘物838r的存在可產生製造缺陷，諸如絕緣襯墊116A與內間隙物115之間，絕緣襯墊116A與源極/汲極區110N之間，及/或絕緣襯墊116A與源極/汲極區110P之間的間隙。此類間隙可在操作345中形成閘極結構112中進一步導致製造缺陷。舉例而言，閘極金屬填充層134可沈積於此等間隙中且產生源極/汲極區110N至源極/汲極區110P與閘極結構112之間的電短路。
在一些實施例中，在形成源極/汲極區110N及源極/汲極區110P之後，蝕刻終止層120及層間介電質層122可形成，如第17A圖至第17D圖中所繪示。繪示於第17D圖中之區1701可在蝕刻終止層120及層間介電質層122下方被覆蓋。
參看第3圖，在操作340中，形成閘極開口。舉例而言，如第18A圖及第18C圖至第18D圖中所繪示(在第18B圖之橫截面圖中不可見)，閘極開口1812形成於奈米結構通道區124及奈米結構通道區126周圍。閘極開口1812的形成可包括蝕刻多晶矽結構1312、奈米結構層424及奈米結構層426及包覆層838在多晶矽結構1312下方的多個部分。第18B圖繪示沿著第18D圖之線B-B的橫截面圖。
參看第3圖，在操作345中，閘極結構形成於閘極開口中。舉例而言，如參看第19A圖、第19C圖及第19D所繪示(在第19B圖之橫截面圖中不可見)，閘極結構112形成於閘極開口1812中。閘極結構112的形成可包括以下操作：(i)分別在奈米結構通道區124及奈米結構通道區126上形成介面氧化物層128N及介面氧化物層128P，如第19A圖及第19C圖至第19D圖所繪示，(ii)分別在介面氧化物層128N及介面氧化物層128P上沈積高k閘極介電層130N及高k閘極介電層130P，如第19A圖及第19C圖至第19D圖中所繪示，(iii)分別在高k閘極介電層130N及高k閘極介電層130P上沈積功函數金屬層132N及功函數金屬層132P，如第19A圖及第19C圖至第19D圖中所繪示，(iv)在功函數金屬層132N及功函數金屬層132P上沈積閘極金屬填充層134，如第19A圖及第19C圖至第19D圖中所繪示，及(v)執行CMP製程以使層間介電質層122、高k閘極介電層130N及高k閘極介電層130P、功函數金屬層132N及功函數金屬層132P及閘極金屬填充層134彼此實質上共平面，如第19A圖及第19C圖至第19D圖中所繪示。第19B圖繪示沿著第19D圖之線B-B的橫截面圖。
在一些實施例中，操作315至操作345可對第7E圖之結構執行以形成半導體裝置200。
本揭示內容提供具有經摻雜淺溝槽隔離(shallow trench isolation，STI)結構(例如，經摻雜淺溝槽隔離結構108及經摻雜淺溝槽隔離結構208)的半導體裝置(例如，GAA的n型場效電晶體102N至p型場效電晶體102P)之實例結構，以及製造該半導體裝置的實例方法(例如，方法300)。在一些實施例中，經摻雜STI結構可包括經摻雜襯墊(例如，經摻雜襯墊108A)、摻雜劑源襯墊(例如，摻雜劑源襯墊108B)及經摻雜填充層(例如，經摻雜填充層108C)。在一些實施例中，經摻雜STI結構的形成可包括形成堆疊體，此堆疊體具有襯墊、摻雜劑源襯墊及填充層，此填充層相較於襯墊的蝕刻速率具有更快蝕刻速率。經摻雜STI結構的形成可進一步包括藉由使堆疊體退火以將摻雜劑材料自摻雜劑源襯墊佈植至襯墊及填充層中來對襯墊及填充層進行摻雜。襯墊及填充層的摻雜可減小襯墊與填充層之間的蝕刻速率差及/或修改襯墊及填充層的蝕刻速率為實質上彼此相等的。因此，經摻雜STI結構之經蝕刻表面輪廓的均一性得以改良。經摻雜STI結構之改良的均一表面輪廓引起隨後形成於經摻雜STI結構上之結構的改良之線性輪廓，從而防止或減小隨後形成之結構上的製造缺陷。
在一些實施例中，摻雜劑源襯墊可包括氮化物層(例如，氮氧化矽(SiON)或氮化矽(SiN))，且經摻雜襯墊及經摻雜填充層可包括氮摻雜劑。在一些實施例中，摻雜劑源襯墊中氮原子的濃度在退火製程之後可自約5原子%至約20原子%的範圍減低至約0原子%至約5原子%的範圍。在一些實施例中，經摻雜填充層可包括約1原子%至約5原子%的氮摻雜濃度。經摻雜填充層中氮摻雜劑的濃度大於經摻雜襯墊中氮摻雜劑的濃度。
在一些實施例中，一種方法包括以下操作。形成鰭結構在基板上。形成具有複數個第一奈米結構層及複數個第二奈米結構層的超級晶格結構，這些第一奈米結構層及這些第二奈米結構層以交替組態配置於鰭結構上。在第一沈積製程中沈積氧化物襯墊，氧化物襯墊包圍超級晶格結構及鰭結構。形成摻雜劑源襯墊在氧化物襯墊上。在不同於第一沈積製程的第二沈積製程中沈積氧化物填充層於摻雜劑源襯墊上。執行摻雜製程以形成經摻雜氧化物襯墊及經摻雜氧化物填充層。自超級晶格結構的複數個側壁移除經摻雜氧化物襯墊、經摻雜氧化物填充層及摻雜劑源襯墊的複數個部分。以及形成閘極結構在鰭結構上且包圍這些第一奈米結構層。
在一些實施例中，一種方法包括以下操作。形成鰭結構在基板上。形成具有複數個第一奈米結構層及複數個第二奈米結構層的超級晶格結構，這些第一奈米結構層及這些第二奈米結構層以交替組態配置於鰭結構上。在第一沈積製程中形成摻雜劑源襯墊在超級晶格結構及鰭結構上。在不同於第一沈積製程的第二沈積製程中形成經摻雜填充層於摻雜劑源襯墊上。自超級晶格結構的複數個側壁移除摻雜劑源襯墊及經摻雜填充層的複數個部分。以及形成閘極結構在鰭結構上且包圍這些第一奈米結構層。
在一些實施例中，一種半導體裝置包括基板、鰭結構、堆疊體的複數個奈米結構層、源極/汲極區、閘極結構及隔離結構。鰭結構位於基板上。堆疊體的這些奈米結構層位於鰭結構的第一部分上。源極/汲極區位於鰭結構的第二部分上。閘極結構包圍這些奈米結構層中的每一者。以及隔離結構位於基板上且相鄰於鰭結構，其中隔離結構包括經摻雜氧化物襯墊、氮化物襯墊及經摻雜氧化物填充層。
揭示內容概述若干實施例特徵，使所屬領域通常知識者更佳理解本揭示內容之態樣。所屬領域通常知識者應瞭解其可容易地使用本揭示內容作為設計或修改與本文實施例相同目的及/或達成相同優勢之其他製程及結構的基礎。所屬領域通常知識者應認識到此種等效結構並不偏離本揭示內容之精神及範疇，且此種等效結構可在本文中進行改變、取代及替代而不偏離本揭示內容的精神及範疇。
100:半導體裝置 102N:n型場效電晶體 102P:p型場效電晶體 104:基板 106N:鰭結構 106P:鰭結構 108:經摻雜淺溝槽隔離(STI)結構 108A:經摻雜襯墊 108B:摻雜劑源襯墊 108C:經摻雜填充層 108s:頂表面邊緣 110N:源極/汲極(S/D)區 110P:源極/汲極(S/D)區 112:閘極結構 112N:閘極結構 112P:閘極結構 114:閘極間隙物 115:內間隙物 116:隔離結構 116A:絕緣襯墊 116B:絕緣填充層 118:阻障層 120:蝕刻終止層(ESL) 122:層間介電質(ILD)層 124:奈米結構通道區 126:奈米結構通道區 128N:介面氧化物(IL)層 128P:介面氧化物(IL)層 130N:高k (HK)閘極介電層 130P:高k (HK)閘極介電層 132N:功函數金屬(WFM)層 132P:功函數金屬(WFM)層 134:閘極金屬填充層 200:半導體裝置 208:經摻雜STI結構 208A:氮類襯墊 208B:經摻雜填充層 208C:濃度輪廓 208D:濃度輪廓 300:方法 305:操作 310:操作 315:操作 320:操作 325:操作 330:操作 335:操作 340:操作 345:操作 423:超級晶格結構 424:奈米結構層 425:超級晶格結構 426:奈米結構層 436A~436D:遮罩層 501:區 508A:未經摻雜襯墊 508B:摻雜劑源襯墊 508C:未經摻雜填充層 608A:未經摻雜襯墊 608B:摻雜劑源襯墊 608C:未經摻雜填充層 640:氨氣或氮氣 708A:氮類襯墊 708B:未經摻雜填充層 708C:濃度輪廓 708D:濃度輪廓 838:包覆層 838r:包覆層殘餘物 838s:側壁輪廓 1312:多晶矽結構 1336A~1336B:硬式遮罩層 1401:區 1410N:源極/汲極(S/D)開口 1410P:源極/汲極(S/D)開口 1701:區 1812:閘極開口 A-A:線 A’-A’:線 B-B:線 B’-B’:線 C-C:線 C’-C’:線 C1:峰值氮濃度 C2:峰值氮濃度 C3:峰值氮濃度 C5:峰值氮濃度 C6:峰值氮濃度 D-D:線 D’-D’:線 E-E:線 E’-E’:線 F-F:線 G:對稱軸 H1:高度差 J-J:線 K-K:線 T1:厚度 T2:厚度 T3:厚度 X:方向 Y:方向 Z:方向
本揭示內容之態樣在與隨附諸圖一起閱讀時可以以下詳細描述來最佳地理解本揭示內容。 第1A圖至第1E圖圖示根據一些實施例具有隔離結構之半導體裝置的等角橫截面圖及俯視圖。 第1F圖圖示根據一些實施例的隔離結構之特性。 第2A圖圖示根據一些實施例具有隔離結構之另一半導體裝置的等角視圖。 第2B圖圖示根據一些實施例的另一隔離結構之特性。 第3圖為根據一些實施例用於製造具有隔離結構之半導體裝置的方法之流程圖。 第4圖、第5A圖至第5B圖、第5E圖至第5G圖、第6A圖至第6D圖、第8圖至第13圖及第14A圖至第19D圖圖示根據一些實施例具有隔離結構之半導體裝置在其製造製程之各種階段的等角視圖、橫截面圖及俯視圖。 第5C圖至第5D圖及第6E圖圖示根據一些實施例的不同隔離結構在製造製程之各種階段的特性。 第7A圖至第7B圖及第7E圖圖示根據一些實施例具有隔離結構之另一半導體裝置在其製造製程之各種階段的等角視圖。 第7C圖至第7D圖圖示根據一些實施例的另一不同隔離結構在其製造製程之各種階段的特性。 說明性實施例將參考隨附圖式來描述。在圖式中，類似參考數字通常指示相同、功能上類似及/或結構上類似的元件。具有相同標註的元件之論述適用於彼此，除非以其他方式提及。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體裝置
102N:n型場效電晶體
102P:p型場效電晶體
104:基板
106N:鰭結構
106P:鰭結構
108:經摻雜淺溝槽隔離(STI)結構
108A:經摻雜襯墊
108B:摻雜劑源襯墊
108C:經摻雜填充層
110N:源極/汲極(S/D)區
110P:源極/汲極(S/D)區
112:閘極結構
114:閘極間隙物
116:隔離結構
116A:絕緣襯墊
116B:絕緣填充層
118:阻障層
120:蝕刻終止層(ESL)
122:層間介電質(ILD)層
A-A:線
B-B:線
C-C:線
D-D:線
E-E:線
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種方法，包括： 形成一鰭結構在一基板上； 形成具有複數個第一奈米結構層及複數個第二奈米結構層的一超級晶格結構，該些第一奈米結構層及該些第二奈米結構層以一交替組態配置於該鰭結構上； 在一第一沈積製程中沈積一氧化物襯墊，該氧化物襯墊包圍該超級晶格結構及該鰭結構； 形成一摻雜劑源襯墊在該氧化物襯墊上； 在不同於該第一沈積製程的一第二沈積製程中沈積一氧化物填充層於該摻雜劑源襯墊上； 執行一摻雜製程以形成一經摻雜氧化物襯墊及一經摻雜氧化物填充層； 自該超級晶格結構的複數個側壁移除該經摻雜氧化物襯墊、該經摻雜氧化物填充層及該摻雜劑源襯墊的複數個部分；以及 形成一閘極結構在該鰭結構上且包圍該些第一奈米結構層。
  2. 如請求項1所述之方法，其中形成該摻雜劑源襯墊包括沈積該摻雜劑源襯墊在該氧化物襯墊上。
  3. 如請求項1所述之方法，其中形成該摻雜劑源襯墊包括對該氧化物襯墊執行一氮化製程。
  4. 如請求項1所述之方法，其中形成該摻雜劑源襯墊包括將該氧化物襯墊的一頂部部分轉換為一氮化物襯墊。
  5. 如請求項1所述之方法，其中執行該摻雜製程包括對該氧化物襯墊、該摻雜劑源襯墊及該氧化物填充層執行一退火製程。
  6. 如請求項1所述之方法，其中執行該摻雜製程包括以一第一摻雜濃度佈植該氧化物襯墊以及以大於該第一摻雜濃度的一第二摻雜濃度佈植該氧化物填充層。
  7. 如請求項1所述之方法，其中執行該摻雜製程包括藉由來自該摻雜劑源襯墊的氮原子對該氧化物襯墊及該氧化物填充層進行佈植。
  8. 如請求項1所述之方法，其中執行該摻雜製程包括增加該氧化物襯墊及該氧化物填充層中氮原子的濃度以及減少該摻雜劑源襯墊中氮原子的濃度。
  9. 如請求項1所述之方法，進一步包括自該超級晶格結構的該些側壁移除該經摻雜氧化物襯墊、該經摻雜氧化物填充層及該摻雜劑源襯墊的複數個部分之後形成一包覆層在該超級晶格結構的該些側壁上。
  10. 如請求項1所述之方法，進一步包括形成一隔離結構在該經摻雜氧化物填充層上。
  11. 如請求項1所述之方法，進一步包括以一源極/汲極區替換該超級晶格結構的一部分。
  12. 如請求項1所述之方法，其中形成該閘極結構包括移除該些第二奈米結構層。
  13. 一種方法，包括： 形成一鰭結構在一基板上； 形成具有複數個第一奈米結構層及複數個第二奈米結構層的一超級晶格結構，該些第一奈米結構層及該些第二奈米結構層以一交替組態配置於該鰭結構上； 在一第一沈積製程中形成一摻雜劑源襯墊在該超級晶格結構及該鰭結構上； 在不同於該第一沈積製程的一第二沈積製程中形成一經摻雜填充層於該摻雜劑源襯墊上； 自該超級晶格結構的複數個側壁移除該摻雜劑源襯墊及該經摻雜填充層的複數個部分；以及 形成一閘極結構在該鰭結構上且包圍該些第一奈米結構層。
  14. 如請求項13所述之方法，其中形成該摻雜劑源襯墊包括在一非流動式沈積製程中沈積一氮化物層在該超級晶格結構及該鰭結構上。
  15. 如請求項13所述之方法，其中形成該經摻雜填充層包括： 在一流動式沈積製程中沈積一未經摻雜氧化物填充層在該摻雜劑源襯墊上；以及 對該未經摻雜氧化物填充層及該摻雜劑源襯墊執行一退火製程。
  16. 如請求項13所述之方法，其中形成該經摻雜填充層包括： 在一流動式沈積製程中沈積一氧化物填充層在該摻雜劑源襯墊上；以及 將來自該摻雜劑源襯墊的複數個氮原子佈植至該氧化物填充層中。
  17. 一種半導體裝置，包括： 一基板； 一鰭結構，位於該基板上； 一堆疊體的複數個奈米結構層，位於該鰭結構的一第一部分上； 一源極/汲極區，位於該鰭結構的一第二部分上； 一閘極結構，包圍該些奈米結構層中的每一者；以及 一隔離結構，位於該基板上且相鄰於該鰭結構，其中該隔離結構包括一經摻雜氧化物襯墊、一氮化物襯墊及一經摻雜氧化物填充層。
  18. 如請求項17所述之半導體裝置，其中該經摻雜氧化物填充層包括一第一摻雜濃度，且該經摻雜氧化物襯墊包括不同於該第一摻雜濃度的一第二摻雜濃度。
  19. 如請求項17所述之半導體裝置，其中該經摻雜氧化物襯墊及該經摻雜氧化物填充層包括多種氮摻雜劑。
  20. 如請求項17所述之半導體裝置，進一步包括一第二隔離結構位於該隔離結構上且與該經摻雜氧化物填充層實質上對準。
TW112104882A 2022-03-14 2023-02-10 半導體裝置及其形成方法 TW202343583A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263319526P 2022-03-14 2022-03-14
US63/319,526 2022-03-14
US17/836,740 2022-06-09
US17/836,740 US20230290853A1 (en) 2022-03-14 2022-06-09 Profile control of isolation structures in semiconductor devices

Publications (1)

Publication Number Publication Date
TW202343583A true TW202343583A (zh) 2023-11-01

Family

ID=87760045

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112104882A TW202343583A (zh) 2022-03-14 2023-02-10 半導體裝置及其形成方法

Country Status (4)

Country Link
US (1) US20230290853A1 (zh)
KR (1) KR20230134403A (zh)
DE (1) DE102023102515A1 (zh)
TW (1) TW202343583A (zh)

Also Published As

Publication number Publication date
KR20230134403A (ko) 2023-09-21
DE102023102515A1 (de) 2023-09-14
US20230290853A1 (en) 2023-09-14

Similar Documents

Publication Publication Date Title
CN111987096B (zh) 半导体器件的栅极结构及其形成方法
JP5511889B2 (ja) ＴｉＣ膜を含む半導体構造を形成する方法
TWI779380B (zh) 半導體裝置及其製造方法
US11854906B2 (en) Gate structures for semiconductor devices
US20230207634A1 (en) Germanium tin gate-all-around device
US20220344333A1 (en) Field effect transistor and method
CN111129147A (zh) 制造半导体器件的方法和半导体器件
CN110838523A (zh) 半导体元件
US20220406909A1 (en) Field effect transistor with dual silicide and method
TW202310296A (zh) 半導體裝置
TW202343583A (zh) 半導體裝置及其形成方法
KR20220012175A (ko) 반도체 디바이스에서의 게이트 스페이서
TW202230523A (zh) 半導體裝置之形成方法
TW202147566A (zh) 半導體裝置
CN116581027A (zh) 半导体器件中的隔离结构的轮廓控制
US20230009144A1 (en) Dielectric structures in semiconductor devices
US20240079483A1 (en) Isolation structures in semiconductor devices
US20230343699A1 (en) Field effect transistor with source/drain via and method
US11688797B2 (en) Semiconductor device and forming method thereof
TWI817704B (zh) 半導體裝置及其形成方法
US20230040346A1 (en) Gate structures in semiconductor devices
US20230402536A1 (en) Field effect transistor with gate isolation structure and method
US20230009820A1 (en) Isolation structures in semiconductor devices
CN117276343A (zh) 半导体器件及其制造方法
CN118280839A (zh) 半导体器件及其制造方法