KR20230134403A - 반도체 디바이스 내의 격리 구조물의 프로파일 제어 - Google Patents

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KR20230134403A
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웨이-진 리
체-하오 창
젠-쳉 우
치 온 추이
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Abstract

도핑된 얕은 트렌치 격리(STI) 구조물을 포함한 반도체 디바이스 및 그것의 제조 방법이 개시된다. 방법은, 기판 상에 핀 구조물을 형성하는 단계, 핀 구조물 상에 교번 구성으로 배열되는 제1 및 제2 나노구조층을 포함한 초격자 구조물을 형성하는 단계, 제1 퇴적 공정에서 초격자 구조물 및 핀 구조물을 둘러싸는 산화물 라이너를 퇴적하는 단계, 산화물 라이너 상에 도펀트 소스 라이너를 형성하는 단계, 제1 퇴적 공정과는 상이한 제2 퇴적 공정에서 도펀트 소스 라이너 상에 산화물 충전층을 퇴적하는 단계, 도핑된 산화물 라이너 및 도핑된 산화물 충전층을 형성하기 위해 도핑 공정을 수행하는 단계, 초격자 구조물의 측벽으로부터 도핑된 산화물 라이너, 도핑된 산화물 충전층, 및 도펀트 소스 라이너의 부분들을 제거하는 단계, 및 핀 구조물 상에 제1 나노구조층을 둘러싸게 게이트 구조물을 형성하는 단계를 포함한다.

Description

반도체 디바이스 내의 격리 구조물의 프로파일 제어{PROFILE CONTROL OF ISOLATION STRUCTURES IN SEMICONDUCTOR DEVICES}
[관련 출원과의 상호 참조]
본 출원은 2022년 3월 14일에 출원한 미국 가출원 일련번호 제63/319,526호[발명의 명칭 "Shallow Trench Isolation Structure"]에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 인용에 의해 본 명세서에 포함된다.
반도체 기술의 발전과 함께, 더 높은 저장 용량, 더 고속의 프로세싱 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족하기 위해 반도체 산업은 평면 MOSFET 및 핀 전계 효과 트랜지스터(finFET)를 포함한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 반도체 디바이스의 치수를 계속해서 축소하고 있다. 이러한 스케일 축소는 반도체 제조 공정의 복잡성을 증대시키고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다.
도 1a 내지 도 1e는 일부 실시형태에 따른 격리 구조를 포함한 반도체 디바이스의 등각도, 단면도, 및 평면도를 예시한다.
도 1f은 일부 실시형태에 따른 격리 구조의 특성을 예시한다.
도 2a는 일부 실시형태에 따른 격리 구조를 포함한 다른 반도체 디바이스의 등각도를 예시한다.
도 2b는 일부 실시형태에 따른 다른 격리 구조의 특성을 예시한다.
도 3은 일부 실시형태에 따른 격리 구조를 포함한 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 4, 도 5a 내지 도 5b, 도 5e 내지 도 5g, 도 6a 내지 6d, 도 8 내지 도 13, 및 도 14a 내지 도 19d는 일부 실시형태에 따른, 격리 구조를 포함한 반도체 디바이스의 다양한 제조 공정 단계에서의 등각도, 단면도, 및 평면도를 예시한다.
도 5c 내지 도 5d 및 도 6e는 일부 실시형태에 따른, 상이한 격리 구조들의 다양한 제조 공정 단계에서의 특성을 예시한다.
도 7a 내지 도 7b 및 도 7e는 일부 실시형태에 따른, 격리 구조를 포함한 다른 반도체 디바이스의 다양한 제조 공정 단계에서의 등각도를 예시한다.
도 7c 내지 도 7d는 일부 실시형태에 따른, 다른 상이한 격리 구조들의 다양한 제조 공정 단계에서의 특성을 예시한다.
이하 첨부 도면을 참조하여 예시적인 실시형태들을 설명할 것이다. 도면에서는, 같은 도면 부호는 일반적으로, 같거나, 기능적으로 유사하거나, 그리고/또는 구조적으로 유사한 엘리먼트를 나타낸다. 달리 언급하지 않는다면 동일한 주석을 가진 엘리먼트들의 설명은 서로에게 적용된다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시형태에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over)에 제1 피처를 형성하기 위한 공정은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 여기에서 사용하는 제2 피처 상에 제1 피처를 형성한다는 것은 제1 피처가 제2 피처와 직접 접촉으로 형성된다는 것을 의미한다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
"아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
명세서에서 "하나의 실시형태", "일 실시형태", "예시적인 실시형태", "예시적인" 등에 대한 언급은 설명하는 실시형태가 특정 피처, 구조, 또는 특성을 포함할 수 있음을 나타내지만 모든 실시형태가 특정 피처, 구조, 또는 특성을 반드시 포함하는 것은 아닐 수 있음을 알아야 한다. 더욱이, 이러한 문구가 반드시 동일한 실시형태를 언급하는 것은 아니다. 또한, 특정 피처, 구조, 또는 특성이 실시형태와 관련하여 설명될 때, 명시적으로 설명되었는지 여부에 관계없이 다른 실시형태와 관련하여 그러한 피처, 구조, 또는 특성을 달성하는 것은 당업자의 지식 범위 내에 있을 것이다.
본 명세서의 어구 또는 용어는 제한의 목적이 아니라 설명을 위한 것이며 본 명세서의 용어 또는 어구가 본원의 교시에 비추어 관련 기술(들)의 숙력자에 의해 해석되어야 함을 이해해야 한다.
일부 실시형태에서, 용어 "약"과 "실질적으로"는 해당 값의 5 % 내에서 변하는 주어진 양의 값(예컨대, 해당 값의 ±1 %, ±2 %, ±3 %, ±4 %, 및 ±5 %)을 나타낼 수 있다. 물론 이들은 예시일 뿐이며, 제한되는 것을 목적으로 하지 않는다. 용어 "약" 및 "실질적으로"는 본원의 교시에 비추어 관련 기술(들)의 숙력자에 의해 해석되는 값의 백분율을 가리키는 것이다.
본원에 개시하는 핀 구조는 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀 구조는 더블 패터닝 또는 멀티 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들어, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히 스페이서가 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서가 이어서 핀 구조를 패터닝하는 데 사용될 수 있다.
본 개시내용은 도핑된 얕은 트렌치 격리(STI) 구조를 포함한 반도체 디바이스의 예시적인 구조 및 그것을 제조하는 예시적인 방법을 제공한다. 일부 실시형태에서, 도핑된 STI 구조는 도핑된 라이너, 도펀트 소스 라이너, 및 도핑된 충전층을 포함할 수 있다. 일부 실시형태에서, 도핑된 STI 구조의 형성은, 라이너, 도펀트 소스 라이너, 및 라이너의 에칭 속도보다 빠른 에칭 속도를 가진 충전층을 포함한 스택을 형성하는 단계를 포함할 수 있다. 도핑된 STI 구조의 형성은, 스택을 어닐링함으로써 라이너 및 충전층을 도핑하여 도펀트 소스 라이너로부터 라이너 및 충전층으로 도펀트 재료를 주입하는 단계를 더 포함할 수 있다. 라이너 및 충전층의 도핑은 라이너와 충전층 사이의 에칭 속도차를 감소시키고 그리고/또는 라이너 및 충전층의 에칭 속도를 서로 실질적으로 동일하게 수정할 수 있다. 그 결과, 도핑된 STI 구조의 에칭된 표면 프로파일의 균일성이 개선된다. 도핑된 STI 구조의 개선된 균일한 표면 프로파일은 도핑된 STI 구조 상에 후속으로 형성되는 구조의 선형 프로파일을 향상시켜서 후속 형성되는 구조의 제조 결함을 막거나 저감한다.
일부 실시형태에서, 도펀트 소스 라이너는 질화물층(예컨대, 실리콘 산질화물(SiON) 또는 실리콘 질화물(SiN)), 및 도핑된 라이너를 포함할 수 있고, 도핑된 충전층은 질소 도펀트를 포함할 수 있다. 일부 실시형태에서, 도펀트 소스 라이너의 질소 원자 농도는 어닐 공정 후에 약 5 원자% 내지 약 20 원자%의 범위로부터 약 0 원자% 내지 약 5 원자%의 범위까지 감소할 수 있다. 일부 실시형태에서, 도핑된 충전층은 약 1 원자% 내지 약 5 원자%의 질소 도펀트 농도를 포함할 수 있다. 도핑된 충전층의 질소 도펀트의 농도는 도핑된 라이너의 질소 도펀트 농도보다 높다.
도 1a는 일부 실시형태에 따른 NFET(102N) 및 PFET(102P)를 포함한 반도체 디바이스(100)의 등각도를 예시한다. 도 1b, 도 1c, 및 도 1d는 일부 실시형태에 따른, 도 1a 내지 도 1e의 라인 A-A, B-B, 및 C-C를 따른 반도체 디바이스(100)의 단면도를 예시한다. 도 1e는 일부 실시형태에 따른, 도 1a 내지 도 1d의 라인 D-D를 따른 반도체 디바이스(100)의 평면도를 예시한다. 도 1b 내지 도 1e는 편의상 도 1a에는 도시하지 않는 추가 구조를 포함한 반도체 디바이스(100)의 도면을 예시한다. 달리 언급하지 않는다면 동일한 주석을 가진 엘리먼트들의 설명은 서로에게 적용된다.
도 1a 내지 도 1e를 참조하면, 반도체 디바이스(100)는, (i) 기판(104), (ii) 기판(104) 상에 배치된 핀 구조(106N 및 106P), (iii) 기판(104) 상에 배치되고 핀 구조(106N 및 106P)에 인접한 도핑된 STI 구조(108), (iv) 핀 구조(106N 및 106P) 상에 각각 배치된 소스/드레인(S/D) 영역(110N 및 110P), (v) 게이트 구조(112), (vi) 게이트 스페이서(114), (vii) 도핑된 STI 구조(108) 상에 배치된 격리 구조(116), (viii) 격리 구조(116) 상에 배치된 배리어층(118), (ix) 에칭 정지층(ESL)(120), (x) 층간 유전체(ILD)층(122), (xi) 핀 구조(106N) 상에 배치된 나노구조 채널 영역(124)의 스택, (xii) 핀 구조(106P) 상에 배치된 나노구조 채널 영역(126)의 스택, 및 (xiii) 내부 스페이서(115)를 포함할 수 있다. 본원에서 사용하는 용어 "나노구조(nanostructured)"는 약 100 nm 미만, 예컨대 약 90 nm, 약 50 nm, 약 10 nm, 또는 약 100 nm 미만의 다른 값의 수평 치수(예컨대, X축 및/또는 Y축을 따름) 및/또는 수직 치수(예컨대, X축을 따름)를 갖는 구조, 층, 및/또는 영역을 가리킨다. 일부 실시형태에서, 나노구조 채널 영역(124 및/또는 126)은 나노시트, 나노와이어, 나노로드, 나노튜브, 또는 기타 적절한 나노구조 형상일 수 있다.
일부 실시형태에서, 기판(104)은 실리콘, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 온 인슐레이터(SOI) 구조, 및 이들의 조합과 같은 반도체 재료일 수 있다. 또한, 기판(104)은 p타입 도펀트(예컨대, 붕소, 인듐, 알루미늄, 또는 갈륨) 또는 n타입 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다. 일부 실시형태에서, 핀 구조(106N 및 106P)는 기판(104)과 유사한 재료를 포함하고 X축을 따라 연장될 수 있다.
일부 실시형태에서, 도핑된 STI 구조(108) 각각은 기판(104) 상에 그리고 핀 구조(106N-106P)의 측벽을 따라 배치된 도핑된 라이너(108A), 도핑된 라이너(108A) 상에 배치된 도펀트 소스 라이너(108B), 및 도펀트 소스 라이너(108B) 상에 배치된 도핑된 충전층(108C)을 포함할 수 있다. 일부 실시형태에서, 도핑된 라이너(108A) 및 도핑된 충전층(108C)은 도펀트를 포함한 절연 산화물층을 포함할 수 있고, 도펀트 소스 라이너(108B)는 도펀트 재료의 절연 화합물을 포함할 수 있다. 일부 실시형태에서, 도핑된 라이너(108A) 및 도핑된 충전층(108C)은 동일한 타입의 도펀트를 포함할 수 있다. 일부 실시형태에서, 절연 산화물층은 실리콘 산화물(SiO2)층 또는 기타 적절한 절연 산화물층을 포함할 수 있다. 일부 실시형태에서, 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)은 서로 유사하거나 상이한 반도체 원소를 포함할 수 있다.
일부 실시형태에서, 도핑된 라이너(108A) 및 도핑된 충전층(108C)은 질소 도펀트를 포함한 절연 산화물층을 포함할 수 있고, 도펀트 소스 라이너(108B)는 SiN층, SiON층, 또는 기타 적절한 질화물층과 같은 질화물층을 포함할 수 있다. 일부 실시형태에서, 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)은 도 1f에 도시하는 바와 같이, 도 1a의 라인 E-E를 따른 피크 농도(C2)를 포함한 질소 원자의 농도 프로파일을 가질 수 있다. 도핑된 충전층(108C)의 질소 원자의 농도는 도 1f에 도시하는 바와 같이, 도핑된 라이너(108A) 및 도펀트 소스 라이너(108B)의 질소 원자 농도보다 높을 수 있다.
일부 실시형태에서, 도핑된 라이너(108A) 및 도핑된 충전층(108C)의 도펀트의 타입 및 농도(예컨대, 도 1f에 도시함), 및 도펀트 소스 라이너(108B)의 재료(예컨대, SiN 또는 SiON)는 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)의 실질적으로 동일한 에칭 속도를 달성하도록 또는 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C) 사이의 약 1 nm/sec 미만의 에칭 속도차를 달성하도록 선택될 수 있다. 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C) 사이의 이러한 에칭 속도는 실질적으로 평면의 상면 프로파일을 포함한 도핑된 STI 구조(108)의 형성을 용이하게 할 수 있다. 도핑된 STI 구조(108)의 실질적으로 평면의 상면 프로파일은 선형 측벽 프로파일이 개선된 도핑된 STI 구조(108) 상에서의 후속 구조(예컨대, 도 8에 도시하는 클래딩층(838))의 형성을 용이하게 할 수 있다. 선형 측벽 프로파일이 개선된 후속 형성되는 구조는 도 8 내지 도 13 및 도 14a 내지 도 19d를 참조하여 후술하는 바와 같이, 후속 S/D 영역(110N-110P) 및 게이트 구조(112)의 형성 시에 제조 결함을 막거나 저감할 수 있다.
도 1f를 참조하면, 일부 실시형태에서, 질소 원자의 피크 농도(C2)는 약 5 원자% 이하일 수 있다. 일부 실시형태에서, 도핑된 라이너(108A)의 질소 원자 농도는 약 0.1 원자% 내지 약 4 원자%의 범위일 수 있다. 일부 실시형태에서, 도핑된 충전층(108C)의 질소 원자 농도는 약 1 원자% 내지 약 5 원자%의 범위일 수 있다. 이들 도핑된 라이너(108A) 및 도핑된 충전층(108C)의 질소 원자 농도 미만에서는 도핑된 라이너(108A) 및 도핑된 충전층(108C)의 실질적으로 동일한 에칭 속도가 달성될 수 없다. 한편, 이들 도핑된 라이너(108A) 및 도핑된 충전층(108C)의 질소 원자 농도를 초과하면, 질소 원자가 도핑된 라이너(108A)에 고정 전하를 도입하여 기판(104)에서 전류 누설 경로를 유도할 수 있다.
일부 실시형태에서, 도핑된 라이너(108A)는 약 2 nm 내지 약 10 nm의 두께(T1)를 가질 수 있다. 두께(T1)가 2 nm 미만이면, 도펀트 소스 라이너(108B)로부터의 질소 원자가 도핑된 라이너(108A)에 고정 전하를 도입하여 기판(104)에서 전류 누설 경로를 유도할 수 있다. 또한, 2 nm 미만의 두께(T1)는 후속 어닐링 및/또는 퇴적 공정 동안 열 손상으로부터 핀 구조(106N-106P)를 적절하게 보호할 수 없다. 한편, 두께(T1)가 10 nm보다 크면, 도핑된 라이너(108A)에 대한 처리 시간이 증대하고, 결과적으로 디바이스 제조 비용이 상승한다. 일부 실시형태에서, 도펀트 소스 라이너(108B)는 약 1 nm 내지 약 6 nm의 두께(T2)를 가질 수 있다. 두께(T2)가 1 nm 미만이면, 도펀트 소스 라이너(108B)는 도핑된 라이너(108A) 및 도핑된 충전층(108C)의 실질적으로 동일한 에칭 속도를 달성하기 위해 도핑된 라이너(108A) 및 도핑된 충전층(108C)에 적절한 질소 원자 농도를 제공할 수 없다. 한편, 두께(T2)가 6 nm보다 크면, 도펀트 소스 라이너(108B)로부터의 질소 원자가 도핑된 라이너(108A)에 고정 전하를 도입하여 기판(104)에서 전류 누설 경로를 유도할 수 있다.
도 1a 내지 도 1c 그리고 도 1e를 참조하면, 일부 실시형태에서, S/D 영역(110N)은 Si와 같은 에피택셜 성장 반도체 재료와, 인과 기타 적절한 n타입 도펀트와 같은 n타입 도펀트를 포함할 수 있다. 일부 실시형태에서, S/D 영역(110P)은 Si 및 SiGe와 같은 에피택셜 성장 반도체 재료와, 붕소와 기타 적절한 p타입 도펀트와 같은 p타입 도펀트를 포함할 수 있다.
도 1b, 도 1d 그리고 도 1e를 참조하면, 일부 실시형태에서, 나노구조 채널 영역(124 및 126)은 기판(104)과 유사하거나 상이한 반도체 재료를 포함할 수 있다. 일부 실시형태에서, 나노구조 채널 영역(124 및 126)은 Si, SiAs, 실리콘 인화물(SiP), SiC, SiCP, SiGe, 실리콘 게르마늄 붕소(SiGeB), 게르마늄 붕소(GeB), 실리콘-게르마늄-주석-붕소(SiGeSnB), III-V족 반도체 화합물, 또는 기타 적절한 반도체 재료를 포함할 수 있다. 사각형 단면의 나노구조 채널 영역(124 및 126)이 도시되고 있지만, 나노구조 채널 영역(124 및 126)은 다른 기하학적 형상의 단면(예컨대, 원형, 타원형, 심각형, 또는 다각형)을 가질 수 있다.
도 1a 내지 도 1b 그리고 도 1d 내지 도 1e를 참조하면, 일부 실시형태에서, 게이트 구조(112) 각각은 나노구조 채널 영역(124)을 둘러싸는 게이트 구조(112N) 및 나노구조 채널 영역(126)을 둘러싸는 게이트 구조(112P)를 포함할 수 있고 게이트 구조(112)는 "게이트-올-어라운드(GAA) 구조" 또는 "수평적 게이트-올-어라운드(HGAA) 구조"라고 칭해질 수 있다. 나노구조 채널 영역(124 및 126)를 둘러싸는 게이트 구조(112N 및 112P)의 부분은 내부 스페이서(115)에 의해 인접한 S/D 영역(110N 및 110P)으로부터 전기적으로 격리될 수 있다. 일부 실시형태에서, 반도체 디바이스(100)는 finFET일 수 있고 나노구조 채널 영역(124 및 126) 대신에 핀 영역(도시 생략)을 가질 수 있다.
각각의 게이트 구조(112)인 게이트 구조(112N 및 112P)는, (i) 나노구조 채널 영역(124 및 126) 상에 각각 배치된 계면 산화물(IL)층(128N 및 128P), (ii) IL층(128N 및 128P) 상에 각각 배치된 하이-k(HK) 게이트 유전체층(130N 및 130P), (iii) HK 게이트 유전체층(130N 및 130P) 상에 각각 배치된 일함수 금속(WFM)층(132N 및 132P), 및 (iv) WFM층(132N 및 132P) 상에 배치된 게이트 금속 충전층(134)을 포함할 수 있다. 일부 실시형태에서, 각각의 게이트 구조(112)인 게이트 구조(112N 및 112P)는 공통 게이트 금속 충전층(134)을 가질 수 있다. 일부 실시형태에서, WFM층(132N 및 132P)은 서로 상이한 재료를 포함할 수 있다. 일부 실시형태에서, IL층(128N 및 128P)과 HK 게이트 유전체층(130N 및 130P)는 서로 유사하거나 상이한 재료를 포함할 수 있다.
일부 실시형태에서, IL층(128N 및 128P)은 실리콘 산화물(SiO2), 실리콘 게르마늄 산화물(SiGeOx), 또는 게르마늄 산화물(GeOx)을 포함할 수 있고 약 0.5 nm 내지 약 2 nm의 두께를 가질 수 있다. 일부 실시형태에서, HK 게이트 유전체층(130N 및 130P)은 하프늄 산화물(HfO2), 티탄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 및 지르코늄 실리케이트(ZrSiO2)와 같은 하이-k 유전체 재료를 포함할 수 있고, 약 0.5 nm 내지 약 4 nm의 두께를 가질 수 있다. 이들 IL층(128N 및 128P) 및 HK 게이트 유전체층(130N 및 130P)의 두께 범위 내에서, 디바이스 사이즈 및 제조 비용의 희생 없이 게이트 구조(112N)와 나노구조 채널 영역(124) 사이 그리고 게이트 구조(112P)와 나노구조 채널 영역(126) 사이에 적절한 전기적 격리를 제공할 수 있다.
일부 실시형태에서, WFM층(132N)은 티탄 알루미늄(TiAl), 티탄 알루미늄 탄화물(TiAlC), 탄탈 알루미늄(TaAl), 탄탈 알루미늄 탄화물(TaAlC), Al-도핑 Ti, Al-도핑 TiN, Al-도핑 Ta, Al-도핑 TaN, 기타 적절한 Al계 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, WFM층(132P)은 티탄 질화물(TiN), 티탄 실리콘 질화물(TiSiN), 티탄 금(Ti-Au) 합금, 티탄 구리(Ti-Cu) 합금, 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 금(Ta-Au) 합금, 탄탈 구리(Ta-Cu), 및 이들의 조합과 같은 실질적으로 무-Al (예컨대, 알루미늄 없는) Ti계 또는 Ta계 질화물 또는 합금을 포함할 수 있다. 일부 실시형태에서, 게이트 금속 충전층(134)은 텅스텐(W), Ti, 은(Ag), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), Al, 이리듐(Ir), 니켈(Ni), 금속 합금, 및 이들의 조합과 같은 적절한 전도성 재료를 포함할 수 있다.
일부 실시형태에서, 게이트 스페이서(114), 내부 스페이서(115), ESL(120), 및 ILD층(122)은 SiO2, SiN, 실리콘 탄소 질화물(SiCN), 실리콘 산탄소 질화물(SiOCN), 및 실리콘 게르마늄 산화물과 같은 절연 재료를 포함할 수 있다.
일부 실시형태에서, 격리 구조(116)는 S/D 영역(110N 및 110P)를 서로 그리고 게이트 구조(112N 및 112P)를 서로 전기적으로 격리시킬 수 있다. 격리 구조(116)는 또한 S/D 영역(110N 및 110P)의 형성 동안 S/D 영역(110N 및 110P)의 에피택셜 성장 반도체 재료의 병합을 막을 수도 있다. 일부 실시형태에서, 격리 구조(116)는 절연 라이너(116A) 및 절연 충전층(116B)을 포함할 수 있다. 일부 실시형태에서, 절연 라이너(116A) 및 절연 충전층(116B)은 SiO2, SiN, 실리콘 탄소 질화물(SiCN), 실리콘 산탄소 질화물(SiOCN), 또는 실리콘 게르마늄 산화물을 포함할 수 있다. 일부 실시형태에서, 이하에서 상세하게 설명하겠지만, S/D 영역(110N 및 110P)의 형성 동안 도핑된 충전층(108C)의 에칭을 막거나 최소화하기 위해 격리 구조(116)의 측벽은 도핑된 충전층(108C)의 측벽과 실질적으로 정렬되어 형성될 수 있다.
일부 실시형태에서, 이하에서 상세하게 설명하겠지만, S/D 영역(110N 및 110P)의 형성 동안 배리어층(118)이 격리 구조(116)의 에칭을 막을 수 있다. 일부 실시형태에서, 배리어층(118)은 하프늄(Hf), 란탄(La), 인듐(In), 로듐(Rh), 팔라듐(Pd), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 및 이들의 조합과 같은 희토류 금속을 포함한 희토류 금속 산화물층을 포함할 수 있다. 희토류 금속 산화물층의 희토류 금속 원자의 농도는 약 1x1020 원자/cm3 내지 약 3x1022 원자/cm3의 범위일 수 있다. 해당 농도가 1x1020 원자/cm3 미만이면, 배리어층(118)은 S/D 영역(110N 및 110P)의 형성 동안 격리 구조(116)가 에칭되는 것을 적절하게 보호할 수 없다. 한편, 해당 농도가 3x1020 원자/cm3보다 높으면, 디바이스 제조 비용이 상승한다.
도 2a는 일부 실시형태에 따른 NFET(102N) 및 PFET(102P)를 포함한 반도체 디바이스(200)의 등각도를 예시한다. 반도체 디바이스(100)의 논의는 반도체 디바이스(200)의 도핑된 STI 구조(208)를 빼면, 반도체 디바이스(200)에 적용된다. 일부 실시형태에서, 라인 A'-A', B'-B', C'-C', 및 D'-D'를 따른 반도체 디바이스(200)의 도면은 도핑된 STI 구조(208)를 빼면 도 1b, 도 1c, 도 1d, 및 도 1e와 유사할 수 있다. 일부 실시형태에서, 도핑된 STI 구조(208)는 3층 구조의 도핑된 STI 구조(108) 대신에 2층 구조의 질소계 라이너(208A) 및 도핑된 충전층(208B)을 포함할 수 있다.
일부 실시형태에서, 질소계 라이너(208A)는 절연 질화물층을 포함할 수 있고, 도핑된 충전층(208B)는 질소 도펀트를 포함한 절연 산화물층을 포함할 수 있다. 일부 실시형태에서, 절연 질화물층은 SiN, SiON, 또는 기타 적절한 절연 질화물층을 포함할 수 있고, 절연 산화물층은 SiO2층 또는 기타 적절한 절연 산화물층을 포함할 수 있다. 일부 실시형태에서, 질소계 라이너(208A) 및 도핑된 충전층(208B)은 서로 유사하거나 상이한 반도체 원소를 포함할 수 있다.
일부 실시형태에서, 질소계 라이너(208A) 및 도핑된 충전층(208B)은 도 2b에 도시하는 바와 같이, 도 2a의 라인 E'-E'을 따른 피크 농도(C6)를 포함한 질소 원자의 농도 프로파일(208C 또는 208D)을 가질 수 있다. 질소 원자의 농도는 질소계 라이너(208A)의 질소 원자 농도와 실질적으로 같거나(예컨대, 농도 프로파일(208C)) 또는 그보다 더 높을 수도 있다(예컨대, 농도 프로파일(208D)). 일부 실시형태에서, 도핑 충전층(108B)의 도펀트의 타입 및 농도(예컨대, 도 2b에 도시함), 및 질소계 라이너(208A)의 재료(예컨대, SiN 또는 SiON)는 질소계 라이너(208A) 및 도핑된 충전층(208B)의 실질적으로 동일한 에칭 속도를 달성하도록 또는 질소계 라이너(208A)와 도핑된 충전층(208B) 사이의 약 1 nm/sec 미만의 에칭 속도차를 달성하도록 선택될 수 있다. 질소계 라이너(208A)와 도핑된 충전층(208B) 사이의 이러한 에칭 속도는 실질적으로 평면의 상면 프로파일을 포함한 도핑된 STI 구조(208)의 형성을 용이하게 할 수 있다. 도핑된 STI 구조(108)와 마찬가지로, 도핑된 STI 구조(208)의 실질적으로 평면의 상면 프로파일은 선형 측벽 프로파일이 개선된 도핑된 STI 구조(208) 상에서의 후속 구조(예컨대, 도 8에 도시하는 클래딩층(838))의 형성을 용이하게 할 수 있다.
도 2b를 참조하면, 일부 실시형태에서, 질소 원자의 피크 농도(C6)는 약 5 원자% 이하일 수 있다. 일부 실시형태에서, 질소계 라이너(208A) 및 도핑된 충전층(208B)의 질소 원자 농도는 약 1 원자% 내지 약 5 원자%의 범위일 수 있다. 이들 질소계 라이너(208A) 및 도핑된 충전층(208B)의 질소 원자 농도 미만에서는 질소계 라이너(208A) 및 도핑된 충전층(208B)의 실질적으로 동일한 에칭 속도가 달성될 수 없다. 한편, 이들 질소계 라이너(208A) 및 도핑된 충전층(208B)의 질소 원자 농도를 초과하면, 질소 원자가 질소계 라이너(208A)에 고정 전하를 도입하여 기판(104)에서 전류 누설 경로를 유도할 수 있다. 일부 실시형태에서, 이하에서 상세하게 설명하겠지만, S/D 영역(110N-110P)의 형성 동안 도핑된 충전층(208B)의 에칭을 막거나 최소화하기 위해 격리 구조(116)의 측벽은 도핑된 충전층(208B)의 측벽과 실질적으로 정렬되어 형성될 수 있다(도시 생략).
도 2a를 참조하면, 일부 실시형태에서, 질소계 라이너(208A)는 약 2 nm 내지 약 10 nm의 두께(T3)를 가질 수 있다. 또한, 두께(T3)가 2 nm 미만이면, 질소계 라이너(208A)는 후속 어닐링 및/또는 퇴적 공정 동안 열 손상으로부터 핀 구조(106N-106P)를 적절하게 보호할 수 없다. 또한, 2 nm 미만의 두께(T3)는 도핑된 충전층(208B)에 적절한 도펀트 농도를 제공할 수 없다. 한편, 두께(T3)가 10 nm보다 크면, 질소 원자가 질소계 라이너(208A)에 고정 전하를 도입하여 기판(104)에서 전류 누설 경로를 유도할 수 있다.
도 3은 일부 실시형태에 따라 반도체 디바이스(100 및 200)를 제조하기 위한 예시적인 방법(300)의 흐름도이다. 예시를 위해 도 3에 나타내는 단계들은 도 4, 도 5a 내지 도 5g, 도 6a 내지 도 6d, 도 7a 내지 도 7e, 도 8 내지 도 13, 및 도 14a 내지 도 19d에 도시한 반도체 디바이스(100 및 200)를 제조하기 위한 예시적인 제조 공정을 참조하여 설명될 것이다. 도 4, 도 5a 내지 도 5b, 도 5b, 도 6a 내지 도 6d, 및 도 8 내지 도 13은 일부 실시형태에 따른 다양한 제조 단계에서의 반도체 디바이스(100)의 등각도이다. 도 7a 내지 도 7b, 및 도 7e는 일부 실시형태에 따른 다양한 제조 단계에서의 반도체 디바이스(200)의 등각도이다. 도 14a 내지 도 19a는 일부 실시형태에 따른 다양한 제조 단계에서의 도 1a 및 도 1c 내지 도 1e의 라인 A-A를 따른 반도체 디바이스(100)의 단면도이다. 도 14b 내지 도 19b는 일부 실시형태에 따른 다양한 제조 단계에서의 도 1a 내지 도 1b 및 도 1e의 라인 B-B를 따른 반도체 디바이스(100)의 단면도이다. 도 14c 내지 도 19c는 일부 실시형태에 따른 다양한 제조 단계에서의 도 1a 내지 도 1b 및 도 1e의 라인 C-C를 따른 반도체 디바이스(100)의 단면도이다. 도 14d 내지 도 19d는 일부 실시형태에 따른 다양한 제조 단계에서의 도 1a 내지 도 1d의 라인 D-D를 따른 반도체 디바이스(100)의 평면도이다. 단계들은 특정 애플리케이션에 따라 상이한 순서로 수행될 수도 또는 수행되지 않을 수도 있다. 방법(300)은 반도체 디바이스(100 또는 200)를 생성하지 않을 수도 있음을 알아야 한다. 따라서, 추가 공정이 방법(300) 이전에, 도중에, 그리고 이후에 제공될 수 있고, 일부 다른 공정들이 본원에서 간략하게만 설명될 수 있음이 이해될 것이다. 도 1a 내지 도 1f의 엘리먼트와 동일한 주석을 갖는 도 4, 도 5a 내지 도 5g, 도 6a 내지 도 6d, 도 7a 내지 도 7e, 도 8 내지 도 13, 및 도 14a 내지 도 19d의 엘리먼트는 앞에서 설명된 것이다.
도 3을 참조하면, 단계 305에서, 초격자 구조가 기판 위의 핀 구조 상에 형성된다. 예를 들어, 도 4에 도시하는 바와 같이, 초격자 구조(423 및 425)는 핀 구조(106N 및 106P) 상에 각각 형성된다. 일부 실시형태에서, 초격자 구조(423)는 교번 구성으로 배열된 에피택셜 성장 나노구조층(124 및 424)을 포함할 수 있고, 초격자 구조(425)는 교번 구성으로 배열된 에피택셜 성장 나노구조층(126 및 426)을 포함할 수 있다. 일부 실시형태에서, 나노구조층(124 및 126)은 임의의 실질적인 양의 Ge 없이(예를 들어, Ge 없이) Si를 포함할 수 있고 나노구조층(424 및 426)은 SiGe를 포함할 수 있다. 나노구조층(424, 426)은 희생층(424, 426)이라고도 한다. 후속 처리 동안, 희생층(424 및 426)은 게이트 구조(112N 및 112P)의 부분을 각각 형성하기 위해 게이트 대체 공정에서 대체될 수 있다.
일부 실시형태에서, 마스킹층(436A-436D)의 스택이 초격자 구조(423 및 425) 각각 상에 형성될 수 있다. 일부 실시형태에서, 마스킹층(436A)은 나노구조층(424)과 유사한 재료를 포함할 수 있고, 마스킹층(436B)은 나노구조층(124)과 유사한 재료를 포함할 수 있고, 마스킹층(436C)은 산화물층을 포함할 수 있고, 마스킹층(436D)은 질화물층을 포함할 수 있다.
도 3을 참조하면, 단계 310에서, 도핑된 STI 구조가 기판 상에 그리고 핀 구조에 인접하게 형성된다. 예를 들어, 도핑된 STI 구조(108)는 도 5a 내지 도 5g를 참조하여 설명하는 바와 같이 또는 도 6a 내지 도 6e를 참조하여 설명하는 바와 같이 기판(104) 상에 그리고 핀 구조(106N 및 106P)에 인접하게 형성될 수 있다.
도 5a 내지 도 5g를 참조하면, 일부 실시형태에서, 도핑된 STI 구조(108)의 형성은, (i) 도 5a에 도시하는 바와 같이, 도 4의 구조 상에 미도핑 라이너(508A)를 퇴적하고, (ii) 도 5a에 도시하는 바와 같이, 미도핑 라이너(508A) 상에 도펀트 소스 라이너(508B)를 퇴적하고, (iii) 도 5a에 도시하는 바와 같이, 도펀트 소스 라이너(508B) 상에 미도핑 충전층(508C)을 퇴적하고, (iv) 도 5b에 도시하는 바와 같이, 도 5a의 구조에 대해 어닐 공정을 수행하여 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)을 형성하고, (v) 도 5e에 도시하는 바와 같이, 도핑된 STI 구조(108)를 형성하기 위해 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)에 대해 에칭 공정을 수행하는 순차적인 단계들을 포함할 수 있다.
일부 실시형태에서, 미도핑 라이너(508A)를 퇴적하는 단계는, 약 25℃ 내지 약 1000℃의 온도, 약 1 torr 내지 약 15 torr의 압력, 및 약 10 W 내지 약 500 W의 RF 전력에서 원자층 퇴적(ALD) 또는 비유동성 화학적 기상 퇴적(CVD) 공정으로 약 2 nm 내지 약 10 nm의 두께를 갖는 미도핑 산화물층(예를 들어, 미도핑 SiO2층)을 퇴적하는 것을 포함할 수 있다. 일부 실시형태에서, 도펀트 소스 라이너(508B)를 퇴적하는 단계는 약 400℃ 내지 약 700℃의 온도, 약 1 torr 내지 약 15 torr의 압력, 및 약 10 W 내지 약 200 W의 RF 전력에서 ALD 또는 비유동성 CVD 공정으로 약 1 nm 내지 약 6 nm의 두께를 갖는 질화물층(예컨대, SiON 또는 SiN 층)을 퇴적하는 것을 포함할 수 있다. 일부 실시형태에서, 미도핑 충전층(508C)을 퇴적하는 단계는, 약 25℃ 내지 약 200℃의 온도, 및 약 1 torr 내지 약 15 torr의 압력에서 유동성 CVD 공정으로 미도핑 유동성 산화물층(예컨대, 미도핑 유동성 SiO2층)을 퇴적하는 것을 포함할 수 있다.
일부 실시형태에서, 어닐링 공정을 수행하는 단계는, 약 200℃ 내지 약 600℃의 온도, 약 1 torr 내지 약 760 torr의 압력의 증기, 산소 및 질소의 분위기에서 약 0.5분 내지 약 300분의 지속 시간 동안 도 5a의 구조에 대해 습식 어닐 공정을 수행하는 것을 포함할 수 있다. 일부 실시형태에서, 어닐 공정을 수행하는 단계는, 약 500℃ 내지 약 700℃의 온도, 약 1 torr 내지 약 760 torr의 압력의 질소 분위기에서 약 0.5분 내지 약 120분의 지속 시간 동안 도 5a의 구조에 대해 건식 어닐 공정을 수행하는 것을 포함할 수 있다. 일부 실시형태에서, 에칭 공정을 수행하는 단계는 약 25℃ 내지 약 200℃의 온도, 약 10 W 내지 약 100 W의 RF 전력에서 불화수소(HF), 암모니아(NH3), 삼불화질소(NF3) 및 수소의 에칭 가스 혼합물로 건식 에칭 공정을 수행하는 것을 포함할 수 있다.
일부 실시형태에서, 어닐 공정 이전에, 미도핑 라이너(508A), 도펀트 소스 라이너(508B), 및 미도핑 충전층(508C)은 도 5c에 도시하는 바와 같이, 도 5a의 라인 F-F를 따른 약 5 원자% 내지 약 20 원자%의 피크 질소 농도(C1)를 포함한 질소 원자의 농도 프로파일을 가질 수 있다. 일부 실시형태에서, 어닐 공정 이후에, 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(508C)은 도 5d에 도시하는 바와 같이, 도 5b의 라인 F-F를 따른 약 5 원자% 이하의 피크 질소 농도(C2)를 포함한 질소 원자의 농도 프로파일을 가질 수 있다. 도 1f의 논의는 달리 언급하지 않는다면 도 5d에 적용된다.
도 5c 및 도 5d의 질소 농도 프로파일에 의해 예시하는 바와 같이, 도펀트 소스 라이너(508B)로부터의 질소 원자는 어닐 공정 동안 미도핑 라이너(508A) 및 미도핑 충전층(508C)으로 확산되고 이들을 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)으로 변환한다. 어닐 공정은 도핑 공정으로 지칭될 수 있다. 어닐 공정 동안, 질소 원자 농도는 미도핑 라이너(508A) 및 미도핑 충전층(508C)에서 약 0 원자%부터 약 5 원자% 또는 약 5 원자% 미만까지 증가하여 도핑된 라이너(108A) 및 도핑된 충전층(108C)을 형성한다. 한편, 질소 원자 농도는 도펀트 소스 라이너(508B)에서 감소하여 약 5 원자% 미만의 질소 원자 농도를 갖는 도펀트 소스 라이너(108B)를 형성한다. 일부 실시형태에서, 도핑된 충전층(108C)의 질소 원자 농도는 도 5d에 도시하는 바와 같이, 도핑된 라이너(108A) 및/또는 도펀트 소스 라이너(108B)의 질소 원자 농도보다 높다.
미도핑 라이너(508A)의 밀도는 유동성 산화물층을 포함하는 미도핑 충전층(508C)의 밀도보다 높다. 그 결과, 미도핑 충전층(508C)의 에칭 속도는 미도핑 라이너(508A)보다 높다. 질소 원자로 미도핑 충전층(508C)을 도핑하면 미도핑 충전층(508C)의 유동성 산화물층을 치밀화할 수 있다. 유동성 산화물층의 치밀화는 미도핑 충전층(508C)의 에칭 속도보다 낮은 에칭 속도를 갖는 도핑된 충전층(108C)에 비유동성 산화물층을 형성한다. 어닐 공정은 미도핑 라이너(508A), 도펀트 소스 라이너(508B), 및 미도핑 충전층(508C)의 동일하지 않은 에칭 속도를 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)의 에칭 속도와 실질적으로 동일하도록 수정할 수 있다. 일부 실시형태에서, 어닐 공정은 미도핑 라이너(508A), 도펀트 소스 라이너(508B), 및 미도핑 충전층(508C) 간의 에칭 속도차를 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)에서 약 1 nm/sec 미만으로 감소시킬 수 있다. 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C) 간의 실질적으로 동일한 에칭 속도 및/또는 낮은 에칭 속도차의 결과로서, 도 5e의 영역(501)의 확대 단면도인 도 5f에 도시하는 바와 같이, 도핑된 STI 구조(108)는 실질적으로 평면의 상면 프로파일을 갖게 형성될 수 있다. 일부 실시형태에서, 도핑된 STI 구조(108)는 도 5e의 영역(501)의 다른 확대도인 도 5g에 도시하는 바와 같이, 상면 에지와 대칭축(G)을 따른 상면 중심 사이의 높이차(H1)가 약 2 nm 미만인 상면 프로파일을 갖게 형성될 수 있다. 도 5f 내지 도 5g의 도핑된 STI 구조(108)의 상면 프로파일은 선형 측벽 프로파일이 개선된 도핑된 STI 구조(108) 상에서의 후속 구조(예컨대, 도 8에 도시하는 클래딩층(838) 및/또는 도 9에 도시하는 격리 구조(116))의 형성을 용이하게 할 수 있다.
도핑 공정이 없다면, STI 구조는 도 5f 내지 도 5g에 도시하는 바와 같이, 상면 에지(108s)가 융기된 상면을 갖고 상면 에지(108s)와 대칭축(G)을 따른 상면 중심 사이의 높이차가 약 2 nm보다 클 수 있다. 이러한 상면 에지(108s)는 클래딩층(838) 및 격리 구조(116)의 선형성이 덜한 측벽 프로파일을 형성할 수 있고, S/D 개구부(1410N-1410P)에 클래딩층 잔류물(838r)(도 14b 및 도 14d에 도시됨)을 생성한다. 이러한 클래딩층 잔류물(838r)은 후술하는 바와 같이 S/D 영역(110N-110P), 내부 스페이서(115), 및/또는 게이트 구조(112)의 형성 시에 제조 결함을 유발할 수 있다.
약 5 원자% 내지 약 20 원자%의 피크 질소 농도(C1)는 도핑된 라이너(108A)에 고정 전하를 도입하지 않고서 도핑된 라이너(108A) 및 도핑된 충전층(108C)을 적절하게 형성할 수 있다. 피크 질소 농도(C1)가 약 5원자% 미만이면, 도펀트 소스 라이너(508B)는 실질적으로 동일한 에칭 속도를 갖는 도핑된 라이너(108A) 및 도핑된 충전층(108C)을 형성하기 위해 적절한 질소 원자 농도를 제공하지 않을 수 있다. 한편, 피크 질소 농도(C1)가 약 20 원자%보다 높으면, 질소 원자가 도핑된 라이너(108A)에 고정 전하를 도입하여 기판(104)에서 전류 누설 경로를 유도할 수 있다.
도 6a 내지 도 6e를 참조하면, 일부 실시형태에서, 도핑된 STI 구조(108)의 형성은, (i) 도 6a에 도시하는 바와 같이, 도 4의 구조 상에 미도핑 라이너(608A)를 퇴적하고, (ii) 도 6b에 도시하는 바와 같이, 도 6a의 구조에 대해 질화 공정을 수행하여 미도핑 라이너(608A)의 상부 라이너부를 도펀트 소스 라이너(608B)로 변환하고, (iii) 도 6c에 도시하는 바와 같이, 도펀트 소스 라이너(608B) 상에 미도핑 충전층(608C)을 퇴적하고, (iv) 도 6d에 도시하는 바와 같이, 도 6c의 구조에 대해 어닐 공정을 수행하여 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)을 형성하고, (v) 도 5e에 도시하는 바와 같이, 도핑된 STI 구조(108)를 형성하기 위해 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)에 대해 에칭 공정을 수행하는 순차적 단계들을 포함할 수 있다. 일부 실시형태에서, 마스킹층(436C-436D)이 에칭 공정 동안 에칭될 수 있다. 미도핑 라이너(508A), 도펀트 소스 라이너(508B), 및 미도핑 충전층(508C)에 대한 논의는 미도핑 라이너(608A), 도펀트 소스 라이너(608B), 및 미도핑 충전층(608C)에 적용된다.
미도핑 라이너(608A) 및 미도핑 충전층(608C)의 퇴적 공정은 미도핑 라이너(508A) 및 미도핑 충전층(508C)의 퇴적 공정과 유사할 수 있다. 일부 실시형태에서, 질화 공정을 수행하는 단계는, 암모니아 또는 질소 가스(640)의 분위기에서 약 700℃ 내지 약 1000℃의 온도, 약 1 torr 내지 약 760 torr의 압력으로 약 0.5분 내지 약 60분의 지속 시간 동안 도 6a의 구조에 대해 열 질화 공정을 수행하는 것을 포함할 수 있다. 일부 실시형태에서, 질화 공정을 수행하는 단계는, 암모니아 또는 질소 가스(640)의 분위기에서 약 250℃ 내지 약 1000℃의 온도, 약 1 torr 내지 약 760 torr의 압력으로 약 0.5분 내지 약 60분의 지속 시간 동안 도 6a의 구조에 대해 플라즈마 질화 공정을 수행하는 것을 포함할 수 있다. 도 6c의 구조에 대해 수행되는 어닐 공정은 도 5a의 구조에 대해 수행되는 어닐 공정과 유사할 수 있다.
일부 실시형태에서, 어닐 공정 이전에, 미도핑 라이너(608A), 도펀트 소스 라이너(608B), 및 미도핑 충전층(508C)은 도 6e에 도시하는 바와 같이, 도 6c의 라인 J-J를 따른 약 5 원자% 내지 약 20 원자%의 피크 질소 농도(C3)를 포함한 질소 원자의 농도 프로파일을 가질 수 있다. 일부 실시형태에서, 어닐 공정 이후, 도핑된 라이너(108A), 도펀트 소스 라이너(108B), 및 도핑된 충전층(108C)은 도 5d에 도시하는 것과 유사한 도 6d의 라인 J-J를 따른 질소 원자의 농도 프로파일을 가질 수 있다.
일부 실시형태에서, 도핑된 STI 구조(108) 대신에, 도핑된 STI 구조(208)는 도 7a 내지 도 7e를 참조하여 설명하겠지만, 기판(104) 상에 그리고 핀 구조(106N 및 106P)에 인접하게 형성될 수 있다. 일부 실시형태에서, 도핑된 STI 구조(208)의 형성은, (i) 도 7a에 도시하는 바와 같이, 도 4의 구조 상에 질소계 라이너(708A)를 퇴적하고, (ii) 도 7a에 도시하는 바와 같이, 질소계 라이너(708A) 상에 미도핑 충전층(708B)을 퇴적하고, (iii) 도 7b에 도시하는 바와 같이, 도 7a의 구조에 대해 어닐 공정을 수행하여 질소계 라이너(208A) 및 도핑된 충전층(208b)을 형성하고, (iv) 도 7e에 도시하는 바와 같이, 도핑된 STI 구조(208)를 형성하기 위해 질소계 라이너(208A) 및 도핑된 충전층(208B)에 대해 에칭 공정을 수행하는 순차적인 단계들을 포함할 수 있다.
일부 실시형태에서, 질소계 라이너(708A)를 퇴적하는 단계는, 약 400℃ 내지 약 700℃의 온도 및 약 10 W 내지 약 100 W의 RF 전력에서 Si 전구체(예컨대, 클로로실란 또는 헥사클로로디실란), 산소 전구체, 및 질소 전구체(예를 들어, NH3 또는 N2)를 포함한 ALD 또는 비유동성 CVD 공정으로 질화물층(예를 들어, SiON 또는 SiN 층)을 퇴적하는 것을 포함할 수 있다. 일부 실시형태에서, 미도핑 충전층(708B)을 퇴적하는 것은 약 25℃ 내지 약 200℃의 온도 및 약 1 torr 내지 약 15 torr의 압력에서 유동성 CVD 공정으로 미도핑 유동성 산화물층(예컨대, 미도핑 유동성 SiO2층)을 퇴적하는 것을 포함할 수 있다. 도 6c의 구조에 대해 수행되는 어닐 공정은 도 5a의 구조에 대해 수행되는 어닐 공정과 유사할 수 있다. 도 7bc의 구조에 대해 수행되는 에칭 공정은 도 5b의 구조에 대해 수행되는 에칭 공정과 유사할 수 있다.
일부 실시형태에서, 어닐 공정 이전에, 질소계 라이너(708A) 및 미도핑 충전층(708B)은 도 7c에 도시하는 바와 같이, 도 7a의 라인 K-K를 따른 약 5 원자% 내지 약 20 원자%의 피크 질소 농도(C3)를 포함한 질소 원자의 농도 프로파일(708C 또는 708D)을 가질 수 있다. 일부 실시형태에서, 어닐 공정 이후에, 질소계 라이너(208A) 및 도핑된 충전층(208B)은 도 7d에 도시하는 바와 같이, 도 7b의 라인 K-K를 따른 약 5 원자% 이하의 피크 질소 농도(C4)를 포함한 질소 원자의 농도 프로파일(208C 또는 208D)을 가질 수 있다. 도 2b의 논의는 달리 언급하지 않는다면 도 7d에 적용된다.
도 7c 및 도 7d의 질소 농도 프로파일에 의해 예시하는 바와 같이, 질소계 라이너(708A)로부터의 질소 원자는 어닐 공정 동안 미도핑 충전층(708B)으로 확산되고 이들을 질소계 라이너(208A) 및 도핑된 충전층(208B)으로 변환한다. 어닐 공정은 도핑 공정으로 지칭될 수 있다. 어닐 공정 동안, 질소 원자 농도는 미도핑 충전층(708B)에서 약 0 원자%부터 약 5 원자% 또는 약 5 원자% 미만까지 증가하여 도핑된 충전층(208B)을 형성한다. 한편, 질소 원자 농도는 질소계 라이너(708A)에서 감소하여 약 5 원자% 미만의 질소 원자 농도를 갖는 질소계 라이너(208A)를 형성한다.
질소계 라이너(708A)의 밀도는 유동성 산화물층을 포함하는 미도핑 충전층(708B)의 밀도보다 높다. 그 결과, 미도핑 충전층(708B)의 에칭 속도는 질소계 라이너(708A)보다 높다. 질소 원자로 미도핑 충전층(508B)을 도핑하면 미도핑 충전층(708B)의 유동성 산화물층을 치밀화할 수 있다. 유동성 산화물층의 치밀화는 미도핑 충전층(708B)의 에칭 속도보다 낮은 에칭 속도를 갖는 도핑된 충전층(208B)에 비유동성 산화물층을 형성한다. 어닐 공정은 질소계 라이너(708A) 및 미도핑 충전층(708B)의 동일하지 않은 에칭 속도를 질소계 라이너(208A) 및 도핑된 충전층(208B)의 에칭 속도와 실질적으로 동일하도록 수정할 수 있다. 일부 실시형태에서, 어닐 공정은 질소계 라이너(708A) 및 미도핑 충전층(708B) 간의 에칭 속도차를 질소계 라이너(208A) 및 도핑된 충전층(208B)에서 약 1 nm/sec 미만으로 감소시킬 수 있다. 질소계 라이너(208A)와 도핑된 충전층(208B) 간의 실질적으로 동일한 에칭 속도 및/또는 낮은 에칭 속도차의 결과로, 도핑된 STI 구조(208)는 실질적으로 평면의 상면 프로파일을 갖게 형성될 수 있다.
도 3을 참조하면, 단계 315에서, 클래딩층이 초격자 구조를 둘러싸게 형성된다. 예를 들어, 도 8에 도시하는 바와 같이, 클래딩층(838)은 초격자 구조(423 및 425)를 둘러싸게 형성된다. 클래딩층(838)의 형성은, (i) 저메인(GeH4) 및 디실란(Si2H6)과 같은 전구체를 포함한 CVD 공정으로 나노구조층(424)과 유사한 재료층(예컨대 SiGe)을 도 5e의 구조 상에 퇴적하는 단계와, (ii) 도 8의 구조를 형성하기 위해 퇴적된 재료층에 대해 에칭 공정을 수행하는 단계를 포함할 수 있다.
도핑된 STI 구조(108)의 실질적으로 평면의 상면 프로파일은 도 8에 도시하는 바와 같이 실질적으로 선형의 측벽 프로파일을 갖는 클래딩층(838)을 형성한다. 한편, 도핑된 STI 구조(108)가 사용되지 않는다면, 전술한 바와 같이, STI 구조는 융기된 상면 에지(108s)를 가질 것이고, 클래딩층은 도 8에 도시하는 측벽 프로파일(838s)와 같은 비선형 측벽 프로파일을 가질 수 있다. 이러한 비선형 측벽 프로파일(838s)은 후술하겠지만, S/D 개구부(1410N-1410P)에 클래딩층 잔류물(838r)(도 14b 및 도 14d에 도시)을 형성하고 S/D 영역(110N-110P), 내부 스페이서(115), 및/또는 게이트 구조(112)의 형성 시에 제조 결함을 유발할 수 있다.
도 3을 참조하면, 단계 320에서, 격리 구조가 도핑된 STI 구조 상에 형성된다. 예를 들어, 도 9에 도시하는 바와 같이, 격리 구조(116)는 도핑된 STI 구조(108) 상에 형성된다. 격리 구조(116)의 형성은, (i) 도 8의 구조 상에 절연 라이너(116A)를 퇴적하고, 절연 라이너(116A) 상에 절연 충전층(116B)을 퇴적하고, (iii) 도 9에 도시하는 바와 같이, 절연 라이너(116A), 절연 충전층(116B), 및 클래딩(838)의 상면들을 실질적으로 동일 평면화하기 위해 절연 라이너(116A), 절연 충전층(116B), 및 클래딩(838)에 대해 화학적 기계 연마(CMP) 공정을 수행하는 순차적인 단계들을 포함할 수 있다.
도 3을 참조하면, 단계 325에서, 배리어층이 격리 구조 상에 형성된다. 예를 들어, 도 10 내지 도 11을 참조하여 설명하는 바와 같이, 배리어층(118)은 격리 구조(116) 상에 형성된다. 배리어층(118)의 형성은, (i) 도 10의 구조를 형성하기 위해 격리 구조(116)에 대해 에칭 공정을 수행하고, (ii) 도 10의 구조 상에 희토류 금속 산화물층(도시 생략)을 퇴적하고, (iii) 도 11에 도시하는 바와 같이, 배리어 층(118) 및 클래딩층(838)의 상면들을 서로 실질적으로 동일 평면화하기 위해 희토류 금속 산화물층에 대해 CMP 공정을 수행하는 순차적인 단계들을 포함할 수 있다.
도 3을 참조하면, 단계 330에서, 폴리실리콘 구조가 배리어층, 클래딩층, 및 초격자 구조 상에 형성된다. 예를 들어, 도 12 내지 도 13을 참조하여 설명하는 바와 같이, 폴리실리콘 구조(1312)는 배리어층(118), 클래딩층(838), 및 초격자 구조(423 및 425) 상에 형성된다. 폴리실리콘 구조(1312)의 형성은, 도 12에 도시하는 바와 같이 마스킹층(436A-436B)을 제거하기 위해 도 11의 구조에 대해 에칭 공정을 수행하고, (ii) 도 12의 구조 상에 폴리실리콘층(도시 생략)을 퇴적하고, (iii) 도 13에 도시하는 바와 같이 폴리실리콘 구조(1312)를 형서하기 위해 폴리실리콘층에 대해 패터닝 공정(예컨대, 리소그래피 공정)을 수행하는 순차적인 단계들을 포함할 수 있다. 일부 실시형태에서, 하드 마스크층(1336A-1336B)이 폴리실리콘 구조(1312)의 형성 동안 형성될 수 있다. 일부 실시형태에서, 도 14a에 도시하는 바와 같이, 게이트 스페이서(114)가 폴리실리콘 구조(1312)의 형성 후에 형성될 수 있다.
도 3을 참조하면, 단계 335에서, S/D 영역이 핀 구조 상에 형성된다. 예를 들어, 도 14a 내지 도 16d를 참조하여 설명하는 바와 같이, S/D 영역(110N 및 110P)은 핀 구조(106N 및 106P) 상에 각각 형성된다. S/D 영역(110N 및 110P)의 형성은, (i) 도 14a 내지 도 14b, 그리고 도 14에 도시하는 바와 같이(도 14c의 단면도에는 보이지 않음) S/D 개구부(1410N 및 1410P)를 형성하고, (ii) 도 16a 내지 도 16b, 그리고 도 16d에 도시하는 바와 같이, S/D 개구부(1410N 및 1410P)에 반도체 재료를 에피택셜 성장시키는 순차적인 단계들을 포함할 수 있다. S/D 개구부(1410N 및 1410P)의 형성은, 게이트 스페이서(114) 및 폴리실리콘 구조(1312)에 의해 덮이지 않는 클래딩층(838) 및 초격자 구조(423 및 425)의 부분들을 에칭하는 단계를 포함할 수 있다. 도 14d에 도시하는 영역(1401)은 게이트 스페이서(114) 및 폴리실리콘 구조(1312) 아래에 덮여 있을 수 있다.
일부 실시형태에서, 도 15a 내지 도 15d에 도시하는 바와 같이, 내부 스페이서(115)는 S/D 영역(110N 및 110P)의 형성 공정의 단계 (i)와 (ii) 사이에서 형성될 수 있다.
도 14b와 도 14d는 도핑된 STI 구조(108)가 사용되지 않을 경우, (전술한 바와 같이) 융기된 상면 에지(108s)를 갖는 미도핑 STI 구조 상에 형성되는 클래딩층의 비선형 측벽 프로파일(838s)으로 인해, S/D 개구부(1410N 및 1410P)의 형성 후에 잔류할 수 있는 클래딩층 잔류물(838r)을 예시하고 있다. 클래딩층 잔류물(838r)의 존재는 절연 라이너(116A)와 내부 스페이서(115) 사이, 절연 라이너(116A)와 S/D 영역(110N) 사이, 그리고/또는 절연 라이너(116A)와 S/D 영역(110P) 사이의 갭과 같은 제조 결함을 생성할 수 있다. 이러한 갭은 단계 345의 게이트 구조(112)의 형성 시에 추가 제조 결함을 유발할 수 있다. 예를 들어, 게이트 금속 충전층(134)이 이들 갭에 퇴적되고 S/D 영역(110N-110P)과 게이트 구조(112) 사이에 전기적 단락을 일으킬 수 있다.
일부 실시형태에서, S/D 영역(110N-110P)의 형성 후에, 도 17a 내지 도 17d에 도시하는 바와 같이, ESL(120) 및 ILD층(122)이 형성될 수 있다. 도 17d에 도시하는 영역(1701)은 ESL(120) 및 ILD층(122) 아래에 덮여 있을 수 있다.
도 3을 참조하면, 단계 340에서, 게이트 개구부가 형성된다. 예를 들어, 도 18a 및 도 18c 내지 도 18d에 도시하는 바와 같이(도 18b의 단면도에는 보이지 않음), 게이트 개구부(1812)는 나노구조 채널 영역(124 및 126) 주위에 형성된다. 게이트 개구부(1812)의 형성은, 폴리실리콘 구조(1312), 나노구조층(424 및 426), 및 폴리실리콘 구조(1312) 아래의 클래딩층의 부분을 에칭하는 단계를 포함할 수 있다. 도 18b는 도 18d의 라인 B-B를 따른 단면도를 보여준다.
도 3을 참조하면, 단계 345에서, 게이트 구조가 게이트 개구부에 형성된다. 예를 들어, 도 19a, 도 19c, 및 도 19d를 참조하여 설명하는 바와 같이(도 19b의 단면도에는 보이지 않음), 게이트 구조(112)는 게이트 개구부(1812)에 형성된다. 게이트 구조(112)의 형성은, (i) 도 19a 및 도 19c 내지 도 19d에 도시하는 바와 같이, 나노구조층(124 및 126) 상에 IL층(128N 및 129P)을 각각 형성하고, (ii) 도 19a 및 도 19c 내지 도 19d에 도시하는 바와 같이, IL층(128N 및 128P) 상에 HK 게이트 유전체층(130N 및 130P)을 퇴적하고, (iii) 도 19a 및 도 19c 내지 도 19d에 도시하는 바와 같이, HK 게이트 유전체층(130N 및 130P) 상에 WFM층(132N 및 130P)을 각각 형성하고, (iv) 도 19a 및 도 19c 내지 도 19d에 도시하는 바와 같이, WFM층(132N 및 130P) 상에 게이트 금속 충전층(134)을 퇴적하고, (v) 도 19a 및 도 19c 내지 도 19d에 도시하는 바와 같이, ILD층(122), HK 게이트 유전체층(130N 및 130P), 및 게이트 금속 충전층(134)의 상면들을 서로 실질적으로 동일 평면화하기 위해 CMP 공정을 수행하는 순차적인 단계들을 포함할 수 있다. 도 19b는 도 19d의 라인 B-B를 따른 단면도를 보여준다.
일부 실시형태에서, 반도체 디바이스(200)를 형성하기 위해 도 7e의 구조에 대해 단계 315 내지 345가 수행될 수 있다.
본 개시내용은 도핑된 얕은 트렌치 격리(STI) 구조(예컨대, 도핑된 STI 구조(108 및 208))를 포함한 반도체 디바이스(예컨대, GAA FET(102N 내지 102P))의 예시적인 구조 및 그것을 제조하는 예시적인 방법(예컨대, 방법(300))을 제공한다. 일부 실시형태에서, 도핑된 STI 구조는 도핑된 라이너(예컨대, 도핑된 라이너(108A)), 도펀트 소스 라이너(예컨대, 도펀트 소스 라이너(108B)), 및 도핑된 충전층(예컨대, 도핑된 충전층(108C))을 포함할 수 있다. 일부 실시형태에서, 도핑된 STI 구조의 형성은, 라이너, 도펀트 소스 라이너, 및 라이너의 에칭 속도보다 빠른 에칭 속도를 가진 충전층을 포함한 스택을 형성하는 단계를 포함할 수 있다. 도핑된 STI 구조의 형성은, 스택을 어닐링함으로써 라이너 및 충전층을 도핑하여 도펀트 소스 라이너로부터 라이너 및 충전층으로 도펀트 재료를 주입하는 단계를 더 포함할 수 있다. 라이너 및 충전층의 도핑은 라이너와 충전층 사이의 에칭 속도차를 감소시키고 그리고/또는 라이너 및 충전층의 에칭 속도를 서로 실질적으로 동일하게 수정할 수 있다. 그 결과, 도핑된 STI 구조의 에칭된 표면 프로파일의 균일성이 개선된다. 도핑된 STI 구조의 개선된 균일한 표면 프로파일은 도핑된 STI 구조 상에 후속으로 형성되는 구조의 선형 프로파일을 향상시켜서 후속 형성되는 구조의 제조 결함을 막거나 저감한다.
일부 실시형태에서, 도펀트 소스 라이너는 질화물층(예컨대, 실리콘 산질화물(SiON) 또는 실리콘 질화물(SiN)), 및 도핑된 라이너를 포함할 수 있고, 도핑된 충전층은 질소 도펀트를 포함할 수 있다. 일부 실시형태에서, 도펀트 소스 라이너의 질소 원자 농도는 어닐 공정 후에 약 5 원자% 내지 약 20 원자%의 범위로부터 약 0 원자% 내지 약 5 원자%의 범위까지 감소할 수 있다. 일부 실시형태에서, 도핑된 충전층은 약 1 원자% 내지 약 5 원자%의 질소 도펀트 농도를 포함할 수 있다. 도핑된 충전층의 질소 도펀트의 농도는 도핑된 라이너의 질소 도펀트 농도보다 높다.
일부 실시형태에서, 방법은, 기판 상에 핀 구조물을 형성하는 단계, 핀 구조물 상에 교번 구성으로 배열되는 제1 및 제2 나노구조층을 포함한 초격자 구조물을 형성하는 단계, 제1 퇴적 공정에서 초격자 구조물 및 핀 구조물을 둘러싸는 산화물 라이너를 퇴적하는 단계, 산화물 라이너 상에 도펀트 소스 라이너를 형성하는 단계, 제1 퇴적 공정과는 상이한 제2 퇴적 공정에서 도펀트 소스 라이너 상에 산화물 충전층을 퇴적하는 단계, 도핑된 산화물 라이너 및 도핑된 산화물 충전층을 형성하기 위해 도핑 공정을 수행하는 단계, 초격자 구조물의 측벽으로부터 도핑된 산화물 라이너, 도핑된 산화물 충전층, 및 도펀트 소스 라이너의 부분들을 제거하는 단계, 및 핀 구조물 상에 제1 나노구조층을 둘러싸게 게이트 구조물을 형성하는 단계를 포함한다.
일부 실시형태에서, 방법은, 기판 상에 핀 구조물을 형성하는 단계, 핀 구조물 상에 교번 구성으로 배열되는 제1 및 제2 나노구조층을 갖는 초격자 구조물을 형성하는 단계, 제1 퇴적 공정에서 초격자 구조물 및 핀 구조물 상에 도펀트 소스 라이너를 형성하는 단계, 제1 퇴적 공정과는 상이한 제2 퇴적 공정에서 도펀트 소스 라이너 상에 도핑된 충전층을 형성하는 단계, 초격자 구조물의 측벽으로부터 도펀트 소스 라이너 및 도핑된 충전층의 부분들을 제거하는 단계, 및 핀 구조물 상에 제1 나노구조층을 둘러싸게 게이트 구조물을 형성하는 단계를 포함한다.
일부 실시형태에서, 반도체 디바이스는, 기판, 기판 상의 제1 구조물, 핀 구조물의 제1 부분 상에 배치된 나노구조층들의 스택, 핀 구조물의 제2 부분 상에 배치된 소스/드레인 영역, 나노구조층들 각각을 둘러싸는 게이트 구조물, 및 기판 상에 배치되고 핀 구조물에 인접한 격리 구조물을 포함하고, 격리 구조물은 도핑된 산화물 라이너, 질화물 라이너, 및 도핑된 산화물 충전층을 포함한다.
이상의 개시내용은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 방법에 있어서,
기판 상에 핀 구조물을 형성하는 단계;
상기 핀 구조물 상에 교번 구성으로 배열되는 제1 및 제2 나노구조층을 포함한 초격자 구조물을 형성하는 단계;
제1 퇴적 공정에서 상기 초격자 구조물 및 상기 핀 구조물을 둘러싸는 산화물 라이너를 퇴적하는 단계;
상기 산화물 라이너 상에 도펀트 소스 라이너를 형성하는 단계;
상기 제1 퇴적 공정과는 상이한 제2 퇴적 공정에서 상기 도펀트 소스 라이너 상에 산화물 충전층을 퇴적하는 단계;
도핑된 산화물 라이너 및 도핑된 산화물 충전층을 형성하기 위해 도핑 공정을 수행하는 단계;
상기 초격자 구조물의 측벽으로부터 상기 도핑된 산화물 라이너, 상기 도핑된 산화물 충전층, 및 상기 도펀트 소스 라이너의 부분들을 제거하는 단계; 및
상기 핀 구조물 상에 상기 제1 나노구조층을 둘러싸게 게이트 구조물을 형성하는 단계를 포함하는, 방법.
2. 제1항에 있어서, 상기 도펀트 소스 라이너를 형성하는 단계는 상기 산화물 라이너 상에 상기 도펀트 소스 라이너를 퇴적하는 단계를 포함하는, 방법.
3. 제1항에 있어서, 상기 도펀트 소스 라이너를 형성하는 단계는 상기 산화물 라이너에 대해 질화 공정을 수행하는 단계를 포함하는, 방법.
4. 제1항에 있어서, 상기 도펀트 소스 라이너를 형성하는 단계는 상기 산화물 라이너의 상단부를 질화물 라이너로 변환하는 단계를 포함하는, 방법.
5. 제1항에 있어서, 상기 도핑 공정을 수행하는 단계는 상기 산화물 라이너, 상기 도펀트 소스 라이너, 및 상기 산화물 충전층에 대해 어닐 공정을 수행하는 단계를 포함하는, 방법.
6. 제1항에 있어서, 상기 도핑 공정을 수행하는 단계는 제1 도펀트 농도로 상기 산화물 라이너에 대해 주입하는 단계 및 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도로 상기 산화물 충전층에 대해 주입하는 단계를 포함하는, 방법.
7. 제1항에 있어서, 상기 도핑 공정을 수행하는 단계는 상기 도펀트 소스 라이너로부터의 질소 원자로 상기 산화물 라이너 및 상기 산화물 충전층을 주입하는 단계를 포함하는, 방법
8. 제1항에 있어서, 상기 도핑 공정을 수행하는 단계는 상기 산화물 라이너 및 상기 산화물 충전층의 질소 원자 농도를 증가시키고 상기 도펀트 소스 라이너의 질소 원자 농도를 감소시키는 단계를 포함하는, 방법
9. 제1항에 있어서, 상기 초격자 구조물의 측벽으로부터 상기 도핑된 산화물 라이너, 상기 도핑된 산화물 충전층, 및 상기 도펀트 소스 라이너의 부분들을 제거한 후에, 상기 초격자 구조물의 상기 측벽 상에 클래딩층을 형성하는 단계를 더 포함하는, 방법.
10. 제1항에 있어서, 상기 도핑된 산화물 충전층 상에 격리 구조물을 형성하는 단계를 더 포함하는, 방법.
11. 제1항에 있어서, 상기 초격자 구조물의 일부를 소스/드레인 영역으로 대체하는 단계를 더 포함하는, 방법.
12. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는, 상기 제2 나노구조층을 제거하는 단계를 포함하는, 방법.
13. 방법에 있어서,
기판 상에 핀 구조물을 형성하는 단계;
상기 핀 구조물 상에 교번 구성으로 배열되는 제1 및 제2 나노구조층을 포함한 초격자 구조물을 형성하는 단계;
제1 퇴적 공정에서 상기 초격자 구조물 및 상기 핀 구조물 상에 도펀트 소스 라이너를 형성하는 단계;
상기 제1 퇴적 공정과는 상이한 제2 퇴적 공정에서 상기 도펀트 소스 라이너 상에 도핑된 충전층을 형성하는 단계;
상기 초격자 구조물의 측벽으로부터 상기 도펀트 소스 라이너 및 상기 도핑된 충전층의 부분들을 제거하는 단계; 및
상기 핀 구조물 상에 상기 제1 나노구조층을 둘러싸게 게이트 구조물을 형성하는 단계를 포함하는, 방법.
14. 제13항에 있어서, 상기 도펀트 소스 라이너를 형성하는 단계는, 비유동성 퇴적 공정에서 상기 초격자 구조물 및 상기 핀 구조물 상에 질화물층을 퇴적하는 단계를 포함하는, 방법.
15. 제13항에 있어서, 상기 도핑된 충전층을 형성하는 단계는:
유동성 퇴적 공정에서 상기 도펀트 소스 라이너 상에 미도핑 산화물층을 퇴적하는 단계; 및
상기 미도핑 산화물 충전층 및 상기 도펀트 소스 라이너에 대해 어닐 공정을 수행하는 단계를 포함하는, 방법.
16. 제13항에 있어서, 상기 도핑된 충전층을 형성하는 단계는:
유동성 퇴적 공정에서 상기 도펀트 소스 라이너 상에 산화물 충전층을 퇴적하는 단계; 및
상기 도펀트 소스 라이너로부터의 질소 원자를 상기 산화물 충전층에 주입하는 단계를 포함하는, 방법.
17. 반도체 디바이스에 있어서,
기판;
상기 기판 상의 핀 구조물;
상기 핀 구조물의 제1 부분 상에 배치되는 나노구조층들의 스택;
상기 핀 구조물의 제2 부분 상에 배치되는 소스/드레인 영역;
상기 나노구조층들 각각을 둘러싸는 게이트 구조물; 및
상기 기판 상에 배치되고 상기 핀 구조물에 인접한 격리 구조물을 포함하고, 상기 격리 구조물은 도핑된 산화물 라이너, 질화물 라이너, 및 도핑된 산화물 충전층을 포함하는, 반도체 디바이스.
18. 제17항에 있어서, 상기 도핑된 산화물 충전층은 제1 도펀트 농도를 포함하고, 상기 도핑된 산화물 라이너는 상기 제1 도펀트 농도와는 상이한 제2 도펀트 농도를 포함하는, 반도체 디바이스.
19. 제17항에 있어서, 상기 도핑된 산화물 라이너 및 상기 도핑된 산화물 충전층은 질소 도펀트를 포함하는, 반도체 디바이스.
20. 제17항에 있어서, 상기 격리 구조물 상에 배치되고 상기 도핑된 산화물 충전층과 실질적으로 정렬되는 제2 격리 구조물을 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 상에 핀 구조물을 형성하는 단계;
    상기 핀 구조물 상에 교번 구성으로 배열되는 제1 및 제2 나노구조층을 포함한 초격자 구조물을 형성하는 단계;
    제1 퇴적 공정에서 상기 초격자 구조물 및 상기 핀 구조물을 둘러싸는 산화물 라이너를 퇴적하는 단계;
    상기 산화물 라이너 상에 도펀트 소스 라이너를 형성하는 단계;
    상기 제1 퇴적 공정과는 상이한 제2 퇴적 공정에서 상기 도펀트 소스 라이너 상에 산화물 충전층을 퇴적하는 단계;
    도핑된 산화물 라이너 및 도핑된 산화물 충전층을 형성하기 위해 도핑 공정을 수행하는 단계;
    상기 초격자 구조물의 측벽으로부터 상기 도핑된 산화물 라이너, 상기 도핑된 산화물 충전층, 및 상기 도펀트 소스 라이너의 부분들을 제거하는 단계; 및
    상기 핀 구조물 상에 상기 제1 나노구조층을 둘러싸게 게이트 구조물을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 도펀트 소스 라이너를 형성하는 단계는:
    i) 상기 산화물 라이너 상에 상기 도펀트 소스 라이너를 퇴적하는 단계;
    ii) 상기 산화물 라이너에 대해 질화 공정을 수행하는 단계; 및
    iii) 상기 산화물 라이너의 상단부를 질화물 라이너로 변환하는 단계
    중 적어도 하나를 포함하는, 방법.
  3. 제1항에 있어서, 상기 도핑 공정을 수행하는 단계는:
    i) 상기 산화물 라이너, 상기 도펀트 소스 라이너, 및 상기 산화물 충전층에 대해 어닐 공정을 수행하는 단계;
    ii) 제1 도펀트 농도로 상기 산화물 라이너에 대해 주입하고 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도로 상기 산화물 충전층에 대해 주입하는 단계;
    iii) 상기 도펀트 소스 라이너로부터의 질소 원자를 상기 산화물 라이너 및 상기 산화물 충전층에 대해 주입하는 단계; 및
    iv) 상기 산화물 라이너 및 상기 산화물 충전층의 질소 원자 농도를 증가시키고 상기 도펀트 소스 라이너의 질소 원자 농도를 감소시키는 단계
    중 적어도 하나를 포함하는, 방법.
  4. 제1항에 있어서, 상기 초격자 구조물의 측벽으로부터 상기 도핑된 산화물 라이너, 상기 도핑된 산화물 충전층, 및 상기 도펀트 소스 라이너의 부분들을 제거한 후에, 상기 초격자 구조물의 상기 측벽 상에 클래딩층을 형성하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서, 상기 도핑된 산화물 충전층 상에 격리 구조물을 형성하는 단계를 더 포함하는, 방법.
  6. 방법에 있어서,
    기판 상에 핀 구조물을 형성하는 단계;
    상기 핀 구조물 상에 교번 구성으로 배열되는 제1 및 제2 나노구조층을 포함한 초격자 구조물을 형성하는 단계;
    제1 퇴적 공정에서 상기 초격자 구조물 및 상기 핀 구조물 상에 도펀트 소스 라이너를 형성하는 단계;
    상기 제1 퇴적 공정과는 상이한 제2 퇴적 공정에서 상기 도펀트 소스 라이너 상에 도핑된 충전층을 형성하는 단계;
    상기 초격자 구조물의 측벽으로부터 상기 도펀트 소스 라이너 및 상기 도핑된 충전층의 부분들을 제거하는 단계; 및
    상기 핀 구조물 상에 상기 제1 나노구조층을 둘러싸게 게이트 구조물을 형성하는 단계
    를 포함하는, 방법.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상의 핀 구조물;
    상기 핀 구조물의 제1 부분 상에 배치되는 나노구조층들의 스택;
    상기 핀 구조물의 제2 부분 상에 배치되는 소스/드레인 영역;
    상기 나노구조층들 각각을 둘러싸는 게이트 구조물; 및
    상기 기판 상에 배치되고 상기 핀 구조물에 인접한 격리 구조물
    을 포함하고, 상기 격리 구조물은 도핑된 산화물 라이너, 질화물 라이너, 및 도핑된 산화물 충전층을 포함하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 도핑된 산화물 충전층은 제1 도펀트 농도를 포함하고, 상기 도핑된 산화물 라이너는 상기 제1 도펀트 농도와는 상이한 제2 도펀트 농도를 포함하는, 반도체 디바이스.
  9. 제7항에 있어서, 상기 도핑된 산화물 라이너 및 상기 도핑된 산화물 충전층은 질소 도펀트를 포함하는, 반도체 디바이스.
  10. 제7항에 있어서, 상기 격리 구조물 상에 배치되고 상기 도핑된 산화물 충전층과 정렬되는 제2 격리 구조물을 더 포함하는, 반도체 디바이스.
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