DE102023102515A1 - Profilsteuerung für isolationsstrukturen in halbleitervorrichtungen - Google Patents

Profilsteuerung für isolationsstrukturen in halbleitervorrichtungen Download PDF

Info

Publication number
DE102023102515A1
DE102023102515A1 DE102023102515.5A DE102023102515A DE102023102515A1 DE 102023102515 A1 DE102023102515 A1 DE 102023102515A1 DE 102023102515 A DE102023102515 A DE 102023102515A DE 102023102515 A1 DE102023102515 A1 DE 102023102515A1
Authority
DE
Germany
Prior art keywords
doped
layer
fill layer
dopant source
coating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102023102515.5A
Other languages
English (en)
Inventor
Wei-Jin Li
Che-Hao Chang
Zhen-Cheng Wu
Chi On Chui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102023102515A1 publication Critical patent/DE102023102515A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Es werden eine Halbleitervorrichtung mit dotierten STI-Strukturen (STI: flache Grabenisolation) und ein Verfahren zu deren Herstellung bereitgestellt. Das Verfahren umfasst Folgendes: Herstellen einer Finnenstruktur auf einem Substrat; Herstellen einer Superlattice-Struktur mit ersten und zweiten nanostrukturierten Schichten, die in einer Wechselkonfiguration auf der Finnenstruktur angeordnet sind; Abscheiden, in einem ersten Abscheidungsprozess, eines Oxidbelags so, dass er die Superlattice-Struktur und die Finnenstruktur umschließt; Herstellen eines Dotandenquellenbelags auf dem Oxidbelag; Abscheiden einer Oxid-Füllschicht auf dem Dotandenquellenbelag in einem zweiten Abscheidungsprozess, der von dem ersten Abscheidungsprozess verschieden ist; Durchführen eines Dotierungsprozesses, um einen dotierten Oxidbelag und eine dotierte Oxid-Füllschicht herzustellen; Entfernen von Teilen des dotierten Oxidbelags, der dotierten Oxid-Füllschicht und des Dotandenquellenbelags von Seitenwänden der Superlattice-Struktur; und Herstellen, auf der Finnenstruktur, einer Gatestruktur so, dass sie die ersten nanostrukturierten Schichten umschließt.

Description

  • Querverweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 14. März 2022 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/319.526 und dem Titel „Shallow Trench Isolation Structures“ („Flache Grabenisolationsstrukturen“), die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Mit Fortschritten in der Halbleiter-Technologie ist eine wachsende Nachfrage nach höherer Speicherkapazität, schnelleren Bearbeitungssystemen, höherer Leistung und niedrigeren Kosten entstanden. Um diese Forderungen zu erfüllen, verkleinert die Halbleiterindustrie die Abmessungen von Halbleitervorrichtungen weiter, wie etwa von Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), die planare MOSFETs und Finnen-Feldeffekttransistoren (FinFETs) umfassen. Diese Verkleinerung hat die Komplexität von Halbleiter-Herstellungsprozessen erhöht.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen.
    • Die 1A bis 1E zeigen isometrische Schnitt- und Top-Down-Ansichten einer Halbleitervorrichtung mit Isolationsstrukturen gemäß einigen Ausführungsformen.
    • 1F zeigt Eigenschaften einer Isolationsstruktur gemäß einigen Ausführungsformen.
    • 2A zeigt eine isometrische Darstellung einer weiteren Halbleitervorrichtung mit Isolationsstrukturen gemäß einigen Ausführungsformen.
    • 2B zeigt Eigenschaften einer weiteren Isolationsstruktur gemäß einigen Ausführungsformen.
    • 3 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit Isolationsstrukturen gemäß einigen Ausführungsformen.
    • Die 4, 5A und 5B, 5E bis 5G, 6A bis 6D, 8 bis 13 und 14A bis 19D zeigen isometrische Schnitt- und Top-Down-Ansichten einer Halbleitervorrichtung mit Isolationsstrukturen auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
    • Die 5C, 5D und 6E zeigen Eigenschaften unterschiedlicher Isolationsstrukturen auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
    • Die 7A, 7B und 7E zeigen isometrische Darstellungen einer weiteren Halbleitervorrichtung mit Isolationsstrukturen auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
    • Die 7C und 7D zeigen Eigenschaften einer weiteren anderen Isolationsstruktur auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
  • Nachstehend werden erläuternde Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen bezeichnen ähnliche Bezugszahlen im Allgemeinen identische, funktionell ähnliche und/oder konstruktiv ähnliche Elemente. Die Erörterung von Elementen mit denselben Bezeichnungen gilt für jedes dieser Elemente, wenn nicht anders angegeben.
  • Detaillierte Beschreibung
  • Die nachstehende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Hier bedeutet die Herstellung eines ersten Elements auf einem zweiten Element, dass das erste Element in direktem Kontakt mit dem zweiten Element hergestellt wird. Darüber hinaus können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Es ist zu beachten, dass in der Patentbeschreibung Bezugnahmen auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ „beispielhaft“ usw. bedeuten, dass die beschriebene Ausführungsform ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft haben kann, aber dass nicht unbedingt jede Ausführungsform das bestimmte Element, die bestimmte Struktur oder die bestimmte Eigenschaft haben muss. Außerdem brauchen sich diese Wendungen nicht unbedingt auf dieselbe Ausführungsform zu beziehen. Wenn ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Zusammenhang mit einer Ausführungsform beschrieben wird, dürfte ein Fachmann wissen, wie das bestimmte Element, die bestimmte Struktur oder die bestimmte Eigenschaft in Verbindung mit anderen Ausführungsformen zu realisieren ist, gleichgültig, ob es/sie explizit beschrieben wird.
  • Es dürfte klar sein, dass die hier verwendete Phraseologie oder Terminologie der Beschreibung und nicht der Beschränkung dient, sodass hier die Phraseologie oder Terminologie der vorliegenden Patentschrift von Fachleuten vor dem Hintergrund der Grundsätze ausgelegt werden soll.
  • Bei einigen Ausführungsformen können die Begriffe „etwa“ und „im Wesentlichen“ einen Wert einer gegebenen Größe angeben, der innerhalb von 5 % des Werts variiert (z. B. um ±1 %, ±2 %, ±3 %, ±4 %, ±5 % des Werts). Diese Werte sind lediglich Beispiele und sollen nicht beschränkend sein. Die Begriffe „etwa“ und „im Wesentlichen“ können sich auf einen Prozentsatz der Werte beziehen, die von Fachleuten vor dem Hintergrund der hier verwendeten Grundsätze ausgelegt werden.
  • Finnenstrukturen, die hier offenbart werden, können mit einem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen mit einem oder mehreren Fotolithografieprozessen, wie etwa Doppel- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Doppel- oder Mehrfachstrukturierungsprozesse können fotolithografische und selbstjustierte Prozesse vereinen, mit denen Strukturen erzeugt werden können, die zum Beispiel Pitches haben, die kleiner als die sind, die sonst mit einem einzelnen direkten Fotolithografieprozess erzielt werden können. Zum Beispiel wird über einem Substrat eine Opferschicht hergestellt, die dann mit einem Fotolithografieprozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnenstrukturen verwendet werden.
  • In der vorliegenden Offenbarung werden beispielhafte Strukturen von Halbleitervorrichtungen (z. B. GAA-FETs) mit dotierten STI-Strukturen (STI: flache Grabenisolation) und beispielhafte Verfahren zu deren Herstellung bereitgestellt. Bei einigen Ausführungsformen kann die dotierte STI-Struktur einen dotierten Belag, einen Dotandenquellenbelag und eine dotierte Füllschicht aufweisen. Bei einigen Ausführungsformen kann die Herstellung der dotierten STI-Struktur ein Herstellen eines Stapels mit einem Belag, einem Dotandenquellenbelag und einer Füllschicht mit einer Ätzrate umfassen, die höher als eine Ätzrate des Belags ist. Die Herstellung der dotierten STI-Struktur kann weiterhin ein Dotieren des Belags und der Füllschicht durch Tempern des Stapels umfassen, um ein Dotiermaterial aus dem Dotandenquellenbelag in den Belag und die Füllschicht zu implantieren. Durch das Dotieren des Belags und der Füllschicht kann eine Ätzratendifferenz zwischen dem Belag und der Füllschicht reduziert werden und/oder die Ätzraten des Belags und der Füllschicht können so modifiziert werden, dass sie im Wesentlichen gleich groß sind. Dadurch wird eine Gleichmäßigkeit der geätzten Oberflächenprofile der dotierten STI-Struktur verbessert. Die gleichmäßigeren Oberflächenprofile der dotierten STI-Strukturen führen zu verbesserten Linearprofilen von Strukturen, die später auf der dotierten STI-Struktur hergestellt werden, wodurch Fertigungsdefekte in den später hergestellten Strukturen vermieden oder reduziert werden.
  • Bei einigen Ausführungsformen kann der Dotandenquellenbelag eine Nitridschicht [z. B. Siliziumoxidnitrid (SiON) oder Siliziumnitrid (SiN)] aufweisen, und der dotierte Belag und die dotierte Füllschicht können Stickstoff-Dotanden enthalten. Bei einigen Ausführungsformen kann die Konzentration von Stickstoffatomen in dem Dotandenquellenbelag auf einen Bereich von etwa 0 Atom-% bis etwa 5 Atom-% von einem Bereich von etwa 5 Atom-% bis etwa 20 Atom-% nach dem Temperprozess sinken. Bei einigen Ausführungsformen kann die dotierte Füllschicht eine Konzentration von Stickstoff-Dotanden von etwa 1 Atom-% bis etwa 5 Atom-% haben. Die Konzentration von Stickstoff-Dotanden in der dotierten Füllschicht ist höher als die Konzentration von Stickstoff-Dotanden in dem dotierten Belag.
  • 1A zeigt eine isometrische Darstellung einer Halbleitervorrichtung 100 mit einem NFET 102N und einem PFET 102P gemäß einigen Ausführungsformen. Die 1B bis 1D zeigen Schnittansichten der Halbleitervorrichtung 100 entlang Linien A - A, B - B und C - C der 1A bis 1E gemäß einigen Ausführungsformen. 1E ist eine Top-Down-Ansicht der Halbleitervorrichtung 100 entlang Linien D - D der 1A bis 1D gemäß einigen Ausführungsformen. Die 1B bis 1E zeigen Darstellungen der Halbleitervorrichtung 100 mit weiteren Strukturen, die der Einfachheit halber in 1A nicht dargestellt sind. Die Erörterung von Elementen mit denselben Bezeichnungen gilt für jedes dieser Elemente, wenn nicht anders angegeben.
  • In den 1A bis 1E kann die Halbleitervorrichtung 100 Folgendes aufweisen: (I) ein Substrat 104; (II) Finnenstrukturen 106N und 106P, die auf dem Substrat 104 angeordnet sind; (III) dotierte STI-Strukturen 108, die auf dem Substrat 104 und benachbart zu den Finnenstrukturen 106N und 106P angeordnet sind; (IV) Source/Drainbereiche (S/D-Bereiche) 110N und 110P, die auf den Finnenstrukturen 106N bzw. 106P angeordnet sind; (V) Gatestrukturen 112; (VI) Gate-Abstandshalter 114; (VII) Isolationsstrukturen 116, die auf den dotierten STI-Strukturen 108 angeordnet sind; (VIII) Sperrschichten 118, die auf den Isolationsstrukturen 116 angeordnet sind; (IX) eine Ätzstoppschicht (ESL) 120; (X) eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 122; (XI) Stapel von nanostrukturierten Kanalbereichen 124, die auf der Finnenstruktur 106N angeordnet sind; (XII) Stapel von nanostrukturierten Kanalbereichen 126, die auf der Finnenstruktur 106P angeordnet sind; und (XIII) Innenabstandshalter 115. Der hier verwendete Begriff „nanostrukturiert“ definiert eine Struktur, eine Schicht und/oder einen Bereich, die eine horizontale Abmessung (z. B. entlang einer x- und/oder y-Achse) und/oder eine vertikale Abmessung (z. B. entlang einer z-Achse) haben, die kleiner als etwa 100 nm sind und zum Beispiel etwa 90 nm, etwa 50 nm oder etwa 10 nm betragen oder andere Werte haben, die kleiner als 100 nm sind. Bei einigen Ausführungsformen können die nanostrukturierten Kanalbereiche 124 und/oder 126 die Form von Nanolagen, Nanodrähten oder Nanostäben oder andere geeignete nanostrukturierte Formen haben.
  • Bei einigen Ausführungsformen kann das Substrat 104 ein Halbleitermaterial sein, wie etwa Silizium, Germanium (Ge), Siliziumgermanium (SiGe), eine Silizium-auf-Isolator-Struktur (SOI-Struktur) oder eine Kombination davon. Außerdem kann das Substrat 104 mit p-Dotanden (z. B. Bor, Indium, Aluminium oder Gallium) oder n-Dotanden (z. B. Phosphor oder Arsen) dotiert sein. Bei einigen Ausführungsformen können die Finnenstrukturen 106N und 106P ein ähnliches Material wie das Substrat 104 enthalten, und sie können sich entlang der x-Achse erstrecken.
  • Bei einigen Ausführungsformen kann jede der STI-Strukturen 108 Folgendes aufweisen: einen dotierten Belag 108A, der auf dem Substrat 104 und entlang Seitenwänden der Finnenstrukturen 106N und 106P angeordnet ist; einen Dotandenquellenbelag 108B, der auf dem dotierten Belag 108A angeordnet ist; und eine dotierte Füllschicht 108C, die auf dem Dotandenquellenbelag 108B angeordnet ist. Bei einigen Ausführungsformen können der dotierte Belag 108A und die dotierte Füllschicht 108C eine isolierende Oxidschicht mit Dotanden aufweisen, und der Dotandenquellenbelag 108B kann eine isolierende Verbindung aus dem Dotandenmaterial aufweisen. Bei einigen Ausführungsformen können der dotierte Belag 108A und die dotierte Füllschicht 108C dieselbe Art von Dotanden enthalten. Bei einigen Ausführungsformen kann die isolierende Oxidschicht eine Siliziumoxidschicht (SiO2) oder eine andere geeignete isolierende Oxidschicht sein. Bei einigen Ausführungsformen können der dotierte Belag 108A, der Dotandenquellenbelag 108B und die dotierte Füllschicht 108C jeweils ein Halbleiterelement enthalten, die einander ähnlich sind oder voneinander verschieden sind.
  • Bei einigen Ausführungsformen können der dotierte Belag 108A und die dotierte Füllschicht 108C jeweils eine isolierende Oxidschicht mit Stickstoff-Dotanden sein, und der Dotandenquellenbelag 108B kann eine Nitridschicht sein, wie etwa eine SiN-Schicht, eine SiON-Schicht oder eine andere geeignete Nitridschicht. Bei einigen Ausführungsformen können der dotierte Belag 108A, der Dotandenquellenbelag 108B und die dotierte Füllschicht 108C jeweils ein Konzentrationsprofil von Stickstoffatomen mit einer Peakkonzentration C2 entlang Linien E - E der 1A, 1D und 1E haben, wie in 1F gezeigt ist. Die Konzentration von Stickstoffatomen in der dotierten Füllschicht 108C kann höher als die in dem dotierten Belag 108A und dem Dotandenquellenbelag 108B sein, wie in Fig. 1F gezeigt ist.
  • Bei einigen Ausführungsformen können die Art und das Konzentrationsprofil von Dotanden in dem dotierten Belag 108A und der dotierten Füllschicht 108C (die z. B. in 1F gezeigt sind) und das Material des Dotandenquellenbelags 108B (z. B. SiN oder SiON) so gewählt werden, dass im Wesentlichen gleichgroße Ätzraten für den dotierten Belag 108A, den Dotandenquellenbelag 108B und die dotierte Füllschicht 108C erzielt werden oder eine Ätzratendifferenz von weniger als etwa 1 nm/s zwischen dem dotierten Belag 108A, dem Dotandenquellenbelag 108B und der dotierten Füllschicht 108C erzielt wird. Diese Ätzraten für den dotierten Belag 108A, den Dotandenquellenbelag 108B und die dotierte Füllschicht 108C können die Herstellung von dotierten STI-Strukturen 108 mit im Wesentlichen planaren Oberseitenprofilen erleichtern. Die im Wesentlichen planaren Oberseitenprofile der dotierten STI-Strukturen 108 können eine spätere Herstellung von Strukturen (z. B. von Mantelschichten 838, die in 8 gezeigt sind) auf den dotierten STI-Strukturen 108 mit verbesserten linearen Seitenwandprofilen erleichtern. Die später hergestellten Strukturen mit verbesserten linearen Seitenwandprofilen können Fertigungsfehler bei einer späteren Erzeugung von S/D-Bereichen 110N und 110P und Gatestrukturen 112, die später unter Bezugnahme auf die 8 bis 13 und 14A bis 19D beschrieben werden, verhindern oder reduzieren.
  • In 1F kann bei einigen Ausführungsformen die Peakkonzentration C2 von Stickstoffatomen gleich oder kleiner als etwa 5 Atom-% sein. Bei einigen Ausführungsformen kann die Konzentration von Stickstoffatomen in dem dotierten Belag 108A etwa 0,1 Atom-% bis etwa 4 Atom-% betragen. Bei einigen Ausführungsformen kann die Konzentration von Stickstoffatomen in der dotierten Füllschicht 108C etwa 1 Atom-% bis etwa 5 Atom-% betragen. Unterhalb dieser Konzentrationen von Stickstoffatomen in dem dotierten Belag 108A und der dotierten Füllschicht 108C können keine im Wesentlichen gleichgroßen Ätzraten für den dotierten Belag 108A und die dotierte Füllschicht 108C erzielt werden. Hingegen können bei höheren Konzentrationen von Stickstoffatomen als den vorgenannten Konzentrationen in dem dotierten Belag 108A, dem Dotandenquellenbelag 108B und der dotierten Füllschicht 108C die Stickstoffatome unbewegliche Ladungen in den dotierten Belag 108A eintragen, was einen Stromverlust in dem Substrat 104 bewirken kann.
  • Bei einigen Ausführungsformen kann der dotierte Belag 108A eine Dicke T1 von etwa 2 nm bis etwa 10 nm haben. Wenn die Dicke T1 kleiner als 2 nm ist, können die Stickstoffatome aus dem Dotandenquellenbelag 108B unbewegliche Ladungen in den dotierten Belag 108A eintragen, was einen Stromverlust in dem Substrat 104 bewirken kann. Außerdem können mit einer Dicke T1, die kleiner als 2 nm ist, die Finnenstrukturen 106N und 106P nicht ausreichend gegen thermische Beschädigung während späterer Temper- und/oder Abscheidungsprozesse geschützt werden. Wenn hingegen die Dicke T1 größer als 10 nm ist, steigt die Bearbeitungsdauer für den dotierten Belag 108A, und somit steigen die Herstellungskosten für die Vorrichtung. Bei einigen Ausführungsformen kann der Dotandenquellenbelag 108B eine Dicke T2 von etwa 1 nm bis etwa 6 nm haben. Wenn die Dicke T2 kleiner als 1 nm ist, kann der Dotandenquellenbelag 108B für den dotierten Belag 108A und die dotierte Füllschicht 108C keine Konzentrationen von Stickstoffatomen bereitstellen, die ausreichend sind, um im Wesentlichen gleichgroße Ätzraten für den dotierten Belag 108A und die dotierte Füllschicht 108C zu erzielen. Wenn hingegen die Dicke T2 größer als 6 nm ist, können Stickstoffatome aus dem Dotandenquellenbelag 108B unbewegliche Ladungen in den dotierten Belag 108A eintragen, was einen Stromverlust in dem Substrat 104 bewirken kann.
  • In den 1A bis 1C und 1E können bei einigen Ausführungsformen S/D-Bereiche 110N ein epitaxial aufgewachsen Halbleitermaterial, wie etwa Si, und n-Dotanden, wie etwa Phosphor und andere geeignete n-Dotanden, enthalten. Bei einigen Ausführungsformen können S/D-Bereiche 110P ein epitaxial aufgewachsen Halbleitermaterial, wie etwa Si und SiGe, und p-Dotanden, wie etwa Bor und andere geeignete p-Dotanden, enthalten.
  • In den 1B, 1D und 1E können bei einigen Ausführungsformen nanostrukturierte Kanalbereiche 124 und 126 Halbleitermaterialien enthalten, die denen des Substrats 104 ähnlich sind oder von diesen verschieden sind. Bei einigen Ausführungsformen können die nanostrukturierten Kanalbereiche 124 und 126 Folgendes enthalten: Si, SiAs, Siliziumphosphid (SiP), SiC, SiCP, SiGe, Silizium-Germanium-Bor (SiGeB), Germanium-Bor (GeB), Silizium-Germanium-Zinn-Bor (SiGeSnB), eine III-V-Halbleiterverbindung oder andere geeignete Halbleitermaterialien. Die nanostrukturierten Kanalbereiche 124 und 126 sind zwar mit rechteckigen Querschnitten dargestellt, aber sie können auch Querschnitte mit anderen geometrischen Formen (z. B. kreisförmigen, elliptischen, dreieckigen oder polygonalen Formen) haben.
  • In den 1A, 1B, 1D und 1E kann bei einigen Ausführungsformen jede der Gatestrukturen 112 eine Gatestruktur 112N, die nanostrukturierte Kanalbereiche 124 umschließt, und eine Gatestruktur 112P aufweisen, die nanostrukturierte Kanalbereiche 126 umschließt, weshalb die Gatestrukturen 112 als „Gate-all-around-Strukturen“ („GAA-Strukturen“) oder als „horizontale Gate-all-around-Strukturen“ („HGAA-Strukturen“) bezeichnet werden können. Die Teile der Gatestrukturen 112N und 112P, die die nanostrukturierten Kanalbereiche 124 und 126 umschließen, können durch Innenabstandshalter 115 gegen benachbarte S/D-Bereiche 110N und 110P elektrisch isoliert sein. Bei einigen Ausführungsformen kann die Halbleitervorrichtung 100 ein FinFET sein, und sie kann Finnenbereiche (nicht dargestellt) statt der nanostrukturierten Kanalbereiche 124 und 126 aufweisen.
  • Bei einigen Ausführungsformen können die Gatestrukturen 112N und 112P jeder Gatestruktur 112 Folgendes aufweisen: (I) Oxid-Grenzflächenschichten (IL-Schichten) 128N und 128P, die auf den nanostrukturierten Kanalbereichen 124 bzw. 126 angeordnet sind; (II) dielektrische High-k-Gateschichten (HK-Gateschichten) 130N und 130P, die auf den ILD-Schichten 128N bzw. 128P angeordnet sind; (III) Austrittsarbeitsmetallschichten (WFM-Schichten) 132N und 132P, die auf den dielektrischen HK-Gateschichten 130N bzw. 130P angeordnet sind; und (IV) Gatemetall-Füllschichten 134, die auf den WFM-Schichten 132N und 132P angeordnet sind. Bei einigen Ausführungsformen können die Gatestrukturen 112N und 112P jeder Gatestruktur 112 eine gemeinsame Gatemetall-Füllschicht 134 aufweisen. Bei einigen Ausführungsformen können die WFM-Schichten 132N und 132P voneinander verschiedene Materialien enthalten. Bei einigen Ausführungsformen können die IL-Schichten 128N und 128P und die dielektrischen HK-Gateschichten 130N und 130P Materialien enthalten, die ähnlich sind oder voneinander verschieden sind.
  • Bei einigen Ausführungsformen können die IL-Schichten 128N und 128P Siliziumoxid (SiO2), Siliziumgermaniumoxid (SiGeOx) oder Germaniumoxid (GeOx) enthalten, und sie können eine Dicke von etwa 0,5 nm bis etwa 2 nm haben. Bei einigen Ausführungsformen können die dielektrischen HK-Gateschichten 130N und 130P ein dielektrisches High-k-Material enthalten, wie etwa Hafniumoxid (HfO2), Titanoxid (TiO2), Hafnium-Zirconiumoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilicat (HfSiO4), Zirconiumoxid (ZrO2) und Zirconiumsilicat (ZrSiO2), und sie können eine Dicke von etwa 0,5 nm bis etwa 4 nm haben. Innerhalb dieser Dickenbereiche für die IL-Schichten 128N und 128P und die dielektrischen HK-Gateschichten 130N und 130P kann eine angemessene elektrische Trennung zwischen den Gatestrukturen 112N und den nanostrukturierten Kanalbereichen 124 und zwischen den Gatestrukturen 112P und den nanostrukturierten Kanalbereichen 126 bereitgestellt werden, ohne die Vorrichtungsgröße und die Herstellungskosten zu beeinträchtigen.
  • Bei einigen Ausführungsformen können die WFM-Schichten 132N Folgendes enthalten: Titan-Aluminium (TiAl), Titan-Aluminiumcarbid (TiAlC), Tantal-Aluminium (TaAl), Tantal-Aluminiumcarbid (TaAlC), Al-dotiertes Ti, Al-dotiertes TiN, Al-dotiertes Ta, Al-dotiertes TaN, andere geeignete Al-dotierte Materialien oder Kombinationen davon. Bei einigen Ausführungsformen können die WFM-Schichten 132P Folgendes enthalten: weitgehend Al-freie (z. B. ohne Al) Ti-basierte oder Ta-basierte Nitride oder Nitridlegierungen, wie etwa Titannidrid (TiN), Titan-Siliziumnitrid (TiSiN), eine Titan-Gold-Legierung (Ti-Au-Legierung), eine Titan-Kupfer-Legierung (Ti-Cu-Legierung), Tantalnitrid (TaN), Titan-Siliziumnitrid (TaSiN), eine Tantal-Gold-Legierung (Ta-Au-Legierung), eine Tantal-Kupfer-Legierung (Ta-Cu-Legierung) oder eine Kombination davon. Bei einigen Ausführungsformen können die Gatemetall-Füllschichten 134 ein geeignetes leitfähiges Material enthalten, wie etwa Wolfram (W), Ti, Silber (Ag), Ruthenium (Ru), Molybdän (Mo), Kupfer (Cu), Cobalt (Co), Al, Iridium (Ir), Nickel (Ni), Metalllegierungen oder eine Kombination davon.
  • Bei einigen Ausführungsformen können die Gate-Abstandshalter 114, die Innenabstandshalter 115, die ESL 120 und die ILD-Schicht 122 ein Isoliermaterial enthalten, wie etwa SiO2, SiN, Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN) und Siliziumgermaniumoxid.
  • Bei einigen Ausführungsformen können die Isolationsstrukturen 116 die S/D-Bereiche 110N und 110P gegeneinander elektrisch isolieren und die Gatestrukturen 112N und 112P gegeneinander elektrisch isolieren. Die Isolationsstrukturen 116 können außerdem ein Verschmelzen von epitaxial aufgewachsenen Halbleitermaterialien der S/D-Bereiche 110N und 110P während der Erzeugung der S/D-Bereiche 110N und 110P verhindern. Bei einigen Ausführungsformen können die Isolationsstrukturen 116 einen isolierenden Belag 116A und eine isolierende Füllschicht 116B aufweisen. Bei einigen Ausführungsformen können der isolierende Belag 116A und die isolierende Füllschicht 116B SiO2, SiN, Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN) oder Siliziumgermaniumoxid enthalten. Bei einigen Ausführungsformen können Seitenwände der Isolationsstrukturen 116 so hergestellt werden, dass sie im Wesentlichen zu Seitenwänden der dotierten Füllschicht 108C ausgerichtet werden, um eine Ätzung der dotierten Füllschicht 108C während der Erzeugung der S/D-Bereiche 110N und 110P zu verhindern oder zu minimieren, wie nachstehend näher dargelegt wird.
  • Bei einigen Ausführungsformen können Sperrschichten 118 eine Ätzung der Isolationsstrukturen 116 während der Erzeugung der S/D-Bereiche 110N und 110P verhindern, wie später näher dargelegt wird. Bei einigen Ausführungsformen können die Sperrschichten 118 Seltenerdmetalloxidschichten mit einem Seltenerdmetall sein, wie etwa Hafnium (Hf), Lanthan (La), Indium (In), Rhodium (Rh), Palladium (Pd), Cer (Ce), Praseodym (Pr), Neodym (Nd), Promethium (Pm), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb), Lutetium (Lu) oder einer Kombination davon. Eine Konzentration der Seltenerdmetallatome in der Seltenerdmetalloxidschicht kann etwa 1 × 1020 Atome/cm3 bis etwa 3 × 1022 Atome/cm3 betragen. Wenn die Konzentration niedriger als etwa 1 × 1020 Atome/cm3 ist, können die Sperrschichten 118 die Isolationsstrukturen 116 nicht ausreichend gegen eine Ätzung während der Erzeugung der S/D-Bereiche 110N und 110P schützen. Andererseits steigen die Herstellungskosten für die Vorrichtung, wenn die Konzentration höher als etwa 3 × 1022 Atome/cm3 ist.
  • 2A zeigt eine isometrische Darstellung einer Halbleitervorrichtung 200 mit einem NFET 102N und einem PFET 102P gemäß einigen Ausführungsformen. Die Erörterung der Halbleitervorrichtung 100 gilt auch für die Halbleitervorrichtung 200, mit Ausnahme von dotierten STI-Strukturen 208 der Halbleitervorrichtung 200. Bei einigen Ausführungsformen können Darstellungen der Halbleitervorrichtung 200 entlang Linien A' - A', B' - B', C' - C' und D' - D' denen der 1B bis 1E ähnlich sein, mit Ausnahme der dotierten STI-Strukturen 208. Bei einigen Ausführungsformen können die dotierten STI-Strukturen 208 eine zweischichtige Struktur mit einem Stickstoff-basierten Belag 208A und einer dotierten Füllschicht 208B statt der dreischichtigen Struktur der dotierten STI-Struktur 108 sein.
  • Bei einigen Ausführungsformen kann der Stickstoff-basierte Belag 208A eine isolierende Nitridschicht sein, und die dotierte Füllschicht 208B kann eine isolierende Oxidschicht mit Stickstoff-Dotanden sein. Bei einigen Ausführungsformen kann die isolierende Nitridschicht eine SiN-, SiON- oder andere geeignete isolierende Nitridschicht sein, und die isolierende Oxidschicht kann eine SiO2-Schicht oder eine andere geeignete isolierende Oxidschicht sein. Bei einigen Ausführungsformen können der Stickstoff-basierte Belag 208A und die dotierte Füllschicht 208B jeweils ein Halbleiterelement enthalten, die einander ähnlich sind oder voneinander verschieden sind.
  • Bei einigen Ausführungsformen können der Stickstoff-basierte Belag 208A und die dotierte Füllschicht 208B Konzentrationsprofile 208C oder 208D von Stickstoffatomen mit einer Peakkonzentration C6 entlang einer Linie E' - E' von 2A haben, wie in Fig. 2B gezeigt ist. Die Konzentration von Stickstoffatomen in der dotierten Füllschicht 208B (z. B. das Konzentrationsprofil 208C) kann im Wesentlichen gleich der Konzentration von Stickstoffatomen in dem Stickstoff-basierten Belag 208A sein, oder die Konzentration von Stickstoffatomen in der dotierten Füllschicht 208B (z. B. das Konzentrationsprofil 208D) kann größer als die Konzentration von Stickstoffatomen in dem Stickstoff-basierten Belag 208A sein. Bei einigen Ausführungsformen können die Art und das Konzentrationsprofil von Dotanden in der dotierten Füllschicht 208B (das z. B. in 2B gezeigt ist) und das Material des Stickstoff-basierten Belags 208A (z. B. SiN oder SiON) so gewählt werden, dass im Wesentlichen gleichgroße Ätzraten für den Stickstoff-basierten Belag 208A und die dotierte Füllschicht 208B erzielt werden oder eine Ätzratendifferenz von weniger als etwa 1 nm/s zwischen dem Stickstoff-basierten Belag 208A und der dotierten Füllschicht 208B erzielt wird. Diese Ätzraten für den dotierten Belag 208A und die dotierte Füllschicht 208B können die Herstellung von dotierten STI-Strukturen 208 mit im Wesentlichen planaren Oberseitenprofilen erleichtern. Ähnlich wie die dotierten STI-Strukturen 108 können die im Wesentlichen planaren Oberseitenprofile der dotierten STI-Strukturen 208 die spätere Herstellung von Strukturen (z. B. Mantelschichten 838, die in 8 gezeigt sind) auf den dotierten STI-Strukturen 208 mit verbesserten linearen Seitenwandprofilen erleichtern.
  • In 2B kann bei einigen Ausführungsformen die Peakkonzentration C6 von Stickstoffatomen gleich oder kleiner als etwa 5 Atom-% sein. Bei einigen Ausführungsformen kann die Konzentration von Stickstoffatomen in dem Stickstoff-basierten Belag 208A und der dotierten Füllschicht 208B etwa 1 Atom-% bis etwa 5 Atom-% betragen. Unterhalb dieser Konzentrationen von Stickstoffatomen in dem Stickstoff-basierten Belag 208A und der dotierten Füllschicht 208B können keine im Wesentlichen gleichgroßen Ätzraten für den Stickstoff-basierten Belag 208A und die dotierte Füllschicht 208B erzielt werden. Hingegen können bei höheren Konzentrationen von Stickstoffatomen als den vorgenannten Konzentrationen in dem Stickstoff-basierten Belag 208A und der dotierten Füllschicht 208B die Stickstoffatome unbewegliche Ladungen in den Stickstoff-basierten Belag 208A eintragen, was einen Stromverlust in dem Substrat 104 bewirken kann. Bei einigen Ausführungsformen können Seitenwände von Isolationsstrukturen 116 so hergestellt werden, dass sie im Wesentlichen zu Seitenwänden der dotierten Füllschicht 208B ausgerichtet werden (nicht dargestellt), um eine Ätzung der dotierten Füllschicht 208B während der Erzeugung der S/D-Bereiche 110N und 110P zu verhindern oder zu minimieren.
  • In 2A kann bei einigen Ausführungsformen der Stickstoff-basierte Belag 208A eine Dicke T3 von etwa 2 nm bis etwa 10 nm haben. Wenn die Dicke T3 kleiner als 2 nm ist, kann der Stickstoff-basierte Belag 208A die Finnenstrukturen 106N und 106P nicht ausreichend gegen thermische Beschädigung während späterer Temper- und/oder Abscheidungsprozesse schützen. Außerdem kann mit einer Dicke T3 von weniger als 2 nm keine ausreichende Konzentration von Dotanden für die dotierte Füllschicht 208B bereitgestellt werden. Wenn hingegen die Dicke T3 größer als 10 nm ist, können Stickstoffatome unbewegliche Ladungen in den Stickstoff-basierten Belag 208A eintragen, wodurch ein Stromverlust in dem Substrat 104 bewirkt werden kann.
  • 3 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 300 zum Herstellen der Halbleitervorrichtungen 100 und 200 gemäß einigen Ausführungsformen. Zur Erläuterung werden die in 3 angegebenen Operationen anhand des beispielhaften Verfahrens zum Herstellen der Halbleitervorrichtungen 100 und 200 beschrieben, die in den 4, 5A - 5G, 6A - 6D, 7A - 7E, 8 - 13 und 14A - 19D gezeigt sind. Die 4, 5A, 5B, 5E, 6A bis 6D und 8 bis 13 sind isometrische Darstellungen von Halbleitervorrichtungen 100 auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Die 7A, 7B und 7E sind isometrische Darstellungen von Halbleitervorrichtungen 200 auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Die 14A bis 19A sind Schnittansichten von Halbleitervorrichtungen 100 entlang Linien A - A der 1A und 1C bis 1E auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Die 14B bis 19B sind Schnittansichten von Halbleitervorrichtungen 100 entlang Linien B - B der 1A, 1B und 1E auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Die 14C bis 19C sind Schnittansichten von Halbleitervorrichtungen 100 entlang Linien C - C der 1A, 1B und 1E auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Die 14D bis 19D sind Top-Down-Ansichten von Halbleitervorrichtungen 100 entlang Linien D - D der 1A bis 1D auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. In Abhängigkeit von speziellen Anwendungen können Operationen in einer anderen Reihenfolge oder gar nicht ausgeführt werden. Es ist zu beachten, dass mit dem Verfahren 300 möglicherweise keine Halbleitervorrichtung 100 oder 200 hergestellt werden kann. Es versteht sich daher, dass weitere Prozesse vor, während und nach dem Verfahren 300 vorgesehen werden können und dass einige andere Prozesse hier möglicherweise nur kurz beschrieben werden. Elemente in den 4, 5A - 5G, 6A - 6D, 7A - 7E, 8-13 und 14A - 19D mit denselben Bezeichnungen wie Elemente in den 1A bis 1F sind vorstehend beschrieben worden.
  • In 3 werden in einer Operation 305 Superlattice-Strukturen auf Finnenstrukturen auf einem Substrat hergestellt. Wie in 4 gezeigt ist, werden zum Beispiel Superlattice-Strukturen 423 und 425 auf den Finnenstrukturen 106N bzw. 106P hergestellt. Bei einigen Ausführungsformen kann eine Superlattice-Struktur 423 epitaxial aufgewachsene nanostrukturierte Schichten .124 und 424 enthalten, die in einer Wechselkonfiguration angeordnet sind, und eine Superlattice-Struktur 425 kann epitaxial aufgewachsene nanostrukturierte Schichten 126 und 426 enthalten, die in einer Wechselkonfiguration angeordnet sind. Bei einigen Ausführungsformen können die nanostrukturierten Schichten 124 und 126 Si ohne einen erheblichen Anteil von Ge (z. B. ohne Ge) enthalten, und die nanostrukturierten Schichten 424 und 426 können SiGe enthalten. Die nanostrukturierten Schichten 424 und 426 werden auch als Opferschichten 424 und 426 bezeichnet. Während der späteren Bearbeitung können die Opferschichten 424 und 426 in einem Gate-Ersetzungsprozess ersetzt werden, um Teile der Gatestrukturen 112N bzw. 112P herzustellen.
  • Bei einigen Ausführungsformen kann ein Stapel von Maskierungsschichten 436A bis 436D auf jeder der Superlattice-Strukturen 423 und 425 hergestellt werden. Bei einigen Ausführungsformen kann die Maskierungsschicht 436A ein Material enthalten, das dem der nanostrukturierten Schicht 424 ähnlich ist; die Maskierungsschicht 436B kann ein Material enthalten, das dem der nanostrukturierten Schicht 124 ähnlich ist; die Maskierungsschicht 436C kann eine Oxidschicht sein; und die Maskierungsschicht 436D kann eine Nitridschicht sein.
  • In 3 werden in einer Operation 310 dotierte STI-Strukturen auf dem Substrat und benachbart zu den Finnenstrukturen hergestellt. Zum Beispiel können dotierte STI-Strukturen 108 auf dem Substrat 104 und benachbart zu den Finnenstrukturen 106N und 106P hergestellt werden, wie unter Bezugnahme auf die 5A bis 5G oder die 6A bis 6E dargelegt wird.
  • In den 5A bis 5G kann bei einigen Ausführungsformen die Herstellung der dotierten STI-Strukturen 108 die folgenden sequentiellen Operationen umfassen: (I) Abscheiden eines undotierten Belags 508A auf der Struktur von 4, wie in 5A gezeigt ist; (II) Abscheiden eines Dotandenquellenbelags 508B auf dem undotierten Belag 508A, wie in 5A gezeigt ist; (III) Abscheiden einer undotierten Füllschicht 508C auf dem Dotandenquellenbelag 508B, wie in 5A gezeigt ist; (IV) Durchführen eines Temperprozesses an der Struktur von 5A, um einen dotierten Belag 108A, einen Dotandenquellenbelag 108B und eine dotierte Füllschicht 108C herzustellen, wie in 5B gezeigt ist; und (V) Durchführen eines Ätzprozesses an dem dotierten Belag 108A, dem Dotandenquellenbelag 108B und der dotierten Füllschicht 108C, um dotierte STI-Strukturen 108 herzustellen, wie in 5E gezeigt ist.
  • Bei einigen Ausführungsformen kann das Abscheiden des undotierten Belags 508A ein Abscheiden einer undotierten Oxidschicht (z. B. einer undotierten SiO2-Schicht) mit einer Dicke von etwa 2 nm bis etwa 10 n in einem ALD-Prozess (ALD: Atomlagenabscheidung) oder einem nicht-fließfähigen CVD-Prozess (CVD: chemische Gasphasenabscheidung) bei einer Temperatur von etwa 25 °C bis etwa 1000 °C, einem Druck von etwa 1 Torr bis etwa 15 Torr und einer HF-Leistung (HF: Hochfrequenz) von etwa 10 W bis etwa 500 W umfassen. Bei einigen Ausführungsformen kann das Abscheiden des Dotandenquellenbelags 508B ein Abscheiden einer Nitridschicht (z. B. einer SiON- oder SiN-Schicht) mit einer Dicke von etwa 1 nm bis etwa 6 nm in einem ALD-Prozess oder einem nicht-fließfähigen CVD-Prozess bei einer Temperatur von etwa 400 °C bis etwa 700 °C, einem Druck von etwa 1 Torr bis etwa 15 Torr und einer HF-Leistung von etwa 10 W bis etwa 200 W umfassen. Bei einigen Ausführungsformen kann das Abscheiden der undotierten Füllschicht 508C ein Abscheiden einer undotierten fließfähigen Oxidschicht (z. B. einer undotierten fließfähigen SiO2-Schicht) in einem fließfähigen CVD-Prozess bei einer Temperatur von etwa 25 °C bis etwa 200 °C und einem Druck von etwa 1 Torr bis etwa 15 Torr umfassen.
  • Bei einigen Ausführungsformen kann das Durchführen des Temperprozesses ein Durchführen eines Nasstemperprozesses an der Struktur von 5A in einer Umgebung mit Dampf, Sauerstoff und Stickstoff bei einer Temperatur von etwa 200 C bis etwa 600 °C, einem Druck von etwa 1 Torr bis etwa 760 Torr und für eine Dauer von etwa 0,5 min bis etwa 300 min umfassen. Bei einigen Ausführungsformen kann das Durchführen des Temperprozesses ein Durchführen eines Trockentemperprozesses an der Struktur von 5A in einer Umgebung mit Stickstoff bei einer Temperatur von etwa 500 C bis etwa 700 °C, einem Druck von etwa 1 Torr bis etwa 760 Torr und für eine Dauer von etwa 0,5 min bis etwa 120 min umfassen. Bei einigen Ausführungsformen kann das Durchführen des Ätzprozesses ein Durchführen eines Trockenätzprozesses in einem Ätzgasgemisch aus Fluorwasserstoff (HF), Ammoniak (NH3), Stickstofftrifluorid (NF3) und Wasserstoff bei einer Temperatur von etwa 25 °C bis etwa 200 °C und einer HF-Leistung von etwa 10 W bis etwa 100 W umfassen.
  • Bei einigen Ausführungsformen können der undotierte Belag 508A, der Dotandenquellenbelag 508B und die undotierte Füllschicht 508C vor dem Temperprozess ein Konzentrationsprofil von Stickstoffatomen mit einer Stickstoff-Peakkonzentration C1 von etwa 5 Atom-% bis etwa 20 Atom-% entlang einer Linie F - F von 5A haben, wie in 5C gezeigt ist. Bei einigen Ausführungsformen können der dotierte Belag 108A, der Dotandenquellenbelag 108B und die dotierte Füllschicht 108C nach dem Temperprozess ein Konzentrationsprofil von Stickstoffatomen mit einer Stickstoff-Peakkonzentration C2 von etwa 5 Atom-% oder weniger als 5 Atom-% entlang einer Linie F - F von 5B haben, wie in 5D gezeigt ist. Die Erörterung von 1F gilt auch für 5D, wenn nicht anders angegeben.
  • Wie die Stickstoff-Konzentrationsprofile in den 5C und 5D zeigen, diffundieren während des Temperprozesses Stickstoffatome aus dem Dotandenquellenbelag 508B in den undotierten Belag 508A und die undotierte Füllschicht 508C ein und wandeln sie in den dotierten Belag 108A, den Dotandenquellenbelag 108B bzw. die dotierte Füllschicht 108C um. Der Temperprozess kann als ein Dotierungsprozess bezeichnet werden. Während des Temperprozesses wird die Konzentration von Stickstoffatomen von etwa 0 Atom-% in dem undotierten Belag 508A und der undotierten Füllschicht 508C auf etwa 5 Atom% oder weniger als etwa 5 Atom-% erhöht, um den dotierten Belag 108A und die dotierte Füllschicht 108C herzustellen. Hingegen wird die Konzentration von Stickstoffatomen in dem Dotandenquellenbelag 508B gesenkt, um einen Dotandenquellenbelag 108B mit einer Konzentration von Stickstoffatomen von weniger als etwa 5 Atom-% herzustellen. Bei einigen Ausführungsformen ist die Peakkonzentration von Stickstoffatomen in der dotierten Füllschicht 108C höher als die Peakkonzentrationen von Stickstoffatomen in dem dotierten Belag 108A und/oder dem Dotandenquellenbelag 108B, wie in 5D gezeigt ist.
  • Eine Dichte des undotierten Belags 508A ist höher als die der undotierten Füllschicht 508C, die eine fließfähige Oxidschicht aufweist. Dadurch ist die Ätzrate der undotierten Füllschicht 508C höher als die des undotierten Belags 508A. Durch das Dotieren der undotierten Füllschicht 508C mit Stickstoffatomen kann die fließfähige Oxidschicht der undotierten Füllschicht 508C verdichtet werden. Durch die Verdichtung der fließfähigen Oxidschicht entsteht eine nicht-fließfähige Oxidschicht in der dotierten Füllschicht 108C mit einer Ätzrate, die niedriger als die Ätzrate der undotierten Füllschicht 508C ist. Durch den Temperprozess können die ungleichen Ätzraten des undotierten Belags 508A, des Dotandenquellenbelags 508B und der undotierten Füllschicht 508C so modifiziert werden, dass im Wesentlichen gleichgroße Ätzraten des dotierten Belags 108A, des Dotandenquellenbelags 108B und der dotierten Füllschicht 108C entstehen. Bei einigen Ausführungsformen kann durch den Temperprozess die Ätzratendifferenz zwischen dem undotierten Belag 508A, dem Dotandenquellenbelag 508B und der undotierten Füllschicht 508C auf weniger als etwa 1 nm/s in dem dotierten Belag 108A, dem Dotandenquellenbelag 108B und der dotierten Füllschicht 108C reduziert werden. Durch die im Wesentlichen gleichgroßen Ätzraten und/oder die niedrige Ätzratendifferenz zwischen dem dotierten Belag 108A, dem Dotandenquellenbelag 108B und der dotierten Füllschicht 108C können dotierte STI-Strukturen 108 mit im Wesentlichen planaren Oberseitenprofilen hergestellt werden, wie in 5F gezeigt ist, die eine vergrößerte Schnittansicht eines Bereichs 501 von 5E ist. Bei einigen Ausführungsformen können die dotierten STI-Strukturen 108 mit Oberseitenprofilen mit einer Höhendifferenz H1 von weniger als etwa 2 nm zwischen einem Oberseitenrand und einer Oberseitenmitte entlang einer Symmetrieachse G hergestellt werden, wie in 5G gezeigt ist, die eine weitere vergrößerte Schnittansicht des Bereichs 501 von 5E ist. Die Oberseitenprofile der dotierten STI-Strukturen 108 in den 5F und 5G können eine spätere Herstellung von Strukturen (z. B. der in 8 gezeigten Mantelschichten 838 und/oder der in 9 gezeigten Isolationsstrukturen 116) auf den dotierten STI-Strukturen 108 mit verbesserten linearen Seitenwandprofilen erleichtern.
  • Ohne den Dotierungsprozess könnten STI-Strukturen Oberseitenprofile mit erhabenen Oberseitenrändern 108s und einer Höhendifferenz von mehr als etwa 2 nm zwischen den Oberseitenrändern 108s und der Oberseitenmitte entlang der Symmetrieachse G haben, wie in den 5F und 5G gezeigt ist. Diese Oberseitenränder 108s können Seitenwandprofile der Mantelschichten 838 und der Isolationsstrukturen 116 bilden, die weniger linear sind, was dazu führt, dass ein Mantelschichtrest 838r (der in den 14B und 14D gezeigt ist) in S/D-Öffnungen 1410N und 1410P zurückbleibt. Dieser Mantelschichtrest 838r kann zu Fertigungsfehlern bei der Herstellung der S/D-Bereiche 110N und 110P, der Innenabstandshalter 115 und/oder der Gatestrukturen 112 führen, wie später dargelegt wird.
  • Mit der Stickstoff-Peakkonzentration C1 von etwa 5 Atom-% bis etwa 20 Atom-% können der dotierte Belag 108A und die dotierte Füllschicht 108C adäquat hergestellt werden, ohne dass unbewegliche Ladungen in den dotierten Belag 108A eingetragen werden. Wenn die Stickstoff-Peakkonzentration C1 niedriger als etwa 5 Atom-% ist, kann der Dotandenquellenbelag 508B keine ausreichenden Konzentrationen von Stickstoffatomen bereitstellen, um den dotierten Belag 108A und die dotierte Füllschicht 108C mit ausreichend gleichgroßen Ätzraten herzustellen. Wenn hingegen die Stickstoff-Peakkonzentration C1 höher als etwa 20 Atom-% ist, können die Stickstoffatome unbewegliche Ladungen in den dotierten Belag 108A eintragen, was einen Stromverlust in dem Substrat 104 bewirken kann.
  • In den 6A bis 6E kann bei einigen Ausführungsformen die Herstellung der dotierten STI-Strukturen 108 die folgenden sequentiellen Operationen umfassen: (I) Abscheiden eines undotierten Belags 608A auf der Struktur von 4, wie in 6A gezeigt ist; (II) Durchführen eines Nitrierungsprozesses an der Struktur von 6A mit Ammoniak- oder Stickstoffgas 640, um einen oberen Teil des undotierten Belags 608A in einen Dotandenquellenbelag 608B umzuwandeln, wie in 6B gezeigt ist; (III) Abscheiden einer undotierten Füllschicht 608C auf dem Dotandenquellenbelag 608B, wie in 6C gezeigt ist; (IV) Durchführen eines Temperprozesses an der Struktur von 6C, um einen dotierten Belag 108A, einen Dotandenquellenbelag 108B und eine dotierte Füllschicht 108C herzustellen, wie in 6D gezeigt ist; und (V) Durchführen eines Ätzprozesses an dem dotierten Belag 108A, dem Dotandenquellenbelag 108B und der dotierten Füllschicht 108C, um dotierte STI-Strukturen 108 herzustellen, wie in 5E gezeigt ist. Bei einigen Ausführungsformen können auch die Maskierungsschichten 436C und 436D während des Ätzprozesses geätzt werden. Die Erörterung des undotierten Belags 508A, des Dotandenquellenbelags 508B und der undotierten Füllschicht 508C gilt auch für den undotierten Belag 608A, den Dotandenquellenbelag 608B und die undotierte Füllschicht 608C.
  • Die Abscheidungsprozesse für den undotierten Belag 608A und die undotierte Füllschicht 608C können denen für den undotierten Belag 508A und die undotierte Füllschicht 508C ähnlich sein. Bei einigen Ausführungsformen kann das Durchführen des Nitrierungsprozesses ein Durchführen eines thermischen Nitrierungsprozesses an der Struktur von 6A in einer Umgebung mit Ammoniak- oder Stickstoffgas 640 bei einer Temperatur von etwa 700 °C bis etwa 1000 °C, einem Druck von etwa 1 Torr bis etwa 760 Torr und für eine Dauer von etwa 0,5 min bis etwa 60 min umfassen. Bei einigen Ausführungsformen kann das Durchführen des Nitrierungsprozesses ein Durchführen eines Plasma-Nitrierungsprozesses an der Struktur von 6A in einer Umgebung mit Ammoniak- oder Stickstoffgas 640 bei einer Temperatur von etwa 250 °C bis etwa 1000 °C, einem Druck von etwa 1 Torr bis etwa 760 Torr, einer HF-Leistung von etwa 10 W bis etwa 15.000 W und für eine Dauer von etwa 0,5 min bis etwa 60 min umfassen. Der Temperprozess, der an der Struktur von 6C durchgeführt wird, kann dem Temperprozess ähnlich sein, der an der Struktur von 5A durchgeführt wird.
  • Bei einigen Ausführungsformen können der undotierte Belag 608A, der Dotandenquellenbelag 608B und die undotierte Füllschicht 608C vor dem Temperprozess ein Konzentrationsprofil von Stickstoffatomen mit einer Stickstoff-Peakkonzentration C3 von etwa 5 Atom-% bis etwa 20 Atom-% entlang einer Linie J - J von 6C haben, wie in 6E gezeigt ist. Bei einigen Ausführungsformen können der dotierte Belag 108A, der Dotandenquellenbelag 108B und die dotierte Füllschicht 108C nach dem Temperprozess ein Konzentrationsprofil von Stickstoffatomen entlang einer Linie J - J von 6D haben, das dem ähnlich ist, das in 5D gezeigt ist.
  • Bei einigen Ausführungsformen können statt der dotierten STI-Strukturen 108 dotierte STI-Strukturen 208 auf dem Substrat 104 und benachbart zu den Finnenstrukturen 106N und 106P hergestellt werden, wie unter Bezugnahme auf die 7A bis 7E dargelegt wird. Bei einigen Ausführungsformen kann die Herstellung der dotierten STI-Strukturen 208 die folgenden sequentiellen Operationen umfassen: (I) Abscheiden eines Stickstoff-basierten Belags 708A auf der Struktur von 4, wie in 7A gezeigt ist; (II) Abscheiden einer undotierten Füllschicht 708B auf dem Stickstoff-basierten Belag 708A, wie in 7A gezeigt ist; (III) Durchführen eines Temperprozesses an der Struktur von 7A, um einen Stickstoff-basierten Belag 208A und eine dotierte Füllschicht 208B herzustellen, wie in 7B gezeigt ist; und (IV) Durchführen eines Ätzprozesses an dem Stickstoff-basierten Belag 208A und der dotierten Füllschicht 208B, um dotierte STI-Strukturen 208 herzustellen, wie in 7E gezeigt ist.
  • Bei einigen Ausführungsformen kann das Abscheiden des Stickstoff-basierten Belags 708A ein Abscheiden einer Nitridschicht (z. B. einer SiON- oder SiN-Schicht) in einem ALD-Prozess oder einem nicht-fließfähigen CVD-Prozess mit einem Si-Vorläufer (z. B. Dichlorsilan oder Hexachlordisilan), einem Sauerstoff-Vorläufer und einem Stickstoff-Vorläufer (z. B. NH3 oder N2) bei einer Temperatur von etwa 400 °C bis etwa 700 °C und einer HF-Leistung von etwa 10 W bis etwa 100 W umfassen. Bei einigen Ausführungsformen kann das Abscheiden der undotierten Füllschicht 708B ein Abscheiden einer undotierten fließfähigen Oxidschicht (z. B. einer undotierten fließfähigen SiO2-Schicht) in einem fließfähigen CVD-Prozess bei einer Temperatur von etwa 25 °C bis etwa 200 °C und einem Druck von etwa 1 Torr bis etwa 15 Torr umfassen. Der Temperprozess, der an der Struktur von 6C durchgeführt wird, kann dem Temperprozess ähnlich sein, der an der Struktur von 5A durchgeführt wird. Der Ätzprozess, der an der Struktur von 7B durchgeführt wird, kann dem Ätzprozess ähnlich sein, der an der Struktur von 5B durchgeführt wird.
  • Bei einigen Ausführungsformen können der Stickstoff-basierte Belag 708A und die undotierte Füllschicht 708B vor dem Temperprozess Stickstoffatom-Konzentrationsprofile 708C oder 708D mit einer Stickstoff-Peakkonzentration C3 von etwa 5 Atom-% bis etwa 20 Atom-% entlang einer Linie K - K von 7A haben, wie in 7C gezeigt ist. Bei einigen Ausführungsformen können der Stickstoff-basierte Belag 208A und die dotierte Füllschicht 208B nach dem Temperprozess Stickstoffatom-Konzentrationsprofile mit einer Stickstoff-Peakkonzentration C4 von etwa 5 Atom-% oder weniger als 5 Atom-% entlang einer Linie K - K von 7B haben, wie in 7D gezeigt ist. Die Erörterung von 2B gilt auch für 7D, wenn nicht anders angegeben.
  • Wie die Stickstoff-Konzentrationsprofile in den 7C und 7D zeigen, diffundieren während des Temperprozesses Stickstoffatome aus dem Stickstoff-basierten Belag 708A in die undotierte Füllschicht 708B ein und wandeln sie in den Stickstoff-basierten Belag 208A bzw. die dotierte Füllschicht 208B um. Der Temperprozess kann als ein Dotierungsprozess bezeichnet werden. Während des Temperprozesses wird die Konzentration von Stickstoffatomen von etwa 0 Atom-% in der undotierten Füllschicht 708B auf etwa 5 Atom% oder weniger als etwa 5 Atom-% erhöht, um die dotierte Füllschicht 208B herzustellen. Hingegen wird die Konzentration von Stickstoffatomen in dem Stickstoff-basierten Belag 708A gesenkt, um den Stickstoff-basierten Belag 208A mit einer Konzentration von Stickstoffatomen von weniger als etwa 5 Atom-% herzustellen.
  • Eine Dichte des Stickstoff-basierten Belags 708A ist höher als die der undotierten Füllschicht 708B, die eine fließfähige Oxidschicht aufweist. Dadurch ist die Ätzrate der undotierten Füllschicht 708B höher als die des Stickstoff-basierten Belags 708A. Durch das Dotieren der undotierten Füllschicht 708B mit Stickstoffatomen kann die fließfähige Oxidschicht der undotierten Füllschicht 708B verdichtet werden. Durch die Verdichtung der fließfähigen Oxidschicht entsteht eine nicht-fließfähige Oxidschicht in der dotierten Füllschicht 208B mit einer Ätzrate, die niedriger als die Ätzrate der undotierten Füllschicht 708B ist. Durch den Temperprozess können die ungleichen Ätzraten des Stickstoff-basierten Belags 708A und der undotierten Füllschicht 708B so modifiziert werden, dass im Wesentlichen gleichgroße Ätzraten des Stickstoff-basierten Belags 208A und der dotierten Füllschicht 208B entstehen. Bei einigen Ausführungsformen kann durch den Temperprozess die Ätzratendifferenz zwischen dem Stickstoff-basierten Belag 708A und der undotierten Füllschicht 708B auf weniger als etwa 1 nm/s in dem Stickstoff-basierten Belag 708A und der dotierten Füllschicht 208B reduziert werden. Durch die im Wesentlichen gleichgroßen Ätzraten und/oder die niedrige Ätzratendifferenz zwischen dem Stickstoff-basierten Belag 708A und der dotierten Füllschicht 208B können dotierte STI-Strukturen 208 mit im Wesentlichen planaren Oberseitenprofilen hergestellt werden.
  • In 3 werden in einer Operation 315 Mantelschichten so hergestellt, dass sie die Superlattice-Strukturen umschließen. Zum Beispiel werden Mantelschichten 838 so hergestellt, dass sie die Superlattice-Strukturen 423 und 425 umschließen, wie in 8 gezeigt ist. Die Herstellung der Mantelschichten 838 kann Folgendes umfassen: (I) Abscheiden einer Schicht aus einem Material (z. B. SiGe), das dem der nanostrukturierten Schichten 424 ähnlich ist, in einem CVD-Prozess mit Vorläufern, wie etwa Monogerman (GeH4) und Disilan (Si2H6), auf der Struktur von 5E; und (II) Durchführen eines Ätzprozesses an der abgeschiedenen Materialschicht, um die Struktur von 8 herzustellen.
  • Die im Wesentlichen planaren Oberseitenprofile der dotierten STI-Strukturen 108 bilden Mantelschichten 838 mit im Wesentlichen linearen Seitenwandprofilen, wie in 8 gezeigt ist. Wenn hingegen keine STI-Strukturen 108 verwendet werden, hätten die STI-Strukturen erhabene Oberseitenränder 108s, wie vorstehend dargelegt worden ist, und die Mantelschichten könnten nichtlineare Seitenwandprofile haben, wie etwa das in 8 gezeigte Seitenwandprofil 838s. Diese nichtlinearen Seitenwandprofile 838s können dazu führen, dass in den S/D-Öffnungen 1410N und 1410P ein Mantelschichtrest 838r (der in den 14B und 14D gezeigt ist) zurückbleibt, der dann zu Fertigungsfehlern bei der Herstellung der S/D-Bereiche 110N und 110P, der Innenabstandshalter 115 und/oder der Gatestrukturen 112 führen kann, wie später dargelegt wird.
  • In 3 werden in einer Operation 320 Isolationsstrukturen auf den dotierten STI-Strukturen hergestellt. Wie in 9 gezeigt ist, werden zum Beispiel Isolationsstrukturen 116 auf den dotierten STI-Strukturen 108 hergestellt. Die Herstellung der Isolationsstruktur 116 kann die folgenden sequentiellen Operationen umfassen: (I) Abscheiden eines isolierenden Belags 116A auf der Struktur von 8; (II) Abscheiden einer isolierenden Füllschicht 116B auf dem isolierenden Belag 116A; und (III) Durchführen eines CMP-Prozesses (CMP: chemischmechanische Polierung) an dem isolierenden Belag 116A, der isolierenden Füllschicht 116B und den Mantelschichten 838, um Oberseiten des isolierenden Belags 116A, der isolierenden Füllschicht 116B und der Mantelschichten 838 im Wesentlichen miteinander zu koplanarisieren, wie in 9 gezeigt ist.
  • In 3 werden in einer Operation 325 Sperrschichten auf den Isolationsstrukturen hergestellt. Wie zum Beispiel unter Bezugnahme auf die 10 und 11 dargelegt wird, werden Sperrschichten 118 auf den Isolationsstrukturen 116 hergestellt. Die Herstellung der Sperrschichten 118 kann die folgenden sequentiellen Operationen umfassen: (I) Durchführen eines Ätzprozesses an den Isolationsstrukturen 116, um die Struktur von 10 herzustellen; (II) Abscheiden einer Seltenerdmetalloxidschicht (nicht dargestellt) auf der Struktur von 10; und (III) Durchführen eines CMP-Prozesses an der Seltenerdmetalloxidschicht, um Oberseiten der Sperrschichten 118 und der Mantelschichten 838 im Wesentlichen miteinander zu koplanarisieren, wie in 11 gezeigt ist.
  • In 3 werden in einer Operation 330 Polysiliziumstrukturen auf den Sperrschichten, den Mantelschichten und den Superlattice-Strukturen hergestellt. Wie zum Beispiel unter Bezugnahme auf die 12 und 13 dargelegt wird, werden Polysiliziumstrukturen 1312 auf den Sperrschichten 118, den Mantelschichten 838 und den Superlattice-Strukturen 423 und 425 hergestellt. Die Herstellung der Polysiliziumstrukturen 1312 kann die folgenden sequentiellen Operationen umfassen: (I) Durchführen eines Ätzprozesses an der Struktur von 10, um die Maskierungsschichten 436A und 436B zu entfernen, wie in 12 gezeigt ist; (II) Abscheiden einer Polysiliziumschicht (nicht dargestellt) auf der Struktur von 12; und (III) Durchführen eines Strukturierungsprozesses (z. B. eines Lithografieprozesses) an der Polysiliziumschicht, um die Polysiliziumstrukturen 1312 herzustellen, wie in 13 gezeigt ist. Bei einigen Ausführungsformen können Hartmaskenschichten 1336A und 1336B während der Herstellung der Polysiliziumstrukturen 1312 hergestellt werden. Bei einigen Ausführungsformen können nach der Herstellung der Polysiliziumstrukturen 1312 Gate-Abstandshalter 114 hergestellt werden, wie in 14A gezeigt ist.
  • In 3 werden in einer Operation 335 S/D-Bereiche auf den Finnenstrukturen erzeugt. Wie zum Beispiel unter Bezugnahme auf die 14A bis 16D dargelegt wird, werden S/D-Bereiche 110N und 110P auf den Finnenstrukturen 106N bzw. 106P erzeugt. Die Erzeugung der S/D-Bereiche 110N und 110P kann die folgenden sequentiellen Operationen umfassen: (I) Erzeugen von S/D-Öffnungen 1410N und 1410P, wie in den 14A, 14B und 14D (jedoch nicht in der Schnittansicht von 14C) gezeigt ist; und (II) epitaxiales Aufwachsen von Halbleitermaterialien in den S/D-Öffnungen 1410N und 1410P, wie in den 16A, 16B und 16D gezeigt ist. Die Erzeugung der S/D-Öffnungen 1410N und 1410P kann ein Ätzen von Teilen der Superlattice-Strukturen 423 und 425 und der Mantelschichten 838 umfassen, die nicht von den Gate-Abstandshaltern 114 und den Polysiliziumstrukturen 1312 bedeckt sind. Bereiche 1401, die in 14D gezeigt sind, können von den Gate-Abstandshaltern 114 und den Polysiliziumstrukturen 1312 bedeckt sein.
  • Bei einigen Ausführungsformen, die in den 15A bis 15D gezeigt sind, können Innenabstandshalter 115 zwischen den Operationen (I) und (II) des Erzeugungsprozesses für die S/D-Bereiche 110N und 110P hergestellt werden.
  • Die 14B und 14D zeigen Mantelschichtreste 838r, die nach der Erzeugung der S/D-Öffnungen 1410N und 1410P aufgrund der nichtlinearen Seitenwandprofile 838s von Mantelschichten zurückbleiben können, die auf undotierten STI-Strukturen mit erhabenen Oberseitenrändern 108s entstehen (wie vorstehend dargelegt worden ist), für den Fall, dass die dotierten STI-Strukturen 108 nicht verwendet werden. Die vorhandenen Mantelschichtreste 838r können zu Fertigungsfehlern führen, wie etwa zu Spalten zwischen den isolierenden Belägen 116A und den Innenabstandshaltern 115, zwischen den isolierenden Belägen 116A und den S/D-Bereichen 110N und/oder zwischen den isolierenden Belägen 116A und den S/D-Bereichen 110P. Diese Spalte können dann zu weiteren Fertigungsfehlern bei der Herstellung der Gatestrukturen 112 in einer Operation 345 führen. Zum Beispiel kann eine Gatemetall-Füllschicht 134 in diesen Spalten abgeschieden werden und einen elektrischen Kurzschluss zwischen den S/D-Bereichen 110N und 110P und den Gatestrukturen 112 verursachen.
  • Bei einigen Ausführungsformen können nach der Erzeugung der S/D-Bereiche 110N und 110P ESLs 120 und ILD-Schichten 122 hergestellt werden, wie in den 17A bis 17D gezeigt ist. Bereiche 1701, die in 17D gezeigt sind, können von den ESLs 120 und den ILD-Schichten 122 bedeckt sein.
  • In 3 werden in einer Operation 340 Gate-Öffnungen erzeugt. Wie zum Beispiel in den 18A, 18C und 18D (nicht jedoch in der Schnittansicht von 18B) gezeigt ist, werden Gate-Öffnungen 1812 um die nanostrukturierten Kanalbereiche 124 und 126 erzeugt. Die Erzeugung der Gate-Öffnungen 1812 kann ein Ätzen der Polysiliziumstrukturen 1312, der nanostrukturierten Schichten 424 und 426 und von Teilen der Mantelschichten 838 unter den Polysiliziumstrukturen 1312 umfassen. 18B zeigt eine Schnittansicht entlang einer Linie B - B von 18D.
  • In 3 werden in einer Operation 345 Gatestrukturen in den Gate-Öffnungen hergestellt. Wie zum Beispiel in den 19A, 19C und 19D (nicht jedoch in der Schnittansicht von 19B) gezeigt ist, werden Gatestrukturen 112 in den Gate-Öffnungen 1812 hergestellt. Die Herstellung der Gatestrukturen 112 kann die folgenden sequentiellen Operationen umfassen: (I) Herstellen von IL-Schichten 128N und 128P auf den nanostrukturierten Schichten 124 bzw. 126, wie in den 19A, 19C und 19D gezeigt ist; (II) Abscheiden von dielektrischen HK-Gateschichten 130N und 130P auf den IL-Schichten 128N bzw. 128P, wie in den 19A, 19C und 19D gezeigt ist; (III) Abscheiden von WFM-Schichten 132N und 132P auf den dielektrischen HK-Gateschichten 130N bzw. 130P, wie in den 19A, 19C und 19D gezeigt ist; (IV) Abscheiden einer Gatemetall-Füllschicht 134 auf den WFM-Schichten 132N und 132P, wie in den 19A, 19C und 19D gezeigt ist; und (V) Durchführen eines CMP-Prozesses, um Oberseiten der ILD-Schichten 122, der dielektrischen HK-Gateschichten 130N und 130P, der WFM-Schichten 132N und 132P und der Gatemetall-Füllschicht 134 im Wesentlichen miteinander zu koplanarisieren, wie in den 19A, 19C und 19D gezeigt ist. 19B zeigt eine Schnittansicht entlang einer Linie B - B von 19D.
  • Bei einigen Ausführungsformen können die Operationen 315 bis 345 an der Struktur von 7E durchgeführt werden, um eine Halbleitervorrichtung 200 herzustellen.
  • In der vorliegenden Offenbarung werden beispielhafte Strukturen von Halbleitervorrichtungen (z. B. die GAA-FETs 102N und 102P) mit dotierten STI-Strukturen (z. B. den dotierten STI-Strukturen 108 und 208) und beispielhafte Verfahren (z. B. das Verfahren 300) zu deren Herstellung bereitgestellt. Bei einigen Ausführungsformen kann die dotierte STI-Struktur einen dotierten Belag (z. B. den dotierten Belag 108A), einen Dotandenquellenbelag (z. B. den Dotandenquellenbelag 108B) und eine dotierte Füllschicht (z. B. die dotierte Füllschicht 108C) aufweisen. Bei einigen Ausführungsformen kann die Herstellung der dotierten STI-Struktur ein Herstellen eines Stapels mit einem Belag, einem Dotandenquellenbelag und einer Füllschicht mit einer höheren Ätzrate als einer Ätzrate des Belags umfassen. Die Herstellung der dotierten STI-Struktur kann weiterhin ein Dotieren des Belags und der Füllschicht durch Tempern des Stapels umfassen, um Dotandenmaterial aus dem Dotandenquellenbelag in den Belag und die Füllschicht zu implantieren. Durch das Dotieren des Belags und der Füllschicht kann die Ätzratendifferenz zwischen dem Belag und der Füllschicht reduziert werden, und/oder die Ätzraten des Belags und der Füllschicht können so modifiziert werden, dass sie im Wesentlichen gleich groß sind. Dadurch wird die Gleichmäßigkeit der geätzten Oberflächenprofile der dotierten STI-Struktur verbessert. Die Oberflächenprofile mit der verbesserten Gleichmäßigkeit führen zu verbesserten Linearprofilen von Strukturen, die später auf der dotierten STI-Struktur hergestellt werden, wodurch Fertigungsfehler in den später hergestellten Strukturen verhindert oder reduziert werden.
  • Bei einigen Ausführungsformen kann der Dotandenquellenbelag eine Nitridschicht [z. B. Siliziumoxidnitrid (SiON) oder Siliziumnitrid (SiN)] aufweisen, und der dotierte Belag und die dotierte Füllschicht können Stickstoff-Dotanden enthalten. Bei einigen Ausführungsformen kann die Konzentration von Stickstoffatomen in dem Dotandenquellenbelag auf einen Bereich von etwa 0 Atom-% bis etwa 5 Atom-% von einem Bereich von etwa 5 Atom-% bis etwa 20 Atom-% nach dem Temperprozess sinken. Bei einigen Ausführungsformen kann die dotierte Füllschicht eine Konzentration von Stickstoff-Dotanden von etwa 1 Atom-% bis etwa 5 Atom-% haben. Die Konzentration von Stickstoff-Dotanden in der dotierten Füllschicht ist höher als die Konzentration von Stickstoff-Dotanden in dem dotierten Belag.
  • Bei einigen Ausführungsformen umfasst ein Verfahren Folgendes: Herstellen einer Finnenstruktur auf einem Substrat; Herstellen einer Superlattice-Struktur mit ersten und zweiten nanostrukturierten Schichten, die in einer Wechselkonfiguration auf der Finnenstruktur angeordnet sind; Abscheiden, in einem ersten Abscheidungsprozess, eines Oxidbelags so, dass er die Superlattice-Struktur und die Finnenstruktur umschließt; Herstellen eines Dotandenquellenbelags auf dem Oxidbelag; Abscheiden einer Oxid-Füllschicht auf dem Dotandenquellenbelag in einem zweiten Abscheidungsprozess, der von dem ersten Abscheidungsprozess verschieden ist; Durchführen eines Dotierungsprozesses, um einen dotierten Oxidbelag und eine dotierte Oxid-Füllschicht herzustellen; Entfernen von Teilen des dotierten Oxidbelags, der dotierten Oxid-Füllschicht und des Dotandenquellenbelags von Seitenwänden der Superlattice-Struktur; und Herstellen einer Gatestruktur auf der Finnenstruktur so, dass sie die ersten nanostrukturierten Schichten umschließt.
  • Bei einigen Ausführungsformen umfasst ein Verfahren Folgendes: Herstellen einer Finnenstruktur auf einem Substrat; Herstellen einer Superlattice-Struktur mit ersten und zweiten nanostrukturierten Schichten, die in einer Wechselkonfiguration auf der Finnenstruktur angeordnet sind; Herstellen eines Dotandenquellenbelags auf der Superlattice-Struktur und der Finnenstruktur in einem ersten Abscheidungsprozess; Herstellen einer dotierten Füllschicht auf dem Dotandenquellenbelag in einem zweiten Abscheidungsprozess, der von dem ersten Abscheidungsprozess verschieden ist; Entfernen von Teilen des Dotandenquellenbelags und der dotierten Füllschicht von Seitenwänden der Superlattice-Struktur; und Herstellen einer Gatestruktur auf der Finnenstruktur so, dass sie die ersten nanostrukturierten Schichten umschließt.
  • Bei einigen Ausführungsformen weist eine Halbleitervorrichtung Folgendes auf: ein Substrat; eine Finnenstruktur auf dem Substrat; einen Stapel von nanostrukturierten Schichten, die auf einem ersten Teil der Finnenstruktur angeordnet sind; einen Source/Drainbereich, der auf einem zweiten Teil der Finnenstruktur angeordnet ist; eine Gatestruktur, die jede der nanostrukturierten Schichten umschließt; und eine Isolationsstruktur, die auf dem Substrat und benachbart zu der Finnenstruktur angeordnet ist, wobei die Isolationsstruktur einen dotierten Oxidbelag, einen Nitridbelag und eine dotierte Oxid-Füllschicht aufweist.
  • In der vorhergehenden Offenbarung sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Herstellen einer Finnenstruktur auf einem Substrat; Herstellen einer Superlattice-Struktur mit ersten und zweiten nanostrukturierten Schichten, die in einer Wechselkonfiguration auf der Finnenstruktur angeordnet sind; Abscheiden, in einem ersten Abscheidungsprozess, eines Oxidbelags so, dass er die Superlattice-Struktur und die Finnenstruktur umschließt; Herstellen eines Dotandenquellenbelags auf dem Oxidbelag; Abscheiden einer Oxid-Füllschicht auf dem Dotandenquellenbelag in einem zweiten Abscheidungsprozess, der von dem ersten Abscheidungsprozess verschieden ist; Durchführen eines Dotierungsprozesses, um einen dotierten Oxidbelag und eine dotierte Oxid-Füllschicht herzustellen; Entfernen von Teilen des dotierten Oxidbelags, der dotierten Oxid-Füllschicht und des Dotandenquellenbelags von Seitenwänden der Superlattice-Struktur; und Herstellen, auf der Finnenstruktur, einer Gatestruktur so, dass sie die ersten nanostrukturierten Schichten umschließt.
  2. Verfahren nach Anspruch 1, wobei das Herstellen des Dotandenquellenbelags ein Abscheiden des Dotandenquellenbelags auf dem Oxidbelag umfasst.
  3. Verfahren nach Anspruch 1, wobei das Herstellen des Dotandenquellenbelags ein Durchführen eines Nitrierungsprozesses an dem Oxidbelag umfasst.
  4. Verfahren nach Anspruch 1, wobei das Herstellen des Dotandenquellenbelags ein Umwandeln eines oberen Teils des Oxidbelags in einen Nitridbelag umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des Dotierungsprozesses ein Durchführen eines Temperprozesses an dem Oxidbelag, dem Dotandenquellenbelag und der Oxid-Füllschicht umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des Dotierungsprozesses ein Implantieren des Oxidbelags mit einer ersten Dotierungskonzentration und ein Implantieren der Oxid-Füllschicht mit einer zweiten Dotierungskonzentration umfasst, die höher als die erste Dotierungskonzentration ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des Dotierungsprozesses ein Implantieren des Oxidbelags und der Oxid-Füllschicht mit Stickstoffatomen aus dem Dotandenquellenbelag umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des Dotierungsprozesses ein Erhöhen von Konzentrationen von Stickstoffatomen in dem Oxidbelag und der Oxid-Füllschicht und ein Verringern einer Konzentration von Stickstoffatomen in dem Dotandenquellenbelag umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Entfernen von Teilen des dotierten Oxidbelags, der dotierten Oxid-Füllschicht und des Dotandenquellenbelags von den Seitenwänden der Superlattice-Struktur weiterhin ein Herstellen einer Mantelschicht auf den Seitenwänden der Superlattice-Struktur umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin ein Herstellen einer Isolationsstruktur auf der dotierten Oxid-Füllschicht umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin ein Ersetzen eines Teils der Superlattice-Struktur durch einen Source/Drainbereich umfasst.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Gatestruktur ein Entfernen der zweiten nanostrukturierten Schichten umfasst.
  13. Verfahren, umfassend: Herstellen einer Finnenstruktur auf einem Substrat; Herstellen einer Superlattice-Struktur mit ersten und zweiten nanostrukturierten Schichten, die in einer Wechselkonfiguration auf der Finnenstruktur angeordnet sind; Herstellen eines Dotandenquellenbelags auf der Superlattice-Struktur und der Finnenstruktur in einem ersten Abscheidungsprozess; Herstellen einer dotierten Füllschicht auf dem Dotandenquellenbelag in einem zweiten Abscheidungsprozess, der von dem ersten Abscheidungsprozess verschieden ist; Entfernen von Teilen des Dotandenquellenbelags und der dotierten Füllschicht von Seitenwänden der Superlattice-Struktur; und Herstellen, auf der Finnenstruktur, einer Gatestruktur so, dass sie die ersten nanostrukturierten Schichten umschließt.
  14. Verfahren nach Anspruch 13, wobei das Herstellen des Dotandenquellenbelags ein Abscheiden einer Nitridschicht auf der Superlattice-Struktur und der Finnenstruktur in einem nicht-fließfähigen Abscheidungsprozess umfasst.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Herstellen der dotierten Füllschicht Folgendes umfasst: Abscheiden einer undotierten Oxid-Füllschicht auf dem Dotandenquellenbelag in einem fließfähigen Abscheidungsprozess; und Durchführen eines Temperprozesses an der undotierten Oxid-Füllschicht und dem Dotandenquellenbelag.
  16. Verfahren nach Anspruch 13 oder 14, wobei das Herstellen der dotierten Füllschicht Folgendes umfasst: Abscheiden einer Oxid-Füllschicht auf dem Dotandenquellenbelag in einem fließfähigen Abscheidungsprozess; und Implantieren von Stickstoffatomen aus dem Dotandenquellenbelag in die Oxid-Füllschicht.
  17. Halbleitervorrichtung mit: einem Substrat; einer Finnenstruktur auf dem Substrat; einem Stapel von nanostrukturierten Schichten, die auf einem ersten Teil der Finnenstruktur angeordnet sind; einem Source/Drainbereich, der auf einem zweiten Teil der Finnenstruktur angeordnet ist; einer Gatestruktur, die jede der nanostrukturierten Schichten umschließt; und einer Isolationsstruktur, die auf dem Substrat und benachbart zu der Finnenstruktur angeordnet ist, wobei die Isolationsstruktur einen dotierten Oxidbelag, einen Nitridbelag und eine dotierte Oxid-Füllschicht aufweist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die dotierte Oxid-Füllschicht eine erste Dotierungskonzentration hat und der dotierte Oxidbelag eine zweite Dotierungskonzentration hat, die von der ersten Dotierungskonzentration verschieden ist.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei der dotierte Oxidbelag und die dotierte Oxid-Füllschicht Stickstoff-Dotanden enthalten.
  20. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, die weiterhin eine zweite Isolationsstruktur aufweist, die auf der Isolationsstruktur angeordnet ist und im Wesentlichen zu der dotierten Oxid-Füllschicht ausgerichtet ist.
DE102023102515.5A 2022-03-14 2023-02-02 Profilsteuerung für isolationsstrukturen in halbleitervorrichtungen Pending DE102023102515A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263319526P 2022-03-14 2022-03-14
US63/319,526 2022-03-14
US17/836,740 US20230290853A1 (en) 2022-03-14 2022-06-09 Profile control of isolation structures in semiconductor devices
US17/836,740 2022-06-09

Publications (1)

Publication Number Publication Date
DE102023102515A1 true DE102023102515A1 (de) 2023-09-14

Family

ID=87760045

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102023102515.5A Pending DE102023102515A1 (de) 2022-03-14 2023-02-02 Profilsteuerung für isolationsstrukturen in halbleitervorrichtungen

Country Status (4)

Country Link
US (1) US20230290853A1 (de)
KR (1) KR20230134403A (de)
DE (1) DE102023102515A1 (de)
TW (1) TW202343583A (de)

Also Published As

Publication number Publication date
TW202343583A (zh) 2023-11-01
KR20230134403A (ko) 2023-09-21
US20230290853A1 (en) 2023-09-14

Similar Documents

Publication Publication Date Title
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE102019116739A1 (de) Hochleistungs-mosfet
DE102019122576A1 (de) Separate epitaxieschichten für nanodraht-stapel-gaa-vorrichtung
DE102020101301A1 (de) Gatestrukturen für halbleiter-bauelemente
DE102012222116B4 (de) Halbleiterstruktur mit Doppelschicht-Gate-Dielektrikum mit geringer äquivalenter Oxiddicke, Graphen-Halbleiterbauelemente und ein Verfahren
DE102020106231A1 (de) Vorrichtung mit niedrigem leckstrom
DE102020121265A1 (de) Struktur und Verfahren zur Leckage-Verhinderung
DE102020109491A1 (de) Halbleitervorrichtung und verfahren
DE102019129773B4 (de) Transistoren mit reduzierten defekten und verfahren zu deren herstellung
DE102019126285A1 (de) Steuerung von Grenzspannungen durch Blockierschichten
DE102021101001A1 (de) Halbleitervorrichtung und verfahren
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020119940A1 (de) Mehrfachgatetransistorstruktur
DE102020125336A1 (de) Pmosfet source drain
DE102020110789A1 (de) Gate-strukturen für halbleitervorrichtungen
DE102023102515A1 (de) Profilsteuerung für isolationsstrukturen in halbleitervorrichtungen
DE102020115412B3 (de) Austrittsarbeitssteuerung in gate-strukturen
DE102022100097A1 (de) Gatestrukturen in halbleitervorrichtungen
DE102021131415A1 (de) Nanosheet-transistoren mit umgreifendem kontakt
DE102020104370B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102021111739A1 (de) Gate-Abstandshalter in Halbleiterbauelementen
DE102020121101A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE102021110375A1 (de) Vergrösserung von abscheidungsfenster
DE102020132620A1 (de) Halbleitervorrichtung und Verfahren
DE102019121270A1 (de) Struktur und Bildungsverfahren der Halbleitervorrichtung mit Finnenstrukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed