DE102019121270A1 - Struktur und Bildungsverfahren der Halbleitervorrichtung mit Finnenstrukturen - Google Patents

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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

Eine Struktur und ein Bildungsverfahren einer Halbleitervorrichtung werden bereitgestellt. Das Verfahren umfasst das Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne über einem Halbleitersubstrat. Die zweite Halbleiterfinne ist breiter als die erste Halbleiterfinne. Das Verfahren umfasst auch das Bilden eines Gatestapels über dem Halbleitersubstrat, und der Gatestapel erstreckt sich über die erste Halbleiterfinne und die zweite Halbleiterfinne. Das Verfahren umfasst ferner das Bilden einer ersten Source/Drain-Struktur an der ersten Halbleiterfinne, und die erste Source/Drain-Struktur ist p-dotiert. Weiterhin umfasst das Verfahren das Bilden einer zweiten Source/Drain-Struktur an der zweiten Halbleiterfinne, und die zweite Source/Drain-Struktur ist n-dotiert.

Description

  • PRIORITÄTSDATEN
  • Dies ist eine nicht provisorische Anmeldung und beansprucht die Priorität der provisorischen US-Patentanmeldung mit Seriennr.: 62/738,098 , eingereicht am 28. September 2018, deren gesamte Offenbarung hierin durch Verweis vollumfänglich eingeschlossen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie der halbleiterintegrierten Schaltungen (IC) wächst rapide. Technologische Fortschritte der IC-Materialien und des -Entwurfs haben Generationen von ICs hervorgebracht. Jede Generation hat kleinere und komplexere Schaltungen als die vorherige Generation.
  • Im Verlauf der IC-Evolution ist die funktionale Dichte (d. h. die Anzahl der verbundenen Vorrichtungen pro Chipbereich) allgemein angestiegen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann) gesunken ist. Dieser Verkleinerungsprozess führt allgemein zu Vorteilen durch Erhöhung der Produktionseffizienz und Verringerung der assoziierten Kosten.
  • Diese Fortschritte haben jedoch die Komplexität der Verarbeitung und Herstellung von ICs erhöht. Da Merkmalsgrößen weiterhin sinken, werden die Herstellungsverfahren immer komplizierter auszuführen. Daher ist es eine Herausforderung, zuverlässige Halbleitervorrichtungen mit immer kleineren Größen zu bilden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es sollte angemerkt werden, dass dem Standardverfahren der Branche entsprechend verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1A bis 1I sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
    • 2 ist eine perspektivische Ansicht einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
    • 3A bis 3I sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
    • 4A bis 4F sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
    • 5A bis 5F sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
    • 6 ist eine Draufsicht einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
    • 7A bis 7D sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bestandteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann das Bilden eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Einige Ausführungsformen der Offenbarung werden beschrieben. Weitere Funktionen können vor, während und/oder nach den in diesen Ausführungsformen beschriebenen Stufen bereitgestellt werden. Einige der beschriebenen Stufen können für verschiedene Ausführungsformen ersetzt oder eliminiert werden. Weitere Merkmale können der Halbleitervorrichtungsstruktur hinzugefügt werden. Einige der nachfolgend beschriebenen Merkmale können für verschiedene Ausführungsformen ersetzt oder eliminiert werden. Wenn auch einige Ausführungsformen so besprochen werden, dass die Operationen in einer bestimmten Reihenfolge ausgeführt werden, können diese Operationen jedoch auch in einer anderen logischen Reihenfolge ausgeführt werden.
  • Ausführungsformen der Offenbarung können sich auf eine FinFET-Struktur beziehen, die Finnen aufweist. Die Finnen können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Anstellwinkel aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einigen Ausführungsformen eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren. Die Finnen können jedoch unter Verwendung eines oder mehrerer anderen anwendbaren Prozesse gebildet werden.
  • 1A bis 1I sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen. 2 ist eine perspektivische Ansicht einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen. In einigen Ausführungsformen sind 1A bis 1I Querschnittsansichten verschiedener Stufen eines Prozesses zum Bilden der Struktur wie in 2 dargestellt entlang Linie I-I in 2.
  • Wie in 1A gezeigt, wird ein Halbleitersubstrat 100 aufgenommen oder bereitgestellt. In einigen Ausführungsformen ist das Halbleitersubstrat 100 ein Bulkhalbleitersubstrat, wie etwa ein Halbleiterwafer. Beispielsweise enthält das Halbleitersubstrat 100 Silizium oder andere elementare Halbleitermaterialien wie Germanium. Das Halbleitersubstrat 100 kann undotiert oder dotiert sein (z. B. p-dotiert, n-dotiert, oder eine Kombination daraus). In einigen Ausführungsformen umfasst das Halbleitersubstrat 100 eine epitaktisch gewachsene Halbleiterschicht auf einer Dielektrikumschicht. Die epitaktisch gewachsene Halbleiterschicht kann aus Siliziumgermanium, Silizium, Germanium, einem oder mehr anderen geeigneten Materialien oder einer Kombination daraus bestehen.
  • In einigen anderen Ausführungsformen enthält das Halbleitersubstrat 100 einen Verbundhalbleiter. Beispielsweise umfasst der Verbundhalbleiter einen oder mehr III-V Verbundhalbleiter, die eine Zusammensetzung aufweisen, die durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY4 definiert ist, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Proportionen darstellen. Jede davon ist größer oder gleich Null und sie ergeben zusammengerechnet 1. Der Verbundhalbleiter kann Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, einen oder mehrere andere geeignete Verbundhalbleiter oder eine Kombination daraus umfassen. Ein anderes geeignetes Substrat, einschließlich II-VI-Verbundhalbleiter, kann ebenfalls verwendet werden.
  • In einigen Ausführungsformen ist das Halbleitersubstrat 100 eine aktive Schicht eines Halbleiter-auf-Isolator- (SOI) Substrats. Das SOI-Substrat kann unter Verwendung eines Prozesses der Trennung durch Implantierung von Sauerstoff (SIMOX), eines Waferverbindungsprozesses, eines anderen anwendbaren Verfahrens oder einer Kombination daraus erfolgen. In einigen anderen Ausführungsformen enthält das Halbleitersubstrat 100 eine mehrschichtige Struktur. Beispielsweise umfasst das Halbleitersubstrat 100 eine Silizium-Germaniumschicht, die auf einer Bulk-Siliziumschicht gebildet ist.
  • In einigen Ausführungsformen sind Abschnitt des Halbleitersubstrats 100 mit Dotiermitteln dotiert, um Well-Regionen zu bilden. Mehrfachionenimplantierungsprozesse können verwendet werden, um die Well-Regionen zu bilden. Wie in 1A gezeigt, sind die Well-Regionen 102A und 102B unter Verwendung von Mehrfachionenimplantierungsprozessen gebildet. In einigen Ausführungsformen ist die Well-Region 102A eine N-Well-Region, und die Well-Region 102B ist eine P-Well-Region.
  • Wie in 1B dargestellt, wird ein Halbleitermaterial 104 nach einigen Ausführungsformen über dem Halbleitersubstrat 100 gebildet. In einigen Ausführungsformen besteht das Halbleitermaterial 104 aus Silizium oder dergleichen oder umfasst dieses. In einigen Ausführungsformen ist das Halbleitermaterial 104 epitaktisch über dem Halbleitersubstrat gewachsen. In einigen Ausführungsformen ist das Halbleitermaterial 104 p-dotiert. Das Halbleitermaterial 104 kann verwendet werden, um Finnenkanäle von NMOS-Vorrichtungen zu bilden.
  • Wie in 1C gezeigt, wird ein strukturiertes Maskenelement 106 über dem Halbleitermaterial 104 gebildet, um bei einem nachfolgenden Strukturierungsprozess des Halbleitermaterials 104 nach einigen Ausführungsformen zu helfen. Das strukturierte Maskenelement kann aus einem Oxidmaterial, einem Nitridmaterial, einem Photoresistmaterial, einem oder mehr anderen geeigneten Materialien oder einer Kombination daraus hergestellt werden oder dies umfassen. Danach werden ein oder mehr Ätzprozesse verwendet, um das Halbleitermaterial 104 zu entfernen, das durch das Maskenelement 106 geschützt wird. Als Ergebnis davon wird das Halbleitermaterial 104 strukturiert. Ein Abschnitt des Halbleitersubstrats 100 (wie etwa die Well-Region 102A) wird offengelegt. Nachfolgend kann das Maskenelement 106 entfernt werden.
  • Wie in 1D dargestellt, wird ein Halbleitermaterial 108 nach einigen Ausführungsformen über der Well-Region 102A gebildet. Das Halbleitermaterial 108 und das Halbleitermaterial 104 bestehen aus verschiedenen Materialien. In einigen Ausführungsformen besteht das Halbleitermaterial 108 aus Siliziumgermanium, Germanium oder dergleichen oder umfasst dieses. In einigen Ausführungsformen ist das Halbleitermaterial 108 epitaktisch über der Well-Region 102A gewachsen. In einigen Ausführungsformen ist das Halbleitermaterial 108 n-dotiert. Das Halbleitermaterial 108 kann verwendet werden, um Finnenkanäle von PMOS-Vorrichtungen zu bilden. In einigen Ausführungsformen erfolgt ein mechanischer Polier- (CMP) Prozess zum Planarisieren des Halbleitermaterials 108. In einigen Ausführungsformen planarisiert ein CMP-Prozess das Halbleitermaterial 104. In einigen Ausführungsformen planarisiert der CMP-Prozess das Halbleitermaterial 108 und das Halbleitermaterial 104 zum Bilden einer im Wesentlichen flachen oberen Fläche.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen anderen Ausführungsformen wird das Halbleitermaterial 108 vor dem Halbleitermaterial 104 geformt.
  • Wie in 1E gezeigt, werden nach einigen Ausführungsformen eine Padschicht 110 und eine Maskenschicht 112 über den Halbleitermaterialien 104 und 104 gebildet. Die Padschicht 110 kann verwendet werden, um die Maskenschicht 112 und die Halbleitermaterialien 104 und 108 darunter zu puffern, sodass weniger Belastung erzeugt wird. Die Padschicht 110 kann auch als Ätzstopplage zum Ätzen der Maskenlage 112 wirken.
  • In einigen Ausführungsformen besteht die Padschicht 110 aus oder enthält Siliziumoxid, Germaniumoxid, Siliziumgermaniumoxid, ein oder mehr andere geeignete Materialien oder eine Kombination daraus. Die Padschicht 110 kann unter Verwendung eines thermalen Prozesses, eines chemischen Dampfphasenabscheidungs-(CVD) Prozesses, eines Atomlagenabscheidungs- (ALD) Prozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus gebildet werden.
  • In einigen Ausführungsformen besteht die Maskenschicht 112 aus oder enthält Siliziumnitrid, Siliziumoxynitrid, ein oder mehr andere geeignete Materialien oder eine Kombination daraus. Die Maskenschicht 112 kann unter Verwendung eines CVD-Prozesses, eines thermalen Nitrierungsprozesses, eines ALD-Prozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus gebildet werden.
  • Wie in 1F gezeigt, sind die Maskenschicht 112 und die Padschicht 110 nach einigen Ausführungsformen strukturiert, Maskenelemente 113 zu bilden. Eine strukturierte Photoresistschicht kann verwendet werden, um bei der Bildung der Maskenelemente 113 zu helfen. Ein oder mehr Ätzprozesse werden verwendet, um die Maskenschicht 112 und die Padschicht 110 teilweise zu entfernen. Als Ergebnis davon werden die Maskenelemente 113 strukturiert. Die Maskenelemente 113 definieren die Struktur, die auf die Halbleitermaterialien 104 und 108 darunter übertragen werden sollen. Die Maskenelemente 113 werden verwendet, um Halbleiterfinnen zu definieren. Jedes der Maskenelemente 113 kann eine Breite W aufweisen.
  • Danach werden die Halbleitermaterialien 104 und 108 teilweise mit den Maskenelementen 113 als Ätzmaske geätzt, wie in 1F in nach einigen Ausführungsformen dargestellt. Ein oder mehr Ätzprozesse können verwendet werden, um die Halbleitermaterialien 104 und 108 teilweise zu entfernen. Infolgedessen werden die Halbleiterfinnen 112A und 112B gebildet, wie in 1F gezeigt. Ein verbleibender Abschnitt des Halbleitermaterials 108 bildet die Halbleiterfinne 112A. Ein verbleibender Abschnitt des Halbleitermaterials 104 bildet die Halbleiterfinne 112B.
  • In einigen Ausführungsformen wird die Halbleiterfinne 112A verwendet, um eine PMOS-Vorrichtung zu bilden, und die Halbleiterfinne 112B wird verwendet, um eine NMOS-Vorrichtung zu bilden. Wie in 1F gezeigt, weist die Halbleiterfinne 112A eine Breite WA auf und die Halbleiterfinne 112B weist eine Breite WB auf. Die Breiten WA und WB können die Breiten der Oberseiten der Halbleiterfinnen 112A bzw. 112B sein. In einigen Ausführungsformen ist die Breite WB größer als die Breite WA . Die Halbleiterfinne 112B ist breiter als die Halbleiterfinne 112A. In einigen Ausführungsformen weisen die Halbleiterfinnen 112A und 112B vertikale Seitenwände auf. In einigen anderen Ausführungsformen weisen die Halbleiterfinnen 112A und 112B schräge Seitenwände auf. In einigen Ausführungsformen wird jede der Halbleiterfinnen 112A und 112B in einer Richtung von der Finnenoberseite zur Finnenunterseite hin breiter.
  • In einigen Ausführungsformen liegt die Breite WA in einem Bereich von etwa 4 nm bis etwa 6 nm. In einigen Ausführungsformen liegt die Breite WB in einem Bereich von etwa 6 nm bis etwa 7 nm. In einigen Ausführungsformen liegt ein Breitenverhältnis (WB /WA ) der Breite WB zur Breite WA in einem Bereich von etwa 1,05 bis etwa 2. In einigen anderen Ausführungsformen liegt das Breitenverhältnis (WB /WA ) in einem Bereich von etwa 1,1 bis etwa 1,3.
  • In einigen Ausführungsformen werden die Halbleitermaterialien 108 und 104 teilweise entfernt, um jeweils die Halbleiterfinnen 112A und 112B mit demselben Ätzverfahren zu bilden. In einigen Ausführungsformen werden die Halbleiterfinnen 112A und 112B gleichzeitig gebildet. Beispielsweise werden, wenn der oben genannten Ätzprozess abgeschlossen ist, die Halbleiterfinnen 112A und 112B gebildet.
  • Viele Variationen und/oder Modifikationen können jedoch an Ausführungsformen der Offenbarung vorgenommen werden. In einigen anderen Ausführungsformen werden die Halbleiterfinnen 112A und 112B nicht gleichzeitig gebildet. In einigen Ausführungsformen werden die Halbleiterfinnen 112A und 112B getrennt unter Verwendung verschiedener Photolithographieprozesse und Ätzprozesse gebildet.
  • Wie oben erwähnt, bestehen die Halbleitermaterialien 108 und 104 aus verschiedenen Materialien. In dem Ätzprozess zum Bilden der Halbleiterfinnen 112A und 112B wird ein Ätzmittel im Ätzprozess verwendet. In einigen Ausführungsformen ätzt das Ätzmittel, das im Ätzprozess verwendet wird, das Halbleitermaterial 108 und das Halbleitermaterial 104 mit unterschiedlichen Geschwindigkeiten. In einigen Ausführungsformen ätzt das Ätzmittel das Halbleitermaterial 108 schneller als das Halbleitermaterial 104. Weil das Halbleitermaterial 108 schneller geätzt wird als das Halbleitermaterial 104 wird die Halbleiterfinne 112A schmaler gebildet als die Halbleiterfinne 112B.
  • Wie in 1G gezeigt, wird eine Dielektrikumschicht 114 nach einigen Ausführungsformen über dem Halbleitersubstrat 100 abgeschieden. Die Dielektrikumschicht 114 umgibt die Halbleiterfinnen 112A und 112B. Die Dielektrikumschicht 114 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluoriniertem Silikatglas (FSG), Dielektrikum mit niedrigem K-Wert, einem oder mehr anderen geeigneten Materialien oder einer Kombination daraus bestehen. Die Dielektrikumschicht kann unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses, eines Spin-On-Prozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus abgeschieden werden.
  • Ein Planarisierungsprozess wird dann verwendet, um die Dielektrikumschicht 114 auszudünnen, bis die Maskenelemente 113 offengelegt werden. Der Planarisierungsprozess kann einen chemisch-mechanischen Politur- (CMP) Prozess, einen Schleifprozess, einen Trockenpoliturprozess, einen Ätzprozess, einen oder mehr andere anwendbare Prozesse oder eine Kombination daraus umfassen.
  • Wie in 1H gezeigt, werden nach einigen Ausführungsformen die Maskenelemente 113 entfernt und die Dielektrikumschicht 114 wird teilweise entfernt. Beispielsweise wird die Dielektrikumschicht 114 zurückgeätzt. Als Ergebnis davon bilden die verbleibenden Abschnitte der Dielektrikumschicht 114 Isolierungsmerkmale 116. Die Isolierungsmerkmale 116 umgeben untere Abschnitte der Halbleiterfinnen 112A und 112B.
  • Wie in 1I gezeigt, wird nach einigen Ausführungsformen ein Gatestapel 122 über dem Halbleitersubstrat 100 gebildet, um teilweise die Halbleiterfinnen 112A und 112B abzudecken, wie in 1I gezeigt. Der Gatestapel 122 erstreckt sich über die Halbleiterfinnen 112A und 112B. Der Gatestapel 122 umfasst eine Gate-Elektrode 120 und eine Gatedielektrikumschicht 118. In einigen Ausführungsformen werden eine Gatedielektrikumschicht und eine Gate-Elektrodenmaterialschicht über den Isolierungsmerkmalen 116 und den Halbleiterfinnen 112A und 112B abgeschieden. Danach werden die Gatedielektrikumschicht und die Gate-Elektrodenmaterialschicht strukturiert, um den Gatestapel 122 zu bilden, der die Gate-Elektrode 120 und die Gatedielektrikumschicht 118 umfasst. In einigen Ausführungsformen wird auf ein anderer Gatestapel 122' aus der Strukturierung der Gatedielektrikumschicht und der Gate-Elektrodenmaterialschicht gebildet, wie in 2 gezeigt. Jeder der Gatestapel 122 und 122' erstreckt sich über die Halbleiterfinnen 112A und 112B.
  • Wie in 2 gezeigt, wird der Gatestapel 122 oder 122' nach einigen Ausführungsformen gebildet, um sich über keine Halbleiterfinne zu erstrecken, außer über die Halbleiterfinnen 112A und 112B. Das heißt, der Gatestapel 122 oder 122' wird gebildet, um sich über die Halbleiterfinnen 112A und 112B und keine anderen Halbleiterfinnen zu erstrecken. Daher kann die Größe der Halbleitervorrichtungsstruktur weiter verringert werden, um einen kleineren Waferbereich zu belegen. Die Betriebsgeschwindigkeit der Halbleitervorrichtungsstruktur kann entsprechend verbessert werden.
  • Der Gatestapel 122 erstreckt sich über die Halbleiterfinne 112A zum Abdecken einer Region R1 der Halbleiterfinne 112A. Der Gatestapel 122 erstreckt sich auch über die Halbleiterfinne 112B zum Abdecken einer Region R2 der Halbleiterfinne 112B. In einigen Ausführungsformen dient die Region R1 als eine Kanalregion einer PMOS-Vorrichtung, und die Region R2 dient als eine Kanalregion einer NMOS-Vorrichtung. In einigen anderen Ausführungsformen dient ein Abschnitt der Region R1 als eine Kanalregion einer PMOS-Vorrichtung, und ein Abschnitt der Region R2 dient als eine Kanalregion einer NMOS-Vorrichtung.
  • In einigen Ausführungsformen bilden die oben gemeinsam erwähnte PMOS-Vorrichtung und NMOS-Vorrichtung zusammen eine CMOS-Vorrichtung. In einigen Ausführungsformen sind die Regionen R1 und R2 die beiden einzigen Kanalregionen, die durch den Gatestapel 122 abgedeckt oder gesteuert werden. Wie in 2 gezeigt, weist die Region R1 die Breite WA auf, die kleiner als die Breite WB der Region R2 ist. Die Region R1 weist eine Länge LA auf und die Region R2 weist eine Länge LB auf. In einigen Ausführungsformen ist die Länge LA im Wesentlichen gleich wie die Länge LB .
  • In einigen Ausführungsformen besteht die Gatedielektrikumschicht zum Bilden der Gatedielektrikumschicht 118 aus oder umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Dielektrikum mit einer hohen dielektrischen Konstante (hoher K-Wert), ein oder mehrere geeignete Dielektrika oder eine Kombination daraus. In einigen Ausführungsformen ist die Gatedielektrikumschicht eine Dummygatedielektrikumschicht, die nachfolgend entfernt wird. Die Dummygatedielektrikumschicht ist beispielsweise eine Siliziumoxidschicht.
  • In einigen Ausführungsformen wird die Gatedielektrikumschicht unter Verwendung eines chemischen Dampfphasenabscheidungs- (CVD) Prozesses, eines Atomlagenabscheidungs- (ALD) Prozesses, eines Wärmeoxidationsprozesses, eines physischen Dampfphasenabscheidungs- (PVD) Prozesses, eines oder mehr anderer anwendbaren Prozesse oder einer Kombination daraus abgeschieden.
  • In einigen Ausführungsformen besteht die Gate-Elektrodenmaterialschicht aus oder umfasst Polysilizium, amorphes Silizium, Germanium, Siliziumgermanium, ein oder mehr andere geeignete Materialien oder eine Kombination daraus. In einigen Ausführungsformen ist die Gate-Elektrodenmaterialschicht eine Dummygate-Elektrodenschicht, die aus einem Halbleitermaterial wie Polysilizium hergestellt ist oder dieses enthält. Beispielsweise wird die Dummygate-Elektrodenschicht unter Verwendung eines CVD-Prozesses oder eines anderen anwendbaren Prozesses abgeschieden.
  • Danach werden nach einigen Ausführungsformen epitaktische Wachstumsprozesse und Gate-Ersatzprozesse ausgeführt, um jeweils Source/Drain-Strukturen und einen Metallgatestapel zu bilden. 3A bis 3I sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen. In einigen Ausführungsformen zeigt 3A eine Querschnittsansicht der Struktur aus 2 entlang Linie J-J. 4A bis 4F sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen. In einigen Ausführungsformen zeigt 4A eine Querschnittsansicht der Struktur aus 2 entlang Linie L-L.
  • Wie in 3A gezeigt, werden nach einigen Ausführungsformen Abstandhalterelemente 302 über den Seitenwänden des Gatestapels 122 gebildet. Die Abstandhalterelemente 302 können verwendet werden, um welcher bei der Bildung von Source- und Drain-Strukturen (oder Regionen) in nachfolgenden Prozessen zu helfen. In einigen Ausführungsformen bestehen die Abstandhalterelemente 302 aus oder enthalten Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumkohlenstoffoxynitrid, ein oder mehr andere geeignete Materialien oder eine Kombination daraus.
  • In einigen Ausführungsformen wird eine Abstandhalterschicht über dem Halbleitersubstrat 100, den Halbleiterfinnen 112A und 112B und dem Gatestapel 122 abgeschieden. Die Abstandhalterschicht kann unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses, eines Spin-On-Prozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus abgeschieden werden. Danach wird ein Ätzprozess, wie etwa ein anisotroper Ätzprozess, ausgeführt, um die Abstandhalterschicht teilweise zu entfernen. Aufgrund dessen bilden die verbleibenden Abschnitte der Abstandhalterschicht über den Seitenwänden des Gatestapels 122 die Abstandhalterelemente 302.
  • Danach wird nach einigen Ausführungsformen ein Maskenelement 402 gebildet, um die Halbleiterfinne 112B abzudecken, wie in 4A gezeigt. Der Abschnitt des Gatestapels 122 über der Well-Region 102B wird auch durch das Maskenelement 402 abgedeckt. Das Maskenelement 402 weist eine Öffnung auf, die die Halbleiterfinne 112A wie in 4A gezeigt, offenlegt. Der Abschnitt des Gatestapels 122 über der Well-Region 102A liegt ebenfalls frei.
  • Wie in 3B und 4B gezeigt, wird die Halbleiterfinne 112A nach einigen Ausführungsformen teilweise entfernt, um Ausschnitte 203 zu bilden. Aufgrund dessen wird eine ausgeschnittene Halbleiterfinne 112A' gebildet. In einigen Ausführungsformen wird die ausgeschnittene Halbleiterfinne 112A' bis auf eine Ebene unter den oberen Flächen der Isolierungsmerkmale 116 ausgeschnitten, wie in 4B gezeigt. In einigen anderen Ausführungsformen wird die ausgeschnittene Halbleiterfinne 112A' auf eine Ebene über den oberen Flächen der Isolierungsmerkmale 116 ausgeschnitten. In einigen Ausführungsformen ist/werden ein oder mehr Ätzprozesse verwendet, um die Ausschnitte 203 zu bilden.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen anderen Ausführungsformen wird die die Halbleiterfinne 112A nicht ausgeschnitten. In einigen anderen Ausführungsformen wird die Halbleiterfinne 112A nur ausgedünnt, ohne bis auf eine Ebene unter der oberen Flächen der Isolierungsmerkmale 116 ausgeschnitten zu werden.
  • Wie in 3C und 4C gezeigt, sind nach einigen Ausführungsformen ein oder mehr Halbleitermaterialien über der ausgeschnittenen Halbleiterfinne 112A' epitaktisch gewachsen. Aufgrund dessen werden epitaktische Strukturen 204A1 und 204A2 gebildet. Die epitaktischen Strukturen 204A1 und 204A2 können als Source- und Drain-Strukturen dienen. Die epitaktischen Strukturen 204A1 und 204A2 können auch als Stressoren dienen, um die Trägermobilität zu verbessern.
  • In einigen Ausführungsformen sind die epitaktischen Strukturen 204A1 und 204A2 p-dotiert und wirken als p-Source/Drain-Strukturen. Beispielsweise können die epitaktischen Strukturen 204A1 und 204A2 epitaktisch gewachsenes Siliziumgermanium, epitaktisch gewachsenes Germanium oder ein oder mehr andere geeignete epitaktisch gewachsene Halbleitermaterialien umfassen. Die epitaktischen Strukturen 204A1 und 204A2 können p-Dotiermittel wie Bor, Gallium, Indium, ein oder mehr andere geeignete Dotiermittel oder eine Kombination daraus umfassen.
  • In einigen Ausführungsformen umfassen die epitaktischen Strukturen 204A1 und 204A2 Siliziumgermanium. In einigen Ausführungsformen weisen die epitaktischen Strukturen 204A1 und 204A2 eine atomare Konzentration von Germanium in einem Bereich von etwa 10% bis etwa 60%. In einigen anderen Ausführungsformen weisen die epitaktischen Strukturen 204A1 und 204A2 eine atomare Konzentration von Germanium in einem Bereich von etwa 20% bis etwa 40%.
  • In einigen Ausführungsformen werden die epitaktischen Strukturen 204A1 und 204A2 unter Verwendung eines selektiven epitaktischen Wachstums- (SEG) Prozesses, eines CVD-Prozesses (z. B. eines Dampfphasenepitaxie- (VPE) Prozesses, eines chemischen Niederdruck-Dampfphasenabscheidungs- (LPCVD) Prozesses und/oder eines Ultrahochvakuum-CVD- (UHV-CVD) Prozesses), eines molekularen Strahlepitaxieprozesses, eines ALD-Prozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus gebildet. Der Prozess des Bildens der epitaktischen Strukturen 204A1 und 204A2 können gasförmige und/oder flüssige Vorläufer umfassen.
  • In einigen Ausführungsformen werden die epitaktischen Strukturen 204A1 und 204A2 in-situ beim Wachstum der epitaktischen Strukturen 204A1 und 204A2 dotiert. Ausführungsformen der Offenbarung sind jedoch nicht darauf beschränkt. In einigen anderen Ausführungsformen werden ein oder mehr Dotierungsprozesse verwendet, um die epitaktischen Strukturen 204A1 und 204A2 nach dem epitaktischen Wachstum der epitaktischen Strukturen 204A1 und 204A2 zu dotieren. In einigen Ausführungsformen wird die Dotierung unter Verwendung eines Ionenimplantierungsprozesses, eines Plasmaimmersionsionenimplantierungsprozesses, eines Gase- und/oder Feststoffquelldiffusionsprozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus erreicht.
  • In einigen Ausführungsformen sind die epitaktischen Strukturen 204A1 und 204A2 ferner einem oder mehr Temperprozessen ausgesetzt, um die Dotiermittel zu aktivieren. Beispielsweise wird ein schneller Wärmetemperprozess verwendet. In einigen Ausführungsformen erfolgt der Temperprozess nicht auf dieser Stufe, sondern nach der Bildung anderer epitaktischer Strukturen auf anderen Regionen. Daher können Dotiermittel in diesen epitaktischen Strukturen zusammen in demselben Temperprozess aktiviert werden.
  • Danach kann das Maskenelement 402 entfernt werden, um die Halbleiterfinne 112B und den Abschnitt des Gatestapels 122 offenzulegen, der ursprünglich durch das Maskenelement 402 bedeckt war, wie in 4D gezeigt. Danach wird nach einigen Ausführungsformen ein anderes Maskenelement 406 gebildet, um die epitaktische Struktur 204A1 abzudecken, wie in 4D gezeigt. Die epitaktische Struktur 204A2 (nicht in 4D gezeigt) wird ebenfalls durch das Maskenelement 406 abgedeckt. Der Abschnitt des Gatestapels 122 über der Well-Region 102A wird auch durch das Maskenelement 406 abgedeckt. Das Maskenelement 406 weist eine Öffnung auf, die die Halbleiterfinne 112B offenlegt. Der Abschnitt des Gatestapels 122 über der Well-Region 102B liegt ebenfalls frei.
  • 5A bis 5F sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen. In einigen Ausführungsformen zeigt 5A eine Querschnittsansicht der Struktur aus 2 entlang K-K.
  • Wie in 4E gezeigt, wird die Halbleiterfinne 112B nach einigen Ausführungsformen teilweise entfernt, um Ausschnitte 208 zu bilden. Aufgrund dessen wird eine ausgeschnittene Halbleiterfinne 112B' gebildet. In einigen Ausführungsformen wird die Halbleiterfinne 112B bis auf eine Ebene unter den oberen Flächen der Isolierungsmerkmale 116 ausgeschnitten, wie in 4E gezeigt. In einigen anderen Ausführungsformen wird die Halbleiterfinne 112B auf eine Ebene über den oberen Flächen der Isolierungsmerkmale 116 ausgeschnitten. In einigen Ausführungsformen ist/werden ein oder mehr Ätzprozesse verwendet, um die Ausschnitte 208 zu bilden.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen anderen Ausführungsformen wird die die Halbleiterfinne 112B nicht ausgeschnitten. In einigen anderen Ausführungsformen wird die Halbleiterfinne 112B nur ausgedünnt, ohne bis auf eine Ebene unter der oberen Flächen der Isolierungsmerkmale 116 ausgeschnitten zu werden.
  • Wie in 4F und 5B gezeigt, sind nach einigen Ausführungsformen ein oder mehr Halbleitermaterialien über der ausgeschnittenen Halbleiterfinne 112B' epitaktisch gewachsen. Aufgrund dessen werden epitaktische Strukturen 204B1 und 204B2 gebildet. Nachfolgend kann das Maskenelement 406 entfernt werden. Die epitaktischen Strukturen 204B1 und 204B2 können als Source- und Drain-Strukturen dienen. Die epitaktischen Strukturen 204B1 und 204B2 können auch als Stressoren dienen, um die Trägermobilität zu verbessern.
  • In einigen Ausführungsformen sind die epitaktischen Strukturen 204B1 und 204B2 n-dotiert und wirken als n-Source/Drain-Strukturen. Beispielsweise können die epitaktischen Strukturen 204B1 und 204B2 epitaktisch gewachsenes Silizium oder ein anderes geeignetes epitaktisch gewachsenes Halbleitermaterial umfassen. Die epitaktischen Strukturen 204B1 und 204B2 können n-Dotiermittel wie Phosphor, Arsen, ein oder mehr andere geeignete Dotiermittel oder eine Kombination daraus umfassen.
  • In einigen Ausführungsformen werden die epitaktischen Strukturen 204B1 und 204B2 unter Verwendung eines selektiven epitaktischen Wachstums- (SEG) Prozesses, eines CVD-Prozesses (z. B. eines Dampfphasenepitaxie- (VPE) Prozesses, eines chemischen Niederdruck-Dampfphasenabscheidungs- (LPCVD) Prozesses und/oder eines Ultrahochvakuum-CVD- (UHV-CVD) Prozesses), eines molekularen Strahlepitaxieprozesses, eines ALD-Prozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus gebildet. Der Prozess des Bildens der epitaktischen Strukturen 204B1 und 204B2 können gasförmige und/oder flüssige Vorläufer umfassen.
  • In einigen Ausführungsformen werden die epitaktischen Strukturen 204B1 und 204B2 in-situ beim Wachstum der epitaktischen Strukturen 204B1 und 204B2 dotiert. Ausführungsformen der Offenbarung sind jedoch nicht darauf beschränkt. In einigen anderen Ausführungsformen werden ein oder mehr Dotierungsprozesse verwendet, um die epitaktischen Strukturen 204B1 und 204B2 nach dem epitaktischen Wachstum der epitaktischen Strukturen 204B1 und 204B2 zu dotieren. In einigen Ausführungsformen wird die Dotierung unter Verwendung eines Ionenimplantierungsprozesses, eines Plasmaimmersionsionenimplantierungsprozesses, eines Gase- und/oder Feststoffquelldiffusionsprozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus erreicht.
  • In einigen Ausführungsformen sind die epitaktischen Strukturen 204B1 und 204B2 ferner einem oder mehr Temperprozessen ausgesetzt, um die Dotiermittel zu aktivieren. Beispielsweise wird ein schneller Wärmetemperprozess verwendet. In einigen Ausführungsformen wird der Temperprozess verwendet, um die Dotiermittel in den epitaktischen Strukturen 204A1 und 204A2 und 204B gleichzeitig zu aktivieren.
  • Danach kann ein Gate-Ersatzprozess ausgeführt werden, um den Gatestapel 122 durch einen Metallgatestapel zu ersetzen. In einigen Ausführungsformen wird eine Dielektrikumschicht über den epitaktischen Strukturen 204A1 und 204A2 und 204B und dem Gatestapel 122 abgeschieden. Die Dielektrikumschicht kann aus Siliziumoxid, Siliziumoxynitrid, Borosilikatglas (BSG), Phosphorsilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriniertem Silikatglas (FSG), Material mit niedrigem k-Wert, porösem Dielektrikum, einem oder mehr anderen geeigneten Dielektrika, oder einer Kombination daraus bestehen oder diese umfassen. In einigen Ausführungsformen wird die Dielektrikumschicht unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses, eines Spin-On-Prozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus abgeschieden.
  • Danach wird nach einigen Ausführungsformen die Dielektrikumschicht ausgedünnt, bis der Gatestapel 122 offenliegt, wie in 3D dargestellt. Nach dem Ausdünnungsprozess der Dielektrikumschicht bildet der verbleibende Abschnitt der Dielektrikumschicht eine Dielektrikumschicht 304 wie in 3D gezeigt. Die Dielektrikumschicht 304 umgibt den Gatestapel 122.
  • Danach wird der Gatestapel 122 nach einigen Ausführungsformen entfernt, um einen Graben 306 zu bilden, wie in 3E gezeigt. Ein oder mehr Ätzprozesse werden verwendet, um die Gate-Elektrode 120 und die Gatedielektrikumschicht 118 zu entfernen. Als Ergebnis davon wird der Graben 306 gebildet.
  • Wie in 3F und 5C gezeigt, wird nach einigen Ausführungsformen ein Metallgatestapel 308 in dem Graben 306 gebildet, um den ursprünglich gebildeten Gatestapel 122 zu entfernen. Der Metallgatestapel 308 kann einen ersten Abschnitt umfassen, der sich über die ausgeschnittene Halbleiterfinne 112A' erstreckt, wie in 3F gezeigt, und einen zweiten Abschnitt, der sich über die ausgeschnittene Halbleiterfinne 112B' wie in 5C gezeigt erstreckt. Wie in 3F zu sehen ist, umfasst der erste Abschnitt des Metallgatestapels 308 eine Gatedielektrikumschicht 310 mit hohem k-Wert, eine Arbeitsfunktionsschicht 312, und eine Metallfüllung 314. Wie in 5C zu sehen ist, umfasst der zweite Abschnitt des Metallgatestapels 308 die Gatedielektrikumschicht 310 mit hohem k-Wert, eine Arbeitsfunktionsschicht 312, und eine Metallfüllung 314. In einigen Ausführungsformen bestehen die Arbeitsfunktionsschicht 312 und die Arbeitsfunktionsschicht 312' von verschiedenen Abschnitten des Metallgatestapels 308 aus verschiedenen Materialien.
  • Viele Variationen und/oder Modifikationen können jedoch an Ausführungsformen der Offenbarung vorgenommen werden. In einigen anderen Ausführungsformen bestehen die Arbeitsfunktionsschichten 312 und 312' aus demselben Material. Die Arbeitsfunktionsschichten 312 und 312' können dieselbe Materialschicht sein.
  • Die Metallfüllung 314 kann aus Wolfram, Kobalt, Ruthenium, Aluminium, Kupfer, einem oder mehr anderen geeigneten Materialien oder einer Kombination daraus bestehen oder diese umfassen. Die Gatedielektrikumschicht mit hohem k-Wert 310 kann aus Hafniumoxid, Zirconiumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafniumsiliziumoxid, Hafniumsiliziumoxynitrid, Hafniumtantaloxid, Hafniumtitanoxid, Hafniumzirconiumoxid, einem oder mehr anderer geeigneter Dielektrika mit hohem k-Wert oder einer Kombination daraus bestehen.
  • Die Arbeitsfunktionsschichten 312 und 312' werden verwendet, um eine gewünschte Arbeitsfunktion für Transistoren bereitzustellen, um die Vorrichtungsleistung einschließlich verbesserter Grenzspannung zu verbessern. In einigen Ausführungsformen wird die Arbeitsfunktionsschicht 312' verwendet, um eine NMOS-Vorrichtung zu bilden. Die Arbeitsfunktionsschicht 312' ist eine n-Metallschicht. Die n-Metallschicht ist in der Lage, einen Arbeitsfunktionswert bereitzustellen, der sich für die Vorrichtung eignet, wie etwa gleich oder weniger als etwa 4,5 eV. Die n-Metallschicht kann Metall, Metallkarbid, Metallnitrid oder eine Kombination daraus umfassen. Beispielsweise umfasst die n-Metallschicht Titannitrid, Tantal, Tantalnitrid, ein oder mehr andere geeignete Materialien oder eine Kombination daraus.
  • In einigen Ausführungsformen wird die Arbeitsfunktionsschicht 312, um eine PMOS-Vorrichtung zu bilden. Die Arbeitsfunktionsschicht 312 ist eine p-Metallschicht. Die p-Metallschicht ist in der Lage, einen Arbeitsfunktionswert bereitzustellen, der sich für die Vorrichtung eignet, wie etwa gleich oder mehr als etwa 4,8 eV. Die p-Metallschicht kann Metall, Metallkarbid, Metallnitrid. andere geeignete Materialien oder eine Kombination daraus umfassen. Beispielsweise umfasst das p-Metall Titannitrid, Tantalnitrid, Wolframnitrid, Titan, Titannitrid, andere geeignete Materialien oder eine Kombination daraus.
  • Die Arbeitsfunktionsschichten 312 und 312' können ebenfalls aus Hafnium, Zirconium, Titan, Tantal, Aluminium, Metallkarbiden (z. B. Hafniumkarbid, Zirconiumkarbid, Titankarbid, Aluminiumkarbid), Aluminiden, Ruthenium, Palladium, Platin, Kobalt, Nickel, leitfähigen Metalloxiden oder einer Kombinationen daraus gebildet sein. Die Dicke und/oder die Zusammensetzungen der Arbeitsfunktionsschichten 312 und 312' können feineingestellt werden, um die Arbeitsfunktionsebene anzupassen. Beispielsweise kann eine Titannitridschicht als eine p-Metallschicht oder eine n-Metallschicht verwendet werden, abhängig von der Dicke und/oder den Zusammensetzungen der Titannitridschicht.
  • Mehrere Materialschichten zum Bilden der Gatedielektrikumschicht mit hohem k-Wert, der Arbeitsfunktionsschichten 112 und 112', und der Metallfüllung 314 können über der Dielektrikumschicht 304 abgeschieden werden, um den Graben 306 zu füllen. Einige andere Materialschichten können auch zwischen diesen Schichten gebildet werden, wie etwa Barriereschichten, Pufferschichten und/oder Blockierschichten. Die Abscheidungsprozesse für diese Materialschichten können einen ALD-Prozess, einen CVD-Prozess, einen PVD-Prozess, einen Elektroplattierungsprozess, ein oder mehr andere anwendbaren Prozesse oder eine Kombination daraus umfassen. Verschiedene Materialschichten zum Bilden der Arbeitsfunktionsschichten 312 und 312' können getrennt über verschiedenen Regionen abgeschieden werden. Einer oder mehr Photolithographieprozesse und Ätzprozesse können verwendet werden, um bei der Bildung verschiedener Materialschichten über verschiedenen Regionen zu helfen.
  • Danach wird ein Planarisierungsprozess verwendet, um die Abschnitte der Materialschichten außerhalb des Grabens 306 zu entfernen. Aufgrund dessen bilden die verbleibenden Abschnitte der Materialschichten in dem Graben 306 zusammen den Metallgatestapel 308, wie in 3F und 5C gezeigt. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Trockenpoliturprozess, einen Ätzprozess, einen oder mehrere anwendbare Prozesse oder eine Kombination daraus umfassen.
  • Wie in 3G und 5D wird nach einigen Ausführungsformen ein Schutzelement 316 über dem über dem Metallgatestapel 308 gebildet. Das Schutzelement 316 kann verwendet werden, um den Metallgatestapel 308 vor Schaden während des nachfolgenden Bildungsprozesses zu schützen. Das Schutzelement 316 kann auch verwendet werden, um Kurzschlüsse zwischen dem Metallgatestapel 308 und den leitfähigen Kontakten zu verhindern, die später gebildet werden.
  • Das Schutzelement 316 kann aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, einem oder mehr anderen geeigneten Materialien, oder einer Kombination daraus gebildet sein oder daraus bestehen. In einigen Ausführungsformen wird der Metallgatestapel 308 vor der Bildung des Schutzelements 316 zurückgeätzt. Ein oder mehrere Ätzprozesse können verwendet werden, um einen oberen Abschnitt des Metallgatestapels 308 zu entfernen. Als Ergebnis davon wird ein Ausschnitt, der durch Abstandselemente 302 umgeben ist, an dem verbleibenden Abschnitt des Metallgatestapels 308 gebildet. Danach wird eine Schutzmaterialschicht über der Dielektrikumschicht 304 abgeschieden, um den Ausschnitt zu füllen. Dann wird ein Planarisierungsprozess verwendet, um den Abschnitt der Schutzmaterialschicht außerhalb des Ausschnitts zu entfernen. Als Ergebnis davon bildet der verbleibende Abschnitt der Schutzmaterialschicht in dem Ausschnitt das Schutzelement 316.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen anderen Ausführungsformen wird der Metallgatestapel 308 nicht zurückgeätzt. Ein strukturiertes Schutzelement wird an dem Metallgatestapel 308 gebildet, um Schutz bereitzustellen. In diesen Fällen kann eine Schnittstelle zwischen dem Schutzelement 316 und dem Metallgatestapel 308 im Wesentlichen koplanar mit oder höher als die obere Fläche der Dielektrikumschicht 304 sein.
  • Wie in 3H und 5E gezeigt, wird nach einigen Ausführungsformen eine Dielektrikumschicht 318 über der Dielektrikumschicht 304, den Abstandhalterelementen 302, dem Metallgatestapel 308 und dem Schutzelement 316 abgeschieden. Das Bildungsverfahren und -material der Dielektrikumschicht 318 kann dasselbe oder ähnlich wie die der Dielektrikumschicht 304 sein.
  • Danach werden nach einigen Ausführungsformen leitfähige Kontakte gebildet, um elektrische Verbindungen mit den epitaktischen Strukturen 204A1, 204A2, 204B1 und 204B2 bereitzustellen. In einigen Ausführungsformen werden Kontaktöffnungen in den Dielektrikumschichten 304 und 318 gebildet. Die Kontaktöffnungen legen die epitaktischen Strukturen 204A1, 204A2, 204B1 und 204B2 offen. Die Kontaktöffnungen können unter Verwendung eines Photolithographieprozesses und eines Ätzprozesses gebildet werden.
  • Jede der Kontaktöffnungen weist einen oberen Abschnitt in der Dielektrikumschicht 318 und einen unteren Abschnitt in der Dielektrikumschicht 304 auf. Der obere Abschnitt der Kontaktöffnung 320 kann ein grabenähnliches Profil aufweisen. Der untere Abschnitt der Kontaktöffnung kann ein lochähnliches Profil aufweisen. Das Profil des oberen Abschnitts kann unter Verwendung des Photolithographieprozesses definiert werden. Das Profil des unteren Abschnitts kann automatisch definiert sein, da es unter Verwendung einer selbstausgerichteten Weise gebildet wird. Die Metallgatestapel in der Nähe können als Ätzmaskenelemente verwendet werden, um den unteren Abschnitt der Kontaktöffnungen zu definieren.
  • Danach wird nach einigen Ausführungsformen eine leitfähige Materialschicht über der Dielektrikumschicht 318 abgeschieden, um die Kontaktöffnungen zu füllen. Die leitfähige Materialschicht kann aus Wolfram, Kobalt, Titan, Platin, Gold, Kupfer, Aluminium, einem oder mehr anderen geeigneten Materialien oder einer Kombination daraus bestehen oder diese umfassen. Die leitfähige Materialschicht kann unter Verwendung eines ALD-Prozesses, eines CVD-Prozesses, eines PVD-Prozesses, eines Elektroplattierungsprozesses, eines oder mehr anderer anwendbarer Prozesse oder einer Kombination daraus abgeschieden werden.
  • Danach wird nach einigen Ausführungsformen ein Planarisierungsprozess verwendet, um die leitfähige Materialschicht außerhalb der Kontaktöffnungen zu entfernen. Aufgrund dessen bilden die verbleibenden Abschnitte der leitfähigen Materialschicht in den Kontaktöffnungen nach einigen Ausführungsformen leitfähige Kontakte 320A, 320B, 520A und 520B wie in 3I und 5F gezeigt. Der oben genannte Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen Trockenpoliturprozess, einen oder mehrere anwendbare Prozesse oder eine Kombination daraus umfassen.
  • Wie in 3I gezeigt, sind die leitfähigen Kontakte 320A und 320B elektrisch mit den epitaktischen Strukturen 204A1 bzw. 204A2, verbunden. Der leitfähige Kontakt 320A weist einen oberen Abschnitt 324A in der Dielektrikumschicht 318 und einen unteren Abschnitt 324A in der Dielektrikumschicht 304 auf. Der leitfähige Kontakt 320B weist einen oberen Abschnitt 324B in der Dielektrikumschicht 318 und einen unteren Abschnitt 322B in der Dielektrikumschicht 304 auf.
  • Wie in 5F gezeigt, sind die leitfähigen Kontakte 520A und 520B elektrisch mit den epitaktischen Strukturen 204B1 bzw. 204B2, verbunden. Der leitfähige Kontakt 520A weist einen oberen Abschnitt 524A in der Dielektrikumschicht 318 und einen unteren Abschnitt 522A in der Dielektrikumschicht 304 auf. Der leitfähige Kontakt 520B weist einen oberen Abschnitt 524B in der Dielektrikumschicht 318 und einen unteren Abschnitt 522B in der Dielektrikumschicht 304 auf.
  • 6 ist eine Draufsicht einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen. In einigen Ausführungsformen zeigt 6 die obere Layoutansicht der in 3I und 5F illustrierten Struktur.
  • In einigen Ausführungsformen erstreckt sich der obere Abschnitt 324A des leitfähigen Kontakts 320A über die Source/Drain-Struktur 204A1 darunter, wie in 6 gezeigt. Der obere Abschnitt 324A des leitfähigen Kontakts 320A ist elektrisch mit der Source/Drain-Struktur 204A1 darunter durch den unteren Abschnitt 322A des leitfähigen Kontakts 320A verbunden, wie in 3I gezeigt. Der obere Abschnitt 324A kann ein linienähnliches Profil aufweisen und der untere Abschnitt 322A kann ein stopfenähnliches Profil aufweisen. In einigen Ausführungsformen erstreckt sich der leitfähige Kontakt 320A über keine Source/Drain-Struktur außer der Source/Drain-Struktur 204A1 darunter. Das heißt, der leitfähige Kontakt 320A erstreckt sich über die Source/Drain-Struktur 204A1 und über keine anderen Source/Drain-Strukturen.
  • Ähnlich erstreckt sich der obere Abschnitt 324B des leitfähigen Kontakts 320B über die Source/Drain-Struktur 204A2 darunter, wie in 6 gezeigt. Der obere Abschnitt 324B des leitfähigen Kontakts 320B ist elektrisch mit der Source/Drain-Struktur 204A2 darunter durch den unteren Abschnitt 322B des leitfähigen Kontakts 320B verbunden. In einigen Ausführungsformen erstreckt sich der leitfähige Kontakt 320B über keine Source/Drain-Struktur außer über eine Source/Drain-Struktur 204A2 darunter. Das heißt, der leitfähige Kontakt 320B erstreckt sich über die Source/Drain-Struktur 204A2 und über keine anderen Source/Drain-Strukturen.
  • In einigen Ausführungsformen erstreckt sich der obere Abschnitt 524A des leitfähigen Kontakts 520A über die Source/Drain-Struktur 204B1 darunter, wie in 6 gezeigt. Der obere Abschnitt 524A des leitfähigen Kontakts 520A ist elektrisch mit der Source/Drain-Struktur 204B1 darunter durch den unteren Abschnitt 522A des leitfähigen Kontakts 520A verbunden, wie in 5F gezeigt. Der obere Abschnitt 524A kann ein linienähnliches Profil aufweisen und der untere Abschnitt 522A kann ein stopfenähnliches Profil aufweisen. In einigen Ausführungsformen erstreckt sich der leitfähige Kontakt 520A über keine Source/Drain-Struktur außer der Source/Drain-Struktur 204B1 darunter. Das heißt, der leitfähige Kontakt 520A erstreckt sich über die Source/Drain-Struktur 204B1 und über keine anderen Source/Drain-Strukturen.
  • Ähnlich erstreckt sich der obere Abschnitt 524B des leitfähigen Kontakts 520B über die Source/Drain-Struktur 204B2 darunter, wie in 6 gezeigt. Der obere Abschnitt 524A des leitfähigen Kontakts 520A ist elektrisch mit der Source/Drain-Struktur 204B2 darunter durch den unteren Abschnitt 522A des leitfähigen Kontakts 520A verbunden, wie in 5F gezeigt. In einigen Ausführungsformen erstreckt sich der leitfähige Kontakt 520A über keine Source/Drain-Struktur außer der Source/Drain-Struktur 204B2 darunter. Das heißt, der leitfähige Kontakt 520B erstreckt sich über die Source/Drain-Struktur 204B2 und über keine anderen Source/Drain-Strukturen.
  • In einigen Ausführungsformen ist jeder der leitfähigen Kontakte 320A, 320B, 520A und 520B entworfen, sich über nur eine der Source/Drain-Strukturen (oder Halbleiterfinnen) zu erstrecken. Jeder der leitfähigen Kontakte 320A, 320B, 520A und 520B muss sich nicht über einen großen Abstand erstrecken, um mehrere Source/Drain-Strukturen (oder Halbleiterfinnen) abzudecken. Der Widerstand jedes der leitfähigen Kontakte 320A, 320B, 520A und 520B kann weiter verringert werden. Aufgrund dessen wird der allgemeine Widerstand der Halbleitervorrichtungsstruktur verringert. Die Leistung und Zuverlässigkeit der Halbleitervorrichtungsstruktur werden verbessert.
  • In einigen Ausführungsformen dienen die Elemente, die in 6 illustriert sind, als eine CMOS-Vorrichtung, die eine PMOS-Vorrichtung und eine NMOS-Vorrichtung umfasst. In einigen Ausführungsformen ist die epitaktische Struktur 204A2 der PMOS-Vorrichtung elektrisch mit der epitaktischen Struktur 204B1 der NMOS-Vorrichtung verbunden. In einigen Ausführungsformen ist der leitfähige Kontakt 320B elektrisch mit dem leitfähigen Kontakt 520A durch eine elektrische Verbindung 602 verbunden. Die elektrische Verbindung 602 kann unter Verwendung einer Verbindungsstruktur erreicht werden, die ein oder mehr leitfähige Durchkontaktierungen und leitfähige Leitungen umfasst. Beispielsweise können andere Elemente, einschließlich Dielektrikumschichten, leitfähiger Durchkontaktierungen und leitfähiger Leitungen gebildet werden, um die elektrische Verbindung 602 aufzubauen.
  • Ähnlich wie der Gatestapel 122 erstreckt sich der Metallgatestapel 308 nach einigen Ausführungsformen über die Halbleiterfinnen 112A und 112B, um die Regionen R1 und R2 abzudecken, wie in 6 gezeigt ist. In einigen Ausführungsformen sind die Regionen R1 und R2 Kanalregionen einer PMOS-Vorrichtung bzw. einer NMOS-Vorrichtung. In einigen anderen Ausführungsformen sind Abschnitte der Regionen R1 und R2 Kanalregionen einer PMOS-Vorrichtung bzw. einer NMOS-Vorrichtung. Die Region R2 ist breiter als die Region R1 . Der Metallgatestapel 308 wird verwendet, um die Kanalregionen zu steuern.
  • In einigen Ausführungsformen weist der Metallgatestapel 308 mit abnehmender Breite der Regionen R1 und R2 eine bessere Kontrolle der Kanalregionen R1 und R2 auf. Probleme durch den Kurzkanaleffekt können verringert oder vermieden werden. In einigen Fällen kann jedoch, wenn die Breiten der Regionen R1 und R2 zu klein sind, die Trägermobilität der Kanalregionen verringert werden. Wenn beispielsweise in einigen Fällen die Region R2 schmaler ist als etwa 6 nm, könnte die Trägermobilität der Kanalregion (wie etwa Region R2) wesentlich verringert werden. In einigen Fällen kann, selbst wenn die Region R1 in einigem Bereich von etwa 4 nm bis etwa 6 nm liegt, die Trägermobilität der Kanalregion (wie etwa Region R1 ) wesentlich verringert werden. Daher ist in einigen Ausführungsformen die Region R1 vorgesehen, schmaler zu sein als die Region R1 , um den Kurzkanaleffekt zu verringern und die Trägermobilität relativ hoch zu halten.
  • In einigen Ausführungsformen liegt die Breite WA in einem Bereich von etwa 4 nm bis etwa 6 nm. In einigen Ausführungsformen liegt die Breite WB in einem Bereich von etwa 6 nm bis etwa 7 nm. In einigen Ausführungsformen liegt eine Breitendifferenz zwischen den Breiten WB und WA (WB-WA ) in einem Bereich von etwa 0,5 nm bis etwa 3 nm. In einigen Ausführungsformen liegt das Breitenverhältnis (WB /WA ) der Breite WB zur Breite WA in einem Bereich von etwa 1,05 bis etwa 2. In einigen anderen Ausführungsformen liegt das Breitenverhältnis (WB /WA ) in einem Bereich von etwa 1,1 bis etwa 1,3. In einigen Fällen kann, wenn das Breitenverhältnis (WB /WA ) kleiner als etwa 1,05 ist, die Region R1 zu breit sein, was einen Kurzkanaleffekt in der Region R1 auslöst, der die Leistung der Halbleitervorrichtungsstruktur beeinträchtigt. In einigen anderen Fällen kann, wenn das Breitenverhältnis (WB /WA ) größer als etwa 2 ist, die Region R1 zu schmal sein und die Trägermobilität in der Region R1 kann wesentlich verringert sein, was die Leistung der Halbleitervorrichtungsstruktur beeinträchtigt.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. Wie oben erwähnt, werden in einigen anderen Ausführungsformen die Halbleiterfinnen 112A und 112B getrennt unter Verwendung unterschiedlicher Ätzprozesse gebildet. 7A bis 7D sind Querschnittsansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtungsstruktur nach einigen Ausführungsformen.
  • In einigen Ausführungsformen wird eine Struktur, die gleich oder ähnlich wie die in 1D gezeigte Struktur ist, bereitgestellt oder empfangen. Danach werden ein Photolithographieprozess und ein Ätzprozess verwendet, um die Halbleitermaterialien 104 und 108 zu strukturieren. Infolgedessen werden die Halbleiterfinnen 112A und 112B gebildet. Die Halbleiterfinne 112A weist eine Breite WA auf und die Halbleiterfinne 112B weist die Breite WB auf. In einigen Ausführungsformen ist die breite WA im Wesentlichen gleich wie die Breite WB .
  • Wie in 7B gezeigt, wird nach einigen Ausführungsformen ein Maskenelement 702 über dem Halbleitersubstrat 100 gebildet, um die Halbleiterfinne 112B abzudecken. Das Maskenelement 702 weist eine Öffnung auf, die die Halbleiterfinne 112A' offenlegt.
  • Wie in 7C gezeigt, wird nach einigen Ausführungsformen ein anderer Ätzprozess verwendet, um die Halbleiterfinne 112A' teilweise zu entfernen. Als Ergebnis davon wird die Halbleiterfinne 112A mit der Breite WA , die kleiner ist als die Breite WA ', gebildet. Die Halbleiterfinne 112B ist daher breiter als die Halbleiterfinne 112A. Danach wird das Maskenelement 702 nach einigen Ausführungsformen entfernt, wie in 7D gezeigt. In diesen Fällen werden die Halbleiterfinnen 112A und 112B, die unterschiedliche Breiten aufweisen, getrennt unter Verwendung verschiedener Ätzprozesse gebildet.
  • Ausführungsformen der Offenbarung bilden eine Halbleitervorrichtungsstruktur, einschließlich einer PMOS-Vorrichtung und einer NMOS-Vorrichtung. Die PMOS-Vorrichtung und die NMOS-Vorrichtung teilen denselben Gatestapel. Jede der PMOS-Vorrichtung und der NMOS-Vorrichtung umfasst nur eine Halbleiterfinne. Daher muss sich eine leitfähige Struktur (wie etwa ein leitfähiger Kontakt), der elektrisch mit der Source/Drain-Struktur verbunden ist, die auf der Halbleiterfinne gebildet ist, nicht unbedingt über mehrere Finnen erstrecken. Die Länge der leitfähigen Struktur ist daher relativ kurz und weist einen geringeren Widerstand auf. Die Kanalregionen der PMOS-Vorrichtung und der NMOS-Vorrichtung bestehen aus unterschiedlichen Materialien. Beispielweise besteht die Kanalregion der PMOS-Vorrichtung aus oder umfasst Siliziumgermanium, und die Kanalregion der NMOS-Vorrichtung besteht aus Silizium. Die Leistung der PMOS-Vorrichtung wird verbessert. Die Kanalregion der PMOS-Vorrichtung ist vorgesehen, schmaler zu sein als die Kanalregion der NMOS-Vorrichtung. Der Kurzkanaleffekt in der Kanalregion der PMOS-Vorrichtung kann verringert sein, während die Trägermobilität in der Kanalregion der PMOS-Vorrichtung noch hoch sein kann. Die Qualität und Zuverlässigkeit der Halbleitervorrichtungsstruktur werden wesentlich verbessert.
  • Nach einigen Ausführungsformen ist ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur bereitgestellt. Das Verfahren umfasst das Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne über einem Halbleitersubstrat. Die zweite Halbleiterfinne ist breiter als die erste Halbleiterfinne. Das Verfahren umfasst auch das Bilden eines Gatestapels über dem Halbleitersubstrat, und der Gatestapel erstreckt sich über die erste Halbleiterfinne und die zweite Halbleiterfinne. Das Verfahren umfasst ferner das Bilden einer ersten Source/Drain-Struktur an der ersten Halbleiterfinne, und die erste Source/Drain-Struktur ist p-dotiert. Weiterhin umfasst das Verfahren das Bilden einer zweiten Source/Drain-Struktur an der zweiten Halbleiterfinne, und die zweite Source/Drain-Struktur ist n-dotiert.
  • Nach einigen Ausführungsformen ist ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur bereitgestellt. Das Verfahren umfasst das Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne über einem Halbleitersubstrat. Die erste Halbleiterfinne und die zweite Halbleiterfinne bestehen aus unterschiedlichen Materialien. Das Verfahren umfasst auch das Bilden eines Gatestapels über dem Halbleitersubstrat. Der Gatestapel erstreckt sich über die erste Halbleiterfinne und die zweite Halbleiterfinne und keine anderen Halbleiterfinnen. Das Verfahren umfasst ferner das Bilden einer ersten Source/Drain-Struktur an der ersten Halbleiterfinne, und die erste Source/Drain-Struktur ist p-dotiert. Weiterhin umfasst das Verfahren das Bilden einer zweiten Source/Drain-Struktur an der zweiten Halbleiterfinne, und die zweite Source/Drain-Struktur ist n-dotiert.
  • Nach einigen Ausführungsformen ist eine Halbleitervorrichtungsstruktur bereitgestellt. die Halbleitervorrichtungsstruktur umfasst ein Halbleitersubstrat. Die Halbleitervorrichtungsstruktur umfasst auch eine erste Halbleiterfinne und eine zweite Halbleiterfinne über dem Halbleitersubstrat. Die Halbleitervorrichtungsstruktur umfasst ferner einen Gatestapel über dem Halbleitersubstrat. Der Gatestapel erstreckt sich über die erste Halbleiterfinne und die zweite Halbleiterfinne, um eine erste Region der ersten Halbleiterfinne und eine zweite Region der zweiten Halbleiterfinne abzudecken. Die zweite Region ist breiter als die erste Region. Weiterhin umfasst die Halbleitervorrichtungsstruktur eine erste Source/Drain-Struktur an der ersten Halbleiterfinne und angrenzend an die erste Region und die erste Source/Drain-Struktur ist p-dotiert. Die Halbleitervorrichtungsstruktur umfasst auch eine zweite Source/Drain-Struktur an der zweiten Halbleiterfinne und angrenzend an die zweite Region, und die zweite Source/Drain-Struktur ist n-dotiert.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleuten sollte bekannt sein, dass sie die vorliegende Offenbarung leicht als Grundlage für den Entwurf oder die Modifizierung anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/738098 [0001]

Claims (20)

  1. Verfahren, umfassend: Bilden einer Siliziumfinne, die ein Dotiermittel des ersten Typs umfasst, und einer Siliziumgermaniumfinne, die ein Dotiermittel des zweiten Typs über einem Substrat umfasst, wobei das Dotiermittel des zweiten Typs dem Dotiermittel des ersten Typs gegenüber liegt, und wobei ferner eine Breite der Siliziumfinne größer als eine Breite der Siliziumgermaniumfinne ist; Bilden eines Gatestapels über dem Substrat, wobei sich der Gatestapel über eine Kanalregion der Siliziumfinne und eine Kanalregion der Siliziumgermaniumfinne erstreckt; Bilden einer ersten Source/Drain-Struktur über Source/Drain-Regionen der Siliziumfinne, wobei die erste Source/Drain-Struktur das Dotiermittel des zweiten Typs umfasst; und Bilden einer zweiten Source/Drain-Struktur über Source/Drain-Regionen der Germaniumfinne, wobei die zweite Source/Drain-Struktur das Dotiermittel des ersten Typs umfasst.
  2. Verfahren nach Anspruch 1, wobei der Gatestapel gebildet wird, sodass er sich über die Siliziumfinne und die Siliziumgermaniumfinne und keine andere Halbleiterfinne erstreckt.
  3. Verfahren nach Anspruch 1 oder 2, wobei eine Differenz zwischen der Breite der Siliziumfinne und der Breite der Siliziumgermaniumfinne größer als oder gleich etwa 0,5 nm ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Siliziumfinne und der Siliziumgermaniumfinne über dem Substrat umfasst: epitaktisches Aufbauen von Silizium über einer ersten Region des Substrats; epitaktisches Aufbauen von Siliziumgermanium über einer zweiten Region des Substrats; teilweises Entfernen des Siliziums, sodass ein verbleibender Abschnitt des Siliziums die Siliziumfinne bildet; und teilweises Entfernen des Siliziumgermaniums, sodass ein verbleibender Abschnitt des Siliziumgermaniums die Siliziumgermaniumfinne bildet.
  5. Verfahren nach Anspruch 4, ferner umfassend das Ausführen eines Planarisierungsprozesses auf dem Siliziumgermanium und dem Silizium vor dem teilweisen Entfernen des Siliziums und dem teilweisen Entfernen des Siliziumgermaniums.
  6. Verfahren nach Anspruch 4 oder 5, ferner umfassend: Abscheiden einer Dielektrikumschicht über dem Substrat, wobei die Dielektrikumschicht die Siliziumfinne und die Siliziumgermaniumfinne umgibt; und Zurückätzen der Dielektrikumschicht zum Bilden eines Isolierungsmerkmals, das einen unteren Abschnitt der Siliziumfinne und einen unteren Abschnitt der Siliziumgermaniumfinne umgibt, wobei der Gatestapel nach dem Isolierungsmerkmal gebildet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche 4 bis 6, wobei das Siliziumgermanium epitaktisch gewachsen ist, sodass es eine atomare Konzentration von Germanium von mehr oder gleich etwa 10 % aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche 4 bis 7, wobei das teilweise Entfernen des Siliziums und das teilweise Entfernen des Siliziumgermaniums das gleichzeitige Ätzen des Siliziums und des Siliziumgermaniums umfasst, wobei das Ätzen ein Ätzmittel umfasst, das das Siliziumgermanium schneller ätzt als das Silizium.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei: das Bilden der ersten Source/Drain-Struktur über Source/Drain Regionen der Siliziumfinne umfasst: das Ätzen der Siliziumfinne zum Bilden von Ausschnitten in den Source/Drain-Regionen der Siliziumfinne, und den epitaktischen Aufbau einer ersten epitaktischen Struktur über den Ausschnitten in den Source/Drain-Regionen der Siliziumfinne, wobei die erste epitaktische Struktur während des epitaktischen Aufbaus mit dem Dotiermittel des zweiten Typs dotiert ist; und das Bilden der zweiten Source/Drain-Struktur über Source/Drain Regionen der Siliziumgermaniumfinne umfasst: das Ätzen der Siliziumgermaniumfinne zum Bilden von Ausschnitten in den Source/Drain-Regionen der Siliziumfinne, und den epitaktischen Aufbau einer zweiten epitaktischen Struktur über den Ausschnitten in den Source/Drain-Regionen der Siliziumgermaniumfinne, wobei die zweite epitaktische Struktur während des epitaktischen Aufbaus mit dem Dotiermittel des ersten Typs dotiert ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Breite der Siliziumfinne etwa 6 nm bis etwa 7 nm beträgt und die Breite der Siliziumgermaniumfinne etwa 4 nm bis etwa 6 nm beträgt.
  11. Verfahren, umfassend: Bilden einer ersten Halbleiterfinne eines Einfinnen-p-FinFET und einer zweiten Halbleiterfinne eines Einfinnen-n-FinFET über einem Halbleitersubstrat, wobei die erste Halbleiterfinne und die zweite Halbleiterfinne aus unterschiedlichen Materialien bestehen, und wobei ferner eine Breite der ersten Halbleiterfinne größer als eine Breite der zweiten Halbleiterfinne ist; Bilden eines Gatestapels der Einzelfinnen-n-Typ-FinFET und der Einzelfinnen-p-FinFET über dem Halbleitersubstrat, wobei sich der Gatestapel über einen Kanalabschnitt der ersten Halbleiterfinne und einen Kanalabschnitt der zweiten Halbleiterfinne erstreckt; Bilden erster epitaktischer Source/Drain-Merkmale über Source/Drain Abschnitten der ersten Halbleiterfinne, sodass der Gatestapel zwischen die ersten epitaktischen Source/Drain-Merkmale geschaltet ist; und Bilden zweiter epitaktischer Source/Drain-Merkmale über Source/Drain Abschnitten der zweiten Halbleiterfinne, sodass der Gatestapel zwischen die zweiten epitaktischen Source/Drain-Merkmale geschaltet ist.
  12. Verfahren aus Anspruch 11, ferner umfassend: Bilden einer Dielektrikumschicht über dem Halbleitersubstrat vor dem Bilden des Gatestapels; und Zurückätzen der Dielektrikumschicht zum Bilden eines Isolierungsmerkmals, das zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Bilden der ersten Halbleiterfinne des Einzelfinnen-n-FinFET und der zweiten Halbleiterfinne des Einzelfinnen-p-FinFET umfasst: Bilden einer Siliziumschicht über einer ersten Region und einer zweiten Region des Halbleitersubstrats, wobei die erste Region dem Einzelfinnen-n-FinFET entspricht und die zweite Region dem Einzelfinnen-p-FinFET entspricht; Entfernen der Siliziumschicht von über der zweiten Region des Halbleitersubstrats; Bilden einer Siliziumgermaniumschicht über der zweiten Region des Halbleitersubstrats; und Strukturieren der Siliziumschicht und der Siliziumgermaniumschicht, sodass die erste Halbleiterfinne Silizium umfasst und die zweite Halbleiterfinne Siliziumgermanium umfasst.
  14. Verfahren nach Anspruch 13, wobei das Strukturen der Siliziumschicht und der Siliziumgermaniumschicht das Durchführen eines Ätzprozesses umfasst, der konfiguriert ist, Siliziumgermanium schneller zu ätzen als das Silizium.
  15. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 14, wobei: das Bilden der ersten epitaktischen Source/Drain-Merkmale über den Source/Drain Abschnitten der ersten Halbleiterfinne das Ausschneiden der ersten Halbleiterfinne nach dem Bilden des Gatestapels und den epitaktischen Aufbau der ersten epitaktischen Schicht von der ausgeschnittenen ersten Halbleiterfinne umfasst; und das Bilden der zweiten epitaktischen Source/Drain-Merkmale über den Source/Drain Abschnitten der zweiten Halbleiterfinne das Ausschneiden der zweiten Halbleiterfinne nach dem Bilden des Gatestapels und den epitaktischen Aufbau der zweiten epitaktischen Schicht von der ausgeschnittenen zweiten Halbleiterfinne umfasst.
  16. Halbleitervorrichtungsstruktur, umfassend: ein Halbleitersubstrat; eine Siliziumfinne eines Einzelfinnen-n-FinFET, der über dem Halbleitersubstrat angeordnet ist, und einer Siliziumgermaniumfinne eines Einzelfinnen-p-FinFET, der über dem Halbleitersubstrat angeordnet ist, wobei eine Breite der Siliziumfinne größer ist als eine Breite der Siliziumgermaniumfinne; einen Gatestapel, der über einer Kanalregion einer Siliziumfinne und einer Kanalregion der Siliziumgermaniumfinne angeordnet ist; eine erste Source-/Drain-Epitaxiestruktur, die über Source/Drain-Regionen an der Siliziumfinne angeordnet ist; und eine zweite Source/Drain-Epitaxiestruktur, die über Source/Drain Regionen der Siliziumgermaniumfinne angeordnet ist.
  17. Halbleitervorrichtungsstruktur nach Anspruch 16, wobei die Breite der Siliziumfinne mindestens um 0,5 nm größer ist als die Breite der Siliziumgermaniumfinne.
  18. Halbleitervorrichtungsstruktur nach Anspruch 16 oder 17, wobei eine atomare Konzentration von Germanium in der Kanalregion der Siliziumgermaniumfinne etwa 10 % bis etwa 40 % beträgt.
  19. Halbleitervorrichtungsstruktur nach Anspruch 16, wobei die Breite der Siliziumfinne etwa 6 nm bis etwa 7 nm beträgt und die Breite der Siliziumgermaniumfinne etwa 4 nm bis etwa 6 nm beträgt.
  20. Halbleitervorrichtungsstruktur nach Anspruch 16, wobei die Kanalregion der Siliziumfinne p-Dotiermittel umfasst, die Kanalregion der Siliziumgermaniumfinne n-Dotiermittel umfasst, die erste epitaktische Source/Drain-Struktur n-Dotiermittel umfasst und die zweite epitaktische Source/Drain-Struktur p-Dotiermittel umfasst.
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