CN110970365B - 半导体器件结构以及形成方法 - Google Patents

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Abstract

提供了一种半导体器件结构和形成方法。该方法包括：在半导体衬底上方形成第一半导体鳍和第二半导体鳍。第二半导体鳍比第一半导体鳍宽。该方法还包括：在半导体衬底上方形成栅极堆叠，栅极堆叠延伸跨越第一半导体鳍和第二半导体鳍。该方法还包括：在第一半导体鳍上方形成第一源极/漏极结构，第一源极/漏极结构是p型掺杂的。另外，该方法包括：在第二半导体鳍上形成第二源极/漏极结构，第二源极/漏极结构是n型掺杂的。

Description

半导体器件结构以及形成方法
技术领域
本发明的实施例涉及半导体器件结构以及形成方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步已经产生了几代IC。每一代都有比上一代具有更小、更复杂的电路。
在IC演变的过程中，功能密度(即，每芯片区域的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供益处。
然而，这些进步增加了处理和制造IC的复杂性。由于部件尺寸继续减小，制造工艺继续变得更难以执行。因此，在越来越小的尺寸处形成可靠的半导体器件是一项挑战。
发明内容
本发明的实施例提供了一种形成半导体器件结构的方法，包括：在衬底上方形成包括第一类型掺杂剂的硅鳍和包括第二类型掺杂剂的硅锗鳍，其中，第二类型掺杂剂与第一类型掺杂剂相反，并且其中硅鳍的宽度大于硅锗鳍的宽度；在衬底上方形成栅极堆叠，其中，栅极堆叠延伸跨越硅鳍的沟道区域和硅锗鳍的沟道区域；在硅鳍的源极/漏极区域上方形成第一源极/漏极结构，其中，第一源极/漏极结构包括第二类型掺杂剂；以及在硅锗鳍的源极/漏极区域上方形成第二源极/漏极结构，其中，第二源极/漏极结构包括第一类型掺杂剂。
本发明的另一实施例提供了一种形成半导体器件结构的方法，包括：在半导体衬底上方形成单鳍p型FinFET的第一半导体鳍和单鳍n型FinFET的第二半导体鳍，其中，第一半导体鳍和第二半导体鳍由不同的材料制成，并且其中，第一半导体鳍的宽度大于第二半导体鳍的宽度；在半导体衬底上方形成单鳍n型FinFET和单鳍p型FinFET的栅极堆叠，其中，栅极堆叠延伸跨越第一半导体鳍的沟道部分和第二半导体鳍的沟道部分；在第一半导体鳍的源极/漏极部分上方形成第一外延源极/漏极部件，使得栅极堆叠插入第一外延源极/漏极部件；以及在第二半导体鳍的源极/漏极部分上方形成第二外延源极/漏极部件，使得栅极堆叠插入第二外延源极/漏极部件。
本发明的又一实施例提供了一种半导体器件结构，包括：半导体衬底；单鳍n型FinFET的硅鳍和单鳍p型FinFET的硅锗鳍，设置在半导体衬底上方，其中，硅鳍的宽度大于硅锗鳍的宽度；栅极堆叠，设置在硅鳍的沟道区域和硅锗鳍的沟道区域上方；第一外延源极/漏极结构，设置在硅鳍的源极/漏极区域上方；以及第二外延源极/漏极结构，设置在硅锗鳍的源极/漏极区域上方。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图2是根据一些实施例的半导体器件结构的立体图。
图3A至图3I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图4A至图4F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图5A至图5F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图6是根据一些实施例的半导体器件结构的顶视布局图。
图7A至图7D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
具体实施方式
以下公开提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
描述了本公开的一些实施例。可以在这些实施例中描述的阶段之前、期间和/或之后提供额外的操作。对于不同的实施例，可以替代或排除所描述的一些阶段。可以添加额外的部件到半导体器件结构中。对于不同的实施例，可以替代或排除下面描述的一些部件。尽管以特定顺序执行的操作讨论了一些实施例，但是可以以另一逻辑顺序执行这些操作。
公开的实施例可以涉及具有鳍的FinFET结构。可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺允许创建具有更小间距的图案，例如比使用单个直接光刻工艺可获得的间距更小。例如，在一些实施例中，在衬底上方形成并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层的侧面形成间隔件。然后去除牺牲层，然后剩余的间隔件可以用来图案化鳍。然而，可以使用一个或多个其他适用的工艺来形成鳍。
图1A至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图2是根据一些实施例的半导体器件结构的立体图。在一些实施例中，图1A至图1I是沿图2中的线I-I截取的用于形成图2中所示结构的工艺的各个阶段的截面图。
如图1A所示，接收或提供半导体衬底100。在一些实施例中，半导体衬底100是体半导体衬底，诸如半导体晶圆。例如，半导体衬底100包括硅或诸如锗的其他元素半导体材料。半导体衬底100可以是未掺杂的或掺杂的(例如，p型、n型或其组合)。在一些实施例中，半导体衬底100包括在介电层上外延生长的半导体层。外延生长的半导体层可以由硅锗、硅、锗、一种或多种其他合适的材料或其组合制成。
在一些其他实施例中，半导体衬底100包括化合物半导体。例如，化合物半导体包括一种或多种具有由分子式AlX1GaX2InX3AsY1PY2NY3SbY4所定义的成分的III-V族化合物半导体，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相对比例。它们中的每一个都大于或等于零，并且相加在一起它们等于1。化合物半导体可以包括碳化硅、砷化镓、砷化铟、磷化铟、一种或多种其他合适的化合物半导体或其组合。也可以使用包括II-VI化合物半导体的其他合适的衬底。
在一些实施例中，半导体衬底100是绝缘体上半导体(SOI)衬底的有源层。可以使用注氧隔离(SIMOX)工艺、晶圆键合工艺、另一种适用的方法或其组合来制造SOI衬底。在一些其他实施例中，半导体衬底100包括多层结构。例如，半导体衬底100包括形成在体硅层上的硅-锗层。
在一些实施例中，半导体衬底100的一部分掺杂有掺杂剂以形成阱区。可以使用多个离子注入工艺来形成阱区。如图1A所示，使用多个离子注入工艺形成阱区102A和102B。在一些实施例中，阱区102A是N阱区，阱区102B是P阱区。
如图1B所示，根据一些实施例，在半导体衬底100上方形成半导体材料104。在一些实施例中，半导体材料104由硅等制成或包括硅等。在一些实施例中，在半导体衬底上方外延生长半导体材料104。在一些实施例中，半导体材料104是p型掺杂的。半导体材料104可以用于形成NMOS器件的鳍沟道。
如图1C所示，根据一些实施例，在半导体材料104上方形成图案化的掩模元件106以辅助半导体材料104的后续图案化工艺。图案化的掩模元件可由氧化物材料、氮化物材料、光致抗蚀剂材料、一种或多种其他合适的材料或其组合制成或包括氧化物材料、氮化物材料、光致抗蚀剂材料、一种或多种其他合适的材料或其组合。之后，使用一个或多个蚀刻工艺来去除未被掩模元件106保护的半导体材料104。结果，图案化半导体材料104。暴露半导体衬底100的一部分(诸如阱区102A)。之后，可以去除掩模元件106。
如图1D所示，根据一些实施例，在阱区102A上方形成半导体材料108。半导体材料108和半导体材料104由不同的材料制成。在一些实施例中，半导体材料108由硅锗、锗等制成或包括硅锗、锗等。在一些实施例中，在阱区102A上外延生长半导体材料108。在一些实施例中，半导体材料108是n型掺杂的。半导体材料108可以用于形成PMOS器件的鳍沟道。在一些实施例中，执行化学机械抛光(CMP)工艺以平坦化半导体材料108。在一些实施例中，CMP工艺平坦化半导体材料104。在一些实施例中，CMP工艺平坦化半导体材料108和半导体材料104以形成基本上平坦的顶面。
可以对本公开的实施例进行许多变化和/或修改。在一些其他实施例中，半导体材料108在半导体材料104之前形成。
如图1E所示，根据一些实施例，在半导体材料104和108上方形成衬垫层110和掩模层112。衬垫层110可用于缓冲掩模层112和其下的半导体材料104和108从而产生较小的应力。衬垫层110还可以用作蚀刻掩模层112的蚀刻停止层。
在一些实施例中，衬垫层110由氧化硅、氧化锗、氧化硅锗、一种或多种其他合适的材料或其组合制成或包括氧化硅、氧化锗、氧化硅锗、一种或多种其他合适的材料或其组合。可以使用热工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、一种或多种其他适用的工艺或其组合来形成衬垫层110。
在一些实施例中，掩模层112由氮化硅、氮氧化硅、一种或多种其他合适的材料或其组合制成或包括氮化硅、氮氧化硅、一种或多种其他合适的材料或其组合。可以使用CVD工艺、热氮化工艺、ALD工艺、一种或多种其他适用的工艺或其组合来形成掩模层112。
如图1F所示，根据一些实施例，图案化掩模层112和衬垫层110以形成掩模元件113。可以使用图案化的光致抗蚀剂层来辅助形成掩模元件113。使用一个或多个蚀刻工艺来部分地去除掩模层112和衬垫层110。结果，形成掩模元件113。掩模元件113限定了要转移到其下方的半导体材料104和108的图案。掩模元件113用于限定半导体鳍。每个掩模元件113可以具有宽度W。
之后，如图1F所示，根据一些实施例，利用掩模元件113作为蚀刻掩模来部分地蚀刻半导体材料104和108。可以使用一个或多个蚀刻工艺来部分地去除半导体材料104和108。结果，如图1F所示，形成半导体鳍112A和112B。半导体材料108的剩余部分形成半导体鳍112A。半导体材料104的剩余部分形成半导体鳍112B。
在一些实施例中，半导体鳍112A用于形成PMOS器件，半导体鳍112B用于形成NMOS器件。如图1F所示，半导体鳍112A具有宽度WA，半导体鳍112B具有宽度WB。宽度WA和WB可以分别是半导体鳍112A和112B的顶部的宽度。在一些实施例中，宽度WB大于宽度WA。半导体鳍112B比半导体鳍112A宽。在一些实施例中，半导体鳍112A和112B具有垂直的侧壁。在一些其他实施例中，半导体鳍112A和112B具有倾斜的侧壁。在一些实施例中，半导体鳍112A和112B中的每一个沿着从鳍顶部朝向鳍底部的方向变宽。
在一些实施例中，宽度WA在约4nm至约6nm的范围内。在一些实施例中，宽度WB在约6nm至约7nm的范围内。在一些实施例中，宽度WB与宽度WA的宽度比(WB/WA)在约1.05至约2的范围内。在一些其他实施例中，宽度比(WB/WA)在约1.1至约1.3的范围内。
在一些实施例中，使用相同的蚀刻工艺部分地去除半导体材料108和104以分别形成半导体鳍112A和112B。在一些实施例中，半导体鳍112A和112B是同时形成的。例如，一旦完成上述蚀刻工艺，就形成半导体鳍112A和112B。
然而，可以对本公开的实施例进行各种变化和/或修改。在一些其他实施例中，半导体鳍112A和112B不是同时形成的。在一些实施例中，使用不同的光刻工艺和蚀刻工艺单独地形成半导体鳍112A和112B。
如上所述，半导体材料108和104由不同的材料制成。在用于形成半导体鳍112A和112B的蚀刻工艺中，在蚀刻工艺中使用蚀刻剂。在一些实施例中，蚀刻工艺中使用的蚀刻剂以不同的速率蚀刻半导体材料108和半导体材料104。在一些实施例中，蚀刻剂以比半导体材料104更大的速率蚀刻半导体材料108。因为以比半导体材料104更大的速率蚀刻半导体材料108，所以半导体鳍112A形成为比半导体鳍112B更窄。
如图1G所示，根据一些实施例，在半导体衬底100上方沉积介电材料层114。介电材料层114围绕半导体鳍112A和112B。介电材料层114可以由氧化硅、氮化硅、氮氧化硅、氟化硅酸盐玻璃(FSG)、低K介电材料、一种或多种其他合适的材料或其组合制成或包括氧化硅、氮化硅、氮氧化硅、氟化硅酸盐玻璃(FSG)、低K介电材料、一种或多种其他合适的材料或其组合。可以使用CVD工艺、ALD工艺、PVD工艺、旋涂工艺、一种或多种其他适用的工艺或其组合来沉积介电材料层。
然后使用平坦化工艺来减薄介电材料层114直到暴露掩模元件113。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、干抛光工艺、蚀刻工艺、一种或多种其他适用的工艺或其组合。
如图1H所示，根据一些实施例，去除掩模元件113，并且部分地去除介电材料层114。例如，回蚀刻介电材料层114。结果，介电材料层114的剩余部分形成隔离部件116。隔离部件116围绕半导体鳍112A和112B的下部。
如图1I所示，根据一些实施例，在半导体衬底100上方形成栅极堆叠122以部分地覆盖半导体鳍112A和112B。栅极堆叠122跨越半导体鳍112A和112B延伸。栅极堆叠122包括栅电极120和栅介电层118。在一些实施例中，在隔离部件116和半导体鳍112A和112B上方沉积栅介电材料层和栅电极材料层。之后，图案化栅介电材料层和栅电极材料层以形成包括栅电极120和栅介电层118的栅极堆叠122。在一些实施例中，如图2所示，还通过图案化栅介电材料层和栅电极材料层来形成另一栅极堆叠122'。栅极堆叠122和122'中的每一个跨越半导体鳍112A和112B延伸。
如图2所示，根据一些实施例，栅极堆叠122或122'形成为不跨越除半导体鳍112A和112B以外的半导体鳍延伸。也就是说，栅极堆叠122或122'形成为跨越半导体鳍112A和112B而没有跨越其他半导体鳍延伸。因此，可以进一步减小半导体器件结构的尺寸以占用更小的晶圆面积。半导体器件结构的操作速度可以相应地改善。
栅极堆叠122跨越半导体鳍112A延伸以覆盖半导体鳍112A的区域R1。栅极堆叠122还跨越半导体鳍112B延伸以覆盖半导体鳍112B的区域R2。在一些实施例中，区域R1用作PMOS器件的沟道区域，并且区域R2用作NMOS器件的沟道区域。在一些其他实施例中，区域R1的一部分用作PMOS器件的沟道区域，并且区域R2的一部分用作NMOS器件的沟道区域。
在一些实施例中，上述PMOS器件和NMOS器件一起形成CMOS器件。在一些实施例中，区域R1和R2是由栅极堆叠122覆盖或控制的仅有的两个沟道区域。如图2所示，区域R1具有的宽度WA小于区域R2的宽度WB。区域R1具有长度LA，区域R2具有长度LB。在一些实施例中，长度LA基本上等于长度LB。
在一些实施例中，用于形成栅介电层118的栅介电材料层由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高K)的介电材料、一种或多种其他材料或其组合制成或者包括氧化硅、氮化硅、氮氧化硅、具有高介电常数(高K)的介电材料、一种或多种其他材料或其组合。在一些实施例中，栅介电材料层是随后将被去除的伪栅介电层。伪栅介电材料层例如是氧化硅层。
在一些实施例中，使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理气相沉积(PVD)工艺、一种或多种其他适用的工艺或其组合来沉积栅介电材料层。
在一些实施例中，栅电极材料层由多晶硅、非晶硅、锗、硅锗、一种或多种其他合适的材料或其组合制成或者包括多晶硅、非晶硅、锗、硅锗、一种或多种其他合适的材料或其组合。在一些实施例中，栅电极材料层是伪栅电极层，其由诸如多晶硅的半导体材料制成或包括诸如多晶硅的半导体材料。例如使用CVD工艺或其他适用的工艺来沉积伪栅电极层。
之后，根据一些实施例，执行外延生长工艺和栅极替代工艺以分别形成源极/漏极结构和金属栅极堆叠。图3A至图3I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在一些实施例中，图3A示出了沿线J-J截取的图2中所示结构的截面图。图4A至图4F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在一些实施例中，图4A示出了沿线L-L截取的图2中所示结构的截面图。
如图3A所示，根据一些实施例，间隔件元件302形成在栅极堆叠122的侧壁上方。间隔件元件302可以用于在后续工艺中辅助形成源极和漏极结构(或区域)。在一些实施例中，间隔件元件302由氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、一种或多种其他合适的材料或其组合制成或者包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、一种或多种其他合适的材料或其组合。
在一些实施例中，在半导体衬底100、半导体鳍112A和112B以及栅极堆叠122上方沉积间隔件层。可以使用CVD工艺、ALD工艺、PVD工艺、旋涂工艺、一种或多种其他适用的工艺或其组合来沉积间隔件层。之后，执行诸如各向异性蚀刻工艺的蚀刻工艺以部分地去除间隔件层。结果，栅极堆叠122的侧壁上方的间隔件层的剩余部分形成间隔件元件302。
之后，如图4A所示，根据一些实施例，形成掩模元件402以覆盖半导体鳍112B。掩模元件402还覆盖阱区102B上方的栅极堆叠122的部分。如图4A所示，掩模元件402具有暴露半导体鳍112A的开口。阱区102A上方的栅极堆叠122的部分也被暴露。
如图3B和图4B所示，根据一些实施例，部分地去除半导体鳍112A以形成凹进203。结果，形成凹进的半导体鳍112A'。在一些实施例中，如图4B所示，凹进的半导体鳍112A'凹进到隔离部件116的顶面下方的水平。在一些其他实施例中，凹进的半导体鳍112A'凹进到隔离部件116的顶面上方的水平。在一些实施例中，使用一种或多种蚀刻工艺来形成凹进203。
可以对本公开的实施例进行各种变化和/或修改。在一些其他实施例中，半导体鳍112A不是凹进的。在一些其他实施例中，半导体鳍112A仅被减薄而不凹进到隔离部件116的顶面下方的水平。
如图3C和图4C所示，根据一些实施例，在凹进的半导体鳍112A'上外延生长一种或多种半导体材料。结果，形成外延结构204A1和204A2。外延结构204A1和204A2可以用作源极和漏极结构。外延结构204A1和204A2还可以用作应力源以改善载流子迁移率。
在一些实施例中，外延结构204A1和204A2是p型掺杂的并且用作p型源极/漏极结构。例如，外延结构204A1和204A2可以包括外延生长的硅锗、外延生长的锗或一种或多种其他合适的外延生长的半导体材料。外延结构204A1和204A2可以包括p型掺杂剂，诸如硼、镓、铟、一种或多种其他合适的掺杂剂或其组合。
在一些实施例中，外延结构204A1和204A2包括硅锗。在一些实施例中，外延结构204A1和204A2具有在约10％至约60％范围内的锗原子浓度。在一些其他实施例中，外延结构204A1和204A2具有在约20％至约40％范围内的锗原子浓度。
在一些实施例中，使用选择性外延生长(SEG)工艺、CVD工艺(例如，气相外延(VPE)工艺、低压化学气相沉积(LPCVD)工艺和/或超高真空CVD(UHV-CVD)工艺))、分子束外延工艺、ALD工艺、一种或多种其他适用的工艺或其组合来形成外延结构204A1和204A2。形成外延结构204A1和204A2的工艺可以使用气态和/或液态前体。
在一些实施例中，外延结构204A1和204A2是在外延结构204A1和204A2的生长期间原位掺杂的。然而，本公开的实施例不限于此。在一些其他实施例中，在外延结构204A1和204A2的外延生长之后，使用一种或多种掺杂工艺以掺杂外延结构204A1和204A2。在一些实施例中，使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、一种或多种其他适用的工艺或其组合来实现掺杂。
在一些实施例中，外延结构204A1和204A2进一步暴露于一个或多个退火工艺以激活掺杂剂。例如，使用快速热退火工艺。在一些实施例中，退火工艺不在该阶段执行，而是在其他外延结构形成在其他区域上之后执行。因此，这些外延结构中的掺杂剂可以在相同的退火工艺中一起被激活。
之后，如图4D所示，可以去除掩模元件402以暴露最初由掩模元件402覆盖的半导体鳍112B和栅极堆叠122的部分。之后，如图4D所示，根据一些实施例，形成另一掩模元件406以覆盖外延结构204A1。外延结构204A2(图4D中未示出)也被掩模元件406覆盖。阱区102A上方的栅极堆叠122的部分也被掩模元件406覆盖。掩模元件406具有暴露半导体鳍112B的开口。阱区102B上方的栅极堆叠122的部分也被暴露。
图5A至图5F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在一些实施例中，图5A示出了沿线K-K截取的图2中所示结构的截面图。
如图4E所示，根据一些实施例，部分地去除半导体鳍112B以形成凹进208。结果，形成凹进的半导体鳍112B'。如图4E所示，在一些实施例中，半导体鳍112B凹进到隔离部件116的顶面下方的水平。在一些其他实施例中，半导体鳍112B凹进到隔离部件116的顶面上方的水平。在一些实施例中，使用一个或多个蚀刻工艺来形成凹进208。
可以对本公开的实施例进行各种变化和/或修改。在一些其他实施例中，半导体鳍112B不是凹进的。在一些其他实施例中，半导体鳍112B仅被减薄而不凹进到隔离部件116的顶面下方的水平。
如图4F和图5B所示，根据一些实施例，在凹进的半导体鳍112B'上外延生长一种或多种半导体材料。结果，形成外延结构204B1和204B2。之后，可以去除掩模元件406。外延结构204B1和204B2可以用作源极和漏极结构。外延结构204B1和204B2还可以用作应力源以改善载流子迁移率。
在一些实施例中，外延结构204B1和204B2是n型掺杂的并且用作n型源极/漏极结构。例如，外延结构204B1和204B2可以包括外延生长的硅或另一种合适的外延生长的半导体材料。外延结构204B1和204B2可以包括n型掺杂剂，诸如磷、砷、一种或多种其他合适的掺杂剂或其组合。
在一些实施例中，使用选择性外延生长(SEG)工艺、CVD工艺(例如，气相外延(VPE)工艺、低压化学气相沉积(LPCVD)工艺和/或超高真空CVD(UHV-CVD)工艺))、分子束外延工艺、ALD工艺、一种或多种其他适用的工艺或其组合来形成外延结构204B1和204B2。形成外延结构204B1和204B2的工艺可以使用气态和/或液态前体。
在一些实施例中，外延结构204B1和204B2是在外延结构204B1和204B2的生长期间原位掺杂的。然而，本公开的实施例不限于此。在一些其他实施例中，在外延结构204B1和204B2的外延生长之后，使用一种或多种掺杂工艺以掺杂外延结构204B1和204B2。在一些实施例中，使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、一种或多种其他适用的工艺或其组合来实现掺杂。
在一些实施例中，外延结构204B1和204B2进一步暴露于一个或多个退火工艺以激活掺杂剂。例如，使用快速热退火工艺。在一些实施例中，退火工艺用于同时激活外延结构204A1和204A2和204B中的掺杂剂。
之后，可以执行栅极替代工艺以用金属栅极堆叠替代栅极堆叠122。在一些实施例中，介电材料层沉积在外延结构204A1和204A2和204B以及栅极堆叠122上方。介电材料层可以由氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料、一种或多种其他合适的介电材料或其组合制成，或包括氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料、一种或多种其他合适的介电材料或其组合。在一些实施例中，使用CVD工艺、ALD工艺、PVD工艺、旋涂工艺、一种或多种其他适用的工艺或其组合来沉积介电材料层。
之后，如图3D所示，根据一些实施例，减薄介电材料层直到暴露出栅极堆叠122。如图3D所示，在介电材料层的减薄工艺之后，介电材料层的剩余部分形成介电层304。介电层304围绕栅极堆叠122。
之后，如图3E所示，根据一些实施例，去除栅极堆叠122以形成沟槽306。使用一个或多个蚀刻工艺来去除栅电极120和栅介电层118。结果，形成沟槽306。
如图3F和图5C所示，根据一些实施例，在沟槽306中形成金属栅极堆叠308以替代最初形成的栅极堆叠122。金属栅极堆叠308可以包括跨越如图3F所示凹进的半导体鳍112A'延伸的第一部分和跨越如图5C所示凹进的半导体鳍112B'延伸的第二部分。如图3F所示，金属栅极堆叠308的第一部分包括高k栅介电层310、功函数层312和金属填充物314。如图5C所示，金属栅极堆叠308的第二部分包括高k栅介电层310、功函数层312'和金属填充物314。在一些实施例中，金属栅极堆叠308的不同部分的功函数层312和312'由不同的材料制成。
然而，可以对本公开的实施例进行各种变化和/或修改。在一些其他实施例中，功函数层312和312'由相同的材料制成。功函数层312和312'可以是相同的材料层。
金属填充物314可以由钨、钴、钌、铝、铜、一种或多种其他合适的材料或其组合制成或包括钨、钴、钌、铝、铜、一种或多种其他合适的材料或其组合。高k栅介电层310可以由氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、一种或多种其他合适的高K介电材料或其组合制成，或包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、一种或多种其他合适的高K介电材料或其组合。
功函数层312和312'用于为晶体管提供期望的功函数以增强器件性能，包括改善的阈值电压。在一些实施例中，功函数层312'用于形成NMOS器件。功函数层312'是n型金属层。n型金属层能够提供适合于器件的功函数值，诸如等于或小于约4.5eV。n型金属层可以包括金属、金属碳化物、金属氮化物或其组合。例如，n型金属层包括氮化钛、钽、氮化钽、一种或多种其他合适的材料或其组合。
在一些实施例中，功函数层312用于形成PMOS器件。功函数层312是p型金属层。p型金属层能够提供适合于器件的功函数值，诸如等于或大于约4.8eV。p型金属层可以包括金属、金属碳化物、金属氮化物、其他合适的材料或其组合。例如，p型金属包括氮化钽、氮化钨、钛、氮化钛、其他合适的材料或其组合。
功函数层312和312'也可以由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物或其组合制成，或包括铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物或其组合。可以微调功函数层312和312'的厚度和/或成分以调节功函数水平。例如，取决于氮化钛层的厚度和/或成分，氮化钛层可以用作p型金属层或n型金属层。
用于形成高k栅介电层、功函数层112和112'和金属填充物314的多个材料层可以沉积在介电层304上方以填充沟槽306。也可以在这些层之间形成一些其他材料层，诸如势垒层、缓冲层和/或阻挡层。用于这些材料层的沉积工艺可以包括ALD工艺、CVD工艺、PVD工艺、电镀工艺、一种或多种其他适用的工艺或其组合。用于形成功函数层312和312'的不同材料层可以单独地沉积在不同区域上方。可以使用一个或多个光刻工艺和蚀刻工艺来辅助在不同区域上方形成不同的材料层。
之后，使用平坦化工艺去除沟槽306外部的部分材料层。结果，如图3F和图5C所示，沟槽306中的材料层的剩余部分一起形成金属栅极堆叠308。平坦化工艺可以包括CMP工艺、研磨工艺、干抛光工艺、蚀刻工艺、一种或多种其他适用的工艺或其组合。
如图3G和图5D所示，根据一些实施例，在金属栅极堆叠308上方形成保护元件316。保护元件316可以用于保护金属栅极堆叠308在随后的形成工艺期间不被损坏。保护元件316还可以用于防止金属栅极堆叠308和稍后将形成的导电接触件之间的短路。
保护元件316可以由氮化硅、氮氧化硅、碳化硅、一种或多种其他合适的材料或其组合制成或包括氮化硅、氮氧化硅、碳化硅、一种或多种其他合适的材料或其组合。在一些实施例中，在形成保护元件316之前回蚀刻金属栅极堆叠308。可以使用一个或多个蚀刻工艺去除金属栅极堆叠308的上部。结果，在金属栅极堆叠308的剩余部分上形成由间隔元件302围绕的凹进。之后，在介电层304上方沉积保护材料层以填充凹进。然后使用平坦化工艺去除凹进外部的部分保护材料层。结果，凹进中的保护材料层的剩余部分形成保护元件316。
可以对本公开的实施例进行各种变化和/或修改。在一些其他实施例中，金属栅极堆叠308未被回蚀刻。在金属栅极堆叠308上形成图案化的保护元件以提供保护。在这些情况下，保护元件316和金属栅极堆叠308之间的界面可以与介电层304的顶面基本上共面或高于介电层304的顶面。
如图3H和图5E所示，根据一些实施例，在介电层304、间隔件元件302、金属栅极堆叠308和保护元件316上方沉积介电层318。介电层318的形成方法和形成材料可以与介电层304相同或相似。
之后，根据一些实施例，形成导电接触件以提供与外延结构204A1、204A2、204B1和204B2的电连接。在一些实施例中，在介电层304和318中形成接触开口。接触开口暴露外延结构204A1、204A2、204B1和204B2。可以使用光刻工艺和蚀刻工艺来形成接触开口。
每个接触开口具有介电层318中的上部和介电层304中的下部。接触开口320的上部可以具有沟槽状轮廓。接触开口的下部可以具有孔状轮廓。可以使用光刻工艺来限定上部的轮廓。因为下部的轮廓是使用自对准方式形成的，所以下部的轮廓可以自动地限定。附近的金属栅极堆叠可以用作蚀刻掩模元件以限定接触开口的下部。
之后，根据一些实施例，在介电层318上方沉积导电材料层以填充接触开口。导电材料层可以由钨、钴、钛、铂、金、铜、铝、一种或多种其他合适的材料或其组合制成，或包括钨、钴、钛、铂、金、铜、铝、一种或多种其他合适的材料或其组合。可以使用ALD工艺、CVD工艺、PVD工艺、电镀工艺、一种或多种其他适用的工艺或其组合来沉积导电材料层。
之后，根据一些实施例，使用平坦化工艺去除接触开口外部的导电材料层。结果，如图3I和图5F所示，根据一些实施例，接触开口中的导电材料层的剩余部分形成导电接触件320A、320B、520A和520B。上述平坦化工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、干抛光工艺、一种或多种其他适用的工艺或其组合。
如图3I所示，导电接触件320A和320B分别电连接到外延结构204A1和204A2。导电接触件320A具有介电层318中的上部324A和介电层304中的下部322A。导电接触件320B具有介电层318中的上部324B和介电层304中的下部322B。
如图5F所示，导电接触件520A和520B分别电连接到外延结构204B1和204B2。导电接触件520A具有介电层318中的上部524A和介电层304中的下部522A。导电接触件520B具有介电层318中的上部524B和介电层304中的下部522B。
图6是根据一些实施例的半导体器件结构的顶视布局图。在一些实施例中，图6示出了图3I和图5F中所示结构的顶视布局图。
在一些实施例中，如图6所示，导电接触件320A的上部324A延伸跨越其下方的源极/漏极结构204A1。如图3I所示，通过导电接触件320A的下部322A导电接触件320A的上部324A电连接到其下方的源极/漏极结构204A1导电接触件。上部324A可以具有线状轮廓，下部322A可以具有插塞状轮廓。在一些实施例中，除了导电接触件320A下方的源极/漏极结构204A1之外，导电接触件320A不延伸跨越源极/漏极结构。也就是说，导电接触件320A延伸跨越源极/漏极结构204A1而不延伸跨越其他源极/漏极结构。
类似地，如图6所示，导电接触件320B的上部324B延伸跨越其下方的源极/漏极结构204A2。通过导电接触件320B的下部322B导电接触件320B的上部324B电连接到其下方的源极/漏极结构204A2。在一些实施例中，除了导电接触件320B下方的源极/漏极结构204A2之外，导电接触件320B不延伸跨越源极/漏极结构。也就是说，导电接触件320B延伸跨越源极/漏极结构204A2而不延伸跨越其他源极/漏极结构。
在一些实施例中，如图6所示，导电接触件520A的上部524A延伸跨越其下方的源极/漏极结构204B1。如图5F所示，通过导电接触件520A的下部522A导电接触件520A的上部524A电连接到其下方的源极/漏极结构204B1。上部524A可以具有线状轮廓，下部522A可以具有插塞状轮廓。在一些实施例中，除了导电接触件520A下方的源极/漏极结构204B1之外，导电接触件520A不延伸跨越源极/漏极结构。也就是说，导电接触件520A延伸跨越源极/漏极结构204B1而不延伸跨越其他源极/漏极结构。
类似地，如图6所示，导电接触件520B的上部524B延伸跨越其下方的源极/漏极结构204B2。如图5F所示，通过导电接触件520B的下部522B导电接触件520B的上部524B电连接到其下方的源极/漏极结构204B2。在一些实施例中，除了导电接触件520B下方的源极/漏极结构204B2之外，导电接触件520B不延伸跨越源极/漏极结构。也就是说，导电接触件520B延伸跨越源极/漏极结构204B2而不延伸跨越其他源极/漏极结构。
在一些实施例中，导电接触件320A、320B、520A和520B中的每一个被设计为仅延伸跨越源极/漏极结构(或半导体鳍)中的一个。导电接触件320A、320B、520A和520B中的每一个不必延伸很长距离以覆盖多个源极/漏极结构(或半导体鳍)。每个导电接触件320A、320B、520A和520B的电阻可以进一步减小。结果，降低了半导体器件结构的总电阻。改善了半导体器件结构的性能和可靠性。
在一些实施例中，图6中所示的元件用作包括PMOS器件和NMOS器件的CMOS器件。在一些实施例中，PMOS器件的外延结构204A2电连接到NMOS器件的外延结构204B1。在一些实施例中，通过电连接件602导电接触件320B电连接到导电接触件520A。可以使用互连结构来实现电连接件602，互连结构可以包括一个或多个导电通孔和导电线。例如，可以形成包括介电层、导电通孔和导电线的其他元件以建立电连接件602。
如图6所示，根据一些实施例，与栅极堆叠122类似的，金属栅极堆叠308延伸跨越半导体鳍112A和112B以覆盖区域R1和R2。在一些实施例中，区域R1和R2分别是PMOS器件和NMOS器件的沟道区域。在一些其他实施例中，区域R1和R2的部分分别是PMOS器件和NMOS器件的沟道区域。区域R2比区域R1宽。金属栅极堆叠308用于控制沟道区域。
在一些实施例中，如果区域R1和R2的宽度变小，则金属栅极堆叠308具有沟道区域R1和R2更好的控制。可以减少或防止短沟道效应问题。然而，在一些情况下，如果区域R1和R2的宽度太小，则沟道区域的载流子迁移率可能降低。例如，在一些情况下，如果区域R2窄于约6nm，则沟道区域(例如区域R2)的载流子迁移率可能显著降低。在一些情况下，即使区域R1在约4nm至约6nm的范围内，沟道区域(例如区域R1)的载流子迁移率也不会显著降低。因此，在一些实施例中，区域R1被设计为比区域R1窄，以减小短沟道效应并保持相对高的载流子迁移率。
在一些实施例中，宽度WA在约4nm至约6nm的范围内。在一些实施例中，宽度WB在约6nm至约7nm的范围内。在一些实施例中，宽度WB和WA之间的宽度差(WB-WA)在约0.5nm至约3nm的范围内。在一些实施例中，宽度WB与宽度WA的宽度比(WB/WA)在约1.05至约2的范围内。在一些其他实施例中，宽度比(WB/WA)在约1.1至约1.3的范围内。在一些情况下，如果宽度比(WB/WA)小于约1.05，则区域R1可能太宽，导致区域R1中的短沟道效应对半导体器件结构的性能产生负面影响。在一些其他情况下，如果宽度比(WB/WA)大于约2，则区域R1可能太窄并且区域R1中的载流子迁移率可能显著降低，从而对半导体器件结构的性能产生负面影响。
可以对本公开的实施例进行各种变化和/或修改。如上所述，在一些其他实施例中，使用不同的蚀刻工艺单独地形成半导体鳍112A和112B。图7A至图7D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
在一些实施例中，提供或接收与图1D中所示的结构相同或相似的结构。然后，使用光刻工艺和蚀刻工艺来图案化半导体材料104和108。结果，形成半导体鳍112A'和112B。半导体鳍112A'具有宽度WA'，半导体鳍112B具有宽度WB。在一些实施例中，宽度WA'基本上等于宽度WB。
如图7B所示，根据一些实施例，在半导体衬底100上方形成掩模元件702以覆盖半导体鳍112B。掩模元件702具有暴露半导体鳍112A'的开口。
如图7C所示，根据一些实施例，使用另一蚀刻工艺来部分地去除半导体鳍112A'。结果，形成半导体鳍112A具有小于宽度WA'的宽度WA。因此半导体鳍112B比半导体鳍112A宽。之后，如图7D所示，根据一些实施例，去除掩模元件702。在这些情况下，使用不同的蚀刻工艺单独地形成具有不同宽度的半导体鳍112A和112B。
本公开的实施例形成包括PMOS器件和NMOS器件的半导体器件结构。PMOS器件和NMOS器件共享相同的栅极堆叠。PMOS器件和NMOS器件中的每一个或一个仅包括一个半导体鳍。因此，电连接到形成在半导体鳍上的源极/漏极结构的导电结构(诸如导电接触件)不必延伸跨越多个鳍。因此，导电结构的长度相对较短并且具有更小的电阻。PMOS器件和NMOS器件的沟道区域由不同的材料制成。例如，PMOS器件的沟道区域由硅锗制成或包括硅锗，NMOS器件的沟道区域由硅制成。改善了PMOS器件的性能。PMOS器件的沟道区域设计为比NMOS器件的沟道区域窄。可以减小PMOS器件的沟道区域中的短沟道效应，同时PMOS器件的沟道区域中的载流子迁移率可以仍然高。显著改善了半导体器件结构的质量和可靠性。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在半导体衬底上方形成第一半导体鳍和第二半导体鳍。第二半导体鳍比第一半导体鳍宽。该方法还包括在半导体衬底上方形成栅极堆叠，栅极堆叠延伸跨越第一半导体鳍和第二半导体鳍。该方法还包括在第一半导体鳍上并且形成第一源极/漏极结构，第一源极/漏极结构是p型掺杂的。另外，该方法包括在第二半导体鳍上方形成第二源极/漏极结构，第二源极/漏极结构是n型掺杂的。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在半导体衬底上方形成第一半导体鳍和第二半导体鳍。第一半导体鳍和第二半导体鳍由不同的材料制成。该方法还包括在半导体衬底上方形成栅极堆叠。栅极堆叠延伸跨越第一半导体鳍和第二半导体鳍而不跨越其他半导体鳍。该方法还包括在第一半导体鳍上方形成第一源极/漏极结构，第一源极/漏极结构是p型掺杂的。另外，该方法包括在第二半导体鳍上方形成第二源极/漏极结构，第二源极/漏极结构是n型掺杂的。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括半导体衬底。半导体器件结构还包括位于半导体衬底上方的第一半导体鳍和第二半导体鳍。半导体器件结构还包括位于半导体衬底上方的栅极堆叠。栅极堆叠延伸跨越第一半导体鳍和第二半导体鳍以覆盖第一半导体鳍的第一区域和第二半导体鳍的第二区域。第二区域比第一区域宽。另外，半导体器件结构包括位于第一半导体鳍上并与第一区域相邻的第一源极/漏极结构，第一源极/漏极结构是p型掺杂的。半导体器件结构还包括位于第二半导体鳍上并与第二区相邻的第二源极/漏极结构，第二源极/漏极结构是n型掺杂的。
根据一些实施例，提供了一种形成半导体器件结构的方法，包括：在衬底上方形成包括第一类型掺杂剂的硅鳍和包括第二类型掺杂剂的硅锗鳍，其中，第二类型掺杂剂与第一类型掺杂剂相反，并且其中硅鳍的宽度大于硅锗鳍的宽度；在衬底上方形成栅极堆叠，其中，栅极堆叠延伸跨越硅鳍的沟道区域和硅锗鳍的沟道区域；在硅鳍的源极/漏极区域上方形成第一源极/漏极结构，其中，第一源极/漏极结构包括第二类型掺杂剂；以及在硅锗鳍的源极/漏极区域上方形成第二源极/漏极结构，其中，第二源极/漏极结构包括第一类型掺杂剂。
在上述方法中，栅极堆叠形成为延伸跨越硅鳍和硅锗鳍而不延伸其他半导体鳍。
在上述方法中，硅鳍的宽度与硅锗鳍的宽度之间的差值大于或等于约0.5nm。
在上述方法中，在衬底上方形成硅鳍和硅锗鳍包括：在衬底的第一区域上方外延生长硅；在衬底的第二区域上方外延生长硅锗；部分地去除硅，使得硅的剩余部分形成硅鳍；以及部分地去除硅锗，使得硅锗的剩余部分形成硅锗鳍。
在上述方法中，还包括：在部分地去除硅和部分地去除硅锗之前，对硅锗和硅执行平坦化工艺。
在上述方法中，还包括：在衬底上方沉积介电材料层，其中，介电材料层围绕硅鳍和硅锗鳍；以及回蚀刻介电材料层以形成围绕硅鳍的下部和硅锗鳍的下部的隔离部件，其中，栅极堆叠形成在隔离部件之后栅极堆叠。
在上述方法中，外延生长硅锗以具有大于或等于约10％的锗原子浓度。
在上述方法中，部分地去除硅和部分地去除硅锗包括同时蚀刻硅和硅锗，其中，蚀刻使用以比硅更大的速率蚀刻硅锗的蚀刻剂。
在上述方法中，在硅鳍的源极/漏极区域上方形成第一源极/漏极结构包括：蚀刻硅鳍以在硅鳍的源极/漏极区域中形成凹进；在硅鳍的源极/漏极区域中的凹进上方外延生长第一外延结构，其中，第一外延结构在外延生长期间掺杂有第二类型掺杂剂；以及在硅锗鳍的源极/漏极区域上方形成第二源极/漏极结构包括：蚀刻硅锗鳍以在硅锗鳍的源极/漏极区域中形成凹进；在硅锗鳍的源极/漏极区域中的凹进上方外延生长第二外延结构，其中，第二外延结构在外延生长期间掺杂有第一类型掺杂剂。
在上述方法中，硅鳍的宽度为约6nm至约7nm，硅锗鳍的宽度为约4nm至约6nm。
根据一些实施例，提供了一种形成半导体器件结构的方法，包括：在半导体衬底上方形成单鳍p型FinFET的第一半导体鳍和单鳍n型FinFET的第二半导体鳍，其中，第一半导体鳍和第二半导体鳍由不同的材料制成，并且其中，第一半导体鳍的宽度大于第二半导体鳍的宽度；在半导体衬底上方形成单鳍n型FinFET和单鳍p型FinFET的栅极堆叠，其中，栅极堆叠延伸跨越第一半导体鳍的沟道部分和第二半导体鳍的沟道部分；在第一半导体鳍的源极/漏极部分上方形成第一外延源极/漏极部件，使得栅极堆叠插入第一外延源极/漏极部件；以及在第二半导体鳍的源极/漏极部分上方形成第二外延源极/漏极部件，使得栅极堆叠插入第二外延源极/漏极部件。
在上述方法中，还包括：在形成栅极堆叠之前，在半导体衬底上方形成介电层；以及回蚀刻介电层以形成设置在第一半导体鳍和第二半导体鳍之间的隔离部件。
在上述方法中，形成单鳍n型FinFET的第一半导体鳍和单鳍p型FinFET的第二半导体鳍包括：在半导体衬底的第一区域和第二区域上方形成硅层，其中，第一区域对应于单鳍n型FinFET并且第二区域对应于单鳍p型FinFET；从半导体衬底的第二区域上方去除硅层；在半导体衬底的第二区域上形成硅锗层；以及图案化硅层和硅锗层，使得第一半导体鳍包括硅并且第二半导体鳍包括硅锗。
在上述方法中，图案化硅层和硅锗层包括：执行蚀刻工艺，蚀刻工艺配置为以比硅更大的速率蚀刻硅锗。
在上述方法中，在第一半导体鳍的源极/漏极部分上方形成第一外延源极/漏极部分包括：在形成栅极堆叠之后凹进第一半导体鳍以及由凹进的第一半导体鳍外延生长第一外延层；以及在第二半导体鳍的源极/漏极部分上方形成第二外延源极/漏极部分包括：在形成栅极堆叠之后凹进第二半导体鳍以及由凹进的第二半导体鳍外延生长第二外延层。
根据一些实施例，提供了一种半导体器件结构，包括：半导体衬底；单鳍n型FinFET的硅鳍和单鳍p型FinFET的硅锗鳍，设置在半导体衬底上方，其中，硅鳍的宽度大于硅锗鳍的宽度；栅极堆叠，设置在硅鳍的沟道区域和硅锗鳍的沟道区域上方；第一外延源极/漏极结构，设置在硅鳍的源极/漏极区域上方；以及第二外延源极/漏极结构，设置在硅锗鳍的源极/漏极区域上方。
在上述半导体器件结构中，硅鳍的宽度比硅锗鳍的宽度大至少0.5nm。
在上述半导体器件结构中，硅锗鳍的沟道区域中的锗的原子浓度为约10％至约40％。
在上述半导体器件结构中，硅鳍的宽度为约6nm至约7nm，硅锗鳍的宽度为约4nm至约6nm。
在上述半导体器件结构中，硅鳍的沟道区域包括p型掺杂剂，硅锗鳍的沟道区域包括n型掺杂剂，第一外延源极/漏极结构包括n型掺杂剂，第二外延源极/漏极结构包括p型掺杂剂。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (20)

1.一种形成半导体器件结构的方法，包括：
执行蚀刻工艺在衬底上方同时形成具有第一宽度的硅鳍和具有第二宽度的硅锗鳍，其中，所述硅鳍包括第一类型掺杂剂并且所述硅锗鳍包括第二类型掺杂剂，其中，所述第二类型掺杂剂与所述第一类型掺杂剂相反，并且其中所述硅鳍的第一宽度大于所述硅锗鳍的第二宽度，所述蚀刻工艺提供的所述硅鳍的第一宽度与所述硅锗鳍的第二宽度之间的宽度差在0.5nm至3nm的范围内，并且所述硅鳍的第一宽度与所述硅锗鳍的第二宽度的宽度比在1.1至1.3的范围内；
在所述衬底上方形成栅极堆叠，其中，所述栅极堆叠延伸跨越具有所述第一宽度的所述硅鳍的沟道区域和具有所述第二宽度的所述硅锗鳍的沟道区域；
在所述硅鳍的源极/漏极区域上方形成第一源极/漏极结构，其中，所述第一源极/漏极结构包括所述第二类型掺杂剂；以及
在所述硅锗鳍的源极/漏极区域上方形成第二源极/漏极结构，其中，所述第二源极/漏极结构包括所述第一类型掺杂剂。
2.根据权利要求1所述的方法，其中，所述栅极堆叠形成为延伸跨越所述硅鳍和所述硅锗鳍而不延伸其他半导体鳍。
3.根据权利要求1所述的方法，其中，所述硅鳍的第一宽度为6nm至7nm，并且所述硅锗鳍的第二宽度为4nm至6nm。
4.根据权利要求1所述的方法，其中，在所述衬底上方形成所述硅鳍和所述硅锗鳍包括：
在所述衬底的第一区域上方外延生长硅；
在所述衬底的第二区域上方外延生长硅锗；
部分地去除所述硅，使得所述硅的剩余部分形成所述硅鳍；以及
部分地去除所述硅锗，使得所述硅锗的剩余部分形成所述硅锗鳍。
5.根据权利要求4所述的方法，还包括：在所述部分地去除所述硅和所述部分地去除所述硅锗之前，对所述硅锗和所述硅执行平坦化工艺。
6.根据权利要求4所述的方法，还包括：
在所述衬底上方沉积介电材料层，其中，所述介电材料层围绕所述硅鳍和所述硅锗鳍；以及
回蚀刻所述介电材料层以形成围绕所述硅鳍的下部和所述硅锗鳍的下部的隔离部件，其中，所述栅极堆叠形成在所述隔离部件之后栅极堆叠。
7.根据权利要求4所述的方法，其中，外延生长所述硅锗以具有大于或等于10％的锗原子浓度。
8.根据权利要求4所述的方法，其中，所述部分地去除所述硅和所述部分地去除所述硅锗包括同时蚀刻所述硅和所述硅锗，其中，所述蚀刻使用以比硅更大的速率蚀刻硅锗的蚀刻剂。
9.根据权利要求1所述的方法，其中：
在所述硅鳍的源极/漏极区域上方形成所述第一源极/漏极结构包括：
蚀刻所述硅鳍以在所述硅鳍的所述源极/漏极区域中形成凹进；
在所述硅鳍的所述源极/漏极区域中的所述凹进上方外延生长第一外延结构，其中，所述第一外延结构在外延生长期间掺杂有所述第二类型掺杂剂；以及
在所述硅锗鳍的所述源极/漏极区域上方形成所述第二源极/漏极结构包括：
蚀刻所述硅锗鳍以在所述硅锗鳍的源极/漏极区域中形成凹进；
在所述硅锗鳍的所述源极/漏极区域中的所述凹进上方外延生长第二外延结构，其中，所述第二外延结构在外延生长期间掺杂有所述第一类型掺杂剂。
10.根据权利要求1所述的方法，其中，所述硅鳍的宽度为6nm至7nm，所述硅锗鳍的宽度为4nm至6nm。
11.一种形成半导体器件结构的方法，包括：
执行蚀刻工艺在半导体衬底上方同时形成单鳍n型FinFET的具有第一宽度的第一半导体鳍和单鳍p型FinFET的具有第二宽度的第二半导体鳍，其中，所述第一半导体鳍和所述第二半导体鳍由不同的材料制成，并且其中，所述第一半导体鳍的第一宽度大于所述第二半导体鳍的第二宽度，所述蚀刻工艺提供的所述第一半导体鳍的第一宽度与所述第二半导体鳍的第二宽度之间的宽度差在0.5nm至3nm的范围内，并且所述第一半导体鳍的第一宽度与所述第二半导体鳍的第二宽度的宽度比在1.1至1.3的范围内；
在所述半导体衬底上方形成所述单鳍n型FinFET和所述单鳍p型FinFET的栅极堆叠，其中，所述栅极堆叠延伸跨越具有第一宽度的所述第一半导体鳍的沟道部分和具有第二宽度的所述第二半导体鳍的沟道部分；
在所述第一半导体鳍的源极/漏极部分上方形成第一外延源极/漏极部件，使得所述栅极堆叠插入所述第一外延源极/漏极部件；以及
在所述第二半导体鳍的源极/漏极部分上方形成第二外延源极/漏极部件，使得所述栅极堆叠插入所述第二外延源极/漏极部件。
12.根据权利要求11所述的方法，还包括：
在形成所述栅极堆叠之前，在所述半导体衬底上方形成介电层；以及
回蚀刻所述介电层以形成设置在所述第一半导体鳍和所述第二半导体鳍之间的隔离部件。
13.根据权利要求11所述的方法，其中，在实施所述蚀刻工艺之前，所述方法还包括：
在所述半导体衬底的第一区域和第二区域上方形成硅层，其中，所述第一区域对应于所述单鳍n型FinFET并且所述第二区域对应于所述单鳍p型FinFET；
从所述半导体衬底的所述第二区域上方去除所述硅层；
在所述半导体衬底的所述第二区域上形成硅锗层；以及
在所述硅层和所述硅锗层上方形成图案化掩模层，其中，所述蚀刻工艺使用所述图案化掩模层作为蚀刻掩模以去除所述硅层和所述硅锗层的部分以形成所述第一半导体鳍和所述第二半导体鳍。
14.根据权利要求13所述的方法，其中，所述蚀刻工艺配置为以比所述硅更大的速率蚀刻硅锗。
15.根据权利要求11所述的方法，其中：
在所述第一半导体鳍的所述源极/漏极部分上方形成所述第一外延源极/漏极部分包括：在形成所述栅极堆叠之后凹进所述第一半导体鳍以及由凹进的第一半导体鳍外延生长第一外延层；以及
在所述第二半导体鳍的所述源极/漏极部分上方形成所述第二外延源极/漏极部分包括：在形成所述栅极堆叠之后凹进所述第二半导体鳍以及由凹进的第二半导体鳍外延生长第二外延层。
16.一种半导体器件结构，包括：
半导体衬底；
单鳍n型FinFET的硅鳍和单鳍p型FinFET的硅锗鳍，设置在所述半导体衬底上方，其中，所述硅鳍的第一宽度大于所述硅锗鳍的第二宽度，并且其中，所述硅鳍的第一宽度与所述硅锗鳍的第二宽度之间的宽度差在0.5nm至3nm的范围内，并且所述硅鳍的第一宽度与所述硅锗鳍的第二宽度的宽度比在1.1至1.3的范围内；
栅极堆叠，设置在具有所述第一宽度的所述硅鳍的沟道区域和具有所述第二宽度的所述硅锗鳍的沟道区域上方；
第一外延源极/漏极结构，设置在所述硅鳍的源极/漏极区域上方；以及
第二外延源极/漏极结构，设置在所述硅锗鳍的源极/漏极区域上方。
17.根据权利要求16所述的半导体器件结构，还包括，连接至所述第一外延源极/漏极结构的第一接触件以及连接至所述第二外延源极/漏极结构的第二接触件，其中，所述第一接触件和所述第二接触件没有连接至其他源极/漏极结构。
18.根据权利要求16所述的半导体器件结构，其中，所述硅锗鳍的沟道区域中的锗的原子浓度为10％至40％。
19.根据权利要求16所述的半导体器件结构，其中，所述硅鳍的宽度为6nm至7nm，所述硅锗鳍的宽度为4nm至6nm。
20.根据权利要求16所述的半导体器件结构，其中，所述硅鳍的沟道区域包括p型掺杂剂，所述硅锗鳍的沟道区域包括n型掺杂剂，所述第一外延源极/漏极结构包括n型掺杂剂，第二外延源极/漏极结构包括p型掺杂剂。
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