DE102021110375A1 - Vergrösserung von abscheidungsfenster - Google Patents
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
Die vorliegende Erfindung stellt ein Verfahren zum Vergrößern des Prozessfensters für die Herstellung eines Source-/Drain-Kontakts bereit. Das Verfahren kann Folgendes umfassen: Übernehmen eines Werkstücks, das ein Source-/Drain-Strukturelement aufweist, das in einer Source-/Drain-Öffnung freiliegt, die zwischen zwei Gatestrukturen definiert ist; konformes Abscheiden einer dielektrischen Schicht über Seitenwänden der Source-/Drain-Öffnung und über einer Oberseite des Source-/Drain-Strukturelements; anisotropes Ätzen der dielektrischen Schicht, um das Source-/Drain-Strukturelement freizulegen; Durchführen eines Implantationsprozesses an der dielektrischen Schicht; und nach dem Durchführen des Implantationsprozesses Durchführen eines Vorreinigungsprozesses an dem Werkstück. Der Implantationsprozess weist einen Neigungswinkel von ungleich null auf.
Description
- PRIORITÄT
- Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr.
63/045,532 - HINTERGRUND
- Mit dem exponentiellen Wachstum in der IC-Industrie (IC: integrierter Halbleiter-Schaltkreis) haben technologische Fortschritte bei IC-Materialien und - Entwürfen Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Vorrichtungen pro Chip-Fläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente (oder Leitung), die mit einem Fertigungsprozess hergestellt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der zugehörigen Kosten. Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht:
- Zum Beispiel kann ein dielektrischer Belag auf Seitenwänden eines Kontakt-Strukturelements, wie etwa eines Source-/Drain-Kontakts, abgeschieden werden, um Leckverluste zu verhindern. Zwecks Herstellung eines dielektrischen Belags wird ein dielektrisches Material konform über einer Kontaktöffnung abgeschieden und mit einem Rückätzprozess werden die Oberseiten freigelegt. Das dielektrische Material soll zwar konform abgeschieden werden, dennoch kann rings um die Kanten der Öffnung eine Akkumulation auftreten und zu einem Verengungsprofil und einer Verkleinerung der Kontaktöffnung führen. Bei der Abscheidung einer metallischen Füllschicht in der Kontaktöffnung zur Herstellung eines metallischen Steckers können die Akkumulationen rings um die Kanten die Abscheidung der metallischen Füllschicht behindern, wodurch Leerstellen, Poren oder andere Defekte in dem metallischen Stecker verursacht werden. Diese Leerstellen, Poren oder Defekte können zu einem höheren Kontaktwiderstand oder sogar zum Versagen des Kontakts führen. Vorhandene Prozesse zur Herstellung eines Kontakt-Strukturelements sind zwar im Allgemeinen für den beabsichtigten Zweck geeignet, aber nicht in allen Aspekten zufriedenstellend.
- Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein. Es wird außerdem darauf hingewiesen, dass die beigefügten Zeichnungen lediglich typische Ausführungsformen der vorliegenden Erfindung zeigen und daher nicht als den Schutzumfang beschränkend angesehen werden dürfen, da die Erfindung auch für andere Ausführungsformen gelten kann.
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1 ist ein Ablaufdiagramm, das ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Erfindung zeigt. - Die
2-10 zeigen fragmentarische Schnittansichten eines Werkstücks auf verschiedenen Herstellungsstufen in dem Verfahren von1 gemäß einem oder mehreren Aspekten der vorliegenden Erfindung. - DETAILLIERTE BESCHREIBUNG
- Die nachstehende Beschreibung bietet viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden. Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb eines angemessenen Bereichs liegen, der die genannte Anzahl enthält, zum Beispiel innerhalb von ±10 % der angegebenen Anzahl oder anderer Werte, die von einem Fachmann verstanden werden. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
- Die vorliegende Offenbarung ist auf ein Verfahren zum Vergrößern des Prozessfensters zur Herstellung eines Kontakt-Strukturelements gerichtet, aber ansonsten nicht darauf beschränkt.
- Bei IC-Fertigungsprozessen werden Bemühungen unternommen, Leckverluste eines Kontakt-Strukturelements zu verringern ohne den Kontaktwiderstand zu erhöhen. Bei einem Source-/Drain-Kontakt zum Beispiel kann ein dielektrischer Belag entlang von Seitenwänden einer Source-/Drain-Kontaktöffnung abgeschieden werden, um die Isolation zwischen dem Source-/Drain-Kontakt und einer benachbarten Gatekontakt-Durchkontaktierung zu verbessern und Leckverluste so zu verringern. In einem Beispielprozess wird ein dielektrisches Material für den dielektrischen Belag konform über der Source-/Drain-Kontaktöffnung abgeschieden und dann wird ein Rückätzprozess durchgeführt, um das Source-/Drain-Strukturelement freizulegen. Selbst mit dem Rückätzprozess kann sich dielektrisches Material rings um die Kanten der Source-/Drain-Kontaktöffnung ansammeln und bewirken, dass die Source-/Drain-Kontaktöffnung ein Verengungsprofil aufweist. Das heißt, ein oberes Öffnungsfenster der Source-/Drain-Kontaktöffnung kann kleiner sein als die restliche Source-/Drain-Kontaktöffnung. Die Verkleinerung des oberen Öffnungsfensters kann das Prozessfenster beim Abscheiden einer metallischen Füllschicht in der Source-/Drain-Kontaktöffnung zum Herstellen eines metallischen Stecker verkleinern, da der Zugang zu der Source-/Drain-Kontaktöffnung eingeschränkt ist. Wenn das Verengungsprofil vorhanden ist, kann die abgeschiedene metallische Füllschicht vorzeitig verschmelzen und das obere Öffnungsfenster verschließen, bevor die Source-/Drain-Kontaktöffnung im Wesentlichen mit der metallischen Füllschicht gefüllt worden ist. Dadurch können sich eine oder mehrere Poren in dem metallischen Stecker bilden. Poren in dem metallischen Stecker verlagern die leitfähige metallische Füllschicht und können den Widerstand erhöhen.
- Die vorliegende Erfindung stellt ein Verfahren bereit, das Leckverluste eines Kontakt-Strukturelements verringert, ohne den Kontaktwiderstand zu vergrößern. Bei Betrachtung der Herstellung eines Source-/Drain-Kontakts als Beispiel umfassen Verfahren der vorliegenden Erfindung einen Implantationsprozess bei einem Neigungswinkel, um die Akkumulation des dielektrischen Belags rings um die Kante der Source-/Drain-Kontaktöffnung zu behandeln. Der Implantationsprozess kann die Verwendung von Germanium, Xenon, Argon oder Silizium umfassen, und der Neigungswinkel kann zwischen etwa 10° und etwa 85° betragen. Infolge dieser Behandlung kann die Akkumulation rings um die Kante beschädigt oder oxidiert werden, so dass sie empfindlicher in Bezug auf einen nachfolgenden Vorreinigungsprozess wird. Mit dem Vorreinigungsprozess kann der behandelte Teil schneller als der andere Teil des dielektrischen Belags geätzt werden, wodurch die Akkumulation rings um die Kante beseitigt oder verringert wird. Unter Verwendung des Implantationsprozesses in Verbindung mit dem Vorreinigungsprozess wird mit den Verfahren der vorliegenden Erfindung ein dielektrischer Belag so abgeschieden, dass Leckverluste verringert werden, ohne dass im Source-/Drain-Kontakt Defekte entstehen.
- Die verschiedenen Aspekte der vorliegenden Erfindung werden jetzt ausführlicher unter Bezugnahme auf die Figuren beschrieben. In dieser Hinsicht ist
1 ein Ablaufdiagramm, das ein Verfahren100 zum Herstellen einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Erfindung zeigt. Das Verfahren100 ist lediglich ein Beispiel und soll die vorliegende Erfindung keinesfalls nur auf das, was ausdrücklich in dem Verfahren100 gezeigt wird, beschränken. Weitere Schritte können vor, während und/oder nach dem Verfahren100 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen oder in einer anderen Reihenfolge ausgeführt werden. Der Einfachheit halber werden hier nicht alle Schritte detailliert beschrieben. Das Verfahren100 wird nachfolgend unter Bezugnahme auf die2-10 beschrieben, in denen fragmentarische Schnittansichten eines Werkstücks200 auf verschiedenen Stufen der Fertigung gemäß den Ausführungsformen des Verfahrens100 gezeigt werden. Da das Werkstück200 mit Beendigung des Fertigungsprozesses in eine Halbleitervorrichtung200 eingeht, kann das Werkstück200 , je nachdem wie der Kontext das erforderlich macht, als Halbleitervorrichtung200 bezeichnet werden. - Wie in den
2-10 gezeigt ist, werden Schritte und Vorzüge des Verfahrens100 unter Verwendung von Finnen-Feldeffekttransistoren (FinFETs: fintype field effect transistors) als Beispiel detailliert beschrieben. Ausführungsformen der vorliegenden Erfindung sind jedoch nicht darauf beschränkt und können auch auf Multi-Bridge-Channel-Transistoren (MCB-Transistoren) (MCB: multi bridge channel) angewendet werden. FinFETs und MBC-Transistoren sind Beispiele von Multi-Gate-Vorrichtungen, die eingeführt wurden, um die Gatesteuerung durch Vergrößern der Gate-Kanalkopplung, Verringern des Sperrstroms und Verringern von Kurzkanaleffekten (SCEs: short-channel effects) zu verbessern. Ein FinFET hat einen erhöhten Kanal, der von einer Gatestruktur auf mehr als einer Seite umschlossen ist (zum Beispiel umschließt die Gatestruktur eine Oberseite und Seitenwände einer „Finne“ des Halbleitermaterials, die sich aus einem Substrat erstreckt). Ein MBC-Transistor hat eine Gatestruktur, die sich teilweise oder vollständig um einen Kanalbereich erstrecken kann, um auf zwei oder mehr Seiten Zugang zu dem Kanalbereich bereitzustellen. Da die Gatestruktur eines MBC-Transistors die Kanalbereiche umschließt, kann er auch als ein Surrounding-Gate-Transistor (SGT) oder ein Gate-all-around-Transistor (GAA-Transistor) bezeichnet werden. Der Kanalbereich eines MBC-Transistors kann Nanodrähte, Nanolagen oder andere Nanostrukturen und/oder andere geeignete Strukturen aufweisen. Die Formen des Kanalbereichs haben einem MBC-Transistor auch alternative Namen, wie etwa Nanolagen-Transistor oder Nanodraht-Transistor, gegeben. Außerdem können Prozessausführungsformen der vorliegenden Erfindung auf die Herstellung von Strukturelementen einer Halbleitervorrichtung angewendet werden, bei der ein Füllmaterial in eine Öffnung abzuscheiden ist, die mit einem Belag belegt ist, und wo Poren in dem Strukturelement einer Halbleitervorrichtung nicht wünschenswert sind. - Zuerst wird auf die
1 und2 Bezug genommen. Das Verfahren100 umfasst einen Block102 , in dem ein Belag222 über einem Werkstück200 abgeschieden wird. Wie in2 gezeigt ist, weist das Werkstück200 ein Substrat202 und eine Finnenstruktur204 , die aus dem Substrat202 herausragt, auf. Die Finnenstruktur204 erstreckt sich der Länge nach entlang der X-Richtung und ist in Source-/Drain-Bereiche 204SD und Kanalbereiche204C unterteilt. Ein Source-/Drain-Bereich 204SD und zwei Kanalbereiche204C sind in2 gezeigt. Eine Gatestruktur210 ist über jedem der Kanalbereiche204C angeordnet. Ein Source-/Drain-Strukturelement220 ist über jedem der Source-/Drain-Bereiche 204SD angeordnet. Jede der Gatestrukturen210 weist eine dielektrische Gateschicht206 und eine Gateelektrodenschicht208 auf. Seitenwände jeder der Gatestrukturen210 sind durch eine erste Gate-Abstandshalterschicht212 und eine zweite Gate-Abstandshalterschicht214 belegt. Eine dielektrische Gateschicht mit selbstausrichtendem Kontakt (dielektrische SAC-Gateschicht) (SAC: self-aligned contact) 216 ist über jeder der Gatestrukturen210 angeordnet. - Das Substrat
202 kann ein Siliziumsubstrat sein. Alternativ oder zusätzlich kann das Substrat202 andere elementare Halbleitermaterialien, wie etwa Germanium, aufweisen. Bei einigen Ausführungsformen ist das Substrat202 aus einem Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid, hergestellt. Bei einigen Ausführungsformen ist das Substrat202 aus einem Legierungshalbleiter, wie etwa Siliziumgermanium, Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid, hergestellt. Bei einigen Ausführungsformen weist das Substrat202 eine oder mehrere Epitaxieschichten auf. Zum Beispiel kann das Substrat202 eine Epitaxieschicht aufweisen, die sich über einem Volumenhalbleiter befindet. Bei einigen Ausführungsformen kann das Substrat202 eine vergrabene Isolatorschicht, wie etwa eine vergrabene Siliziumoxidschicht, aufweisen und kann ein Silizium-auf-Isolator-Substrat (SOI-Substrat) (SOI: Siliziumon-insulator) sein. - Die Finnenstruktur
204 erstreckt sich vertikal aus dem Substrat202 entlang der Z-Richtung. Die Finnenstrukturen204 sind in der X-Richtung länglich. Die Finnenstrukturen204 können aus dem Substrat202 gebildet werden und können gemeinsam mit dem Substrat202 die gleichen Materialien nutzen. Alternativ können die Finnenstrukturen204 nicht nur aus dem Substrat202 sondern auch aus Epitaxieschichten, die auf dem Substrat202 hergestellt worden sind, gebildet werden. Bei diesen alternativen Ausführungsformen können die Finnenstrukturen204 Germanium (Ge) oder andere Halbleitermaterialien aufweisen. Die Finnenstruktur204 kann unter Verwendung von geeigneten Prozessen, wie etwa Fotolithografie- und Ätzprozessen, hergestellt werden. Bei einigen Ausführungsformen wird die Finnenstruktur204 unter Verwendung von Trockenätz- oder Plasmaprozessen aus dem Substrat202 geätzt. Bei einigen anderen Ausführungsformen kann die Finnenstruktur204 mit einem Doppelstrukturierungslithografieprozess (DPL-Prozess) (DPL: doublepatterning lithography) oder einen Mehrfachstrukturierungsprozess (MPL-Prozess) (MPL: multiple-patterning lithography) hergestellt werden. DPL ist ein Verfahren zum Erstellen einer Struktur auf einem Substrat durch Unterteilen der Struktur in zwei verschachtelte Strukturen. Durch DPL kann die Dichte von Strukturelementen (z. B. Finne) verbessert werden. Eine Isolationsstruktur (nicht dargestellt), wie etwa eine flache Grabenisolationsstruktur (STI-Struktur) (STI: shallow trench isolation), wird hergestellt, um die Finnenstruktur204 zu umschließen. Bei einigen Ausführungsformen wird ein unterer Teil der Finnenstruktur204 von einer Isolationsstruktur umschlossen, und ein oberer Teil der Finnenstruktur204 ragt aus der Isolationsstruktur heraus. Mit anderen Worten, ein Teil der Finnenstruktur204 ist in die Isolationsstruktur eingebettet. Die Isolationsstruktur verhindert elektrische Störungen oder gegenseitige Beeinflussungen. - Obwohl nicht ausdrücklich dargestellt, weist dielektrische Gateschicht
206 eine Grenzflächenschicht auf, die auf dem Kanalbereich204C der Finnenstruktur204 angeordnet ist, und eine dielektrische High-k-Schicht, die über der Grenzflächenschicht angeordnet ist. Eine dielektrische High-k-Schicht bezieht sich hier auf ein dielektrisches Material, dessen Dielektrizitätskonstante größer als die von Siliziumdioxid ist, die etwa 3,9 beträgt. Bei einigen Ausführungsformen weist die Grenzflächenschicht Siliziumoxid und Siliziumhafnat auf und kann in einem Reinigungsprozess hergestellt werden. Ein beispielhafter Reinigungsprozess kann hier die Verwendung von RCA SC-1 (ein Gemisch aus Ammoniumhydroxid, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (ein Gemisch aus Chlorwasserstoffsäure, Wasserstoffperoxid und Wasser) umfassen. Die dielektrische High-k-Schicht wird dann über der Grenzflächenschicht unter Verwendung von Atomlagenabscheidung (ALD) (ALD: atomic layer deposition), chemischer Aufdampfung (CVD) (CVD: chemical vapor deposition) und/oder anderen geeigneten Verfahren abgeschieden. Die dielektrische High-k-Schicht kann Hafniumoxid aufweisen. Alternativ kann die dielektrische High-k-Schicht andere High-k-Dielektrika, wie etwa Titanoxid (Ti02), Hafniumzirconiumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirconiumoxid (Zr02), Zirconiumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirconiumoxid (ZrO), Yttriumoxid (Y2O3), SrTi3 (STO), BaTiO3 (BTO), BaZrO, Hafniumlanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxidnitrid (SiON), Kombinationen davon oder andere geeignete Materialien, aufweisen. - Die Gateelektrodenschicht
208 wird dann über der dielektrischen Gateschicht206 unter Verwendung von ALD, physikalischer Aufdampfung (PVD) (physical vapor deposition), CVD, Elektronenstrahlverdampfung oder anderer geeigneter Verfahren abgeschieden. Die Gateelektrodenschicht208 kann eine Einschicht- oder alternativ eine Mehrschichtstruktur umfassen, wie etwa verschiedene Kombinationen einer metallischen Schicht mit einer ausgewählten Austrittsarbeit zur Verbesserung der Leistungsfähigkeit der Vorrichtung (metallische Austrittsarbeitsschicht), einer Belagschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilizids. Beispielweise kann die Gateelektrodenschicht208 Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalnitrid (TaN), Tantalaluminium (TaAl), Tantalaluminiumnitrid (TaAlN), Tantalaluminiumcarbid (TaAlC), Tantalcarbonitrid (TaCN), Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Cobalt (Co), Platin (Pt), Tantalcarbid (TaC), Tantalsiliziumnitrid (TaSiN), Kupfer (Cu), andere schwer schmelzende Metalle oder andere geeignete metallische Materialien oder eine Kombination davon aufweisen. Wenn die Halbleitervorrichtung200 n-Transistoren und p-Transistoren aufweist, können weiterhin verschiedene Gateelektrodenschichten getrennt für n-Transistoren und p-Transistoren hergestellt werden, die verschiedene metallische Austrittsarbeitsschichten umfassen können (z. B. zur Bereitstellung von unterschiedlichen metallischen n- und p-Austrittsarbeitsschichten). - Das Werkstück
200 kann eine oder mehrere Gate-Abstandshalterschichten aufweisen, die entlang von Seitenwänden der Gatestruktur210 angeordnet sind. Bei den in2 gezeigten Ausführungsformen weist das Werkstück200 zwei Gate-Abstandshalter auf - die erste Gate-Abstandshalterschicht212 und die zweite Gate-Abstandshalterschicht214 über der ersten Gate-Abstandshalterschicht212 . Wenn ein Gate-Last-Prozess (oder ein Gate-Ersatzprozess) angewendet wird, werden zuerst Polysilizium-Dummy-Gatestapel über den Kanalbereichen204C hergestellt und die Gate-Abstandshalterschichten werden über den Seitenwänden der Dummy-Gatestapel abgeschieden. In nachfolgenden Prozessen werden die Dummy-Gatestapel entfernt und durch die Gatestrukturen210 ersetzt, während mindestens ein Teil der Gate-Abstandshalterschichten entlang von Seitenwänden der Gatestrukturen210 angeordnet verbleiben. Bei einigen Ausführungsformen werden die erste Gate-Abstandshalterschicht212 und die zweite Gate-Abstandshalterschicht214 konform unter Verwendung von CVD, CVD bei Unterdruck (SACVD) (SACVD: subatmospheric CVD) oder ALD abgeschieden. Die erste Gate-Abstandshalterschicht212 und die zweite Gate-Abstandshalterschicht214 können aus verschiedenen dielektrischen Materialien hergestellt werden, die aus der Gruppe Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid, Siliziumcarbonitrid, Siliziumoxidcarbid, Siliziumoxidcarbonitrid und/oder Kombinationen davon umfasst, gewählt sind. Bei einer Ausführungsform weist die erste Gate-Abstandshalterschicht212 Siliziumcarbonitrid auf, und die zweite Gate-Abstandshalterschicht214 weist Siliziumnitrid auf. - Die dielektrische SAC-Gateschicht
216 kann Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder Siliziumcarbonitrid aufweisen. Eine Zusammensetzung der dielektrischen SAC-Gateschicht216 kann gleich einer Zusammensetzung der zweiten Gate-Abstandshalterschicht214 sein. Bei einigen in2 gezeigten Ausführungsformen wird die zweite Gate-Abstandshalterschicht214 nach Herstellung der dielektrischen SAC-Gateschicht216 abgeschieden. Bei diesen Ausführungsformen wird die dielektrische SAC-Gateschicht216 über Oberseiten der Gatestruktur210 und der ersten Gate-Abstandshalterschicht212 abgeschieden. Die zweite Gate-Abstandshalterschicht214 erstreckt sich kontinuierlich entlang einer Seitenwand der ersten Gate-Abstandshalterschicht212 und einer Seitenwand der dielektrischen SAC-Gateschicht216 . - Abhängig von dem Leitfähigkeitstyp der Halbleitervorrichtung
200 kann das Source-/Drain-Strukturelement200 entweder ein n- oder ein p-Strukturelement sein. Wenn das Source-/Drain-Strukturelement220 ein n-Strukturelement ist, kann es mit Phosphor dotiertes Silizium (Si:P), mit Arsen dotiertes Silizium (Si:As) oder mit Antimon dotiertes Silizium (Si:Sb) aufweisen. Wenn das Source-/Drain-Strukturelement220 ein p-Strukturelement ist, kann es mit Bor dotiertes Siliziumgermanium (SiGe:B) oder mit Gallium dotiertes Siliziumgermanium (SiGe:Ga) aufweisen. Das Source-/Drain-Strukturelement220 kann unter Verwendung von Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder mit einem geeigneten epitaxialen Abscheidungsprozess hergestellt werden. Das Source-/Drain-Strukturelement220 kann in situ während des Abscheidungsprozesses oder ex situ mit einem Implantationsprozess dotiert werden. - In Block
102 wird der Belag222 konform über dem Werkstück200 abgeschieden. Bei einigen Ausführungsformen kann der Belag222 ein dielektrisches Material aufweisen. Beispielhafte dielektrische Materialien für den Belag222 umfassen Siliziumnitrid, Siliziumcarbonitrid oder Silizium. Diese beispielhaften dielektrischen Materialien sind dicht und bieten einen zufriedenstellenden Schutz gegenüber Leckverlusten. Bei einigen Implementierungen kann der Belag222 unter Verwendung von CVD, plasmaunterstützter CVD (PECVD) (PECVD: plasma-enhanced CVD), Tiefdruck-CVD (LPCVD) (LPCVD: low-pressure CVD) oder CVD bei Unterdruck (SACVD) (SACVD: subatmospheric CVD) abgeschieden werden. Da der Belag222 aus dielektrischen Materialien hergestellt wird, kann er auch als ein dielektrischer Belag222 bezeichnet werden. Wie in2 gezeigt ist, wird der Belag222 über der dielektrischen SAC-Gateschicht216 , Oberseiten der zweiten Gate-Abstandshalterschicht214 , Seitenwänden der zweiten Gate-Abstandshalterschicht214 und einer Oberseite des Source-/Drain-Strukturelements220 angeordnet. Die Seitenwände der zweiten Gate-Abstandshalterschicht214 und eine Oberseite des Source-/Drain-Strukturelements220 definieren kollektiv eine Source-/Drain-Kontaktöffnung218 über dem Source-/Drain-Strukturelement220 . Mit anderen Worten, der Belag222 wird konform über Oberflächen der Source-/Drain-Kontaktöffnung218 abgeschieden. Bei einigen Ausführungsformen, die in2 gezeigt sind, kann sich das dielektrische Material für den Belag222 rings um die Kanten des oberen Öffnungsfensters der Source-/Drain-Kontaktöffnung218 ansammeln und eine Kantenakkumulation224 bilden. Die Kantenakkumulation224 kann zu einem Verengungsprofil führen, das in2 gezeigt ist. Im Hinblick auf Materialien, die in die Source-/Drain-Kontaktöffnung abzuscheiden sind, kann ein solches Verengungsprofil den Zugang zu der oder den Eintritt in die Source-/Drain-Kontaktöffnung218 beschränken. Wie vorstehend beschrieben ist, kann die in2 repräsentativ gezeigte Kantenakkumulation224 zu Poren führen, wenn nachfolgend eine metallische Füllschicht in der Source-/Drain-Kontaktöffnung218 abgeschieden wird. - Unter Bezugnahme auf die
1 und3 umfasst das Verfahren100 einen Block104 , in dem der Belag222 ausgespart wird. Bei einigen Ausführungsformen wird das Werkstück200 einem anisotropen Ätzprozess in Block104 unterzogen, um den Belag222 , der auf dem Source-/Drain-Strukturelement220 angeordnet ist, zu entfernen. Wie in3 gezeigt ist, ist mit Beendigung der Schritte in Block104 mindestens ein Teil des Source-/Drain-Strukturelements220 in der Source-/Drain-Kontaktöffnung218 freigelegt worden und eine Dicke des Teils des Belags222 auf der dielektrischen SAC-Gateschicht216 ist verringert worden. Bei einigen Implementierungen kann der anisotrope Ätzprozess einen reaktiven Ionenätzprozess (RIE-Prozess) (RIE: reactive ion etching) umfassen, der Wasserstoff, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet. Nach dem Aussparen in Block104 kann der Belag222 eine Dicke zwischen etwa 0,5 nm und etwa 5 nm aufweisen. Bei einigen Ausführungsformen wird mit dem anisotropen Ätzprozess in Block104 die Kantenakkumulation224 nicht vollständig entfernt und die Dicke des Belag222 entlang einer Seitenwand der Source-/Drain-Kontaktöffnung218 nicht wesentlich verringert. Unter Bezugnahme auf3 umfasst die Source-/Drain-Kontaktöffnung218 eine untere Öffnungsbreite (Wi) und eine obere Öffnungsbreite (W2) entlang der X-Richtung. Bei einigen Ausführungsformen, bei denen die obere Öffnungsbreite W2 zwischen etwa 10 nm und etwa 15 nm liegt, ist die obere Öffnungsbreite W2 um eine Verengungsschräge zwischen etwa 1 nm und etwa 5 nm kleiner als die untere Öffnungsbreite W1. - Unter Bezugnahme auf die
1 und4 umfasst das Verfahren100 einen Block106 , in dem ein erster Implantationsprozess300 durchgeführt wird. Der erste Implantationsprozess300 wird eher zum Nutzen der p-Vorrichtung als zum Nutzen der n-Vorrichtung durchgeführt. In einigen Fällen kann das p-Source-/Drain-Strukturelement 220 infolge von Germaniumaggregation eine ungleichmäßige Germaniumverteilung aufweisen, die dazu führen kann, dass Silizid sich darauf nicht zufriedenstellend bildet. Bei einigen Ausführungsformen implantiert der erster Implantationsprozess300 Germanium (Ge), um eine gleichmäßige Germaniumverteilung auf der freiliegenden Oberfläche der p-Source-/Drain Strukturelemente220 bereitzustellen. Da der erste Implantationsprozess300 auf das Source-/Drain-Strukturelement220 nach unten in die Source-/Drain-Kontaktöffnung218 gerichtet ist, weist der erste Implantationsprozess300 einen Neigungswinkel von null Grad (0°) in Bezug auf die Z-Richtung auf, die senkrecht zu einer Oberseite des Substrats202 ist. Der erste Implantationsprozess300 weist eine mäßige Ionenstrahlenergie zwischen etwa 1 keV und etwa 10 keV und eine Implantationsdosis zwischen etwa 5 × 1013 Ionen/cm2 und etwa 2 × 1014 Ionen/cm2 auf, um Beschädigungen des Source-/Drain-Strukturelements220 zu verhindern. Bei einigen Ausführungsformen wird der erste Implantationsprozess300 bei einer Temperatur zwischen etwa -100 °C und etwa 300 °C durchgeführt. Der erste Implantationsprozess300 kann als ein Vor-Silizid-Implantationsprozess bezeichnet werden. - Unter Bezugnahme auf die
1 ,5 und6 umfasst das Verfahren100 einen Block108 , in dem ein zweiter Implantationsprozess400 durchgeführt wird. Anders als der erste Implantationsprozess300 , der auf das Source-/Drain-Strukturelement220 gerichtet ist, ist der zweite Implantationsprozess400 nicht auf das Source-/Drain-Strukturelement220 sondern auf die Kantenakkumulation224 gerichtet. Gemäß der vorliegenden Erfindung ist der zweite Implantationsprozess400 so konfiguriert, dass er die Kantenakkumulation beschädigt, damit sie in Bezug auf einen nachfolgenden Vorreinigungsprozess500 (der nachfolgend zu beschreiben ist) empfindlicher wird. Daher weist der zweite Implantationsprozess400 einen Neigungswinkel θ auf, der ungleich null ist. Bei einigen Ausführungsformen kann der Neigungswinkel θ des zweiten Implantationsprozesses400 zwischen etwa 10° und etwa 85° in Bezug auf die Z-Richtung liegen. Da der zweite Implantationsprozess400 nicht dazu bestimmt ist, die Germaniumverteilung in dem Source-/Drain-Strukturelement220 auszugleichen, kann der zweite Implantationsprozess400 andere Ionenarten als Germanium (Ge) aufweisen. Bei einigen Ausführungsformen weist der zweite Implantationsprozess400 Ionenarten wie etwa Germanium (Ge), Silizium (Si), Xenon (Xe) oder Argon (Ar) auf. Bei einer Ausführungsform wird bei dem zweiten Implantationsprozess400 Xenon (Xe) oder Argon (Ar) verwendet. Da der zweite Implantationsprozess400 die Kantenakkumulation224 beschädigen soll, können die Ionenstrahlenergie und die Dosis des zweiten Implantationsprozesses400 größer als die des ersten Implantationsprozesses300 sein. Bei einigen Ausführungsformen kann der zweite Implantationsprozess400 eine Ionenstrahlenergie zwischen etwa 1 keV und etwa 50 keV und eine Dosis zwischen etwa 5 × 1013 Ionen/cm2 und etwa 1 × 1016 Ionen/cm2 aufweisen. Der zweite Implantationsprozess400 kann bei einer Temperatur zwischen etwa -100 °C und etwa 500 °C durchgeführt werden. Bei den vorgenannten Implantationsbedingungen kann der zweite Implantationsprozess400 lokale Schäden am Belag222 bewirken und einen Teil des Belags222 in der Sichtlinie der Ionenstrahlen in einen behandelten Teil2220 umwandeln. Der Belag222 außerhalb der Sichtlinie der Ionenstrahlen kann nicht wesentlich beschädigt oder oxidiert werden. Bei einigen Ausführungsformen, die in6 gezeigt sind, kann der behandelte Teil2220 die Teile des Belags222 über der dielektrischen SAC-Gateschicht216 und nahe der Akkumulation rings um die Kanten224 (oder Kantenakkumulation224 ) umfassen. Wenn das Vakuum des zweiten Implantationsprozesses400 gebrochen wird und das Werkstück200 einer sauerstoffhaltigen Umgebung ausgesetzt wird, kann der behandelte Teil2220 infolge der durch den zweiten Implantationsprozess400 bewirkten Schäden oxidiert werden. Der behandelte Teil2220 kann Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder Siliziumoxid aufweisen. Daher kann der behandelte Teil2220 als ein beschädigter Teil oder ein oxidierter Teil (falls oxidiert) des Belags222 angesehen werden. Es ist zu beobachten, dass bei Verwendung von Xenon (Xe) oder Argon (Ar) im zweiten Implantationsprozess400 Spuren von Xenon (Xe) oder Argon (Ar) in dem behandelten Teil2220 festgestellt werden können. - Der Neigungswinkel θ und die Ionenstrahlenergie des zweiten Implantationsprozesses
400 können so eingestellt werden, dass verschiedene Formen oder Tiefen des behandelten Teils2220 erzielt werden. Wenn zum Beispiel der Neigungswinkel θ zwischen etwa 10 Grad und etwa 30 Grad liegt, kann die Sichtlinie des zweiten Implantationsprozesses400 weiter nach unten in die Source-/Drain-Kontaktöffnung218 reichen. Daher kann sich der behandelte Teil2220 weiter nach unten in die Source-/Drain-Kontaktöffnung218 erstrecken. Wenn der Neigungswinkel θ zwischen etwa 30 Grad und etwa 60 Grad liegt, kann die Sichtlinie des zweiten Implantationsprozesses400 den Kantenteil224 frontal treffen und mäßig nach unten in die Source-/Drain-Kontaktöffnung218 reichen. Wenn der Neigungswinkel θ zwischen etwa 60 Grad und etwa 85 Grad liegt, ist es weniger wahrscheinlich, dass die Sichtlinie des zweiten Implantationsprozesses400 nach unten in die Source-/Drain-Kontaktöffnung218 reicht, und der behandelte Teil2220 erstreckt sich wenig nach unten in die Source-/Drain-Kontaktöffnung218 . Die Festlegung des Neigungswinkels θ kann ein Ergebnis des Ausbalancierens von Faktoren wie etwa Größen der Kontaktöffnung, Störkapazität und Beschädigung des Source-/Drain-Strukturelements220 sein. Im Allgemeinen kann ein kleinerer Neigungswinkel θ zu einer Vergrößerung der Source-/Drain-Kontaktöffnung218 , einer Vergrößerung der Störkapazität (zwischen der Gatestruktur210 und dem herzustellenden Source-/Drain-Kontakt) und Beschädigungen des Source-/Drain-Strukturelement220 ) führen. Ein größerer Neigungswinkel θ kann die Source-/Drain-Kontaktöffnung nicht so viel vergrößern aber es ist weniger wahrscheinlich, dass er die Störkapazität vergrößert oder Beschädigungen des Source-/Drain-Strukturelements220 verursacht. Bei einigen Ausführungsformen, wenn der zweite Implantationsprozess400 eine ausreichende Ionenstrahlenergie aufweist, können die Ionenarten in die zweite Gate-Abstandshalterschicht214 eindringen und lokale Schäden in einem Teil der zweiten Gate-Abstandshalterschicht214 nahe der Kantenakkumulation224 verursachen. Bei diesen Ausführungsformen kann der zweite Implantationsprozess400 auch bewirken, dass ein Teil der zweiten Gate-Abstandshalterschicht214 in Bezug auf den Vorreinigungsprozess500 (der nachfolgend zu beschreiben ist) empfindlich wird. - Unter Bezugnahme auf die
1 und7 umfasst das Verfahren100 einen Block110 , in dem ein Vorreinigungsprozess500 durchgeführt wird. Bei einigen Ausführungsformen kann der Vorreinigungsprozess500 die Verwendung von Fluorwasserstoffsäure, Ammoniak und Wasser umfassen. Es ist zu beobachten, dass der Vorreinigungsprozess500 in Block110 den behandelten Teil2220 schneller als den Belag222 entfernt. Daher kann, wie in7 gezeigt ist, der Vorreinigungsprozess500 in Block110 die Dicke oder die Wölbung der Kantenakkumulation224 verringern und ein Trichterprofil2240 an dem oberen Öffnungsfenster der Source-/Drain-Kontaktöffnung218 bilden. Das Trichterprofil2240 bietet ungehinderten Zugang zu der Source-/Drain-Kontaktöffnung218 . Wie ebenfalls in7 gezeigt ist, verringert der Vorreinigungsprozess500 die Dicke des behandelten Teiles2220 , während die Dicke des Belags222 entlang den Seitenwänden der Source-/Drain-Kontaktöffnung218 im Wesentlichen unverändert bleibt. Obwohl dies nicht ausdrücklich dargestellt ist, kann der Vorreinigungsprozess500 bei Ausführungsformen, bei denen ein Teil der zweiten Gate-Abstandshalterschicht214 nahe der Kantenakkumulation224 auch durch den zweiten Implantationsprozess400 behandelt und beschädigt wird, auch den behandelten Teil der zweiten Gate-Abstandshalterschicht214 entfernen. Bei diesen Ausführungsformen kann die freiliegende zweite Gate-Abstandshalterschicht214 einen Teil der Seitenwände des Trichterprofils2240 definieren. - Unter Bezugnahme auf die
1 und8 umfasst das Verfahren100 einen Block112 , in dem eine Silizidschicht226 über dem Source-/Drain-Strukturelement220 hergestellt wird. Bei einigen Ausführungsformen kann zur Verringerung des Kontaktwiderstands eine Silizidschicht226 auf dem freiliegenden Source-/Drain-Strukturelement220 hergestellt werden, indem eine metallische Schicht (oder eine metallische Vorläuferschicht) über der Source-/Drain-Kontaktöffnung218 abgeschieden wird und ein Temperprozess durchgeführt wird, um zwischen der metallischen Schicht und dem Source-/Drain-Strukturelement220 eine Silizidierung zu bewirken. Eine geeignete metallische Schicht zum Herstellen der Silizidschicht226 kann Titan (Ti), Tantal (Ta), Nickel (Ni), Cobalt (Co) oder Wolfram (W) aufweisen. Die Silizidschicht226 kann Titansilizid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilizid (TaSi), Wolframsilizid (WSi), Cobaltsilizid (CoSi) oder Nickelsilizid (NiSi) aufweisen. Bei einigen Ausführungsformen wird die metallische Schicht, die nicht in die Silizidschicht226 umgewandelt wird, nach dem Temperprozess entfernt. Bei einigen alternativen Ausführungsformen verbleibt die nicht in Reaktion getretene metallische Schicht an Ort und Stelle und dient als ein leitfähiger Belag. - Unter Bezugnahme auf die
1 und9 umfasst das Verfahren100 einen Block114 , in dem eine metallische Füllschicht228 über dem Werkstück200 abgeschieden wird. Nach Herstellung der Silizidschicht226 kann eine metallische Füllschicht228 in die Source-/Drain-Kontaktöffnung218 abgeschieden werden. Die metallische Füllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Cobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) aufweisen. Wie in9 gezeigt ist, wird das Prozessfenster zum Abscheiden der metallischen Füllschicht228 in die Source-/Drain-Kontaktöffnung218 aufgrund des Trichterprofils2240 , das durch die Kombination des zweiten Implantationsprozesses400 und des Vorreinigungsprozesses500 gebildet wird, wesentlich vergrößert werden, und die Möglichkeit der Porenbildung wird wesentlich verringert. - Unter Bezugnahme auf die
1 und10 umfasst das Verfahren100 einen Block116 , in dem das Werkstück200 planarisiert wird. Wie in10 gezeigt ist, kann das Werkstück200 nach Abscheidung der metallischen Füllschicht228 , einem Planarisierungsprozess, wie etwa einem chemisch-mechanischen Planarisierungsprozess (CMP-Prozess) (CMP: chemical mechanical planarization), unterzogen werden, um überschüssige Materialien zu entfernen und eine ebene Oberseite bereitzustellen. Mit Beendigung der Schritte in Block116 ist ein Source-/Drain-Kontakt230 hergestellt worden. Bei Betrachtung entlang der Y-Richtung umfasst der Source-/Drain-Kontakt230 einen unteren Teil230B , der zwischen zwei Seitenwandteilen des Belags222 angeordnet ist, und einen oberen Teil230T , der zwischen zwei Seitenwandteilen des behandelten Teils2220 angeordnet ist. Der obere Teil230T ist über dem unteren Teil230B angeordnet. Im Vergleich zu dem Belag222 weist der behandelte Teil2220 weiterhin Sauerstoff, Spuren von Xenon (Xe) oder Spuren von Argon (Ar) auf. Außerdem kann der behandelte Teil2220 aufgrund des zweiten Implantationsprozesses400 mehr Defekte als der Belag222 enthalten. Wie in10 gezeigt ist, weist auch der Source-/Drain-Kontakt230 das Trichterprofil2240 auf, weil der Source-/Drain-Kontakt230 in der Source-/Drain-Kontaktöffnung218 hergestellt wird, die das Trichterprofil2240 aufweist. Der Source-/Drain-Kontakt230 kann als ein metallischer Stecker bezeichnet werden. - Auf der Grundlage der vorstehenden Erörterungen ist ersichtlich, dass die vorliegende Erfindung Vorzüge gegenüber verwandten Prozessen bietet. Es versteht sich jedoch, dass andere Ausführungsformen weitere Vorzüge bieten können und nicht notwendigerweise alle Vorzüge hier offenbart werden und dass nicht ein spezieller Vorzug für alle Ausführungsformen erforderlich ist. Zum Beispiel besteht ein Vorzug darin, dass die in der vorliegenden Erfindung offenbarten Prozesse einen geneigten Implantationsprozess nutzen, um eine Akkumulation eines dielektrischen Materials rings um Kanten einer Kontaktöffnung zu behandeln, wenn das dielektrische Material konform zur Herstellung eines Belags abgeschieden wird. Mit dem geneigten Implantationsprozess kann einen Teil des Belags in einen behandelten Teil umgewandelt werden, der durch den geneigten Implantationsprozess beschädigt worden ist. Der behandelte Teil ist besonders empfindlich in Bezug auf einen Vorreinigungsprozess, der vor Herstellung einer Silizidschicht durchgeführt wird. Der Vorreinigungsprozess kann die Akkumulation des dielektrischen Materials rings um die Kante entfernen oder verringern, wodurch die obere Öffnung der Kontaktöffnung vergrößert wird. Die obere Öffnung kann eine Trichterform aufweisen. Die vergrößerte obere Öffnung bietet ein größeres Prozessfenster bei der Abscheidung einer metallischen Füllschicht in die Kontaktöffnung, um ein Kontakt-Strukturelement herzustellen.
- Ein Aspekt der vorliegenden Erfindung betrifft ein Verfahren. Das Verfahren umfasst Folgendes: konformes Abscheiden einer dielektrischen Schicht über einer Oberseite eines Source-/Drain-Strukturelements, die in einer Source-/Drain-Öffnung auf einem Werkstück freiliegt, sowie über Seitenwänden der Source-/Drain-Öffnung; anisotropes Ätzen der dielektrischen Schicht, um das Source-/Drain-Strukturelement freizulegen; Durchführen eines Implantationsprozesses an der dielektrischen Schicht; und nach dem Durchführen des Implantationsprozesses Durchführen eines Vorreinigungsprozesses an dem Werkstück. Der Implantationsprozess weist einen Neigungswinkel von ungleich null auf.
- Bei einigen Ausführungsformen weist die dielektrische Schicht Siliziumnitrid, Siliziumcarbonitrid oder Silizium auf. Bei einigen Implementierungen umfasst der Implantationsprozess die Verwendung von Xenon oder Argon. In einigen Fällen liegt der Neigungswinkel von ungleich null zwischen etwa 10° und etwa 85°. Bei einigen Ausführungsformen bewirkt der Implantationsprozess eine Oxidation der dielektrischen Schicht, um einen oxidierten Teil der dielektrischen Schicht herzustellen, und der Vorreinigungsprozess entfernt den oxidierten Teil der dielektrischen Schicht. In einigen Fällen bewirkt der Implantationsprozess Schäden an der dielektrischen Schicht, um einen beschädigten Teil der dielektrischen Schicht herzustellen, und der Vorreinigungsprozess entfernt den beschädigten Teil der dielektrischen Schicht. In einigen Fällen kann das Verfahren vor dem Implantationsprozess darüber hinaus das Durchführen eines Vor-Silizid-Implantationsprozesses an dem Werkstück umfassen. Bei dem Vor-Silizid-Implantationsprozess wird das freiliegende Source-/Drain-Strukturelement mit Germanium implantiert. Bei einigen Ausführungsformen weist der Vor-Silizid-Implantationsprozess einen Neigungswinkel von null Grad auf.
- Ein weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren. Das Verfahren umfasst Folgendes: Übernehmen eines Werkstück, das eine erste Gatestruktur, eine zweite Gatestruktur, eine Source-/Drain-Öffnung zwischen der ersten Gatestruktur und der zweiten Gatestruktur und ein Source-/Drain-Strukturelement, das in der Source-/Drain-Öffnung freiliegt, aufweist; konformes Abscheiden einer dielektrischen Schicht über Seitenwänden der Source-/Drain-Öffnung und über einer Oberseite des Source-/Drain-Strukturelements; anisotropes Ätzen der dielektrischen Schicht, um das Source-/Drain-Strukturelement freizulegen; Durchführen eines ersten Implantationsprozesses an dem freiliegenden Source-/Drain-Strukturelement; nach dem Durchführen des ersten Implantationsprozesses Durchführen eines zweiten Implantationsprozesses an der dielektrischen Schicht, um einen behandelten Teil herzustellen; und nach dem Durchführen des zweiten Implantationsprozesses Durchführen eines Vorreinigungsprozesses an dem Werkstück. Mit dem Vorreinigungsprozess wird der behandelte Teil schneller als die dielektrische Schicht geätzt.
- Bei einigen Ausführungsformen umfasst das Werkstück weiterhin einen Gate-Abstandshalter, der entlang von Seitenwänden der Source-/Drain-Öffnung angeordnet ist, und mit dem konformen Abscheiden der dielektrischen Schicht wird die dielektrische Schicht auf dem Gate-Abstandshalter abgeschieden. Bei einigen Implementierungen umfasst der Vorreinigungsprozess die Verwendung von Fluorwasserstoffsäure, Ammoniak oder Wasser. Bei einigen Implementierungen weist die dielektrische Schicht Siliziumnitrid, Siliziumcarbonitrid oder Silizium auf. In einigen Fällen umfasst der erste Implantationsprozess die Verwendung von Germanium und der zweite Implantationsprozess umfasst die Verwendung von Xenon oder Argon. Bei einigen Ausführungsformen weist der erste Implantationsprozess einen Neigungswinkel von null Grad auf und der zweite Implantationsprozess weist einen Neigungswinkel von ungleich null auf. Bei einigen Ausführungsformen ist eine Ionenstrahlenergie des zweiten Implantationsprozesses größer als eine Ionenstrahlenergie des ersten Implantationsprozesses. Bei einigen Ausführungsformen ist eine Implantationsdosis des zweiten Implantationsprozesses größer als eine Implantationsdosis des ersten Implantationsprozesses. Bei einigen Implementierungen weist der Implantationsprozess eine Prozesstemperatur zwischen etwa -100 °C und etwa 500 °C auf.
- Ein noch weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren. Das Verfahren umfasst Folgendes: Übernehmen eines Werkstück mit einem Source-/Drain-Strukturelement, das in einer Source-/Drain-Öffnung freiliegt, die zwischen zwei Gatestrukturen definiert ist; konformes Abscheiden einer dielektrischen Schicht über Seitenwänden der Source-/Drain-Öffnung und über einer Oberseite des Source-/Drain-Strukturelements; anisotropes Ätzen der dielektrischen Schicht, um das Source-/Drain-Strukturelement freizulegen; Durchführen eines Implantationsprozesses an der dielektrischen Schicht, um einen behandelten Teil der dielektrischen Schicht herzustellen; nach dem Durchführen des Implantationsprozesses Durchführen eines Vorreinigungsprozesses an dem Werkstück; Herstellen einer Silizidschicht über dem Source-/Drain-Strukturelement; und Herstellen eines metallischen Steckers über der Silizidschicht. Mit dem Implantationsprozess wird Xenon oder Argon implantiert.
- Bei einigen Ausführungsformen weist die Source-/Drain-Öffnung nach dem anisotropen Ätzen der dielektrischen Schicht ein Verengungsprofil auf und der Vorreinigungsprozess verringert das Verengungsprofil durch Entfernen des behandelten Teiles. Bei einigen Implementierungen umfasst das Herstellen der Silizidschicht das Abscheiden eines metallischen Vorläufers über dem Werkstück, das Tempern des Werkstücks, um eine Silizidierung zwischen dem metallischen Vorläufer und dem Source-/Drain-Strukturelement zu bewirken und die Silizidschicht herzustellen, und Entfernen des metallischen Vorläufers entlang von Seitenwänden der Source-/Drain-Öffnung.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen. Zum Beispiel können durch Implementieren verschiedener Dicken für den Bitleitungsleiter und den Wortleitungsleiter unterschiedliche Widerstände für die Leiter erzielt werden. Es können jedoch auch andere Verfahren zum Variieren der Widerstände von metallischen Leitern verwendet werden.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- US 63/045532 [0001]
Claims (20)
- Verfahren mit den folgenden Schritten: konformes Abscheiden einer dielektrischen Schicht über einer Oberseite eines Source-/Drain-Strukturelements, die in einer Source-/Drain-Öffnung auf einem Werkstück freiliegt, sowie über Seitenwänden der Source-/Drain-Öffnung; anisotropes Ätzen der dielektrischen Schicht, um das Source-/Drain-Strukturelement freizulegen; Durchführen eines Implantationsprozesses an der dielektrischen Schicht; und nach dem Durchführen des Implantationsprozesses Durchführen eines Vorreinigungsprozesses an dem Werkstück, wobei der Implantationsprozess einen Neigungswinkel von ungleich null aufweist.
- Verfahren nach
Anspruch 1 , wobei die dielektrische Schicht Siliziumnitrid, Siliziumcarbonitrid oder Silizium aufweist. - Verfahren nach
Anspruch 1 oder2 , wobei der Implantationsprozess die Verwendung von Xenon oder Argon umfasst. - Verfahren nach einem der vorhergehenden Ansprüche, wobei der Neigungswinkel von ungleich null zwischen etwa 10° und etwa 85° liegt.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei der Implantationsprozess eine Oxidation der dielektrischen Schicht bewirkt, um einen oxidierten Teil der dielektrischen Schicht herzustellen, wobei der Vorreinigungsprozess den oxidierten Teil der dielektrischen Schicht entfernt.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei der Implantationsprozess Schäden an der dielektrischen Schicht verursacht, um einen beschädigten Teil der dielektrischen Schicht herzustellen, wobei der Vorreinigungsprozess den beschädigten Teil der dielektrischen Schicht entfernt.
- Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: vor dem Implantationsprozess Durchführen eines Vor-Silizid-Implantationsprozesses an dem Werkstück, wobei der Vor-Silizid-Implantationsprozess das freiliegende Source-/Drain-Strukturelement mit Germanium implantiert.
- Verfahren nach
Anspruch 7 , wobei der Vor-Silizid-Implantationsprozess einen Neigungswinkel von null Grad aufweist. - Verfahren mit den folgenden Schritten: Übernehmen eines Werkstücks, das Folgendes aufweist: eine erste Gatestruktur, eine zweite Gatestruktur, eine Source-/Drain-Öffnung zwischen der ersten Gatestruktur und der zweiten Gatestruktur, und ein Source-/Drain-Strukturelement, das in der Source-/Drain-Öffnung freiliegt; konformes Abscheiden einer dielektrischen Schicht über Seitenwänden der Source-/Drain-Öffnung und über einer Oberseite des Source-/Drain-Strukturelements; anisotropes Ätzen der dielektrischen Schicht, um das Source-/Drain-Strukturelement freizulegen; Durchführen eines ersten Implantationsprozesses an dem freigelegten Source-/Drain-Strukturelement; nach dem Durchführen des ersten Implantationsprozesses Durchführen eines zweiten Implantationsprozesses an der dielektrischen Schicht, um einen behandelten Teil herzustellen; und nach dem Durchführen des zweiten Implantationsprozesses Durchführen eines Vorreinigungsprozesses an dem Werkstück, wobei der Vorreinigungsprozess den behandelten Teil schneller als die dielektrische Schicht ätzt.
- Verfahren nach
Anspruch 9 , wobei das Werkstück weiterhin einen Gate-Abstandshalter aufweist, der entlang von Seitenwänden der Source-/Drain-Öffnung angeordnet ist, wobei das konforme Abscheiden der dielektrischen Schicht die dielektrische Schicht auf dem Gate-Abstandshalter abscheidet. - Verfahren nach
Anspruch 9 oder10 , wobei der Vorreinigungsprozess die Verwendung von Fluorwasserstoffsäure, Ammoniak oder Wasser umfasst. - Verfahren nach einem der
Ansprüche 9 bis11 , wobei die dielektrische Schicht Siliziumnitrid, Siliziumcarbonitrid oder Silizium aufweist. - Verfahren nach einem der
Ansprüche 9 bis12 , wobei der erste Implantationsprozess die Verwendung von Germanium umfasst, wobei der zweite Implantationsprozess die Verwendung von Xenon oder Argon umfasst. - Verfahren nach einem der
Ansprüche 9 bis13 , wobei der erste Implantationsprozess einen Neigungswinkel von null Grad aufweist, wobei der zweite Implantationsprozess einen Neigungswinkel von ungleich null aufweist. - Verfahren nach einem der
Ansprüche 9 bis14 , wobei die Ionenstrahlenergie des zweiten Implantationsprozesses größer als eine Ionenstrahlenergie des ersten Implantationsprozesses ist. - Verfahren nach einem der
Ansprüche 9 bis15 , wobei eine Implantationsdosis des zweiten Implantationsprozesses größer als eine Implantationsdosis des ersten Implantationsprozesses ist. - Verfahren nach einem der
Ansprüche 9 bis16 , wobei der zweite Implantationsprozess eine Prozesstemperatur zwischen etwa -100 °C und etwa 500 °C aufweist. - Verfahren mit den folgenden Schritten: Übernehmen eines Werkstücks, das ein Source-/Drain-Strukturelement aufweist, das in einer Source-/Drain-Öffnung freiliegt, die zwischen zwei Gatestrukturen definiert ist; konformes Abscheiden einer dielektrischen Schicht über Seitenwänden der Source-/Drain-Öffnung und über einer Oberseite des Source-/Drain-Strukturelements; anisotropes Ätzen der dielektrischen Schicht, um das Source-/Drain-Strukturelement freizulegen; Durchführen eines Implantationsprozesses an der dielektrischen Schicht, um einen behandelten Teil der dielektrischen Schicht herzustellen; nach Durchführen des Implantationsprozesses Durchführen eines Vorreinigungsprozesses an dem Werkstück; Herstellen einer Silizidschicht über dem Source-/Drain-Strukturelement; und Herstellen eines metallischen Steckers über der Silizidschicht, wobei der Implantationsprozess Xenon oder Argon implantiert.
- Verfahren nach
Anspruch 18 , wobei die Source-/Drain-Öffnung nach dem anisotropen Ätzen der dielektrischen Schicht ein Verengungsprofil aufweist, wobei der Vorreinigungsprozess das Verengungsprofil durch Entfernen des behandelten Teils entfernt. - Verfahren nach
Anspruch 18 oder19 , wobei das Herstellen der Silizidschicht Folgendes umfasst: Abscheiden eines metallischen Vorläufers über dem Werkstück; Tempern des Werkstücks, um eine Silizidierung zwischen dem metallischen Vorläufer und dem Source-/Drain-Strukturelement zu bewirken und die Silizidschicht herzustellen; und Entfernen des metallischen Vorläufers entlang von Seitenwänden der Source-/Drain-Öffnung.
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