KR20180018510A - 반도체 구조체들을 위한 금속 피처들의 BUF(Bottom-Up Fill) - Google Patents

반도체 구조체들을 위한 금속 피처들의 BUF(Bottom-Up Fill) Download PDF

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KR20180018510A
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스캇 비. 클렌데닝
마틴 엠. 미탄
티모시 이. 글래스맨
프라비오 그리지오
그랜트 엠. 크로스터
켄트 엔. 프라슈어
플로리안 지스트레인
라미 하우라니
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인텔 코포레이션
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Abstract

반도체 구조체들의 금속 피처들을 형성하기 위한 상향식(bottom-up) 채움 접근방식, 및 그 결과인 구조체들이 설명된다. 실시예에서, 반도체 구조체는 ILD(inter-layer dielectric) 층에 배치되는 트렌치를 포함한다. 이러한 트렌치는 측벽들, 바닥 및 상단을 갖는다. U자 형상의 금속 시드 층은 트렌치의 바닥에 그리고 트렌치의 측벽들을 따라 그렇지만 실질적으로 트렌치의 상단 아래에 배치된다. 금속 채움 층은 U자 형상의 금속 시드 층 상에 배치되고 트렌치를 트렌치의 상단까지 채운다. 금속 채움 층은 U자 형상의 금속 시드 층 위의 트렌치의 측벽들의 부분들을 따라 ILD 층의 유전체 재료와 직접 접촉한다.

Description

반도체 구조체들을 위한 금속 피처들의 BUF(Bottom-Up Fill)
본 발명의 실시예들은 반도체 구조체들 및 처리, 특히, 반도체 구조체들의 금속 피처들을 형성하기 위한 상향식(bottom-up) 채움 접근방식들 및 그 결과인 구조체들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상의 기능 유닛들의 증가된 밀도를 가능하게 한다.
제1 양상에서, 집적 회로들은 전기적 도전성 마이크로 전자 구조체들을 보통 포함하며, 이들은 관련분야에서 비아들로서 알려져 있고, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 접속하기 위한 것이다. 비아들은 리소그래피 프로세스에 의해 통상적으로 형성된다. 대표적으로, 포토레지스트 층이 유전체 층 위에 스핀 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그리고 나서 이러한 노출된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 에칭 마스크로서 포토레지스트 층에서의 개구를 사용하여 유전체 층에서 비아를 위한 개구가 에칭될 수 있다. 이러한 개구는 비아 개구라고 지칭된다. 마지막으로, 비아 개구는 하나 이상의 금속들 또는 다른 도전성 재료들로 채워져 비아를 형성할 수 있다.
과거에는, 비아들의 크기들 및 간격이 점진적으로 감소되었으며, 적어도 일부 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들 등)에 대하여, 미래에 비아들의 크기들 및 간격이 계속해서 점진적으로 감소될 것으로 예상된다. 비아들의 크기의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(via pitch)이다. 비아 피치는 가장 가까운 인접 비아들 사이의 중심간 거리(center-to-center distance)를 나타낸다. 이러한 리소그래피 프로세스들에 의해 매우 작은 피치들을 갖는 매우 작은 비아들을 패터닝할 때, 특히, 피치들이 약 70nm(nanometers) 이하일 때 및/또는 비아 개구들의 임계 치수들이 약 35nm 이하일 때, 몇 가지 도전과제들이 발생한다.
하나의 이러한 도전과제는, 비아들과 상부 인터커넥트들 사이의 오버레이(overlay) 및 비아들과 하부 랜딩(landing) 인터커넥트들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치들이 시간이 지남에 따라 훨씬 더 작게 스케일링됨에 따라, 이러한 오버레이 허용오차들은 리소그래피 장비가 따라갈 수 있는 것보다 훨씬 더 큰 비율로 이들과 함께 스케일링되는 경향이 있다. 다른 이러한 도전과제는 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 해상도(resolution) 성능들보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소 기술들은 비아 개구들의 임계 치수들을 축소시키기 위해 존재한다. 그러나, 축소량은, LWR(line width roughness) 및/또는 CDU(critical dimension uniformity)를 상당히 손상시키지는 않으며, 충분히 OPC(optical proximity correction) 중립적인 축소 프로세스의 성능에 의해서 뿐만 아니라 최소 비아 피치에 의해서 제한되는 경향이 있다. 또 다른 이러한 도전과제는, 임계 치수 예산의 동일한 전체 비율(overall fraction)을 유지하기 위해서, 비아 개구들의 임계 치수들이 감소하는 만큼 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 향상될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은 비아 개구들의 임계 치수들이 감소하는 만큼 급속하게 향상되고 있는 것은 아니다. 추가의 이러한 과제는, 매우 작은 비아 피치들이 일반적으로 심지어 EUV(extreme ultraviolet) 리소그래피 스캐너들의 해상도 성능들보다 작은 경향이 있다는 점이다. 결과적으로, 통상 2개, 3개 또는 더 많은 상이한 리소그래피 마스크들이 사용될 수 있고, 이는 비용들을 증가시키는 경향이 있다. 어느 시점에, 피치들이 계속 감소하면, 다수의 마스크들에도 불구하고, EUV 스캐너들을 사용하여 이러한 매우 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다. 또한, 이러한 개구들의 금속 채움은 훨씬 더 문제가 될 수 있다.
따라서, 비아 및 관련 인터커넥트 제조 기술들의 영역에서 향상들이 요구된다.
제2 양상에서, 디바이스 치수들이 계속해서 축소됨에 따라 트라이-게이트 트랜지스터들(tri-gate transistors)과 같은 멀티-게이트 트랜지스터들이 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 또는 다른 비-평면 트랜지스터들은 벌크 실리콘 기판들 또는 절연체 상의 실리콘(silicon-on-insulator) 기판들 상에서 일반적으로 제조된다. 일부 경우들에서는, 벌크 실리콘 기판들이 그들의 더 낮은 비용과 기존의 고-수율 벌크 실리콘 기판 기반구조와의 호환성으로 인해 바람직하다. 그러나, 멀티-게이트 트랜지스터들을 스케일링하는 것은 부작용이 있었다. 이러한 마이크로 전자 회로의 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 순수 개수가 증가됨에 따라, 이러한 빌딩 블록들을 제조하는데 사용되는 반도체 프로세스들에 대한 제약들이 상황을 압도하게 되었다.
따라서, 비-평면 트랜지스터 제조 기술들의 영역에서 향상들이 요구된다.
도 1은 금속으로 유전체 트렌치 또는 비아 구조체를 채우기 위한 최첨단 처리 방식을 도시한다.
도 2a는, 본 발명의 실시예에 따른, 트렌치 또는 비아의 바닥에서의 선택적 퇴적에 기초하여 상향식(bottom-up) 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 2b는, 본 발명의 실시예에 따른, 자체-정렬형 패터닝을 포함하지 않는 싱글 다마신 프로세스에 대한 선택적 퇴적에 기초하여 상향식 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 2c는, 본 발명의 실시예에 따른, 자체-정렬형 패터닝을 또한 포함하는 싱글 다마신 프로세스에 대한 선택적 퇴적에 기초하여 상향식 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 2d는, 본 발명의 실시예에 따른, 자체-정렬형 패터닝을 또한 포함하는 듀얼 다마신 프로세스를 위한 선택적 퇴적에 기초하여 상향식 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 3은, 본 발명의 실시예에 따른, 자체-조립형 단층으로부터의 상향식 채움 접근방식 및 패시베이션 지원을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 4는, 본 발명의 다른 실시예에 따른, 자체-조립형 단층으로부터의 상향식 채움 접근방식 및 패시베이션 지원을 사용하는 다른 처리 방식에서의 다양한 동작들을 도시한다.
도 5는 반도체 구조체들의 피처 채움에 대한 최첨단 퇴적 및 리세스 에칭 접근방식들의 몇 가지 결점들을 도시한다.
도 6a는, 본 발명의 실시예에 따른, 선택적 트렌치 채움 방식을 도시한다.
도 6b는, 본 발명의 실시예에 따른, 2개의 디아자부타디엔 리간드들이 있는 화학적 전구체 설계의 일반적인 모티프를 도시한다.
도 7a는, 본 발명의 실시예에 따른, 비-평면 반도체 디바이스의 단면도를 도시한다.
도 7b는, 본 발명의 실시예에 따른, 도 7a의 반도체 디바이스의 a-a' 축을 따라 취해지는 평면도를 도시한다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도 9는 본 발명의 하나 이상의 실시예들을 구현하는 인터포저(interposer)이다.
반도체 구조체들의 금속 피처들을 형성하기 위한 상향식(bottom-up) 채움 접근방식, 및 그 결과인 구조체들이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 구체적인 집적 및 재료 체제들과 같은 수많은 구체적인 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 구체적인 상세사항들 없이 실시될 수 있다는 점이 관련분야에서의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세하게 설명되지는 않는다. 또한, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 정확한 비율로 그려질 필요는 없다는 점이 이해되어야 한다.
본 명세서에 설명되는 하나 이상의 실시예들은 반도체 구조체들을 위한 금속 피처들의 상향식 채움에 관한 것이다. 제1 실시예에서, 상향식 채움 접근방식은 선택적 퇴적을 사용하는 상향식 채움을 포함한다. 제2 실시예에서, 금속들 및/또는 유전체들의 상향식 ALD(atomic layer deposition) 및/또는 CVD(chemical vapor deposition) 채움은 선천적 선택도 및 기하학적으로 정의된 패시베이션을 통해 반도체 디바이스 애플리케이션들을 위한 갭 채움의 인에이블러로서 구현된다. 본 명세서에 설명되는 하나 이상의 실시예들은 결함들이 거의 없는 피치-독립형 이음매 없는/갭 없는 상향식 채움(pitch-independent seamless/gapless bottom-up fill)을 가능하게 하며, 이는 향상된 디바이스 신뢰성 및 수율로 바로 옮겨진다.
본 개시내용의 제1 양상에서, 실시예들은 선택적 퇴적을 사용하는 상향식 채움에 관한 것이다.
정황을 제공하기 위해, 패터닝된 트렌치들 또는 홀들의 채움은 피처 크기들이 축소되거나 종횡비들이 증가할 때 점점 더 어려워진다. 등각 채움은 극단의 열 조건들을 적용하지 않고는 치유될 수 없는 이음매를 초래한다. 많은 채움 프로세스들은 수직 측벽 대비 수평 필드에 대한 퇴적 속도에서의 차이로 인해 어느 정도의 비-등각성을 실제로 가지며, 이는 훨씬 더 과장되는 이음매 또는 보이드를 초래할 수 있다.
본 발명의 하나 이상의 실시예들에 따르면, 채워지도록 설계되는 트렌치 또는 홀은 바닥에서의 수평 표면이 피처들에 인접하는 수직 측벽 표면들의 표면들(또는 측벽들 표면들의 적어도 상당 부분, 특히 측벽 표면들의 상부 부분들) 및 수평 필드와 화학적으로 상이하도록 설계된다. 하나의 이러한 실시예에서, 바닥 표면 상에 재료를 선택적으로 퇴적시키는 전구체가 구현되어, 이음매 또는 갭을 남기지 않고 피처의 바닥으로부터 피처의 상단까지 막 성장을 제공한다.
보다 구체적으로, 본 발명의 실시예들은, 구현될 때, 그렇지 않으면 디바이스 신뢰도 쟁점들에 이르게 될 이음매들 또는 갭들이 없는 채워진 피처들을 초래할 수 있다. 이러한 선택적 퇴적 방법은 피처 크기 및 피치와 독립적으로 성공적으로 구현될 수 있으며, 통상적으로는 결함들이 거의 없다. 대조적으로, 이온-주입에 의한 표면 수정을 이용하는 공지된 상향식 채움 방법들은 변하지 않는 크기 및 피치가 있는 패턴들로 종종 제한된다. 한편, 무전해 화학이 상향식 채움에 또한 사용될 수 있지만, 이러한 프로세스는 바람직하지 않은 입자 형성으로 인해 제어를 유지하기가 엄청 어렵다.
예시적인 비교를 제공하기 위해, 도 1은 금속으로 유전체 트렌치 또는 비아 구조체를 채우기 위한 최첨단 처리 방식을 도시한다. 도 1의 (a) 부분을 참조하면, 금속 층(106)의 초기 퇴적은, 예를 들어, 유전체 층(102)에 형성되는 트렌치(104)에서 시작한다. 도 1의 (b) 부분에 도시되는 바와 같이, 금속 채움의 (예를 들어, 지점들 107에서의) 브레드-로핑(bread-loafing) 또는 핀치-오프(pinch-off)는 퇴적이 계속되면서 발생하여, 금속 층(106')을 제공한다. 도 1의 (c) 부분을 참조하면, 금속 층(106'')의 완성은 최종 구조체에 이음매 또는 갭(108)을 바람직하지 않게 남긴다.
도 1과 대조적으로, 도 2a는, 본 발명의 실시예에 따른, 트렌치 또는 비아의 바닥에서 선택적 퇴적에 기초하여 상향식 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 2a의 (a) 부분을 참조하면, 박형 등각 금속 시드 층(206)이 ILD(inter-layer dielectric) 층(202)에 형성되는, 트렌치(204)와 같은, 패턴 위에 퇴적된다. 일 실시예에서, 시드 층(206)은 예들로서 텅스텐, 텅스텐 질화물, 티타늄 질화물, 루테늄, 또는 코발트의 대략 1-2 나노미터 두께 층이다. 다시 도 2a의 (a) 부분을 참조하면, 채움 재료(208)가 트렌치(204) 내에 퇴적된다. 하나의 이러한 실시예에서, 과도한 채움 재료(208)가 퇴적되어 필드(203)에서의 일부 과중한 부담에 이르게 된다. 실시예에서, 채움 재료(208)는, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 카본 하드-마스크 재료, 또는 텅스텐 금속과 같은 재료이다. 채움 재료(208)는 PECVD(plasma-enhanced chemical vapor deposition), ALD(atomic layer deposition), 또는 스핀-온 퇴적과 같은 기술들을 사용하여 퇴적될 수 있다.
도 2a의 (b) 부분을 참조하면, 채움 재료(208)는 리세싱된 채움 재료(210)를 제공하도록 부분적으로 제거된다. 채움 재료(208)는, 예를 들어, 습식 에칭, 건식 에칭, 또는 CMP(chemical-mechanical polishing)에 의해 부분적으로 제거될 수 있다. 또한, 시드 층(206)은 리세싱된 시드 층(212)을 제공하도록 트렌치(204)의 필드(203) 및 노출된 측벽들(201)로부터 제거된다. 시드 층(206)의 노출된 부분들은, 예를 들어, 습식 에칭 또는 건식 에칭에 의해 제거될 수 있다. 실시예에서, 도 2a의 (b) 부분에 도시되는 바와 같이, 시드 층(206)의 하부 측벽 부분들은 리세싱된 시드 층(212)에 유지되어, U자 형상의 외관을 제공한다. 그러나, 적어도 트렌치(204)의 상부 측벽 부분들(201)은 제거되어, 트렌치(204)의 상단 아래에 리세싱된 측벽들이 있는 U자 형상의 외관을 남긴다. 이러한 U자 형상의 구조체는 (트렌치(204)의 바닥 표면에만 형성되는 층에 비해) 가장 최적이 아닐 수 있다는 점이 이해되어야 한다. 그럼에도 불구하고, 이러한 구조체는 리세스 프로세스에서 일부 허용 오차를 제공하는 제조 방식에 대해 현실적일 수 있다.
실시예에서, U자 형상의 리세싱된 시드 층(212)은 높이가 실질적으로 트렌치(204)의 상단 표면 아래인 측벽 부분들을 갖는다. 예를 들어, 일 실시예에서, U자 형상의 리세싱된 시드 층(212)의 측벽 부분들의 높이는 트렌치의 높이의 50% 미만이다(즉, U자 형상의 리세싱된 시드 층(212)의 측벽 부분들은 트렌치의 높이의 하부 1/2로 제한된다). 구체적인 실시예에서, U자 형상의 리세싱된 시드 층(212)의 측벽 부분들의 높이는 트렌치의 높이의 25% 미만이다(즉, U자 형상의 리세싱된 시드 층(212)의 측벽 부분들은 트렌치의 높이의 하부 1/4로 제한된다).
실시예에서, 리세싱된 시드 층(212)을 제공하도록 필드(203) 및 트렌치(204)의 노출된 측벽들(201)로부터 시드 층(206)을 제거하기 이전에, 리세싱된 채움 재료(210)를 제공하도록 채움 재료(208)가 부분적으로 제거된다. 다른 실시예에서, 채움 재료(208) 및 시드 층(206)의 부분들은, 예를 들어, 동일한 프로세스 동작에서 실질적으로 동시에 제거된다. 그러나, 이러한 후자의 실시예에서, 프로세스는 프로세스 타이밍에 매우 민감하고, 제어하기 어려울 수 있다.
도 2a의 (c) 부분을 참조하면, 리세싱된 시드 층(212)을 노출시키도록 리세싱된 채움 재료(210)가 제거된다. 리세싱된 채움 재료(210)는, 예를 들어, 습식 에칭 또는 건식 에칭에 의해 제거될 수 있다. 다른 접근방식들이 도 2a의 (c) 부분의 구조체에 이를 수 있으며, 이는 상향식 채움 접근방식에 대한 시작 지점 구조체로 고려될 수 있다는 점이 이해되어야 한다. 예를 들어, 다른 실시예에서는, 채움 재료(208)와 같은 채움 재료가 없는 경사식 건식 에칭 프로세스를 사용하여 리세싱된 시드 층(212)을 제공하도록 시드 층(206)이 리세싱된다. 어느 경우이든, 그 결과는 트렌치(204)의 바닥에 노출되는 바와 같은 리세싱된 시드 층(212)을 제공한다. 도 2a의 (c) 부분에 도시되는 바와 같이, 트렌치(204)의 상부 측벽 부분들(201)(즉, 층간 유전체 층(202)의 측벽 부분들) 및 층간 유전체 층(202)의 필드 부분들 또한 노출된다.
도 2a의 (d) 부분을 참조하면, 금속 채움 층(214)이 도 2a의 (c) 부분의 구조체에 형성된다. 실시예에서, 금속 채움 층(214)은 선택적 퇴적을 사용하여 형성된다. 하나의 이러한 실시예에서, 금속 채움 층(214)은 ILD 표면(201 또는 203) 상에서는 아니고 리세싱된 시드 층(212) 상에서는 성장이 발생하는 상향식(bottom-up) 채움 프로세스로 형성된다. 이러한 채움이 필드(203)의 레벨로 제어될 수 있거나, 또는 이러한 성장이 과도하게 수행되고 나서 (예를 들어, CMP 프로세스에 의해) 다시 평탄화될 수 있다. 어느 경우에든, (도 1과 관련하여 설명된 이음매 또는 갭(108)과 같은) 이음매 또는 갭이 형성되지 않는다. 실시예에서, 금속 채움 층(214)은 시드 층(212) 상에만 성장하는 재료를 선택적으로 퇴적하는데 사용되는 원자 층 또는 화학 기상 퇴적 프로세스에 의해 형성되어, 트렌치(204)의 이음매 없는 상향식 채움을 초래한다. 하나의 이러한 실시예에서, 금속 채움 층(214)은, 이에 제한되는 것은 아니지만, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, Cu, Ag, Au 또는 이들의 합금과 같은 도전성 재료로 조성된다. 통상적인 트렌치 종횡비들은 대략 6-40 나노미터의 범위인 대략 2:1 내지 10:1의 범위에 있다.
따라서, 실시예에서, 반도체 구조체는 ILD(inter-layer dielectric) 층(202)에 배치되는 트렌치(204)를 포함한다. 이러한 트렌치는 측벽들, 바닥 및 상단을 갖는다. U자 형상의 금속 시드 층(212)이 트렌치의 바닥에 그리고 트렌치의 측벽들을 따라 그렇지만 실질적으로 트렌치의 상단 아래에 배치된다. 금속 채움 층(214)이 U자 형상의 금속 시드 층(212) 상에 배치되고, 트렌치의 상단까지 트렌치(204)를 채운다. 금속 채움 층(214)은 U자 형상의 금속 시드 층(212) 위의 트렌치의 측벽 부분들을 따라 ILD 층(202)의 유전체 재료와 직접 접촉한다.
도 2a 처리 시리즈들에는 하나의 트렌치(204)만 도시되지만, 실시예에서, 시작 구조체는 일정한 피치로 이격되고 일정한 폭을 갖는 트렌치들이 있는 격자형 패턴으로 패터닝될 수 있다. 이러한 패턴은, 예를 들어, 피치 2분할 또는 피치 4분할 접근방식에 의해 제조될 수 있다. 트렌치들 중 일부는 하부 비아들 또는 보다 낮은 레벨 금속화 라인들과 관련될 수 있다. 예를 들어, 도 2a와 관련하여 설명되는 층들 및 재료들은 집적 회로의 하부 디바이스 층(들)과 같은 하부 반도체 기판 또는 구조체 상에 또는 그 위에 통상적으로 형성된다는 점이 이해되어야 한다. 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하는데 사용되는 일반적인 워크피스 오브젝트(workpiece object)를 나타낸다. 반도체 기판은 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 부분을 종종 포함한다. 적합한 반도체 기판들은, 이에 제한되는 것은 아니지만, 단결정 실리콘, 다결정질 실리콘 및 SOI(silicon on insulator) 뿐만 아니라, 다른 반도체 재료들로 형성되는 유사한 기판들을 포함한다. 이러한 반도체 기판은, 제조의 단계에 의존하여, 트랜지스터들, 집적 회로 등을 종종 포함한다. 이러한 기판은 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 또한 포함할 수 있다. 또한, 도 2a에 도시되는 구조체들은 하부 저 레벨 인터커넥트 층들 상에 제조될 수 있다. 도 2a의 (d) 부분의 결과적인 구조체는 후속하는 금속 라인/비아 및 ILD 층들을 형성하기 위한 기초로서 후속하여 사용될 수 있다. 대안적으로, 도 2a의 (d) 부분의 구조체는 집적 회로에서의 최종 금속 인터커넥트 층을 나타낼 수 있다. 또한, 위 예들은 그렇지 않으면 패터닝에 필요하지 않을 수 있는 에치-스톱 또는 금속 캡핑층을 도면들에서 포함하지 않는다는 점이 이해되어야 한다. 그러나, 명확성을 위해, 이러한 층들은 도면들에 포함되지 않는데 그 이유는 이들이 전체 상향식 채움 개념에 영향을 주지 않기 때문이다.
도 2a와 관련하여 설명되는 프로세스의 제1 구체적인 애플리케이션을 예시하면, 도 2b는, 본 발명의 일 실시예에 따른, 자체-정렬형 패터닝을 포함하지 않는 싱글 다마신 프로세스에 대한 선택적 퇴적에 기초하여 상향식 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 2b의 (a) 부분을 참조하면, 금속 라인 또는 다른 피처(222)를 포함하는 하부 금속화 구조체 상에 ILD(inter-layer dielectric) 층(220) 퇴적이 수행된다. 도 2b의 (b) 부분에 도시되는 바와 같이, ILD 층(220)에 비아 개구(224)를 형성하고 금속 라인 또는 다른 피처(222)를 노출시키도록 비아 에칭 및 돌파 프로세스가 다음으로 수행된다. 도 2b의 (c) 부분을 참조하면, 금속 시드 층(226)이 트렌치(224)에 형성된다. 도 2b의 (d) 부분에 도시되는 바와 같이, 희생 채움제 재료(228)가 (c) 부분의 구조체 상에 다음으로 형성된다. 도 2b의 (e) 부분을 참조하면, 리세싱된 채움 재료 층(230) 및 리세싱된 금속 시드 층(232)을 제공하도록 희생 채움제 재료(228) 및 금속 시드 층(226)의 부분 리세싱 및 에칭이 수행된다. 도 2b의 (f) 부분에 도시되는 바와 같이, 리세싱된 금속 시드 층(232)을 노출된 채로 남기도록 리세싱된 채움 재료 층(230)이 다음으로 제거된다. 도 2b의 (g) 부분을 참조하면, 비아 구조체(236)를 형성하도록, 금속 채움 층(234)이 선택적 퇴적에 의해, 예를 들어, 상향식 채움 프로세스에 의해 리세싱된 금속 시드 층(232) 상에 형성된다. 도 2b의 (h) 부분에 도시되는 바와 같이, 도 2b의 (g) 부분의 구조체 상에 ILD 층(238)이 다음으로 형성된다. 도 2b의 (i) 부분을 참조하면, 비아 구조체(236) 위에 그리고 이에 전기적으로 연결되는 금속 라인 피처(240)를 제공하도록 (a)-(g) 부분들의 프로세스가 반복된다. 그 결과인 구조체는 반도체 디바이스에 대한 백 엔드 인터커넥트 구조체의 일부를 나타낼 수 있다.
도 2a와 관련하여 설명되는 프로세스의 제2 구체적인 애플리케이션을 예시하면, 도 2c는, 본 발명의 일 실시예에 따른, 자체-정렬형 패터닝을 또한 포함하는 싱글 다마신 프로세스에 대한 선택적 퇴적에 기초하여 상향식 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 2c의 (a) 부분을 참조하면, 금속 라인 또는 다른 피처(252)를 포함하는 하부 금속화 구조체 상에 ILD(inter-layer dielectric) 층(250) 퇴적이 수행된다. 도 2c의 (b) 부분에 도시되는 바와 같이, ILD 층(250)에 비아 개구(254)를 형성하고 금속 라인 또는 다른 피처(252)를 노출시키도록 비아 에칭 및 돌파 프로세스가 다음으로 수행된다. 도 2c의 (c) 부분을 참조하면, 트렌치(254)를 채우도록 금속 채움 층(256)의 선택적 퇴적이 수행된다. 도 2c의 (d) 부분에 도시되는 바와 같이, ILD 층(258)이 도 2c의 (c) 부분의 구조체 상에 다음으로 형성된다. 도 2c의 (e) 부분을 참조하면, 다음으로 트렌치(260)가 ILD 층(258)에 형성되고 다음으로 금속 시드 층(262)이 트렌치(260)에 형성된다. 도 2c의 (f) 부분에 도시되는 바와 같이, 희생 채움제 재료(264)가 (e) 부분의 구조체 상에 다음으로 형성된다. 도 2c의 (g) 부분을 참조하면, 리세싱된 채움 재료 층(266) 및 리세싱된 금속 시드 층(268)을 제공하도록 희생 채움제 재료(264) 및 금속 시드 층(262)의 부분 리세싱 및 에칭이 수행된다. 도 2c의 (h) 부분에 도시되는 바와 같이, 리세싱된 금속 시드 층(268)을 노출된 채로 남기도록 리세싱된 채움 재료 층(266)이 다음으로 제거된다. 도 2c의 (i) 부분을 참조하면, 리세싱된 금속 시드 층(266) 상에 선택적 퇴적에 의해, 예를 들어, 상향식 채움 프로세스에 의해 금속 채움 층(270)이 형성된다. 그 결과인 구조체는 반도체 디바이스에 대한 백 엔드 인터커넥트 구조체의 일부를 나타낼 수 있다. 도 2c의 프로세스 흐름을 다시 참조하면, 퇴적 동안 트렌치 내의 노출된 ILD 영역 위에 시드 층이 존재하지 않으면, 그 결과인 구조체는 원하지 않는 에어-갭을 포함할 수 있다는 점이 이해되어야 한다. 그러나, 측방향 성장("버섯형(mushrooming)")이 충분히 빠르면 이러한 에어 갭이 형성되지 않을 수 있다.
도 2a와 관련하여 설명되는 프로세스의 제3 구체적인 애플리케이션을 예시하면, 도 2d는, 본 발명의 일 실시예에 따른, 자체-정렬형 패터닝을 또한 포함하는 듀얼 다마신 프로세스에 대한 선택적 퇴적에 기초하여 상향식 채움 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 2d의 (a) 부분을 참조하면, 금속 라인 또는 다른 피처(282)를 포함하는 하부 금속화 구조체 상에 ILD(inter-layer dielectric) 층(280) 퇴적이 수행된다. 도 2d의 (b) 부분에 도시되는 바와 같이, ILD 층(280)에 비아 개구(284) 및 트렌치 (금속 라인) 개구(285)를 형성하고 금속 라인 또는 다른 피처(282)를 노출시키도록 비아 및 트렌치 에칭 및 돌파 프로세스가 다음으로 수행된다. 도 2d의 (c) 부분을 참조하면, 금속 시드 층(286)이 비아 개구(284) 및 트렌치 개구(285)에 형성된다. 도 2d의 (d) 부분에 도시되는 바와 같이, 희생 채움제 재료(288)가 (c) 부분의 구조체 상에 다음으로 형성된다. 도 2d의 (e) 부분을 참조하면, 리세싱된 채움 재료 층(290) 및 리세싱된 금속 시드 층(292)을 제공하도록 희생 채움제 재료(288) 및 금속 시드 층(286)의 부분 리세싱 및 에칭이 수행된다. 일 실시예에서, 도시되는 바와 같이, 이러한 리세싱은 트렌치 개구(285) 내에서, 즉 비아 개구(284)의 노출 이전에 종료된다. 도 2d의 (f) 부분에 도시되는 바와 같이, 리세싱된 금속 시드 층(292)을 노출된 채로 남기도록 리세싱된 채움 재료 층(290)이 다음으로 제거된다. 도 2d의 (g) 부분을 참조하면, 금속 라인(296) 및 비아 구조체(298)를 형성하도록, 금속 채움 층(294)이 선택적 퇴적에 의해, 예를 들어, 상향식 채움 프로세스에 의해 리세싱된 금속 시드 층(292) 상에 형성된다. 실시예에서, 듀얼 다마신 구조체의 적합한 채움을 보장하기 위해 바닥으로부터의 금속 채움 층(294)의 성장 속도는 비아의 측면들 상의 성장 속도보다 크거나 또는 이와 동일하다. 그 결과인 구조체는 반도체 디바이스에 대한 백 엔드 인터커넥트 구조체의 일부를 나타낼 수 있다.
도 2d의 프로세스 흐름을 다시 참조하면, 퇴적 동안 트렌치 내의 노출된 ILD 영역 위에 시드 층이 존재하지 않으면, 그 결과인 구조체는 원하지 않는 에어-갭을 포함할 수 있다는 점이 이해되어야 한다. 그러나, 측방향 성장이 충분히 빠르면 이러한 에어 갭이 형성되지 않을 수 있다. 자체-정렬 기술들을 사용하지 않는 듀얼 다마신 패터닝이 있는 방식들에서 동일한 도전과제가 증폭된다. 도 2d를 다시 참조하면, 실시예에서, 수직 방향으로의 트렌치의 채움은 중요한데 그 이유는 비아들을 상향식으로 채우는 것이 반드시 매우 긴 트렌치들의 효과적인 채움을 허용하는 것은 아니기 때문이다.
선택적 퇴적으로부터의 상향식 채움을 포함하는 다른 처리 방식들은 자체-조립형 단층으로부터의 패시베이션 지원을 구현한다. 이러한 제1 실시예에서, 도 3은, 본 발명의 실시예에 따른, 자체-조립형 단층으로부터의 상향식 채움 접근방식 및 패시베이션 지원을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 3의 (a) 부분을 참조하면, 박형 등각 금속 시드 층(306)이 ILD(inter-layer dielectric) 층(302)에 형성되는, 트렌치(304)와 같은, 패턴 위에 퇴적된다. 채움 재료(308)가 트렌치(304) 내에 퇴적된다. 하나의 이러한 실시예에서, 과도한 채움 재료(308)가 퇴적되어 필드(303)에서의 일부 과중한 부담에 이르게 된다. 일 실시예에서, 금속 시드 층(306)은, 예들로서, 텅스텐, 티타늄 질화물, 루테늄, 또는 코발트의 대략 1-2 나노미터 두께의 층이다. 일 실시예에서, 채움 재료(308)는, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 카본 하드-마스크 재료, 또는 텅스텐 금속과 같은 재료이다. 채움 재료(308)는 PECVD(plasma-enhanced chemical vapor deposition), ALD(atomic layer deposition), 또는 스핀-온 퇴적과 같은 기술들을 사용하여 퇴적될 수 있다.
도 3의 (b) 부분을 참조하면, 리세싱된 채움 재료 층(310)을 제공하도록 희생 채움제 재료(308)의 부분 리세싱 및 에칭이 수행된다. 그러나, 금속 시드 층(306)은 리세싱되지 않는다. 실시예에서, 채움 재료 층(308)은 습식 에칭, 건식 에칭, 또는 CMP(chemical-mechanical polishing)에 의해 부분적으로 제거된다.
도 3의 (c) 부분을 참조하면, 금속 시드 층(306)의 노출된 부분들(즉, 리세싱된 채움 재료 층(310)에 의해 보호되지 않는 부분들)은, 예를 들어, SAM(self-assembled monolayer)으로 패시베이션되어, 금속 시드 층(306)의 패시베이션된 부분들(312)을 형성한다. 실시예에서, SAM은 도 3의 (b) 부분의 구조체를 증기 상태에 있는 SAM 형성 분자들, 또는 용매에 용해된 분자들에 노출시킴으로써 형성된다. 예를 들어, 하나의 이러한 실시예에서, 금속 시드 층(306)의 노출된 부분들은 ODPA(octadecylphosphonic acid) 또는 도데실티올(dodecylthiol)로 패시베이션된다.
도 3의 (d) 부분을 참조하면, 리세싱된 채움 재료 층(310)이, 예를 들어, 습식 또는 건식 에칭에 의해, 제거되어, 트렌치(304)의 바닥에 금속 시드 층(306)의 패시베이션되지 않은 부분(314)이 노출되게 한다. 금속 시드 층(306)의 패시베이션되지 않은 부분(314) 상에만 성장하는 금속 채움 재료(316)를 선택적으로 퇴적하기 위해 원자 층 또는 화학적 증기 퇴적 프로세스가 다음으로 사용되어, 도 3의 (e) 부분에 도시되는 바와 같이, 트렌치(304)의 이음매 없는 상향식 채움을 초래한다.
도 3의 (f) 부분을 참조하면, 금속 시드 층(306) 및 금속 채움 재료(316)를 남기도록 금속 시드 층(306)의 부분들(312) 상의 SAM 패시베이션 층이 제거된다. 실시예에서, SAM 패시베이션 층은 화학적 또는 열적 처리에 의해 제거된다. 다음으로 필드(303)에 과중한 부담을 주는 금속 시드 층(306) 및 금속 채움 재료(316)의 부분들은, 도 3의 (g) 부분에 도시되는 바와 같이, 모든 표면들이 서로 동일 높이가 되도록 (예를 들어, CMP에 의해) 폴리싱된다. 그 결과인 구조체는 반도체 디바이스에 대한 백 엔드 인터커넥트 구조체의 일부를 나타낼 수 있다. 실시예에서, SAM 층(312)이 또한 유지되어 최종 구조체에 통합될 수 있다는 점이 이해되어야 한다.
이러한 제2 실시예에서, 도 4는, 본 발명의 다른 실시예에 따른, 자체-조립형 단층으로부터의 상향식 채움 접근방식 및 패시베이션 지원을 사용하는 다른 처리 방식에서의 다양한 동작들을 도시한다.
도 4의 (a) 부분을 참조하면, ILD(inter-layer dielectric) 층(402)에 형성된 트렌치(404) 내로 채움 재료(408)가 퇴적된다. 하나의 이러한 실시예에서, 과도한 채움 재료(408)가 퇴적되어 필드(403)에서의 일부 과중한 부담에 이르게 된다. 일 실시예에서, 채움 재료(408)는, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 카본 하드-마스크 재료, 또는 텅스텐 금속과 같은 재료이다. 채움 재료(408)는 PECVD(plasma-enhanced chemical vapor deposition), ALD(atomic layer deposition), 또는 스핀-온 퇴적과 같은 기술들을 사용하여 퇴적될 수 있다.
도 4의 (b) 부분을 참조하면, 리세싱된 채움 재료 층(410)을 제공하도록 희생 채움제 재료(408)의 부분 리세싱 및 에칭이 수행된다. 실시예에서, 채움 재료 층(408)은 습식 에칭, 건식 에칭, 또는 CMP(chemical-mechanical polishing)에 의해 부분적으로 제거된다.
도 4의 (c) 부분을 참조하면, ILD 재료(402)의 노출된 부분들(즉, 리세싱된 채움 재료 층(410)에 의해 보호되지 않는 부분들)은, 예를 들어, SAM(self-assembled monolayer)으로 패시베이션되어, 트렌치(404)의 측벽 부분들을 포함하는, ILD 재료(402)의 패시베이션된 부분들(412)을 형성한다. 실시예에서, SAM은 도 4의 (b) 부분의 구조체를 증기 상태에 있는 SAM 형성 분자들, 또는 용매에 용해된 분자들에 노출시킴으로써 형성된다. 예를 들어, 하나의 이러한 실시예에서, ILD 재료(402)의 노출된 부분들은 ODTCS(octadecyltrichlorosilane)으로 패시베이션된다.
도 4의 (d) 부분을 참조하면, 리세싱된 채움 재료 층(410)이, 예를 들어, 습식 또는 건식 에칭에 의해, 제거되어, 트렌치(404)의 바닥에 ILD 재료(402)의 패시베이션되지 않은 부분(414)이 노출되게 한다. ILD 재료(402)의 패시베이션되지 않은 부분(414) 상에만 성장하는 금속 시드 층(416)을 선택적으로 퇴적하기 위해 원자 층 또는 화학적 증기 퇴적 프로세스가 다음으로 사용된다.
도 4의 (f) 부분을 참조하면, 트렌치(404)의 바닥에 금속 시드 층(416)을 남기도록 ILD 재료(402)의 부분들(412) 상의 SAM 패시베이션 층이 제거된다. 실시예에서, SAM 패시베이션 층은 화학적 또는 열적 처리에 의해 제거된다.
도 4의 (g) 부분을 참조하면, 금속 시드 층(416) 상에만 성장하는 금속 채움 재료(418)를 선택적으로 퇴적하기 위해 원자 층 또는 화학적 증기 퇴적 프로세스가 다음으로 사용되어, 트렌치(404)의 이음매 없는 상향식 채움을 초래한다. 다음으로 필드(403)에 과중한 부담을 주는 금속 채움 재료(418)의 부분들은, 도 4의 (g) 부분에 도시되는 바와 같이, 모든 표면들이 서로 동일 높이가 되도록 (예를 들어, CMP에 의해) 폴리싱된다. 그 결과인 구조체는 반도체 디바이스에 대한 백 엔드 인터커넥트 구조체의 일부를 나타낼 수 있다.
도 2a 내지 도 2d, 도 3 및 도 4를 일반적으로 참조하면, 실시예에서, 본 명세서 전반적으로 사용되는 바와 같이, ILD(interlayer dielectric) 재료는 유전체 또는 절연 재료의 층으로 조성되거나 또는 이를 포함한다. 적합한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 관련분야에 알려진 다양한 로우-k 유전체 재료들(예를 들어, 실리콘 이산화물의 것보다 유전 상수가 작은 재료들), 및 이들의 조합을 포함한다. 층간 유전체 재료는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition)와 같은 종래의 기술들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다. ILD 재료 내에 형성되는 인터커넥트 라인들(금속 라인들 및 비아 구조체들)은 트레이스들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트라고 관련분야에서 또한 종종 지칭된다.
본 개시내용의 제2 양상에서, 실시예들은 선천적인 선택도 및 기하학적으로 정의되는 패시베이션을 통해 반도체 디바이스 애플리케이션을 위한 갭 채움의 인에블러로서의 금속들 및 유전체들의 상향식 ALD(atomic layer deposition) 및 CVD(chemical vapor deposition) 채움에 관한 것이다. 예시적인 실시예에서, 10nm 기술 노드들 이하를 위한 무 에칭 리세스를 가능하게 하는 금속들 또는 유전체들과의 높은 종횡비 피처들의 BUF(bottom-up fill) 방법이 설명된다.
일반적인 정황을 제공하기 위해, 종래의 트렌치 채움은 도전성 금속 또는 절연체가 뒤따르는 라이너의 퇴적에 의해 획득된다. 도전성 금속 또는 절연체는 과도하게 퇴적되고 후속하여 필요에 따라 평탄화되고 리세싱된다. 이러한 퇴적 및 리세스 접근방식의 제한사항들 중 일부는 에칭된 재료의 국부적인 거칠기 및 채움 재료의 접착성을 향상시키는데 사용되는 라이너들에 대한 불완전한 선택도를 포함한다. 이러한 제한사항들은 하류 처리 동안 부식 쟁점들에 이르게 될 수 있다.
본 발명의 하나 이상의 실시예들에 따르면, 10 nm 기술 노드 이하를 가능하게 하는데 중요한 갭-채움(gap-fill) 도전과제들에 대처하기 위한 접근방식들이 제공된다. 더욱이, 본 명세서에서의 하나 이상의 실시예들은 다이 리세스 내에서 향상되고 라이너와 채움 재료 사이의 불완전한 에칭 선택도로 인한 부식 위험성들을 제거하는 방식을 제공한다. 보다 구체적으로, 하나 이상의 실시예들은 상향식 갭-필을 달성하기 위해 기하학적으로 정의되는 패시베이션 방식들과 함께 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 프로세스들에서 선천적인 화학적 선택도를 조합한다. 하나 이상의 실시예들은 피치 2배화 또는 피치 4분할 통합 방식들 또는 콘택트 집적 방식들에서의 유전체 플러깅을 위한 "무 에칭(etchless)" 금속 또는 유전체 리세스와 같은 요구들에 대처한다.
보다 구체적인 정황을 제공하기 위해, 최첨단 금속 또는 유전체 수직 채움 목표들은 "퇴적 및 리세스 에칭(deposition and recess etch)" 접근방식으로 획득된다. 이러한 접근방식은 후속 처리 동안 스택 내의 다른 재료들에 대한 불완전한 에칭 선택도 뿐만 아니라 높이 및 거칠기에서의 국부적인 변동 가능성이 있다. 예로서, 도 5는 반도체 구조체들의 피처 채움에 대한 최첨단 퇴적 및 리세스 에칭 접근방식들의 몇 가지 결점들을 도시한다.
도 5의 (a) 부분을 참조하면, 금속 채움 및 리세스 접근방식에 대한 리세스 불균일성이 도시된다. 도 5의 (a) 부분의 좌측 이미지는, 등각 트렌치 라이너 재료(506)가 처음으로 형성되는 경우에도, 재료 채움을 요구하는 복수의 트렌치들(502)에 수직인 뷰를 도시한다. 실제 채움(504)(도체 또는 다른 재료)은 트렌치마다 변한다. 또한, 도 5의 (a) 부분의 우측 이미지에 도시되는 바와 같이, 단일 트렌치(502)를 따라 평행하게 취해지는 바와 같이, 실제 채움(504)은 단일 트렌치(502) 내에서 변할 수 있다.
도 5의 (b) 부분을 참조하면, 접착 라이너 재료들의 부식이 도시된다. 트렌치들의 종래의 CVD 또는 ALD 다마신 채움은 접착 라이너(506)의 사용을 포함하고, 이는 통상적으로 금속 질화물 재료이다. 라이너(506)는 다음 층 하드 마스크 재료(508)를 제거하는데 통상적으로 사용되는 세정 프로세스와 호환될 수 없어, (예를 들어, 영역(599)에서) 부식 및 기능성의 손실에 이르게 된다.
도 5와 관련하여 설명되는 단점들을 극복하기 위해, 본 발명의 실시예에 따르면, 패터닝된 웨이퍼 또는 구조체의 영역들은 퇴적이 필요하지 않을 때 패시베이션된다. 패시베이션은, 예를 들어, 필드에서의 기하학적 선택도 및 패터닝된 피처들 각각으로의 깊이 설정에 기초한다. 일 실시예에서, 이러한 패시베이션은 탄소 또는 인의 초박형 층의 플라즈마 주입 퇴적을 사용하여 달성된다. 실시예에서, 금속 또는 유전체 막의 후속 ALD 또는 CVD 성장은, 필드에서 발생하는 성장 없이, 목표 높이까지 패터닝된 피처들의 바닥에서 수행된다. 일부 실시예들에서, 성장은 "피처 전용 채움(feature-only fill)" 접근방식을 제공하기 위해 피처의 바닥 및 측벽들 상에서(그러나 필드에서는 아님) 발생할 수 있다.
구체적인 실시예에서, 금속 BUF(bottom-up fill) 또는 금속 피처 전용 채움의 경우, 비-도전성 표면들 위에 형성되는 (W 또는 Co 라이너)와 같은 라이너의 금속 표면 상의 성장에 대해 일부 금속 전구체들의 선천적인 선택도를 사용하여 채움이 달성된다. 순수 금속들의 BUF에 대해 알려진 방법들은 현재 존재하지 않는다. 본 명세서에 설명되는 실시예들은 피처의 바닥에 노출되는 도전성 표면만이 적절하게 선택된 금속 CVD 또는 ALD 프로세스로 선택적으로 채워질 것을 요구할 수 있다. 다른 구체적인 실시예에서, 유전체들의 경우에, BUF 또는 "피처 전용 채움(feature-only fill)"은 피처의 바닥에 패시베이션되지 않은 표면 상에 우선적으로 응집되는 다양한 열적 ALD 또는 CVD 프로세스들로 달성된다. "피처 전용 채움(feature-only fill)" 재료의 퇴적 후에는 임의의 이음매들을 제거하기 위한 어닐링 작업이 뒤따를 수 있다. 일부 유전체들의 BUF는 리플로우 가능한 CVD 재료들로 가능하지만 금속 산화물들(예를 들어, HfO2, Al2O3)의 BUF에 대해 알려진 해결책들이 존재하지 않는다. 어느 경우에든(금속 또는 유전체 BUF), 본 명세서에 설명되는 하나 이상의 BUF 접근방식들은 조준선(line-of-sight) 물리적 퇴적 기술들(예를 들어, 증발 또는 스퍼터링) 또는 ALD/CVD에 의한 등각 퇴적과 흔히 관련되는 피처들의 상단에서의 핀치-오프를 회피한다.
본 개시내용의 제2 양상과 일치하는 예시적인 상향식 채움 프로세스 흐름에서, 도 6a는, 본 발명의 실시예에 따른, 선택적 트렌치 채움 방식을 도시한다.
도 6a의 (a) 부분을 참조하면, 복수의 트렌치들(604)이 반도체 구조체의 층(602)에 형성된다. 패터닝된 층(602)은 ILD(inter-layer dielectric) 층일 수 있으며, 이에 제한되는 것은 아니지만, 로우-k 유전체 재료, 실리콘 산화물 층, 실리콘 산질화물 층, 실리콘 질화물 층 등과 같은 절연 재료로 조성될 수 있다. 구체적인 실시예에서, 트렌치들(604) 각각은 상단에 대략 12 나노미터 개구를 가지며, 대략 10:1 높이:폭 종횡비를 갖는다. 다른 실시예들은 마찬가지로 상단에 대략 10-20 nm 범위의 개구를 갖는 트렌치들(604) 각각을 포함한다. 다른 실시예들은 10:1 아래의 높이:폭 종횡비를 갖는 트렌치들(604) 각각을 포함한다.
도 6a의 (b) 부분을 참조하면, 박형 도전성 라이너(606)가 도 6a의 (a) 부분의 구조체 위에 등각으로 형성된다. 일 실시예에서, 박형 도전성 라이너(606)는 도전성 막이다. 하나의 이러한 실시예에서, 박형 도전성 라이너(606)는 선택적 ALD/CVD 재료의 후속 퇴적을 촉진하는데 적합한 도전성 막이다. 구체적인 실시예에서, 박형 도전성 라이너(606)는, 이에 제한되는 것은 아니지만, Co 라이너, Ru 라이너, TaN 라이너, TiN 라이너, W 라이너, 또는 WN 라이너와 같은 초박형 라이너이다. 적절한 박형 도전성 라이너(606)의 선택은 후속 세정 공격에 대해 보다 견고한 스택을 제공할 수 있다는 점이 이해되어야 한다.
다시 도 6a의 (b) 부분을 참조하면, 패시베이션 층(608/609)이 형성되어, (패시베이션 층(608/609)의 부분(608)으로 덮히는) 박형 도전성 라이너(606)의 필드 부분 및 (패시베이션 층(608/609)의 부분(609)으로 덮히는) 트렌치(604)에 형성되는 박형 도전성 라이너(606)의 측벽들의 상부 부분을 덮는다. 실시예에서, 패시베이션 층(608/609)은 플라즈마 주입 패시베이션 영역이다. 하나의 이러한 실시예에서, 패시베이션 층(608/609)은 플라즈마 주입 프로세스를 사용하여 적어도 필드(수평 영역)에 탄소 층(예를 들어, CH4로 형성됨), 인 층(예를 들어, PH3로 형성됨) 또는 붕소 층(예를 들어, BF3 또는 B2H6로 형성됨)의 기하학적으로 정의되는 퇴적에 의해 형성된다. 패시베이션 층(608/609)은, 도 6a의 (b) 부분에 도시되는 바와 같이, 트렌치들(604)의 측벽들의 최상단 부분을 따라 추가로 형성될 수 있다. 이러한 프로세스는 측벽들 상의 형성을 트렌치(604) 내로 선택된 깊이까지 연장하도록 조정될 수 있다는 점이 이해되어야 한다.
도 6a의 (c) 부분을 참조하면, 트렌치 채움 재료(610)가 트렌치들(604)에 형성된다. 트렌치 채움 재료는 박형 도전성 라이너(606)의 노출된 표면에서 트렌치들(604)에 형성된다. 그러나, 이러한 채움은 박형 도전성 라이너(606)의 노출된 표면들의 이러한 영역들로 제한되는데 그 이유는 채움 프로세스가 패시베이션 층(608/609)이 형성되는 위치들에서의 형성에 대해 선택적이기 때문이다. 따라서, 실시예에서, (예를 들어, 패시베이션 층(608/609)으로서) 탄소 캡 또는 인 캡의 존재는 필드가 아니라 트렌치(604)에서만 ALD/CVD 막들의 선택적 성장을 가능하게 한다. 또한, 패시베이션 층(608/609)이 트렌치의 측벽들의 일부를 따라 형성되면, 이러한 성장은 트렌치 내에서 더 깊은 레벨로 추가로 제한될 수 있다. 예로서, 도 6a의 (c) 부분의 트렌치들 내의 채움 재료(610)는 패시베이션 층의 부분(609)의 존재로 인해 트렌치들(604) 내로 약간 리세싱된다. (패시베이션 층의 점진적으로 연장되는 부분들(609)이 도면에 실제로 도시되지는 않더라도) 패시베이션 층의 점진적으로 연장되는 부분(609)의 경우에 가능한 더 낮은 채움 레벨들을 나타내기 위한 도시적인 목적들로 다른 예시적인 레벨 마커들(612)이 도시된다. 즉, 패시베이션된 영역을 조정함으로써, 상향식 채움을 위해 상이하게 제어되는 높이들이 달성될 수 있어, 리세스가 없는 프로세스를 허용한다.
실시예에서, 채움 재료(610)는 ALD 또는 CVD 처리에 의해 퇴적되는 금속 또는 금속 합금으로 조성되는 도전성 재료이다. 다른 실시예에서, 채움 재료(610)는 ALD 또는 CVD 처리에 의해 퇴적되는 금속 산화물과 같은 유전체 재료이다. 어느 경우에든, 실시예에서, 패시베이션된 상단 표면(608/609) 상에서가 아니라 트렌치(604) 내부의 도전성 금속 라이너(606) 상에만 퇴적될 수 있는 일종의 의도적으로 설계되는 금속 ALD 또는 CVD 전구체들을 사용하여 트렌치 채움이 달성된다. 위에 언급된 바와 같이, 플라즈마 주입 퇴적된 패시베이션 층에 대한 랩-어라운드(wrap-around)의 정도에 의존하여, 트렌치 내부의 금속 채움의 높이가 제어될 수 있다.
도 6a의 (d) 부분을 참조하면, 구조체의 필드 상에 있는 패시베이션 층(608/609) 및 박형 도전성 라이너(606)의 부분들이 제거된다. 하나의 이러한 실시예에서, 구조체의 필드 상에 있는 패시베이션 층(608/609) 및 박형 도전성 라이너(606)의 부분들은 화학적 기계적 연마 프로세스 또는 플라즈마 애싱 프로세스에 의해 제거된다. 도 6a의 (d) 부분에 예시되는 바와 같이, 패시베이션 층(608/609)이 평탄화 높이 아래의 측벽 부분들(609)을 포함하는 실시예에서, 이러한 부분들은 최종 구조체에 남아있을 수 있다. 추가적인 층은 (d) 부분의 구조체 위에 형성되는 층일 수 있지만, 측벽 부분들(609)은 그럼에도 불구하고 유지될 수 있다는 점이 이해되어야 한다.
구체적인 실시예에서, 도 6a와 관련하여 설명되는 선택적 트렌치 채움 방식은 2개의 디아자부타디엔 리간드들이 있는 화학적 전구체 설계를 갖는 전구체를 사용하여 수행된다. 예로서, 도 6b는, 본 발명의 실시예에 따른, 2개의 디아자부타디엔 리간드들이 있는 화학적 전구체 설계의 일반적인 모티프(650)를 도시한다. 도 6b를 참조하면, 모티프(650)는 제1 행 후기 전이 금속들(예를 들어, M = Cr, Mn, Fe, Co, Ni)에 일반적으로 적용될 수 있고, 따라서 이러한 원소들로의 트렌치 채움을 허용한다. 이들 원소들 중 일부(예를 들어, Ni, Co 및 Cr)는 인터커넥트 애플리케이션에 대해 매력적으로 낮은 저항성들을 갖는다. 질소에 대한 거대 치환체(예를 들어, R은 통상적으로 tBu 또는 iPr 임)는 금속 채움 층(610)을 형성하는 동안 플라즈마 주입 패시베이션된 (C, P 또는 B) 표면(609/609)과의 직접적인 바람직하지 않은 반응들로부터 금속 중심 M을 입체적으로 보호한다. 도 6b에서 참조되는 전구체들을 사용하는 금속 채움은 0 내지 10 원자 %의 C 및/또는 0 내지 5 원자 %의 N을 함유하는 막들을 초래할 수 있다는 점이 이해되어야 한다.
실시예에서, 비록 이론에 구속되는 것은 아니지만, 트렌치들(652) 내의 패시베이션되지 않은 금속(라이너(606)) 표면 상의 성장은 모티프(650)의 디아자부타디엔 리간드의 백본과 금속 표면(606) 상의 전자들의 도전 바다 표면의 직접적인 상호작용에 의해 달성되며, 이것의 잘 알려진 산화 환원 비-순수성(non-innocence)의 성질에 의한 것이다. (Cu에 대한 것들을 포함하는) 금속들 및 유전체들에 대한 다른 ALD/CVD 프로세스들은 금속 표면들 상에 우선적으로 성장하는 것으로 알려져 있어, 이러한 접근방식을 보다 일반적이게 한다. 마지막으로, 일부 실시예들에서, 다른 촉진 표면(라이너(606))의 상단의 플라즈마 주입 퇴적된 패시베이션 층(608/609)은 선택적 성장을 달성하기 위해 무전해 금속 성장 프로세스와 조합된다.
따라서, 도 6a 및 도 6b를 다시 참조하고, 본 발명의 하나 이상의 실시예들에 따르면, (C 또는 P와 같은) 플라즈마 주입 퇴적된 패시베이션 원소의 고유한 기하학적 분포가 구조체에서 패터닝된 피처의 상향식 채움을 가능하게 하기 위해 사용된다. 선택적 ALD/CVD 퇴적의 사용은 협소한 CD들(critical dimensions)에서 우수한 갭 채움을 허용하고, 리세싱된 금속의 퇴적을 허용하여, 따라서 리세스가 없는 프로세스를 고유하게 제공한다. 일 실시예에서, 본 명세서에서 설명되는 접근방식들은 리딩 에지 트라이 게이트 트랜지스터 아키텍처들의 기능성 및 고 성능을 가능하게 한다.
본 개시내용의 제2 양상과 관련하여 설명되는 하나 이상의 실시예들에 대한 이점들은, 이에 제한되는 것은 아니지만, 재료들의 리세스 에칭을 회피하는 것이 제조된 디바이스들의 건강을 향상시킬 수 있다는 것을 포함할 수 있고, 라인 저항 및 RC 성능 양자 모두에서 혜택들이 있다. ALD 또는 CVD 선택적 퇴적 접근방식을 사용하는 능력은 (W, B, P와 같이) 그렇지 않으면 금속 저항에 악영향을 미치는 무전해 화학반응들과 관련된 통상적인 불순물들을 제거할 수 있다.
본 명세서에 설명되는 하나 이상의 실시예들은 PMOS 및 NMOS 디바이스 제조에 대해서와 같이 반도체 디바이스들을 제조하는 것에 관한 것이다. 예를 들어, 반도체 디바이스의 하나 이상의 피처들은, 위에 설명된 바와 같이, 상향식 금속 채움 접근방식을 사용하여 형성된다. 완성된 디바이스의 예로서, 도 7a 및 도 7b는, 본 발명의 실시예에 따른, 비-평면 반도체 디바이스의 단면도 및 평면도(단면도의 a-a' 축을 따라 취해짐)를, 각각, 도시한다. 이하 설명되는 바와 같이, 금속 게이트 구조체들은 상향식 채움 접근방식에 의해 채워질 수 있다. 추가적으로, 콘택트들 및 비아들과 같은 다른 피처들 또한 이러한 접근방식들로부터 혜택을 얻을 수 있다.
도 7a를 참조하면, 반도체 구조체 또는 디바이스(700)는 기판(702)으로부터 그리고 격리 영역(706) 내에 형성되는 비-평면 활성 영역들(예를 들어, 돌출 핀 부분(704) 및 서브-핀 영역(705)을 포함하는 핀 구조체)을 포함한다. 게이트 라인(708)은 비-평면 활성 영역의 돌출 부분들(704) 위에 뿐만 아니라 격리 영역(706)의 일부 위에 배치된다. 도시되는 바와 같이, 게이트 라인(708)은 게이트 전극(750) 및 게이트 유전체 층(752)을 포함한다. 일 실시예에서, 게이트 라인(708)은 유전체 캡 층(754)을 또한 포함할 수 있다. 게이트 콘택트(714) 및 상부 게이트 콘택트 비아(716)가, 상부 금속 인터커넥트(760)와 함께, 이러한 관점으로부터 또한 보여지며, 이들 모두는 층간 유전체 스택들 또는 층들(770) 내에 배치된다. 도 7a의 관점으로부터 또한 보이는 바와 같이, 게이트 콘택트(714)는, 일 실시예에서, 격리 영역(706) 위에 배치되지만, 비-평면 활성 영역들 위에는 배치되지 않는다. 일 실시예에서, 핀들의 패턴은 격자 패턴이다.
도 7b를 참조하면, 게이트 라인(708)은 돌출 핀 부분들(704) 위에 배치되는 것으로서 도시된다. 돌출 핀 부분들(704)의 소스 및 드레인 영역들(704A 및 704B)이 이러한 관점에서 보일 수 있다. 일 실시예에서, 이러한 소스 및 드레인 영역들(704A, 704B)은 돌출 핀 부분들(704)의 원래 재료의 도핑된 부분들이다. 다른 실시예에서는, 돌출 핀 부분들(704)의 재료가 제거되고, 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 재료로 대체된다. 어느 경우에나, 소스 및 드레인 영역들(704A, 704B)은 유전체 층(706)의 높이 아래로, 즉, 서브-핀 영역(705) 내로 연장될 수 있다.
실시예에서, 반도체 구조체 또는 디바이스(700)는, 이에 제한되는 것은 아니지만, 핀-FET 또는 트라이-게이트 디바이스와 같은, 비-평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 조성되거나 또는 이러한 바디 내에 형성된다. 하나의 이러한 실시예에서, 게이트 라인들(708)의 게이트 전극 스택들은 3차원 바디의 적어도 상단 표면 및 한 쌍의 측벽들을 둘러싼다. 이러한 개념들은 나노와이어 기반 트랜지스터들과 같은 디바이스들 주변의 게이트로 모두 확장될 수 있다.
기판(702)은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 조성될 수 있다. 실시예에서, 기판(702)은, 활성 영역(704)을 형성하기 위해, 이에 제한되는 것은 아니지만, 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 이것들의 조합과 같은, 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 조성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(702)에서의 실리콘 원자들의 농도는 97%보다 높다. 다른 실시예에서, 벌크 기판(702)은 별개의 결정 기판 위에 성장되는 에피텍시 층, 예를 들어, 붕소-도핑된 벌크 실리콘 단결정질 기판 위에 성장되는 실리콘 에피택셜 층으로 조성된다. 벌크 기판(702)은 대안적으로 III-V족 재료로 조성될 수 있다. 실시예에서, 벌크 기판(702)은, 이에 제한되는 것은 아니지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide), 또는 이것들의 조합과 같은, III-V족 재료로 조성된다. 일 실시예에서, 벌크 기판(702)은 III-V족 재료로 조성되고, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되는 것은 아니지만, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 것들이다.
격리 영역(706)은 하부 벌크 기판으로부터 영구적 게이트 구조체의 부분들을 궁극적으로 전기적으로 격리하거나, 또는 이들의 격리에 기여하거나, 또는 핀 활성 영역들을 격리하는 것과 같이 하부 벌크 기판 내에 형성되는 활성 영역들을 격리하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(706)은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 유전체 재료로 조성된다.
게이트 라인(708)은 게이트 유전체 층(752) 및 게이트 전극 층(750)을 포함하는 게이트 전극 스택으로 조성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 조성되고, 게이트 유전체 층은 하이-K 재료로 조성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되는 것은 아니지만, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 조합과 같은 재료로 조성된다. 또한, 게이트 유전체 층의 일부는 기판(702)의 상단 몇 개 층들로부터 형성되는 자연 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 상단 하이-k 부분 및 반도체 재료의 산화물로 조성되는 하부 부분으로 조성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상단 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 바닥 부분으로 조성된다. 실시예에서, 금속 게이트 전극(750)의 적어도 일부분은 도 6a와 관련하여 위에서 설명된 상향식 채움 접근방식을 사용하여 형성된다. 다른 실시예들에서, 도 2a 내지 도 2d, 도 3 및 도 4와 관련하여 설명되는 것과 같은 프로세스들이 사용될 수 있다.
게이트 전극 스택들과 관련된 스페이서들은 자체-정렬 콘택트들과 같은 인접한 도전성 콘택트들로부터 영구적 게이트 구조체를 궁극적으로 전기적으로 격리하거나, 또는 이러한 격리에 기여하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은 유전체 재료로 조성된다.
게이트 콘택트(714) 및 상부 게이트 콘택트 비아(716)는 도전성 재료로 조성될 수 있다. 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 조성된다. 이러한 금속 종은 텅스텐, 니켈 또는 코발트와 같은 순수한 금속일 수 있거나, 또는 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다. 실시예에서, 게이트 콘택트 또는 게이트 콘택트 비아는 도 2a 내지 도 2d, 도 3 및 도 4와 관련하여 위에서 설명된 바와 같이 비아 또는 인터커넥트 상향식 채움 접근방식에 의해 형성된다. 다른 실시예들에서는, 도 6a와 관련하여 설명된 바와 같은 상향식 채움 프로세스들이 사용될 수 있다.
(도시되지 않더라도) 실시예에서, 구조체(700)를 제공하는 것은 굉장히 엄격한 등록 예산(registration budget)으로 리소그래피 단계의 사용을 제거하면서 본질적으로 완벽하게 기존의 게이트 패턴과 정렬되는 콘택트 패턴의 형성을 포함한다. 하나의 이러한 실시예에서, 이러한 접근방식은 (예를 들어, 종래에 구현되는 건식 또는 플라즈마 에칭에 비해) 선천적으로 고도로 선택적 습식 에칭을 사용하여 콘택트 개구들을 생성하는 것을 가능하게 한다. 실시예에서, 콘택트 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 이용함으로써 콘택트 패턴이 형성된다. 하나의 이러한 실시예에서, 이러한 접근방식은, 종래의 접근방식들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않은 경우에 중대하던 리소그래피 작업에 대한 필요성의 제거를 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드는 별도로 패터닝되지 않고, 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 트렌치 콘택트 그리드는 게이트 격자 패터닝(gate grating patterning)에 후속하여 그렇지만 게이트 격자 절단들 이전에 형성된다.
더욱이, 게이트 스택 구조체(708)는 대체 게이트 프로세스(replacement gate process)에 의해 제조될 수 있다. 이러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필라(pillar) 재료와 같은 더미 게이트 재료가 제거되고, 영구적 게이트 전극 재료로 대체될 수 있다. 하나의 이러한 실시예에서, 초기의 처리에서 수행되는 것과는 대조적으로, 영구적 게이트 유전체 층이 또한 이러한 프로세스에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 조성되고, SF6의 사용을 포함하는 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 조성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물의 사용을 포함하는 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 조성되고, 수성 인산을 포함하는 습식 에칭에 의해 제거된다.
실시예에서, 본 명세서에 설명되는 하나 이상의 접근방식들은 구조체(700)에 도달하기 위해 더미 및 대체 콘택트 프로세스와 조합하여 더미 및 대체 게이트 프로세스를 본질적으로 고려한다. 하나의 이러한 실시예에서, 대체 콘택트 프로세스는 영구적 게이트 스택의 적어도 일부분의 고온 어닐링을 허용하기 위해 대체 게이트 프로세스 이후에 수행된다. 예를 들어, 구체적인 이러한 실시예에서, 예를 들어, 게이트 유전체 층이 형성되는 이후의 영구적 게이트 구조체들의 적어도 일부분의 어닐링은, 대략 섭씨 600도보다 높은 온도로 수행된다. 이러한 어닐링은 영구적 콘택트들의 형성 이전에 수행된다.
다시 도 7a를 참조하면, 반도체 구조체 또는 디바이스(700)의 배열은 게이트 콘택트를 격리 영역들 위에 둔다. 이러한 배열은 레이아웃 공간의 비효율적인 사용으로서 보여질 수 있다. 그러나, 다른 실시예에서, 반도체 디바이스는 활성 영역 위에 형성되는 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 및 트렌치 콘택트 비아와 동일한 층 내에 (비아와 같은) 게이트 콘택트 구조체를 형성하기 이전에 (예를 들어, 이에 추가하여), 본 발명의 하나 이상의 실시예들은 게이트 정렬된 트렌치 콘택트 프로세스를 먼저 사용하는 것을 포함한다. 이러한 프로세스는 반도체 구조체 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택트 구조체들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택트 패턴은 기존의 게이트 패턴에 정렬되는 것으로서 형성된다. 대조적으로, 종래의 접근방식들은 선택적 콘택트 에칭들과 조합하여 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 등록이 있는 추가적 리소그래피 프로세스를 통상적으로 포함한다. 예를 들어, 종래의 프로세스는 콘택트 피처들의 개별 패터닝이 있는 폴리 (게이트) 그리드의 패터닝을 포함할 수 있다.
위에 설명되는 프로세스들의 모든 양상들이 본 발명의 실시예들의 사상 및 범위 내에 들도록 실시될 필요가 있는 것은 아니라는 점이 이해되어야 한다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 게이트 콘택트들을 제조하기 이전에 형성될 필요가 반드시 있는 것은 아니다. 위에 설명되는 게이트 스택들이 실제로는 초기에 형성되는 대로의 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에서 설명되는 프로세스들은 하나 또는 복수의 반도체 디바이스들을 제조하는데 사용될 수 있다. 이러한 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리를 위한 MOS(metal-oxide semiconductor) 트랜지스터들이거나, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은 트라이 게이트 디바이스, 독립적으로 액세스되는 더블 게이트 디바이스, 또는 FIN-FET와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예들은 10 나노미터(10 nm) 이하의 기술 노드에서 반도체 디바이스들을 제조하는데 특히 유용할 수 있다.
본 발명의 실시예들의 위에 설명된 양상들 모두는 프론트 엔드 또는 백 엔드 처리 기술들에 적용 가능할 수 있다는 점이 이해되어야 한다. 또한, 본 명세서에 개시되는 실시예들은 광범위한 상이한 타입들의 집적 회로들 및/또는 마이크로 전자 디바이스들을 제조하는데 사용될 수 있다. 이러한 집적 회로들의 예들은, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로-제어기들 등을 포함한다. 다른 실시예들에서는, 반도체 메모리가 제조될 수 있다. 또한, 이러한 집적 회로들 또는 다른 마이크로 전자 디바이스들은 관련분야에 알려진 광범위한 전자 디바이스들에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 휴대 전화들, 개인용 전자 제품들 등에서. 이러한 집적 회로들은 시스템들에서 버스 및 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스들에 의해 메모리, 칩셋 등에 연결될 수 있다. 프로세서, 메모리 및 칩셋 각각은 본 명세서에 개시된 접근방식들을 사용하여 잠재적으로 제조될 수 있다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(800)를 도시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는, 이에 제한되는 것은 아니지만, 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서는, 적어도 하나의 통신 칩(806)이 또한 보드(802)에 물리적으로 및 전기적으로 연결된다. 추가 구현들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
애플리케이션들에 의존하여, 컴퓨팅 디바이스(800)는 보드(802)에 물리적으로 및 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함한다.
통신 칩(806)은 컴퓨팅 디바이스(800)에 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 관련 디바이스들이 배선들을 전혀 포함하지 않는다는 점을 암시하는 것은 아니다. 통신 칩(806)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 상향식 채움 접근방식을 사용하여 형성되는 하나 이상의 금속 피처들을 포함한다. "프로세서(processor)"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(806)은 통신 칩(806) 내에 패키징되는 집적 회로 다이를 또한 포함한다. 본 발명의 실시예에 따르면, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 상향식 채움 접근방식을 사용하여 형성되는 하나 이상의 금속 피처들을 포함한다.
다른 구현들에서, 컴퓨팅 디바이스(800) 내에 수용되는 다른 컴포넌트는, 본 발명의 구현들에 따라 구축되는, 상향식 채움 접근방식을 사용하여 형성되는 하나 이상의 금속 피처들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 9는 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(900)를 도시한다. 인터포저(900)는 제2 기판(904)에 제1 기판(902)을 브리징하는데 사용되는 개재 기판이다. 제1 기판(902)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(904)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(900)의 목적은 더 넓은 피치로 접속을 확장하는 것 또는 상이한 접속으로 접속을 재라우팅하는 것이다. 예를 들어, 인터포저(900)는 집적 회로 다이를 BGA(ball grid array)(906)에 연결할 수 있으며, 이는 후속하여 제2 기판(904)에 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(902/904)은 인터포저(900)의 대향 측부들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(902/904)은 인터포저(900)의 동일한 측부에 부착된다. 그리고 추가 실시예들에서는, 인터포저(900)로 3개 이상의 기판들이 인터커넥트된다.
인터포저(900)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위해 위에 설명되는 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 이에 제한되는 것은 아니지만 TSV들(through-silicon vias)(912)을 포함하는 금속 인터커넥트들(908) 및 비아들(910)을 포함할 수 있다. 인터포저(900)는 수동 및 능동 디바이스들 양자 모두를 포함하는 임베디드 디바이스들(914)을 더 포함할 수 있다. 이러한 디바이스들은, 이에 제한되는 것은 아니지만, 커패시터들, 디커플링 커패시터들, 저항들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함한다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들 같은 더 복잡한 디바이스들이 인터포저(900) 상에 또한 형성될 수 있다. 본 발명의 실시예에 따르면, 본 명세서에 개시되는 장치들 또는 프로세스들이 인터포저(900)의 제조에 사용될 수 있다.
따라서, 본 발명의 실시예들은 반도체 구조체들의 금속 피처들을 형성하기 위한 상향식 채움 접근방식들, 및 그 결과인 구조체들을 포함한다.
실시예에서, 반도체 구조체는 ILD(inter-layer dielectric) 층에 배치되는 트렌치를 포함한다. 이러한 트렌치는 측벽들, 바닥 및 상단을 갖는다. U자 형상의 금속 시드 층은 트렌치의 바닥에 그리고 트렌치의 측벽들을 따라 그렇지만 실질적으로 트렌치의 상단 아래에 배치된다. 금속 채움 층은 U자 형상의 금속 시드 층 상에 배치되고 트렌치를 트렌치의 상단까지 채운다. 금속 채움 층은 U자 형상의 금속 시드 층 위의 트렌치의 측벽들의 부분들을 따라 ILD 층의 유전체 재료와 직접 접촉한다.
일 실시예에서, 트렌치는 백 엔드 금속 배선 층에서의 금속 라인 개구 또는 비아 개구이다.
일 실시예에서, U자 형상의 금속 시드 층은 대략 1 나노미터 내지 2 나노미터의 범위의 두께를 갖는다.
일 실시예에서, U자 형상의 금속 시드 층은 텅스텐, 티타늄 질화물, 루테늄, 및 코발트로 구성되는 그룹으로부터 선택되는 재료를 포함한다.
일 실시예에서, U자 형상의 금속 시드 층은 트렌치의 높이의 대략 50% 미만의 높이까지 트렌치의 측벽들을 따라 배치된다.
일 실시예에서, U자 형상의 금속 시드 층은 트렌치의 높이의 대략 25% 미만의 높이까지 트렌치의 측벽들을 따라 배치된다.
일 실시예에서, 금속 채움 층은 이음매 또는 갭이 없다.
일 실시예에서, ILD 층의 유전체 재료는 로우-k 유전체 재료이다.
실시예에서, 반도체 구조체를 제조하는 방법은 ILD(inter-layer dielectric) 층에 트렌치를 형성하는 단계- 이러한 트렌치는 측벽들, 바닥 및 상단을 가짐 -를 포함한다. 본 방법은 트렌치의 바닥에 그리고 트렌치의 측벽들을 따라 그렇지만 실질적으로 트렌치의 상단 아래에 U자 형상의 금속 시드 층을 형성하는 단계를 또한 포함한다. 본 방법은 트렌치의 상단까지 트렌치를 채우도록 U자 형상의 금속 시드 층 상에 금속 채움 층을 형성하는 단계- 상기 금속 채움 층은 상기 U자 형상의 금속 시드 층 상에 선택적으로 형성됨 -를 또한 포함한다.
일 실시예에서, U자 형상의 금속 시드 층을 형성하는 단계는 트렌치의 바닥에서 그리고 트렌치의 측벽들을 따라 트렌치의 상단까지 금속 시드 층을 형성하는 단계, 금속 시드 층 상에 재료 채움 층을 형성하는 단계, 금속 시드 층의 부분들을 노출시키도록 재료 채움 층을 리세싱하는 단계, U자 형상의 금속 시드 층을 형성하도록 금속 시드 층의 노출된 부분들을 제거하는 단계, 및 리세싱된 재료 채움 층을 제거하는 단계를 포함한다.
일 실시예에서, U자 형상의 금속 시드 층을 형성하는 단계는 트렌치의 바닥에서 그리고 트렌치의 측벽들을 따라 트렌치의 상단까지 금속 시드 층을 형성하는 단계, 금속 시드 층 상에 재료 채움 층을 형성하는 단계, 금속 시드 층의 부분들을 노출시키도록 재료 채움 층을 리세싱하는 단계, 금속 시드 층의 패시베이션된 부분들을 형성하도록 금속 시드 층의 노출된 부분들 상에 SAM(self-assembled monolayer)을 형성하는 단계, 및 U자 형상의 금속 시드 층을 노출시키도록 리세싱된 재료 채움 층을 제거하는 단계를 포함한다.
일 실시예에서, U자 형상의 금속 시드 층을 형성하는 단계는 트렌치 내에 재료 채움 층을 형성하는 단계, 트렌치의 측벽들의 상부 부분들을 노출시키도록 재료 채움 층을 리세스하는 단계, 트렌치의 측벽들의 노출된 상부 부분들 상에 SAM(self-assembled monolayer)을 형성하는 단계, 리세싱된 재료 채움 층을 제거하는 단계, 트렌치의 바닥에 U자 형상의 금속 시드 층을 형성하는 단계, 및 트렌치의 측벽들의 노출된 상부 부분들로부터 SAM을 제거하는 단계를 포함한다.
일 실시예에서, U자 형상의 금속 시드 층을 형성하는 단계는 트렌치의 바닥에서 그리고 트렌치의 측벽들을 따라 트렌치의 상단까지 금속 시드 층을 형성하는 단계, 및 U자 형상의 금속 시드 층을 형성하도록 경사식 에칭에 의해 금속 시드 층의 상부 부분들을 제거하는 단계를 포함한다.
일 실시예에서, U자 형상의 금속 시드 층 상에 금속 채움 층을 형성하는 단계는 원자 층 퇴적 또는 화학 기상 퇴적에 의해 금속 채움 층을 퇴적하는 단계를 포함한다.
실시예에서, 반도체 구조체는 ILD(inter-layer dielectric) 층에 배치되는 트렌치- 이러한 트렌치는 측벽들, 바닥 및 상단을 가짐 -를 포함한다. 도전성 라이너가 트렌치의 바닥에 배치되고, 트렌치의 측벽들을 따라 트렌치의 상단까지 연장되는 측벽 부분들을 갖는다. 패시베이션 층이 도전성 라이너의 측벽 부분들의 최상단 부분들을 덮는다. 재료 채움 층이 도전성 라이너 상에 배치되고, 트렌치의 바닥으로부터 패시베이션 층의 최저 높이까지 트렌치를 채운다.
일 실시예에서, 패시베이션 층은 탄소의 층 또는 인의 층을 포함한다.
일 실시예에서, 도전성 라이너는 Co 라이너, Ru 라이너, TaN 라이너, TiN 라이너, W 라이너, 및 WN 라이너로 구성되는 그룹으로부터 선택되는 라이너이다.
일 실시예에서, 트렌치는 상단에 대략 12 나노미터의 개구를 갖고, 대략 10:1 높이:폭 종횡비를 갖는다.
일 실시예에서, 재료 채움 층은 도전성 금속 합금의 층의 금속의 층이다.
일 실시예에서, 재료 채움 층은 금속 산화물 유전체 층이다.
실시예에서, 반도체 구조체를 제조하는 방법은 ILD(inter-layer dielectric) 층에 트렌치를 형성하는 단계- 이러한 트렌치는 측벽들, 바닥 및 상단을 갖고, ILD 층의 필드 영역들은 트렌치의 상단에 인접하여 노출됨 -를 포함한다. 본 방법은, 트렌치의 측벽들을 따라, 그리고 ILD 층의 필드 영역들 상에 도전성 라이너를 형성하는 단계를 또한 포함한다. 본 방법은 ILD 층의 필드 영역들 상에 도전성 라이너를 덮는 패시베이션 층을 형성하는 단계를 또한 포함한다. 본 방법은 트렌치의 바닥으로부터 패시베이션 층의 최저 높이까지 트렌치를 채우도록 도전성 라이너 상에 재료 채움 층을 형성하는 단계를 또한 포함한다.
일 실시예에서, 패시베이션 층을 형성하는 단계는 트렌치의 측벽들을 따라 도전성 라이너의 최상단 부분들을 덮는 패시베이션 층을 형성하는 단계를 더 포함한다.
일 실시예에서, 패시베이션 층을 형성하는 단계는 플라즈마 주입 프로세스를 사용하여 CH4로부터 탄소 층을 퇴적하는 단계를 포함한다.
일 실시예에서, 패시베이션 층을 형성하는 단계는 플라즈마 주입 프로세스를 사용하여 PH3로부터 인 층을 퇴적하는 단계를 포함한다.
일 실시예에서, 패시베이션 층을 형성하는 단계는 플라즈마 주입 프로세스를 사용하여 B2H6 또는 BF3로부터 붕소 층을 퇴적하는 단계를 포함한다.
일 실시예에서, 도전성 라이너 상에 재료 채움 층을 형성하는 단계는 원자 층 퇴적 또는 화학 기상 퇴적에 의해 재료 채움 층을 퇴적하는 단계를 포함한다.

Claims (25)

  1. 반도체 구조체로서,
    ILD(inter-layer dielectric) 층에 배치되는 트렌치- 상기 트렌치는 측벽들, 바닥 및 상단을 가짐 -;
    상기 트렌치의 바닥에 그리고 상기 트렌치의 측벽들을 따라 그렇지만 실질적으로 상기 트렌치의 상단 아래에 배치되는 U자 형상의 금속 시드 층; 및
    상기 U자 형상의 금속 시드 층 상에 배치되고 상기 트렌치의 상단까지 상기 트렌치를 채우는 금속 채움 층- 상기 금속 채움 층은 상기 U자 형상의 금속 시드 층 위의 상기 트렌치의 측벽들의 부분들을 따라 상기 ILD 층의 유전체 재료와 직접 접촉함 -
    을 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 트렌치는 백 엔드 금속화 층에서의 금속 라인 개구 또는 비아 개구인 반도체 구조체.
  3. 제1항에 있어서,
    상기 U자 형상의 금속 시드 층은 대략 1 나노미터 내지 2 나노미터의 범위의 두께를 갖는 반도체 구조체.
  4. 제1항에 있어서,
    상기 U자 형상의 금속 시드 층은 텅스텐, 텅스텐 질화물, 티타늄 질화물, 루테늄, 및 코발트로 구성되는 그룹으로부터 선택되는 재료를 포함하는 반도체 구조체.
  5. 제1항에 있어서,
    상기 U자 형상의 금속 시드 층은 상기 트렌치의 높이의 대략 50% 미만의 높이까지 상기 트렌치의 측벽들을 따라 배치되는 반도체 구조체.
  6. 제5항에 있어서,
    상기 U자 형상의 금속 시드 층은 상기 트렌치의 높이의 대략 25% 미만의 높이까지 상기 트렌치의 측벽들을 따라 배치되는 반도체 구조체.
  7. 제1항에 있어서,
    상기 금속 채움 층은 이음매 또는 갭이 없는 반도체 구조체.
  8. 제1항에 있어서,
    상기 ILD 층의 유전체 재료는 로우-k 유전체 재료인 반도체 구조체.
  9. 반도체 구조체를 제조하는 방법으로서,
    ILD(inter-layer dielectric) 층에 트렌치를 형성하는 단계- 상기 트렌치는 측벽들, 바닥 및 상단을 가짐 -;
    상기 트렌치의 바닥에 그리고 상기 트렌치의 측벽들을 따라 그렇지만 실질적으로 상기 트렌치의 상단 아래에 U자 형상의 금속 시드 층을 형성하는 단계; 및
    상기 트렌치의 상단까지 상기 트렌치를 채우도록 상기 U자 형상의 금속 시드 층 상에 금속 채움 층을 형성하는 단계- 상기 금속 채움 층은 상기 U자 형상의 금속 시드 층 상에 선택적으로 형성됨 -
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 U자 형상의 금속 시드 층을 형성하는 단계는,
    상기 트렌치의 바닥에 그리고 상기 트렌치의 측벽들을 따라 상기 트렌치의 상단까지 금속 시드 층을 형성하는 단계;
    상기 금속 시드 층 상에 재료 채움 층을 형성하는 단계;
    상기 금속 시드 층의 부분들을 노출시키도록 상기 재료 채움 층을 리세스하는 단계;
    상기 U자 형상의 금속 시드 층을 형성하도록 상기 금속 시드 층의 노출된 부분들을 제거하는 단계; 및
    상기 리세싱된 재료 채움 층을 제거하는 단계
    를 포함하는 방법.
  11. 제9항에 있어서,
    상기 U자 형상의 금속 시드 층을 형성하는 단계는,
    상기 트렌치의 바닥에 그리고 상기 트렌치의 측벽들을 따라 상기 트렌치의 상단까지 금속 시드 층을 형성하는 단계;
    상기 금속 시드 층 상에 재료 채움 층을 형성하는 단계;
    상기 금속 시드 층의 부분들을 노출시키도록 상기 재료 채움 층을 리세스하는 단계;
    상기 금속 시드 층의 패시베이션된 부분들을 형성하도록 상기 금속 시드 층의 상기 노출된 부분들 상에 SAM(self-assembled monolayer)을 형성하는 단계; 및
    상기 U자 형상의 금속 시드 층을 노출시키도록 상기 리세싱된 재료 채움 층을 제거하는 단계
    를 포함하는 방법.
  12. 제9항에 있어서,
    상기 U자 형상의 금속 시드 층을 형성하는 단계는,
    상기 트렌치 내에 재료 채움 층을 형성하는 단계;
    상기 트렌치의 측벽들의 상단 부분들을 노출시키도록 상기 재료 채움 층을 리세스하는 단계;
    상기 트렌치의 측벽들의 상기 노출된 상부 부분들 상에 SAM(self-assembled monolayer)을 형성하는 단계;
    상기 리세싱된 재료 채움 층을 제거하는 단계;
    상기 트렌치의 바닥에 상기 U자 형상의 금속 시드 층을 형성하는 단계; 및
    상기 트렌치의 측벽들의 상기 노출된 상부 부분들로부터 SAM을 제거하는 단계
    를 포함하는 방법.
  13. 제9항에 있어서,
    상기 U자 형상의 금속 시드 층을 형성하는 단계는,
    상기 트렌치의 바닥에 그리고 상기 트렌치의 측벽들을 따라 상기 트렌치의 상단까지 금속 시드 층을 형성하는 단계; 및
    상기 U자 형상의 금속 시드 층을 형성하도록 경사식 에칭에 의해 상기 금속 시드 층의 상부 부분들 제거하는 단계
    를 포함하는 방법.
  14. 제9항에 있어서,
    상기 U자 형상의 금속 시드 층 상에 상기 금속 채움 층을 형성하는 단계는 원자 층 퇴적 또는 화학 기상 퇴적에 의해 상기 금속 채움 층을 퇴적하는 단계를 포함하는 방법.
  15. 반도체 구조체로서,
    ILD(inter-layer dielectric) 층에 배치되는 트렌치- 상기 트렌치는 측벽들, 바닥 및 상단을 가짐 -;
    상기 트렌치의 바닥에 배치되고 상기 트렌치의 측벽들을 따라 상기 트렌치의 상단까지 연장되는 측벽 부분들을 갖는 도전성 라이너;
    상기 도전성 라이너의 측벽 부분들의 최상단 부분들을 덮는 패시베이션 층; 및
    상기 도전성 라이너 상에 배치되고 상기 트렌치의 바닥으로부터 상기 패시베이션 층의 최저 높이까지 상기 트렌치를 채우는 재료 채움 층
    을 포함하는 반도체 구조체.
  16. 제15항에 있어서,
    상기 패시베이션 층은 탄소의 층 또는 인의 층을 포함하는 반도체 구조체.
  17. 제15항에 있어서,
    상기 도전성 라이너는 Co 라이너, Ru 라이너, TaN 라이너, TiN 라이너, W 라이너, 및 WN 라이너로 구성되는 그룹으로부터 선택되는 라이너인 반도체 구조체.
  18. 제15항에 있어서,
    상기 트렌치는 상단에 대략 12 나노미터의 개구를 갖고, 대략 10:1 높이:폭 종횡비를 갖는 반도체 구조체.
  19. 제15항에 있어서,
    상기 재료 채움 층은 도전성 금속 합금의 층의 금속의 층인 반도체 구조체.
  20. 제15항에 있어서,
    상기 재료 채움 층은 금속 산화물 유전체 층인 반도체 구조체.
  21. 반도체 구조체를 제조하는 방법으로서,
    ILD(inter-layer dielectric) 층에 트렌치를 형성하는 단계- 상기 트렌치는 측벽들, 바닥 및 상단을 갖고, 상기 ILD 층의 필드 영역들은 상기 트렌치의 상단에 인접하여 노출됨 -;
    상기 트렌치의 측벽들을 따라, 그리고 상기 ILD 층의 필드 영역들 상에 도전성 라이너를 형성하는 단계;
    상기 ILD 층의 필드 영역들 상에 상기 도전성 라이너를 덮는 패시베이션 층을 형성하는 단계; 및
    상기 트렌치의 바닥으로부터 상기 패시베이션 층의 최저 높이까지 상기 트렌치를 채우도록 상기 도전성 라이너 상에 재료 채움 층을 형성하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서,
    상기 패시베이션 층을 형성하는 단계는 상기 트렌치의 측벽들을 따라 도전성 라이너의 최상단 부분들을 덮는 패시베이션 층을 형성하는 단계를 더 포함하는 방법.
  23. 제21항에 있어서,
    상기 패시베이션 층을 형성하는 단계는 플라즈마 주입 프로세스를 사용하여 CH4로부터 탄소 층을 퇴적하는 단계를 포함하는 방법.
  24. 제21항에 있어서,
    상기 패시베이션 층을 형성하는 단계는 플라즈마 주입 프로세스를 사용하여 PH3로부터 인 층을 퇴적하는 단계를 포함하는 방법.
  25. 제21항에 있어서,
    상기 패시베이션 층을 형성하는 단계는 플라즈마 주입 프로세스를 사용하여 B2H6 또는 BF3로부터 붕소 층을 퇴적하는 단계를 포함하는 방법.
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