CN107743653A - 用于半导体结构的金属特征的自底向上填充（buf） - Google Patents

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Abstract

描述了用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构。在示例中，一种半导体结构包括设置于层间电介质(ILD)层中的沟槽。沟槽具有侧壁、底部和顶部。U形金属种子层设置在沟槽的底部并沿着沟槽的侧壁，但大体上位于沟槽的顶部下方。金属填充层设置在U形金属种子层上并将沟槽填充到沟槽的顶部。金属填充层沿沟槽的侧壁的位于U形金属种子层上方的部分与ILD层的电介质材料直接接触。

Description

用于半导体结构的金属特征的自底向上填充(BUF)
技术领域
本发明的实施例处于半导体结构和处理的领域，并且具体而言，处于用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构的领域。
背景技术
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体产业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上的功能单元的密度能够增大。
在第一方面中，集成电路通常包括导电微电子结构，在现有技术中称为过孔，以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。通常通过光刻工艺形成过孔。代表性地，可以在电介质层之上旋涂光致抗蚀剂层，可以通过图案化的掩模使光致抗蚀剂层暴露于图案化的光化学辐射，并且然后可以使暴露的层显影以在光致抗蚀剂层中形成开口。接下来，可以通过使用光致抗蚀剂层中的开口作为蚀刻掩模来在电介质层中蚀刻用于过孔的开口。该开口被称为过孔开口。最后，可以利用一种或多种金属或其它导电材料填充过孔开口以形成过孔。
过去，过孔的大小和间隔已经逐步减小，并且预计在将来，对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的大小和间隔将继续逐步减小。过孔的大小的一种度量是过孔开口的关键尺寸。过孔的间隔的一种度量是过孔间距。过孔间距代表最接近的相邻过孔之间的中心到中心距离。在通过这种光刻工艺对具有极小间距的极小过孔进行图案化时，其自身存在若干挑战，尤其是在间距大约为70纳米(nm)或更小时和/或在过孔开口的关键尺寸为大约35nm或更小时。
一个这种挑战是：过孔和上覆的互连之间的重叠、以及过孔和下面的着陆互连之间的重叠通常需要被控制到过孔间距的大约四分之一的高容差。由于过孔间距随着时间缩放到更小，重叠容差倾向于以比光刻设备能够跟上的速率更快的速率随之缩放。另一个这种挑战是过孔开口的关键尺寸通常倾向于比光刻扫描仪的分辨能力更快地缩放。存在缩小技术来使过孔开口的关键尺寸缩小。然而，缩小量倾向于受到最小过孔间距以及缩小工艺为充分光学邻近校正(OPC)中性且不会显著损害线宽粗糙度(LWR)和/或关键尺寸均匀性(CDU)的能力的限制。又一个这种挑战是光致抗蚀剂的LWR和/或CDU特性通常需要随着过孔开口的关键尺寸减小而提高，以便保持关键尺寸预算的相同总体分数。然而，当前，大部分光致抗蚀剂的LWR和/或CDU特性并非如过孔开口的关键尺寸减小一样迅速地提高。另一个这种挑战是极小的过孔间距通常倾向于低于极紫外光(EUV)光刻扫描仪的分辨能力。结果，通常可以使用两个、三个或更多个不同的光刻掩模，这倾向于增加成本。在某些点，如果间距继续减小，即使利用多个掩模，也不可能使用EUV扫描仪来印刷用于这些极小间距的过孔开口。此外，这种开口的金属填充可能更有问题。
于是，在过孔和相关互连制造技术领域中需要改进。
在第二方面中，随着器件尺寸继续缩放，诸如三栅极晶体管之类的多栅极晶体管已经变得更加流行。在常规工艺中，三栅极或其它非平面晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些情况下，体硅衬底是优选的，因为其成本较低且与现有的高产量体硅衬底基础设施兼容。然而，缩放多栅极晶体管并非没有结果。随着微电子电路的这些功能构建块的尺寸减小并且随着在给定区中制造的功能构建块的绝对数量增大，对用于制造这些构建块的半导体工艺的约束已经变得势不可挡。
因此，在非平面晶体管制造技术领域中需要改进。
附图说明
图1示出了用于利用金属填充电介质沟槽或过孔结构的现有技术处理方案。
图2A示出了根据本发明的实施例的基于在沟槽或过孔的底部处的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
图2B示出了根据本发明的实施例的基于用于不包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
图2C示出了根据本发明的实施例的基于用于还包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
图2D示出了根据本发明的实施例的基于针对还包含自对准图案化的双镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
图3示出了根据本发明的实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的处理方案中的各种操作。
图4示出了根据本发明的另一实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的另一处理方案中的各种操作。
图5示出了用于半导体结构的特征填充的现有沉积和凹陷蚀刻工艺的若干缺点。
图6A示出了根据本发明的实施例的选择性沟槽填充方案。
图6B示出了根据本发明的实施例的具有两个二氮丁二烯配体的化学前体设计的一般图样。
图7A示出了根据本发明的实施例的非平面半导体器件的截面图。
图7B示出了根据本发明的实施例的沿图7A的半导体器件的a-a’轴截取的平面图。
图8示出了根据本发明的一种实施方式的计算装置。
图9是实施本发明的一个或多个实施例的内插器。
具体实施方式
描述了用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构。在下面的描述中，阐述了许多具体细节，例如具体集成和材料方案，以提供对本发明的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，没有详细地描述诸如集成电路设计布局之类的公知特征，以避免不必要地使本发明的实施例难以理解。此外，应当理解在图中示出的多种实施例是示例性的表示并且未必是按比例绘制的。
本文描述的一个或多个实施例涉及用于半导体结构的金属特征的自底向上填充。在第一实施例中，自底向上填充方式包含使用选择性沉积的自底向上填充。在第二实施例中，金属和/或电介质的自底向上原子层沉积(ALD)和/或化学气相沉积(CVD)填充被实施为通过固有的选择性和几何定义的钝化而用于半导体器件应用的间隙填充的使能技术。本文描述的一个或多个实施例使得能够进行具有很少缺陷的与间距无关的无接缝/无间隙自底向上填充，这直接转换成提高的器件可靠性和产量。
在本公开的第一方面中，实施例涉及使用选择性沉积的自底向上填充。
为了提供语境，在特征大小缩小或高宽比增大时，对图案化沟槽或孔的填充变得越来越困难。共形填充导致在不施加极热条件的情况下不能修复的接缝。由于水平场(field)上的沉积速率与垂直侧壁上的沉积速率相比有差异，很多填充工艺实际上具有某种程度的非共形性，这可能导致更加扩大的接缝或孔隙。
根据本发明的一个或多个实施例，将被指定要填充的沟槽或孔设计为使得底部的水平表面在化学上与垂直侧壁表面的表面(或至少侧壁表面的大部分，尤其是侧壁表面的上部)和与该特征相邻的水平场不同。在一个这种实施例中，在底表面上选择性沉积材料的前体被实施为提供从特征的底部到特征的顶部的膜生长，而不会留下任何接缝或间隙。
更具体而言，本发明的实施例在实施时能够得到没有接缝或间隙的填充特征，否则接缝或间隙会导致器件可靠性问题。可以独立于特征大小和间距来成功实施这种选择性沉积方法，通常没有或有很少缺陷。作为对比，利用通过离子注入的表面改性的已知的自底向上填充方法常常受限于具有不变的大小和间距的图案。同时，无电镀化学也可以用于自底向上填充，但该工艺由于不期望的颗粒形成而非常难以保持控制。
为了提供示例性的比较，图1示出了用于利用金属填充电介质沟槽或过孔的现有技术处理方案。参考图1的(a)部分，金属层106的初始沉积开始于例如电介质层102中的形成的沟槽104。随着沉积的继续，发生金属填充的整条形成(bread-loafing)或夹断(例如，在点107处)，提供了金属层106’，如图1的(b)部分所示。参考图1的(c)部分，金属层106"的完成不期望地在最终结构中留下接缝或间隙108。
与图1形成对比，图2A示出了根据本发明的实施例的基于在沟槽或过孔的底部的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
参考图2A的(a)部分，将薄的共形金属种子层206沉积在层间电介质(ILD)层202中形成的图案(例如沟槽204)之上。在一个实施例中，种子层206是例如钨、氮化钨、氮化钛、钌或钴的大约1-2纳米厚的层。再次参考图2A的(a)部分，将填充材料208沉积到沟槽204中。在一个这种实施例中，沉积过量的填充材料208，导致在场203中有一定过载。在实施例中，填充材料208是例如但不限于二氧化硅、碳硬掩模材料或钨金属的材料。可以使用诸如等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或旋涂沉积之类的技术来沉积填充材料208。
参考图2A的(b)部分，部分去除填充材料208以提供凹陷填充材料210。可以通过例如湿法蚀刻、干法蚀刻或化学机械抛光(CMP)来部分去除填充材料208。此外，从场203和沟槽204的暴露的侧壁201去除种子层206，以提供凹陷种子层212。可以通过例如湿法蚀刻或干法蚀刻来去除种子层206的暴露的部分。在实施例中，如图2A的(b)部分所示，在凹陷种子层212中保留种子层206的下部侧壁部分，以提供U形外观。然而，沟槽204的至少上部侧壁部分201被去除，以留下U形外观，但具有位于沟槽204的顶部下方的凹陷侧壁。应当认识到，这种U形结构可能不是最优的(与仅在沟槽204的底表面上形成的层相比)。尽管如此，这种结构对于在凹陷工艺中提供一定容差的制造方案可能是理想的。
在实施例中，U形凹陷种子层212具有高度大体上低于沟槽204的顶表面的侧壁部分。例如，在一个实施例中，U形凹陷种子层212的侧壁部分的高度小于沟槽的高度的50％(即，U形凹陷种子层212的侧壁部分被限制于沟槽的高度的下半部)。在特定实施例中，U形凹陷种子层212的侧壁部分的高度小于沟槽的高度的25％(即，U形凹陷种子层212的侧壁部分被限制于沟槽的高度的下部四分之一)。
在实施例中，部分去除填充材料208以在从场203和沟槽204的暴露的侧壁201去除种子层206之前提供凹陷填充材料210，以提供凹陷种子层212。在另一个实施例中，在大体上相同的时间，例如在同一工艺操作中，去除填充材料208的部分和种子层206。然而，在该后一个实施例中，该工艺对工艺时序极其敏感，并且可能难以控制。
参考图2A的(c)部分，去除凹陷填充材料210以暴露凹陷种子层212。例如，可以通过湿法蚀刻或干法蚀刻去除凹陷填充材料210。应当认识到，其它方式可以获得图2A的(c)部分的结构，可以将其视为自底向上填充方式的起始点结构。例如，在另一个实施例中，在没有诸如填充材料208的填充材料的条件下，使用倾斜干法蚀刻工艺使种子层206凹陷以提供凹陷种子层212。在任一种情况下，该结果提供了暴露于沟槽204的底部的凹陷种子层212。还暴露出沟槽204的上部侧壁部分201(即，层间电介质层202的侧壁部分)和层间电介质层202的场部分，如图2A的(c)部分所示。
参考图2A的(d)部分，在图2A的(c)部分的结构中形成金属填充层214。在实施例中，使用选择性沉积形成金属填充层214。在一个这种实施例中，采用自底向上填充工艺形成金属填充层214，因为生长发生于凹陷种子层212上而不是ILD表面201或203上。可以将填充控制到场203的水平，或者可以过量地执行生长，并且然后往回进行平面化(例如，通过CMP工艺)。在任一种情况下，未形成接缝或间隙(例如结合图1所述的接缝或间隙108)。在实施例中，通过用于选择性沉积仅在种子层212上生长的材料的原子层沉积工艺或化学气相沉积工艺来形成金属填充层214，获得了沟槽204的无缝自底向上填充。在一个这种实施例中，金属填充层214由导电材料构成，所述导电材料例如但不限于Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、Ag或其合金。典型的沟槽高宽比大约在2:1到10:1的范围内，并且顶部尺寸大约在6-40纳米的范围内。
因此，在实施例中，一种半导体结构包括设置在层间电介质(ILD)层202中的沟槽204。沟槽具有侧壁、底部和顶部。U形金属种子层212设置在沟槽的底部并且沿着沟槽的侧壁，但大体上在沟槽顶部的下方。金属填充层214设置在U形金属种子层212上并将沟槽204填充到沟槽的顶部。金属填充层214沿沟槽侧壁的位于U形金属种子层212上方的部分与ILD层202的电介质材料直接接触。
尽管在图2A的处理系列中仅示出了一个沟槽204，但在实施例中，起始结构可以被图案化成光栅状图案，该图案具有以恒定间距间隔开并具有恒定宽度的沟槽。例如，可以通过间距减半或间距四分之一化方式制造所述图案。一些沟槽可以与下面的过孔或较低级金属化线相关联。例如，要理解的是，结合图2A所描述的层和材料通常形成在下面的半导体衬底或结构(例如集成电路的(多个)下面的器件层)上或上方。在实施例中，下面的半导体衬底代表用于制造集成电路的一般工件物体。半导体衬底常常包括晶片或者硅或另一种半导体材料构成的其它块。适当的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)以及由其它半导体材料形成的类似衬底。取决于制造阶段，半导体衬底常常包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂和半导体衬底中常见的其它材料。此外，图2A中所描绘的结构可以制造在下面的较低级互连层上。图2A的(d)部分的得到的结构随后可以被用作用于形成后续金属线/过孔和ILD层的基础。替代地，图2A的(d)部分的结构可以代表集成电路中的最终金属互连层。此外，应当认识到，以上示例在图中不包括蚀刻停止层或金属帽盖层，它们在其它情况下对于图案化可能是必需的。然而，为了清晰起见，图中未包括这种层，因为它们不影响总体的自底向上填充概念。
为了例示结合图2A所述的工艺的第一特定应用，图2B示出了根据本发明的实施例的基于用于不包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
参考图2B的(a)部分，在包括金属线或其它特征222的下面的金属化结构上执行层间电介质(ILD)层220沉积。然后执行过孔蚀刻和穿透工艺以在ILD层220中形成过孔开口，并暴露金属线或其它特征222，如图2B的(b)部分所示。参考图2B的(c)部分，金属种子层226形成在沟槽224中。然后在(c)部分的结构上形成牺牲填充材料228，如图2B的(d)部分所示。参考图2B的(e)部分，执行对牺牲填充材料228和金属种子层226的部分凹陷和蚀刻，以提供凹陷填充材料层230和凹陷金属种子层232。然后去除凹陷填充材料层230以使凹陷金属种子层232暴露，如图2B的(f)部分所示。参考图2B的(g)部分，通过选择性沉积，例如，通过自底向上填充工艺在凹陷金属种子层232上形成金属填充层234，以形成过孔结构236。然后在图2B的(g)部分的结构上形成ILD层238，如图2B的(h)部分所示。参考图2B的(i)部分，重复(a)-(g)部分的工艺以在过孔结构236上方提供金属线特征240并将其电耦合到过孔结构236。得到的结构可以代表用于半导体器件的后端互连结构的一部分。
为了例示结合图2A所述的工艺的第二特定应用，图2C示出了根据本发明的实施例的基于用于还包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
参考图2C的(a)部分，在包括金属线或其它特征252的下面的金属化结构上执行层间电介质(ILD)层250沉积。然后执行过孔蚀刻和穿透工艺以在ILD层250中形成过孔开口254，并暴露金属线或其它特征252，如图2C的(b)部分所示。参考图2C的(c)部分，执行对金属填充层256的选择性沉积，以填充沟槽254。然后在图2C的(c)部分的结构上形成ILD层258，如图2C的(d)部分所示。参考图2C的(e)部分，然后在ILD层258中形成沟槽260，并且然后在沟槽260中形成金属种子层262。然后在(e)部分的结构上形成牺牲填充材料264，如图2C的(f)部分所示。参考图2C的(g)部分，执行对牺牲填充材料264和金属种子层262的部分凹陷和蚀刻，以提供凹陷填充材料层266和凹陷金属种子层268。然后去除凹陷填充材料层266以使凹陷金属种子层268暴露，如图2C的(h)部分所示。参考图2C的(i)部分，通过选择性沉积，例如，通过自底向上填充工艺在凹陷金属种子层266上形成金属填充层270。得到的结构可以代表用于半导体器件的后端互连结构的一部分。再次参考图2C的工艺流程，要认识到，如果在沉积期间在沟槽内的暴露的ILD区域之上没有种子层，则得到的结构可能包含不期望的空气间隙。然而，如果横向生长(“迅速增长”)充分快，则这种空气间隙可能不会形成。
为了例示结合图2A所述的工艺的第三特定应用，图2D示出了根据本发明的实施例的基于用于还包含自对准图案化的双镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。
参考图2D的(a)部分，在包括金属线或其它特征282的下面的金属化结构上执行层间电介质(ILD)层280沉积。然后执行过孔和沟槽蚀刻和穿透工艺以在ILD层280中形成过孔开口284和沟槽(金属线)开口285，并暴露金属线或其它特征282，如图2D的(b)部分所示。参考图2D的(c)部分，在过孔开口284中和沟槽开口285中形成金属种子层286。然后在(c)部分的结构上形成牺牲填充材料288，如图2D的(d)部分所示。参考图2D的(e)部分，执行对牺牲填充材料288和金属种子层286的部分凹陷和蚀刻，以提供凹陷填充材料层290和凹陷金属种子层292。在一个实施例中，如所示，凹陷终止于沟槽开口285内，即在暴露过孔开口284之前。然后去除凹陷填充材料层290以使凹陷金属种子层292暴露，如图2D的(f)部分所示。参考图2D的(g)部分，通过选择性沉积，例如，通过自底向上填充工艺在凹陷金属种子层292上形成金属填充层294，以形成金属线296和过孔结构298。在实施例中，金属填充层294从底部生长的生长速率大于在过孔的侧面上的生长速率或与其相同，以便确保对双镶嵌结构的适当填充。得到的结构可以代表用于半导体器件的后端互连结构的一部分。
再次参考图2D的工艺流程，要认识到，如果在沉积期间在沟槽内的暴露的ILD区域之上没有种子层，那么得到的结构可能包含不期望的空气间隙。然而，如果横向生长充分快，这种空气间隙则可能不会形成。在利用不使用自对准技术的双镶嵌图案化的方案中，同样的挑战被放大。再次参考图2D，在实施例中，由于自底向上填充过孔未必允许有效地填充非常长的沟槽，所以沿垂直方向填充沟槽非常重要。
包含从选择性沉积开始进行自底向上填充的其它处理方案实施来自自组装单层的钝化辅助。在第一个这种示例中，图3示出了根据本发明的实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的处理方案中的各种操作。
参考图3的(a)部分，将薄的共形金属种子层306沉积在层间电介质(ILD)层302中形成的图案(例如沟槽304)之上。将填充材料308沉积到沟槽304中。在一个这种实施例中，沉积过量的填充材料308，导致场303中有一定过载。在一个实施例中，金属种子层306是例如钨、氮化钛、钌或钴的大约1-2纳米厚的层。在一个实施例中，填充材料308是例如但不限于二氧化硅、碳硬掩模材料或钨金属的材料。可以所有诸如等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或旋涂沉积的技术来沉积填充材料308。
参考图3的(b)部分，执行对牺牲填充材料308的部分凹陷和蚀刻，以提供凹陷填充材料层310。然而，金属种子层306未被凹陷。在实施例中，可以通过湿法蚀刻、干法蚀刻或化学机械抛光(CMP)来部分去除填充材料层308。
参考图3的(c)部分，例如，利用自组装单层(SAM)使金属种子层306的暴露部分(即，不受凹陷填充材料层310保护的部分)钝化，以形成金属种子层306的钝化部分312。在实施例中，通过将图3的(b)部分的结构暴露于气相中的SAM形成分子或溶剂中溶解的分子而形成SAM。例如，在一个这种实施例中，利用十八烷基膦酸(ODPA)或十二烷基硫醇来使金属种子层306的暴露部分钝化。
参考图3的(d)部分，例如，通过湿法或干法蚀刻去除凹陷填充材料层310，以使沟槽304的底部处的金属种子层306的未钝化部分314暴露。然后使用原子层沉积工艺或化学气相沉积工艺来选择性沉积仅在金属种子层306的未钝化部分314上生长的金属填充材料316，以得到沟槽304的无接缝自底向上填充，如图3的(e)部分所示。
参考图3的(f)部分，去除金属种子层306的部分312上的SAM钝化层，以留下金属种子层306和金属填充材料316。在实施例中，通过化学或热处理来去除SAM钝化层。然后(例如，通过CMP)抛光使场303过载的金属种子层306和金属填充材料316的部分，以使得所有表面都彼此平齐，如图3的(g)部分所示。得到的结构可以代表用于半导体器件的后端互连结构的一部分。应当认识到，在实施例中，SAM层312也可以被保留并并入到最终结构中。
在第二个这种示例中，图4示出了根据本发明的另一实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的另一处理方案中的各种操作。
参考图4的(a)部分，将填充材料408沉积到层间电介质(ILD)层402中形成的沟槽404中。在一个这种实施例中，沉积过量的填充材料408，导致场403中有一定过载。在一个实施例中，填充材料408是例如但不限于二氧化硅、碳硬掩模材料或钨金属的材料。可以使用诸如等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或旋涂沉积的技术来沉积填充材料408。
参考图4的(b)部分，执行对牺牲填充材料408的部分凹陷和蚀刻，以提供凹陷填充材料层410。在实施例中，可以通过湿法蚀刻、干法蚀刻或化学机械抛光(CMP)来部分去除填充材料层408。
参考图4的(c)部分，例如，利用自组装单层(SAM)使ILD材料402的暴露部分(即，不受凹陷填充材料层410保护的部分)钝化，以形成ILD材料402的钝化部分412，包括沟槽404的侧壁部分。在实施例中，通过将图4的(b)部分的结构暴露于气相中的SAM形成分子或溶剂中溶解的分子而形成SAM。例如，在一个这种实施例中，利用十八烷基三氯硅烷(ODTCS)使ILD材料402的暴露部分钝化。
参考图4的(d)部分，例如，通过湿法或干法蚀刻来去除凹陷填充材料层410，以使沟槽404的底部处的ILD材料402的未钝化部分414暴露。然后使用原子层沉积工艺或化学气相沉积工艺来选择性沉积仅在ILD材料402的未钝化部分414上生长的金属种子层416。
参考图4的(f)部分，去除ILD材料402的部分412上的SAM钝化层，以留下沟槽404的底部处的金属种子层416。在实施例中，通过化学或热处理来去除SAM钝化层。
参考图4的(g)部分，然后使用原子层沉积工艺或化学气相沉积工艺来选择性沉积仅在金属种子层416上生长的金属填充材料418，以得到沟槽404的无接缝自底向上填充。然后(例如，通过CMP)抛光使场403过载的金属填充材料418的部分，以使得所有表面都彼此平齐，如图4的(g)部分所示。得到的结构可以代表用于半导体器件的后端互连结构的一部分。
总体上参考图2A-2D、3和4，在实施例中，如整个本说明书中所使用的，层间电介质(ILD)材料由一层电介质或绝缘材料构成或包括一层电介质或绝缘材料。适当的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、现有技术中已知的各种低k电介质材料(例如，介电常数小于二氧化硅的介电常数的那些材料)及其组合。层间电介质材料可以由常规技术形成，所述常规技术例如化学气相沉积(CVD)、物理气相沉积(PVD)或其它沉积方法。ILD材料中形成的互连线(金属线和过孔结构)在本领域中有时也称为迹线、导线、线、金属或简称互连。
在本公开的第二方面中，实施例涉及金属和电介质的自底向上原子层沉积(ALD)和化学气相沉积(CVD)填充，作为通过固有选择性和几何定义的钝化而用于半导体器件应用的间隙填充的使能技术。在示例性实施例中，描述了一种利用金属或电介质对高高宽比特征进行自底向上填充(BUF)以针对10nm技术节点和更小的技术节点实现无蚀刻凹陷。
为了提供一般语境，通过沉积衬垫然后是导电金属或绝缘体来获得常规沟槽填充。在凹陷中沉积导电金属或绝缘体，并且随后根据需要对其进行平面化和凹陷。这种沉积和凹陷方式的一些局限性包括被蚀刻材料的局部粗糙度以及对用于提高填充材料粘附性的衬垫的不完美的选择性。这种局限性可能在下游处理期间导致腐蚀问题。
根据本发明的一个或多个实施例，提供了用于解决对实现10nm和以下技术节点而言很关键的间隙填充挑战的方法。此外，本文中的一个或多个实施例提供了用于在管芯凹陷内进行改进并消除由于衬垫和填充材料之间的不完美的蚀刻选择性而造成的腐蚀风险的方式。更具体而言，一个或多个实施例将原子层沉积(ALD)或化学气相沉积工艺(CVD)中的固有的化学选择性与几何定义的钝化方案组合在一起以实现自底向上间隙填充。一个或多个实施例解决了诸如用于间距加倍或间距四分之一化集成方案的“无蚀刻”金属或电介质凹陷、或接触集成方案中的电介质插入的需求。
为了提供更具体的语境，利用“沉积和凹陷蚀刻”方式获得现有技术的金属或电介质垂直填充目标。该方式易于出现高度和粗糙度方面的局部可变性以及在后续处理期间对叠置体中的其它材料的不完美的蚀刻选择性。作为示例，图5示出了用于半导体结构的特征填充的现有沉积和凹陷蚀刻工艺的若干缺点。
参考图5的(a)部分，描绘了金属填充和凹陷方式的凹陷不均匀性。图5的(a)部分的左侧图像示出了垂直于需要金属填充的多个沟槽502的视图，即使在首先形成共形沟槽衬垫材料506的情况下也是如此。实际填充504(无论是导体还是其它材料)都在不同沟槽之间有变化。此外，如图5的(a)部分右侧图像所示，在沿着单个沟槽502平行截取时，实际填充504可以在单个沟槽502内变化。
参考图5的(b)部分，示出了粘附衬垫材料的腐蚀。沟槽的常规CVD或ALD镶嵌填充包含使用粘附衬垫506，粘附衬垫506通常是金属氮化物材料。衬垫506可能不与通常用于去除下一层硬掩模材料508的清洁工艺兼容，从而导致腐蚀和功能损失(例如，在区域599处)。
为了克服结合图5所述的缺点，根据本发明的实施例，对图案化晶片或结构的不希望沉积的区域进行钝化。钝化基于几何选择性，例如，在场中，以及进入图案化特征中的每者中的设定的深度。在一个实施例中，使用碳或磷的超薄层的等离子体注入沉积来实现这种钝化。在实施例中，在图案化特征的底部执行金属或电介质膜的后续ALD或CVD生长，直到生长到目标高度，而在场中不发生生长。在一些实施例中，可以在特征的底部和侧壁上(但不在场中)发生生长，以提供“仅特征填充”方式。
在特定实施例中，在金属自底向上填充(BUF)或仅金属特征填充的情况下，使用用于在形成在非导电表面之上的衬垫(例如W或Co衬垫)的金属表面上进行生长的某些金属前体的固有选择性来实现填充。当前没有用于纯金属的BUF的已知方法。本文描述的实施例可以仅需要利用适当选择的金属CVD或ALD工艺来选择性填充暴露于特征底部的导电表面。在另一特定实施例中，在电介质的情况下，利用各种热ALD或CVD工艺实现BUF或“仅特征填充”，热ALD或CVD工艺优选在特征底部的未钝化表面上成核。跟在“仅特征填充”材料的沉积之后的可以是退火操作以去除任何接缝。利用可回流CVD材料对某些电介质进行BUF是可能的，但对于金属氧化物(例如，HfO2、Al2O3)的BUF，没有已知解决方案。在任一种情况下(金属或电介质BUF)，本文描述的一种或多种BUF方法都避免了在通常与视线物理沉积技术(例如，蒸发或溅镀)或经由ALD/CVD的共形沉积相关联的特征的顶部出现夹断。
在与本公开的第二方面一致的示例性自底向上填充工艺中，图6A示出了根据本发明的实施例的选择性沟槽填充方案。
参考图6A的(a)部分，在半导体结构的层602中形成多个沟槽604。图案化层602可以是层间电介质(ILD)层并且可以由绝缘材料构成，所述绝缘材料例如但不限于低k电介质材料、氧化硅层、氮氧化硅层、氮化硅层等。在特定实施例中，沟槽604中的每者在顶部具有大约12纳米的开口，并且具有大约10:1的高度:宽度的高宽比。其它实施例包括的沟槽604中的每者在顶部也具有在大约10-20ns的范围内的开口。其它实施例包括的沟槽604中的每者具有低于10:1的高度:宽度的高宽比。
参考图6A的(b)部分，在图6A的(a)部分的结构之上共形地形成薄导电衬垫606。在实施例中，薄导电衬垫606为导电膜。在一个这种实施例中，薄导电衬垫606是适于催化选择性ALD/CVD材料的后续沉积的导电膜。在特定实施例中，薄导电衬垫606是超薄衬垫，例如但不限于Co衬垫、Ru衬垫、TaN衬垫、TiN衬垫、W衬垫或WN衬垫。应当认识到，选择适当的薄导电衬垫606能够提供对于后续清洁冲击更鲁棒的叠置体。
再次参考图6A的(b)部分，钝化层608/609被形成并覆盖薄导电衬垫606的场部分(利用钝化层608/609的部分608覆盖)以及形成于沟槽604中的薄导电衬垫606的侧壁的上部(利用钝化层608/609的部分609覆盖)。在实施例中，钝化层608/609是等离子体注入钝化区。在一个这种实施例中，通过使用等离子体注入工艺至少在场(水平区)中对碳层(例如，由CH4形成)、磷层(例如，由PH3形成)或硼层(例如，由BF3或B2H6形成)进行几何定义的沉积来形成钝化层608/609。可以进一步沿沟槽604的侧壁的最上部分形成钝化层608/609，如图6A的(b)部分所示。应当认识到，可以定制该工艺以将侧壁上的形成延伸到进入沟槽604中的选定深度。
参考图6A的(c)部分，在沟槽604中形成沟槽填充材料610。在沟槽604中、在薄导电衬垫606的暴露表面处形成沟槽填充材料。然而，填充被约束到薄导电衬垫606的暴露表面的那些区，因为填充工艺相对于在形成钝化层608/609的位置处的形成是选择性的。因此，在实施例中，碳帽状物或磷帽状物的存在(例如，作为钝化层608/609)使得ALD/CVD膜能够仅选择性生长在沟槽604中而不在场中。此外，如果沿沟槽的侧壁的一部分形成钝化层608/609，可以进一步将生长限制于沟槽内的较深的水平。作为示例，由于存在钝化层的部分609，使图6A的(c)部分的沟槽中的填充材料610稍微凹陷到沟槽604中。出于例示性目的示出了其它示例性水平标记612，以示出在钝化层的不断延伸的部分609的情况下(尽管图中实际未描绘钝化层的不断延伸的部分609)的可能更低的填充水平。亦即，通过定制钝化区，可以实现用于自底向上填充的不同受控高度，以允许无凹陷工艺。
在实施例中，填充材料610是由通过ALD或CVD处理所沉积的金属或金属合金构成的导电材料。在另一个实施例中，填充材料610是诸如由ALD或CVD处理所沉积的金属氧化物的电介质材料。在任一种情况下，在实施例中，使用一类特意设计的金属ALD或CVD前体来实现沟槽填充，该前体将仅沉积在沟槽604内部的导电金属衬垫606上而不沉积在钝化的顶表面608/609上。如上所述，取决于等离子体注入沉积的钝化层的包裹程度，可以控制沟槽内部的金属填充的高度。
参考图6A的(d)部分，去除钝化层608/609和薄导电衬垫606的位于该结构的场上的部分。在一个这种实施例中，钝化层608/609和薄导电衬垫606的位于该结构的场上的部分是通过化学机械抛光工艺或等离子体灰化工艺来去除的。如图6A的(d)部分所例示的，在钝化层608/609包括平面化高度以下的侧壁部分(609)的实施例中，这些部分可以保留在最终结构中。应当认识到，额外的层可以是形成于(d)部分的结构之上的层，但是侧壁部分609可以被保留。
在特定实施例中，使用具有带两个二氮丁二烯配体的化学前体设计的前体，来执行结合图6A所述的选择性沟槽填充方案。作为示例，图6B示出了根据本发明的实施例的具有两个二氮丁二烯配体的化学前体设计的一般图样650。参考图6B，图样650通常适用于第一行后过渡金属(例如，M＝Cr、Mn、Fe、Co、Ni)，从而允许利用这些元素进行沟槽填充。这些元素中的一些(例如，Ni、Co和Cr)对于互连应用具有吸引人的低电阻率。氮上的大取代基(例如，R典型为tBu或iPr)在空间上保护金属中心M，使其不会在形成金属填充层610时与等离子体注入钝化(C、P或B)表面609/609直接发生不期望的反应。应当认识到，使用在图6B中提及的前体的金属填充可以得到包含0-10原子％C和/或0-5原子％N的膜。
在实施例中，尽管不受理论限制，但是由于其公知的氧化还原非纯真的性质，通过图样650的二氮丁二烯配体的主链与金属表面606上的导电的电子海的直接反应，实现了在沟槽652中的未钝化金属(衬垫606)表面上的生长。已知针对金属(包括用于Cu的那些)和电介质的其它ALD/CVD工艺优选在金属化表面上生长，使得该方式更通用。最后，在一些实施例中，原本是催化表面(衬垫606)的顶部上的等离子体注入沉积的钝化层608/609与无电镀金属生长工艺组合以实现选择性生长。
因此，再次参考图6A和图6B并且根据本发明的一个或多个实施例，使用等离子体注入沉积的钝化元素(例如C或P)的独特几何分布来实现结构中的图案化特征的自底向上填充。使用选择性ALD/CVD沉积允许在窄的关键尺寸(CD)下进行优良的间隙填充并允许沉积凹陷金属，因此独特地提供了一种无凹陷工艺。在一个实施例中，本文描述的方式实现了前沿三栅极晶体管架构的功能和高性能。
结合本公开的第二方面描述的一个或多个实施例的优点可以包括但不限于避免材料的凹陷蚀刻可以改善所制造器件的健康，在线电阻和RC性能方面都有益处。使用ALD或CVD选择性沉积方式的能力能够消除与无电镀化学相关联的典型杂质(例如，W、B、P)，否则这些杂质会对金属电阻造成不利影响。
本文描述的一个或多个实施例涉及制造半导体器件，例如用于PMOS和NMOS器件制造。例如，如上所述，使用自底向上金属填充方式形成半导体器件的一个或多个特征。作为完成的器件的示例，图7A和7B分别示出了根据本发明的实施例的非平面半导体器件的截面图和平面图(沿截面图的a-a’轴截取的)。如下所述，可以通过自底向上填充方式填充金属栅极结构。此外，诸如接触部和过孔的其它特征也可以受益于这种方式。
参考图7A，半导体结构或器件700包括从衬底702、并且在隔离区706内形成的非平面有源区(例如，包括突出的鳍状物部分704和子鳍状物区705的鳍状物结构)。栅极线708设置在非平面有源区的突出部分704以及隔离区706的一部分之上。如所示，栅极线708包括栅极电极750和栅极电介质层752。在一个实施例中，栅极线708还可以包括电介质帽盖层754。从该透视图还可以看到栅极接触部714和上覆的栅极接触过孔716，连同上覆的金属互连760，所有这些都设置在层间电介质叠置体或层770中。从图7A的透视图中还看到，在一个实施例中，栅极接触部714设置在隔离区706之上，但不在非平面有源区之上。在实施例中，鳍状物的图案是栅格图案。
参考图7B，栅极线708被示为设置在突出的鳍状物部分704之上。从该透视图可以看到突出的鳍状物部分704的源极区和漏极区704A和704B。在一个实施例中，源极区和漏极区704A和704B是突出的鳍状物部分704的初始材料的掺杂部分。在另一个实施例中，去除突出的鳍状物部分704的材料并例如通过外延沉积来该材料替换为另一种半导体材料。在任一种情况下，源极区和漏极区704A和704B可以延伸到电介质层706的高度下方，即，进入子鳍状物区705中。
在实施例中，半导体结构或器件700是非平面器件，例如但不限于鳍状物FET或三栅极器件。在这种实施例中，对应的半导体沟道区由三维主体构成或形成在三维主体中。在一个这种实施例中，栅极线708的栅极电极叠置体至少围绕三维主体的顶表面和一对侧壁。可以将所述概念扩展到栅极全包围器件，例如基于纳米线的晶体管。
衬底702可以由能够耐受制造工艺并且电荷能够在其中迁移的半导体材料构成。在实施例中，衬底702是由晶体硅、掺有电荷载流子(例如但不限于磷、砷、硼或其组合)的硅/锗或锗层构成的体衬底，以形成有源区704。在一个实施例中，体衬底702中的硅原子的浓度大于97％。在另一个实施例中，体衬底702由生长于不同晶体衬底顶上的外延层构成，例如由生长于掺硼的体硅单晶衬底顶上的硅外延层构成。体衬底702可以替代地由III-V族材料构成。在实施例中，体衬底702由III-V材料构成，所述III-V材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底702由III-V材料构成，并且载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
隔离区706可以由如下材料构成：其适于最终将永久栅极结构的部分与下面的体衬底电隔离或对永久栅极结构的部分与下面的体衬底的隔离有贡献，或隔离在下面的体衬底内形成的有源区(例如隔离鳍状物有源区)。例如，在一个实施例中，隔离区706由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
栅极线708可以由栅极电极叠置体构成，栅极电极叠置体包括栅极电介质层752和栅极电极层750。在实施例中，栅极电极叠置体的栅极电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由衬底702的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在实施例中，使用如上文结合图6A所述的自底向上填充方式来形成金属栅极电极750的至少一部分。在其它实施例中，可以使用诸如结合图2A-2D、图3、和图4所述的工艺。
与栅极电极叠置体相关联的间隔体可以由适于最终将永久栅极结构与相邻导电接触部(例如自对准接触部)电隔离或对永久栅极结构与相邻导电接触部的隔离有贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳的氮化硅。
栅极接触部714和上覆的栅极接触过孔716可以由导电材料构成。在实施例中，接触部或过孔中的一个或多个由金属物质构成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。在实施例中，栅极接触部或栅极接触过孔是通过上文结合图2A-2D、图3和图4所描述的过孔或互连自底向上填充方式而形成的。在其它实施例中，可以使用诸如结合图6A所述的自底向上填充工艺。
在实施例中(虽然未示出)，提供结构700包含形成接触部图案，该接触部图案基本上完美对准到现有的栅极图案，同时消除了对具有非常严格的对齐预算的光刻步骤的使用。在一个这种实施例中，该方式使得能够使用固有高选择性的湿法蚀刻(例如，相对于常规上实施的干法或等离子体蚀刻)来产生接触部开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触部图案。在一个这种实施例中，该方式使得能够消除对常规方式中使用的本来关键的用于产生接触部图案的光刻操作的需要。在实施例中，不单独对沟槽接触部网格进行图案化，而是在多晶硅(栅极)线之间形成。例如，在一个这种实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触部网格。
此外，栅极叠置体结构708可以通过替换栅极工艺来制造。在这种方案中，可以去除虚设栅极材料，例如多晶硅或氮化硅柱材料，并将其替换为永久栅极电极材料。在一个这种实施例中，永久栅极电介质层也通过该工艺而形成，与从更早处理执行相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用SF6的干法蚀刻工艺来去除虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用水基NH4OH或四乙基氢氧化铵的湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括水基磷酸的湿法蚀刻来去除虚设栅极。
在实施例中，本文描述的一种或多种方式实质上设想了虚设栅极和替换栅极工艺结合虚设接触部和替换接触部工艺以实现结构700。在一个这种实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许对永久栅极叠置体的至少一部分进行高温退火。例如，在特定的这种实施例中，在高于大约600摄氏度的温度下，例如，在形成栅极电介质层之后，执行对永久栅极结构的至少一部分的退火。在形成永久接触部之前执行退火。
再次参考图7A，半导体结构或器件700的布置将栅极接触部置于隔离区之上。可以将这种布置视为对布局空间的不充分使用。然而，在另一个实施例中，半导体器件具有接触部结构，其接触形成于有源区之上的栅极电极的部分。通常，当在栅极的有源部分之上形成栅极接触部结构(例如，过孔)之前(例如，除此之外)并在与沟槽接触部过孔相同的层中，本发明的一个或多个实施例包括首先使用栅极对准的沟槽接触部工艺。可以实施这种工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触部结构。在实施例中，沟槽接触部图案被形成为与现有栅极图案对准。相反，常规方式通常包含额外的光刻工艺结合选择性接触部蚀刻，该光刻工艺具有光刻接触部图案与现有栅极图案的严格对齐。例如，常规工艺可以包括使具有对接触部特征的单独图案化的多晶硅(栅极)网格图案化。
应当认识到，并非需要实践上述工艺的所有方面才落入本发明实施例的精神和范围内。例如，在一个实施例中，虚设栅极不需要始终在栅极叠置体的有源部分之上制造栅极接触部之前形成。上述栅极叠置体可能实际是初始形成的永久栅极叠置体。而且，可以使用本文所述的工艺来制造一种或多种半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立访问的双栅极器件、或FIN-FET。一个或多个实施例对于在10纳米(10nm)或更小技术节点制造半导体器件可能特别有用。
应当认识到，本发明的实施例的上述两个方面都适用于前端或后端处理技术。此外，本文公开的实施例可以用于制造很宽范围的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，可以在现有技术已知的多种多样的电子装置中使用集成电路或其它微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其它部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方式来制造。
图8示出了根据本发明的一种实施方式的计算装置800。计算装置800容纳板802。板802可以包括若干部件，包括但不限于处理器804和至少一个通信芯片806。处理器804物理和电耦合到板802。在一些实施方式中，至少一个通信芯片806还物理和电耦合到板802。在其它实施方式中，通信芯片806是处理器804的部分。
取决于其应用，计算装置800可以包括可以或可以不物理和电耦合到板802的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如硬盘驱动器、光盘(CD)、数字多用盘(DVD)等)。
通信芯片806能够实现用于向和从计算装置800传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体电介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片806可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。计算装置800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如Wi-Fi和蓝牙的短距离无线通信，并且第二通信芯片806可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等长距离无线通信。
计算装置800的处理器804包括封装于处理器804内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式构建的、使用自底向上填充方式形成的一个或多个金属特征。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片806还包括封装于半导体芯片806内的集成电路管芯。根据本发明的实施例，通信芯片的集成电路管芯包括根据本发明的实施方式构建的、使用自底向上填充方式形成的一个或多个金属特征。
在其它实施方式中，计算装置800内容纳的另一个部件可以包含集成电路管芯，该集成电路管芯包括根据本发明的实施方式构建的、使用自底向上填充方式形成的一个或多个金属特征。
在各种实施方式中，计算装置800可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置800可以是处理数据的任何其它电子装置。
图9示出了包括本发明的一个或多个实施例的内插器900。内插器900是用于将第一衬底902桥接到第二衬底904的居间衬底。第一衬底902可以是例如集成电路管芯。第二衬底904可以是例如存储器模块、计算机母板或另一种集成电路管芯。通常，内插器900的目的是将连接扩展到较宽的间距或将连接重新路由到不同的连接。例如，内插器900可以将集成电路管芯耦合到球栅阵列(BGA)906，球栅阵列随后可以耦合到第二衬底904。在一些实施例中，第一和第二衬底902/904附接到内插器900的相对侧。在其它实施例中，第一和第二衬底902/904附接到内插器900的相同侧。在其它实施例中，利用内插器900互连三个或更多衬底。
内插器900可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括上文描述的用于半导体衬底中的相同材料，例如硅、锗和其它III-V族和IV族材料。
内插器可以包括金属互连908和过孔910，包括但不限于过硅过孔(TSV)912。内插器900还可以包括嵌入式器件914，包括无源和有源器件。这种器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器900上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本发明的实施例，本文公开的设备或工艺可以用于内插器900的制造中。
因此，本发明的实施例包括用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构。
在实施例中，一种半导体结构包括设置于层间电介质(ILD)层中的沟槽。沟槽具有侧壁、底部和顶部。U形金属种子层设置在沟槽的底部并沿着沟槽的侧壁，但大体上位于沟槽的顶部下方。金属填充层设置在U形金属种子层上并将沟槽填充到沟槽的顶部。金属填充层沿沟槽的侧壁的位于U形金属种子层上方的部分与ILD层的电介质材料直接接触。
在一个实施例中，沟槽是后端金属化层中的金属线开口或过孔开口。
在一个实施例中，U形金属种子层具有大约在1纳米-2纳米的范围内的厚度。
在一个实施例中，U形金属种子层包括从钨、氮化钛、钌和钴构成的组中选择的材料。
在一个实施例中，U形金属种子层被设置为沿沟槽的侧壁达小于沟槽的高度的大约50％的高度。
在一个实施例中，U形金属种子层被设置为沿沟槽的侧壁达小于沟槽的高度的大约25％的高度。
在一个实施例中，金属填充层没有接缝或间隙。
在一个实施例中，ILD层的电介质材料是低k电介质材料。
在实施例中，一种制造半导体结构的方法包括在层间电介质(ILD)层中形成沟槽，沟槽具有侧壁、底部和顶部。该方法还包括在沟槽的底部并沿着沟槽的侧壁、但大体上在沟槽的顶部下方形成U形金属种子层。该方法还包括在U形金属种子层上形成金属填充层以将沟槽填充到沟槽的顶部，其中，金属填充层选择性地形成在U形金属种子层上。
在一个实施例中，形成U形金属种子层包括：在沟槽的底部并沿着沟槽的侧壁到沟槽的顶部形成金属种子层，在金属种子层上形成材料填充层，使材料填充层凹陷以暴露金属种子层的部分，去除金属种子层的暴露的部分以形成U形金属种子层，以及去除凹陷的材料填充层。
在一个实施例中，形成U形金属种子层包括：在沟槽的底部并沿着沟槽的侧壁到沟槽的顶部形成金属种子层，在金属种子层上形成材料填充层，使材料填充层凹陷以暴露金属种子层的部分，在金属种子层的暴露的部分上形成自组装单层(SAM)以形成金属种子层的钝化部分，以及去除凹陷的材料填充层以暴露U形金属种子层。
在一个实施例中，形成U形金属种子层包括：在沟槽中形成材料填充层，使材料填充层凹陷以暴露沟槽的侧壁的上部部分，在沟槽的侧壁的暴露的上部部分上形成自组装单层(SAM)，去除凹陷的材料填充层，在沟槽的底部形成U形金属种子层，以及从沟槽的侧壁的暴露的上部部分去除SAM。
在一个实施例中，形成U形金属种子层包括：在沟槽的底部并沿着沟槽的侧壁到沟槽的顶部形成金属种子层，以及通过倾斜蚀刻来去除金属种子层的上部部分以形成U形金属种子层。
在一个实施例中，在U形金属种子层上形成金属填充层包括通过原子层沉积或化学气相沉积来沉积金属填充层。
在实施例中，一种半导体结构包括设置在层间电介质(ILD)层中的沟槽，沟槽具有侧壁、底部和顶部。导电衬垫设置在沟槽的底部并具有沿沟槽的侧壁延伸到沟槽的顶部的侧壁部分。钝化层覆盖导电衬垫的侧壁部分的最上部分。材料填充层设置在导电衬垫上并将沟槽从沟槽的底部向上填充到钝化层的最低高度。
在一个实施例中，钝化层包括碳层或磷层。
在一个实施例中，导电衬垫是从Co衬垫、Ru衬垫、TaN衬垫、TiN衬垫、W衬垫和WN衬垫构成的组中选择的衬垫。
在一个实施例中，沟槽在顶部具有大约12纳米的开口，并且具有大约10:1的高度:宽度的高宽比。
在一个实施例中，材料填充层是导电金属合金层的金属层。
在一个实施例中，材料填充层是金属氧化物电介质层。
在实施例中，一种制造半导体结构的方法包括在层间电介质(ILD)层中形成沟槽，沟槽具有侧壁、底部和顶部，与沟槽的顶部相邻的ILD层的场区域被暴露。该方法还包括在沟槽的底部沿沟槽的侧壁并在ILD层的场区域上形成导电衬垫。该方法还包括形成钝化层以覆盖ILD层的场区域上的导电衬垫。该方法还包括在导电衬垫上形成材料填充层以将沟槽从沟槽的底部向上填充到钝化层的最低高度。
在一个实施例中，形成钝化层还包括形成钝化层以覆盖导电衬垫的沿沟槽的侧壁的最上部分。
在一个实施例中，形成钝化层包括使用等离子体注入工艺以从CH4沉积碳层。
在一个实施例中，形成钝化层包括使用等离子体注入工艺以从PH3沉积磷层。
在一个实施例中，形成钝化层包括使用等离子体注入工艺以从B2H6或BF3沉积硼层。
在一个实施例中，在导电衬垫上形成材料填充层包括通过原子层沉积或化学气相沉积来沉积材料填充层。

Claims (25)

1.一种半导体结构，包括：
沟槽，其设置在层间电介质(ILD)层中，所述沟槽具有侧壁、底部和顶部；
U形金属种子层，其设置在所述沟槽的所述底部并沿着所述沟槽的所述侧壁，但大体上位于所述沟槽的所述顶部下方；以及
金属填充层，其设置在所述U形金属种子层上并将所述沟槽填充到所述沟槽的所述顶部，其中，所述金属填充层沿着所述沟槽的所述侧壁的位于所述U形金属种子层上方的部分与所述ILD层的电介质材料直接接触。
2.根据权利要求1所述的半导体结构，其中，所述沟槽是后端金属化层中的金属线开口或过孔开口。
3.根据权利要求1所述的半导体结构，其中，所述U形金属种子层具有大约在1纳米-2纳米的范围内的厚度。
4.根据权利要求1所述的半导体结构，其中，所述U形金属种子层包括从由钨、氮化钨、氮化钛、钌和钴构成的组中选择的材料。
5.根据权利要求1所述的半导体结构，其中，所述U形金属种子层被设置为沿所述沟槽的所述侧壁达小于所述沟槽的高度的大约50％的高度。
6.根据权利要求5所述的半导体结构，其中，所述U形金属种子层被设置为沿所述沟槽的所述侧壁达小于所述沟槽的高度的大约25％的高度。
7.根据权利要求1所述的半导体结构，其中，所述金属填充层没有接缝或间隙。
8.根据权利要求1所述的半导体结构，其中，所述ILD层的所述电介质材料是低k电介质材料。
9.一种制造半导体结构的方法，所述方法包括：
在层间电介质(ILD)层中形成沟槽，所述沟槽具有侧壁、底部和顶部；
在所述沟槽的所述底部并沿着所述沟槽的所述侧壁、但大体上在所述沟槽的所述顶部下方形成U形金属种子层；以及
在所述U形金属种子层上形成金属填充层以将所述沟槽填充到所述沟槽的所述顶部，其中，所述金属填充层选择性地形成在所述U形金属种子层上。
10.根据权利要求9所述的方法，其中，形成所述U形金属种子层包括：
在所述沟槽的所述底部并沿着所述沟槽的所述侧壁到所述沟槽的所述顶部形成金属种子层；
在所述金属种子层上形成材料填充层；
使所述材料填充层凹陷以暴露所述金属种子层的部分；
去除所述金属种子层的暴露的部分以形成所述U形金属种子层；以及
去除凹陷的材料填充层。
11.根据权利要求9所述的方法，其中，形成所述U形金属种子层包括：
在所述沟槽的所述底部并沿着所述沟槽的所述侧壁到所述沟槽的所述顶部形成金属种子层；
在所述金属种子层上形成材料填充层；
使所述材料填充层凹陷以暴露所述金属种子层的部分；
在所述金属种子层的暴露的部分上形成自组装单层(SAM)，以形成所述金属种子层的钝化部分；以及
去除凹陷的材料填充层以暴露所述U形金属种子层。
12.根据权利要求9所述的方法，其中，形成所述U形金属种子层包括：
在所述沟槽中形成材料填充层；
使所述材料填充层凹陷以暴露所述沟槽的所述侧壁的上部部分；
在所述沟槽的所述侧壁的暴露的上部部分上形成自组装单层(SAM)；
去除凹陷的材料填充层；
在所述沟槽的所述底部处形成所述U形金属种子层；以及
从所述沟槽的所述侧壁的所述暴露的上部部分去除所述SAM。
13.根据权利要求9所述的方法，其中，形成所述U形金属种子层包括：
在所述沟槽的所述底部并沿着所述沟槽的所述侧壁到所述沟槽的所述顶部形成金属种子层；以及
通过倾斜蚀刻去除所述金属种子层的上部部分以形成所述U形金属种子层。
14.根据权利要求9所述的方法，其中，在所述U形金属种子层上形成所述金属填充层包括通过原子层沉积或化学气相沉积来沉积所述金属填充层。
15.一种半导体结构，包括：
沟槽，其设置在层间电介质(ILD)层中，所述沟槽具有侧壁、底部和顶部；
导电衬垫，其设置在所述沟槽的所述底部并具有沿所述沟槽的所述侧壁延伸到所述沟槽的所述顶部的侧壁部分；
钝化层，其覆盖所述导电衬垫的所述侧壁部分的最上部分；以及
材料填充层，其设置在所述导电衬垫上并将所述沟槽从所述沟槽的所述底部向上填充到所述钝化层的最低高度。
16.根据权利要求15所述的半导体结构，其中，所述钝化层包括碳层或磷层。
17.根据权利要求15所述的半导体结构，其中，所述导电衬垫是从由Co衬垫、Ru衬垫、TaN衬垫、TiN衬垫、W衬垫和WN衬垫构成的组中选择的衬垫。
18.根据权利要求15所述的半导体结构，其中，所述沟槽在所述顶部处具有大约12纳米的开口，并且具有大约10:1的高度:宽度的高宽比。
19.根据权利要求15所述的半导体结构，其中，所述材料填充层是导电金属合金层的金属层。
20.根据权利要求15所述的半导体结构，其中，所述材料填充层是金属氧化物电介质层。
21.一种制造半导体结构的方法，所述方法包括：
在层间电介质(ILD)层中形成沟槽，所述沟槽具有侧壁、底部和顶部，其中所述ILD层的与所述沟槽的所述顶部相邻的场区域被暴露；
在所述沟槽的所述底部、沿着所述沟槽的所述侧壁、并在所述ILD层的所述场区域上形成导电衬垫；
形成钝化层以覆盖所述ILD层的所述场区域上的所述导电衬垫；以及
在所述导电衬垫上形成材料填充层以将所述沟槽从所述沟槽的所述底部向上填充到所述钝化层的最低高度。
22.根据权利要求21所述的方法，其中，形成所述钝化层还包括形成所述钝化层以覆盖所述导电衬垫的沿所述沟槽的所述侧壁的最上部分。
23.根据权利要求21所述的方法，其中，形成所述钝化层包括使用等离子体注入工艺以从CH4沉积碳层。
24.根据权利要求21所述的方法，其中，形成所述钝化层包括使用等离子体注入工艺以从PH3沉积磷层。
25.根据权利要求21所述的方法，其中，形成所述钝化层包括使用等离子体注入工艺以从B2H6或BF3沉积硼层。
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