KR20210142526A - 인 도펀트 농도가 높은 소스 또는 드레인 구조물 - Google Patents

인 도펀트 농도가 높은 소스 또는 드레인 구조물 Download PDF

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KR20210142526A
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drain
integrated circuit
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KR1020200182162A
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로버트 엘러트
티모시 젠
알렉산더 바드마에브
쉬리드하르 헤그드
산드리네 차루에-바커
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인텔 코포레이션
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Abstract

인 도펀트 농도가 높은 집적 회로 구조물이 설명된다. 예에서, 집적 회로 구조물은 하부 핀 부분 및 상부 핀 부분을 갖는 핀을 포함한다. 게이트 스택은 핀의 상부 핀 부분 위에 있고, 게이트 스택은 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물은 게이트 스택의 제 1 측에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 2 소스 또는 드레인 구조물은 게이트 스택의 제 2 측에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각은 실리콘 및 인을 포함하고, 인은 실리콘의 코어 영역에서 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 갖는다.

Description

인 도펀트 농도가 높은 소스 또는 드레인 구조물{SOURCE OR DRAIN STRUCTURES WITH HIGH PHOSPHOROUS DOPANT CONCENTRATION}
본 개시의 실시예는 개량된 집적 회로 구조물의 제조 분야, 특히 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 집적 회로 구조물과 관련이 있다.
지난 수십 년 동안 집적 회로의 피쳐(features)의 축소는 지속적으로 성장하는 반도체 산업을 지탱하는 원동력이었다. 피쳐를 더 작게 축소할수록 반도체 칩의 제한된 공간에서 기능성 유닛의 밀도를 높일 수 있다. 예를 들어, 트랜지스터의 크기를 줄이면 칩 상에 더 많은 개수의 메모리 또는 로직 장치를 집적할 수 있으므로 증가된 용량의 제품을 제조할 수 있다. 그러나, 더 큰 용량을 추구하는 것에 문제가 없는 것은 아니다. 각각의 장치의 성능을 최적화해야 할 필요성이 점점 더 커지고 있다.
종래 및 현재 알려진 제조 프로세스에서 변동성은 이들 공정이 10 나노미터 노드 또는 10 나노미터 이하의 노드 범위로 더 확장할 가능성을 제한할 수 있다. 결과적으로, 향후 기술의 노드에 필요한 기능적 컴포넌트의 제작에는 현재의 제조 프로세스에 또는 현재의 제조 프로세스를 대신하는 새로운 방법론의 도입 또는 새로운 기술의 통합이 요구될 수 있다.
도 1a는 본 개시의 실시예에 따라 반도체 핀(fin)에 소스 또는 드레인 구조물을 갖는 집적 회로 구조물의 다양한 예를 나타내는 단면 사시도를 도시한다.
도 1b는 본 개시의 실시예에 따라 인 농도(원자/cm3)를 깊이(나노미터)의 함수로 도시한 그래프를 포함한다.
도 1c는 본 개시의 실시예에 따른 집적 회로 구조물의 단면도를 도시한다.
도 1d는 본 개시의 실시예에 따라 인 농도(원자/cm3)를 도 1c의 화살표의 방향을 따라 표면으로부터의 거리의 함수로 도시한 그래프를 포함한다.
도 1e는 본 개시의 실시예에 따라 상대적 접촉 저항을 가스 유동 화학 물질의 함수로 도시한 그래프를 포함한다.
도 2a 내지 도 2g는 본 개시의 실시예에 따라 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 집적 회로 구조물을 제조하는 방법의 다양한 공정을 나타내는 단면도를 도시한다.
도 2ga는 본 개시의 다른 실시예에 따라 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 다른 집적 회로 구조물의 단면도를 도시한다.
도 2gb는 본 개시의 다른 실시예에 따라 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 다른 집적 회로 구조물의 단면도를 도시한다.
도 3a는 본 개시의 다른 실시예에 따라 한 쌍의 반도체 핀 위에 있는 복수의 게이트 라인의 평면도를 도시한다.
도 3b는 본 개시의 다른 실시예에 따라 도 3a의 a-a' 축을 따라 취한 단면도를 도시한다.
도 4는 본 개시의 다른 실시예에 따라 NMOS 장치용 트렌치 접촉부를 갖는 집적 회로 구조물의 단면도를 도시한다.
도 5는 본 개시의 실시예에 따라 성장된 소스 또는 드레인 영역 상에 전도성 컨택트를 갖는 집적 회로 구조물의 단면도를 도시한다.
도 6a 및 도 6b는 본 개시의 실시예에 따라 위에 놓인 절연 캡 층을 포함하는 트렌치 접촉부 및 위에 놓인 절연 캡 층을 포함하는 게이트 스택을 각각 갖는 다양한 집적 회로 구조물의 단면도를 도시한다.
도 7은 본 개시의 일 구현예에 따른 컴퓨팅 장치를 도시한다.
도 8은 본 개시의 하나 이상의 실시예를 포함하는 인터포저를 도시한다.
도 9는 본 개시의 실시예에 따라 여기에 설명된 하나 이상의 프로세스에 따라 제조되거나 또는 여기에 설명된 하나 이상의 피쳐를 포함하는 IC를 사용하는 모바일 컴퓨팅 플랫폼의 등각 투상도이다.
도 10은 본 개시의 실시예에 따른 플립-칩 실장된 다이(die)의 단면도를 도시한다.
인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 집적 회로 구조물 및 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 제조하는 방법이 설명된다. 이하의 설명에서, 본 개시의 실시예의 완전한 이해를 제공하기 위해, 특정 집적 및 재료 체계와 같은 다수의 특정 세부 사항이 설명된다. 본 개시의 실시예가 이들 특정 세부 사항 없이 실시될 수 있다는 것은 이 분야의 통상의 기술자에게 명백할 것이다. 다른 예에서, 집적 회로 설계 레이아웃과 같은 잘 알려진 특징은 본 개시의 실시예를 불필요하게 모호하게 하지 않기 위해 자세하게 설명되지 않는다. 또한, 도면에 도시된 다양한 실시예는 예시적인 표현으로서 반드시 동일한 축척으로 도시된 것은 아님이 이해되어야 한다.
이하의 상세한 설명은 사실상 단지 예시적인 것일 뿐, 대상 또는 응용의 실시예 및 이러한 일 실시예의 사용을 한정하려는 것은 아니다. 여기에 사용되는 것과 같이, "예시적인"이라는 단어는 "예, 사례 또는 예시의 역할을 하는 것"을 의미한다. 예시적인 것으로 여기에 설명된 임의의 구현예는 반드시 다른 구현예에 비해 선호되거나 또는 효과적인 것으로 해석되는 것은 아니다. 또한, 선행 기술 분야, 배경, 간략한 요약 또는 이하의 상세한 설명에 제시되는 임의의 명시적 또는 암시적 이론에 구속되려는 것은 아니다.
본 명세서는 "일 실시예" 또는 "실시예"에 대한 언급을 포함한다. "일 실시예에서" 또는 "실시예에서"라는 문구의 출현이 반드시 동일한 실시예를 가리키는 것은 아니다. 특정한 특징, 구조물 또는 특성은 본 개시와 일관되는 임의의 적절한 방식으로 결합될 수 있다.
용어. 이하의 단락은 본 개시(첨부된 청구 범위 포함)에서 사용되는 용어에 대한 정의 또는 맥락을 제공한다.
"포함하는". 이 용어는 개방형이다. 첨부된 청구 범위에서 사용된 것과 같이, 이 용어는 추가적인 구조물 또는 공정을 배제하지 않는다.
"구성되는". 다양한 유닛 또는 컴포넌트는 작업 또는 작업들을 수행하도록 "구성된" 것으로 설명되거나 또는 청구될 수 있다. 이러한 맥락에서, "구성되는"은 유닛 또는 컴포넌트가 공정 중에 그들 작업 또는 작업들을 수행하는 구조물을 포함하는 것을 표시함으로써 구조물을 의미하는데 사용된다. 따라서, 특정 유닛 또는 컴포넌트가 현재 동작하지 않을 때(예를 들어, 켜져 있지 않거나 또는 활성화되지 않은 때)에도 작업을 수행하도록 유닛 또는 컴포넌트가 구성된다고 할 수 있다. 유닛 또는 회로 또는 컴포넌트가 하나 이상의 작업을 수행하도록 "구성된다"고 언급하는 것은 그 유닛 또는 컴포넌트에 대한 35 U.S.C. §112, 여섯 번째 단락에 적용되지 않는 것을 명시적으로 의도한다.
"제 1", "제 2" 등. 여기에 사용된 것과 같이, 이들 용어는 뒤에 오는 명사에 대한 레이블로 사용되고, 임의의 타입의(예를 들어, 공간적, 시간적, 논리적 등)의 순서도 암시하지 않는다.
"연결된". 이하의 설명은 함께 "연결"되는 요소 또는 노드 또는 피쳐를 언급한다. 여기에 사용되는 것과 같이, 달리 명시적으로 언급되지 않는 한, "연결된"은 하나의 요소 또는 노드 또는 피처가 다른 요소 또는 노드 또는 피처에 반드시 기계적인 방식은 아닌, 직접적으로 또는 간접적으로 결합됨(또는 직접적으로 또는 간접적으로 통신함)을 의미한다.
또한, 특정 용어는 이하의 설명에서 참조의 목적으로만 사용될 수 있고, 따라서 한정하려는 의도는 아니다. 예를 들어, "상부", "하부", "위쪽에", "아래쪽"과 같은 용어는 도면에서 참조가 되는 방향을 가리킨다. "전방", "후방", "배면", "측면", "외측" 및 "내측"과 같은 용어는 일관되지만 임의의 참조 프레임 내에서 컴포넌트의 방향 또는 위치 또는 둘 모두를 설명하고, 이는 대상 컴포넌트를 설명하는 텍스트 및 관련 도면을 참조함으로써 명확해 진다. 이러한 용어는 구체적으로 언급된 단어, 그 파생어 및 유사한 의미의 단어를 포함할 수 있다.
"금지." 여기에 사용되는 것과 같이, 금지는 감소 또는 최소화 효과를 설명하기 위해 사용된다. 컴포넌트 또는 특징이 행동, 동작 또는 조건을 금지하는 것으로 설명될 때, 이는 결과 또는 성과 또는 향후 상태를 완전히 방지할 수 있다. 또한, "금지"는 다르게 발생할 수 있는 성과, 성능 또는 효과의 감소 또는 완화도 의미할 수 있다. 따라서, 컴포넌트, 요소 또는 특징이 결과 또는 상태를 금지하는 것으로 언급될 때, 이는 결과 또는 상태를 완전히 방지하거나 또는 제거할 필요는 없다.
여기에 설명된 실시예는 FEOL(front-end-of-line) 반도체 프로세싱 및 구조물에 관한 것일 수 있다. FEOL은 개별 장치(예를 들어, 트랜지스터, 커패시터, 저항 등)가 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 제 1 부분이다. FEOL은 일반적으로 금속 상호 접속 층의 퇴적까지의(그러나, 이를 포함하지는 않음) 모든 것을 커버한다. 마지막 FEOL 공정 이후, 일반적으로 분리된 트랜지스터를 가진 웨이퍼(예를 들어, 어떤 와이어도 없음)가 산출된다.
여기에 설명된 실시예는 BEOL(back end of line) 반도체 프로세싱 및 구조물에 관한 것일 수 있다. BEOL은 개별 장치(예를 들어, 트랜지스터, 커패시터, 저항 등)가 웨이퍼 상의 배선, 예를 들어, 금속화 층 또는 층들로 상호 접속되는 IC 제조의 제 2 부분이다. BEOL은 접촉부, 절연 층(유전체), 금속 레벨 및 칩-패키지 접속을 위한 본딩 사이트를 포함한다. 제조 단계의 BEOL 부분에서 접촉부(패드), 상호 접속 와이어, 비아 및 유전체 구조물이 형성된다. 최신 IC 프로세스의 경우, BEOL에서 10개보다 많은 금속 층이 추가될 수 있다.
이하에 설명되는 실시예는 FEOL 프로세싱 및 구조물, BEOL 프로세싱 및 구조물, 또는 FEOL 및 BEOL 프로세싱 및 구조물 모두에 적용될 수 있다. 특히, 예시적인 프로세싱 방식이 FEOL 프로세싱 시나리오를 사용하여 설명될 수 있지만, 이러한 접근법은 BEOL 프로세싱에도 또한 적용될 수 있다. 마찬가지로, 예시적인 프로세싱 방식이 BEOL 프로세싱 시나리오를 사용하여 설명될 수 있지만, 이러한 접근법은 FEOL 프로세싱에도 또한 적용될 수 있다.
본 개시의 하나 이상의 실시예에 따르면, 고도로 축소된 트랜지스터에 있어서 인 시츄(in situ)로 고농도 인(phosphorous) 도핑된 에피택셜 소스 또는 드레인 구조물이 설명된다.
배경 지식을 제공하면, 저온에서 높은 성장 속도의 CVD(chemical vapor deposition) 에피택시(epitaxy)가 시도되고 있다. 발명자들은 캐리어 가스로서 수소 대신 질소를 사용하는 것이 이전에 보고된 적이 없는 더 낮은 온도, 더 높은 성장 속도 및 매우 높은(예를 들어, 5E21 원자/cm3보다 높은) 도핑 레벨의 고품질 필름을 얻을 수 있는 방법을 제공할 수 있다는 것을 발견하였다. nMOS 소스 또는 드레인(S/D)을 위해 선택적인 인-도핑된 실리콘(Si:P)을 퇴적하는 경우, 수소 가스 흐름 대신 질소 가스 흐름을 사용하여 접촉 저항을 줄이고 10nm 노드 이하로 FinFET을 축소할 수 있다. 또한, 최신 트랜지스터의 외부 저항 및 단채널 효과는 장치의 성능 및 효율성의 주요 제한 요소이다. 벌크 및 접촉 저항을 낮추면 구동 특성이 향상될 수 있지만, 이는 적절한 누설 및 단채널 특성에 대해 소스 또는 드레인 팁에서 급격한 에피택셜 계면을 관리하면서 달성되어야 한다.
전술한 고려 사항을 해결하기 위한 종래의 해결책으로는 저온 퇴적 프로세스, 또는 에피택셜 퇴적 후 주입, 또는 비정질화 및 어닐링 프로세스가 있었다. 이러한 접근법은 주입된 소스/드레인 팁이 도핑된 에피택셜 소스/드레인으로 가능한 급격한 도핑 프로파일을 달성할 수 없고 깊은 게이트 언더컷 층에 적합하지 않다는 단점이 있다(고도로 축소된 장치에서는 유용할 수 있음).
본 개시의 실시예에 따라 선택적, 에피택셜 인-도핑된 실리콘(Si) 소스 또는 드레인 층의 사용이 설명된다. 실시예는 급격하고 전도성이 높은 에피택셜 도핑된 소스/드레인 접촉부를 높은 성장 속도로 에피택셜 성장시키기 위해 캐리어 가스를 수소(H2)에서 질소(N2)로 대체하는 선택적 저온 화학 물질의 사용을 포함한다. 여기에 설명된 실시예를 구현하는 이점은 고도로 축소된 트랜지스터의 장치 성능이 소스/드레인 에피택셜 접촉부의 외부 저항에 의해 대부분 제한되었다는 것과 같은 이전의 문제점을 극복하는 것을 포함할 수 있다. 외부 저항(Rext)은 접촉 면적의 축소(트랜지스터의 축소와 관련될 수 있음)와 접촉 폭이 일반적으로 채널 폭보다 작은 3 차원(3D) 장치 구조물(예를 들어, FinFET)로 인해 빠르게 악화된다. 이 저항을 줄이는 것은 진보된 CMOS 기술 개발에서 점점 더 중요한 역할을 할 수 있다. 예를 들어, 인 시츄 도핑은 에피택시 동안 더 많은 도펀트를 도입함으로써 Rext를 효과적으로 감소시킬 수 있다. 일 실시예에서, 여기에 설명된 실시예의 구현예는 높은 전도성 에피택셜 소스 또는 드레인 구조물을 달성하면서 도펀트 확산에 대한 구동력을 제한하기 위해 감소된 결함 집중도를 제공할 수 있다. 이러한 일 실시예에서, 그 결과로 증가된 단채널 제어로 인해 개선된 장치 성능을 갖는 급격하고 전도성이 높은 팁 및 S/D 영역을 얻을 수 있다.
배경 지식을 더 제공하면, 최신 트랜지스터 기술에서는 채널로부터 기인한 전체 장치 저항의 비율은 게이트의 길이(LG)가 축소됨에 따라 지속적으로 축소된다. 따라서, 외부 저항(Rext)은 장치 저항의 주요 원인이 되었고 장치 성능을 제한하는 중요한 요소이다. 여기에 설명된 실시예에서는, 인-도핑된 에피택셜 S/D 필름을 형성하는 동안 수소 가스의 흐름 대신 질소 가스의 흐름을 사용하거나 및/또는 그 효과를 누림으로써 이러한 요구를 해결할 수 있다.
예시적인 비교 프로세스의 흐름으로서, 도 1a는 본 개시의 실시예에 따라 반도체 핀에 소스 또는 드레인 구조물을 갖는 집적 회로 구조물의 다양한 예를 나타내는 단면 사시도를 도시한다. 특히, 도 1a는 수소 가스 흐름에 대비해 질소 가스 흐름을 사용하는 인 시츄 인(P)-도핑된 실리콘 소스 드레인 영역에 대한 도펀트 확산의 차이를 개략적으로 도시한다.
도 1a를 참조하면, 구조물(100)은 핀(102), 게이트 구조물(104) 및 에피택셜 성장 중인 소스 또는 드레인 구조물(106)을 포함한다.
구조물(110)은 핀(112), 게이트 구조물(114), 및 수소 가스 흐름을 사용하여 형성된 인 시츄 인-도핑된 소스 또는 드레인 구조물(116)을 포함한다. 구조물(110)은 구조물(100)의 완성된 버전으로, 후술되는 도 1b의 관련된 그래프(150)의 곡선(152)으로 도시되는 것과 같이, 인(P)의 확산이 채널 영역으로 발생한다.
구조물(120)은 핀(122), 게이트 구조물(124) 및 질소 가스 흐름을 사용하여 형성된 인 시츄 인-도핑된 소스 또는 드레인 구조물(126)을 포함한다. 구조물(120)은 구조물(100)의 완성된 버전으로, 후술되는 도 1b의 관련된 그래프(150)의 곡선(154)으로 도시된 것과 같이, 인의 무시할 수 있는 정도의 확산이 채널 영역으로 발생한다.
여기에 설명된 실시예는 집적 회로 구조물에서 최종적인 구조적 특징으로서 검출될 수 있다. 예를 들어, 게이트-컷(폴리-컷) TEM 이미지는 균일하고 핀 영역 내에서 완벽하거나 또는 실질적으로 완벽한 에피택시로 성장한 인-도핑된 S/D의 에피택셜 성장을 나타낼 수 있다. 또한, 표준 에피택셜 소스/드레인 프로세스 흐름은 인-도핑된 필름 성장에 사용될 수 있고, 질소가 흐르는 도핑 공정은 수소가 흐르는 도핑 공정을 대체한다. 여기에 기재된 것과 같은 인-도핑된 실리콘 필름 또는 층은 기본 프로세스 흐름에 대한 최소한의 변경으로 평면, 삼중 게이트, FinFET, 나노와이어(nanowire) 또는 나노리본(nanoribbon) 구조물 상에서 또는 그 내부에서 성장될 수 있다. 실시예에서, 소스 또는 드레인 구조물의 전체 에피택셜 구조물은 인-도핑되고, 그 예는 도 2ga와 관련하여 후술된다. 그러나, 결과적인 소스 또는 드레인 구조물에서 원하는 도펀트 프로파일에 따라 인-도핑된 재료는 팁에만 또는 에피택셜 충전재(fill) 및/또는 그 위에 형성된 캡과 함께 하부 구조물 부분에서만 대신 사용될 수 있음이 이해되어야 하고, 그 예는 도 2g 및 2gb와 관련하여 후술된다.
여기에 기재된 실시예와 관련하여, 단면 TEM(transmission electron microscopy)으로 요소 분석을 통해 높은 화학적 인(P) 농도를 알 수 있다. 또한, 인 시츄 도핑은 에피택셜(Epi) 저항(Rext)을 효과적으로 감소시킬 수 있고, Rext를 개선하기 위한 주요 수단으로서 에피택시 동안 상대적으로 더 많은 도펀트를 도입하도록 구현될 수 있다. 도 1b는 본 개시의 실시예에 따라 인 농도(원자/cm3)를 깊이(나노미터)의 함수로 도시한 그래프(150)를 포함한다. 도 1b의 그래프(150)를 참조하면, NFET의 Si:P S/D 내부에서 P의 SIMS 프로파일(152)은 수소(H2)가 캐리어 가스로 사용된 최신 Si:P S/D 프로세스에 대한 것이다. NFET의 Si:P S/D 내부에서 P의 SIMS 프로파일(154)은 본 개시의 실시예에 따라 질소(N2)가 캐리어 가스로 사용된 Si:P S/D 프로세스에 대한 것이다. Si:P Epi에서 질소 프로세스가 사용된 경우 인 시츄 도핑 레벨의 약 40% 증가가 관찰되고, 패터닝된 웨이퍼 상의 선택적 NMOS S/D 에피택시에 대해 6E21 원자/cm3 정도의 도펀트 농도가 얻어진다(예를 들어, 후술되는 도 1c 및 도 1d 참조). 이러한 도핑 레벨의 40% 증가로부터 nMOS FinFET 트랜지스터의 10% 이상의 Rext 감소 및 비례하는 트랜지스터 구동 이득이 발생한다(예를 들어, 후술되는 도 1e 참조).
다시 도 1b를 참조하면, 화학적 도펀트 농도는, 동일한 핵 형성 층을 갖고 유사한 성장 속도에서 H2 캐리어 가스에 대비하여 N2 캐리어 가스를 사용하는 프로세스에 있어서 블랭킷 Si:P 필름의 두께를 통해 설명된다. N2 캐리어 가스 프로세스에서 40% 증가한 도펀트 농도를 얻을 수 있다. 일 실시예에서, 소스 또는 드레인 에피택셜 구조물은 디클로로실란, 포스핀 및 질소의 조합을 사용하는 선택적 CVD에 의해 형성되어 인-도핑된 실리콘 구조물을 제공한다. 질소에서 수소로 캐리어 가스의 효과적인 전환은 고온에서 성장 속도를 향상시키는 것으로 관찰된다.
도 1c는 본 개시의 실시예에 따른 집적 회로 구조물의 단면도를 도시한다. 특히, 도 1c는 에피택셜 S/D 영역의 게이트 컷과 FinFET 트랜지스터 구조의 개략도에 도시된 도펀트 농도의 음영 맵을 도시한다.
도 1c를 참조하면, 집적 회로 구조물(160)은 하부 핀 부분(161) 및 상부 핀 부분(162)을 갖는 핀을 포함한다. 게이트 스택(164)은 핀의 상부 핀 부분(162) 위에 있고, 게이트 스택은 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물(왼쪽의 166)은 게이트 스택(164)의 제 1 측에서 핀에 매립된 에피택셜 구조물(점선 내의 영역)을 포함한다. 제 2 소스 또는 드레인 구조물(오른쪽의 166)은 게이트 스택(164)의 제 2 측에서 핀에 매립된 에피택셜 구조물(점선 내의 영역(166A))을 포함한다. 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조물(166)의 에피택셜 구조물 각각은 실리콘 및 인을 포함한다. 일 실시예에서, 인은 실리콘의 주변 영역(166B)에서의 원자 농도보다 실리콘의 코어 영역(166C)에서 높은 원자 농도를 갖는다. 실리콘의 코어 영역(166C)은 실리콘의 주변 영역(166B)의 측면 방향으로 안쪽 및 위쪽에 있다. 일 실시예에서, 실리콘의 코어 영역(166C)은, 도시된 것과 같이, 제 1 및 제 2 소스 또는 드레인 구조물(166)의 에피택셜 구조물 각각의 최상단에서 노출된다.
일 실시예에서, 실리콘의 코어 영역(166C)에서 인의 원자 농도는 5E21 원자/cm3보다 높다. 일 실시예에서, 실리콘의 주변 영역(166B)에서 인의 원자 농도는 4E21 원자/cm3보다 낮다. 일 실시예에서, 코어 영역(166C)의 인의 원자 농도는 각각의 에피택셜 구조물의 최상단에서는 6E21 원자/cm3보다 높고, 각각의 에피택셜 구조물 최하단의 주변 영역에서는 2E21 원자/cm3 미만이 되도록 점점 낮아진다.
도 1d는 본 개시의 실시예에 따라 인 농도(원자/cm3)를 도 1c의 화살표(168)의 방향을 따라 표면으로부터의 거리의 함수로 도시한 그래프(170)를 포함한다. 도 1d의 그래프(170)를 참조하면, 도 1c의 화살표(168)를 따라 APT(Atomic Probe Tomography)에 의해 측정된 도펀트 프로파일은 도 1c의 소스 또는 드레인 구조물(166)의 코어 영역(166C)에서 5E21 원자/cm3보다 높은 화학적 도펀트 농도를 나타낸다.
고농도로 도핑된 Si:P로 구성된 소스/드레인에서, 한 가지 문제로서 장치가 채널 영역으로 상당한 도펀트 확산을 겪게 되어 누설 및 다른 단채널 효과를 유발할 수 있다는 점이 이해되어야 한다. 그러나, [P] 확산은 6E21 cm-3 레벨의 화학적 도핑에서도 최소이고 도펀트 활성화에 필요한 열 어닐링 동안 제어할 수 있음이 관찰된다. 에피택셜 구조물 또는 층은 기존의 프로세스 흐름에 대한 최소한의 변경으로 평면, 삼중 게이트, FinFET, 나노와이어 및 나노리본 구조물 상에서 성장할 수 있다.
도 1e는 본 개시의 실시예에 따라 상대적 접촉 저항을 가스 흐름 화학 물질의 함수로서 도시한 그래프(180)를 포함한다. 도 1e의 그래프(180)를 참조하면, 5+E21 [P] 도핑 프로세스(N2 가스 흐름)로 제조된 nMOS FinFET 트랜지스터에서 기존 H2 가스 흐름 접근 방식에 비해 약 10% 이상의 Rext 감소가 관찰된다.
여기에 설명된 하나 이상의 실시예는 그 위에 성장된 인-도핑된 실리콘 캡을 갖는 인-도핑된 실리콘 소스 또는 드레인 구조물을 포함하는 제조 프로세스 및 구조물에 관한 것이고, 그 예는 도 2a 내지 2g와 관련하여 도시된다. 여기에 설명된 하나 이상의 실시예는 캡핑 층이 없는 인-도핑된 실리콘 소스 또는 드레인 구조물을 포함하는 제조 프로세스 및 구조물에 관한 것이고, 그 예는 도 1a, 도 2a 내지 도 2d 및 도 2ga와 관련하여 도시된다. 여기에 설명된 하나 이상의 실시예는 그 위에 성장된 인-도핑된 실리콘 캡을 갖는 인-도핑된 실리콘 소스 또는 드레인 구조물을 포함하는 제조 프로세스 및 구조물에 관한 것이고, 캡은 접촉부의 개방 동안 제조되고, 그 예는 도 2a 내지 도 2d 및 도 2gb와 관련하여 도시된다.
예시적인 프로세스 흐름으로서, 도 2a 내지 2g는 본 개시의 실시예에 따라 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 집적 회로 구조물을 제조하는 방법의 다양한 공정을 나타내는 단면도를 도시한다. 도 2ga는 본 개시의 다른 실시예에 따라 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 다른 집적 회로 구조물의 단면도를 도시한다. 도 2gb는 본 개시의 다른 실시예에 따라 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 다른 집적 회로 구조물의 단면도를 도시한다.
도 2a를 참조하면, 선택적으로, 채널 재료(204)가 실리콘 기판과 같은 기판(202) 상에서 성장된다. 실시예에서, 채널 재료(204)는 실리콘을 포함한다. 실시예에서, 채널 재료(204)는 실리콘 및 게르마늄을 포함한다. 실시예에서, 채널 재료(204)는 게르마늄을 포함한다. 실시예에서, 채널 재료(204)는 Ⅲ-Ⅴ족 재료이다. 다른 실시예에서, 별개의 채널 재료(204)가 형성되지 않고, 후술되는 프로세스 공정이 기판(202)의 표면 상에서 수행된다.
도 2b를 참조하면, 채널 재료(204)는 핀(206)으로 패터닝된다. 패터닝은 도시된 것과 같이 기판(202)에 리세스(208)를 형성할 수 있다.
도 2c를 참조하면, 핀(206) 사이의 트렌치는 얕은 트렌치 분리 재료로 채워진 다음 연마되고 리세스되어 분리 구조물(210)을 형성한다. 프로세스는 유전체 분리 장벽의 퇴적, 패터닝 및 리세싱을 더 포함할 수 있다. 프로세스는 게이트 산화물 재료 및 게이트 전극 재료(더미 게이트 산화물 재료 및 더미 게이트 전극 재료일 수 있음)의 퇴적과 패터닝, 및 게이트 스택(212)과 게이트 스페이서(214)를 형성하기 위한 게이트 스페이서의 형성을 계속한다.
도 2d를 참조하면, 핀(206)은 게이트 스택(212)에 인접하는 쪽의 위치(218)에서 에칭된다. 에칭은 게이트 스택(212)의 아래 쪽에 채널 영역(216)을 남긴다.
도 2e를 참조하면, 소스 또는 드레인 구조물 형성은 하부 소스 또는 드레인 재료(220) 및 캡핑 반도체 층(222)의 성장(인 시츄 성장될 수 있음)을 포함한다. 이와 달리, 캡핑 반도체 층(222)은 성장되지 않고, 이에 대한 예시적인 결과 구조물은 도 2ga와 관련하여 설명된다. 어느 경우에도, 실시예에서, 소스 또는 드레인 구조물은 각각 에피택셜 구조물을 포함한다. 도 1c와 관련하여 도시된 것과 같이, 각각의 에피택셜 구조물은 실리콘 및 인을 포함한다. 인은 실리콘의 코어 영역에서 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 갖는다. 실리콘의 코어 영역은 실리콘의 주변 영역 측면 방향으로 안쪽 및 위쪽에 있고, 실리콘의 코어 영역은 제 1 및 제 2 소스 또는 드레인 구조의 에피택셜 구조 각각의 최상단에서 노출된다. 이러한 일 실시예에서, 포스핀 및 디클로로실란은 인 시츄 인-도핑된 실리콘 에피택셜 퇴적 프로세스에서 인 도펀트를 제공하기 위해 질소와 함께 흐르는 전구체로서 사용된다.
도 2f를 참조하면, 분리 재료는 도 2e의 소스 또는 드레인 구조물 상에 형성된다. 이후, 분리 재료는 패터닝되고 리세스되어 소스 또는 드레인 구조물을 노출시키고 2차 스페이서(226) 및 트렌치(228)를 형성한다. 일 실시예에서, 분리 재료의 리세싱은 캡핑 반도체 층(222) 상에서 또는 부분적으로 그 내부에서 정지하는 에칭 프로세스를 사용하여 수행되고, 후자의 경우, 패터닝된 소스 또는 드레인 캡핑 반도체 층(222')이 형성된다. 다른 실시예에서, 캡핑 반도체 층(222)이 구현되지 않은 경우, 에칭 프로세스는 소스 또는 드레인 재료(220) 상에서 또는 부분적으로 그 내부에서 정지한다.
도 2g를 참조하면, 소스 또는 드레인 접촉부 재료의 퇴적 및 패터닝이 수행되어 전도성 컨택트(230)를 형성한다. 실시예에서, 전도성 컨택트(230)는 제 1 및 제 2 소스 또는 드레인 구조물의 캡핑 반도체 층(222 또는 222') 상에 있다. 이러한 일 실시예에서, 제 1 및 제 2 전도성 컨택트(230)는 제 1 및 제 2 소스 또는 드레인 구조물의 캡핑 반도체 층(222')의 부분적인 리세스에 있다. 도시되지는 않았지만, 이후 백 엔드 프로세싱이 도 2g의 구조물 상에서 수행될 수 있다는 것이 이해되어야 한다.
다시 도 2g를 참조하면, 본 개시의 실시예에 따라, 집적 회로 구조물은 핀(216 및 기판(202)의 패터닝된 부분)을 갖는다. 핀은 하부 핀 부분(분리 구조물(210)의 상면 아래쪽에 있는 216의 일부 및 패터닝된 부분(202)) 및 상부 핀 부분(분리 구조물(210)의 상면 위쪽에 있는 216의 일부)을 갖는다. 게이트 스택(212)은 핀의 상부 핀 부분 위에 있고, 게이트 스택(212)은 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물은 게이트 스택의 제 1 측(예를 들어, 게이트 스택(212)의 왼쪽)에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 2 소스 또는 드레인 구조물은 게이트 스택의 제 2 측(예를 들어, 게이트 스택(212)의 오른쪽)에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물은 하부 반도체 층(220) 및 하부 반도체 층(220) 상의 캡핑 반도체 층(222')(또는 리세스가 없는 경우 도 2e의 222)을 포함한다. 일 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각의 하부 반도체 층(220)은 실리콘 및 인을 포함한다. 인은 실리콘의 코어 영역에서 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 갖는다. 실리콘의 코어 영역은 실리콘의 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있다. 실리콘의 코어 영역은 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각의 반도체 층의 최상단에서 노출된다. 일 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각의 캡핑 반도체 층(222' 또는 222)은 본질적으로 실리콘 및 인으로 구성된다.
도 2g와 관련하여, 실시예에서, 실리콘의 코어 영역에서 인의 원자 농도는 5E21 원자/cm3보다 높다. 실시예에서, 실리콘의 주변 영역에서 인의 원자 농도는 4E21 원자/cm3보다 낮다. 실시예에서, 코어 영역의 인의 원자 농도는 각각의 에피택셜 구조물의 최상단에서는 6E21 원자/cm3보다 높고, 각각의 에피택셜 구조물의 최하단의 주변 영역에서는 2E21 원자/cm3 미만이 되도록 점점 낮아진다.
도 2g와 관련하여, 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조물은 약 0.4mOhmㆍcm보다 작은 비저항을 갖는다. 실시예에서, 질소 흐름 가스를 사용하면 소스 또는 드레인 구조물로부터 상부 핀 부분(분리 구조물(210)의 상면 위쪽의 216의 일부)으로 인의 확산이 실질적으로 제한되거나 또는 완전히 방지된다. 즉, 집적 회로 구조물의 채널 영역으로 인의 확산을 실질적으로 제한하거나 또는 완전히 방지한다. 이러한 일 실시예에서, 소스 또는 드레인 구조물로부터 채널 영역으로 인의 확산 정도는 1 나노미터 미만이고, 일부 실시예에서 0 내지 0.5 나노미터 사이이다.
도 2g와 대조적으로, 도 2ga에는 캡핑 반도체 층이 사용되지 않는 실시예가 도시된다. 특히, 소스 또는 드레인 구조물은 단일 소스 또는 드레인 재료(220')만을 포함한다. 전도성 컨택트(230)는 제 1 및 제 2 소스 또는 드레인 구조물의 단일 소스 또는 드레인 재료(220') 상에 있다. 이러한 일 실시예에서, 도시되지는 않지만, 제 1 및 제 2 전도성 컨택트는 제 1 및 제 2 소스 또는 드레인 구조물의 단일 소스 또는 드레인 재료(220')의 부분적인 리세스에 있다. 도시되지는 않지만, 이후 백 엔드 프로세싱이 도 2ga의 구조물 상에서 수행될 수 있음이 이해되어야 한다.
다시 도 2ga를 참조하면, 본 개시의 실시예에 따라, 집적 회로 구조물은 하부 핀 부분(분리 구조물(210)의 상면 아래쪽에 있는 216의 일부 및 기판(202)의 패터닝된 부분) 및 상부 핀 부분(분리 구조물(210)의 상면 위쪽에 있는 216의 일부)을 갖는 핀(216 및 기판(202)의 패터닝된 부분)을 포함한다. 게이트 스택(212)은 핀의 상부 핀 부분 위에 있고, 게이트 스택(212)은 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물은 게이트 스택(212)의 제 1 측에서 핀에 매립된 에피택셜 구조물(왼쪽의 220')을 포함한다. 제 2 소스 또는 드레인 구조물은 게이트 스택(212)의 제 2 측에서 핀에 매립된 에피택셜 구조물(오른쪽의 220')을 포함한다. 실시예에서, 전술된 도 1c와 관련하여 예시된 것과 같이, 각각의 에피택셜 구조물은 실리콘 및 인을 포함한다. 인은 실리콘의 코어 영역에서 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 갖는다. 실리콘의 코어 영역은 실리콘의 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있고, 실리콘의 코어 영역은 각각의 에피택셜 구조물의 최상단에서 노출된다.
도 2ga와 관련하여, 실시예에서, 실리콘의 코어 영역에서 인의 원자 농도는 5E21 원자/cm3보다 높다. 실시예에서, 실리콘의 주변 영역에서 인의 원자 농도는 4E21 원자/cm3보다 낮다. 실시예에서, 코어 영역의 인의 원자 농도는 각각의 에피택셜 구조물의 최상단에서는 6E21 원자/cm3보다 높고, 각각의 에피택셜 구조물의 하단의 주변 영역에서는 2E21 원자/cm3 미만이 되도록 점점 낮아진다.
도 2ga와 관련하여, 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조물은 약 0.4mOhmㆍcm보다 작은 비저항을 갖는다. 실시예에서, 질소 흐름 가스를 사용하면 소스 또는 드레인 구조물로부터 상부 핀 부분(분리 구조물(210)의 상면 위쪽의 216의 일부)으로 인의 확산이 실질적으로 제한되거나 또는 완전히 방지된다. 즉, 집적 회로 구조물의 채널 영역으로 인의 확산을 실질적으로 제한하거나 또는 완전히 방지한다. 이러한 일 실시예에서, 소스 또는 드레인 구조물로부터 채널 영역으로 인의 확산 정도는 1 나노미터보다 작고, 일부 실시예에서 0 내지 0.5 나노미터 사이이다.
도 2g 및 2ga와 대조적으로, 도 2gb에는 2차 스페이서(226)가 형성된 이후에 캡핑 반도체 층이 형성되는 실시예가 도시된다. 특히, 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물은 각각 하부 반도체 층(220") 상의 캡핑 반도체 층(225)을 포함한다. 전도성 컨택트(230)는 제 1 및 제 2 소스 또는 드레인 구조물의 캡핑 반도체 층(225) 상에 있다. 도시되지는 않지만, 이후 백 엔드 프로세싱이 도 2gb의 구조물 상에서 수행될 수 있음이 이해되어야 한다.
다시 도 2gb를 참조하면, 본 개시의 실시예에 따라, 집적 회로 구조물은 하부 핀 부분(분리 구조물(210)의 상면 아래쪽에 있는 216의 일부 및 기판(202)의 패터닝된 부분) 및 상부 핀 부분(분리 구조물(210)의 상면 위쪽에 있는 216의 일부)을 갖는 핀(216 및 기판(202)의 패터닝된 부분)을 포함한다. 게이트 스택(212)은 핀의 상부 핀 부분 위에 있고, 게이트 스택(212)은 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물은 게이트 스택의 제 1 측에서 핀에 매립된 에피택셜 구조물을 포함하고, 에피택셜 구조물은 하부 반도체 층(왼쪽의 220") 및 캐핑 반도체 층(왼쪽의 225)을 갖는다. 제 2 소스 또는 드레인 구조물은 게이트 스택의 제 2 측에서 핀에 매립된 에피택셜 구조물을 포함하고, 에피택셜 구조물은 하부 반도체층(오른쪽의 220") 및 캐핑 반도체 층(오른쪽의 225)을 갖는다. 제 2 소스 또는 드레인 구조물은 게이트 스택(212)의 제 2 측에서 핀에 매립된 하부 에피택셜 소스 또는 드레인 구조물(오른쪽의 220")을 포함한다. 제 1 및 제 2 소스 또는 드레인 구조물은 전도성 컨택트(230)의 유전체 스페이서(226) 사이에 한정된 캡핑 반도체 층(225)을 포함한다. 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조물은 실리콘 및 인을 포함하고, 특정의 실시예에서, 질소 흐름 프로세스를 사용하여 형성된다.
실시예에서, 도 2gb를 다시 참조하면, 제 1 전도성 컨택트(왼쪽의 230)는 제 1 소스 또는 드레인 구조물의 캡핑 반도체 층(왼쪽의 225) 상에 있다. 제 2 전도성 컨택트(오른쪽의 230)는 제 2 소스 또는 드레인 구조물의 캡핑 반도체 층(오른쪽의 225) 상에 있다. 제 1 유전체 스페이서(왼쪽의 226)는 제 1 전도성 컨택트(왼쪽의 230)의 측벽을 따라 있고, 제 1 소스 또는 드레인 구조물의 캡핑 반도체 층(왼쪽의 225)은 제 1 유전체 스페이서(왼쪽의 226) 사이에 한정된다. 제 2 유전체 스페이서(오른쪽의 226)는 제 2 전도성 컨택트(오른쪽의 230)의 측벽을 따라 있고, 제 2 소스 또는 드레인 구조물의 캡핑 반도체 층(오른쪽의 225)은 제 2 유전체 스페이서(오른쪽의 226) 사이에 한정된다. 일 실시예에서, 도시되지는 않지만, 캡핑 반도체 층(225)은 제 1 및 제 2 하부 반도체 층(220")의 부분적인 리세스에 있다. 다른 실시예에서, 도시된 것과 같이, 제 1 및 제 2 하부 반도체 층(220")은 리세스되지 않는다.
도 2gb와 관련하여, 실시예에서, 실리콘의 코어 영역에서 인의 원자 농도는 5E21 원자/cm3보다 높다. 실시예에서, 실리콘의 주변 영역에서 인의 원자 농도는 4E21 원자/cm3보다 낮다. 실시예에서, 코어 영역의 인의 원자 농도는 각각의 에피택셜 구조물의 최상단에서는 6E21 원자/cm3보다 높고, 각각의 에피택셜 구조물의 하단의 주변 영역에서는 2E21 원자/cm3 미만이 되도록 점점 낮아진다.
도 2gb와 관련하여, 실시예에서, 제 1 및 제 2 소스 또는 드레인 구조물은 약 0.4mOhmㆍcm보다 작은 비저항을 갖는다. 실시예에서, 질소 흐름 가스를 사용하면 소스 또는 드레인 구조물로부터 상부 핀 부분(분리 구조물(210)의 상면 위쪽의 216의 일부)으로 인의 확산이 실질적으로 제한되거나 또는 완전히 방지된다. 즉, 집적 회로 구조물의 채널 영역으로 인의 확산을 실질적으로 제한하거나 또는 완전히 방지한다. 이러한 일 실시예에서, 소스 또는 드레인 구조물로부터 채널 영역으로 인의 확산 정도는 1 나노미터보다 작고, 일부 실시예에서 0 내지 0.5 나노미터 사이이다.
다른 측면에서, 도 3a는 본 개시의 다른 실시예에 따라 한 쌍의 반도체 핀 위의 복수의 게이트 라인의 평면도를 도시한다.
도 3a를 참조하면, 복수의 반도체 핀(300) 위에 복수의 활성 게이트 라인(304)이 형성된다. 더미 게이트 라인(306)은 복수의 반도체 핀(300)의 단부에 있다. 게이트 라인(304/306) 사이의 간격(308)은 소스 또는 드레인 영역(351, 352, 353, 354)과 같은 소스 또는 드레인 영역에 전도성 컨택트를 제공하기 위해 트렌치 접촉부가 위치할 수 있는 위치이다. 실시예에서, 복수의 게이트 라인(304/306)의 패턴 또는 복수의 반도체 핀(300)의 패턴은 격자 구조로 묘사된다. 일 실시예에서, 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 복수의 게이트 라인(304/306) 및/또는 복수의 반도체 핀(300)의 패턴을 포함한다.
도 3b는 본 개시의 실시예에 따라 도 3a의 a-a' 축을 따라 취한 단면도를 도시한다.
도 3b를 참조하면, 복수의 활성 게이트 라인(364)이 기판(360) 위에 형성된 반도체 핀(362) 위쪽에 형성된다. 더미 게이트 라인(366)은 반도체 핀(362)의 단부에 있다. 유전체 층(370)은 더미 게이트 라인(366)의 바깥쪽에 있다. 트렌치 접촉부 재료(397)는 활성 게이트 라인(364) 사이 및 더미 게이트 라인(366)과 활성 게이트 라인(364) 사이에 있다. 매립된 하부 소스 또는 드레인 구조물(368) 및 대응하는 캡핑 반도체 층(369)은 활성 게이트 라인(364) 사이 및 더미 게이트 라인(366)과 활성 게이트 라인(364) 사이의 반도체 핀(362)에 있다. 매립된 하부 소스 또는 드레인 구조물(368) 및 대응하는 소스 또는 드레인 캡핑 반도체 층(369)은 도 2g의 소스 또는 드레인 구조물과 관련하여 설명된 것과 같을 수 있다. 이와 달리, 도 2ga 및 도 2gb와 관련하여 설명된 것과 같은 소스 또는 드레인 구조물이 사용될 수 있다.
활성 게이트 라인(364)은 게이트 유전체 구조(398/399), 일함수(workfunction) 게이트 전극 부분(374)과 충전 게이트 전극 부분(376), 및 유전체 캡핑 층(378)을 포함한다. 유전체 스페이서(380)는 활성 게이트 라인(364) 및 더미 게이트 라인(366)의 측벽을 따른다.
다른 측면에서, 예를 들어 소스 또는 드레인 영역을 위한 트렌치 접촉부 구조물이 설명된다. 일 예로서, 도 4는 본 개시의 다른 실시예에 따라 NMOS 장치에 대한 트렌치 접촉부를 갖는 집적 회로 구조물의 단면도를 도시한다.
도 4를 참조하면, 집적 회로 구조물(450)은 실리콘 게르마늄 핀과 같은 핀(452)을 포함한다. 게이트 유전체 층(454)은 핀(452) 위에 있다. 게이트 전극(456)은 게이트 유전체 층(454) 위에 있다. 실시예에서, 게이트 전극(456)은 균일한 전도성 층(458) 및 전도성 충전재(460)를 포함한다. 실시예에서, 유전체 캡(462)은 게이트 전극(456) 위와 게이트 유전체 층(454) 위에 있다. 게이트 전극은 제 1 측(456A) 및 제 1 측(456A)의 반대 쪽인 제 2 측(456B)을 갖는다. 유전체 스페이서(463)는 게이트 전극(456)의 측벽을 따라 있다. 일 실시예에서, 게이트 유전체 층(454)은, 도시된 것과 같이, 제 1 유전체 스페이서(463)와 게이트 전극(456)의 제 1 측(456A) 사이, 및 제 2 유전체 스페이서(463)와 게이트 전극(456)의 제 2 측(456B) 사이에도 있다. 실시예에서, 도시되지는 않지만, 열적 또는 화학적 실리콘 산화물 또는 실리콘 이산화물 층과 같은 얇은 산화물 층은 핀(452)과 게이트 유전체 층(454) 사이에 있다.
제 1 반도체 소스 또는 드레인 영역(464) 및 제 2 반도체 소스 또는 드레인 영역(466)은 각각 게이트 전극(456)의 제 1 측(456A) 및 제 2 측(456B)에 인접한다. 일 실시예에서, 제 1 반도체 소스 또는 드레인 영역(464) 및 제 2 반도체 소스 또는 드레인 영역(466)은, 도시된 것과 같이, 매립된 에피택셜 하부 영역 및 대응하는 소스 또는 드레인 캡핑 반도체 층(495 또는 497)을 포함하고, 각각 핀(452)의 리세스(465, 467)에 형성된다. 매립된 하부 소스 또는 드레인 구조물 및 대응하는 캡핑 반도체 층(495 또는 497)은 도 2g의 소스 또는 드레인 구조물과 관련하여 설명된 것일 수 있다. 이와 달리, 도 2ga 및 도 2gb와 관련하여 설명된 것과 같은 소스 또는 드레인 구조물이 사용될 수 있다.
제 1 트렌치 접촉부 구조물(468) 및 제 2 트렌치 접촉부 구조물(470)은 각각 게이트 전극(456)의 제 1 측(456A) 및 제 2 측(456B)에 인접한 제 1 반도체 소스 또는 드레인 영역(464) 및 제 2 반도체 소스 또는 드레인 영역(466) 위에 있다. 제 1 트렌치 접촉부 구조물(468) 및 제 2 트렌치 접촉부 구조물(470)은 모두 U자형 금속 층(472) 및 U자형 금속 층(472) 전체 상의 그리고 그 위의 T자형 금속 층(474)을 포함한다. 일 실시예에서, U자형 금속 층(472)과 T자형 금속 층(474)은 조성이 다르다. 이러한 일 실시예에서, U자형 금속 층(472)은 티타늄을 포함하고, T자형 금속 층(474)은 코발트를 포함한다. 일 실시예에서, 제 1 트렌치 접촉부 구조물(468) 및 제 2 트렌치 접촉부 구조물(470)은 모두 T자형 금속 층(474) 상에 제 3 금속 층(476)을 더 포함한다. 이러한 일 실시예에서, 제 3 금속 층(476) 및 U자형 금속 층(472)은 같은 조성을 갖는다. 특정의 실시예에서, 제 3 금속 층(476) 및 U자형 금속 층(472)은 티타늄을 포함하고, T자형 금속 층(474)은 코발트를 포함한다.
제 1 트렌치 접촉부 비아(478)는 제 1 트렌치 접촉부(468)에 전기적으로 접속된다. 특정의 실시예에서, 제 1 트렌치 접촉부 비아(478)는 제 1 트렌치 접촉부(468)의 제 3 금속 층(476) 상에 있고 이에 연결된다. 제 1 트렌치 접촉부 비아(478)는 유전체 스페이서(463) 중 하나의 일부 위에도 있고 이에 접촉하고, 유전체 캡(462)의 일부 위에도 있고 이에 접촉한다. 제 2 트렌치 접촉부 비아(480)는 제 2 트렌치 접촉부(470)에 전기적으로 접속된다. 특정의 실시예에서, 제 2 트렌치 접촉부 비아(480)는 제 2 트렌치 접촉부(470)의 제 3 금속 층(476)의 상에 있고 이에 연결된다. 제 2 트렌치 접촉부 비아(480)는 유전체 스페이서(463) 중 다른 하나의 일부 위에도 있고 이에 접촉하고, 유전체 캡(462)의 다른 일부 위에도 있고 이에 접촉한다.
실시예에서, 금속 실리사이드 층(482)은 제 1 트렌치 접촉부 구조물(468)과 제 1 반도체 소스 또는 드레인 영역(464) 사이 및 제 2 트렌치 접촉부 구조물(470)과 제 2 반도체 소스 또는 드레인 영역(466) 사이에 각각 있다. 일 실시예에서, 금속 실리사이드 층(482)은 티타늄 및 실리콘을 포함한다. 특정의 이러한 실시예에서, 제 1 반도체 소스 또는 드레인 영역(464) 및 제 2 반도체 소스 또는 드레인 영역(466)은 제 1 N형 반도체 소스 또는 드레인 영역 및 제 2 N형 반도체 소스 또는 드레인 영역이다. 일 실시예에서, 금속 실리사이드 층(482)은 인 또는 비소, 또는 인과 비소 모두를 더 포함한다.
여기에 설명된 하나 이상의 실시예는 랩-어라운드(wrap-around) 반도체 접촉부를 위한 금속 화학 기상 퇴적의 사용에 관한 것이다. 실시예는 CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), ALD(atomic layer deposition), 전도성 컨택트 제조 또는 박막 중 하나 이상에 적용 가능하거나 또는 이를 포함할 수 있다. 특정의 실시예는 균일한 소스 또는 드레인 접촉부를 제공하기 위해 접촉부 금속의 저온(예를 들어, 500℃ 미만, 또는 400℃ 내지 500℃의 범위) 화학 기상 퇴적을 사용하여 티타늄 등의 금속 층을 제조하는 것을 포함할 수 있다. 이러한 균일한 소스 또는 드레인 접촉부를 구현함으로써 3차원(3D) 트랜지스터의 CMOS(Complementary Metal Oxide Semiconductor) 성능을 향상시킬 수 있다.
배경 지식을 제공하면, 반도체 접촉부 층에 대해 금속은 스퍼터링을 사용하여 퇴적될 수 있다. 스퍼터링은 직선적인 프로세스이므로 3D 트랜지스터의 제조에 적합하지 않을 수 있다. 알려진 스퍼터링 방법에서는 퇴적의 입사에 대해 각도를 가진 장치 접촉부의 표면 상에 금속-반도체 접합이 불량하거나 또는 불완전하다. 본 개시의 하나 이상의 실시예에 따르면, 3차원 균일성을 제공하고 금속과 반도체의 접합부 접촉 면적을 최대화하는 접촉부 금속을 제조하기 위해 저온 화학 기상 퇴적 공정이 구현된다. 산출되는 접촉 면적이 클수록 접합부의 저항을 감소시킬 수 있다. 실시예는 비평탄 지형을 갖는 반도체 표면 상에 퇴적하는 것을 포함할 수 있고, 영역의 지형은 표면의 형태 및 특징 자체를 가리키고, 비평탄 지형은 평탄하지 않은 표면의 형태 및 특징 또는 표면의 형태 및 특징의 일부, 즉 전체적으로 평평하지는 않은 표면의 형태 및 특징을 포함한다. 실시예에서, 퇴적은 비교적 높은 게르마늄 함량을 갖는 소스 또는 드레인 구조물의 반도체 표면 상에서 이루어진다.
여기에 설명된 실시예는 랩-어라운드 접촉부 구조물의 제조를 포함할 수 있다. 이러한 일 실시예에서, CVD, PECVD, ALD 또는 PEALD(plasma enhanced atomic layer deposition)에 의해 트랜지스터 소스-드레인 접촉부 위에 균일하게 퇴적된 순수 금속을 사용하는 것이 설명된다. 이러한 균일한 퇴적은 금속 반도체 접촉부의 가용 영역을 증가시키고 저항을 감소시켜 트랜지스터 장치의 성능을 향상시키는데 사용될 수 있다. 실시예에서, 상대적으로 낮은 온도에서 이루어진 퇴적은 단위 면적당 접합부의 저항을 최소화한다.
여기에 설명된 것과 같이 금속 층 퇴적 프로세스를 포함하는 집적 방식을 사용하여 다양한 집적 회로 구조물이 제조될 수 있음이 이해되어야 한다. 본 개시의 실시예에 따르면, 집적 회로 구조물을 제조하는 방법은 RF 소스를 갖는 CVD 챔버에 기판을 제공하는 것을 포함하고, 기판은 그 위에 피쳐를 갖는다. 이 방법은 또한 티타늄 테트라클로라이드(TiCl4)와 수소(H2)를 반응시켜 기판의 피쳐 상에 티타늄(Ti) 층을 형성하는 것을 포함한다. 실시예에서, 티타늄 층은 98% 이상의 티타늄 및 0.5% 내지 2%의 염소를 포함하는 총 원자 조성을 갖는다. 다른 실시예에서, 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 니오븀(Nb) 또는 바나듐(V)의 고순도 금속 층을 제조하는데 유사한 프로세스가 사용된다.
본 개시의 실시예에 따르면, 기판의 피쳐는 반도체 소스 또는 드레인 구조물을 노출시키는 소스 또는 드레인 접촉부 트렌치이다. 티타늄 층(또는 다른 고순도 금속 층)은 반도체 소스 또는 드레인 구조물를 위한 전도성 컨택트 층이다. 이러한 구현예의 예시적인 실시예는 도 5와 관련하여 후술된다.
도 5는 본 개시의 실시예에 따라 성장된 소스 또는 드레인 영역 상에 전도성 컨택트를 갖는 집적 회로 구조물의 단면도를 도시한다.
도 5를 참조하면, 반도체 구조물(550)은 기판(554) 위쪽에 게이트 구조물(552)을 포함한다. 게이트 구조물(552)은 게이트 유전체 층(552A), 일함수 층(552B) 및 게이트 충전재(552C)를 포함한다. 소스 영역(558) 및 드레인 영역(560)은 게이트 구조물(552)의 서로 마주보는 쪽에 있다. 소스 또는 드레인 접촉부(562)는 소스 영역(558) 및 드레인 영역(560)에 전기적으로 접속되고, 게이트 구조물(552)로부터 층간 유전체 층(564) 또는 게이트 유전체 스페이서(566) 중 하나 또는 둘 모두만큼 이격된다. 소스 영역(558) 및 드레인 영역(560)은 기판(554)의 에칭된 영역에 형성된 에피택셜 또는 매립된 하부 재료 영역 및 대응하는 소스 또는 드레인 캡핑 반도체 층(502)을 포함한다. 매립된 하부 소스 또는 드레인 구조물 및 대응하는 캡핑 반도체 층(502)은 도 2g의 소스 또는 드레인 구조물과 관련하여 설명된 것일 수 있다. 이와 달리, 도 2ga 및 도 2gb와 관련하여 설명된 것과 같은 소스 또는 드레인 구조물이 사용될 수 있다.
실시예에서, 소스 또는 드레인 접촉부(562)는 전술한 것과 같은 고순도 금속 층(562A) 및 전도성 트렌치 충전 재료(562B)를 포함한다. 일 실시예에서, 고순도 금속 층(562A)은 98% 이상의 티타늄을 포함하는 총 원자 조성을 갖는다. 이러한 일 실시예에서, 고순도 금속 층(562A)의 총 원자 조성은 0.5% 내지 2%의 염소를 더 포함한다. 실시예에서, 고순도 금속 층(562A)은 30% 이하의 두께 변화를 갖는다. 실시예에서, 전도성 트렌치 충전 재료(562B)는 Cu, Al, W, Co, 또는 이들의 합금과 같지만, 이에 한정되지 않는 전도성 재료로 구성된다.
다른 측면에서, COAG(contact over active gate) 구조물 및 프로세스가 설명된다. 본 개시의 하나 이상의 실시예는 반도체 구조물 또는 장치의 게이트 전극의 활성 부분 위에 배치된 하나 이상의 (예를 들어, 게이트 접촉부 비아와 같은) 게이트 접촉부 구조물을 갖는 반도체 구조물 또는 장치에 관한 것이다. 본 개시의 하나 이상의 실시예는 반도체 구조물 또는 장치의 게이트 전극의 활성 부분 위에 형성된 하나 이상의 게이트 접촉부 구조물을 갖는 반도체 구조물 또는 장치를 제조하는 방법에 관한 것이다. 여기에 설명된 접근법은 활성 게이트 영역 위에 게이트 접촉부를 형성할 수 있도록 함으로써 표준 셀 영역을 감소시키는데 사용될 수 있다. 하나 이상의 실시예에서, 게이트 전극과 접촉하도록 제조된 게이트 접촉부 구조물은 자기 정렬된 비아 구조물이다.
실시예에서, 집적 회로 구조물, 반도체 구조물 또는 장치는 fin-FET 또는 삼중 게이트 장치와 같지만 이에 한정되지 않는 비평면 장치이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 구성되거나 또는 형성된다. 이러한 일 실시예에서, 게이트 라인의 게이트 전극 스택은 적어도 3차원 바디의 상면 및 한 쌍의 측벽을 둘러싼다. 다른 실시예에서, 적어도 채널 영역은 게이트-올-어라운드 장치에서와 같이 별개의 3차원 바디로 만들어진다. 이러한 일 실시예에서, 복수의 게이트 라인의 각각의 게이트 전극 스택은 채널 영역을 완전히 둘러싼다.
보다 일반적으로, 하나 이상의 실시예는 게이트 접촉부 비아를 활성 트랜지스터 게이트 상에 직접 마련하기 위한 접근법 및 그로부터 형성된 구조물에 관한 것이다. 이러한 접근법은 접촉을 목적으로 분리 영역 상에 게이트 라인을 연장할 필요가 없도록 할 수 있다. 이러한 접근법은 또한 게이트 라인 또는 구조물로부터 신호를 전도하는 별도의 게이트 접촉부(GCN) 층이 필요 없도록 할 수 있다. 실시예에서, 트렌치 접촉부(TCN)에서 접촉부 금속을 리세싱하고 프로세스 흐름에 추가 유전체 재료(예를 들어, TILA)를 도입함으로써 전술한 피쳐를 제거할 수 있다. 추가 유전체 재료는 게이트 정렬 접촉부 프로세스(GAP) 프로세싱 방식에서 트렌치 접촉부 정렬에 이미 사용된 게이트 유전체 재료 캡 층(예를 들어, GILA)과 다른 에칭 특성을 갖는 트렌치 접촉부 유전체 캡 층으로서 포함된다.
실시예에서, 집적 회로 구조물을 제공하는 것은 매우 엄격한 위치 맞춤 허용 한계(registration budget)를 가진 리소그래피 공정을 사용하지 않고 기존의 게이트 패턴에 본질적으로 완벽하게 정렬되는 접촉부 패턴을 형성하는 것을 포함한다. 이러한 일 실시예에서, 이 접근법은 접촉부 개구를 생성하기 위해 (예를 들어, 건식 또는 플라즈마 에칭에 비해) 본질적으로 매우 선택적인 습식 에칭을 사용할 수 있도록 한다. 실시예에서, 접촉부 패턴은 접촉부 플러그 리소그래피 공정과 결합하여 기존의 게이트 패턴을 활용함으로써 형성된다. 이러한 일 실시예에서, 이 접근법은, 다른 접근법에서 사용되는 것과 같이 접촉부 패턴을 생성하기 위해 다른 접근법에서는 중요한 리소그래피 공정이 필요 없도록 한다. 실시예에서, 트렌치 접촉부 그리드는 별도로 패터닝되지 않고 오히려 폴리(게이트) 라인 사이에 형성된다. 예를 들어, 이러한 일 실시예에서, 트렌치 접촉부 그리드는 게이트 격자 세공 패터닝에 이후에, 게이트 격자 세공 절단 이전에 형성된다.
또한, 게이트 스택 구조물은 대체 게이트 프로세스에 의해 제조될 수 있다. 이러한 방식에서, 폴리실리콘 또는 실리콘 질화물 기둥 재료와 같은 더미 게이트 재료는 제거되고 영구적인 게이트 전극 재료로 대체될 수 있다. 이러한 일 실시예에서, 이전 프로세스에서 수행되는 것과는 반대로, 영구적인 게이트 유전체 층이 또한 이 프로세스에서 형성된다. 실시예에서, 더미 게이트는 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트는 다결정질 실리콘 또는 비정질 실리콘으로 구성되고 SF6를 포함하는 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트는 다결정질 실리콘 또는 비정질 실리콘으로 구성되고 수성 NH4OH 또는 테트라메틸암모늄 수산화물을 포함하는 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트는 실리콘 질화물로 구성되고 수성 인산을 포함하는 습식 에칭으로 제거된다.
실시예에서, 여기에 설명된 하나 이상의 접근법은 집적 회로 구조물에 도달하기 위해 본질적으로 더미 및 대체 접촉부 프로세스와 결합된 더미 및 대체 게이트 프로세스를 고려한다. 이러한 일 실시예에서, 대체 접촉부 프로세스는 영구적인 게이트 스택의 적어도 일부의 고온 어닐링을 허용하기 위해 대체 게이트 프로세스 이후에 수행된다. 예를 들어, 특정한 이와 같은 실시예에서, 예를 들어 게이트 유전체 층이 형성된 이후, 영구적인 게이트 구조물의 적어도 일부의 어닐링이 약 600℃보다 높은 온도에서 수행된다. 어닐링은 영구적인 접촉부를 형성하기 이전에 수행된다.
절연 게이트 캡 층과 절연 트렌치 접촉부 캡 층 사이에 다른 구조적 관계가 만들어질 수 있다는 것이 이해되어야 한다. 예로서, 도 6a 및 도 6b는 본 개시의 실시예에 따라, 위에 놓인 절연 캡 층을 포함하는 트렌치 접촉부 및 위에 놓인 절연 캡 층을 포함하는 게이트 스택을 각각 갖는 다양한 집적 회로 구조물의 단면도를 도시한다.
도 6a 및 도 6b를 참조하면, 집적 회로 구조물(600A, 600B)은 각각 실리콘 게르마늄 핀과 같은 핀(602)을 포함한다. 단면도로 도시되어 있지만, 핀(602)은 상단(602A) 및 (도시된 방향 기준으로, 도면으로 들어가는 쪽과 도면으로부터 나오는 쪽의) 측벽들을 갖는 것이 이해되어야 한다. 제 1 게이트 유전체 층(604) 및 제 2 게이트 유전체 층(606)은 핀(602)의 상단(602A) 위에 있고 핀(602)의 측벽에 측면 방향으로 인접한다. 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)은 각각 핀(602)의 상단(602A) 위에 있고 핀(602)의 측벽에 측면 방향으로 인접해 있는 제 1 게이트 유전체 층(604) 및 제 2 게이트 유전체 층(606) 위에 있다. 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)은 각각 일함수 설정 층과 같은 균일한 전도성 층(609A) 및 균일한 전도성 층(609A) 위쪽의 전도성 충전 재료(609B)를 포함한다. 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)은 모두 제 1 면(612) 및 제 1 면(612)의 반대 쪽인 제 2 면(614)을 갖는다. 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)은 또한 모두 상면(618)을 갖는 절연 캡(616)을 갖는다.
제 1 유전체 스페이서(620)는 제 1 게이트 전극(608)의 제 1 면(612)에 인접한다. 제 2 유전체 스페이서(622)는 제 2 게이트 전극(610)의 제 2 면(614)에 인접한다. 반도체 소스 또는 드레인 영역(624)은 제 1 유전체 스페이서(620) 및 제 2 유전체 스페이서(622)에 인접한다. 트렌치 접촉부 구조물(626)은 제 1 유전체 스페이서(620) 및 제 2 유전체 스페이서(622)에 인접하여 반도체 소스 또는 드레인 영역(624) 위에 있다. 실시예에서, 반도체 소스 또는 드레인 영역(624)은 도 2g, 도 2ga, 도 2gb 및 여기에 설명된 다른 실시예와 관련하여 전술된 것과 같은 구조물을 갖는다.
트렌치 접촉부 구조물(626)은 전도성 구조물(630) 상에 절연 캡(628)을 포함한다. 트렌치 접촉부 구조물(626)의 절연 캡(628)은 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)의 절연 캡(616)의 상면(618)과 실질적으로 동일 평면인 상면(629)을 갖는다. 실시예에서, 트렌치 접촉부 구조물(626)의 절연 캡(628)은 제 1 유전체 스페이서(620) 및 제 2 유전체 스페이서(622)의 리세스(632) 내로 측면 방향으로 연장된다. 이러한 실시예에서, 트렌치 접촉부 구조물(626)의 절연 캡(628)은 트렌치 접촉부 구조물(626)의 전도성 구조물(630)의 위에 걸친다(overhang). 그러나 다른 실시예에서, 트렌치 접촉부 구조물(626)의 절연 캡(628)은 제 1 유전체 스페이서(620) 및 제 2 유전체 스페이서(622)의 리세스(632)에서 측면 방향으로 연장되지 않기 때문에 트렌치 접촉부 구조물(626)의 전도성 구조물(630) 위에 걸치지 않는다.
도 6a 및 도 6b에 도시된 것과 같이, 트렌치 접촉부 구조물(626)의 전도성 구조물(630)은 직사각형이 아닐 수 있다는 것이 이해되어야 한다. 예를 들어, 트렌치 접촉부 구조물(626)의 전도성 구조물(630)은 도 6a의 투영도에 도시된 전도성 구조물(630A)로 도시된 기하학적 구조와 유사하거나 또는 동일한 단면 기하학적 구조를 가질 수 있다.
실시예에서, 트렌치 접촉부 구조물(626)의 절연 캡(628)은 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)의 절연 캡(616)의 조성과 다른 조성을 갖는다. 이러한 일 실시예에서, 트렌치 접촉부 구조물(626)의 절연 캡(628)은 실리콘 탄화물 재료와 같은 탄화물 재료를 포함한다. 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)의 절연 캡(616)은 실리콘 질화물 재료와 같은 질화물 재료를 포함한다.
실시예에서, 도 6a에 도시된 것과 같이, 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)의 절연 캡(616)은 모두 트렌치 접촉부 구조물(626)의 절연 캡(628)의 하면(628A) 아래쪽에 하면(617A)을 갖는다. 다른 실시예에서, 도 6b에 도시된 것과 같이, 제 1 게이트 전극(608) 및 제 2게이트 전극(610)의 절연 캡(616)은 모두 트렌치 접촉부 구조물(626)의 절연 캡(628)의 하면(628B)과 실질적으로 동일 평면인 하면(617B)을 갖는다. 다른 실시예에서, 도시되지는 않았지만, 제 1 게이트 전극(608) 및 제 2 게이트 전극(610)의 절연 캡(616)은 모두 트렌치 접촉부 구조물(626)의 절연 캡(628)의 하면 위쪽에 하면을 갖는다.
실시예에서, 트렌치 접촉부 구조물(626)의 전도성 구조물(630)은 U자형 금속 층(634), U자형 금속 층(634) 전체 상의 그리고 그 위의 T자형 금속 층(636), 및 T자형 금속 층(636) 상의 제 3 금속 층(638)을 포함한다. 트렌치 접촉부 구조물(626)의 절연 캡(628)은 제 3 금속 층(638) 상에 있다. 이러한 일 실시예에서, 제 3 금속 층(638) 및 U자형 금속 층(634)은 티타늄을 포함하고, T자형 금속 층(636)은 코발트를 포함한다. 특정의 이러한 실시예에서, T자형 금속 층(636)은 탄소를 더 포함한다.
실시예에서, 금속 실리사이드 층(640)은 트렌치 접촉부 구조물(626)의 전도성 구조물(630)과 반도체 소스 또는 드레인 영역(624) 사이에 바로 존재한다. 이러한 일 실시예에서, 금속 실리사이드 층(640)은 티타늄 및 실리콘을 포함한다. 특정의 이러한 실시예에서, 반도체 소스 또는 드레인 영역(624)은 N형 반도체 소스 또는 드레인 영역이다.
본 출원 전반에 걸쳐 설명된 것과 같이, 기판은 제조 프로세스를 견딜 수 있고 전하가 이주(migrate)할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 여기에 설명된 기판은 활성 영역을 형성하기 위해 인, 비소, 붕소 또는 이들의 조합과 같지만 이에 한정되지 않는 전하 캐리어로 도핑된 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된 벌크 기판이다. 일 실시예에서, 이러한 벌크 기판에서 실리콘 원자의 농도는 97%보다 높다. 다른 실시예에서, 벌크 기판은, 별개의 결정질 기판 상위에 성장된 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정질 기판 상위에 성장된 실리콘 에피택셜 층으로 구성된다. 이와 달리, 벌크 기판은 Ⅲ-Ⅴ족 재료로 구성될 수 있다. 실시예에서, 벌크 기판은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물 또는 이들의 조합과 같지만 이에 한정되지 않는 Ⅲ-Ⅴ족 재료로 구성된다. 일 실시예에서, 벌크 기판은 Ⅲ-Ⅴ족 재료로 구성되고 전하 캐리어 도펀트 불순물 원자는 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같지만, 이에 한정되는 것은 아니다.
본 출원 전반에 걸쳐 설명된 것과 같이, 얕은 트렌치 분리 영역 또는 서브-핀 분리 영역과 같은 분리 영역은 아래에 놓인 벌크 기판으로부터 영구적인 게이트 구조물의 일부를 궁극적으로 전기적으로 분리하거나 또는 그 분리에 기여하거나 또는 핀 활성 영역을 분리하는 것과 같이 아래에 놓인 벌크 기판 내에 형성된 활성 영역을 분리하는데 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 영역은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 탄소 도핑된 실리콘 질화물, 또는 이들의 조합과 같지만 이에 한정되지 않는 유전체 재료의 하나 이상의 층으로 구성된다.
본 출원 전반에 걸쳐 설명된 것과 같이, 게이트 라인 또는 게이트 구조물은 게이트 유전체 층 및 게이트 전극 층을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고 게이트 유전체 층은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈 산화물, 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합과 같지만 이에 한정되지 않는 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 반도체 기판의 상위 몇 개의 층으로부터 형성된 자연 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 상부 하이-k 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상단 부분과 실리콘 이산화물 또는 실리콘 산질화물의 하단 부분으로 구성된다. 일부 구현예에서, 게이트 유전체의 일부는 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U자"형 구조물이다.
일 실시예에서, 게이트 전극은 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 전도성 금속 산화물과 같지만 이에 한정되지 않는 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층 위쪽에 형성된 비일함수 설정 충전 재료(non-workfunction-setting fill material)로 구성된다. 게이트 전극 층은 트랜지스터가 PMOS 또는 NMOS 트랜지스터인지에 따라 P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현예에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있고, 하나 이상의 금속 층은 일함수 금속 층이고 적어도 하나의 금속 층은 전도성 충전 층이다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 전도성 금속 산화물, 예를 들어, 루테늄 산화물을 포함하지만 이에 한정되는 것은 아니다. P형 금속 층은 약 4.9eV 내지 약 5.2eV 사이의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 이들 금속의 합금 및 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈 탄화물 및 알루미늄 탄화물과 같은 이들 금속의 탄화물을 포함하지만 이에 한정되는 것은 아니다. N형 금속 층은 약 3.9eV 내지 약 4.2eV 사이의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다. 일부 구현예에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U자"형 구조물로 구성될 수 있다. 다른 구현예에서, 게이트 전극을 형성하는 금속 층 중 적어도 하나는 단순히 기판의 상면에 실질적으로 평행하고 기판의 상면에 실질적으로 수직인 측벽 부분을 포함하지 않는 평면 층일 수 있다. 본 개시의 다른 구현예에서, 게이트 전극은 U자형 구조물과 비-U자형인 평면 구조물의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 비-U자형인 평면 층 상위에 형성된 하나 이상의 U자형 금속 층으로 구성될 수 있다.
본 출원의 전반에 걸쳐 설명된 것과 같이, 게이트 라인 또는 전극 스택과 관련된 스페이서는 자기 정렬된 접촉부와 같은 인접한 전도성 컨택트로부터 영구적인 게이트 구조물을 궁극적으로 전기적으로 분리하거나 또는 분리에 기여하는데 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서는 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같지만 이에 한정되지 않는 유전체 재료로 구성된다.
실시예에서, 여기에 설명된 접근법은 매우 엄격한 위치 맞춤 허용 한계를 가진 리소그래피 공정을 사용하지 않고 기존의 게이트 패턴에 매우 잘 정렬되는 접촉부 패턴의 형성을 포함할 수 있다. 이러한 일 실시예에서, 이 접근법은 접촉부 개구를 생성하기 위해 (예를 들어, 건식 또는 플라즈마 에칭에 비해) 본질적으로 매우 선택적인 습식 에칭을 사용할 수 있도록 한다. 실시예에서, 접촉부 패턴은 접촉부 플러그 리소그래피 공정과 결합하여 기존의 게이트 패턴을 활용함으로써 형성된다. 이러한 일 실시예에서, 이 접근법은, 다른 접근법에서 사용되는 것과 같이 접촉부 패턴을 생성하기 위해 다른 접근법에서는 중요한 리소그래피 공정이 필요 없도록 한다. 실시예에서, 트렌치 접촉부 그리드는 별도로 패터닝되지 않고 오히려 폴리(게이트) 라인 사이에 형성된다. 예를 들어, 이러한 일 실시예에서, 트렌치 접촉부 그리드는 게이트 격자 세공 패터닝 이후에, 게이트 격자 세공 절단 이전에 형성된다.
피치 분할 프로세싱 및 패터닝 방식은 여기에 설명된 실시예를 가능하게 하도록 구현될 수 있거나 또는 여기에 설명된 실시예의 일부로서 포함될 수 있다. 피치 분할 패터닝은 전형적으로 피치 이등분, 피치 사등분 등을 가리킨다. 피치 분할 방식은 FEOL 프로세싱, BEOL 프로세싱 또는 FEOL(장치) 및 BEOL(금속화) 프로세싱 모두에 적용될 수 있다. 여기에 설명된 하나 이상의 실시예에 따르면, 광학 리소그래피는 먼저 단방향(예를 들어, 엄격하게 단방향 또는 대략 단방향) 라인을 미리 정의된 피치로 인쇄하도록 구현된다. 이후 피치 분할 프로세싱은 라인 밀도를 높이기 위한 기술로서 구현된다.
실시예에서, 핀, 게이트 라인, 금속 라인, ILD 라인 또는 하드마스크(hardmask) 라인에 대한 "격자 구조물"이라는 용어는 여기에서 조밀한 피치 격자 구조물을 가리키기 위해 사용된다. 이러한 일 실시예에서, 조밀한 피치는 선택된 리소그래피를 통해 직접적으로 달성될 수는 없다. 예를 들어, 선택된 리소그래피에 따라 패턴이 먼저 형성될 수 있지만, 이 분야에 알려진 것과 같이, 스페이서 마스크 패터닝을 사용하여 피치가 이등분될 수 있다. 더욱이, 원래 피치는 스페이서 마스크 패터닝의 제 2 라운드에 의해 사등분될 수 있다. 이에 따라, 여기에 설명된 격자형 패턴은 실질적으로 일정한 피치로 이격되고 실질적으로 일정한 폭을 갖는 금속 라인, ILD 라인 또는 하드마스크 라인을 가질 수 있다. 예를 들어, 일부 실시예에서 피치 변동은 10% 이내이고 폭 변동은 10% 이내이고, 일부 실시예에서 피치 변동은 5% 이내이고 폭 변동은 5% 이내일 것이다. 패턴은 피치 이등분 또는 피치 사등분 또는 다른 피치 분할 접근법에 의해 제조될 수 있다. 실시예에서, 격자는 반드시 단일 피치일 필요는 없다.
실시예에서, 본 명세서 전반에 걸쳐 사용되는 것과 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 또는 이를 포함한다. 적합한 유전체 재료의 예는 실리콘 산화물(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물, 실리콘의 플루오르화된 산화물, 실리콘의 탄소 도핑된 산화물, 이 분야에 알려진 다양한 로우-k 유전체 재료 및 이들의 조합을 포함하지만 이에 한정되는 것은 아니다. 층간 유전체 재료는, 예를 들어 CVD, PVD(physical vapor deposition)와 같은 기술에 의해, 또는 다른 퇴적 방법에 의해 형성될 수 있다.
실시예에서, 본 명세서 전반에 걸쳐 사용되는 것과 같이, 금속 라인 또는 상호 접속 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 전도성 구조물로 구성된다. 일반적인 예는 구리와 주변 ILD 재료 사이에 장벽 층을 포함하거나 또는 포함하지 않을 수 있는 구조물과 구리 라인을 사용하는 것이다. 여기에 사용되는 것과 같이, 금속이라는 용어는 복수 금속의 합금, 스택 및 다른 조합을 포함한다. 예를 들어, 금속 상호 접속 라인은 장벽 층(예를 들어, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층), 다른 금속 또는 합금의 스택 등을 포함할 수 있다. 따라서, 상호 접속 라인은 단일 재료 층일 수 있거나, 또는 전도성 라이너 층 및 충전 층을 포함하는 여러 층으로 형성될 수 있다. 전기 도금, 화학 기상 퇴적 또는 물리 기상 퇴적과 같은 임의의 적합한 퇴적 프로세스를 사용하여 상호 접속 라인을 형성할 수 있다. 실시예에서, 상호 접속 라인은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금과 같지만 이에 한정되지 않는 전도성 재료로 구성된다. 상호 접속 라인은 때때로 이 분야에서 트레이스(trace), 와이어, 라인, 금속 또는 단순히 상호 접속부라고도 지칭된다.
실시예에서, 본 명세서 전반에 걸쳐 사용되는 것과 같이, 하드마스크 재료는 층간 유전체 재료와 다른 유전체 재료로 구성된다. 일 실시예에서, 서로에 대해 그리고 아래에 놓인 유전체 및 금속 층에 대해 다른 성장 또는 다른 에칭 선택성을 제공하기 위해 다른 영역에서 다른 하드마스크 재료가 사용될 수 있다. 일부 실시예에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 둘 모두 또는 이들의 조합을 포함한다. 다른 적합한 재료는 탄소 기반 재료를 포함할 수 있다. 다른 실시예에서, 하드마스크 재료는 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 위에 놓인 재료는 티타늄 또는 다른 금속의 질화물(예를 들어, 티타늄 질화물)의 층을 포함할 수 있다. 잠재적으로 더 적은 양의 산소와 같은 다른 재료가 이러한 층 중 하나 이상에 포함될 수 있다. 이와 달리, 특정의 구현예에 따라 이 분야에 알려진 다른 하드마스크 층이 사용될 수 있다. 하드마스크 층은 CVD, PVD에 의해 또는 다른 퇴적 방법에 의해 형성될 수 있다.
실시예에서, 또한 본 명세서 전반에 걸쳐 사용되는 것과 같이, 리소그래피 공정은 193nm 액침 리소그래피(i193), EUV(extreme ultra-violet) 리소그래피 또는 EBDW(electron beam direct write) 리소그래피 등을 사용하여 수행된다. 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone) 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피(topographic) 마스킹 부분, ARC(anti-reflective coating) 층 및 포토레지스트 층으로 구성된 3층 마스크이다. 특정의 이러한 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(CHM) 층이고 반사 방지 코팅 층은 실리콘 ARC 층이다.
전술된 프로세스의 모든 측면이 본 개시의 실시예의 사상 및 범위 내에 속하도록 실시될 필요가 없다는 것이 이해되어야 한다. 예를 들어, 일 실시예에서, 더미 게이트는 게이트 스택의 활성 부분 위에 게이트 접촉부를 제조하기 이전에 반드시 형성될 필요가 있는 것은 아니다. 전술된 게이트 스택은 실제로 초기에 형성되는 대로의 영구적인 게이트 스택일 수 있다. 또한, 여기에 설명된 프로세스는 하나 또는 복수의 반도체 장치를 제조하는데 사용될 수 있다. 반도체 장치는 트랜지스터 또는 이와 유사한 장치일 수 있다. 예를 들어, 실시예에서, 반도체 장치는 로직 또는 메모리용 MOS(metal-oxide semiconductor) 트랜지스터이거나 또는 바이폴라 트랜지스터이다. 또한, 실시예에서, 반도체 장치는 삼중 게이트 장치, 독립적으로 액세스되는 이중 게이트 장치, FIN-FET, 나노 와이어 장치 또는 나노 리본 장치와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 10나노미터(10nm) 기술 노드 또는 10나노미터(10nm) 이하 기술 노드에서 반도체 장치를 제조하는데 특히 유용 할 수 있다.
FEOL 층 또는 구조물 제조를 위한 추가 또는 중간 공정은 리소그래피, 에칭, 박막 퇴적, (CMP(chemical mechanical polishing)와 같은) 평탄화, 확산, 계측, 희생 층의 사용, 에칭 정지 층의 사용, 평탄화 정지 층의 사용, 또는 마이크로전자 컴포넌트 제조와의 임의의 다른 관련된 모든 공정과 같은 표준 마이크로전자 제조 프로세스를 포함할 수 있다. 또한, 선행하는 프로세스 흐름에 대해 설명된 프로세스 공정은 이와 다른 순서로 실행될 수 있거나, 반드시 모든 공정이 수행될 필요는 없거나, 또는 추가 프로세스 공정이 수행될 수 있거나 또는 둘 모두일 수 있다는 것이 이해되어야 한다.
실시예 중 전술한 예시적인 FEOL 실시예에서, 10 나노미터 또는 10 나노미터 이하 노드 프로세싱은 기술 견인차로서 제조 방식 및 결과적인 구조물에 직접 구현된다는 것이 이해되어야 한다. 다른 실시예에서, FEOL 고려 사항은 BEOL 10 나노미터 또는 10 나노미터 이하 프로세싱 요건에 의해 좌우될 수 있다. 예를 들어, FEOL 층 및 장치에 대한 재료 선택 및 레이아웃은 BEOL 프로세싱을 수용할 필요가 있을 수 있다. 이러한 일 실시예에서, 재료 선택 및 게이트 스택 아키텍처는 BEOL 층의 고밀도 금속화를 수용하기 위해, 예를 들어 FEOL 층에 형성되지만 BEOL 층의 고밀도 금속화에 의해 함께 연결된 트랜지스터 구조물에서 프린지 커패시턴스(fringe capacitance)를 감소시키도록 선택된다.
여기에 개시된 실시예는 다양한 다른 타입의 집적 회로 또는 마이크로전자 장치를 제조하는데 사용될 수 있다. 이러한 집적 회로의 예는 프로세서, 칩셋 컴포넌트, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만 이에 한정되는 것은 아니다. 다른 실시예에서, 반도체 메모리가 제조될 수 있다. 또한, 집적 회로 또는 다른 마이크로전자 장치는 이 분야에 알려진 매우 다양한 전자 장치에 사용될 수 있다. 예를 들어 컴퓨터 시스템(예를 들어, 데스크톱, 랩톱, 서버), 휴대폰, 개인용 전자 장치 등에서, 집적 회로는 시스템의 버스 및 다른 컴포넌트와 연결될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 연결될 수 있다. 프로세서, 메모리 및 칩셋 각각은 잠재적으로 여기에 개시된 접근법을 사용하여 제조될 수 있다.
도 7은 본 개시의 일 구현예에 따른 컴퓨팅 장치(700)를 도시한다. 컴퓨팅 장치(700)는 보드(702)를 수용한다. 보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적으로 그리고 전기적으로 연결된다. 일부 구현예에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적으로 그리고 전기적으로 연결된다. 다른 구현예에서, 통신 칩(706)은 프로세서(704)의 일부이다.
응용에 따라, 컴퓨팅 장치(700)는 보드(702)에 물리적으로 및 전기적으로 연결되거나 또는 연결되지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만 이에 한정되는 것은 아니다.
통신 칩(706)은 컴퓨팅 장치(700)로/로부터 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는 비고체 매체를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 이 용어는, 일부 실시예에서는 그렇지 않을 수도 있지만, 관련된 장치가 어떤 와이어도 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(706)은 Wi-Fi(IEEE 802.11 군), WiMAX(IEEE 802.16 군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물 및 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고 제 2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 장치(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시의 실시예의 일부 구현예에서, 프로세서의 집적 회로 다이는 본 개시의 구현예에 따라 만들어진 집적 회로 구조물과 같은 하나 이상의 구조물을 포함한다. "프로세서"라는 용어는 레지스터 또는 메모리 또는 둘 모두로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 또는 메모리 또는 둘 모두에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 가리킬 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시의 다른 구현예에 따르면, 통신 칩의 집적 회로 다이는 본 개시의 구현예에 따라 만들어진다.
다른 구현예에서, 컴퓨팅 장치(700) 내에 수용된 다른 컴포넌트는 본 개시의 실시예의 구현예에 따라 만들어진 집적 회로 다이를 포함할 수 있다.
다양한 실시예에서, 컴퓨팅 장치(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 다른 구현예에서, 컴퓨팅 장치(700)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
도 8은 본 개시의 하나 이상의 실시예를 포함하는 인터포저(800)를 도시한다. 인터포저(800)는 제 1 기판(802)을 제 2 기판(804)에 브리지(bridge)하는데 사용되는 개재 기판(intervening substrate)이다. 제 1 기판(802)은, 예를 들어 집적 회로 다이일 수 있다. 제 2 기판(804)은, 예를 들어 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(800)의 목적은 접속을 더 넓은 피치로 넓히거나 또는 접속을 다른 접속으로 재라우팅하는 것이다. 예를 들어, 인터포저(800)는 제 2 기판(804)에 후속적으로 연결될 수 있는 BGA(ball grid array)(806)에 집적 회로 다이를 연결할 수 있다. 일부 실시예에서, 제 1 기판(802) 및 제 2 기판(804)은 인터포저(800)의 대향하는 쪽에 부착된다. 다른 실시예에서, 제 1 기판(802) 및 제 2 기판(804)은 인터포저(800)의 같은 쪽에 부착된다. 또한, 다른 실시예에서, 3개 이상의 기판이 인터포저(800)를 이용하여 상호 접속된다.
인터포저(800)는 에폭시 수지, 유리섬유 강화 에폭시 수지, 세라믹 재료 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 다른 구현예에서, 인터포저(800)는 실리콘, 게르마늄, 및 다른 Ⅲ-Ⅴ족 및 Ⅳ족 재료와 같은, 반도체 기판에서 사용하기 위해 전술된 동일한 재료를 포함할 수 있는 대체적인 강성 또는 가요성 재료로 형성될 수 있다.
인터포저(800)는 금속 상호 접속부(808) 및 TSV(through-silicon via)(812)를 포함하지만 이에 한정되지 않는 비아(810)를 포함할 수 있다. 인터포저(800)는 수동 및 능동 장치를 모두 포함하는 내장형 장치(814)를 더 포함할 수 있다. 이러한 장치는 커패시터, 디커플링 커패시터, 저항, 인덕터, 퓨즈, 다이오드, 변압기, 센서 및 ESD(electrostatic discharge) 장치를 포함하지만 이에 한정되는 것은 아니다. RF(radio-frequency) 장치, 전력 증폭기, 전력 관리 장치, 안테나, 어레이, 센서 및 MEMS 장치와 같은 더 복잡한 장치도 인터포저(800) 상에 형성될 수 있다. 본 개시의 실시예에 따라, 여기에 개시된 장치 또는 프로세스는 인터포저(800)의 제조 또는 인터포저(800)에 포함된 컴포넌트의 제조에 사용될 수 있다.
도 9는 본 개시의 실시예에 따라 여기에 설명된 하나 이상의 프로세스에 따라 제조되거나 또는 여기에 설명된 하나 이상의 피쳐를 포함하는 집적 회로(IC)를 사용하는 모바일 컴퓨팅 플랫폼(900)의 등각 투상도(isometric view)이다.
모바일 컴퓨팅 플랫폼(900)은 전자 데이터 디스플레이, 전자 데이터 프로세싱 및 무선 전자 데이터 전송 각각을 위해 구성된 임의의 휴대용 장치일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(900)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적인 실시예에서 터치스크린(용량성, 유도성, 저항성 등)인 디스플레이 스크린(905), 칩 레벨(SoC) 또는 패키지 레벨 집적 시스템(910) 및 배터리(913)을 포함한다. 도시된 것과 같이, 트랜지스터 패킹 밀도가 높아짐에 따라 시스템(910)의 집적 레벨이 커질수록, 모바일 컴퓨팅 플랫폼(900)에서 배터리(913) 또는 솔리드 스테이트 드라이브와 같은 비휘발성 스토리지가 차지하는 부분이 커질 수 있거나, 또는 향상된 플랫폼 기능을 위한 트랜지스터 게이트 수가 더 많아진다. 유사하게, 시스템(910)에서 각각의 트랜지스터의 캐리어 이동도가 클수록 기능성이 더 커진다. 이와 같이, 여기에 설명된 기술은 모바일 컴퓨팅 플랫폼(900)에서 성능 및 폼 팩터를 개선할 수 있다.
집적 시스템(910)은 확대도(920)에 더 도시되어있다. 예시적인 실시예에서, 패키징된 장치(977)는 여기에 설명된 하나 이상의 프로세스에 따라 제조되거나 또는 여기에 설명된 하나 이상의 피쳐를 포함하는 적어도 하나의 메모리 칩(예를 들어, RAM) 또는 적어도 하나의 프로세서 칩(예를 들어, 멀티-코어 마이크로프로세서 및/또는 그래픽 프로세서)을 포함한다. 패키징된 장치(977)는 PMIC(power management integrated circuit)(915), 광대역 RF(무선) 송신기 및/또는 수신기를 포함하는 RFIC(RF integrated circuit)(925)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프런트 엔드 모듈은 전송 경로에 전력 증폭기를, 수신 경로에 저잡음 증폭기를 더 포함함) 및 이들의 컨트롤러(911) 중 하나 이상과 함께 보드(960)에 더 연결된다. 기능적으로, PMIC(915)는 배터리 전력 조절, DC-DC 변환 등을 수행하고, 따라서 배터리(913)에 연결된 입력 및 모든 다른 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 더 도시된 것과 같이, 예시적인 실시예에서, RFIC(925)는 Wi-Fi(IEEE 802.11 군), WiMAX(IEEE 802.16 군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물 및 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하기 위해 제공된 안테나에 연결된 출력을 갖는다. 다른 구현예에서, 이들 보드-레벨 모듈 각각은 패키징된 장치(977)의 패키지 기판에 연결된 개별 IC 상에 또는 패키징된 장치(977)의 패키지 기판에 연결된 단일 IC(SoC) 내에 집적될 수 있다.
다른 측면에서, 반도체 패키지는 집적 회로(IC) 칩 또는 다이를 보호하고 또한 외부 회로에 대한 전기적 인터페이스를 다이에 제공하는데 사용된다. 더 작은 전자 장치에 대한 수요가 증가함에 따라 반도체 패키지는 훨씬 더 컴팩트하게 설계되었으며 더 큰 회로 밀도를 지원해야 한다. 또한, 고성능 장치에 대한 요구로 인해 후속 어셈블리 프로세싱과 호환되는 얇은 패키징 프로파일 및 낮은 전체 뒤틀림을 가능하게 하는 개선된 반도체 패키지가 필요하다.
실시예에서, 세라믹 또는 유기 패키지 기판에 와이어 본딩이 사용된다. 다른 실시예에서, 다이를 세라믹 또는 유기 패키지 기판에 실장하기 위해 C4 프로세스가 사용된다. 특히, C4 솔더 볼 접속을 구현하여 반도체 장치와 기판 사이에 플립 칩 상호 접속을 제공할 수 있다. 플립 칩 또는 C4(Controlled Collapse Chip Connection)는 와이어 본드 대신 솔더 범프를 사용하는, 집적 회로(IC) 칩, MEMS 또는 컴포넌트와 같은 반도체 장치에 사용되는 실장의 하나의 타입이다. 솔더 범프는 기판 패키지의 상단 쪽에 있는 C4 패드 상에 퇴적된다. 반도체 장치를 기판에 실장하기 위해, 반도체 장치가 활성 면이 실장 영역과 아래로 마주하도록 뒤집힌다. 솔더 범프는 반도체 장치를 기판에 직접 접속하는데 사용된다.
도 10은 본 개시의 실시예에 따른 플립-칩 실장된 다이의 단면도를 도시한다.
도 10을 참조하면, 장치(1000)는 본 개시의 실시예에 따라 여기에 설명된 하나 이상의 프로세스에 따라 제조되거나 또는 여기에 설명된 하나 이상의 피쳐를 포함하는 집적 회로(IC)와 같은 다이(1002)를 포함한다. 다이(1002)는 그 상에 금속화된 패드(1004)를 포함한다. 세라믹 또는 유기 기판과 같은 패키지 기판(1006)은 그 상에 접속부(1008)를 포함한다. 다이(1002) 및 패키지 기판(1006)은 금속화된 패드(1004) 및 접속부(1008)에 연결된 솔더 볼(1010)에 의해 전기적으로 접속된다. 언더필 재료(underfill material)(1012)는 솔더 볼(1010)을 둘러싼다.
플립 칩을 프로세싱하는 것은 기존의 IC 제조와 유사할 수 있고, 몇 개의 추가 공정을 갖는다. 제조 프로세스의 거의 끝에서, 부착 패드는 솔더를 더 많이 수용하도록 금속화된다. 이것은 전형적으로 여러 가지 처리로 구성된다. 이후 솔더의 작은 도트가 각각의 금속화된 패드 상에 퇴적된다. 이후 칩은 평상시와 같이 웨이퍼에서 절단된다. 플립 칩을 회로에 부착하기 위해, 칩을 뒤집어 솔더 도트를 아래에 놓인 전자 장치 또는 회로 보드의 접속부 상으로 가져온다. 이후 솔더는 전형적으로 초음파 또는 이와 다른 리플로우(reflow) 솔더 프로세스를 사용하여 전기적 접속을 만들기 위해 재용융된다. 이것은 또한 칩의 회로와 아래에 놓인 실장 사이에 작은 공간을 남긴다. 대부분의 경우, 이후 전기 절연 접착제가 "언더필"되어 더 강한 기계적 접속 제공하고, 히트 브리지를 제공하고, 칩과 나머지 시스템의 차등 가열로 인해 솔더 결합부가 스트레스를 받지 않도록 한다.
다른 실시예에서, 본 개시의 실시예에 따라 여기에 설명된 하나 이상의 프로세스에 따라 제조되거나 또는 여기에 설명된 하나 이상의 피쳐를 포함하는 집적 회로(IC)를 통합하는 고성능 MCM(Multi-Chip Module) 및 SiP(System in Package)를 제조하기 위해, TSV(through silicon via) 및 실리콘 인터포저와 같은 더 새로운 패키징 및 다이-다이(die-to-die) 상호 접속 접근법이 구현된다.
따라서, 본 개시의 실시예는 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 집적 회로 구조를 포함하고, 인 도펀트 농도가 높은 소스 또는 드레인 구조물을 갖는 집적 회로 구조물을 제조하는 방법이 설명된다.
특정 실시예가 전술되었지만, 이들 실시예는 특정한 특징에 대해 하나의 실시예 만이 설명되는 경우에도 본 개시의 범위를 한정하도록 의도되지 않는다. 본 개시에 제공되는 특징의 예는 달리 언급되지 않는 한 제한적이기보다는 예시를 위한 것이다. 전술된 설명은 본 개시의 이점을 갖는 이 분야의 통상의 기술자에게 명백할 것인 것과 같이, 이러한 대체, 수정 및 균등한 것을 커버하도록 의도되어 있다.
본 개시의 범위는 여기에 언급된 문제의 임의의 것 또는 전부를 해소하는지 여부에 관계없이 여기에 (명시적으로 또는 암시적으로) 개시된 임의의 특징 또는 특징의 조합, 또는 그의 임의의 일반화를 포함한다. 따라서, 본 출원(또는 이에 대해 우선권을 주장하는 출원)이 계속하는 동안 임의의 이러한 특징의 조합에 대한 새로운 청구항이 작성될 수 있다. 특히, 첨부된 청구항을 참조하면, 종속 청구항의 특징은 독립 청구항의 특징과 결합될 수 있고 각각의 독립 청구항의 특징은 단지 첨부된 청구항에 열거된 특정 조합이 아닌 임의의 적절한 방식으로 결합될 수 있다.
다음의 예는 추가 실시예에 관한 것이다. 다른 실시예의 다양한 특징은 다양한 다른 응용에 적합하도록 일부 특징은 포함되고 다른 특징은 제외되어 다양하게 결합될 수 있다.
예시적인 실시예 1: 집적 회로 구조물은 하부 핀 부분 및 상부 핀 부분을 갖는 핀을 포함한다. 게이트 스택은 핀의 상부 핀 부분 위에 있고, 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물은 게이트 스택의 제 1 측에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 2 소스 또는 드레인 구조물은 게이트 스택의 제 2 측에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각은 실리콘 및 인을 포함하고, 인은 실리콘의 코어 영역에서 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 갖는다. 실리콘의 코어 영역은 실리콘의 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있고, 실리콘의 코어 영역은 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각의 최상단에서 노출된다.
예시적인 실시예 2: 예시적인 실시예 1의 집적 회로 구조물로서, 실리콘의 코어 영역에서 인의 원자 농도는 5E21 원자/cm3보다 높다.
예시적인 실시예 3: 예시적인 실시예 1 또는 2의 집적 회로 구조물로서, 실리콘의 주변 영역에서 인의 원자 농도는 4E21 원자/cm3보다 낮다.
예시적인 실시예 4: 예시적인 실시예 1, 2 또는 3의 집적 회로 구조물로서, 코어 영역의 인의 원자 농도는 에피택셜 구조물 각각의 최상단에서는 6E21 원자/cm3보다 높고, 에피택셜 구조물 각각의 하단의 주변 영역에서는 2E21 원자/cm3 미만이 되도록 점점 낮아진다.
예시적인 실시예 5: 예시적인 실시예 1, 2, 3 또는 4의 집적 회로 구조물로서, 제 1 및 제 2 소스 또는 드레인 구조물은 약 0.4mOhmㆍcm보다 작은 비저항을 갖는다.
예시적인 실시예 6: 예시적인 실시예 1, 2, 3, 4 또는 5의 집적 회로 구조물로서, 하부 핀 부분은 아래에 놓인 벌크 단결정질 실리콘 기판의 일부를 포함한다.
예시적인 실시예 7: 예시적인 실시예 1, 2, 3, 4, 5 또는 6의 집적 회로 구조물로서, 각각 게이트 스택의 제 1 측 및 제 2 측을 따라 제 1 및 제 2 유전체 게이트 측벽 스페이서를 더 포함한다.
예시적인 실시예 8: 예시적인 실시예 1, 2, 3, 4, 5, 6 또는 7의 집적 회로 구조물로서, 제 1 소스 또는 드레인 구조물의 에피택셜 구조물 상에 제 1 전도성 컨택트 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 상에 제 2 전도성 컨택트를 더 포함한다.
예시적인 실시예 9: 예시적인 실시예 8의 집적 회로 구조물로서, 제 1 및 제 2 전도성 컨택트는 각각 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물의 부분적인 리세스에 있다.
예시적인 실시예 10: 집적 회로 구조물은 하부 핀 부분 및 상부 핀 부분을 갖는 핀을 포함한다. 게이트 스택은 핀의 상부 핀 부분 위에 있고, 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물은 게이트 스택의 제 1 측에서 핀에 매립된 에피택셜 구조물을 포함하고, 에피택셜 구조물은 하부 반도체 층 및 하부 반도체 층 상의 캡핑 반도체 층을 갖는다. 제 2 소스 또는 드레인 구조물은 게이트 스택의 제 2 측에서 핀에 매립된 에피택셜 구조물을 포함하고, 에피택셜 구조물은 하부 반도체 층 및 하부 반도체 층 상의 캡핑 반도체 층을 갖는다. 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각의 하부 반도체 층은 실리콘 및 인을 포함한다. 인은 실리콘의 코어 영역에서 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 갖는다. 실리콘의 코어 영역은 실리콘의 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있다. 실리콘의 코어 영역은 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각의 반도체 층의 최상단에서 노출된다.
예시적인 실시예 11: 예시적인 실시예 10의 집적 회로 구조물로서, 실리콘의 코어 영역에서 인의 원자 농도는 5E21 원자/cm3보다 높다.
예시적인 실시예 12: 예시적인 실시예 10 또는 11의 집적 회로 구조물로서, 실리콘의 주변 영역에서 인의 원자 농도는 4E21 원자/cm3보다 낮다.
예시적인 실시예 13: 예시적인 실시예 10, 11 또는 12의 집적 회로 구조물로서, 코어 영역의 인의 원자 농도는 에피택셜 구조물 각각의 최상단에서는 6E21 원자/cm3보다 높고, 에피택셜 구조물 각각의 하단의 주변 영역에서는 2E21 원자/cm3미만이 되도록 점점 낮아진다.
예시적인 실시예 14: 예시적인 실시예 10, 11, 12 또는 13의 집적 회로 구조물로서, 제 1 및 제 2 소스 또는 드레인 구조물은 약 0.4mOhmㆍcm보다 작은 비저항을 갖는다.
예시적인 실시예 15: 예시적인 실시예 10, 11, 12, 13 또는 14의 집적 회로 구조물로서, 하부 핀 부분은 아래에 놓인 벌크 단결정질 실리콘 기판의 일부를 포함한다.
예시적인 실시예 16: 예시적인 실시예 10, 11, 12, 13, 14 또는 15의 집적 회로 구조물로서, 각각 게이트 스택의 제 1 및 제 2 측을 따라 제 1 및 제 2 유전체 게이트 측벽 스페이서를 더 포함한다.
예시적인 실시예 17: 예시적인 실시예 10, 11, 12, 13, 14, 15 또는 16의 집적 회로 구조물로서, 제 1 소스 또는 드레인 구조물의 캡핑 반도체 층 상에 제 1 전도성 컨택트 및 제 2 소스 또는 드레인 구조물의 캡핑 반도체 층 상에 제 2 전도성 컨택트를 더 포함한다.
예시적인 실시예 18: 예시적인 실시예 17의 집적 회로 구조물로서, 제 1 및 제 2 전도성 컨택트는 각각 제 1 및 제 2 소스 또는 드레인 구조물의 캡핑 반도체 층의 부분적인 리세스에 있다.
예시적인 실시예 19 : 컴퓨팅 디바이스는 보드 및 보드에 연결된 컴포넌트를 포함한다. 컴포넌트는 집적 회로 구조물을 포함한다. 집적 회로 구조물은 하부 핀 부분 및 상부 핀 부분을 갖는 핀을 포함한다. 게이트 스택은 핀의 상부 핀 부분 위에 있고, 제 2 측의 반대 쪽인 제 1 측을 갖는다. 제 1 소스 또는 드레인 구조물은 게이트 스택의 제 1 측에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 2 소스 또는 드레인 구조물은 게이트 스택의 제 2 측에서 핀에 매립된 에피택셜 구조물을 포함한다. 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각은 실리콘 및 인을 포함하고, 인은 실리콘의 코어 영역에서 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 갖는다. 실리콘의 코어 영역은 실리콘의 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있고, 실리콘의 코어 영역은 제 1 및 제 2 소스 또는 드레인 구조물의 에피택셜 구조물 각각의 최상단에서 노출된다.
예시적인 실시예 20: 예시적인 실시예 19의 컴퓨팅 장치로서, 보드에 연결된 메모리를 더 포함한다.
예시적인 실시예 21: 예시적인 실시예 19 또는 20의 컴퓨팅 장치로서, 보드에 연결된 통신 칩을 더 포함한다.
예시적인 실시예 22: 예시적인 실시예 19, 20 또는 21의 컴퓨팅 장치로서, 보드에 연결된 카메라를 더 포함한다.
예시적인 실시예 23: 예시적인 실시예 19, 20, 21 또는 22의 컴퓨팅 장치로서, 보드에 연결된 배터리를 더 포함한다.
예시적인 실시예 24: 예시적인 실시예 19, 20, 21, 22 또는 23의 컴퓨팅 장치로서, 보드에 연결된 안테나를 더 포함한다.
예시적인 실시예 25: 예시적인 실시예 19, 20, 21, 22, 23 또는 24의 컴퓨팅 장치로서, 컴포넌트는 패키징된 집적 회로 다이이다.

Claims (25)

  1. 집적 회로 구조물로서,
    하부 핀 부분과 상부 핀 부분을 갖는 핀(fin)과,
    상기 핀의 상기 상부 핀 부분 위에 있고, 제 1 측을 갖는 게이트 스택 - 상기 제 1 측의 반대 쪽에는 제 2 측이 있음 - 과,
    상기 게이트 스택의 상기 제 1 측에서 상기 핀에 매립된 에피택셜 구조물을 포함하는 제 1 소스 또는 드레인 구조물과,
    상기 게이트 스택의 상기 제 2 측에서 상기 핀에 매립된 에피택셜 구조물을 포함하는 제 2 소스 또는 드레인 구조물을 포함하되,
    상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물 각각은 실리콘 및 인을 포함하고, 상기 인은 상기 실리콘의 코어 영역에서 상기 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 가지며, 상기 실리콘의 코어 영역은 상기 실리콘의 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있고, 상기 실리콘의 코어 영역은 상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물 각각의 최상단에서 노출되는,
    집적 회로 구조물.
  2. 제 1 항에 있어서,
    상기 실리콘의 코어 영역에서 상기 인의 원자 농도는 5E21 원자/cm3보다 높은,
    집적 회로 구조물.
  3. 제 1 항에 있어서,
    상기 실리콘의 주변 영역에서 상기 인의 원자 농도는 4E21 원자/cm3보다 낮은,
    집적 회로 구조물.
  4. 제 1 항에 있어서,
    상기 코어 영역의 상기 인의 원자 농도는, 상기 에피택셜 구조물 각각의 최상단에서는 6E21 원자/cm3보다 높고, 상기 에피택셜 구조물 각각의 최하단에 있는 상기 주변 영역에서는 2E21 원자/cm3 미만이 되도록 점점 낮아지는,
    집적 회로 구조물.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 소스 또는 드레인 구조물은 약 0.4mOhmㆍcm보다 작은 비저항을 갖는,
    집적 회로 구조물.
  6. 제 1 항에 있어서,
    상기 하부 핀 부분은 아래에 놓인 벌크 단결정질 실리콘 기판의 일부를 포함하는,
    집적 회로 구조물.
  7. 제 1 항에 있어서,
    각각 상기 게이트 스택의 상기 제 1 측 및 상기 제 2 측을 따라 제 1 및 제 2 유전체 게이트 측벽 스페이서를 더 포함하는
    집적 회로 구조물.
  8. 제 1 항에 있어서,
    상기 제 1 소스 또는 드레인 구조물의 상기 에피택셜 구조물 상에 제 1 전도성 컨택트 및 상기 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물 상에 제 2 전도성 컨택트를 더 포함하는
    집적 회로 구조물.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 전도성 컨택트는 각각 상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물의 부분적인 리세스에 있는,
    집적 회로 구조물.
  10. 집적 회로 구조물로서,
    하부 핀 부분과 상부 핀 부분을 갖는 핀과,
    상기 핀의 상기 상부 핀 부분 위에 있고, 제 1 측을 갖는 게이트 스택 - 상기 제 1 측의 반대 쪽에는 제 2 측이 있음 - 과,
    상기 게이트 스택의 상기 제 1 측에서 상기 핀에 매립된 에피택셜 구조물을 포함하는 제 1 소스 또는 드레인 구조물 - 상기 에피택셜 구조물은 하부 반도체 층 및 상기 하부 반도체 층 상의 캡핑 반도체 층을 포함함 - 과,
    상기 게이트 스택의 상기 제 2 측에서 상기 핀에 매립된 에피택셜 구조물을 포함하는 제 2 소스 또는 드레인 구조물 - 상기 에피택셜 구조물은 하부 반도체 층 및 상기 하부 반도체 층 상의 캡핑 반도체 층을 포함함 - 을 포함하되,
    상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물 각각의 상기 하부 반도체 층은 실리콘 및 인을 포함하고, 상기 인은 상기 실리콘의 코어 영역에서 상기 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 가지며, 상기 실리콘의 코어 영역은 상기 실리콘의 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있고, 상기 실리콘의 코어 영역은 상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물 각각의 상기 반도체 층의 최상단에서 노출되는,
    집적 회로 구조물.
  11. 제 10 항에 있어서,
    상기 실리콘의 코어 영역에서 상기 인의 원자 농도는 5E21 원자/cm3보다 높은,
    집적 회로 구조물.
  12. 제 10 항에 있어서,
    상기 실리콘의 주변 영역에서 상기 인의 원자 농도는 4E21 원자/cm3보다 낮은,
    집적 회로 구조물.
  13. 제 10 항에 있어서,
    상기 코어 영역의 상기 인의 원자 농도는, 상기 에피택셜 구조물 각각의 최상단에서는 6E21 원자/cm3보다 높고, 상기 에피택셜 구조물 각각의 최하단에 있는 상기 주변 영역에서는 2E21 원자/cm3 미만이 되도록 점점 낮아지는,
    집적 회로 구조물.
  14. 제 10 항에 있어서,
    상기 제 1 및 제 2 소스 또는 드레인 구조물은 약 0.4mOhmㆍcm보다 작은 비저항을 갖는,
    집적 회로 구조물.
  15. 제 10 항에 있어서,
    상기 하부 핀 부분은 아래에 놓인 벌크 단결정질 실리콘 기판의 일부를 포함하는,
    집적 회로 구조물.
  16. 제 10 항에 있어서,
    각각 상기 게이트 스택의 상기 제 1 측 및 상기 제 2 측을 따라 제 1 및 제 2 유전체 게이트 측벽 스페이서를 더 포함하는
    집적 회로 구조물.
  17. 제 10 항에 있어서,
    상기 제 1 소스 또는 드레인 구조물의 상기 캡핑 반도체 층 상에 제 1 전도성 컨택트 및 상기 제 2 소스 또는 드레인 구조물의 상기 캡핑 반도체 층 상에 제 2 전도성 컨택트를 더 포함하는
    집적 회로 구조물.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 전도성 컨택트는 각각 상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 캡핑 반도체 층의 부분적인 리세스에 있는,
    집적 회로 구조물.
  19. 컴퓨팅 장치로서,
    보드와,
    보드에 연결되고, 집적 회로 구조물을 포함하는 컴포넌트를 포함하되,
    상기 집적 회로 구조물은,
    하부 핀 부분과 상부 핀 부분을 갖는 핀과,
    상기 핀의 상부 핀 부분 위에 있고, 제 1 측을 갖는 게이트 스택 - ㅅ상기 제 1 측의 반대 쪽에는 제 2 측이 있음 - 과,
    상기 게이트 스택의 상기 제 1 측에서 상기 핀에 매립된 에피택셜 구조물을 포함하는 제 1 소스 또는 드레인 구조물과,
    상기 게이트 스택의 상기 제 2 측에서 상기 핀에 매립된 에피택셜 구조물을 포함하는 제 2 소스 또는 드레인 구조물을 포함하고,
    상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물 각각은 실리콘 및 인을 포함하고, 상기 인은 상기 실리콘의 코어 영역에서 상기 실리콘의 주변 영역에서의 원자 농도보다 더 높은 원자 농도를 가지며, 상기 실리콘의 코어 영역은 상기 실리콘의 상기 주변 영역의 측면 방향으로 안쪽 및 위쪽에 있고, 상기 실리콘의 코어 영역은 상기 제 1 및 제 2 소스 또는 드레인 구조물의 상기 에피택셜 구조물 각각의 최상단에서 노출되는,
    컴퓨팅 장치.
  20. 제 19 항에 있어서,
    상기 보드에 연결된 메모리를 더 포함하는
    컴퓨팅 장치.
  21. 제 19 항에 있어서,
    상기 보드에 연결된 통신 칩을 더 포함하는
    컴퓨팅 장치.
  22. 제 19 항에 있어서,
    상기 보드에 연결된 카메라를 더 포함하는
    컴퓨팅 장치.
  23. 제 19 항에 있어서,
    상기 보드에 연결된 배터리를 더 포함하는
    컴퓨팅 장치.
  24. 제 19 항에 있어서,
    상기 보드에 연결된 안테나를 더 포함하는
    컴퓨팅 장치.
  25. 제 19 항에 있어서,
    상기 컴포넌트는 패키징된 집적 회로 다이인,
    컴퓨팅 장치.
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