CN113410195A - 半导体组装结构及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体组装结构及其制备方法。该半导体组装结构具有一半导体元件、一块状半导体、一钝化层、至少一导电栓塞、多个保护衬垫以及多个绝缘衬垫。该块状半导体设置在该半导体元件上。该钝化层覆盖该块状半导体。该导电栓塞包括一第一块体以及一第二块体，该第一块体设置在该钝化层中，该第二块体设置在该第一块体与该导电垫之间，其中该等保护衬垫与该等绝缘衬垫围绕该导电栓塞的该第一块体与该第二块体的周围的部分设置。

Description

半导体组装结构及其制备方法
技术领域
本公开主张2020年3月16日申请的美国正式申请案第16/819,758号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体组装结构及其制备方法。特别涉及一种具有T形内连接的半导体组装结构及其制备方法。
背景技术
自集成电路发明以来，由于各种电子元件(例如晶体管、二极管、电阻器、电容器等等)的集成密度的不断提高，半导体工业经历了持续的快速增长。在大多数情况下，集成密度的提高来自最小特征尺寸的不断减小，从而允许将更多零件整合到一给定的芯片面积中。
因为集成零件所占据的体积基本上在半导体晶圆的表面上，所以这些整合的改善本质上是二维的(2D)。光刻技术的显着改善已导致在二维集成电路形成中的显着改进。然而，由于零件的尺寸缩减，集成零件的导电垫与凸块之间的接触面积减小，使得凸块与导电垫可能容易发生脱层(delamination)，从而不利地影响了半导体元件电子效能和可靠度。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体组装结构。该半导体组装结构包括一半导体元件、一块状半导体、一钝化层、至少一导电栓塞、多个导电衬垫以及多个绝缘衬垫。该半导体元件具有至少一导电垫。该块状半导体设置在该半导体元件上。该钝化层覆盖该块状半导体。该导电栓塞具有一第一块体以及一第二块体，该第一块体设置在该钝化层中，该第二块体设置在该第一块体与该导电垫之间。该多个保护衬垫围绕该导电栓塞的该第一块体与该第二块体的周围的部分设置。该多个绝缘衬垫设置在该导电栓塞的该第一块体与该第二块体的周围的该部分上。
在本公开的一些实施例中，该第一块体具有一第一宽度，且该第二块体具有一第二宽度，该第二宽度小于该第一宽度。
在本公开的一些实施例中，该第一块体与该第二块体对应一中心轴而对称设置。
在本公开的一些实施例中，一扩散阻障膜围绕该导电栓塞设置。
在本公开的一些实施例中，该半导体组装结构还包括一介电层，设置在该半导体元件与该块状半导体之间。
在本公开的一些实施例中，该至少一绝缘衬垫包括一垂直区段以及一水平区段，该垂直区段平行该保护衬垫，该水平区段连接该垂直区段的一下端到该导电栓塞。
在本公开的一些实施例中，该等保护衬垫夹置在该等绝缘衬垫的该垂直区段与该导电栓塞之间。
在本公开的一些实施例中，该等保护衬垫与该等绝缘衬垫将该导电材料与该块状半导体分开。
在本公开的一些实施例中，该等保护衬垫与该等绝缘衬垫并未接触该导电垫。
本公开的另一实施例提供一种半导体组装结构的制备方法。该方法的步骤包括接合一块状半导体到一半导体元件，其经由一介电层进行接合；沉积一钝化层在该块状半导体上；产生至少一凹陷在该钝化层中；产生至少一沟槽以穿经该钝化层与该块状半导体，并延伸进入该介电层中，其中该沟槽连通该凹陷；形成多个绝缘衬垫与多个保护衬垫在该块状半导体的内壁上、在该介电层上，以及在该钝化层通过该凹陷与该沟槽暴露的一些部分上；移除该介电层位在该沟槽下的一部分，以暴露该半导体元件的至少一导电垫；以及沉积一导电材料在该沟槽与该凹陷中，直到该沟槽与该凹陷填满为止。
在本公开的一些实施例中，该方法还包括一步骤，即在该导电材料沉积之前，沉积一扩散阻障膜在该导电垫上、在该等绝缘衬垫上、在该等保护垫上，以及在该介电层与该钝化层经由该等保护衬垫而暴露的一些部分上。
在本公开的一些实施例中，该扩散阻障膜具有一轮廓(topology)，是仿效该等绝缘衬垫、该等保护衬垫、该钝化层通过该凹陷而暴露的该等部分，以及该介电层未被该等绝缘衬垫与该等保护衬垫所覆盖的该等部分的轮廓。
在本公开的一些实施例中，该等绝缘衬垫与该等保护衬垫的形成包括下列步骤：沉积一绝缘膜在该钝化层上，且在该凹陷与该沟槽中；沉积一保护膜在该绝缘膜上；移除该保护膜的各水平部分，以形成该等保护衬垫；以及移除该绝缘膜未被该等保护衬垫所覆盖的一些部分。
在本公开的一些实施例中，在该介电层位在该沟槽下的该部分的移除期间，移除该钝化层未被该等绝缘衬垫所覆盖的一些部分。
在本公开的一些实施例中，在该绝缘膜未被该等扩散阻障衬垫所覆盖的该部分的移除期间，移除该介电层位在该沟槽下方的该部分。
在本公开的一些实施例中，该绝缘膜具有一轮廓，是仿效该块状半导体、该介电层，以及该钝化层通过该凹陷与该沟槽所暴露的该等部分的轮廓。
在本公开的一些实施例中，该块状半导体与该半导体元件的接合，包括下列步骤：沉积多个介电膜在该半导体元件与该块状半导体上；安装该半导体元件在该块状半导体上，以使该等介电膜接触；以及执行一退火工艺，以熔融该等介电膜，借此形成该介电层。
在本公开的一些实施例中，在该沟槽的形成之后，该介电层在该沟槽下方的一厚度小于该介电层连接该块状半导体到该半导体元件的该厚度的一半。
在本公开的一些实施例中，该导电垫具有一第一宽度，该凹陷具有一第二宽度，该第二宽度小于该第一宽度，且该沟槽具有一第三宽度，该第三宽度小于该第一宽度与该第二宽度。
在本公开的一些实施例中，该方法还包括一步骤，即在该钝化层的沉积之前，执行一研磨工艺，以薄化该块状半导体。
在本公开的一些实施例中，该方法还包括下列步骤：执行一平坦化工艺，以移除该导电材料外溢出该凹陷的一部分；以及在该平坦化工艺之后，形成至少一凸块在该导电材料上。
由于该半导体组装结构的前述架构，增加该导电栓塞经由该钝化层而暴露的占用面积，借此降低接合一凸块在该导电栓塞上的困难度。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中一种电子系统的剖视示意图。
图2为依据本公开一些实施例中一种半导体组装结构的制备方法的流程示意图。
图3到图20为依据本公开一些实施例中在制备一半导体组装结构中的各中间阶段的剖视示意图。
附图标记说明：
10：半导体组装结构
20：电子系统
22：外部元件
110：半导体元件
112：基底
114：导电垫
116：隔离层
120：块状半导体
122：薄化的块状半导体
124：块状半导体
130：介电层
132：介电膜
134：介电膜
136：介电层
140：钝化层
142：余留的钝化层
144：凹陷
146：钝化层
150：沟槽
160：绝缘膜
162：绝缘衬垫
170：保护膜
172：保护衬垫
180：扩散阻障膜
182：扩散阻障膜
190：导电材料
192：导电栓塞
200：凸块
210：第一光刻胶遮罩
212：开孔
220：第二光刻胶遮罩
222：开孔
230：第三光刻胶遮罩
232：开孔
300：制备方法
1122：半导体晶圆
1124：主要元件
1202：前表面
1222：表面
1622：垂直区段
1624：水平区段
1922：第一块体
1924：第二块体
C：中心轴
D：深度
S302：步骤
S304：步骤
S306：步骤
S308：步骤
S310：步骤
S312：步骤
S314：步骤
S316：步骤
S318：步骤
S320：步骤
S322：步骤
T1：厚度
T2：厚度
T3：厚度
T4：厚度
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所启示。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群。
图1为依据本公开一实施例中一种电子系统20的剖视示意图。请参考图1，电子系统20具有一半导体组装结构10以及一外部元件22，而外部元件22耦接到半导体组装结构10。半导体组装结构10具有一半导体元件110、一块状半导体124、一钝化层146以及至少一导电栓塞192，块状半导体124经由一介电层136而接合到半导体元件110，钝化层146覆盖块状半导体124，至少一导电栓塞192穿经介电层136、块状半导体124以及钝化层146，其中导电栓塞192接触半导体元件110的至少一导电垫114。半导体元件110还具有一基底112以及一隔离层116，而隔离层116覆盖基底112，其中隔离层116围绕导电垫114设置。
导电栓塞192具有一第一块体1922以及一第二块体1924，第一块体1922设置在钝化层146中，而第二块体1924穿经块状半导体124与介电层136，其中第二块体1924连接到位在钝化层146中的第一块体1922。换言之，第二块体1924设置在第一块体1922与导电垫114之间。导电栓塞192的第一块体1922与第二块体1924可为一体成形。导电栓塞1922的第一块体1922具有一宽度W1，导电栓塞192的第二块体1924具有一宽度W2，而宽度W2小于宽度W1。半导体元件110的导电垫114具有一宽度W3，而宽度W3小于宽度W1。在一些实施例中，导电栓塞192的第二块体1924具有宽度W2，而第二宽度W2小于宽度W3，以降低载货成本(manifesting cost)。在一些实施例中，导电栓塞192包含铝或铝合金。在其他实施例中，导电栓塞192可包含铜或铜合金，其具有比铝还较低的电阻。
半导体组装结构10还具有多个绝缘衬垫162以及多个保护衬垫172，而多个保护衬垫172设置在导电栓塞182的第一块体1922与第二块体1924的周围的部分上。该等绝缘衬垫162与该等保护衬垫172是穿经块状半导体124，并延伸进入介电层136中。该等绝缘衬垫162与该等保护衬垫172并未接触导电垫114。该等绝缘衬垫162与该等保护衬垫172可将导电栓塞192与块状半导体124分开，借此避免包含在导电栓塞192中的金属扩散进入块状半导体124中。
该等绝缘衬垫162具有多个垂直区段1622以及多个水平区段1624，该等垂直区段1622围绕该等保护衬垫172设置，该等水平区段1624连接该等垂直区段1622的下端到导电栓塞192。该等保护衬垫172夹置在该等绝缘衬垫162的垂直区段1622与导电栓塞192之间。该等绝缘衬垫162的垂直区段1622与水平区段1624具有一大致均匀厚度。此外，该等绝缘衬垫162的垂直区段1622与水平区段1624为一体成形。介电层136、钝化层146以及该等绝缘衬垫162可使用相同材料所制，但本公开并不以此为限。举例来说，介电层136、钝化层146以及该等绝缘衬垫162包含氧化物基(oxide-based)材料。具有一大致均匀厚度的该等保护衬垫172可包含耐火金属(refractory metals)(例如钽及钛)。
半导体组装结构10还可具有一扩散阻障膜182，设置在该等保护衬垫172与导电栓塞192之间、在导电垫114与导电栓塞192的第二块体1924之间、在介电层136与导电栓塞192的第二块体1924之间，以及在钝化层146与导电栓塞192的第一块体1922之间。换言之，具有一大致均匀厚度的扩散阻障膜182围绕导电栓塞192设置。扩散阻障膜182包含耐火金属。在一些实施例中，扩散阻障膜182是当成一粘着层，以避免导电栓塞192从介电层136与钝化层146片状剥落(flaking)或剥蚀(spalling)。在一些实施例中，该等保护衬垫172与扩散阻障膜1872可包含相同耐火金属。举例来说，该等保护衬垫172可由钛所制，而扩散阻障膜182可由氮化钛所制。
半导体组装结构10还可具有一凸块200，实体且电性连接到扩散阻障膜182与导电栓塞192的第一块体1922。在本公开中，导电栓塞192的第一块体1922的宽度W1大于半导体元件110的导电垫114的宽度，可增加导电栓塞192与凸块200之间的接触面积与粘着强度(adhesion strength)，以便可避免凸块200的分离(detachment)或脱层(delamination)。
扩散阻障膜182与导电栓塞192当成是在导电垫114与凸块200之间的一电性内连接(electrical interconnection)。凸块200当成是输入/输出(I/O)连接，以电性连接半导体组装结构10到外部元件22，而外部元件22具有一中央处理单元(CPU)、一绘图处理单元(GPU)。在一些实施例中，凸块200接触绝缘衬垫162的垂直区段1622与位在导电栓塞192的第一块体1922上的保护衬垫172。在一些实施例中，凸块200可覆盖钝化层146的一部分。
图2为依据本公开一些实施例中一种半导体组装结构10的制备方法300的流程示意图。图3到图20为依据本公开一些实施例中在制备一半导体组装结构10中的各中间阶段的剖视示意图。如图3到图20所示的各阶段例示地示出在图2中的流程中。在接下来的讨论中，如图3到图20所示的各制造阶段参考如图2所示的处理步骤进行讨论。
请参考图3，依据图3中的一步骤S302，提供一半导体元件110与一块状半导体120，且介电膜132与134分别形成在半导体元件110与块状半导体120上。设置介电膜132以覆盖设置在一基底112上的至少一导电垫114，并被半导体元件110的一隔离层116所围绕。
半导体元件110的基底112可具有一半导体晶圆1122以及一或多个主要元件1124，而一或多个主要元件1124设置在半导体晶圆1122中或设置在半导体晶圆1122上。半导体晶圆1122与块状半导体120可由硅所制。或者是或此外，半导体晶圆1122与块状半导体120可包含其他元素半导体材料，例如锗(germanium)。在一些实施例中，半导体晶圆1122与块状半导体120由一化合物半导体所制，例如碳化硅(silicon carbide)、砷化镓(galliumarsenic)、砷化铟(indium arsenide)或磷化铟(indium phosphide)。在一些实施例中，半导体晶圆1122与块状半导体120由一合金半导体所制，例如硅锗(silicon germanium)、碳化硅锗(silicon germanium carbide)、砷磷化镓(gallium arsenic phosphide)或磷化铟镓(gallium indium phosphide)。在一些实施例中，半导体晶圆1122可包含一外延层(epitaxial layer)。举例来说，半导体晶圆1122具有铺覆在一块状半导体上的一外延层。
半导体晶圆1122可以不同掺杂区(图未示)所形成，其掺杂有p型掺杂物及/或n型掺杂物，而p型掺杂物是例如硼(boron)，n型掺杂物是例如磷(phosphorus)或砷(arsenic)。在一些实施例中，例如浅沟隔离(STI)特征或硅的局部氧化(local oxidation ofsilicon，LOCOS)特征的绝缘特征(图未示)，可引入到半导体晶圆1122中，以界定并绝缘在半导体晶圆1122中的各式不同的该等主要元件1124。该等主要元件1124可经由埋入在隔离层116中的各导电特征(图未示)而电性连接到导电垫114，并使用现有的镶嵌(damascene)工艺所形成。该等主要元件1124可包括主动元件以及被动元件，而主动元件是例如晶体管及/或二极管，被动元件是例如电容器、电阻器或其类似物。该等主要元件1124是使用各式不同工艺所形成，包括沉积、蚀刻、植入、光刻、退火及/或其他可应用的工艺。此外，举例来说，该等主要元件1124可相互内连接(经由导电垫114与该等导电特征)，以形成一逻辑元件、一存储器元件、一输入/输出元件、一系统芯片(system-on-chip)元件、其他适合形式的元件，或其组合。在一些实施例中，该等主要元件1124在各前端(front-end-of-line，FEOL)工艺期间，可形成在半导体晶圆1122中。导电垫114与隔离层116在各后端(back-end-of-line，BEOL)工艺期间，可形成在半导体晶圆1122上。
介电膜132完全覆盖导电垫114与隔离层116。介电膜132通过沉积一介电材料在半导体元件110上所形成，举例来说，介电材料包含氧化物基材料，且使用一化学气相沉积(CVD)工艺进行沉积。介电膜134形成在块状半导体120的整个前表面1202。包含氧化物基材料的介电膜134可为一沉积层或一氧化层(oxidized layer)，沉积层使用一CVD工艺所形成，而氧化层使用热氧化(thermal oxidation)工艺所形成，其中相较于沉积氧化物(deposited oxides)，热生长氧化物(thermally-grown oxides)具有一较高纯度。
请参考图4，块状半导体120是上下颠倒的倒装(flipped)，以使介电膜132与134可相互面对并对准。在一些实施例中，在半导体元件110与块状半导体120的对准之前，多个平坦化工艺可选择地执行在介电膜132与134上，以产生一可接受的平坦轮廓(topology)。
请参考图5，依据图2中的步骤S304，块状半导体120接合到半导体元件110。在半导体元件110接合到块状半导体120之后，在半导体元件110上的介电膜132是直接接触在块状半导体120上的介电膜134。在使介电膜132与134的表面接触之后，加热并施力以熔融(fuse)介电膜132与134，因此形成一介电层130。在一些实施例中，在介电膜132与134之间的熔融接合(fusion bonding)强度，是通过将分别涂布有介电膜132与134的半导体元件110与块状半导体120暴露到一退火(anneal)工艺而增加。
此外，涂布在块状半导体120上的介电膜134具有一第一厚度T1，且覆盖半导体元件110的介电膜132具有一第二厚度T2，而第二厚度T2大于第一厚度T1，借此减轻在介电膜132与134的熔融期间所施加到半导体元件110的应力。
请参考图5及图6，依据图2中的一步骤S306，一薄化制成执行在块状半导体120上，以减少块状半导体120的一厚度。如图5所示的块状半导体120被薄化以缩短用于形成至少一导电栓塞的处理时间(processing time)，如下所述。在图6中，在薄化的块状半导体122上的虚线表示块状半导体120的一原始厚度。薄化工艺可使用适合的技术所实现，例如研磨(grinding)、抛光(polishing)及/或化学蚀刻。
请参考图7，依据图2中的一步骤S308，一钝化层140沉积在薄化的块状半导体122上。钝化层140可通过沉积一介电材料在薄化的块状半导体122的一表面1222上所形成。具有含硅材料的钝化层140可使用一旋转涂布工艺、一CVD工艺或其他可形成一介电材料的适合的工艺，而含硅材料是例如二氧化硅或氮化硅。在一些实施例中，在介电材料沉积之后，可选择地执行一平坦化工艺，以产生一可接受的平坦轮廓。在一些实施例中，钝化层140可具有一均匀厚度。
请参考图8，具有至少一开孔212的一第一光刻胶遮罩210提供在钝化层140上。第一光刻胶遮罩210通过下列步骤所形成：(1)保形地涂布一光敏材料在钝化层140上；(2)暴露光敏材料的一些部分在辐射(图未示)中；(3)执行一后曝光烘烤(post-exposurebaking)工艺；以及(4)显影光敏材料，借此形成开孔212，以暴露钝化层140的一部分。钝化层140位在导电垫114上的该部分是经由第一光刻胶遮罩210而暴露。
请参考图8及图9，依据图2中的一步骤S310，一凹陷144产生在钝化层140中。凹陷144是通过移除钝化层140未被光刻胶遮罩210所覆盖的一部分所形成。移除钝化层140的该部分是使用一干蚀刻工艺、一非等向性湿蚀刻工艺或任何适合的非等向性工艺，以使开孔212的宽度维持在凹陷144中。
请参考图9，未被蚀刻的余留的钝化层142的一部分具有一厚度T3，且凹陷144具有一深度D，而深度D小于厚度T3。在一些实施例中，深度D大于厚度T3的一半。在一些实施例中，导电垫114具有一宽度W3，且位在导电垫114上的凹陷144具有一宽度W4，而宽度W4大于宽度W3。在凹陷144形成之后，举例来说，如图8所示的第一光刻胶遮罩210使用一灰化(ashing)工艺或一剥除(strip)工艺进行移除。
请参考图10，一第二光刻胶遮罩220是提供在钝化层142上。第二光刻胶遮罩220具有至少一第二开孔222，以暴露钝化层142位在凹陷144下方的一部分。第二光刻胶遮罩220的形成包括：(1)铺覆一光敏材料在余留的钝化层142上，并使用一旋转涂布工艺而充填在凹陷144中；(2)使用一软烘烤(soft-baking)工艺以烘干光敏材料；以及(3)执行一光刻工艺，包括铺曝光与显影工艺，以移除光敏材料在导电垫114上的一部分，借此形成开孔222。
请参考图10及图11，依据图2中的一步骤S312，产生至少一沟槽150，而至少一沟槽150是穿经钝化层142与块状半导体122，并延伸进入介电层130。举例来说，使用至少一反应离子蚀刻(reactive ion etching，RIE)并经由开孔222来非等向性地干蚀刻钝化层142、块状半导体122以及介电层130，以形成沟槽150，以使在开孔222中的宽度维持在沟槽150中。应当理解，蚀刻工艺可应用多个蚀刻剂(etchants)，其是基于钝化层142、块状半导体122以及介电层130的材料进行选择，以按序地蚀刻钝化层142、块状半导体122以及介电层130。
请参考图11，连通凹陷144的沟槽150具有一宽度W5，其小于导电垫114的宽度W3与凹陷144的宽度W4。介电层136余留在沟槽150下方的该部分具有一厚度T4，其小于介电膜132与134的第一厚度T1与第二厚度T2的总和的一半。在沟槽150形成之后，可使用一灰化工艺或一湿式剥除工艺以移除如图10所示的第二光刻胶遮罩220，其中湿式剥除工艺可化学地改变第二光刻胶遮罩220，以使不再粘贴到余留的钝化层146。
请参考图12，依据图2的一步骤S314，一绝缘膜160沉积在凹陷144中，并在沟槽150中。绝缘膜160形成在块状半导体124的一些部分上，而该些部分为沟槽150穿过处、介电层136通过凹陷144所暴露处，以及钝化层146通过凹陷144所暴露处，但绝缘膜160并未完全填满凹陷144与沟槽150。具有一大致均匀厚度的绝缘膜160具有一轮廓，该轮廓是仿效块状半导体124、介电层136以及钝化层146的暴露部分的轮廓。举例来说，绝缘膜160包含氧化物、氮化物、氮氧化物或高介电常数(high-k)材料，并可使用一CVD工艺、一ALD工艺或其类似工艺所沉积。在一些实施例中，绝缘膜160与介电层136可具有相同材料，但本公开并不以此为限。
请参考图13，依据图2中的一步骤S316，一保护膜170沉积在绝缘膜160上。具有大致均匀厚度的保护膜170覆盖绝缘膜160，但并未完全填满凹陷144与沟槽150。为了确保台阶覆盖，举例来说，保护膜170可使用一PVD工艺或一ALD工艺所形成，其中使用ALD工艺所沉积的保护膜170在厚度上具有高度均匀性。在一些实施例中，保护膜170可为一单一层结构，其包含耐火金属(例如钽及钛)、耐火金属氮化物或耐火金属硅氮化物。在其他实施例中，保护膜170可包括一多层结构，其包含一或多个耐火金属、耐火金属氮化物或耐火金属硅氮化物。
请参考图14及图15，依据图2中的一步骤S308，移除保护膜170、绝缘膜160与介电层136的一些部分，以暴露导电垫114。在图14中，保护膜170的水平部分是使用一非等向性蚀刻工艺而移除，同时保护膜170的垂直部分留在绝缘膜160上，借此形成多个保护衬垫172。非等向性蚀刻工艺的化学性质(chemistry)对绝缘膜160的材料可具有选择性。换言之，在保护膜170的水平部分的蚀刻期间，没有实质数量的绝缘膜160的材料被移除。
请参考图15，绝缘膜160的水平部分并未被保护衬垫172所覆盖，且移除介电层136位在沟槽150下方的一部分，以暴露导电垫114。因此，形成多个绝缘衬垫162。如图15所示，至少一绝缘衬垫162具有垂直区段1622以及多个水平区段1624，垂直区段1622平于于该等保护衬垫172，多个水平区段1624连接垂直区段1622的一下端。请参考图14及图15，在一些实施例中，若是钝化层146与绝缘膜160包含相同材料的话，钝化层146位在绝缘膜160的水平部分下方的一些部分可同时以绝缘膜160的蚀刻进行移除。在一些实施例中，在非等向性蚀刻工艺期间，利用该等保护衬垫172以避免在凹陷144中的绝缘衬垫162的垂直区段1622以及在沟槽150中与接近凹陷142处的绝缘衬垫162的垂直区段1622被移除。
请参考图16，依据图2中的一步骤S320，一扩散阻障膜180沉积在导电垫114、介电层136、钝化层146、该等绝缘衬垫162以及该等保护衬垫172的该等暴露部分上。具有一大致均匀厚度的扩散阻障膜180具有一轮廓，该轮廓是仿效导电垫114、介电层136、钝化层146、该等绝缘衬垫162以及该等保护衬垫172的轮廓。举例来说，为了确保台阶覆盖，扩散阻障膜180可使用一PVD工艺或一ALD工艺所形成。扩散阻障膜180可为一单一层结构或一多层结构，其包含一或多个耐火金属、耐火金属氮化物或耐火金属硅氮化物。在一些实施例中，该等保护衬垫172具有相同材料以降低成本。
请参考图17，依据图2中的一步骤S322，沉积一导电材料190以充填凹陷144与沟槽150。导电材料190保形地且均匀地沉积在扩散阻障膜180上，直到完全填满凹陷144与沟槽150为止。利用扩散阻障膜180以避免导电材料从介电层136、钝化层146以及该等绝缘衬垫162片状剥落(flaking)或剥蚀(spalling)。导电材料190可包含金属，例如铜、钨、铝、银、金、铟或其类似物。利用该等绝缘衬垫162以分开导电材料190与块状半导体124，借此避免导电材料190在块状半导体124中的扩散。导电材料190可使用一CVD工艺、一PVD工艺、一ALD工艺或其他适合的工艺进行沉积。
请参考图18，执行一平坦化工艺以移除满溢出凹陷144的导电材料190。因此，暴露钝化层146并形成一导电栓塞192。导电栓塞192具有一第一块体1922以及一第二块体1924，第一块体1922设置在钝化层146中，第二块体1924穿经块状半导体124与介电层136，其中第二块体1924连接到在钝化层146中的第一块体1922。导电栓塞192的第一块体1922与第二块体1924具有不同宽度。此外，第一块体1922与第二块体1924对应一中心轴C而对称设置。在一些实施例中，当从剖视图来看，导电栓塞192可为T形。平坦化工艺可包括一化学机械研磨(CMP)工艺及/或一湿蚀刻工艺。T形导电栓塞192可帮助凸块200的接合，如下所述。
请参考图19，具有至少一开孔232的一第三光刻胶遮罩230铺覆在钝化层146上，以暴露扩散阻障膜182与导电栓塞192。第三光刻胶遮罩230可通过执行一曝光工艺与一显影工艺在一光敏材料上所形成，而光敏材料完全覆盖钝化层146、该等绝缘衬垫162、该等保护衬垫172、扩散阻障膜182以及导电栓塞192。
请参考图19及图20，形成至少一凸块200以至少连接扩散阻障膜182与导电栓塞192。在一些实施例中，凸块200还可接触包含耐火金属的该等保护衬垫172以及钝化层146通过开孔232而暴露的一部分。凸块200可通过以下步骤所形成：初始置放一助焊剂(solderflux)(图未示)在钝化层146以及导电栓塞192通过开孔232而暴露的一些部分上，然后设置在凸块200在助焊剂上；一旦凸块200接触助焊剂，则可执行一回焊(reflow)，以回焊凸块200与助焊剂的材料，进而实体接合凸块200到扩散阻障膜182与导电栓塞192。
可使用一灰化工艺或一湿式剥除工艺以移除第三光刻胶遮罩230，其中湿式剥除工艺可化学地改变第三光刻胶遮罩230，以使其不在粘贴到钝化层146。因此，完全地形成如图1所示的半导体组装结构10。
综上所述，具有T形导电栓塞192与该等保护衬垫172的半导体组装结构10的架构可帮助凸块200的接合，并避免金属尖凸(metal spike)，借此加强半导体组装结构10的可靠度。
本公开的一实施例提供一种半导体组装结构。该半导体组装结构包括一半导体元件、一块状半导体、一钝化层、至少一导电栓塞、多个导电衬垫以及多个绝缘衬垫。该半导体元件具有至少一导电垫。该块状半导体设置在该半导体元件上。该钝化层覆盖该块状半导体。该导电栓塞具有一第一块体以及一第二块体，该第一块体设置在该钝化层中，该第二块体设置在该第一块体与该导电垫之间。该多个保护衬垫围绕该导电栓塞的该第一块体与该第二块体的周围的部分设置。该多个绝缘衬垫设置在该导电栓塞的该第一块体与该第二块体的周围的该部分上。
本公开的另一实施例提供一种半导体组装结构的制备方法。该方法的步骤包括接合一块状半导体到一半导体元件，其是经由一介电层进行接合；沉积一钝化层在该块状半导体上；产生至少一凹陷在该钝化层中；产生至少一沟槽以穿经该钝化层与该块状半导体，并延伸进入该介电层中，其中该沟槽连通该凹陷；形成多个绝缘衬垫与多个保护衬垫在该块状半导体的内壁上、在该介电层上，以及在该钝化层通过该凹陷与该沟槽暴露的一些部分上；移除该介电层位在该沟槽下的一部分，以暴露该半导体元件的至少一导电垫；以及沉积一导电材料在该沟槽与该凹陷中，直到该沟槽与该凹陷填满为止。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (20)

1.一种半导体组装结构，包括：
一半导体元件，包括至少一导电垫；
一块状半导体，设置在该半导体元件上；
一钝化层，覆盖该块状半导体；
至少一导电栓塞，包括一第一块体以及一第二块体，该第一块体设置在该钝化层中，该第二块体设置在该第一块体与该导电垫之间；
多个保护衬垫，其中所述多个保护衬垫围绕该导电栓塞的该第一块体与该第二块体的周围的部分设置；以及
多个绝缘衬垫，将所述多个保护衬垫与该钝化层及该块状半导体分开。
2.如权利要求1所述的半导体组装结构，其中该第一块体具有一第一宽度，且该第二块体具有一第二宽度，该第二宽度小于该第一宽度。
3.如权利要求2所述的半导体组装结构，其中该第一块体与该第二块体对应一中心轴而对称设置。
4.如权利要求1所述的半导体组装结构，其中一扩散阻障膜围绕该导电栓塞设置。
5.如权利要求1所述的半导体组装结构，还包括一介电层，设置在该半导体元件与该块状半导体之间，其中所述多个绝缘衬垫将所述多个保护衬垫与该介电层分开。
6.如权利要求5所述的半导体组装结构，其中所述多个保护衬垫与所述多个绝缘衬垫并未接触该导电垫。
7.如权利要求1所述的半导体组装结构，其中该至少一绝缘衬垫包括一垂直区段以及一水平区段，该垂直区段平行该保护衬垫，该水平区段连接该垂直区段的一下端到该导电栓塞。
8.如权利要求1所述的半导体组装结构，其中该导电栓塞的该第一块体与该第二块体为一体成形。
9.一种半导体组装结构的制备方法，包括：
接合一块状半导体到一半导体元件，其经由一介电层进行接合；
沉积一钝化层在该块状半导体上；
产生至少一凹陷在该钝化层中；
产生至少一沟槽以穿经该钝化层与该块状半导体，并延伸进入该介电层中，其中该沟槽连通该凹陷；
形成多个绝缘衬垫与多个保护衬垫在该块状半导体的内壁上、在该介电层上，以及在该钝化层通过该凹陷与该沟槽暴露的一些部分上；
移除该介电层位在该沟槽下的一部分，以暴露该半导体元件的至少一导电垫；以及
沉积一导电材料在该沟槽与该凹陷中。
10.如权利要求9所述的制备方法，还包括在该导电材料沉积之前，沉积一扩散阻障膜在该导电垫上、在所述多个绝缘衬垫上、在所述多个保护衬垫上，以及在该介电层与该钝化层经由所述多个保护衬垫而暴露的一些部分上。
11.如权利要求10所述的制备方法，其中该扩散阻障膜具有一轮廓，是仿效所述多个绝缘衬垫、所述多个保护衬垫、该钝化层通过该凹陷而暴露的这些部分，以及该介电层未被所述多个绝缘衬垫与所述多个保护衬垫所覆盖的这些部分的轮廓。
12.如权利要求9所述的制备方法，其中所述多个绝缘衬垫与所述多个保护衬垫的形成包括：
沉积一绝缘膜在该钝化层上，且在该凹陷与该沟槽中；
沉积一保护膜在该绝缘膜上；
移除该保护膜的各水平部分，以形成所述多个保护衬垫；以及
移除该绝缘膜未被所述多个保护衬垫所覆盖的一些部分。
13.如权利要求12所述的制备方法，其中在该介电层位在该沟槽下的该部分的移除期间，移除该钝化层未被所述多个绝缘衬垫所覆盖的一些部分。
14.如权利要求12所述的制备方法，其中在该绝缘膜未被所述多个扩散阻障衬垫所覆盖的该部分的移除期间，移除该介电层位在该沟槽下方的该部分。
15.如权利要求12所述的制备方法，其中该绝缘膜具有一轮廓，是仿效该块状半导体、该介电层，以及该钝化层通过该凹陷与该沟槽所暴露的这些部分的轮廓。
16.如权利要求9所述的制备方法，其中该块状半导体与该半导体元件的接合，包括：
沉积多个介电膜在该半导体元件与该块状半导体上；
安装该半导体元件在该块状半导体上，以使所述多个介电膜接触；以及
执行一退火工艺，以熔融所述多个介电膜，借此形成该介电层。
17.如权利要求9所述的制备方法，其中在该沟槽的形成之后，该介电层在该沟槽下方的一厚度小于该介电层连接该块状半导体到该半导体元件的该厚度的一半。
18.如权利要求9所述的制备方法，其中该导电垫具有一第一宽度，该凹陷具有一第二宽度，该第二宽度小于该第一宽度，且该沟槽具有一第三宽度，该第三宽度小于该第一宽度与该第二宽度。
19.如权利要求9所述的制备方法，还包括在该钝化层的沉积之前，执行一研磨工艺，以薄化该块状半导体。
20.如权利要求9所述的制备方法，还包括：
执行一平坦化工艺，以移除该导电材料外溢出该凹陷的一部分；以及
在该平坦化工艺之后，形成至少一凸块在该导电材料上。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181013B1 (en) * 1999-06-25 2001-01-30 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3Ge or Cu5Si for passivation of damascene copper structures and device manufactured thereby
CN102422412A (zh) * 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
CN102867832A (zh) * 2011-07-07 2013-01-09 台湾积体电路制造股份有限公司 具有接合焊盘结构的背照式传感器及其制造方法
CN107743653A (zh) * 2015-06-18 2018-02-27 英特尔公司 用于半导体结构的金属特征的自底向上填充（buf）
CN109148361A (zh) * 2018-08-28 2019-01-04 武汉新芯集成电路制造有限公司 半导体器件及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181013B1 (en) * 1999-06-25 2001-01-30 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3Ge or Cu5Si for passivation of damascene copper structures and device manufactured thereby
CN102422412A (zh) * 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
CN102867832A (zh) * 2011-07-07 2013-01-09 台湾积体电路制造股份有限公司 具有接合焊盘结构的背照式传感器及其制造方法
CN107743653A (zh) * 2015-06-18 2018-02-27 英特尔公司 用于半导体结构的金属特征的自底向上填充（buf）
CN109148361A (zh) * 2018-08-28 2019-01-04 武汉新芯集成电路制造有限公司 半导体器件及其制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张进;刘玉岭;申晓宁;张伟;苏艳勤;: "ULSI多层互连中W-CMP速率研究", 半导体技术, no. 08 *

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