JPH07130681A - 半導体装置の配線接続孔の形成方法装置 - Google Patents
半導体装置の配線接続孔の形成方法装置Info
- Publication number
- JPH07130681A JPH07130681A JP29389793A JP29389793A JPH07130681A JP H07130681 A JPH07130681 A JP H07130681A JP 29389793 A JP29389793 A JP 29389793A JP 29389793 A JP29389793 A JP 29389793A JP H07130681 A JPH07130681 A JP H07130681A
- Authority
- JP
- Japan
- Prior art keywords
- connection hole
- wiring
- connecting hole
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 簡便な手段で、かつ制御性良く、接続孔開口
上部に丸みをつけること等により良好な埋め込みができ
るようにして、配線形成を良好に行うことを可能とした
半導体装置の配線接続孔の形成方法を提供する。 【構成】 半導体装置の配線接続孔２の形成方法であっ
て、接続孔形成後、斜めイオン注入ＩＩ等の接続孔の角
部のエッチング速度を速める処理を行い、次いでエッチ
ングを行う半導体装置の配線接続孔の形成方法。
上部に丸みをつけること等により良好な埋め込みができ
るようにして、配線形成を良好に行うことを可能とした
半導体装置の配線接続孔の形成方法を提供する。 【構成】 半導体装置の配線接続孔２の形成方法であっ
て、接続孔形成後、斜めイオン注入ＩＩ等の接続孔の角
部のエッチング速度を速める処理を行い、次いでエッチ
ングを行う半導体装置の配線接続孔の形成方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の配線接続
孔の形成方法に関する。本発明は例えば、微細化・集積
化したＬＳＩ等の半導体装置における配線接続孔の形成
方法として利用することができる。
孔の形成方法に関する。本発明は例えば、微細化・集積
化したＬＳＩ等の半導体装置における配線接続孔の形成
方法として利用することができる。
【０００２】
【従来の技術及びその問題点】半導体装置の分野では微
細化が進行しており、特にパターンがますます微細化し
ている。かかるパターンの微細化に伴い、接続孔におけ
るコンタクト部での配線層のステップカバレッジ（被覆
性）の低下が問題となっている。
細化が進行しており、特にパターンがますます微細化し
ている。かかるパターンの微細化に伴い、接続孔におけ
るコンタクト部での配線層のステップカバレッジ（被覆
性）の低下が問題となっている。
【０００３】特に、配線層の膜厚に対して、接続孔のコ
ンタクト径が小さくなると、図５のように、接続孔２の
コンタクト上部で、配線層４１がオーバーハング（オー
バーハング部を符号４１ａで示す）し、コンタクト内部
に空洞Ｉａが残ってしまうおそれが大きい。
ンタクト径が小さくなると、図５のように、接続孔２の
コンタクト上部で、配線層４１がオーバーハング（オー
バーハング部を符号４１ａで示す）し、コンタクト内部
に空洞Ｉａが残ってしまうおそれが大きい。
【０００４】これを抑制するためには、たとえば図６の
ように、等方性エッチングを加えて開口部を広くするこ
とも考えられる。広くした開口部を符号Ｉｂで示す。し
かしこの方法においても、図中Ａで示す開口部Ｉｂの肩
部の箇所ではオーバーハングを生じやすい。
ように、等方性エッチングを加えて開口部を広くするこ
とも考えられる。広くした開口部を符号Ｉｂで示す。し
かしこの方法においても、図中Ａで示す開口部Ｉｂの肩
部の箇所ではオーバーハングを生じやすい。
【０００５】また、図７のように接続孔２（コンタクト
ホール等）の側壁に角度をつけてエッチングすることも
可能ではあるが、コンタクト上部及び下部の径を制御す
ることが難しい。なお図５ないし図７中、１は基板、４
１，４２は配線層である。
ホール等）の側壁に角度をつけてエッチングすることも
可能ではあるが、コンタクト上部及び下部の径を制御す
ることが難しい。なお図５ないし図７中、１は基板、４
１，４２は配線層である。
【０００６】
【発明の目的】本発明は上記従来技術の問題点を解決し
て、簡便な手段で、かつ制御性良く、接続孔開口上部を
広げ、あるいは丸みをつけて、これにより接続孔の良好
な埋め込みができるようにして、配線形成を良好に行う
ことを可能とした半導体装置の配線接続孔の形成方法を
提供することを目的とする。
て、簡便な手段で、かつ制御性良く、接続孔開口上部を
広げ、あるいは丸みをつけて、これにより接続孔の良好
な埋め込みができるようにして、配線形成を良好に行う
ことを可能とした半導体装置の配線接続孔の形成方法を
提供することを目的とする。
【０００７】
【問題点を解決するための手段】本出願の請求項１の発
明は、半導体装置の配線接続孔の形成方法であって、接
続孔形成後、接続孔の開口角部のエッチング速度を速め
る処理を行い、次いでエッチングを行うことを特徴とす
る半導体装置の配線接続孔の形成方法であって、これに
より上記目的を達成するものである。。
明は、半導体装置の配線接続孔の形成方法であって、接
続孔形成後、接続孔の開口角部のエッチング速度を速め
る処理を行い、次いでエッチングを行うことを特徴とす
る半導体装置の配線接続孔の形成方法であって、これに
より上記目的を達成するものである。。
【０００８】本出願の請求項２の発明は、前記接続孔の
開口角部のエッチング速度を速める処理が、斜めイオン
注入であることを特徴とする請求項１に記載の半導体装
置の配線接続孔の形成方法であって、これにより上記目
的を達成するものである。
開口角部のエッチング速度を速める処理が、斜めイオン
注入であることを特徴とする請求項１に記載の半導体装
置の配線接続孔の形成方法であって、これにより上記目
的を達成するものである。
【０００９】この発明において、斜めイオン注入を行う
イオン種としては、イオン注入可能ないずれをも使用で
きる。よく知られているように、イオン注入によりエッ
チング速度が一般に高まるからである。例えば、Ｐ，Ａ
ｓ，Ａｒ，Ｂ，Ｏなどの各種元素のイオン注入を用いる
ことができる。重い元素の方が効果が大きく、かつ使い
やすいので、その点ではＰ，Ａｓ，Ａｒを好ましく用い
ることができる。
イオン種としては、イオン注入可能ないずれをも使用で
きる。よく知られているように、イオン注入によりエッ
チング速度が一般に高まるからである。例えば、Ｐ，Ａ
ｓ，Ａｒ，Ｂ，Ｏなどの各種元素のイオン注入を用いる
ことができる。重い元素の方が効果が大きく、かつ使い
やすいので、その点ではＰ，Ａｓ，Ａｒを好ましく用い
ることができる。
【００１０】斜めイオン注入する場合のイオン注入角度
は、接続孔の所望の丸み具合に応じて、任意に設定する
ことができる。
は、接続孔の所望の丸み具合に応じて、任意に設定する
ことができる。
【００１１】本出願に係る発明は、いずれの接続孔にも
適用できる。代表的には、Ｓｉ基板上の層間絶縁膜（Ｓ
ｉＯ2 膜など）に形成された接続孔に適用できる。Ｓｉ
拡散層と金属配線等の配線とを接続するいわゆるコンタ
クトホールに適用することができ、上層（金属）配線と
下層（金属）配線とを接続するいわゆるヴィアホールに
も適用することができる。
適用できる。代表的には、Ｓｉ基板上の層間絶縁膜（Ｓ
ｉＯ2 膜など）に形成された接続孔に適用できる。Ｓｉ
拡散層と金属配線等の配線とを接続するいわゆるコンタ
クトホールに適用することができ、上層（金属）配線と
下層（金属）配線とを接続するいわゆるヴィアホールに
も適用することができる。
【００１２】
【作用】本発明によれば、接続孔形成後、接続孔の開口
角部のエッチング速度を速める処理を行い、次いでエッ
チングを行うので、エッチングにより接続孔の開口角部
が丸まって、その後の配線形成を良好に行うことができ
る。丸みの制御は、上記エッチング速度を速める処理
（斜めイオン注入など）の条件制御により適正に行うこ
とができる。よって本発明より、簡便な方法で制御性良
く、良好な配線を形成できる接続孔を形成できる。
角部のエッチング速度を速める処理を行い、次いでエッ
チングを行うので、エッチングにより接続孔の開口角部
が丸まって、その後の配線形成を良好に行うことができ
る。丸みの制御は、上記エッチング速度を速める処理
（斜めイオン注入など）の条件制御により適正に行うこ
とができる。よって本発明より、簡便な方法で制御性良
く、良好な配線を形成できる接続孔を形成できる。
【００１３】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。
【００１４】実施例１ この実施例は、本発明を、微細化・集積化したＬＳＩの
接続孔（特にコンタクトホール）の形成について具体化
したものである。図１を参照する。
接続孔（特にコンタクトホール）の形成について具体化
したものである。図１を参照する。
【００１５】まず通常のエッチング工程により、図１
（ａ）のような側壁の垂直な形状の接続孔２（コンタク
トホール）の形状を得る。なお図中、符号１はＳｉ等の
基板であり、接続孔２はこの上の層間絶縁膜３（ＳｉＯ
2 等）に形成されて、基板１の拡散層と上層配線との接
続をとるために形成されるものである。
（ａ）のような側壁の垂直な形状の接続孔２（コンタク
トホール）の形状を得る。なお図中、符号１はＳｉ等の
基板であり、接続孔２はこの上の層間絶縁膜３（ＳｉＯ
2 等）に形成されて、基板１の拡散層と上層配線との接
続をとるために形成されるものである。
【００１６】次に、図１（ｂ）のように、基板１の上面
に対し、ここでは４５°の角度で、本実施例ではＰ+ を
５０ｋｅＶ、５Ｅｌ５で注入する。この時コンタクト形
状そのものの影となり、図１（ｂ）に×印で示すよう
に、接続孔２のコンタクト上部とコンタクト側面上部に
のみ、Ｐ+ が注入される。
に対し、ここでは４５°の角度で、本実施例ではＰ+ を
５０ｋｅＶ、５Ｅｌ５で注入する。この時コンタクト形
状そのものの影となり、図１（ｂ）に×印で示すよう
に、接続孔２のコンタクト上部とコンタクト側面上部に
のみ、Ｐ+ が注入される。
【００１７】次に本実施例ではプラズマエッチングによ
り、Ｐ+ が注入された絶縁層３（酸化膜層）を１５０ｎ
ｍ全面エッチングする。この結果、接続孔２の底部の径
はほとんど変化せず、図１（ｃ）符号２１で示すように
コンタクト上部の角を丸めることができる。（なお接続
孔２の開口角部を丸めた図は、図示の明瞭のため、極端
に図示してある。他の図も同様である。）
り、Ｐ+ が注入された絶縁層３（酸化膜層）を１５０ｎ
ｍ全面エッチングする。この結果、接続孔２の底部の径
はほとんど変化せず、図１（ｃ）符号２１で示すように
コンタクト上部の角を丸めることができる。（なお接続
孔２の開口角部を丸めた図は、図示の明瞭のため、極端
に図示してある。他の図も同様である。）
【００１８】この際プラズマエッチングの代わりに、バ
ッファードフッ酸等によるウエットエッチングを用いて
もよい。
ッファードフッ酸等によるウエットエッチングを用いて
もよい。
【００１９】次に配線層４を形成すると、図１（ｄ）の
ように、接続孔２のコンタクト開口上部でのオーバーハ
ングを抑制した構造で、配線層４を形成することができ
る。
ように、接続孔２のコンタクト開口上部でのオーバーハ
ングを抑制した構造で、配線層４を形成することができ
る。
【００２０】本実施例により、制御性良く接続孔２の開
口角部を丸めることができ、良質な配線を形成すること
ができた。
口角部を丸めることができ、良質な配線を形成すること
ができた。
【００２１】実施例２ 実施例１は基板１と上層配線４１との接続をとるための
コンタクトホールに本発明を適用したが、この実施例
は、図２に示すように、配線４１上の下層配線４２と上
層配線４３との接続をとるヴィアホールである接続孔２
に本発明を適用した。
コンタクトホールに本発明を適用したが、この実施例
は、図２に示すように、配線４１上の下層配線４２と上
層配線４３との接続をとるヴィアホールである接続孔２
に本発明を適用した。
【００２２】本実施例も、実施例１と同様に形成したこ
とにより、実施例１と同様の効果を発揮することができ
る。図２に、図１に対応する符号を付して、詳しい説明
は省略する。
とにより、実施例１と同様の効果を発揮することができ
る。図２に、図１に対応する符号を付して、詳しい説明
は省略する。
【００２３】実施例３ 図３を参照する。本実施例においては、まず接続孔２を
形成後、全面上にレジスト５を塗布する（図３
（ａ））。
形成後、全面上にレジスト５を塗布する（図３
（ａ））。
【００２４】次にレジスト５を全面エッチバックして底
部のみ残す。残したレジストを符号５１で示す（図３
（ｂ））。
部のみ残す。残したレジストを符号５１で示す（図３
（ｂ））。
【００２５】次いで、符号ＩＩで示すように斜めイオン
注入を行い、接続孔２のコンタクト上部にのみダメージ
を形成する。イオン注入により形成されたダメージ部
を、×印を付して示す（図３（ｃ））。
注入を行い、接続孔２のコンタクト上部にのみダメージ
を形成する。イオン注入により形成されたダメージ部
を、×印を付して示す（図３（ｃ））。
【００２６】アッシングにより底部のレジスト５１を除
去し、図３（ｄ）の構造とする。
去し、図３（ｄ）の構造とする。
【００２７】実施例１と同様のエッチングにより、図３
（ｅ）のように、接続孔２の開口上面角部が符号２１で
示すように丸まった構造を得た。
（ｅ）のように、接続孔２の開口上面角部が符号２１で
示すように丸まった構造を得た。
【００２８】実施例４ 本実施例では、実施例３の図３（ｂ）の状態にした後、
等方性エッチングを行った。これにより図４（ａ）の構
造とした。（図４（ａ）中、破線をもって、もとの接続
孔開口の形状を示しておく。）
等方性エッチングを行った。これにより図４（ａ）の構
造とした。（図４（ａ）中、破線をもって、もとの接続
孔開口の形状を示しておく。）
【００２９】その後、アッシングにより、底部のレジス
ト５１を除去し、図４（ｂ）の構造とした。これによ
り、図４（ｂ）に符号２１で示すように開口が広がった
接続孔２の形状が得られた。
ト５１を除去し、図４（ｂ）の構造とした。これによ
り、図４（ｂ）に符号２１で示すように開口が広がった
接続孔２の形状が得られた。
【００３０】
【発明の効果】本発明によれば、簡便な手段で、かつ制
御性良く、接続孔開口上部を広げ、あるいは丸みをつけ
て、これにより接続孔の良好な埋め込みができるように
して、配線形成を良好に行うことを可能とした半導体装
置の配線接続孔の形成方法を提供することができた。
御性良く、接続孔開口上部を広げ、あるいは丸みをつけ
て、これにより接続孔の良好な埋め込みができるように
して、配線形成を良好に行うことを可能とした半導体装
置の配線接続孔の形成方法を提供することができた。
【図１】実施例１の工程を示す図である。
【図２】実施例２を示す図である。
【図３】実施例３の工程を示す図である。
【図４】実施例４の工程を示す図である。
【図５】従来例を示す図である。
【図６】従来例を示す図である。
【図７】従来例を示す図である。
１ 基板 ２ 接続孔 ３ 層間絶縁膜 ４ 配線層 ４１ 配線層 ４２ 配線層 ４３ 配線層 ＩＩ 斜めイオン注入
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｃ
Claims (2)
- 【請求項１】半導体装置の配線接続孔の形成方法であっ
て、 接続孔形成後、接続孔の開口角部のエッチング速度を速
める処理を行い、 次いでエッチングを行うことを特徴とする半導体装置の
配線接続孔の形成方法。 - 【請求項２】前記接続孔の開口角部のエッチング速度を
速める処理が、斜めイオン注入であることを特徴とする
請求項１に記載の半導体装置の配線接続孔の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29389793A JPH07130681A (ja) | 1993-10-30 | 1993-10-30 | 半導体装置の配線接続孔の形成方法装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29389793A JPH07130681A (ja) | 1993-10-30 | 1993-10-30 | 半導体装置の配線接続孔の形成方法装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130681A true JPH07130681A (ja) | 1995-05-19 |
Family
ID=17800573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29389793A Pending JPH07130681A (ja) | 1993-10-30 | 1993-10-30 | 半導体装置の配線接続孔の形成方法装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130681A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051880A (en) * | 1997-04-18 | 2000-04-18 | Nec Corporation | Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device |
| KR20030002715A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| KR100406180B1 (ko) * | 2001-12-22 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
| US11742210B2 (en) | 2020-06-29 | 2023-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deposition window enlargement |
-
1993
- 1993-10-30 JP JP29389793A patent/JPH07130681A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051880A (en) * | 1997-04-18 | 2000-04-18 | Nec Corporation | Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device |
| US6313030B1 (en) | 1997-04-18 | 2001-11-06 | Nec Corporation | Method of making a conductive layer covering a hole of decreasing diameter in an insulation layer in a semiconductor device |
| KR20030002715A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| KR100406180B1 (ko) * | 2001-12-22 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
| US9449826B2 (en) | 2009-01-30 | 2016-09-20 | Advanced Micro Devices, Inc. | Graded well implantation for asymmetric transistors having reduced gate electrode pitches |
| US11742210B2 (en) | 2020-06-29 | 2023-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deposition window enlargement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040029385A1 (en) | Semiconductor substrate with trenches of varying depth | |
| JP2001217200A (ja) | 半導体装置の製造方法 | |
| JPH07130681A (ja) | 半導体装置の配線接続孔の形成方法装置 | |
| JPH05267209A (ja) | 集積回路におけるコンタクトビア製造方法 | |
| JPH09120954A (ja) | 半導体装置の製造方法 | |
| JP3080400B2 (ja) | 半導体装置 | |
| KR100303779B1 (ko) | 실리레이션된 이중 감광막을 이용한 패턴 형성 방법 | |
| JPS63260134A (ja) | スル−・ホ−ルの形成方法 | |
| KR0174984B1 (ko) | 반도체장치의 콘택 형성방법 | |
| JP2002141328A (ja) | 半導体装置およびその製造方法 | |
| JPH0737869A (ja) | 半導体装置の製造方法 | |
| JP2000260871A (ja) | 半導体装置の製造方法 | |
| KR100265340B1 (ko) | 반도체소자 제조방법 | |
| JPH0745551A (ja) | コンタクトホールの形成方法 | |
| KR100365767B1 (ko) | 반도체장치의콘택홀형성방법 | |
| US7943053B2 (en) | Method of forming a micro pattern in semiconductor device | |
| KR100197657B1 (ko) | 반도체 소자의 미세 콘택홀 형성방법 | |
| KR0153616B1 (ko) | 포토레지스터 에치 백 스텝의 안정화 방법 | |
| US6833315B1 (en) | Removing silicon oxynitride of polysilicon gates in fabricating integrated circuits | |
| JPH0620989A (ja) | コンタクトホールの形成方法 | |
| KR100399935B1 (ko) | 반도체장치제조방법 | |
| KR100674901B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| JPH05234932A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR19990047250A (ko) | 반도체장치의 절연막 식각방법 | |
| KR20050064228A (ko) | 반도체소자의 소자분리막 형성방법 |