KR0153616B1 - 포토레지스터 에치 백 스텝의 안정화 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야;
반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ;
토폴로지 단차가 완만한 풀리 리세스된(fully recessed)프로세스를 위한 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법을 제공함에 있다.
3. 발명의 해결방법의 요지 ;
기판상의 폴리실리콘의 상부에 제1절연막에 의해 각기 이격된 제1금속으로 구성하는 메인 칩을 형성하고 상기 메인 칩의 에지 부위에 토폴로지 단차를 줄이기 위한 더미 패턴을 사용하는 것을 요지로 한다.
4. 발명의 중요한 용도 ;
반도체 제조 공정에 적합하다.
Description
제1도는 종래의 기술에 따른 포토레지스터 에치 백 스텝에서의 토폴로지(topology)단차를 보인 도면.
제2도는 종래의 기술에 따른 비아(via)에칭 스텝에서의 토폴로지(topology)단차를 보인 도면.
제3도는 본 발명의 일실시예에 따른 포토레지스터 에치 백 스텝을 진행한 후의 토폴로지(topology)를 보인 도면.
제4도는 본 발명의 일실시예에 따른 비아 에칭 스텝을 진행한 후의 토폴로지(topology)를 보인 도면.
본 발명은 반도체 제조 공정에 있어서, 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법에 관한 것으로, 특히 토폴로지 단차가 완만한 풀리 리세스된(fully recessed) 프로세스를 제공하기 위한 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아에칭 스텝의 안정화 방법에 관한 것이다.
일반적으로, 현재의 반도체 제조공정중 에치 공정의 진행에 있어서, 정확한 에칭조건을 설정하여 진행하여도 이미 설계된 칩내의 레이아웃 패턴의 차이에 따라 국부적으로 오버 에치(over etch)된 현상이 발생할 수가 있다.
한편, 상기한 바와 같이 오버 에치 현상이 프로세스 마진(process margin)내에서 발생할때에는 소자의 특성상 손상을 주지 않지만, 예컨데 메인(main)칩내의 로직(logic)셀이 구현된 면적의 중심부와 에지(edge)부위의 토폴로지 단차가 현저한 경우 및 동일 칩내의 밀도의 차이가 현저한 경우에는 소자의 특성에 심각한 손상을 주며, 패턴 자체가 불완전하게 형성되거나 오픈 및 숏(open ＆ short)현상이 발생한다.
제1도는 종래의 기술에 따른 포토레지스터 에치 백 스텝에서의 토폴로지(topology)단차를 보인 도면이다.
제1도를 참조하면, 포토레지스터 에치 백 스텝 진행시의 에칭속도가 일정하여 제1금속 40이 이루고 있는 에지(edge)부분의 토폴로지 단차가 심하여 상기 제1금속 40이 손상을 받을 수 있다. 특히, 평균적인 금속의 밀도가 적음으로 인한 전반적인 오버 에치 현상이 발생하고, 제1금속 40과 제2금속 50사이의 제2절연막 30 단과의 평탄화 공정인 에치 백 스텝에서의 토폴로지 단차 차이에 의해 상기 제2금속 30의 오버 에치가 발생되어 두께(thickness)의 균일성이 저하되며, 또한 상기 제1금속 40이 오버 에치가 발생되어 오픈 및 두께의 균일성이 저하되는 문제점이 발생한다.
제2도는 종래의 기술에 따른 비아(via) 에칭 스텝에서의 토폴로지(topology)단차를 보인 도면이다.
제2도를 참조하면, 비아 에칭 스텝에서 제1금속 50, 50a가 70 부위처럼 끊어지면서 제2금속 60이 도포되어 비아 에칭 스텝에서의 토폴로지의 단차 차이가 심각해지고, 따라서 하위층을 이루고 있는 폴리실리콘 10의 손상을 가져올 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 바와 같은 문제점을 해소하기 위한 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법을 제공함에 있다.
본 발명의 다른 목적은 토폴로지 단차가 완만한 풀리 리세스된(fully recessed)프로세스를 위한 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법을 제공함에 있다.
본 발명의 또 다른 목적은 포토 레지스터 에치 백 스텝 및 비아 에칭 스텝에서 메인 칩과 에지 부위의 토폴로지 단차 차이를 줄이기 위한 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법을 제공함에 있다.
본 발명의 또 다른 목적은 금 속의 밀도차이에 의한 토폴로지 단차를 줄이기 위한 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 기판상의 폴리실리콘의 상부에 제1절연막에 의해 각기 이격된 제1금속으로 구성하는 메인 칩을 형성하고 상기 메인 칩의 에지 부위에 토폴로지 단차를 줄이기 위한 더미 패턴을 사용하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 일실시예에 따른 포토레지스터 에치 백 스텝을 진행한 후의 토폴로지(topology)를 보인 도면이다.
제3도를 참조하면, 도면에 나타나지 않은 기판상의 폴리실리콘 10의 상부에 제1절연막 20에 의해 각기 이격된 제1금속 50, 50a을 형성하여 메인 칩을 구성하고 그의 에지 부위에 더미 패턴 80, 80a를 사용하여 토폴로지 단차 차이를 줄임으로써 오버 에치로 인한 제1금속 50, 50a의 손상을 막을 수 있는 효과가 있다.
제4도는 본 발명의 일실시예에 따른 비아 에칭 스텝을 진행한 후의 토폴로지(topology)를 보인 도면이다.
제4도를 참조하면, 도면에 나타나지 않은 기판상의 폴리실리콘 10의 상부에 제1절연막 20에 의해 이격된 제1금속 50, 50a을 형성하여 메인칩을 구성하고 그의 에지 부위에 더미 패턴 80, 80a를 사용하여 제2금속 60, 60a의 토폴로지 단차를 줄임으로서 하위층을 이루고 있는 폴리실리콘 10의 손상을 막을 수 있는 효과가 있다.
Claims (3)
- 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법에 있어서: 기판상의 폴리실리콘의 상부에 제1절연막에 의해 각기 이격된 제1금속으로 구성하는 메인 칩을 형성하고 상기 메인 칩의 에지 부위에 토폴로지 단차를 줄이기 위한 더미 패턴을 사용하는 것을 특징으로 하는 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법.
- 제1항에 있어서: 상기 더미 패턴은 금속 및 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법.
- 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법에 있어서: 메인 치 내부의 모든 에지 부위에 토폴로지 단차를 줄이기 위하여 더미 패턴을 사용하는 것을 특징으로 하는 반도체 제조 공정의 포토레지스터 에치 백 스텝 및 비아 에칭 스텝의 안정화 방법.
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