DE102021100270A1 - Epitaxialer Rückseitenkontakt - Google Patents

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silicon
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Chia-Hung Chu
Sung-Li Wang
Shuen-Shin Liang
Hsu-Kai Chang
Ding-Kang SHIH
Tsungyu Hung
Pang-Yen Tsai
Keng-Chu Lin
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtungsstruktur gemäß der vorliegenden Offenbarung umfasst ein Source-Merkmal und ein Drain-Merkmal, mindestens eine Kanalstruktur, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstreckt, eine Gate-Struktur, die sich um jede der mindestens einen Kanalstruktur herum legt, eine Halbleiterschicht über der Gate-Struktur, eine dielektrische Schicht über der Halbleiterschicht, ein dotiertes Halbleitermerkmal, das sich durch die Halbleiterschicht und die dielektrische Schicht erstreckt, um in Kontakt mit dem Source-Merkmal zu kommen, einen Metallkontaktstecker über dem dotierten Halbleitermerkmal, und eine vergrabene Stromschiene, die über dem Metallkontaktstecker angeordnet ist.

Description

  • PRIORITÄTSDATEN
  • Die vorliegende Anmeldung beansprucht die Priorität der am 17. Juni 2020 eingereichten vorläufigen US-Anmeldung Nr. 63/040,092 mit dem Titel „Epitaxial Backside Contact“, die hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (das heißt, die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt, die kleinste Komponente (oder Leitung), die mittels eines Fertigungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Im Zuge der Entwicklung der Technologie der integrierten Schaltkreise (ICs) in Richtung kleinerer Technologieknoten wurden beispielsweise Multi-Gate-Vorrichtungen eingeführt, um die Gate-Steuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht, der Strom im Aus-Zustand reduziert und die Kurzkanaleffekte (Short-Channel Effects, SCEs) verringert wurden. Eine Multi-Gate-Vorrichtung bezieht sich allgemein auf eine Vorrichtung, die eine Gate-Struktur aufweist, oder einen Abschnitt davon, die über mehr als einer Seite einer Kanalregion angeordnet ist. Finnen-artige Feldeffekttransistoren (FinFETs) und Multi-Bridge-Channel-Transistoren (MBC-Transistoren) sind Beispiele für Multi-Gate-Vorrichtungen, die zu populären und vielversprechenden Kandidaten für Anwendungen mit hoher Leistung und geringem Leckstrom geworden sind. Ein FinFET hat einen erhöhten Kanal, der auf mehr als einer Seite von einem Gate umhüllt ist (das Gate umhüllt zum Beispiel die Oberseite und die Seitenwände einer „Finne“ aus Halbleitermaterial, die sich von einem Substrat aus erstreckt). Ein MBC-Transistor hat eine Gate-Struktur, die sich - teilweise oder vollständig - um eine Kanalregion herum erstrecken kann, um Zugang zu der Kanalregion auf zwei oder mehr Seiten zu ermöglichen. Da seine Gate-Struktur die Kanalregionen umgibt, kann ein MBC-Transistor auch als „Surrounding-Gate-Transistor“ (SGT) oder „Gate-All-Around-Transistor“ (GAA) bezeichnet werden. Die Kanalregion des MBC-Transistors kann aus Nanodrähten, Nanolagen, anderen Nanostrukturen und/oder anderen geeigneten Strukturen gebildet werden. Die Formen der Kanalregion haben einem MBC-Transistor auch alternative Namen gegeben, wie zum Beispiel Nanolagen-Transistor oder Nanodraht-Transistor.
  • Die Implementierung von Multi-Gate-Transistoren reduziert die Vorrichtungsabmessungen und erhöht die Packungsdichte der Vorrichtungen, was Herausforderungen beim Bilden der Strom- und Signalroutung mit sich bringt. Die Entwicklung vergrabener Stromschienen hat den Druck, Strom- und Signalroutung zu dicht gepackten Vorrichtungen zu bilden, etwas gemindert. Der Widerstand an der Schnittstelle zwischen einem Rückseitenkontakt und einem epitaxialen Source/Drain-Merkmal ist die Problemstelle bei der Reduzierung des Kontaktwiderstands. Obgleich existierende vergrabene Stromschienenstrukturen für ihre vorgesehen Zwecke allgemein ausreichend sind, sind sie doch nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 veranschaulicht ein Flussdiagramm eines Verfahrens zum Bilden einer Halbleitervorrichtung, die eine vergrabene Stromschiene aufweist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2-10, 11A-15A und 11B-15B veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks während eines Fertigungsprozesses gemäß dem Verfahren von 1 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 16 veranschaulicht eine fragmentarische Querschnittsansicht einer Halbleitervorrichtung, die ein Source-Merkmal enthält, das mit zwei Source-Kontakten gekoppelt ist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Des Weiteren soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff auch Zahlen umfassen, die innerhalb ±10 % der genannten Zahl liegen, sofern nichts anderes angegeben ist. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft allgemein Rückseitenkontaktstrukturen und Verfahren zu deren Bildung, und betrifft insbesondere ein epitaxiales Erweiterungsmerkmal, das eine Grenzfläche zwischen dem Rückseiten-Source-Kontakt und dem Source-Merkmal vergrößert.
  • Herkömmlicherweise verbinden Source/Drain-Kontakte und Gate-Kontakte von Transistoren auf einem Substrat die Source/Drain-Merkmale der Transistoren mit einer Interconnect-Struktur über einer Vorderseite des Substrats. In dem Maße, wie die Abmessungen von IC-Vorrichtungen kleiner werden, kann die unmittelbare Nähe zwischen den Source-Kontakten und Gate-Kontakten die Prozessfenster für das Bilden dieser Kontakte verringern und kann die parasitäre Kapazität zwischen ihnen erhöhen. Die Struktur einer vergrabenen Stromschiene (Buried Power Rail, BPR) ist eine moderne Lösung zur Leistungssteigerung in einem Stromversorgungsnetz (Power Delivery Network, PDN) für höherentwickelte Technologieknoten, und sie erleichtert die massenhafte Anordnung von Kontakten. Um den Widerstand in einer Buried-Power-Rail-Struktur zu verringern, liegt die Herausforderung in der Reduzierung des Widerstands an der Metall-Halbleiter-Grenzfläche. Obgleich Fortschritte durch die Einführung neuer Materialien (zum Beispiel Ruthenium, Cobalt, Wolfram oder Titan) und neuer Prozesse (zum Beispiel barrierelose Kontakt- oder keimmaterialfreie Prozesse) erzielt werden, bleibt der hohe Kontakt-zu-Source/Drain-Widerstand (Rcsd), der auf die Metall-Halbleiter-Grenzfläche zurückzuführen ist, ein Problem. Wenn eine untere Abmessung einer Kontakt-Durchkontaktierung kleiner als 10 nm ist, so wird der Widerstand des kleinen Grenzflächenbereichs zu einer Engstelle, die den Kontaktwiderstand bestimmt.
  • Die vorliegende Offenbarung stellt Ausführungsformen vergrabener Stromschienenstrukturen bereit, die einen reduzierten Widerstand aufweisen. Gemäß der vorliegenden Offenbarung wird ein Source-Merkmal von der Rückseite eines Werkstücks freigelegt. Ein dotiertes Halbleitermerkmal wird von dem freigelegten Source-Merkmal epitaxial gezüchtet, um als eine Erweiterung des Source-Merkmals zu dienen. Das dotierte Halbleitermerkmal erstreckt sich durch eine untere dielektrische Schicht und weist einen Endabschnitt auf, dessen Oberfläche größer ist als eine Oberfläche des Source-Merkmals. Ein rückseitiges Kontaktmerkmal wird dann über dem Endabschnitt gebildet, um diesen mit einer vergrabenen Stromschiene zu verbinden. Die vergrößerte Oberfläche des Endabschnitts hilft, den Widerstand zwischen dem Source-Merkmal und der vergrabenen Stromschiene zu verringern.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun unter Bezug auf die Figuren ausführlicher beschrieben. In dieser Hinsicht ist 1 ein Flussdiagramm, welches das Verfahren 100 zum Bilden einer Halbleitervorrichtung aus einem Werkstück 200 (mindestens in den 2-10, 11A-15A und 11B-15B gezeigt) gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht auf das beschränken, was ausdrücklich in dem Verfahren 100 veranschaulicht ist. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 ausgeführt werden, und einige im vorliegenden Text beschriebene Schritte können ersetzt, weggelassen oder verschoben werden, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Der Einfachheit halber werden hier nicht alle Schritte im Detail beschrieben. Das Verfahren 100 wird im Folgenden in Verbindung mit den 2-10, 11A-15A und 11B-15B, die fragmentarische Querschnittsansichten des Werkstücks auf verschiedenen Fertigungsstufen sind, gemäß Ausführungsformen des Verfahrens 100 beschrieben. Zur besseren Veranschaulichung verschiedener Aspekte der vorliegenden Offenbarung können die 2-10, 11A-15A und 11B-15B Querschnittsansichten entlang verschiedener Richtungen enthalten. Weil das Werkstück 200 nach Abschluss der Fertigungsprozesse zu einer Halbleitervorrichtung 200 geworden ist, kann das Werkstück 200 je nach Kontext als die Halbleitervorrichtung 200 bezeichnet werden.
  • Wie in den 1-5 gezeigt, enthält das Verfahren 100 einen Block 102, in dem ein Werkstück 200 gebildet wird. Der Bildungsprozess des in 5 gezeigten Werkstücks 200 ist in den 1-5 repräsentativ veranschaulicht. Das Bilden des Werkstücks 200 kann mit der Aufnahme eines in 2 gezeigten Substrats 20 beginnen. Das Substrat 20 kann ein Silizium-auf-Isolator-Substrat (SOI-Substrat) sein, das eine Basissiliziumschicht 201, eine Isolationsschicht 202 und eine obere Siliziumschicht 203 aufweist. In einigen Implementierungen sind die Basissiliziumschicht 201 und die obere Siliziumschicht 203 aus Silizium gebildet, und die Isolationsschicht 202 enthält Siliziumoxid. Unter Bezug auf 3 werden eine untere Opferschicht 204, eine untere Halbleiterschicht 205 und ein Stapel 207 über dem Substrat 20 abgeschieden. Die untere Opferschicht 204 kann Silizium-Germanium (SiGe) enthalten, und die untere Halbleiterschicht 205 kann Silizium (Si) enthalten. Der Stapel 207 weist mehrere Kanalschichten 208 auf, die mit mehreren Opferschichten 206 verschachtelt sind. Obgleich in den Figuren drei (3) Opferschichten 206 und (3) Kanalschichten 208 gezeigt sind, ist die vorliegende Offenbarung nicht darauf beschränkt. Die Anzahl der Opferschichten 206 und der Kanalschichten 208 kann gemäß verschiedenen Designanforderungen zwischen 2 und 10 liegen. In einigen Fällen können die mehreren Kanalschichten 208 Silizium (Si) enthalten, und die mehreren Opferschichten 206 können Silizium-Germanium (SiGe) enthalten. Obgleich die untere Opferschicht 204 und die mehreren Opferschichten 206 beide aus Silizium-Germanium gebildet sind, können sie unterschiedliche Germaniumgehalte aufweisen. Die untere Opferschicht 204, die untere Halbleiterschicht 205 und der Stapel 207 können mittels Molekularstrahlepitaxie (MBE), Dampfphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD) und/oder anderer geeigneter epitaxialer Wachstumsprozesse epitaxial abgeschieden werden.
  • Wie in 4 gezeigt, werden der Stapel 207, die untere Halbleiterschicht 205, die untere Opferschicht 204 und die obere Siliziumschicht 203 zu finnenförmigen Strukturen 210 strukturiert, die sich längs entlang der Y-Richtung erstrecken. In einigen Implementierungen kann eine ätzchemische Zusammensetzung, die für Halbleitermaterialien selektiv ist, zum Strukturieren der finnenförmigen Strukturen 210 verwendet werden. In diesen Implementierungen dient die Isolationsschicht 202, die aus Siliziumoxid gebildet ist, als ein Ätzstopper. Nachdem die finnenförmigen Strukturen 210 gebildet wurden, wird ein Isolationsmerkmal 212 (in den 11B-15B gezeigt) zwischen den finnenförmigen Strukturen 210 ausgebildet, während ein Abschnitt der finnenförmigen Strukturen 210 über das Isolationsmerkmal hinausragt. Das Isolationsmerkmal 212 kann auch als ein Flachgrabenisolationsmerkmal (Shallow Trench Isolation, STI) bezeichnet werden. Das Isolationsmerkmal 212 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon, und/oder andere geeignete Materialien enthalten.
  • Wie in 5 gezeigt, werden nach dem Bilden eines Isolationsmerkmals Dummy-Gate-Stapel (nicht gezeigt) und Gate-Abstandshalter 222 über Kanalregionen 10C der finnenförmigen Strukturen 210 gebildet. Mit Dummy-Gate-Stapeln und Gate-Abstandshaltern, die als Ätzmasken dienen, werden Source-Regionen 10S und Drain-Regionen 10D der finnenförmigen Strukturen 210 ausgespart, um Source-Aussparungen und Drain-Aussparungen zu bilden, die Seitenwände der mehreren Opferschichten 206 und der Kanalschichten 208 freilegen. Die Opferschichten 206 werden dann teilweise und selektiv ausgespart, um innere Abstandshalteraussparungen zu bilden. Innere Abstandshaltermerkmale 224 werden in die inneren Abstandshalteraussparungen hinein abgeschieden. In einigen Ausführungsformen können die inneren Abstandshaltermerkmale 224 Siliziumoxynitrid, Siliziumcarbonitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid, Siliziumnitrid, kohlenstoffreiches Siliziumcarbonitrid oder ein geeignetes dielektrisches Material enthalten. Nach dem Bilden der inneren Abstandshaltermerkmale 224 wird die untere Opferschicht 204 durch eine untere dielektrische Schicht 2040 ersetzt. In einigen Ausführungsformen kann die untere Opferschicht 204 zuerst oxidiert werden, um eine Silizium-Germaniumoxidschicht zu bilden, und die Silizium-Germaniumoxidschicht wird selektiv so entfernt, dass eine untere Öffnung zwischen der oberen Siliziumschicht 203 und der unteren Halbleiterschicht 205 zurückbleibt. Danach wird die untere dielektrische Schicht 2040 in der unteren Öffnung abgeschieden. In einigen Ausführungsformen kann die untere dielektrische Schicht 2040 Siliziumoxid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, Zirkoniumoxid oder andere geeignete dielektrische Materialien enthalten. In einigen Fällen kann die untere dielektrische Schicht 2040 eine Dicke zwischen etwa 10 nm und etwa 30 nm entlang der Z-Richtung aufweisen. Eine Dicke der unteren Halbleiterschicht 205 kann während des Bildens der inneren Abstandshaltermerkmale reduziert werden. In einigen extremen Beispielen hat die untere Halbleiterschicht 205 eine relativ dünne Anfangsdicke, und ihre gesamte Dicke kann während des Bildens der inneren Abstandshaltermerkmale weggeätzt werden. In einigen Fällen kann die untere Halbleiterschicht 205 in dem in 5 gezeigten Werkstück 200 eine Dicke zwischen etwa 0 nm und etwa 40 nm haben.
  • Nach dem Bilden der unteren dielektrischen Schicht 1040 werden Source-Merkmale 225S über Source-Regionen 10S abgeschieden, und Drain-Merkmale 225D werden über Drain-Regionen 10D abgeschieden. Die Source-Merkmale 225S und die Drain-Merkmale 225D können mittels Molekularstrahlepitaxie (MBE), Dampfphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD) und/oder anderer geeigneter epitaxialer Wachstumsprozesse epitaxial abgeschieden werden. In den gezeigten Ausführungsformen kann jedes der Source-Merkmale 225S und der Drain-Merkmale 225D eine äußere Schicht 226 und eine innere Schicht 228 aufweisen. Die äußere Schicht 226 und die innere Schicht 228 werden sequentiell gebildet. Die äußere Schicht 226 wird durch epitaxiales Züchten ausgehend von Seitenwänden der Kanalschichten 208 und den freiliegenden Flächen der oberen Siliziumschicht 203 abgeschieden. Anschließend wird die innere Schicht 228 epitaxial von den Flächen der Außenschicht 226 aus gezüchtet. In Abhängigkeit von den Arten der MBC-Transistoren, die auf dem Werkstück 200 gebildet werden sollen, können die Source-Merkmale 225S und die Drain-Merkmale 225D unterschiedliche Zusammensetzungen haben. Wenn MBC-Transistoren vom n-Typ gewünscht werden, so können die Source-Merkmale 205S und die Drain-Merkmale 205D Silizium enthalten und können mit einem n-Dotanden, wie zum Beispiel Phosphor (P), Arsen (As) oder Antimon (Sb), dotiert werden. Wenn MBC-Transistoren vom p-Typ gewünscht werden, so können die Source-Merkmale 205S und die Drain-Merkmale 205D Silizium-Germanium enthalten und können mit einem p-Dotanden, wie zum Beispiel Bor (B) oder Gallium (Ga), dotiert werden. Eine Zusammensetzung der äußeren Schicht 226 und eine Zusammensetzung der inneren Schicht 228 können unterschiedlich sein. In einigen Ausführungsformen können die äußere Schicht 226 und die innere Schicht 228 mit unterschiedlichen Dotandenspezies dotiert werden. Zum Beispiel kann die äußere Schicht 226 mit Arsen dotiert werden, und die innere Schicht 228 kann mit Phosphor dotiert werden. In einigen anderen Ausführungsformen können die äußere Schicht 226 und die innere Schicht unterschiedliche Dotandenkonzentrationen aufweisen. Um den Kontaktwiderstand zu verringern, kann zum Beispiel die Dotierungskonzentration der inneren Schicht 228 größer sein als die Dotierungskonzentration der äußeren Schicht 226. Wie in 5 gezeigt, ist die innere Schicht 228 durch die äußere Schicht 226 von den Kanalschichten 208 (in 5 als Kanalelemente 2080 freigegeben) und der oberen Siliziumschicht 203 beabstandet.
  • Wir bleiben bei 5. Nach dem Bilden der Source-Merkmale 225S und der Drain-Merkmale 225D werden über den Source-Merkmalen 225S und den Drain-Merkmalen 225D eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 230 und eine erste Zwischenschichtdielektrikumschicht (Interlayer Dielectric, ILD-Schicht) 232 gebildet. In einigen Beispielen kann die CESL 230 Siliziumnitrid, Siliziumoxynitrid und/oder andere im Stand der Technik bekannte Materialien enthalten. Die CESL 230 kann durch ALD, einen plasmaverstärkten chemischen Aufdampfungsprozess (Plasma-Enhanced Chemical Vapor Deposition, PECVD) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. Die erste ILD-Schicht 232 wird dann über der CESL 230 abgeschieden. In einigen Ausführungsformen enthält die erste ILD-Schicht 232 Materialien wie zum Beispiel Tetraethylorthosilikat-Oxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphosilikatglas (BPSG), Quarzglas (FSG), Phosphosilikatglas (PSG), bordotiertes Siliziumglas (BSG), Siliziumoxycarbid, Siliziumoxycarbonitrid, und/oder andere geeignete dielektrische Materialien. Die erste ILD-Schicht 232 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann das Werkstück 200 nach dem Bilden der ersten ILD-Schicht 232 getempert werden, um die Integrität der ersten ILD-Schicht 232 zu verbessern. Nach dem Abscheiden der CESL 230 und der ersten ILD-Schicht 232 kann das Werkstück 200 durch einen Planarisierungsprozess planarisiert werden, um die Dummy-Gate-Stapel freizulegen. Die Dummy-Gate-Stapel und die Opferschichten 206 werden dann selektiv entfernt, um die Kanalschichten 208 in den Kanalregionen 10C als Kanalelemente 2080 freizugeben.
  • Die Gate-Strukturen 220 werden dann über den Kanalregionen 10C so abgeschieden, dass sie sich um jedes der Kanalelemente 2080 herum legen. Jede der Gate-Strukturen 220 kann eine Grenzflächenschicht 214, eine Gate-Dielektrikumschicht 216 über der Grenzflächenschicht 214, und eine Gate-Elektrodenschicht 218 über der dielektrischen Gateschicht 216 aufweisen. In einigen Ausführungsformen kann die Grenzflächenschicht 214 ein dielektrisches Material wie zum Beispiel Siliziumoxid, Hafniumsilikat oder Siliziumoxynitrid enthalten. Die Gate-Dielektrikumschicht 216 kann ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel Hafniumoxid, enthalten. Im Sinne des vorliegenden Textes meint ein „dielektrisches Material mit hohem k-Wert“ ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer ist als die von Siliziumoxid (etwa 3,9). Alternativ kann die Gate-Dielektrikumschicht 216 andere Dielektrika mit hohem k-Wert enthalten, wie zum Beispiel Hafniumoxid (HfO), Titanoxid (TiO2), Hafnium-Zirkoniumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafnium-Lanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafnium-Tantal-Oxid (HfTaO), Hafnium-Titan-Oxid (HfTiO), (Ba, Sr) TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Kombinationen davon, oder anderes geeignetes Material. Die Gate-Elektrodenschicht 218 kann eine Einzelschicht- oder alternativ eine Mehrschichtstruktur enthalten, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Leistung der Vorrichtung (Austrittsarbeitsmetallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilicids. Zum Beispiel kann die Gate-Elektrodenschicht 218 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination davon enthalten. In verschiedenen Ausführungsformen kann nach dem Abscheiden der Gate-Elektrodenschicht 218 ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanischer Polierprozess (CMP-Prozess), durchgeführt werden, um überschüssiges Metall von dem Werkstück 200 zu entfernen, wodurch im Wesentlichen ebene Oberseiten der Gate-Strukturen 220 bereitgestellt werden. Nach dem Bilden der Gate-Strukturen werden MBC-Strukturen im Wesentlichen auf dem Werkstück 200 ausgebildet.
  • Nach dem Bilden der MBC-Strukturen werden weitere Prozesse durchgeführt, um Strukturen zu bilden, mit denen die MBC-Strukturen untereinander verbunden werden. Wir bleiben bei 5. In einigen Ausführungsformen werden eine Gate-Kappschicht 234 und eine erste dielektrische Schicht 236 nacheinander über den Gate-Strukturen 220 abgeschieden, und Gate-Kontakt-Durchkontaktierungen 238 werden gebildet, um mit den Gate-Strukturen gekoppelt zu werden. Wie in 5 gezeigt, erstrecken sich die Gate-Kontakt-Durchkontaktierungen 238 vertikal durch die Gate-Kappschicht 234 und die erste dielektrische Schicht 236. Eine zweite dielektrische Schicht 240 wird über den Gate-Kontakt-Durchkontaktierungen 238 abgeschieden, und Metallleitungen 242 werden in der zweiten dielektrischen Schicht 240 abgeschieden, um elektrisch mit den Gate-Kontakt-Durchkontaktierungen 238 gekoppelt zu werden. In einigen Ausführungsformen können die erste dielektrische Schicht 236 und die zweite dielektrische Schicht 240 die gleiche Zusammensetzung wie die erste ILD-Schicht 232 haben. Jede der Gate-Kontakt-Durchkontaktierungen 238 und der Metallleitungen 242 kann eine Metallfüllschicht und eine Sperrschicht, die die Metallfüllschicht von der umgebenden dielektrischen Schicht trennt, aufweisen. In einigen Implementierungen kann die Sperrschicht ein Metallnitrid, wie zum Beispiel Titannitrid oder Tantalnitrid, enthalten, und die Metallfüllschicht kann ein Metall, wie zum Beispiel Kupfer, Ruthenium, Wolfram, Nickel oder Cobalt, enthalten. Obgleich in 5 nicht explizit gezeigt, können zusätzliche Interconnect-Schichten über den Metallleitungen 242 gebildet werden. In einigen Ausführungsformen wird eine gesamte vorderseitige Interconnect-Struktur (die die zweite dielektrische Schicht 240 und die Metallleitungen 242 aufweist) gebildet, bevor das Werkstück 200 an ein Trägersubstrat, wie zum Beispiel das Trägersubstrat 248 (das weiter unten noch beschrieben wird), gebondet wird. Zusätzlich können, obgleich nicht explizit gezeigt, ein oder mehrere vorderseitige Source/Drain-Kontakt-Durchkontaktierungen gebildet werden, um die Source-Merkmale 225S oder die Drain-Merkmale 225D zu koppeln. Solche vorderseitigen Source-Kontakt-Durchkontaktierungen können sich durch die CESL 230, die erste ILD-Schicht 232, die Gate-Kappschicht 234 und die erste dielektrische Schicht 236 erstrecken. Wie in 5 gezeigt, wird zur Vorbereitung des Werkstücks 200 für das Bonden an ein Trägersubstrat eine erste Oxidschicht 244 über den Metallleitungen 242 und der zweiten dielektrischen Schicht 240 abgeschieden. Die erste Oxidschicht 244 kann Siliziumoxid enthalten.
  • Wie in den 1, 6 und 7 gezeigt, umfasst das Verfahren 100 einen Block 104, in dem ein Trägersubstrat 248 an eine Vorderseite des Werkstücks 200 gebondet wird. In Block 104 wird ein Trägersubstrat 248 durch Schmelzkleben, durch Verwendung einer Haftschicht, oder einer Kombination davon, an das Werkstück 200 gebondet. In einigen Fällen kann das Trägersubstrat 248 aus Halbleitermaterialien (wie zum Beispiel Silizium), Saphir, Glas, polymeren Materialien oder anderen geeigneten Materialien gebildet werden. In Ausführungsformen, bei denen Schmelzbonden verwendet wird, weist das Trägersubstrat 248 eine zweite Oxidschicht 246 auf. Nachdem sowohl die erste Oxidschicht 244 als auch die zweite Oxidschicht 246 behandelt wurden, werden sie für das direkte Bonden bei Raumtemperatur oder bei einer erhöhten Temperatur in bündigen Kontakt miteinander gebracht. Nachdem das Trägersubstrat 248 an die Vorderseite des Werkstücks 200 gebondet wurde, wird das Werkstück 200 umgedreht, wie in 7 gezeigt. Wie in 7 gezeigt, weist das Substrat 20 nach dem Umdrehen des Werkstücks 200 nach oben, dergestalt, dass die Basissiliziumschicht 201 über der Isolationsschicht 202 angeordnet ist.
  • Wie in den 1 und 8 gezeigt, umfasst das Verfahren 100 einen Block 106, in dem ein Abschnitt des Substrats entfernt wird. Wie in 8 gezeigt, werden in dem Block die Basissiliziumschicht 201 und die Isolationsschicht 202 durch einen Schleifprozess oder einen Planarisierungsprozess, wie zum Beispiel einen CMP-Prozess, entfernt, bis das Isolationsmerkmal 212 (in den 11B-15B gezeigt) und die obere Siliziumschicht 203 planar sind.
  • Wie in den 1 und 9 gezeigt, umfasst das Verfahren 100 einen Block 108, in dem das Source-Merkmal 225S und das Drain-Merkmal 225D selektiv von der Rückseite des Werkstücks 200 her ausgespart werden. In einigen Ausführungsformen werden die obere Siliziumschicht 203, das Source-Merkmal 225S und das Drain-Merkmal 225D selektiv ausgespart, während die untere dielektrische Schicht 2040 nicht wesentlich ausgespart wird. In einigen Implementierungen ist das Aussparen in Block 108 anisotrop, dergestalt, dass die untere Halbleiterschicht 205 nicht wesentlich ausgespart wird. Wie in 9 gezeigt, kann das Aussparen in Block 108 einen Abschnitt der äußeren Schicht 226 entfernen, der mit der oberen Siliziumschicht 203 in Kontakt steht. Das heißt, das Aussparen in Block 108 kann die innere Schicht 228 der Source-Funktionen 225S oder der Drain-Merkmale 225D freilegen.
  • Wir wenden uns kurz den 13A und 14A zu. Je nachdem, wie die Gitterstrukturen der inneren Schicht 228 und die chemische Zusammensetzung der selektiven Aussparung bei Block 108 sind, kann die innere Schicht 228 des Drain-Merkmals 225D und des Source-Merkmals 225S eine konvexe Fläche 268, wie in 13A gezeigt, oder eine im Wesentlichen planare Fläche 270 auf der X-Y-Ebene, wie in 14A gezeigt, aufweisen. Die konvexe Fläche 268 kann eine Aussparung zwischen etwa 2 nm und etwa 10 nm aufweisen.
  • Wir bleiben bei 1 und 9. Das Verfahren 100 umfasst einen Block 110, in dem eine Ätzstoppschicht (Etch Stop Layer, ESL) 250 und eine zweite Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 252 über der Rückseite des Substrats 20 abgeschieden werden. In einigen Ausführungsformen kann die ESL-Schicht 250 die gleiche Zusammensetzung wie die CESL 230 aufweisen, und die zweite ILD-Schicht 252 kann die gleiche Zusammensetzung wie zum Beispiel die erste ILD-Schicht 232 aufweisen. Wie in 9 gezeigt, kann die ESL 250 konform unter Verwendung von ALD, PECVD oder anderer geeigneter Abscheidungsverfahren abgeschieden werden und wird an Seitenwänden der unteren Halbleiterschicht 205 und der unteren dielektrischen Schicht 2040 sowie auf den Source-Merkmalen 225S und den Drain-Merkmalen 225D angeordnet. Die zweite ILD-Schicht 252 kann über der Rückseite des Werkstücks 200 durch CVD, fließfähige CVD oder Aufschleudern abgeschieden werden. Die zweite ILD-Schicht 252 ist von Seitenwänden der unteren Halbleiterschicht 205, Seitenwänden der unteren dielektrischen Schicht 2040, den Source-Merkmalen 225S und den Drain-Merkmalen 225D durch den ESL 250 beabstandet. Wie in 9 gezeigt, erstreckt sich mindestens ein Abschnitt der ESL 250 und der zweiten ILD-Schicht 252 durch die untere Halbleiterschicht 205 und die untere dielektrische Schicht 2040 in der Source-Region 10S und in der Drain-Region 10D.
  • Wie in den 1, 9 und 10 gezeigt, umfasst das Verfahren 100 einen Block 112, in dem eine rückseitige Source-Kontaktöffnung 256 selektiv durch die ESL 250 und die zweite ILD-Schicht 252 hindurch gebildet wird. In einigen Ausführungsformen, die in 9 dargestellt sind, kann eine Photoresistmaske 254 über der Rückseite des Werkstücks 200 gebildet werden. Die Photoresistmaske 254 ist direkt über den Drain-Merkmalen 225D angeordnet und weist eine Maskenöffnung 255 auf. Unter Verwendung der Photoresistmaske 254 als eine Ätzmaske werden die ESL 250 und die zweite ILD-Schicht 252 anisotrop geätzt, um das Source-Merkmal 225S in einer rückseitigen Source-Kontaktöffnung 256 freizulegen. Wie in 10 gezeigt, erstreckt sich die rückseitige Source-Kontaktöffnung 256 vertikal durch die zweite ILD-Schicht 252, die ESL 250, die untere dielektrische Schicht 2040 und die untere Halbleiterschicht 205 entlang der Z-Richtung, um die innere Schicht 228 des Source-Merkmals 225S freizulegen.
  • Um Ausführungsformen der vorliegenden Offenbarung detaillierter zu veranschaulichen, wird der Schwerpunkt auf eine rückseitige Kontaktregion 300 gelegt, der in 10 als ein gepunkteter Bereich gezeigt ist, und vergrößerte Querschnittsansichten der rückseitigen Kontaktregion 300 sind in den 11A-15A und 11B-15B gezeigt. Es ist anzumerken, dass die Figuren, die mit einem großen „A“ enden, fragmentarische Querschnittsansichten der rückseitigen Kontaktregion 300 über ein Drain-Merkmal 225D und ein Source-Merkmal 225S hinweg mit Blickrichtung entlang der Y-Richtung enthalten, und die Figuren, die mit einem großen „B“ enden, fragmentarische Querschnittsansichten nur über ein Source-Merkmal 225S hinweg mit Blickrichtung entlang der X-Richtung enthalten. 11B-15B offenbaren Merkmale, die in den 2-10 nicht explizit gezeigt sind. Zum Beispiel veranschaulichen die 11B-15B das Isolationsmerkmal 212, das zwischen den finnenförmigen Strukturen 210 und einer dielektrischen Finne 215 ausgebildet ist. Die dielektrische Finne 215 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid, Siliziumcarbonitrid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid oder andere geeignete dielektrische Materialien enthalten. Die dielektrische Finne 215 dient dazu, benachbarte Source-Merkmale 225S oder Drain-Merkmale 225D zu isolieren und zu verhindern, dass diese miteinander verschmelzen.
  • Wie in den 1, 11A und 11B zu sehen, umfasst das Verfahren 100 einen Block 114, in dem eine Auskleidung 258 in der rückseitigen Source-Kontaktöffnung 256 gebildet wird. In einigen Ausführungsformen kann die Auskleidung 258 Siliziumnitrid enthalten und kann über der Rückseite des Werkstücks 200 über der inneren Schicht 228 des Source-Merkmals 225S, Seitenwänden der unteren Halbleiterschicht 205, Seitenwänden der unteren dielektrischen Schicht 2040, freiliegenden Oberseiten der unteren dielektrischen Schicht 2040, Seitenwänden der zweiten ILD-Schicht 252, und Seitenwänden des Isolationsmerkmals 212 abgeschieden werden. Nach dem Abscheiden der Auskleidung 258 wird ein anisotroper Rückätzprozess durchgeführt, um die Auskleidung 258 von nach oben weisenden Flächen zu entfernen, wie zum Beispiel den Oberseiten der unteren dielektrischen Schichten 2040, den Oberseiten der zweiten ILD-Schicht 252, den Oberseiten des Isolationsmerkmals 212, und der Oberseite der inneren Schicht 228 des Source-Merkmals 225S. In einigen Ausführungsformen wird die äußere Schicht 226 des Source-Merkmals 225S in der rückseitigen Source-Kontaktöffnung 256 nicht freigelegt.
  • Wie in den 1, 12A und 12B zu sehen, umfasst das Verfahren 100 einen Block 116, in dem ein epitaxiales Erweiterungsmerkmal 260 in der rückseitigen Source-Kontaktöffnung 256 abgeschieden wird. In einigen Ausführungsformen wird das epitaxiale Erweiterungsmerkmal 260 auf der freiliegenden inneren Schicht 228 des Source-Merkmals 225S unter Verwendung von Molekularstrahlepitaxie (MBE), Dampfphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD)) und/oder anderer geeigneter epitaxialer Wachstumsprozesse abgeschieden werden. Das epitaxiale Erweiterungsmerkmal 260 kann ein dotiertes Halbleitermaterial enthalten. In Ausführungsformen, in denen MBC-Transistoren vom n-Typ gewünscht werden, kann das epitaxiale Erweiterungsmerkmal 260 Silizium enthalten, das mit einem n-Dotanden, wie zum Beispiel Phosphor (P), Arsen (As) oder Antimon (Sb), dotiert ist. In Ausführungsformen, in denen MBC-Transistoren vom p-Typ gewünscht werden, kann das epitaxiale Erweiterungsmerkmal Silizium-Germanium enthalten, das mit einem p-Dotanden, wie zum Beispiel Bor (B) oder Gallium (Ga), dotiert ist. In einigen Implementierungen wird das epitaxiale Erweiterungsmerkmal 260 während seines epitaxialen Abscheidungsprozesses in-situ dotiert. Das epitaxiale Erweiterungsmerkmal 260 kann während des epitaxialen Abscheidungsprozesses selektiv von der inneren Schicht 228 des Source-Merkmals 225S aus gezüchtet werden, während die dielektrische Auskleidung 258 das direkte Wachstum des epitaxialen Erweiterungsmerkmals 260 verhindert. Als solches wird das Bilden des epitaxialen Erweiterungsmerkmals 260 in einer von unten nach oben gerichteten Weise ausgeführt. In dieser Hinsicht ist das Bilden des epitaxialen Erweiterungsmerkmals 260 auch selbstjustierend, weil es nicht epitaxial von der zweiten ILD-Schicht 252, dem Isolationsmerkmal 212 oder der unteren dielektrischen Schicht 2040 aus wächst.
  • In einigen Ausführungsformen können das epitaxiale Erweiterungsmerkmal 260 und die innere Schicht 228 des Source-Merkmals 225S aus dem gleichen Halbleitermaterial, wie zum Beispiel Silizium oder Silizium-Germanium, gebildet werden. In diesen Ausführungsformen können das epitaxiale Erweiterungsmerkmal 260 und die innere Schicht 228 des Source-Merkmals 225S auch die gleiche Art von Dotanden und die gleiche Dotandenspezies enthalten. Zum Beispiel können das epitaxiale Erweiterungsmerkmal 260 und die innere Schicht 228 des Source-Merkmals 225S beide aus phosphordotiertem Silizium (Si:P), arsendotiertem Silizium (Si:As), antimondotiertem Silizium (Si:Sb), bordotiertem Silizium-Germanium (SiGe:B) oder galliumdotiertem Silizium-Germanium (SiGe:Ga) gebildet werden. In einigen Fällen ist, um den Kontaktwiderstand zu reduzieren, eine Dotierungskonzentration in der epitaxialen Erweiterungsstruktur 260 größer als eine Dotierungskonzentration in der inneren Schicht 228 des Source-Merkmals 225S. Wenn zum Beispiel sowohl das epitaxiale Erweiterungsmerkmal 260 als auch die innere Schicht 228 des Source-Merkmals 225S aus phosphordotiertem Silizium (Si:P) gebildet werden, so kann die Phosphorkonzentration in dem epitaxialen Erweiterungsmerkmal 260 größer sein als die Phosphorkonzentration in der inneren Schicht 228 des Source-Merkmals 225S. Um die Gate-Struktur 220 und die vorderseitige Interconnect-Struktur vor thermischer Deterioration zu schützen, ist eine Prozesstemperatur beim Bilden des epitaxialen Erweiterungsmerkmals 260 kleiner als 400°C, wie zum Beispiel zwischen etwa 260°C und etwa 400°C. Wenn die Prozesstemperatur größer als 400 °C ist, so kann das Kupfer in der vorderseitigen Interconnect-Struktur einer Elektromigration unterliegen und Hohlräume, Löcher oder Extrusionen bilden.
  • Das epitaxiale Erweiterungsmerkmal 260 fungiert als eine Erweiterung der inneren Schicht 228 des Source-Merkmals 225S. Sobald sich das epitaxiale Erweiterungsmerkmal 260 durch die untere Halbleiterschicht 205 und die untere dielektrische Schicht 2040 erstreckt, können sich in verschiedenen Ausführungsformen die Abmessungen des epitaxialen Erweiterungsmerkmals 260 in einem ersten Endabschnitt 2602 (in 12A gezeigt) oder einem zweiten Endabschnitt 2604 (in 15A gezeigt) entlang der Z-Richtung und der X-Richtung ausdehnen. Zum Beispiel können entlang der X-Richtung und auf der Ebene der unteren dielektrischen Schicht 2040 die rückseitige Source-Kontaktöffnung 256 und das epitaxiale Erweiterungsmerkmal 260 eine Breite zwischen etwa 8 nm und 20 nm aufweisen. Der erste Endabschnitt 2602 (in der in 12A gezeigten Ausführungsform) oder ein zweiter Endabschnitt 2604 (in der in 15A gezeigten alternativen Ausführungsform) kann eine größere Breite zwischen etwa 8 nm und etwa 30 nm aufweisen. Der erste Endabschnitt 2602 kann ein Ergebnis des isotropen epitaxialen Wachstums sein und hat eine abgerundete Form oder eine Pilzform. Der zweite Endabschnitt 2604 kann das Ergebnis eines facettierten Wachstums sein und hat eine Rhombus- oder Pfeilform. In einigen Fällen kann der zweite Endabschnitt 2604 einen Facettenwinkel 8 zwischen etwa 300 und etwa 70° aufweisen. Im Vergleich zur inneren Schicht 228 bieten sowohl der erste Endabschnitt 2602 als auch der zweite Endabschnitt 2604 mehr Oberfläche für die Verbindung mit dem rückseitigen Source-Kontakt 264, der aus Metall gebildet ist.
  • Wie in den 1, 13A, 13B, 14A, 14B, 15A und 15B gezeigt, umfasst das Verfahren 100 einen Block 118, in dem eine Silicidschicht 262 auf dem epitaxialen Erweiterungsmerkmal 260 gebildet wird. Um den Kontaktwiderstand zwischen dem epitaxialen Erweiterungsmerkmal 260 und dem rückseitigen Source-Kontakt 264 zu verringern, kann die Silicidschicht 262 auf dem ersten Endabschnitt 2602 (in den in 13A oder 14A gezeigten Ausführungsformen) bzw. dem zweiten Endabschnitt 2604 (in den in 15A gezeigten alternativen Ausführungsformen) des epitaxialen Erweiterungsmerkmals 260 ausgebildet werden. Um die Silicidschicht 262 zu bilden, wird eine Metallschicht über dem epitaxialen Erweiterungsmerkmal 260 abgeschieden, und ein Temperungsprozess wird durchgeführt, um eine Silicidierungsreaktion zwischen der Metallschicht und dem epitaxialen Erweiterungsmerkmal 260 herbeizuführen. Geeignete Metallschichten können Titan (Ti), Tantal (Ta), Nickel (Ni), Kobalt (Co) oder Wolfram (W) sein. Die Silicidschicht 262 kann Titansilicid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilicid (TaSi), Wolframsilicid (WSi), Cobaltsilicid (CoSi) oder Nickelsilicid (NiSi) enthalten. In Ausführungsformen, bei denen das epitaxiale Erweiterungsmerkmal 260 Germanium enthält, kann die Silicidschicht 262 auch Metallgermanid oder Germanium-Zinn (GeSn) enthalten. Die Silicidschicht 262 folgt allgemein der Form des ersten Endabschnitts 2602 (in 13A oder 14A gezeigt) bzw. des zweiten Endabschnitts 2604 (gezeigt in 15A) des epitaxialen Erweiterungsmerkmals 260. Obgleich nicht explizit gezeigt, kann die überschüssige Metallschicht, die nicht die Silicidschicht 262 bildet, in Block 118 entfernt werden.
  • Wie in den 1, 13A, 13B, 14A, 14B, 15A und 15B gezeigt, umfasst das Verfahren 100 einen Block 120, in dem ein rückseitiger Source-Kontakt 264 über der Silicidschicht 262 gebildet wird. Nach dem Bilden der Silicidschicht 262 kann eine Metallfüllschicht in die rückseitige Source-Kontaktöffnung 256 hinein abgeschieden werden, um den rückseitigen Source-Kontakt 264 zu bilden. Die Metallfüllschicht kann Aluminium (Al), Rhodium (Rh), Ruthenium (Ru), Kupfer (Cu), Iridium (Ir) oder Wolfram (W) enthalten. Ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, kann folgen, um überschüssige Materialien zu entfernen und eine planare Oberseite zu erhalten. Der rückseitige Source-Kontakt 264 legt sich über den vorstehenden ersten Endabschnitt 2602 (in der in 13A oder 14A gezeigten Ausführungsform) oder den zweiten Endabschnitt 2604 (in der in 15A gezeigten alternativen Ausführungsform) des epitaxialen Erweiterungsmerkmals 260. Infolge dessen erstreckt sich der erste Endabschnitt 2602 (in der in 13A oder 14A gezeigten Ausführungsform) oder der zweite Endabschnitt 2604 (in der in 15A gezeigten alternativen Ausführungsform) des epitaxialen Erweiterungsmerkmals 260 in den rückseitigen Source-Kontakt 264 hinein. Von einer Oberseite der unteren dielektrischen Schicht 2040 bis zu einer Unterseite einer vergrabenen Stromschiene 266 (wie unten noch beschrieben wird) gemessen, kann der rückseitige Source-Kontakt 264 eine Dicke zwischen etwa 10 nm und etwa 60 nm haben. Entlang der X-Richtung kann der rückseitige Source-Kontakt 264 eine Breite zwischen etwa 20 nm und etwa 40 nm aufweisen. Der rückseitige Source-Kontakt 264 kann auch als ein rückseitiger Metallstecker 264 bezeichnet werden.
  • Wie in den 1, 13A, 13B, 14A, 14B, 15A und 15B gezeigt, umfasst das Verfahren 100 einen Block 122, in dem eine vergrabene Stromschiene 266 über dem rückseitigen Source-Kontakt 264 gebildet wird. Obgleich nicht explizit gezeigt, kann die vergrabene Stromschiene 266 in einer Isolierschicht definiert werden. In einem beispielhaften Prozess kann eine Isolationsschicht mit einer ähnlichen Zusammensetzung wie die erste ILD-Schicht 232 über der Rückseite des Werkstücks 200 abgeschieden werden, einschließlich über der zweiten ILD-Schicht 252 und dem rückseitigen Source-Kontakt 264. Anschließend kann ein Stromschienengraben in der Isolationsschicht strukturiert werden. Eine Sperrschicht und ein Metallfüllmaterial werden dann in den Stromschienengraben hinein abgeschieden, um die vergrabene Stromschiene 266 zu bilden. In einigen Ausführungsformen kann die Sperrschicht in der vergrabenen Stromschiene 266 Titannitrid, Tantalnitrid, Cobaltnitrid, Nickelnitrid oder Wolframnitrid enthalten, und das Metallfüllmaterial in der vergrabenen Stromschiene 266 kann Titan (Ti), Ruthenium (Ru), Kupfer (Cu), Nickel (Ni), Cobalt (Co), Wolfram (W), Tantal (Ta) oder Molybdän (Mo) enthalten. Die Sperrschicht und die Metallfüllschicht können unter Verwendung von PVD, CVD, ALD oder chemischem Plattieren abgeschieden werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, kann durchgeführt werden, um überschüssige Materialien zu entfernen. In einigen Fällen kann die vergrabene Stromschiene 266 eine Dicke zwischen etwa 10 nm und etwa 60 nm entlang der Z-Richtung aufweisen.
  • Wir wenden uns nun 16 zu, die eine alternative Ausführungsform der vorliegenden Offenbarung veranschaulicht. Obgleich das epitaxiale Erweiterungsmerkmal 260 der vorliegenden Offenbarung die Grenzfläche vergrößern und den Kontaktwiderstand zu dem Source-Merkmal 225S verringern kann, kann auch ein vorderseitiger Source-Kontakt 280 gebildet werden, wenn eine weitere Verringerung des Kontaktwiderstands gewünscht ist. Wie in 16 gezeigt, ist das Source-Merkmal 225 der Halbleitervorrichtung 200 sowohl mit einem vorderseitigen Source-Kontakt 280 als auch mit dem epitaxialen Erweiterungsmerkmal 260 gekoppelt. Obgleich nicht explizit gezeigt, ist der vorderseitige Source-Kontakt 280 mit einer vorderseitigen Stromschiene in der vorderseitigen Interconnect-Struktur mittels einer vorderseitigen Silicidschicht 282 gekoppelt. Das epitaxiale Erweiterungsmerkmal 260 ist elektrisch über die Silicidschicht 262 sowie den rückseitigen Source-Kontakt 264 mit der vergrabenen Stromschiene 266 gekoppelt. Somit ist das Source-Merkmal 225S in der Halbleitervorrichtung 200 in 16 mit zwei Stromschienen gekoppelt - einer vorderseitigen Stromschiene und der vergrabenen Stromschiene 266.
  • Ausführungsformen der vorliegenden Offenbarung bieten Vorteile. Zum Beispiel stellt die vorliegende Offenbarung Ausführungsformen rückseitiger Kontaktstrukturen bereit, bei denen ein epitaxiales Erweiterungsmerkmal zwischen einem Source-Merkmal und einem rückseitigen Source-Kontakt angeordnet ist. Das epitaxiale Erweiterungsmerkmal wird aus einem dotierten Halbleitermaterial gebildet und bietet eine vergrößerte Oberfläche zum Verbinden mit dem rückseitigen Source-Kontakt. Die vergrößerte Oberfläche kann den Widerstand an der Metall-Halbleiter-Grenzfläche reduzieren, wodurch die Engstelle des Kontaktwiderstands besser passierbar wird.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtungsstruktur. Die Halbleitervorrichtungsstruktur umfasst ein Source-Merkmal und ein Drain-Merkmal, mindestens eine Kanalstruktur, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstreckt, eine Gate-Struktur, die sich um jede der mindestens einen Kanalstruktur herum legt, eine Halbleiterschicht über der Gate-Struktur, eine dielektrische Schicht über der Halbleiterschicht, ein dotiertes Halbleitermerkmal, das sich durch die Halbleiterschicht und die dielektrische Schicht erstreckt, um in Kontakt mit dem Source-Merkmal zu kommen, einen Metallkontaktstecker über dem dotierten Halbleitermerkmal, und eine vergrabene Stromschiene, die über dem Metallkontaktstecker angeordnet ist.
  • In einigen Ausführungsformen enthält die Halbleiterschicht Silizium. In einigen Implementierungen enthalten das Source-Merkmal, das Drain-Merkmal und das dotierte Halbleitermerkmal Silizium, Silizium-Germanium oder Germanium. In einigen Fällen enthalten das Source-Merkmal, das Drain-Merkmal und das dotierte Halbleitermerkmal außerdem Phosphor, Arsen, Antimon, Bor oder Gallium. In einigen Ausführungsformen kann die Halbleitervorrichtungsstruktur des Weiteren eine Silicidschicht aufweisen, die an einer Grenzfläche zwischen dem dotierten Halbleitermerkmal und dem Metallkontaktstecker angeordnet ist. In einigen Ausführungsformen erstreckt sich das dotierte Halbleitermerkmal teilweise in den Metallkontaktstecker hinein. In einigen Ausführungsformen umfasst das Source-Merkmal eine äußere Schicht in Kontakt mit der mindestens einen Kanalstruktur und eine innere Schicht, die von der mindestens einen Kanalstruktur beabstandet ist. In einigen Implementierungen steht das dotierte Halbleitermerkmal mit der inneren Schicht in Kontakt und ist von der äußeren Schicht beabstandet.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Source-Merkmal und ein Drain-Merkmal, mehrere Kanalelemente, die zwischen dem Source-Merkmal und dem Drain-Merkmal entlang einer Richtung angeordnet sind, eine Gate-Struktur, die um jedes der mehreren Kanalelemente herum gelegt ist, eine Siliziumschicht, die über der Gate-Struktur angeordnet ist, eine erste dielektrische Schicht, die über der Siliziumschicht angeordnet ist, eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, ein Metallkontaktmerkmal, das in der zweiten dielektrischen Schicht und über dem Source-Merkmal angeordnet ist, und ein epitaxiales Erweiterungsmerkmal, das zwischen dem Source-Merkmal und dem Metallkontaktmerkmal angeordnet ist. Ein Abschnitt der zweiten dielektrischen Schicht erstreckt sich durch die Siliziumschicht und die erste dielektrische Schicht, um in Kontakt mit dem Source-Merkmal zu kommen, Das epitaxiale Erweiterungsmerkmal erstreckt sich durch die Siliziumschicht und die erste dielektrische Schicht.
  • In einigen Ausführungsformen umfassen das Source-Merkmal, das Drain-Merkmal und das epitaxiale Erweiterungsmerkmal Silizium, Silizium-Germanium oder Germanium. In einigen Ausführungsformen enthalten das Source-Merkmal, das Drain-Merkmal und das epitaxiale Erweiterungsmerkmal außerdem Phosphor, Arsen, Antimon, Bor oder Gallium. In einigen Fällen kann die Halbleitervorrichtung des Weiteren eine Silicidschicht enthalten, die an einer Grenzfläche zwischen dem epitaxialen Erweiterungsmerkmal und dem Metallkontaktmerkmal angeordnet ist. In einigen Ausführungsformen enthält das epitaxiale Erweiterungsmerkmal einen Endabschnitt, der sich in das Metallkontaktmerkmal hinein erstreckt. In einigen Fällen weist der Endabschnitt die Form eines Rhombus auf. In einigen Ausführungsformen weist der Endabschnitt eine gerundete Form auf.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst: Empfangen eines Werkstücks, das aufweist: ein Source-Merkmal und ein Drain-Merkmal, die über einem Substrat angeordnet sind, mehrere Kanalelemente, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstrecken, wobei die mehreren Kanalelemente über einer unteren Siliziumschicht und einer unteren dielektrischen Schicht angeordnet sind, und eine Gate-Struktur, die um jedes der mehreren Kanalelemente herum gelegt ist, Bonden einer Vorderseite des Werkstücks an ein Trägersubstrat und Umdrehen des Werkstücks, selektives Entfernen des Substrats, um das Source-Merkmal und das Drain-Merkmal von einer Rückseite des Werkstücks her freizulegen, wobei die Rückseite der Vorderseite gegenüberliegt, Abscheiden einer dielektrischen Schicht über der Rückseite des Werkstücks, nach dem Abscheiden der dielektrischen Schicht, Bilden einer rückseitigen Source-Kontaktöffnung durch die dielektrische Schicht hindurch, um das Source-Merkmal freizulegen, epitaxiales Abscheiden eines Erweiterungsmerkmals in der rückseitigen Source-Kontaktöffnung, und Abscheiden einer Metallfüllschicht über dem Erweiterungsmerkmal.
  • In einigen Ausführungsformen kann das Verfahren des Weiteren umfassen, vor dem Abscheiden der dielektrischen Schicht eine Ätzstoppschicht über der Rückseite des Werkstücks abzuscheiden. In einigen Ausführungsformen erstreckt sich die rückseitige Source-Kontaktöffnung durch die dielektrische Schicht, die untere Siliziumschicht und die untere dielektrische Schicht. In einigen Fällen erstreckt sich das Erweiterungsmerkmal nach dem Abscheiden der Metallfüllschicht teilweise in die Metallfüllschicht hinein. In einigen Ausführungsformen erstreckt sich die Metallfüllschicht nicht durch die untere Siliziumschicht und die untere dielektrische Schicht.
  • Das oben Dargelegte skizzierte Merkmale verschiedener Ausführungsformen, damit der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Durchschnittsfachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Durchschnittsfachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63040092 [0001]

Claims (20)

  1. Halbleitervorrichtungsstruktur, die umfasst: ein Source-Merkmal und ein Drain-Merkmal; mindestens eine Kanalstruktur, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstreckt; eine Gate-Struktur, die sich um jede der mindestens einen Kanalstruktur herum legt; eine Halbleiterschicht über der Gate-Struktur; eine dielektrische Schicht über der Halbleiterschicht; ein dotiertes Halbleitermerkmal, das sich durch die Halbleiterschicht und die dielektrische Schicht erstreckt, um in Kontakt mit dem Source-Merkmal zu kommen; einen Metallkontaktstecker über dem dotierten Halbleitermerkmal; und eine vergrabene Stromschiene, die über dem Metallkontaktstecker angeordnet ist.
  2. Halbleitervorrichtungsstruktur nach Anspruch 1, wobei die Halbleiterschicht Silizium umfasst.
  3. Halbleitervorrichtungsstruktur nach Anspruch 1 oder 2, wobei das Source-Merkmal, das Drain-Merkmal und das dotierte Halbleitermerkmal Silizium, Silizium-Germanium oder Germanium umfassen.
  4. Halbleitervorrichtungsstruktur nach Anspruch 3, wobei das Source-Merkmal, das Drain-Merkmal und das dotierte Halbleitermerkmal außerdem Phosphor, Arsen, Antimon, Bor oder Gallium umfassen.
  5. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, die des Weiteren umfasst: eine Silicidschicht, die an einer Grenzfläche zwischen dem dotierten Halbleitermerkmal und dem Metallkontaktstecker angeordnet ist.
  6. Halbleitervorrichtungsstruktur nach einem der vorhergehenden Ansprüche, wobei sich das dotierte Halbleitermerkmal teilweise in den Metallkontaktstecker hinein erstreckt.
  7. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei das Source-Merkmal eine äußere Schicht in Kontakt mit der mindestens einen Kanalstruktur und eine innere Schicht, die von der mindestens einen Kanalstruktur beabstandet ist, umfasst.
  8. Halbleitervorrichtungsstruktur nach Anspruch 7, wobei das dotierte Halbleitermerkmal mit der inneren Schicht in Kontakt steht und von der äußeren Schicht beabstandet ist.
  9. Halbleitervorrichtung, die umfasst: ein Source-Merkmal und ein Drain-Merkmal; mehrere Kanalelemente, die zwischen dem Source-Merkmal und dem Drain-Merkmal entlang einer Richtung angeordnet sind; eine Gate-Struktur, die um jedes der mehreren Kanalelemente herum gelegt ist; eine Siliziumschicht, die über der Gate-Struktur angeordnet ist; eine erste dielektrische Schicht, die über der Siliziumschicht angeordnet ist; eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist; ein Metallkontaktmerkmal, das in der zweiten dielektrischen Schicht und über dem Source-Merkmal angeordnet ist; und ein epitaxiales Erweiterungsmerkmal, das zwischen dem Source-Merkmal und dem Metallkontaktmerkmal angeordnet ist, wobei sich ein Abschnitt der zweiten dielektrischen Schicht durch die Siliziumschicht und die erste dielektrische Schicht erstreckt, um in Kontakt mit dem Source-Merkmal zu kommen, wobei sich das epitaxiale Erweiterungsmerkmal durch die Siliziumschicht und die erste dielektrische Schicht erstreckt.
  10. Halbleitervorrichtung nach Anspruch 9, wobei das Source-Merkmal, das Drain-Merkmal und das epitaxiale Erweiterungsmerkmal Silizium, Silizium-Germanium oder Germanium umfassen.
  11. Halbleitervorrichtung nach Anspruch 10, wobei das Source-Merkmal, das Drain-Merkmal und das epitaxiale Erweiterungsmerkmal des Weiteren Phosphor, Arsen, Antimon, Bor oder Gallium umfassen.
  12. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 9 bis 11, die des Weiteren umfasst: eine Silicidschicht, die an einer Grenzfläche zwischen dem epitaxialen Erweiterungsmerkmal und dem Metallkontaktmerkmal angeordnet ist.
  13. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 9 bis 12, wobei das epitaxiale Erweiterungsmerkmal einen Endabschnitt umfasst, der sich in das Metallkontaktmerkmal hinein erstreckt.
  14. Halbleitervorrichtung nach Anspruch 13, wobei der Endabschnitt eine Rhombusform umfasst.
  15. Halbleitervorrichtung nach Anspruch 13, wobei der Endabschnitt eine gerundete Form umfasst.
  16. Verfahren, das umfasst: Empfangen eines Werkstücks, das umfasst: ein Source-Merkmal und ein Drain-Merkmal, die über einem Substrat angeordnet sind, mehrere Kanalelemente, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstrecken, wobei die mehreren Kanalelemente über einer unteren Siliziumschicht und einer unteren dielektrischen Schicht angeordnet sind, und eine Gate-Struktur, die um jedes der mehreren Kanalelemente herum gelegt ist; Bonden einer Vorderseite des Werkstücks an ein Trägersubstrat und Umdrehen des Werkstücks; selektives Entfernen des Substrats, um das Source-Merkmal und das Drain-Merkmal von einer Rückseite des Werkstücks her freizulegen, wobei die Rückseite der Vorderseite gegenüberliegt; Abscheiden einer dielektrischen Schicht über der Rückseite des Werkstücks; nach dem Abscheiden der dielektrischen Schicht, Bilden einer rückseitigen Source-Kontaktöffnung durch die dielektrische Schicht hindurch, um das Source-Merkmal freizulegen; epitaxiales Abscheiden eines Erweiterungsmerkmals in der rückseitigen Source-Kontaktöffnung; und Abscheiden einer Metallfüllschicht über dem Erweiterungsmerkmal.
  17. Verfahren nach Anspruch 16, das des Weiteren umfasst: vor dem Abscheiden der dielektrischen Schicht, Abscheiden einer Ätzstoppschicht über der Rückseite des Werkstücks.
  18. Verfahren nach Anspruch 16 oder 15, wobei sich die rückseitige Source-Kontaktöffnung durch die dielektrische Schicht, die untere Siliziumschicht und die untere dielektrische Schicht erstreckt.
  19. Verfahren nach einem der vorangehenden Ansprüche 16 bis 18, wobei sich das Erweiterungsmerkmal nach dem Abscheiden der Metallfüllschicht teilweise in die Metallfüllschicht hinein erstreckt.
  20. Verfahren nach einem der vorangehenden Ansprüche 16 bis 19, wobei sich die Metallfüllschicht nicht durch die untere Siliziumschicht und die untere dielektrische Schicht erstreckt.
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