DE102022100097A1 - Gatestrukturen in halbleitervorrichtungen - Google Patents

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Hsiang-Pi Chang
Chung-Liang Cheng
I-Ming Chang
Yao-Sheng Huang
Huang-Lin Chao
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Abstract

Es werden eine Halbleitervorrichtung mit unterschiedlichen Konfigurationen von Gatestrukturen und ein Verfahren zu deren Herstellung offenbart. Das Verfahren umfasst Folgendes: Herstellen einer Finnenstruktur auf einem Substrat; Erzeugen einer Gate-Öffnung auf der Finnenstruktur; Herstellen einer Grenzflächen-Oxidschicht auf der Finnenstruktur; Herstellen einer ersten dielektrischen Schicht über der Grenzflächen-Oxidschicht; Herstellen einer Dipolschicht zwischen der Grenzflächen-Oxidschicht und der ersten dielektrischen Schicht; Herstellen einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht; Herstellen einer Austrittsarbeitsmetallschicht (WFM-Schicht) auf der zweiten dielektrischen Schicht; und Herstellen einer Gatemetall-Füllschicht auf der WFM-Schicht. Die Dipolschicht weist Ionen eines ersten und eines zweiten Metalls auf, die voneinander verschieden sind. Das erste und das zweite Metall haben Elektronegativitätswerte, die größer als ein Elektronegativitätswert eines Metalls oder eines Halbleiters der ersten dielektrischen Schicht sind.

Description

  • Hintergrund
  • Mit Fortschritten in der Halbleiter-Technologie ist eine wachsende Nachfrage nach höherer Speicherkapazität, schnelleren Bearbeitungssystemen, höherer Leistung und niedrigeren Kosten entstanden. Um diese Forderungen zu erfüllen, verkleinert die Halbleiterindustrie die Abmessungen von Halbleitervorrichtungen weiter, wie etwa von Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), die planare MOSFETs, Finnen-Feldeffekttransistoren (FinFETs) und Gate-all-around-FETs (GAA-FETs) umfassen. Diese Verkleinerung hat die Komplexität von Halbleiter-Herstellungsprozessen erhöht.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden in Figuren verstehen.
    • 1A zeigt eine isometrische Darstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • Die 1B bis 1E zeigen Schnittansichten einer Halbleitervorrichtung mit unterschiedlichen Gatestrukturen gemäß einigen Ausführungsformen.
    • 1F zeigt Eigenschaften einer Halbleitervorrichtung mit unterschiedlichen Gatestrukturen gemäß einigen Ausführungsformen.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit unterschiedlichen Gatestrukturen gemäß einigen Ausführungsformen.
    • Die 3A bis 15B zeigen Schnittansichten einer Halbleitervorrichtung mit unterschiedlichen Gatestrukturen auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
    • 16 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit unterschiedlichen Gatestrukturen gemäß einigen Ausführungsformen.
    • Die 17A bis 26B zeigen Schnittansichten einer Halbleitervorrichtung mit unterschiedlichen Gatestrukturen auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
    • Die 27 und 28 zeigen Eigenschaften einer Halbleitervorrichtung mit unterschiedlichen Gatestrukturen auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
  • Nachstehend werden erläuternde Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen bezeichnen ähnliche Bezugszahlen im Allgemeinen identische, funktionell ähnliche und/oder baulich ähnliche Elemente.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Es ist zu beachten, dass in der Patentbeschreibung Bezugnahmen auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ „beispielhaft“ usw. bedeuten, dass die beschriebene Ausführungsform ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft haben kann, aber dass nicht unbedingt jede Ausführungsform das bestimmte Element, die bestimmte Struktur oder die bestimmte Eigenschaft haben muss. Außerdem brauchen sich diese Wendungen nicht unbedingt auf dieselbe Ausführungsform zu beziehen. Wenn ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Zusammenhang mit einer Ausführungsform beschrieben wird, dürfte ein Fachmann wissen, wie das bestimmte Element, die bestimmte Struktur oder die bestimmte Eigenschaft in Verbindung mit anderen Ausführungsformen zu realisieren ist, gleichgültig, ob es/sie explizit beschrieben wird.
  • Es dürfte klar sein, dass die hier verwendete Phraseologie oder Terminologie der Beschreibung und nicht der Beschränkung dient, sodass hier die Phraseologie oder Terminologie der vorliegenden Patentschrift von Fachleuten vor dem Hintergrund der Grundsätze ausgelegt werden soll.
  • Bei einigen Ausführungsformen können die Begriffe „etwa“ und „im Wesentlichen“ einen Wert einer gegebenen Größe angeben, der innerhalb von 5 % des Werts (z. B. um ±1 %, ±2 %, ±3 %, ±4 %, ±5 % des Werts) variiert. Diese Werte sind lediglich Beispiele und sollen nicht beschränkend sein. Die Begriffe „etwa“ und „im Wesentlichen“ können sich auf einen Prozentsatz der Werte beziehen, die von Fachleuten vor dem Hintergrund der hier verwendeten Grundsätze interpretiert werden.
  • Die hier beschriebenen Finnenstrukturen können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen mit einem oder mehreren Fotolithografieprozessen, wie etwa Doppel- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppel- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten Fotolithografieprozess erzielt werden können. Zum Beispiel wird über einem Substrat eine Opferschicht hergestellt, die dann mit einem Fotolithografieprozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnenstrukturen verwendet werden.
  • Die Gatespannung (die Schwellenspannung Vt), die zum Einschalten eines Feldeffekttransistors (FET) erforderlich ist, kann von einem Halbleitermaterial eines FET-Kanalbereichs und/oder von dem Wert einer effektiven Austrittsarbeit (EWF) der Gatestruktur des FET abhängen. Zum Beispiel kann bei einem n-FET (NFET) durch Verringern einer Differenz zwischen den EWF-Werten der NFET-Gatestruktur und der Leitungsbandenergie des Materials (z. B. 4,1 eV für Si oder 3,8 eV für SiGe) des NFET-Kanalbereichs die NFET-Schwellenspannung gesenkt werden. Bei einem p-FET (PFET) kann durch Verringern einer Differenz zwischen den EWF-Werten der PFET-Gatestruktur und der Valenzbandenergie des Materials (z. B. 5,2 eV für Si oder 4,8 eV für SiGe) des PFET-Kanalbereichs die PFET-Schwellenspannung gesenkt werden. Die EWF-Werte der FET-Gatestrukturen können von einer Dicke und/oder einer Materialzusammensetzung jeder der Schichten der FET-Gatestruktur abhängen. Daher können FETs mit unterschiedlichen Schwellenspannungen durch Anpassen der Dicke und/oder der Materialzusammensetzung der FET-Gatestrukturen hergestellt werden.
  • Aufgrund der steigenden Nachfrage nach multifunktionalen Geräten mit geringem Stromverbrauch besteht auch eine steigende Nachfrage nach FETs mit niedrigeren und/oder unterschiedlichen Schwellenspannungen, z. B. niedriger als 100 mV. Eine Möglichkeit zum Realisieren von Multi-Vt-Vorrichtungen mit niedrigen Schwellenspannungen in FETs besteht darin, unterschiedliche WFM-Schichtdicken (WFM: Austrittsarbeitsmetall) von mehr als etwa 4 nm (z. B. von etwa 5 nm bis etwa 10 nm) in den Gatestrukturen zu verwenden. Die unterschiedlichen WFM-Schichtdicken können jedoch von den Geometrien der FET-Gatestrukturen beschränkt werden. Außerdem kann ein Abscheiden von WFM-Schichten mit unterschiedlichen Schichtdicken mit der anhaltenden Verkleinerung von FETs (z. B. GAA-FETs, FinFETs und/oder MOSFETs) immer schwieriger werden.
  • Die vorliegende Erfindung stellt beispielhafte Multi-Vt-Vorrichtungen mit FETs (z. B. FinFETs) bereit, die extrem niedrige Schwellenspannungen (z. B. etwa 20 mV bis etwa 100 mV) haben, die voneinander verschieden sind, und sie stellt beispielhafte Verfahren zum Herstellen dieser FETs auf demselben Substrat bereit. Mit den beispielhaften Verfahren werden NFETs und PFETs mit WFM-Schichten mit ähnlichen Dicken, aber mit extrem niedrigen und/oder unterschiedlichen Schwellenspannungen auf demselben Substrat hergestellt. Diese beispielhaften Verfahren können beim Herstellen von zuverlässigen FET-Gatestrukturen mit niedrigeren und/oder unterschiedlichen Schwellenspannungen kostengünstiger (z. B. um etwa 20 % bis etwa 30 %) und zeiteffizienter (z. B. um etwa 15 % bis etwa 20 % kürzer) als andere Verfahren zum Herstellen von FETs mit ähnlichen Abmessungen und Schwellenspannungen auf demselben Substrat sein. Außerdem können mit diesen beispielhaften Verfahren FET-Gatestrukturen mit viel kleineren Abmessungen (z. B. mit dünneren Gatestapeln) als mit anderen Verfahren zum Herstellen von FETs mit ähnlichen Schwellenspannungen hergestellt werden.
  • Bei einigen Ausführungsformen können NFETs und PFETs mit unterschiedlichen Gatestruktur-Konfigurationen, aber mit ähnlichen WFM-Schichtdicken selektiv auf demselben Substrat hergestellt werden, um extrem niedrige und/oder unterschiedliche Schwellenspannungen zu erzielen. Die unterschiedlichen Gatestrukturen können dielektrische High-k-Gateschichten (HK-Gateschichten) haben, die mit unterschiedlichen metallischen Dotanden dotiert sind. Die unterschiedlichen Metalldotanden können Dipole mit unterschiedlichen Polaritäten und/oder Konzentrationen an Grenzflächen zwischen den dielektrischen HK-Gateschichten und Grenzflächen-Oxidschichten (IO-Schichten) bewirken. Die Dipole mit unterschiedlichen Polaritäten und/oder Konzentrationen führen zu Gatestrukturen mit unterschiedlichen EWF-Werten und Schwellenspannungen. Bei einigen Ausführungsformen können dielektrische HK-Gateschichten mit Dotanden aus zwei unterschiedlichen Materialien dotiert werden, um Dipole aus unterschiedlichen Materialien zu bewirken, die stärkere elektrische Felder und niedrigere Schwellenspannungen bereitstellen. Somit können durch Kontrollieren der Dotierungsmaterialien und/oder -konzentrationen in den dielektrischen HK-Gateschichten die EWF-Werte der NFET- und PFET-Gatestrukturen angepasst werden, und dadurch können die Schwellenspannungen der NFETs und PFETs eingestellt werden, ohne die WFM-Schichtdicken zu ändern. Bei einigen Ausführungsformen kann die PFET-Gatestruktur statt der dotierten dielektrischen HK-Gateschicht zwei Metalloxidschichten aufweisen, die zwischen die dielektrische HK-Gateschicht und die IO-Schicht geschichtet sind, um Dipole aus unterschiedlichen Materialien zwischen der dielektrischen HK-Gateschicht und der IO-Schicht zu bewirken.
  • 1A zeigt eine isometrische Darstellung einer Halbleitervorrichtung 100 mit einem PFET 102P und einem NFET 102N gemäß einigen Ausführungsformen. Der PFET 102P und der NFET 102N können gemäß verschiedenen Ausführungsformen unterschiedliche Schnittansichten haben, wie in den 1B bis 1E gezeigt ist. Die 1B bis 1E zeigen Schnittansichten des PFET 102P und des NFET 102N entlang einer Linie A - A bzw. einer Linie B - B von 1A. Die 1B bis 1E zeigen Schnittansichten der Halbleitervorrichtung 100 mit weiteren Strukturen, die der Einfachheit halber in 1A nicht dargestellt sind. Die Erörterung der Elemente des PFET 102P und des NFET 102N mit denselben Bezugszahlen gilt für beide FETs, wenn nicht anders angegeben.
  • In 1A kann der NFET 102N eine Anordnung von Gatestrukturen 112N aufweisen, die auf einer Finnenstruktur 106N angeordnet sind, und der PFET 102P kann eine Anordnung von Gatestrukturen 112P aufweisen, die auf einer Finnenstruktur 106P angeordnet sind. Der NFET 102N kann außerdem eine Anordnung von Source/Drainbereichen (S/D-Bereichen) 110N aufweisen, die auf Teilen der Finnenstruktur 106N angeordnet sind, die nicht von den Gatestrukturen 112N bedeckt sind. In ähnlicher Weise kann der PFET 102P außerdem eine Anordnung von S/D-Bereichen 110P aufweisen, die auf Teilen der Finnenstruktur 106P angeordnet sind, die nicht von den Gatestrukturen 112P bedeckt sind.
  • Die Halbleitervorrichtung 100 kann weiterhin Gate-Abstandshalter 114, STI-Bereiche 116 (STI: flache Grabenisolation), Ätzstoppschichten (ESLs) 117 und Zwischenschichtdielektrikum-Schichten (ILD-Schichten) 118 aufweisen. Bei einigen Ausführungsformen können die Gate-Abstandshalter 114, die STI-Bereiche 116, die ESLs 117 und die ILD-Schichten 118 ein Isoliermaterial aufweisen, wie etwa Siliziumoxid, Siliziumnitrid (SiN), Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN) und Siliziumgermaniumoxid. Bei einigen Ausführungsformen können die Gate-Abstandshalter 114 eine Dicke von etwa 2 nm bis etwa 9 nm für eine ausreichende elektrische Isolation der Gatestrukturen 112N und 112P gegen benachbarte Strukturen haben.
  • Die Halbleitervorrichtung 100 kann auf einem Substrat 104 hergestellt werden, wobei der PFET 102P und der NFET 102N auf unterschiedlichen Bereichen des Substrats 104 hergestellt werden. Es können weitere FETs und/oder Strukturen (z. B. Isolationsstrukturen) zwischen dem PFET 102P und dem NFET 102N auf dem Substrat 104 hergestellt werden. Das Substrat 104 kann ein Halbleitermaterial, wie etwa Silizium, Germanium (Ge) oder Siliziumgermanium (SiGe), eine Silizium-auf-Isolator-Struktur (SOI-Struktur) oder eine Kombination davon sein. Außerdem kann das Substrat 104 mit p-Dotanden (z. B. Bor, Indium, Aluminium oder Gallium) oder n-Dotanden (z. B. Phosphor oder Arsen) dotiert werden. Bei einigen Ausführungsformen können die Finnenstrukturen 106P und 106N ein Material aufweisen, das dem des Substrats 104 ähnlich ist, und sie können sich entlang einer x-Achse erstrecken.
  • In den 1B und 1C können der PFET 102P und der NFET 102N die S/D-Bereiche 110P und 110N und die Gatestrukturen 112P und 112N aufweisen. Bei dem PFET 102P können die S/D-Bereiche 110P ein epitaxial aufgewachsenes Halbleitermaterial wie Si oder SiGe und p-Dotanden wie Bor oder andere geeignete p-Dotanden aufweisen. Bei dem NFET 102N können die S/D-Bereiche 110N ein epitaxial aufgewachsenes Halbleitermaterial wie Si und n-Dotanden wie Phosphor oder andere geeignete n-Dotanden aufweisen.
  • Die Gatestrukturen 112P und 112N können mehrschichtige Strukturen sein. Die Gatestrukturen 112P und 112N können Folgendes umfassen: (I) Gate-Oxidstrukturen 122P und 122N, die auf der Finnenstruktur 106P bzw. 106N angeordnet sind; (II) WFM-Schichten 124P und 124N, die auf der Gate-Oxidstruktur 122P bzw. 122N angeordnet sind; und (III) Gatemetall-Füllschichten 126P und 126N, die auf der WFM-Schicht 124P bzw. 124N angeordnet sind.
  • In 1B kann bei einigen Ausführungsformen die Gate-Oxidstruktur 122P Folgendes aufweisen: (I) eine IO-Schicht 128P, die auf der Finnenstruktur 106P angeordnet ist; (II) eine erste Metalloxidschicht 132P, die auf der IO-Schicht 128P angeordnet ist; (III) eine zweite Metalloxidschicht 133P, die auf der ersten Metalloxidschicht 132P angeordnet ist; (IV) eine Dipolschicht 130P, die an einer Grenzfläche zwischen der IO-Schicht 128P und der ersten Metalloxidschicht 132P angeordnet ist; (V) eine erste dielektrische HK-Gateschicht 134P, die auf der zweiten Metalloxidschicht 133P angeordnet ist; und (VI) eine zweite dielektrische HK-Gateschicht 136P, die auf der ersten dielektrischen HK-Gateschicht 134P angeordnet ist.
  • Die IO-Schicht 128P kann ein Oxid des Materials der Finnenstruktur 106P aufweisen, wie etwa Siliziumoxid (SiO2), Siliziumgermaniumoxid (SiGeOX) und Germaniumoxid (GeOx). Die Materialien der ersten und der zweiten Metalloxidschicht 132P und 133P sind voneinander verschieden und können die Bildung von zwei unterschiedlichen p-Dipolen in der Dipolschicht 130P bewirken. Die Dipolschicht 130P kann p-Dipole mit (I) ersten Metallionen aus der ersten Metalloxidschicht 132P und Sauerstoffionen aus der IO-Schicht 128P und (II) zweiten Metallionen aus der zweiten Metalloxidschicht 133P und Sauerstoffionen aus der IO-Schicht 128P aufweisen. Die ersten Metallionen sind von den zweiten Metallionen verschieden. Die erste und die zweite Metalloxidschicht 132P und 133P können Oxide von Metallen enthalten, die Elektronegativitätswerte haben, die größer als die von Metallen oder Halbleitern in der ersten dielektrischen HK-Gateschicht 134P sind. Außerdem können die erste und die zweite Metalloxidschicht 132P und 133P Oxidmaterialien enthalten, die Sauerstoff-Flächendichten haben, die größer als die von Oxidmaterialien in der ersten dielektrischen HK-Gateschicht 134P sind. Der hier verwendete Begriff „Sauerstoff-Flächendichte“ eines Oxidmaterials bezeichnet eine Atomkonzentration von Sauerstoffatomen je Flächeneinheit des Oxidmaterials.
  • Die größeren Elektronegativitätswerte und Sauerstoff-Flächendichten der ersten und der zweiten Metalloxidschicht 132P und 133P können stärkere p-Dipole in der Dipolschicht 130P im Vergleich zu p-Dipolen bewirken, die an einer Grenzfläche zwischen der IO-Schicht 128P und der ersten dielektrischen HK-Gateschicht 134P entstehen, wenn die erste und die zweite Metalloxidschicht 132P und 133P nicht vorhanden sind. Außerdem können die zwei unterschiedlichen p-Dipole ein stärkeres elektrisches Feld als einzelne p-Dipole erzeugen, und sie können eine stabilere Dipolschicht 130P bilden. Da stärkere p-Dipole zu niedrigeren Schwellenspannungen für PFETs führen können, kann durch Verwenden der ersten und der zweiten Metalloxidschicht 132P und 133P ein PFET 102P mit einer Schwellenspannung hergestellt werden, die niedriger als etwa 100 mV ist (und z. B. etwa 50 mV, etwa 30 mV oder etwa 20 mV beträgt).
  • Bei einigen Ausführungsformen können die erste und die zweite Metalloxidschicht 132P und 133P Oxide von Übergangsmetallen enthalten, wie etwa Zinkoxid (ZnO2), Nioboxid (NbO2), Molybdänoxid (MoO2), Wolframoxid (WO3) und Tantaloxid (Ta2O5). Bei einigen Ausführungsformen können die erste und die zweite Metalloxidschicht 132P und 133P Oxide von Elementen aus der Gruppe 13 der Tabelle des Periodensystems, wie etwa Galliumoxid (Ga2O3), Aluminiumoxid (Al2O3) und Indiumoxid (In2O3), enthalten, wenn die erste dielektrische HK-Gateschicht 134P HfO2 enthält. Bei einigen Ausführungsformen kann die erste Metalloxidschicht 132P ein Oxid eines Übergangsmetalls enthalten, und die zweite Metalloxidschicht 133P kann ein Oxid eines Materials aus der Gruppe 13 der Tabelle des Periodensystems enthalten. Bei einigen Ausführungsformen kann die Dipolschicht 130P Ga-O- und Zn-O-Dipole enthalten, wenn die erste Metalloxidschicht 132P ZnO enthält und die zweite Metalloxidschicht 133P Ga2O3 enthält.
  • Bei einigen Ausführungsformen kann die Dipolschicht 130P eine höhere Konzentration von Übergangsmetall-basierten Dipolen (z. B. Zn-O, Nb-O, Mo-O, W-O oder Ta-O) als von Dipolen haben, die auf Elementen der Gruppe 13 basieren (z. B. Ga-O, Al-O oder In-O), um Schwellenspannungen zu erzielen, die niedriger als etwa 50 mV sind (und z. B. etwa 30 mV oder etwa 20 mV betragen). Bei diesen Ausführungsformen weist die erste Metalloxidschicht 132P ein Übergangsmetalloxid mit einer Dicke auf, die größer als die Dicke der zweiten Metalloxidschicht 133P ist, die ein Oxid eines Elements der Gruppe 13 aufweist, da die Konzentration von Dipolen direkt proportional zu der Dicke der Dipol-Quellenschicht ist. Um hingegen Schwellenspannungen von mehr als 50 mV (z. B. von etwa 70 mV oder etwa 100 mV) zu erzielen, kann die Dipolschicht 130P eine höhere Konzentration von Dipolen, die auf Elementen der Gruppe 13 basieren, als von Übergangsmetall-basierten Dipolen haben. Bei diesen Ausführungsformen weist die erste Metalloxidschicht 132P ein Oxid eines Elements der Gruppe 13 auf, und sie hat eine Dicke, die größer als die Dicke der zweiten Metalloxidschicht 133P ist, die ein Übergangsmetalloxid aufweist. Bei einigen Ausführungsformen kann die erste Metalloxidschicht 132P Oxide von Übergangsmetallen aufweisen, und die Dipolschicht 130P kann Übergangsmetall-basierte Dipole aufweisen, wenn die zweite Metalloxidschicht 133P fehlt.
  • Bei einigen Ausführungsformen können die erste und die zweite Metalloxidschicht 132P und 133P Dicken von etwa 0,5 nm bis etwa 3 nm haben. Wenn die erste und die zweite Metalloxidschicht 132P und 133P dünner als etwa 0,5 nm sind, können keine Dipole in der Dipolschicht 130P entstehen. Wenn hingegen die erste und die zweite Metalloxidschicht 132P und 133P dicker als 3 nm sind, kann durch Diffundieren von Metallatomen aus der ersten und der zweiten Metalloxidschicht 132P und 133P die Qualität der ersten und der zweiten dielektrischen HK-Gateschicht 134P und 136P gemindert werden, und dadurch kann sich die Vorrichtungsleistung verschlechtern.
  • Die erste und die zweite dielektrische HK-Gateschicht 134P und 136P können dielektrische High-k-Materialien aufweisen, wie etwa Hafniumoxid (HfO2), Titanoxid (TiO2), Hafnium-Zirconiumoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilicat (HfSiO4), Zirconiumoxid (ZrO2) und Zirconiumsilicat (ZrSiO2). Bei einigen Ausführungsformen können die erste und die zweite dielektrische HK-Gateschicht 134P und 136P Materialien aufweisen, die einander ähnlich oder voneinander verschieden sind. Bei einigen Ausführungsformen können die erste und die zweite dielektrische HK-Gateschicht 134P und 136P Dicken haben, die einander ähnlich oder voneinander verschieden sind. Bei einigen Ausführungsformen können die erste und die zweite dielektrische HK-Gateschicht 134P und 136P undotiert sein.
  • Bei einigen Ausführungsformen kann eine p-WFM-Schicht (pWFM-Schicht) 124P im Wesentlichen Al-freie (z. B. ohne Al) (I) Ti-basierte Nitride oder Legierungen, wie etwa TiN, TiSiN, eine Titan-Gold-Legierung (Ti-Au-Legierung), eine Titan-Kupfer-Legierung (Ti-Cu-Legierung), eine Titan-Chrom-Legierung (Ti-Cr-Legierung), eine Titan-Cobalt-Legierung (Ti-Co-Legierung), eine Titan-Molybdän-Legierung (Ti-Mo-Legierung) oder eine Titan-NickelLegierung (Ti-Ni -Legierung); (II) Ta-basierte Nitride oder Legierungen, wie etwa TaN, TaSiN, eine Ta-Au-Legierung, eine Ta-Cu-Legierung, eine Ta-W-Legierung, eine Ta-Pt-Legierung, eine Ta-Mo-Legierung, eine Ta-Ti-Legierung oder eine Ta-Ni -Legierung; oder (III) eine Kombination davon aufweisen. Bei einigen Ausführungsformen kann die pWFM-Schicht 124P eine Dicke von etwa 1 nm bis etwa 3 nm haben. Andere geeignete Abmessungen der pWFM-Schicht 124P liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung. Die Gatemetall-Füllschicht 126P kann ein geeignetes leitfähiges Material aufweisen, wie etwa Wolfram (W), Titan (Ti), Silber (Ag), Ruthenium (Ru), Molybdän (Mo), Kupfer (Cu), Cobalt (Co), Iridium (Ir), Nickel (Ni), Metalllegierungen oder eine Kombination davon.
  • In 1C weist bei einer Ausführungsform die Gate-Oxidstruktur 122N Folgendes aufweisen: (I) eine IO-Schicht 128N, die auf der Finnenstruktur 106N angeordnet ist; (II) eine erste dielektrische HK-Gateschicht 134N, die auf der IO-Schicht 128N angeordnet ist; (III) eine zweite dielektrische HK-Gateschicht 136N, die auf der ersten dielektrischen HK-Gateschicht 134N angeordnet ist; und (IV) eine Dipolschicht 130N, die an einer Grenzfläche zwischen der IO-Schicht 128P und der ersten dielektrischen HK-Gateschicht 134N angeordnet ist.
  • Die IO-Schicht 128N kann ein Oxid des Materials der Finnenstruktur 106N aufweisen, wie etwa Siliziumoxid (SiO2), Siliziumgermaniumoxid (SiGeOx) oder Germaniumoxid (GeOx). Bei einigen Ausführungsformen kann die erste dielektrische HK-Gateschicht 134N Dotanden aus Metallen enthalten, die Elektronegativitätswerte haben, die niedriger als die von metallischen oder Halbleitermaterialien sind, die in der ersten dielektrischen HK-Gateschicht 134N enthalten sind. Bei einigen Ausführungsformen kann die erste dielektrische HK-Gateschicht 134N Dotanden oder ein Seltenerdmetall enthalten, wie etwa Lanthan (La), Yttrium (Y), Scandium (Sc), Cer (Ce), Ytterbium (Yb), Erbium (Er), Dysprosium (Dy) und Lutetium (Lu). Die Metalldotanden der ersten dielektrischen HK-Gateschicht 134N können die Bildung von n-Dipolen in der Dipolschicht 130N bewirken. Die Dipolschicht 130N kann n-Dipole von Metallionen aus den Metalldotanden und Sauerstoffionen aus der IO-Schicht 128N, wie etwa La-O-Dipole, enthalten, wenn die erste dielektrische HK-Gateschicht 134N La-Dotanden enthält. Der niedrigere Elektronegativitätswert der Metalldotanden der ersten dielektrischen HK-Gateschicht 134N kann stärkere n-Dipole in der Dipolschicht 130N im Vergleich zu Dipolen bewirken, die an einer Grenzfläche zwischen der IO-Schicht 128P und der undotierten ersten dielektrischen HK-Gateschicht 134N entstehen. Bei einigen Ausführungsformen können die erste und die zweite dielektrische HK-Gateschicht 134N und 136N dielektrische High-k-Materialien aufweisen, die denen der ersten und der zweiten dielektrischen HK-Gateschicht 134P und 136P ähnlich sind.
  • Bei einigen Ausführungsformen kann die nWFM-Schicht 124N Titan-Aluminium (TiAl), Titan-Aluminiumcarbid (TiAlC), Tantal-Aluminium (TaAl), Tantal-Aluminiumcarbid (TaAlC), Al-dotiertes Ti, Al-dotiertes TiN, Al-dotiertes Ta, Al-dotiertes TaN oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen kann die nWFM-Schicht 124N eine Dicke von etwa 1 nm bis etwa 3 nm haben. Andere geeignete Abmessungen der nWFM-Schicht 124N liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung. Die Gatemetall-Füllschicht 126N kann ein leitfähiges Material aufweisen, das dem der Gatemetall-Füllschicht 126P ähnlich ist.
  • In 1D weist bei einigen Ausführungsformen die Gate-Oxidstruktur 122P nicht die erste und die zweite Metalloxidschicht 132P und 133P auf, sondern sie enthält eine erste dielektrische HK-Gateschicht 135P mit zwei Metalldotanden statt der undotierten ersten dielektrischen HK-Gateschicht 134P (die in 1B gezeigt ist). Statt der ersten und der zweiten Metalloxidschicht 132P und 133P bewirken die zwei Metalldotanden der ersten dielektrischen HK-Gateschicht 135P die Bildung von unterschiedlichen p-Dipolen in der Dipolschicht 130P. Die Dipolschicht 130P kann p-Dipole von zwei unterschiedlichen Metallionen aus den zwei Metalldotanden der ersten dielektrischen HK-Gateschicht 135P und von Sauerstoffionen aus der IO-Schicht 128P enthalten. Die erste dielektrische HK-Gateschicht 135P kann Dotanden von Metallen enthalten, die Elektronegativitätswerte haben, die größer als die von Metallen oder Halbleitern in der ersten dielektrischen HK-Gateschicht 135P sind. Bei einigen Ausführungsformen kann die erste dielektrische HK-Gateschicht 135P Dotanden von Materialien aus der Gruppe 13 der Tabelle des Periodensystems enthalten, wie etwa Ga, Al und In, wenn die erste dielektrische HK-Gateschicht 135P HfO2 enthält. Bei einigen Ausführungsformen kann die erste dielektrische HK-Gateschicht 135P Dotanden von Übergangsmetallen enthalten, wie etwa Zn, Nb, Mo, W und Ta. Bei einigen Ausführungsformen kann die Dipolschicht 130P Ga-O- und Zn-O-Dipole enthalten, wenn die erste dielektrische HK-Gateschicht 135P Ga und Zn enthält.
  • Bei einigen Ausführungsformen kann die erste dielektrische HK-Gateschicht 135P eine höhere Konzentration von Übergangsmetall-basierten Dotanden (z. B. Zn, Nb, Mo, W oder Ta) als von Dotanden haben, die auf Elementen der Gruppe 13 basieren (z. B. Ga, Al und In), um Schwellenspannungen von weniger als etwa 50 mV (z. B. von etwa 30 mV oder etwa 20 mV) zu erzielen, da die Konzentration von Dotanden direkt proportional zu der Konzentration von Dipolen ist. Um hingegen Schwellenspannungen von mehr als 50 mV (z. B. von etwa 70 mV oder etwa 100 mV) zu erzielen, kann die erste dielektrische HK-Gateschicht 135P eine höhere Konzentration von Dotanden, die auf Elementen der Gruppe 13 basieren, als von Übergangsmetall-basierten Dotanden haben. Bei einigen Ausführungsformen kann die erste dielektrische HK-Gateschicht 135P Übergangsmetall-basierte Dotanden, aber keine Dotanden aufweisen, die auf Elementen der Gruppe 13 basieren.
  • 1F zeigt Hf-, Zn-, Ga-, O2- und Si-Konzentrationsprofile 138, 139, 140, 142 bzw. 144 über die erste dielektrische HK-Gateschicht 135P und die IO-Schicht 128P entlang einer Linie C - C von 1D, wenn die erste dielektrische HK-Gateschicht 135P HfO2 sowie Ga- und Zn-Dotanden enthält und die IO-Schicht 128P SiO2 enthält, gemäß einigen Ausführungsformen. Wie in 1F gezeigt ist, ist die Peakkonzentration von Zn-Dotanden (Profil 139) höher als die Peakkonzentration von Ga-Dotanden (Profil 140).
  • 2 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 200 zum Herstellen eines PFET 102P und eines NFET 102N mit Querschnitten, die in den 1B und 1C gezeigt sind, gemäß einigen Ausführungsformen. Zur Erläuterung werden die in 2 angegebenen Schritte anhand des beispielhaften Verfahrens 200 zum Herstellen des PFET 102P und des NFET 102N beschrieben, die in den 3A bis 15B gezeigt sind. Die 3A bis 15B sind Schnittansichten des PFET 102P und des NFET 102N entlang einer Linie A - A und einer Linie B - B von 1A auf verschiedenen Herstellungsstufen gemäß verschiedenen Ausführungsformen. Die Schritte können in Abhängigkeit von speziellen Anwendungen in einer anderen Reihenfolge oder gar nicht ausgeführt werden. Es versteht sich, dass mit dem Verfahren 200 kein vollständiger PFET 102P und NFET 102N hergestellt werden können. Es versteht sich daher, dass weitere Schritte vor, während und nach dem Verfahren 200 vorgesehen werden können und einige andere Schritte hier nur kurz beschrieben werden können. Elemente in den 3A bis 15B, die dieselben Bezugssymbole wie Elemente in den 1A bis 1C haben, sind vorstehend beschrieben worden.
  • In einem Schritt 205 werden Polysiliziumstrukturen und S/D-Bereiche auf Finnenstrukturen eines PFET und eines NFET erzeugt. Wie in den 3A und 3B gezeigt ist, werden zum Beispiel Polysiliziumstrukturen 312P und 312N und S/D-Bereiche 110P und 110N auf einer Finnenstruktur 106P bzw. 106N erzeugt, die auf einem Substrat 104 hergestellt sind. Während der späteren Bearbeitung können die Polysiliziumstrukturen 312P und 312N in einem Gate-Ersetzungsprozess ersetzt werden, um Gatestrukturen 112P und 112N herzustellen. Nach dem Erzeugen der S/D-Bereiche 110P und 110N können ESLs 117A und ILD-Schichten 118 hergestellt werden, um die Strukturen der 3A und 3B herzustellen.
  • In 2 werden in einem Schritt 210 Gate-Öffnungen auf den Finnenstrukturen erzeugt. Wie in den 4A und 4B gezeigt ist, werden zum Beispiel Gate-Öffnungen 412P und 412N auf der Finnenstruktur 106P bzw. 106N erzeugt. Die Gate-Öffnungen 412P und 412N können durch Ätzen der Polysiliziumstrukturen 312P und 312N aus den Strukturen der 3A und 3B erzeugt werden.
  • In 2 werden in Schritten 215 bis 235 Gate-Oxidstrukturen in den Gate-Öffnungen hergestellt. Wie unter Bezugnahme auf die 4A bis 12B dargelegt wird, werden zum Beispiel Gate-Oxidstrukturen 122P und 122N (die in den 1B und 1C gezeigt sind) in einer Gate-Öffnung 412P bzw. 412N hergestellt.
  • In 2 werden in dem Schritt 215 IO-Schichten in den Gate-Öffnungen hergestellt. Wie in den 5A und 5B gezeigt ist, werden zum Beispiel IO-Schichten 128P und 128N in einer Gate-Öffnung 412P bzw. 412N hergestellt. Bei einigen Ausführungsformen können die IO-Schichten 128P und 128N dadurch hergestellt werden, dass die Oberflächen der Finnenstrukturen 106P und 106N in den jeweiligen Gate-Öffnungen 412P und 412N einer oxidierenden Umgebung ausgesetzt werden. Die oxidierende Umgebung kann eine Kombination aus Ozon (O3), einem Gemisch aus Ammoniakhydrat, Wasserstoffperoxid und Wasser und/oder einem Gemisch aus Chlorwasserstoffsäure, Wasserstoffperoxid und Wasser enthalten.
  • Die anschließende Herstellung von Schichten auf den IO-Schichten 128P und 128N in den Schritten 220 bis 240 wird unter Bezugnahme auf die 6A bis 13B beschrieben, die vergrößerte Darstellungen von Bereichen 103P und 103N sind, die in 5A bzw. 5B gezeigt sind.
  • In 2 werden in dem Schritt 220 eine erste und eine zweite Metalloxidschicht selektiv auf der IO-Schicht des PFET hergestellt. Wie unter Bezugnahme auf die 6A bis 7B dargelegt wird, werden zum Beispiel eine erste Metalloxidschicht 132P und eine zweite Metalloxidschicht 133P auf der IO-Schicht 128P hergestellt. Die erste und die zweite Metalloxidschicht 132P und 133P können nacheinander mit den folgenden Schritten selektiv hergestellt werden: (I) Abscheiden einer ersten Metalloxidschicht 132 auf den Strukturen der 5A und 5B, um die Strukturen der 6A und 6B herzustellen; (II) Abscheiden einer zweiten Metalloxidschicht 133 auf der ersten Metalloxidschicht 132, wie in den 6A und 6B gezeigt ist; und (III) selektives Entfernen der Teile der ersten und der zweiten Metalloxidschicht 132 und 133 auf der IO-Schicht 128N mit einem lithografischen Strukturierungsprozess an den Strukturen der 6A und 6B, um die Strukturen der 7A und 7B herzustellen. Eine Dipolschicht 130P, die zwischen der ersten Metalloxidschicht 132 und der IO-Schicht 128N entsteht, wird entfernt, wenn die Teile der ersten und der zweiten Metalloxidschicht 132 und 133 auf der IO-Schicht 128N entfernt werden. Die Abscheidung der ersten und der zweiten Metalloxidschicht 132 und 133 kann ein Abscheiden von etwa 0,5 nm bis etwa 3 nm dicken Schichten aus Oxiden von Metallen (z. B. Ga, Al, In, Zn, Nb, Mo, W oder Ta) umfassen, die Elektronegativitätswerte haben, die größer als die von Metallen oder Halbleitern (z. B. Hf, Zr oder Ti) in der ersten dielektrischen HK-Gateschicht 134P sind. Außerdem können die Schichten aus Oxiden (z. B. Ga2O3, Al2O3, In2O3, ZnO, NbO2, MoO2, WO3 oder Ta2O5) eine Sauerstoff-Flächendichte haben, die größer als die des Oxidmaterials (z. B. HfO2, ZrO2 oder TiO2) in der ersten dielektrischen HK-Gateschicht 134P ist. Bei einigen Ausführungsformen umfasst die Abscheidung der ersten Metalloxidschicht 132 ein Abscheiden einer Schicht aus einem Übergangsmetalloxid (z. B. ZnO, NbO2, MoO2, WO3 oder Ta2O5), und die Abscheidung der zweiten Metalloxidschicht 133 umfasst ein Abscheiden einer Schicht aus einem Oxid eines Metalls aus der Gruppe 13 der Tabelle des Periodensystems (z. B. Ga2O3, Al2O3 oder In2O3).
  • In 2 wird in dem Schritt 225 eine erste dielektrische HK-Gateschicht mit einem ersten Schichtteil auf der zweiten Metalloxidschicht und mit einem zweiten Schichtteil auf der IO-Schicht des NFET hergestellt. Wie in den 8A und 8B gezeigt ist, wird zum Beispiel eine erste dielektrische HK-Gateschicht mit einem ersten Schichtteil 134P (der auch als eine erste dielektrische HK-Gateschicht 134P bezeichnet wird) auf einer zweiten Metalloxidschicht 133P und mit einem zweiten Schichtteil 134N* (der auch als eine erste dielektrische HK-Gateschicht 134N* bezeichnet wird) auf der IO-Schicht 128N hergestellt. Bei einigen Ausführungsformen können die ersten dielektrischen HK-Gateschichten 134P und 134N* durch Abscheiden einer etwa 1 nm bis etwa 2 nm dicken Schicht aus HfO2 mit einem ALD-Prozess (ALD: Atomlagenabscheidung) unter Verwendung von Hafniumchlorid (HfCl4) als ein Vorläufer bei einer Temperatur von etwa 250 °C bis etwa 350 °C hergestellt werden.
  • In 2 wird in dem Schritt 230 ein Dotierungsprozess selektiv an dem zweiten Schichtteil der ersten dielektrischen HK-Gateschicht durchgeführt. Wie unter Bezugnahme auf die 9A bis 11B dargelegt wird, wird zum Beispiel ein Dotierungsprozess selektiv an der ersten dielektrischen HK-Gateschicht 134N* durchgeführt. Der selektive Dotierungsprozess kann die folgenden sequentiellen Schritte umfassen: (I) Abscheiden einer Dotanden-Quellenschicht 946 auf den Strukturen der 8A und 8B, um die Strukturen der 9A und 9B zu erzeugen; (II) selektives Entfernen des Teils der Dotanden-Quellenschicht 946 auf der ersten dielektrischen HK-Gateschicht 134P mit einem lithografischen Strukturierungsprozess an den Strukturen der 9A und 9B, um die Strukturen der 10A und 10B zu erzeugen; (III) Durchführen eines Eintreib-Temperprozesses an den Strukturen der 10A und 10B, um eine dotierte erste dielektrische HK-Gateschicht 134N und eine Dipolschicht 130N herzustellen, wie in 11B gezeigt ist; und (IV) Entfernen der Dotanden-Quellenschicht 946 aus der Struktur von 10B, um die Strukturen der 11A und 11B zu erzeugen.
  • Mit dem Eintreib-Temperprozess können Metalldotanden in die erste dielektrische HK-Gateschicht 134N* durch Diffusion von Metallatomen aus der Dotanden-Quellenschicht 946 in die erste dielektrische HK-Gateschicht 134N* implantiert werden. Die implantierten Metalldotanden können die Bildung der Dipolschicht 130N bewirken. Der Eintreib-Temperprozess kann ein Tempern der Strukturen der 10A und 10B bei einer Temperatur von etwa 600 °C bis etwa 800 °C und einem Druck von etwa 1 Torr bis etwa 50 Torr für eine Dauer von etwa 0,1 s bis etwa 30 s umfassen. Bei einigen Ausführungsformen kann der Eintreib-Temperprozess zwei Temperprozesse umfassen: (I) einen Tränkungs-Temperprozess bei einer Temperatur von etwa 600 °C bis etwa 800 °C und einem Druck von etwa 1 Torr bis etwa 50 Torr für eine Dauer von etwa 2 s bis etwa 60 s und (II) einen Spike-Temperprozess bei einer Temperatur von etwa 700 °C bis etwa 800 °C für eine Dauer von etwa 0,1 s bis etwa 2 s.
  • Die Abscheidung der Dotanden-Quellenschicht 946 kann ein Abscheiden einer Schicht aus einem Oxid eines Seltenerdmetalls (z. B. La, Y, Sc, Ce, Yb, Er, Dy oder Lu) umfassen, das einen Elektronegativitätswert hat, der niedriger als der von metallischen oder Halbleitermaterialien (z. B. Hf, Zr oder Ti) ist, die in der ersten dielektrischen HK-Gateschicht 134N enthalten sind. Außerdem kann die Schicht aus Oxid, z. B. Lanthanoxid (La2O3), Yttriumoxid (Y2O3), Scandiumoxid (Sc2O3), Ceroxid (CeO2), Ytterbiumoxid (Yb2O3), Erbiumoxid (Er2O3), Dysprosiumoxid (Dy2O3) oder Lutetiumoxid (Lu2O3), eine Sauerstoff-Flächendichte haben, die kleiner als die des Oxidmaterials (z. B. HfO2, ZrO2 oder TiO2) ist, das in der ersten dielektrischen HK-Gateschicht 134N enthalten ist.
  • In 2 wird in dem Schritt 235 eine zweite dielektrische HK-Gateschicht mit einem ersten und einem zweiten Schichtteil auf dem ersten bzw. dem zweiten Schichtteil der ersten dielektrischen HK-Gateschicht hergestellt. Wie in den 12A und 12B gezeigt ist, wird zum Beispiel eine zweite dielektrische HK-Gateschicht mit einem ersten Schichtteil 136P (der auch als eine zweite dielektrische HK-Gateschicht 136P bezeichnet wird) auf einer ersten dielektrischen HK-Gateschicht 134P und mit einem zweiten Schichtteil 136N (der auch als eine zweite dielektrische HK-Gateschicht 136N bezeichnet wird) auf der ersten dielektrischen HK-Gateschicht 134N hergestellt. Bei einigen Ausführungsformen können die zweiten dielektrischen HK-Gateschichten 136P und 136N durch Abscheiden einer etwa 5 nm bis etwa 8 nm dicken Schicht aus HfO2 mit einem ALD-Prozess unter Verwendung von Hafniumchlorid (HfCl4) als ein Vorläufer bei einer Temperatur von etwa 250 °C bis etwa 350 °C hergestellt werden. Bei einigen Ausführungsformen können die zweiten dielektrischen HK-Gateschichten 136P und 136N dicker als die ersten dielektrischen HK-Gateschichten 134P und 134N sein.
  • In 2 wird in dem Schritt 240 eine pWFM-Schicht selektiv auf dem ersten Schichtteil der zweiten dielektrischen HK-Gateschicht hergestellt, und eine nWFM-Schicht wird selektiv auf dem zweiten Schichtteil der zweiten dielektrischen HK-Gateschicht hergestellt. Wie in den 13A und 13B gezeigt ist, wird zum Beispiel eine pWFM-Schicht 124P selektiv auf der zweiten dielektrischen HK-Gateschicht 136P hergestellt, und eine nWFM-Schicht 124N wird selektiv auf der zweiten dielektrischen HK-Gateschicht 136N hergestellt. Die selektive Herstellung der pWFM-Schicht 124P und der nWFM-Schicht 124N auf den Strukturen der 12A und 12B kann mit lithografischen Strukturierungsprozessen durchgeführt werden, um die Strukturen der 13A und 13B zu erzeugen.
  • In 2 werden in dem Schritt 245 Gatemetall-Füllschichten auf der pWFM-Schicht und der nWFM-Schicht hergestellt. Wie unter Bezugnahme auf die 14A bis 15B dargelegt wird, werden zum Beispiel Gatemetall-Füllschichten 126P und 126N auf der pWFM-Schicht 124P bzw. der nWFM-Schicht 124N hergestellt. Die Herstellung der Gatemetall-Füllschichten 126P und 126N kann die folgenden sequentiellen Schritte umfassen: (I) Abscheiden einer leitfähigen Schicht 1426 auf den Strukturen der 13A und 13B, um die Gate-Öffnungen 412P und 412N zu füllen und um die Strukturen der 14A und 14B zu erzeugen; und (II) Durchführen eines CMP-Prozesses (CMP: chemisch-mechanische Polierung) an den Strukturen der 14A und 14B, um die Strukturen der 15A und 15B zu erzeugen, wobei Oberseiten der Gatestrukturen 112P und 112N im Wesentlichen koplanar mit einer Oberseite der ILD-Schicht 118 sind. Bei einigen Ausführungsformen können nach dem CMP-Prozess Gateverkappungsschichten (nicht dargestellt) auf den Gatestrukturen 112P und 112N hergestellt werden, und Kontaktstrukturen können auf den Gatestrukturen 112P und 112N und den S/D-Bereichen 110P und 110N hergestellt werden.
  • 16 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 1600 zum Herstellen eines PFET 102P und eines NFET 102N mit Querschnitten, die in den 1D und 1E gezeigt sind, gemäß einigen Ausführungsformen. Zur Erläuterung werden die in 16 angegebenen Schritte anhand des beispielhaften Verfahrens zum Herstellen des PFET 102P und des NFET 102N beschrieben, die in den 17A bis 26B gezeigt sind. Die 17A bis 26B sind Schnittansichten des PFET 102P und des NFET 102N entlang einer Linie A - A bzw. einer Linie B - B von 1A auf verschiedenen Herstellungsstufen gemäß verschiedenen Ausführungsformen. Die Schritte können in Abhängigkeit von speziellen Anwendungen in einer anderen Reihenfolge oder gar nicht ausgeführt werden. Es versteht sich, dass mit dem Verfahren 1600 kein vollständiger PFET 102P und NFET 102N hergestellt werden können. Es versteht sich daher, dass weitere Schritte vor, während und nach dem Verfahren 1600 vorgesehen werden können und einige andere Schritte hier nur kurz beschrieben werden können. Elemente in den 17A bis 26B, die dieselben Bezugssymbole wie Elemente in den 1A bis 1E haben, sind vorstehend beschrieben worden.
  • In 16 sind Schritte 1605 bis 1615 den Schritten 205 bis 215 von 2 ähnlich. Nach dem Schritt 1615 sind Strukturen entstanden, die den Strukturen der 5A und 5B ähnlich sind. Die anschließende Herstellung von Schichten auf den IO-Schichten 128P und 128N (in den 5A und 5B nicht dargestellt) in den Schritten 1620 bis 1640 wird unter Bezugnahme auf die 17A bis 24B beschrieben, die vergrößerte Darstellungen von Bereichen 103P und 103N sind, die in 5A bzw. 5B gezeigt sind.
  • In 16 werden in den Schritten 1615 bis 1635 Gate-Oxidstrukturen in den Gate-Öffnungen hergestellt. Wie unter Bezugnahme auf die 17A bis 23B dargelegt wird, werden zum Beispiel Gate-Oxidstrukturen 122P und 122N (die in den 1D und 1E gezeigt sind) in einer Gate-Öffnung 412P bzw. 412N (die in den 4A und 4B gezeigt sind) hergestellt.
  • In 16 wird in dem Schritt 1620 eine erste dielektrische HK-Gateschicht mit einem ersten und einem zweiten Schichtteil auf einer IO-Schicht des PFET bzw. des NFET hergestellt. Wie in den 17A und 17B gezeigt ist, wird zum Beispiel eine erste dielektrische HK-Gateschicht mit einem ersten Schichtteil 13,4P* auf einer IO-Schicht 128P und mit einem zweiten Schichtteil 134N* auf einer IO-Schicht 128N hergestellt. Bei einigen Ausführungsformen können der erste und der zweite Schichtteil 13,4P* und 134N* durch Abscheiden einer etwa 1 nm bis etwa 2 nm dicken Schicht aus HfO2 mit einem ALD-Prozess unter Verwendung von Hafniumchlorid (HfCl4) als ein Vorläufer bei einer Temperatur von etwa 250 °C bis etwa 350 °C hergestellt werden.
  • In 16 wird in dem Schritt 1625 ein Dotierungsprozess selektiv an dem ersten Schichtteil der ersten dielektrischen HK-Gateschicht durchgeführt. Wie unter Bezugnahme auf die 18A bis 20B dargelegt wird, wird zum Beispiel ein Dotierungsprozess selektiv an dem ersten Schichtteil 13,4P* durchgeführt. Der selektive Dotierungsprozess kann die folgenden sequentiellen Schritte umfassen: (I) Abscheiden einer ersten Dotanden-Quellenschicht 1848 auf den Strukturen der 17A und 17B, wie in den 18A und 18B gezeigt ist; (II) Abscheiden einer zweiten Dotanden-Quellenschicht 1850 auf der ersten Dotanden-Quellenschicht 1848, wie in den 18A und 18B gezeigt ist; (III) selektives Entfernen der Teile der ersten und der zweiten Dotanden-Quellenschicht 1848 und 1850 auf dem zweiten Schichtteil 134N* mit einem lithografischen Strukturierungsprozess an den Strukturen der 18A und 18B, um die Strukturen der 19A und 19B zu erzeugen; (IV) Durchführen eines Eintreib-Temperprozesses an den Strukturen der 19A und 19B, um eine dotierte erste dielektrische HK-Gateschicht 135P und eine Dipolschicht 130P herzustellen, wie in 20A gezeigt ist; und (V) Entfernen der ersten und der zweiten Dotanden-Quellenschicht 1848 und 1850 aus der Struktur von 19B, um die Strukturen der 20A und 20B zu erzeugen.
  • Mit dem Eintreib-Temperprozess können Metalldotanden in den ersten Schichtteil 134P* durch Diffusion von Metallatomen aus der ersten und der zweiten Dotanden-Quellenschicht 1848 und 1850 in den ersten Schichtteil 13,4P* implantiert werden. Die implantierten Metalldotanden können die Bildung der Dipolschicht 130P bewirken. Der Eintreib-Temperprozess kann ein Tempern der Strukturen der 19A und 19B bei einer Temperatur von etwa 600 °C bis etwa 800 °C und einem Druck von etwa 1 Torr bis etwa 50 Torr für eine Dauer von etwa 0,1 s bis etwa 30 s umfassen. Bei einigen Ausführungsformen kann der Eintreib-Temperprozess zwei Temperprozesse umfassen: (I) einen Tränkungs-Temperprozess bei einer Temperatur von etwa 600 °C bis etwa 800 °C für eine Dauer von etwa 2 s bis etwa 60 s und (II) einen Spike-Temperprozess bei einer Temperatur von etwa 700 °C bis etwa 800 °C für eine Dauer von etwa 0,1 s bis etwa 2 s.
  • 27 zeigt Hf-, Zn-, Ga-, O2- und Si-Konzentrationsprofile 138,139,140,142 bzw. 144 entlang einer Linie D - D von 19A vor dem Eintreib-Temperprozess für den Fall, dass der erste Schichtteil 13,4P* HfO2 enthält, die erste Dotanden-Quellenschicht 1848 ZnO enthält, die zweite Dotanden-Quellenschicht 1850 Ga2O3 enthält und die IO-Schicht 128P SiO2 enthält, gemäß einigen Ausführungsformen. Wie in 1F gezeigt ist, ist die Peakkonzentration von Zn-Dotanden (Profil 139) höher als die Peakkonzentration von Ga-Dotanden (Profil 140). 28 zeigt Hf-, Zn-, Ga-, O2- und Si-Konzentrationsprofile 138,139,140,142 bzw. 144 entlang der Linie D - D von 19A nach dem Eintreib-Temperprozess. Vor dem Eintreib-Temperprozess liegen die Peakkonzentrationen von Zn- und Ga-Atomen in den jeweiligen Bereichen der ersten und der zweite Dotanden-Quellenschicht 1848 und 1850, wie in 27 gezeigt ist. Nach dem Eintreib-Temperprozess verschieben sich die Peakkonzentrationen von Zn- und Ga-Atomen zu dem Bereich der ersten dielektrischen HK-Gateschicht 135P, wie in 28 gezeigt ist, was auf eine Implantation von Zn- und Ga-Dotanden in die erste dielektrische HK-Gateschicht 135P hinweist. Die Peakkonzentration von Zn-Atomen in der ersten dielektrischen HK-Gateschicht 135P ist höher und dichter an einer Grenzfläche 135P/128P als die Peakkonzentration von Ga-Atomen in der ersten dielektrischen HK-Gateschicht 135P. Diese Differenz zwischen den Peakkonzentrationen von Zn- und Ga-Atomen kann wie folgt erreicht werden: (I) durch Verwenden einer ersten Dotanden-Quellenschicht 1848 mit einer höheren Konzentration von Zn-Atomen als der Konzentration von Ga-Atomen in der zweiten Dotanden-Quellenschicht 1850 und (II) durch Abscheiden der ersten Dotanden-Quellenschicht 1848 näher an dem ersten Schichtteil 13,4P* als an der zweiten Dotanden-Quellenschicht 1850, um Schwellenspannungen von weniger als etwa 50 mV (z. B. von etwa 30 mV oder etwa 20 mV) zu erzielen.
  • Die Abscheidung der ersten und der zweiten Dotanden-Quellenschicht 1848 und 1850 kann ein Abscheiden von Schichten aus Oxiden von Metallen (z. B. Zn, Nb, Mo, W, Ta, Ga, Al oder In) umfassen, die Elektronegativitätswerte haben, die größer als die von Metallen oder Halbleitern (z. B. Hf, Zr oder Ti) in der ersten dielektrischen HK-Gateschicht 135P sind. Außerdem können die Schichten aus Oxiden (z. B. ZnO, NbO2, MoO2, WO3, or Ta2O5, Ga2O3, Al2O3 oder In2O3) eine Sauerstoff-Flächendichte haben, die größer als die des Oxidmaterials (z. B. HfO2, ZrO2 oder TiO2) in der ersten dielektrischen HK-Gateschicht 135P ist. Die Abscheidung der ersten und der zweiten Dotanden-Quellenschicht 1848 und 1850 kann ein Abscheiden von Schichten aus voneinander verschiedenen Oxiden umfassen. Bei einigen Ausführungsformen braucht die zweite Dotanden-Quellenschicht 1850 nicht abgeschieden zu werden, um die erste dielektrische HK-Gateschicht mit denselben Metalldotanden zu dotieren. Bei einigen Ausführungsformen kann eine Nitrid-Verkappungsschicht (nicht dargestellt) auf der zweiten Dotanden-Quellenschicht 1850 oder aber auf der ersten Dotanden-Quellenschicht 1848 abgeschieden werden, wenn die zweite Dotanden-Quellenschicht 1850 fehlt, um die darunter befindlichen Schichten gegen thermischen Abbau während des Eintreib-Temperprozesses zu schützen.
  • In 16 wird in dem Schritt 1630 ein Dotierungsprozess selektiv an dem zweiten Schichtteil der ersten dielektrischen HK-Gateschicht durchgeführt. Wie unter Bezugnahme auf die 21A bis 23B dargelegt wird, wird zum Beispiel ein Dotierungsprozess selektiv an dem zweiten Schichtteil 134N* durchgeführt. Der selektive Dotierungsprozess kann die folgenden sequentiellen Schritte umfassen: (I) Abscheiden einer Dotanden-Quellenschicht 946 auf den Strukturen der 20A und 20B, um die Strukturen der 21A und 21B zu erzeugen; (II) selektives Entfernen des Teils der Dotanden-Quellenschicht 946 auf der ersten dielektrischen HK-Gateschicht 135P mit einem lithografischen Strukturierungsprozess an den Strukturen der 21A und 21B, um die Strukturen der 22A und 22B zu erzeugen; (III) Durchführen eines Eintreib-Temperprozesses an den Strukturen der 22A und 22B, um eine dotierte erste dielektrische HK-Gateschicht 134N und eine Dipolschicht 130N herzustellen, wie in 23B gezeigt ist; und (IV) Entfernen der Dotanden-Quellenschicht 946 aus der Struktur von 22B. Die Abscheidung der Dotanden-Quellenschicht 946 und der Eintreib-Temperprozess sind jeweils denen ähnlich, die in dem Schritt 230 beschrieben worden sind.
  • In 16 wird in dem Schritt 1635 eine zweite dielektrische HK-Gateschicht mit einem ersten und einem zweiten Schichtteil auf dem dotierten ersten bzw. dem dotierten zweiten Schichtteil der ersten dielektrischen HK-Gateschicht hergestellt. Wie in den 23A und 23B gezeigt ist, wird zum Beispiel eine zweite dielektrische HK-Gateschicht mit einem ersten Schichtteil 136P (der auch als eine zweite dielektrische HK-Gateschicht 136P bezeichnet wird) auf einer ersten dielektrischen HK-Gateschicht 135P und mit einem zweiten Schichtteil 136N (der auch als eine zweite dielektrische HK-Gateschicht 136N bezeichnet wird) auf der ersten dielektrischen HK-Gateschicht 134N hergestellt. Die zweiten dielektrischen HK-Gateschichten 136P und 136N können in einem Prozess hergestellt werden, der dem ähnlich ist, der in dem Schritt 235 beschrieben worden ist.
  • In 16 wird in dem Schritt 1640 eine pWFM-Schicht selektiv auf dem ersten Schichtteil der zweiten dielektrischen HK-Gateschicht hergestellt, und eine nWFM-Schicht wird selektiv auf dem zweiten Schichtteil der zweiten dielektrischen HK-Gateschicht hergestellt. Wie in den 24A und 24B gezeigt ist, wird zum Beispiel eine pWFM-Schicht 124P selektiv auf der zweiten dielektrischen HK-Gateschicht 136P hergestellt, und eine nWFM-Schicht 124N wird selektiv auf der zweiten dielektrischen HK-Gateschicht 136N hergestellt. Die selektive Herstellung der pWFM-Schicht 124P und der nWFM-Schicht 124N auf den Strukturen der 23A und 23B kann mit lithografischen Strukturierungsprozessen durchgeführt werden, um die Strukturen der 24A und 24B zu erzeugen.
  • In 16 werden in dem Schritt 1645 Gatemetall-Füllschichten auf der pWFM-Schicht und der nWFM-Schicht hergestellt. Wie unter Bezugnahme auf die 25A bis 26B dargelegt wird, werden zum Beispiel Gatemetall-Füllschichten 126P und 126N auf der pWFM-Schicht 124P bzw. der nWFM-Schicht 124N hergestellt. Die Herstellung der Gatemetall-Füllschichten 126P und 126N ist der Herstellung ähnlich, die in dem Schritt 245 beschrieben worden ist.
  • Die vorliegende Erfindung stellt beispielhafte Multi-Vt-Vorrichtungen mit FETs (z. B. einem PFET 102P und einem NFET 102N) bereit, die extrem niedrige Schwellenspannungen (z. B. etwa 20 mV bis etwa 100 mV) haben, die voneinander verschieden sind, und sie stellt beispielhafte Verfahren zum Herstellen dieser FETs auf demselben Substrat bereit. Mit den beispielhaften Verfahren werden NFETs und PFETs mit WFM-Schichten (z. B. der pWFM-Schicht 124P und der nWFM-Schicht 124N) mit ähnlichen Dicken, aber mit extrem niedrigen und/oder unterschiedlichen Schwellenspannungen auf demselben Substrat hergestellt. Diese beispielhaften Verfahren können beim Herstellen von zuverlässigen FET-Gatestrukturen mit niedrigeren und/oder unterschiedlichen Schwellenspannungen kostengünstiger (z. B. um etwa 20 % bis etwa 30 %) und zeiteffizienter (z. B. um etwa 15 % bis etwa 20 % kürzer) als andere Verfahren zum Herstellen von FETs mit ähnlichen Abmessungen und Schwellenspannungen auf demselben Substrat sein. Außerdem können mit diesen beispielhaften Verfahren FET-Gatestrukturen mit viel kleineren Abmessungen (z. B. mit dünneren Gatestapeln) als mit anderen Verfahren zum Herstellen von FETs mit ähnlichen Schwellenspannungen hergestellt werden.
  • Bei einigen Ausführungsformen können NFETs und PFETs mit unterschiedlichen Gatestruktur-Konfigurationen (z. B. mit den Gatestrukturen 112P und 112N), aber mit ähnlichen WFM-Schichtdicken selektiv auf demselben Substrat hergestellt werden, um extrem niedrige und/oder unterschiedliche Schwellenspannungen zu erzielen. Die unterschiedlichen Gatestrukturen können dielektrische HK-Gateschichten (z. B. die dielektrischen HK-Gateschichten 135P und 134N) haben, die mit unterschiedlichen metallischen Dotanden dotiert sind. Die unterschiedlichen Metalldotanden können Dipole mit unterschiedlichen Polaritäten und/oder Konzentrationen in Dipolschichten (z. B. den Dipolschichten 130P und 130N) an Grenzflächen zwischen den dielektrischen HK-Gateschichten und IO-Schichten bewirken. Die Dipole mit unterschiedlichen Polaritäten und/oder Konzentrationen führen zu Gatestrukturen mit unterschiedlichen EWF-Werten und Schwellenspannungen. Bei einigen Ausführungsformen können dielektrische HK-Gateschichten mit Dotanden aus zwei unterschiedlichen Materialien dotiert werden, um Dipole aus unterschiedlichen Materialien zu bewirken, die stärkere elektrische Felder und niedrigere Schwellenspannungen bereitstellen. Somit können durch Kontrollieren der Dotierungsmaterialien und/oder -konzentrationen in den dielektrischen HK-Gateschichten die EWF-Werte der NFET- und PFET-Gatestrukturen angepasst werden, und dadurch können die Schwellenspannungen der NFETs und PFETs eingestellt werden, ohne die WFM-Schichtdicken zu ändern. Bei einigen Ausführungsformen kann die PFET-Gatestruktur statt der dotierten dielektrischen HK-Gateschicht zwei Metalloxidschichten (z. B. die erste und die zweite Metalloxidschicht 132P und 133N) aufweisen, die zwischen die dielektrische HK-Gateschicht und die IO-Schicht geschichtet sind, um Dipole von unterschiedlichen Materialien zwischen der dielektrischen HK-Gateschicht und der IO-Schicht zu bewirken.
  • Bei einigen Ausführungsformen umfasst ein Verfahren Folgendes: Herstellen einer Finnenstruktur auf einem Substrat; Erzeugen einer Gate-Öffnung auf der Finnenstruktur; Herstellen einer Grenzflächen-Oxidschicht auf der Finnenstruktur; Herstellen einer ersten dielektrischen Schicht über der Grenzflächen-Oxidschicht; Herstellen einer Dipolschicht zwischen der Grenzflächen-Oxidschicht und der ersten dielektrischen Schicht; Herstellen einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht; Herstellen einer Austrittsarbeitsmetallschicht (WFM-Schicht) auf der zweiten dielektrischen Schicht; und Herstellen einer Gatemetall-Füllschicht auf der WFM-Schicht. Die Dipolschicht weist Ionen eines ersten und eines zweiten Metalls auf, die voneinander verschieden sind. Das erste und das zweite Metall haben Elektronegativitätswerte, die größer als ein Elektronegativitätswert eines Metalls oder eines Halbleiters der ersten dielektrischen Schicht sind.
  • Bei einigen Ausführungsformen umfasst ein Verfahren Folgendes: Herstellen einer ersten und einer zweiten Finnenstruktur auf einem Substrat; Erzeugen einer ersten und einer zweiten Gate-Öffnung auf der ersten bzw. der zweiten Finnenstruktur; Herstellen einer ersten dielektrischen Schicht mit einem ersten und einem zweiten Schichtteil, die in der ersten bzw. der zweiten Gate-Öffnung hergestellt werden; selektives Dotieren des ersten Schichtteils mit ersten und zweiten Dotanden, die voneinander verschieden sind; selektives Dotieren des zweiten Schichtteils mit dritten Dotanden, die von den ersten und zweiten Dotanden verschieden sind; Herstellen einer zweiten dielektrischen Schicht mit einem ersten und einem zweiten Schichtteil auf dem ersten und dem zweiten Schichtteil der ersten dielektrischen Schicht; und Herstellen einer ersten und einer zweiten Gatemetall-Füllschicht über dem ersten bzw. dem zweiten Schichtteil der zweiten dielektrischen Schicht. Die ersten und zweiten Dotanden haben Elektronegativitätswerte, die größer als ein Elektronegativitätswert eines Metalls oder eines Halbleiters der ersten dielektrischen Schicht sind. Die zweiten Dotanden haben einen Elektronegativitätswert, der kleiner als der Elektronegativitätswert des Metalls oder des Halbleiters der ersten dielektrischen Schicht ist.
  • Bei einigen Ausführungsformen weist eine Halbleitervorrichtung Folgendes auf: ein Substrat; eine Finnenstruktur, die auf dem Substrat angeordnet ist; eine Halbleiteroxidschicht, die auf der Finnenstruktur angeordnet ist; eine erste Metalloxidschicht, die auf der Halbleiteroxidschicht angeordnet ist; eine zweite Metalloxidschicht, die auf der ersten Metalloxidschicht angeordnet ist; eine erste dielektrische Schicht, die auf der zweiten Metalloxidschicht angeordnet ist; eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht angeordnet ist; eine Austrittsarbeitsmetallschicht (WFM-Schicht), die auf der zweiten dielektrischen Schicht angeordnet ist; und eine Gatemetall-Füllschicht auf der WFM-Schicht. Die zweite Metalloxidschicht ist von der ersten Metalloxidschicht verschieden. Metalle der ersten und der zweiten Metalloxidschicht haben Elektronegativitätswerte, die größer als ein Elektronegativitätswert eines Metalls oder eines Halbleiters der ersten dielektrischen Schicht sind.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer Finnenstruktur auf einem Substrat; Erzeugen einer Gate-Öffnung auf der Finnenstruktur; Herstellen einer Grenzflächen-Oxidschicht auf der Finnenstruktur; Herstellen einer ersten dielektrischen Schicht über der Grenzflächen-Oxidschicht; Herstellen einer Dipolschicht zwischen der Grenzflächen-Oxidschicht und der ersten dielektrischen Schicht, wobei die Dipolschicht Ionen eines ersten und eines zweiten Metalls aufweist, die voneinander verschieden sind, und das erste und das zweite Metall Elektronegativitätswerte haben, die größer als ein Elektronegativitätswert eines Metalls oder eines Halbleiters der ersten dielektrischen Schicht sind; Herstellen einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht; Herstellen einer Austrittsarbeitsmetallschicht (WFM-Schicht) auf der zweiten dielektrischen Schicht; und Herstellen einer Gatemetall-Füllschicht auf der WFM-Schicht.
  2. Verfahren nach Anspruch 1, wobei das Herstellen der Dipolschicht Folgendes umfasst: Herstellen einer ersten Metalloxidschicht auf der Grenzflächen-Oxidschicht; und Herstellen einer zweiten Metalloxidschicht auf der ersten Metalloxidschicht, wobei die zweite Metalloxidschicht von der ersten Metalloxidschicht verschieden ist.
  3. Verfahren nach Anspruch 2, wobei das Herstellen der ersten oder der zweiten Metalloxidschicht ein Abscheiden eines Oxids eines Metalls umfasst, das von einem Metall der zweiten dielektrischen Schicht verschieden ist.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Herstellen der ersten oder der zweiten Metalloxidschicht ein Abscheiden eines Oxids von Zink, Niob, Molybdän, Wolfram, Tantal, Gallium, Aluminium oder Indium umfasst.
  5. Verfahren nach Anspruch 2,3 oder 4, wobei das Herstellen der ersten Metalloxidschicht ein Abscheiden eines Oxids von Zink, Niob, Molybdän, Wolfram oder Tantal umfasst, und das Herstellen der zweiten Metalloxidschicht ein Abscheiden eines Oxids von Gallium, Aluminium oder Indium umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Dipolschicht ein Abscheiden einer ersten und einer zweiten Metalloxidschicht auf der Grenzflächen-Oxidschicht umfasst, wobei die erste und die zweite Metalloxidschicht Sauerstoff-Flächendichten haben, die größer als eine Sauerstoff-Flächendichte der ersten dielektrischen Schicht sind.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Dipolschicht ein Erzeugen eines ersten und eines zweiten Dipols mit einer ersten und einer zweiten Konzentration umfasst, die voneinander verschieden sind.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Dipolschicht Folgendes umfasst: Abscheiden einer ersten Schicht aus Metalloxid mit einer ersten Dicke; und Abscheiden einer zweiten Schicht aus Metalloxid mit einer zweiten Dicke, die kleiner als die erste Dicke ist, wobei die erste und die zweite Schicht aus Metalloxid Metalle enthalten, die voneinander verschieden sind.
  9. Verfahren mit den folgenden Schritten: Herstellen einer ersten und einer zweiten Finnenstruktur auf einem Substrat; Erzeugen einer ersten und einer zweiten Gate-Öffnung auf der ersten bzw. der zweiten Finnenstruktur; Herstellen einer ersten dielektrischen Schicht mit einem ersten und einem zweiten Schichtteil, die in der ersten bzw. der zweiten Gate-Öffnung hergestellt werden; selektives Dotieren des ersten Schichtteils mit ersten und zweiten Dotanden, die voneinander verschieden sind, wobei die ersten und die zweiten Dotanden Elektronegativitätswerte haben, die größer als ein Elektronegativitätswert eines Metalls oder eines Halbleiters der ersten dielektrischen Schicht sind; selektives Dotieren des zweiten Schichtteils mit dritten Dotanden, die von den ersten und den zweiten Dotanden verschieden sind, wobei die zweiten Dotanden einen Elektronegativitätswert haben, der kleiner als der Elektronegativitätswert des Metalls oder des Halbleiters der ersten dielektrischen Schicht ist; Herstellen einer zweiten dielektrischen Schicht mit einem ersten und einem zweiten Schichtteil auf dem ersten und dem zweiten Schichtteil der ersten dielektrischen Schicht; und Herstellen einer ersten und einer zweiten Gatemetall-Füllschicht über dem ersten bzw. dem zweiten Schichtteil der zweiten dielektrischen Schicht.
  10. Verfahren nach Anspruch 9, wobei das selektive Dotieren des ersten Schichtteils mit den ersten und den zweiten Dotanden Folgendes umfasst: Herstellen einer ersten und einer zweiten Dotanden-Quellenschicht auf dem ersten und dem zweiten Schichtteil der ersten dielektrischen Schicht; Entfernen von Teilen der ersten und der zweiten Dotanden-Quellenschicht auf dem zweiten Schichtteil der ersten dielektrischen Schicht; und Durchführen eines Temperprozesses.
  11. Verfahren nach Anspruch 10, wobei das Herstellen der ersten oder der zweiten Dotanden-Quellenschicht ein Abscheiden eines Oxidmaterials mit einer Sauerstoff-Flächendichte umfasst, die größer als eine Sauerstoff-Flächendichte eines Oxidmaterials der ersten dielektrischen Schicht ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Herstellen der ersten oder der zweiten Dotanden-Quellenschicht ein Abscheiden eines Oxids von Zink, Niob, Molybdän, Wolfram, Tantal, Gallium, Aluminium oder Indium umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Herstellen der ersten Dotanden-Quellenschicht ein Abscheiden eines Oxids von Zink, Niob, Molybdän, Wolfram oder Tantal umfasst, und das Herstellen der zweiten Dotanden-Quellenschicht ein Abscheiden eines Oxids von Gallium, Aluminium oder Indium umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei das Herstellen der ersten Dotanden-Quellenschicht ein Abscheiden einer ersten Schicht aus Metalloxid mit einer ersten Dicke umfasst, und das Herstellen der zweiten Dotanden-Quellenschicht ein Abscheiden einer zweiten Schicht aus Metalloxid mit einer zweiten Dicke umfasst, die kleiner als die erste Dicke ist, wobei die erste und die zweite Schicht aus Metalloxiden Metalle enthalten, die voneinander verschieden sind.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei das selektive Dotieren des zweiten Schichtteils mit den dritten Dotanden Folgendes umfasst: Herstellen einer Schicht aus Seltenerdmetalloxid auf dem ersten und dem zweiten Schichtteil der ersten dielektrischen Schicht; Entfernen eines Teils der Schicht aus Seltenerdmetalloxid auf dem ersten Schichtteil der ersten dielektrischen Schicht; und Durchführen eines Temperprozesses.
  16. Verfahren nach Anspruch 15, wobei das Herstellen der Schicht aus Seltenerdmetalloxid ein Abscheiden eines Oxidmaterials mit einer Sauerstoff-Flächendichte umfasst, die kleiner als eine Sauerstoff-Flächendichte eines Oxidmaterials der ersten dielektrischen Schicht ist.
  17. Halbleitervorrichtung mit: einem Substrat; einer Finnenstruktur, die auf dem Substrat angeordnet ist; einer Halbleiteroxidschicht, die auf der Finnenstruktur angeordnet ist; einer ersten Metalloxidschicht, die auf der Halbleiteroxidschicht angeordnet ist; einer zweiten Metalloxidschicht, die auf der ersten Metalloxidschicht angeordnet ist, wobei die zweite Metalloxidschicht von der ersten Metalloxidschicht verschieden ist; einer ersten dielektrischen Schicht, die auf der zweiten Metalloxidschicht angeordnet ist, wobei Metalle der ersten und der zweiten Metalloxidschicht Elektronegativitätswerte haben, die größer als ein Elektronegativitätswert eines Metalls oder eines Halbleiters der ersten dielektrischen Schicht sind; einer zweiten dielektrischen Schicht, die auf der ersten dielektrischen Schicht angeordnet ist; einer Austrittsarbeitsmetallschicht (WFM-Schicht), die auf der zweiten dielektrischen Schicht angeordnet ist; und einer Gatemetall-Füllschicht auf der WFM-Schicht.
  18. Halbleitervorrichtung nach Anspruch 17, die weiterhin eine Dipolschicht aufweist, die an einer Grenzfläche zwischen der ersten Metalloxidschicht und der Halbleiteroxidschicht angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei die Dipolschicht Metallatome der ersten und der zweiten Metalloxidschicht und Sauerstoffatome der Halbleiteroxidschicht aufweist.
  20. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, wobei Sauerstoff-Flächendichten der ersten und der zweiten Metalloxidschicht größer als eine Sauerstoff-Flächendichte der ersten dielektrischen Schicht sind.
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