TWI832245B - 半導體裝置與其製造方法 - Google Patents

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張毅敏
黃耀陞
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Abstract

揭露了一種具有不同閘極結構配置的半導體裝置及其製造方法。半導體裝置的製造方法包含在基底上形成鰭結構，在鰭結構上形成閘極開口，在鰭結構上形成界面氧化物層，在界面氧化物層上形成第一介電層，在界面氧化物層和第一介電層之間形成偶極層，在第一介電層上形成第二介電層，在第二介電層上形成功函數金屬(WFM)層，以及在WFM層上形成閘極金屬填充層。偶極層包含彼此不同的第一和第二金屬的離子。第一和第二金屬的電負值大於第一介電層的金屬或半導體的電負值。

Description

半導體裝置與其製造方法
本揭露實施例是有關於半導體裝置及半導體裝置的製造方法，且特別是有關於閘極結構及閘極結構的形成方法。
隨著半導體技術的進步，對更高儲存容量、更快處理系統、更高效能和更低成本的需求不斷增加。為了滿足這些需求，半導體產業持續縮小半導體裝置的尺寸，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，包含平面MOSFET、鰭式場效電晶體(fin field effect transistor，finFET)和環繞式閘極(gate-all-around，GAA)場效FET。這樣縮小增加了半導體製造製程的複雜性。
本揭露的一實施例為一種半導體裝置的製造方法。半導體裝置的製造方法包含在基底上形成鰭結構；在鰭結構上形成閘極開口；在鰭結構上形成界面氧化物層；在界面氧化物層上形成第一介電層；在界面氧化物層和第一介電層之間形成偶極層，其中偶極層包含彼此不同的第一金屬和第二金屬的離 子，且其中第一金屬和第二金屬皆具有大於第一介電層的金屬或半導體的電負值的電負值；在第一介電層上形成第二介電層；在第二介電層上形成功函數金屬層；以及在功函數金屬層上形成閘極金屬填充層。
本揭露的一實施例為一種半導體裝置的製造方法。半導體裝置的製造方法包含在基底上形成第一鰭結構和第二鰭結構；在第一和第二鰭結構上分別形成第一閘極開口和第二閘極開口；形成具有在第一和第二閘極開口中分別形成的第一層部分和第二層部分的第一介電層；用彼此不同的第一摻雜物和第二摻雜物，來選擇性摻雜第一層部分，其中第一和第二摻雜物皆具有大於第一介電層的金屬或半導體的電負值的電負值；用與第一和第二摻雜物不同的第三摻雜物，來選擇性摻雜第二層部分，其中第三摻雜物皆具有小於第一介電層的金屬或半導體的電負值的電負值；在第一介電層的第一和第二層部分上形成具有第一層部分和第二層部分的第二介電層；以及在第二介電層的第一和第二層部分上分別形成第一閘極金屬填充層和第二閘極金屬填充層。
本揭露的一實施例為一種半導體裝置。半導體結構包含基底；鰭結構設置於基底上；半導體氧化物層設置於鰭結構上；第一金屬氧化物層設置於半導體氧化物層上；第二金屬氧化物層設置於第一金屬氧化物層上，其中第二金屬氧化物層與第一金屬氧化物層不同；第一介電層設置於第二金屬氧化物層上，其中第一和第二金屬氧化物層的金屬皆具有大於第一介電層的金屬或半導體的電負值的電負值；第二介電層設置於第一介電層上；功函數金屬層設置於第二介電層上；以及閘極金屬填充層於功函數金屬層上。
100:半導體裝置
102P:p型場效電晶體
102N:n型場效電晶體
103P,103N:區域
104:基底
106P,106N:鰭結構
110P,110N:S/D區
112P,112N:閘極結構
114:閘極間隔物
116:淺溝槽隔離
117:蝕刻停止層
118:層間介電層
122P,122N:閘極氧化物結構
124P:p型功函數金屬層
124N:n型功函數金屬層
126P,126N:閘極金屬填充層
128P,128N:IO層
130P,130N:偶極層
132P,132:第一金屬氧化物層
133P,133:第二金屬氧化物層
134P,134N,134N*,135P:第一高介電係數閘極介電層
134P*:第一層部分
136P,136N:第二高介電係數閘極介電層
138,139,140,142,144:輪廓
200,1600:方法
205,210,215,220,225,230,235,240,245,1605,1610,1615,1620,1625,1630,1635,1640,1645:操作
312P,312N:多晶矽結構
412P,412N:閘極開口
946:摻雜物源層
1426:導電層
1848:第一摻雜物源層
1850:第二摻雜物源層
A-A,B-B,C-C:線
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1A圖繪示了根據一些實施例之半導體裝置的等距視圖。
第1B圖至第1E圖繪示了根據一些實施例之具有不同閘極結構的半導體裝置的剖面圖。
第1F圖繪示了根據一些實施例之具有不同閘極結構的半導體裝置的裝置特性。
第2圖是根據一些實施例之用於製造具有不同閘極結構的半導體裝置的方法的流程圖。
第3A圖至第15A圖、第3B圖至第15B圖繪示了根據一些實施例之具有不同閘極結構的半導體裝置在其製造製程的各種階段的剖面圖。
第16圖是根據一些實施例之用於製造具有不同閘極結構的半導體裝置的方法的流程圖。
第17A圖至第26A圖、第17B圖至第26B圖繪示了根據一些實施例之具有不同閘極結構的半導體裝置在其製造製程的各種階段的剖面圖。
第27圖至第28圖繪示了根據一些實施例之具有不同閘極結構的半導體裝置在其製造製程的各種階段的裝置特性。
現在將參照所附圖式描述說明性實施例。在圖式中，相似的參考符號通常表示相同的、功能相似的和/或結構相似的元件。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了第一部件形成於第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露書的不同範例中可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞，例如“在...的下方”、“之下”、“下”、“在...的上方”、“之上”、“上”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。
應注意的是，說明書中提到「一個實施例」、「一實施例」、「範例性實施例」、「範例性」等表示所描述的實施例可包含特定的特徵、結構或特性，但每個實施例可不一定包含特定的特徵、結構或特性。此外，這些詞組不一定指相同的實施例。再者，當結合實施例來描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這種特徵、結構或特性都在本發明所屬技術領域中具有通常知識者的知識範圍內。
應理解的是，本文中的措辭或術語是出於描述而非限制的目的，所以本說明書的術語或措辭將由相關技術領域中具有通常知識者根據本文的教 導來解釋。
在一些實施例中，術語「約」和「基本上」可表示給定量的值在該值的5%內變化(例如，值的±1%、±2%、±3%、±4%、±5%)。這些值僅是範例而不是限制性的。術語「約」和「基本上」可指相關技術領域中具有通常知識者根據本文的教導所解釋的值的百分比。
可藉由任何合適的方法，來將本文揭露的鰭結構圖案化。例如，可使用一個或多個光微影製程，來將鰭結構圖案化，包含雙圖案化或多圖案化製程。雙圖案化或多圖案化製程可結合光微影和自組裝製程(self-aligned process)，允許產生具有例如比使用單一直接光微影製程所可獲得的間距更小的間距的圖案。例如，在基底上形成犧牲層且使用光微影製程來圖案化。使用自組裝製程在圖案化的犧牲層旁形成間隔物。然後移除犧牲層，然後可使用剩餘的間隔物來將鰭結構圖案化。
開啟場效電晶體(field effect transistor，FET)所需的閘極電壓-閾值電壓(Vt)可取決於FET通道區的半導體材料和/或FET的閘極結構的有效功函數(EWF)值。例如，對於n型場效電晶體(NFET)，減小NFET閘極結構的EWF值與NFET通道區的材料的導帶能量(例如，Si為4.1eV或SiGe為3.8eV)之間的差異可減少NFET閾值電壓。對於p型場效電晶體(PFET)，減少PFET閘極結構的EWF值與PFET通道區的材料的價帶能量(例如，Si為5.2eV或SiGe為4.8eV)之間的差異可減少PFET閾值電壓。FET閘極結構的EWF值可取決於FET閘極結構的每一層的厚度和/或材料組成。因此，可藉由調整FET閘極結構的厚度和/或材料組成，來製造具有不同閾值電壓的FET。
由於對多功能低功率攜帶式裝置的需求不斷增加，對具有較低和 /或不同閾值電壓，例如低於100mV的閾值電壓的FET的需求也在增加。在FET中實現具有低閾值電壓的多Vt裝置的一種方法可為在閘極結構中具有大於約4nm(例如，約5nm至約10nm)的不同功函數金屬(work function metal，WFM)層的厚度。然而，不同的WFM層厚度會受到FET閘極結構幾何形狀的限制。此外，隨著FET(例如，GAA FET、finFET和/或MOSFET)不斷縮小，沉積不同WFM層厚度可變得越來越具有挑戰性。
本揭露提供了具有彼此不同的超低閾值電壓(例如，約20mV至約100mV)的FET(例如，finFET)的範例性多Vt裝置，且提供了在相同基底上形成此種FET的範例性方法。範例性方法在相同基底上形成具有類似厚度但具有超低和/或不同閾值電壓的WFM層的NFET和PFET。與在相同基底上形成具有類似尺寸和閾值電壓的FET的其他方法相比，這些範例性方法在製造具有較低和/或不同的閾值電壓的可靠FET閘極結構上更具成本效益(例如，成本降低約20%至約30%)和時間效率更高(例如，時間減少約15%至約20%)。此外，與形成具有類似閾值電壓的FET的其他方法相比，這些範例性方法可形成尺寸更小的FET閘極結構(例如，更薄的閘極推疊)。
在一些實施例中，具有不同閘極結構配置但具有類似WFM層厚度的NFET和PFET可選擇性地形成在相同基底上，以實現超低和/或不同的閾值電壓。不同的閘極結構可具有摻雜有不同金屬摻雜物的高介電係數(high-K，HK)閘極介電層。不同的金屬摻雜劑可在HK閘極介電層和界面氧化物(interfacial oxide，IO)層之間的界面處誘導(induce)出不同極性和/或濃度的偶極。不同極性和/或濃度的偶極導致閘極結構具有不同的EWF值和閾值電壓。在一些實施例中，HK閘極介電層可摻雜有兩種不同材料的摻雜物，以誘導出提供更強的電場 和更低的閾值電壓之不同材料的偶極。因此，控制HK閘極介電層中的摻雜物材料和/或濃度可調整NFET和PFET閘極結構的EWF值，因此可在不改變WFM層厚度的情況下調整NFET和PFET的閾值電壓。在一些實施例中，不是摻雜的HK閘極介電層，PFET閘極結構可包含插入在HK閘極介電質和IO層之間的雙金屬氧化物層，以在HK閘極介電層和IO層之間誘導出不同材料的偶極。
第1A圖繪示了根據一些實施例之具有P型場效電晶體(PFET)102P和N型場效電晶體(NFET)102N的半導體裝置100的等距視圖。根據各種實施例，PFET 102P和NFET 102N可具有不同的剖面圖，如第1B至1E圖所示。第1B至1E圖繪示了PFET 102P和NFET 102N沿第1A圖的相應線A-A和B-B的剖面圖。第1B至1E圖繪示了具有為簡潔起見而未在第1A圖中示出的額外結構的半導體裝置100的剖面圖。除非另有說明，否則具有相同註釋的PFET 102P和NFET 102N的元件的討論適用於彼此。
參考第1A圖，NFET 102N可包含設置在鰭結構106N上的閘極結構112N的陣列，且PFET 102P可包含設置在鰭結構106P上的閘極結構112P的陣列。NFET 102N可更包含設置在鰭結構106N之未被閘極結構112N覆蓋的部分上的S/D區110N的陣列。類似地，PFET 102P可更包含設置在鰭結構106P之未被閘極結構112P覆蓋的部分上的磊晶S/D區110P的陣列。
半導體裝置100可更包閘極間隔物114、淺溝槽隔離(shallow trench isolation，STI)區116、蝕刻停止層(etch stop layer，ESL)117和層間介電(interlayer dielectric，ILD)層118。在一些實施例中，閘極間隔物114、STI區116、ESL 117和ILD層118可包含絕緣材料，例如氧化矽、氮化矽(SiN)、碳氮化矽(SiCN)、氧碳氮化矽(SiOCN)和矽鍺氧化物(silicon germanium oxide)。在一些實施例中，閘 極間隔物114可具有約2nm至約9nm的厚度，以使閘極結構112N和112P與相鄰結構有充分的電性隔離。
半導體裝置100可形成於基底104上，且PFET 102P和NFET 102N形成於基底104的不同區域上。在基底104上的PFET 102P和NFET 102N之間可形成其他FET和/或結構(例如，隔離結構)。基底104可為半導體材料，例如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(SOI)結構及前述之組合。再者，基底104可摻雜有p型摻雜物(例如硼、銦、鋁或鎵)或n型摻雜物(例如磷或砷)。在一些實施例中，鰭結構106P-106N可包含類似於基底104的材料且沿著X軸延伸。
參考第1B至1C圖，PFET-NFET 102P-102N可包含S/D區110P-110N和閘極結構112P-112N。對於PFET 102P，S/D區110P可包含磊晶成長的半導體材料，例如Si和SiGe，及p型摻雜物，例如硼和其他合適的p型摻雜物。對於NFET 102N，S/D區110N可包含磊晶成長的半導體材料，例如Si，及n型摻雜物，例如磷和其他合適的n型摻雜物。
閘極結構112P-112N可為多層結構。閘極結構112P-112N可包含(i)設置在相應的鰭結構106P-106N上的閘極氧化物結構122P-122N，(ii)設置在相應的閘極氧化物結構122P-122N上的功函數金屬(work function metal，WFM)層124P-124N，和(iii)設置在相應的WFM層124P-124N上的閘極金屬填充層126P-126N。
參考第1B圖，在一些實施例中，閘極氧化物結構122P可包含(i)設置在鰭結構106P上的IO層128P、(ii)設置在IO層128P上的第一金屬氧化物層132P、(iii)設置在第一金屬氧化物層132P上的第二金屬氧化物層133P、(iv)設置在IO層128P和第一金屬氧化物層132P之間的界面處的偶極層130P、(v)設置在第 二金屬氧化物層133P上的第一高介電係數(HK)閘極介電層134P、及(vi)設置在第一HK閘極介電層134P上的第二高介電係數(HK)閘極介電層136P。
IO層128P可包含鰭結構106P的材料的氧化物，例如氧化矽(SiO2)、氧化矽鍺(SiGeOx)和氧化鍺(GeOx)。第一和第二金屬氧化物層132P-133P的材料彼此不同，且可在偶極層130P中導致形成兩個不同的p型偶極。偶極層130P可包含(i)來自第一金屬氧化物層132P的第一金屬離子和來自IO層128P的氧離子及(ii)來自第二金屬氧化物層133P的第二金屬離子和來自IO層128P的氧離子的p型偶極。第一金屬離子不同於第二金屬離子。第一和第二金屬氧化物層132P-133P可包含電負值大於第一HK閘極介電層134P中的金屬或半導體的電負值的金屬氧化物。此外，第一和第二金屬氧化物層132P-133P可包含氧面密度(oxygen areal density)大於第一HK閘極介電層134P中的氧化物材料的氧面密度的氧化物材料。如本文所用，術語氧化物材料的「氧面密度」是指氧化物材料的每單位面積的氧原子的原子濃度。
在第一和第二金屬氧化物層132P-133P不存在的情況下，與在IO層128P和第一HK閘極介電層134P之間的界面處誘導的偶極相比，第一和第二金屬氧化物層132P-133P的較大電負值和氧面密度可在偶極層130P中誘導出更強的p型偶極。此外，兩個不同的p型偶極可產生比單一p型偶極更強的電場，且形成更穩定的偶極層130P。由於更強的p型偶極可導致較低的PFET的閾值電壓，因此使用第一和第二金屬氧化物層132P-133P可形成閾值電壓低於約100mV(例如，約50mV、約30mV或約20mV)的PFET 102P。
在一些實施例中，第一和第二金屬氧化物層132P-133P可包含過渡金屬的氧化物，例如氧化鋅(ZnO2)、氧化鈮(NbO2)、氧化鉬(MoO2)、氧化鎢 (WO3)和氧化鉭(Ta2O5)。在一些實施例中，當第一HK閘極介電層134P包含HfO2時，第一和第二金屬氧化物層132P-133P可包含來自元素週期表第13族的元素的氧化物，例如氧化鎵(Ga2O3)、氧化鋁(Al2O3)和氧化銦(In2O3)。在一些實施例中，第一金屬氧化物層132P可包含過渡金屬的氧化物且第二金屬氧化物層133P可包含來自元素週期表的第13族的材料的氧化物。在一些實施例中，當第一金屬氧化物層132P包含ZnO且第二金屬氧化物層133P包含Ga2O3時，偶極層130P可包含Ga-O和Zn-O偶極。
在一些實施例中，偶極層130P可具有比基於第13族元素的偶極(例如，Ga-O、Al-O或In-O)更高的基於過渡金屬的偶極的濃度，以實現低於約50mV(例如，約30mV或20mV)的閾值電壓。在這樣的實施例中，第一金屬氧化物層132P包含厚度大於包含第13族元素的氧化物的第二金屬氧化物133P的厚度的過渡金屬氧化物，因為偶極的濃度與偶極源層的厚度成正比。相反地，為了實現大於50mV(例如約70mV或約100mV)的閾值電壓，偶極層130P可具有比基於過渡金屬的偶極更高濃度之基於第13族元素的偶極。在這樣的實施例中，第一金屬氧化物層132P包含厚度大於包含過渡金屬氧化物的第二金屬氧化物133P的厚度的第13族元素的氧化物。在一些實施例中，第一金屬氧化物層132P可包含過渡金屬的氧化物且偶極層130P可在沒有第二金屬氧化物層133P的情況下包含基於過渡金屬的偶極。
在一些實施例中，第一和第二金屬氧化物層132P-133P可具有從約0.5nm至約3nm的厚度。如果第一和第二金屬氧化物層132P-133P比約0.5nm還薄，則在偶極層130P中的偶極的形成可能不會發生。另一方面，如果第一和第二金屬氧化物層132P-133P的厚度大於3nm，則來自第一和第二金屬氧化物層 132P-133P的金屬原子的擴散可能會損害第一和第二HK閘極介電層134P-136P，因此損害裝置效能。
第一和第二HK閘極介電層134P-136P可包含高k介電材料，例如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)和矽酸鋯(ZrSiO2)。在一些實施例中，第一和第二HK閘極介電層134P-136P可包含彼此相似或不同的材料。在一些實施例中，第一和第二HK閘極介電層134P-136P可具有彼此相似或不同的厚度。在一些實施例中，第一和第二HK閘極介電層134P-136P可未被摻雜。
在一些實施例中，p型功函數金屬(pWFM)層124P可包含基本上不含Al(例如，沒有Al)(i)基於Ti的氮化物或合金，例如TiN、TiSiN、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、鈦鉻(Ti-Cr)合金、鈦鈷(Ti-Co)合金、鈦鉬(Ti-Mo)合金、鈦鎳(Ti-Ni)合金；(ii)基於Ta的氮化物或合金，例如TaN、TaSiN、Ta-Au合金、Ta-Cu合金、Ta-W合金、鉭鉑(Ta-Pt)合金、Ta-Mo合金、Ta-Ti合金和Ta-Ni合金；(iii)前述之組合。在一些實施例中，pWFM層124P可包含從約1nm至約3nm的厚度。pWFM層124P的其他合適尺寸在本揭露實施例的範圍內。閘極金屬填充層126P可包含合適的導電材料，例如鎢(W)、Ti、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金及前述之組合。
參考第1C圖，在一些實施例中，閘極氧化物結構122N可包含(i)設置在鰭結構106N上的IO層128N、(ii)設置在IO層128N上的第一高介電係數(HK)閘極介電層134N、(iii)設置在第一HK閘極介電層134N上的第二高介電係數(HK)閘極介電層136N、及(iv)設置在IO層128N和第一HK閘極介電層134N之間的界面處的偶極層130N。
IO層128N可包含鰭結構106N的材料的氧化物，例如氧化矽(SiO2)、氧化矽鍺(SiGeOx)和氧化鍺(GeOx)。在一些實施例中，第一HK閘極介電層134N可包含具有低於第一HK閘極介電層134N中所包含的金屬或半導體材料的電負值的電負值的金屬摻雜物。在一些實施例中，第一HK閘極介電層134N可包含稀土金屬的摻雜物，例如鑭(La)、釔(Y)、鈧(Sc)、鈰(Ce)、鐿(Yb)、鉺(Er)、鏑(Dy)和鎦(Lu)。第一HK閘極介電層134N的金屬摻雜物可在偶極層130N中誘導形成n型偶極。當第一HK閘極介電層134N包括La摻雜物時，偶極層130N可包含來自金屬摻雜物的金屬離子和來自IO層128N的氧離子的n型偶極，例如La-O偶極。與在IO層128N和未摻雜的第一HK閘極介電層134N之間的界面處誘導的偶極相比，第一HK閘極介電層134N的金屬摻雜物的較低電負值可在偶極層130N中誘導出更強的n型偶極。在一些實施例中，第一和第二HK閘極介電層134N-136N可包含類似於第一和第二HK閘極介電層134P-136P的高k介電材料。
在一些實施例中，n型功函數金屬(nWFM)層124N可包含鈦鋁(TiAl)、鈦鋁碳(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、Al摻雜的Ti、Al摻雜的TiN、Al摻雜的Ta、Al摻雜的TaN或前述之組合。在一些實施例中，nWFM層124N可包含從約1nm至約3nm的厚度。nWFM層124N的其他合適尺寸在本揭露實施例的範圍內。閘極金屬填充層126N可包含類似於閘極金屬填充層126P的導電材料。
參考第1D圖，在一些實施例中，閘極氧化物結構122P不包含第一和第二金屬氧化物層132P-133P，且包含具有雙金屬摻雜物的第一高介電係數(HK)閘極介電層135P，而不是未摻雜的第一HK閘極介電層134P(如第1B圖中所示)。不是第一和第二金屬氧化物層132P-133P，第一HK閘極介電層135P的雙金 屬摻雜物在偶極層130P中誘導出形成不同的p型偶極。偶極層130P可包含來自第一HK閘極介電層135P的雙金屬摻雜物的兩種不同金屬離子和來自IO層128P的氧離子的p型偶極。第一HK閘極介電層135P可包含具有大於第一HK閘極介電層135P中的金屬或半導體的電負值的電負值的金屬摻雜物。在一些實施例中，當第一HK閘極介電層135P包含HfO2時，第一HK閘極介電層135P可包含來自週期表的第13族的材料的摻雜物，例如Ga、Al和In。在一些實施例中，第一HK閘極介電層135P可包含過渡金屬的摻雜劑，例如Zn、Nb、Mo、W和Ta。在一些實施例中，當第一HK閘極介電層135P包含Ga和Zn時，偶極層130P可包含Ga-O和Zn-O偶極。
在一些實施例中，第一HK閘極介電層135P可具有比基於第13族元素的偶極(例如，Ga、Al或In)更高濃度之基於過渡金屬的摻雜物(例如，Zn、Nb、Mo、W或Ta)，由於摻雜物的濃度與偶極的濃度成正比，因此實現低於約50mV(例如，約30mV或20mV)的閾值電壓。相反地，為了實現大於50mV(例如約70mV或約100mV)的閾值電壓，第一HK閘極介電層135P可具有比基於過渡金屬的摻雜物更高濃度之基於第13族元素的摻雜物。在一些實施例中，第一HK閘極介電層135P可包含基於過渡金屬的摻雜物且可不包含基於第13族元素的摻雜物。
根據一些實施例，第1F圖繪示了當第一HK閘極層135P介電層135P包含HfO2及Ga和Zn摻雜物，且IO層128P包含SiO2時，沿第1D圖的線C-C跨過第一HK閘極介電層135P和IO層128P的Hf、Zn、Ga、O2和Si濃度輪廓138、139、140、142和144。如第1F圖中所示，Zn摻雜物的峰值濃度(輪廓139)高於Ga摻雜劑的峰值濃度(輪廓140)。
第2圖是根據一些實施例之用於製造具有如第1B至1C圖所示之剖面圖的PFET-NFET 102P-102N的範例性方法200的流程圖。為了說明的目的，將參考第3A至15B圖中所示之用於製造PFET-NFET 102P-102N的範例性製造製程，來描述第2圖中所示的操作。第3A至15B圖是根據各種實施例之PFET-NFET 102P-102N在製造的各個階段沿圖1A的線A-A和B-B的剖面圖。可根據特定的應用，以不同的順序執行或不執行操作。應注意的是，方法200可能不會產生完整的PFET-NFET 102P-102N。因此，可理解的是，可在方法200之前、期間和之後提供額外的製程，且在本文中可能僅簡單描述一些其他製程。前文描述了第3A至15B圖中具有與第1A至1C圖中的元件相同的註釋的元件。
在操作205中，多晶矽結構和S/D區形成於PFET和NFET的鰭結構上。例如，如第3A至3B圖中所示，多晶矽結構312P-312N和S/D區110P-110N形成於相應的鰭結構106P-106N上，鰭結構106P-106N形成於基底104上。在後續處理期間，可在閘極替換製程中，替換多晶矽結構312P-312N，以形成閘極結構112P-112N。在形成S/D區110P-110N之後，可形成ESL 117A和ILD層118以形成第3A至3B圖的結構。
參考第2圖，在操作210中，閘極開口形成於鰭結構上。例如，如第4A至4B圖中所示，閘極開口412P-412N形成於對應的鰭結構106P-106N上。閘極開口412P-412N的形成可包含蝕刻來自第3A至3B圖的結構的多晶矽結構312P-312N。
參考第2圖，在操作215-235中，在閘極開口內形成閘極氧化物結構。例如，如參考第4A至12B圖所述，閘極氧化物結構122P-122N(如第1B至1C圖中所示)形成於相應的閘極開口412P-412N內。
參考第2圖，在操作215中，在閘極開口內形成IO層。例如，如第5A-5B圖中所示，IO層128P-128N形成於閘極開口412P-412N內。在一些實施例中，可藉由將相應的閘極開口412P-412N內的鰭結構106P-106N的表面暴露於氧化環境，來形成IO層128P-128N。氧化環境可包含臭氧(O3)的組合、氫氧化銨、過氧化氫和水的混合物、和/或鹽酸、過氧化氫、水的混合物。
參考第6A至13B圖描述在操作220-240中之IO層128P-128N上的層的後續形成，其為相應的第5A至5B圖中所示的區域103P-103N的放大圖。
參考第2圖，在操作220中，第一和第二金屬氧化物層選擇性地形成於PFET的IO層上。例如，如參考第6A至7B圖所述，第一和第二金屬氧化物層132P-133P形成在IO層128P上。第一和第二金屬氧化物層132P-133P的選擇性形成可包含下述順序操作：(i)沉積第一金屬氧化物層132於第5A至5B圖的結構上，以形成第6A至6B圖的結構，(ii)沉積第二金屬氧化物層133於第一金屬氧化物層132上，如第6A至6B圖中所示，且(iii)藉由在第6A至6B圖的結構上使用光微影圖案化製程，以選擇性地移除IO層128N上的部分的第一和第二金屬氧化物層132-133，以形成第7A至7B圖的結構。當IO層128N上之部分的第一和第二金屬氧化物層132-133被移除時，在第一金屬氧化物層132和IO層128N之間誘導出的偶極層130P被移除。第一和第二金屬氧化物層132-133的沉積可包含沉積約0.5nm至約3nm之具有電負值大於第一HK閘極介電層134P中的金屬或半導體(例如，Hf、Zr或Ti)的電負值的金屬(例如，Ga、Al、In、Zn、Nb、Mo、W或Ta)的氧化物層。此外，氧化物層(例如，Ga2O3、Al2O3、In2O3、ZnO、NbO2、MoO2、WO3或Ta2O5)可具有大於第一HK閘極介電層134P中的氧化物材料(例如，HfO2、ZrO2或TiO2)的氧面密度的氧面密度。在一些實施例中，第一氧化物金屬層132 的沉積包含沉積過渡金屬氧化物層(例如，ZnO、NbO2、MoO2、WO3或Ta2O5)，且第二金屬氧化物層133的沉積包含沉積氧化物層(例如，來自週期表第13族的金屬的Ga2O3、Al2O3、In2O3)。
參考第2圖，在操作225中，形成第一HK閘極介電層，其中在第二金屬氧化物層上有第一層部分且在NFET的IO層上有第二層部分。例如，如第8A至8B圖中所示，形成第一HK閘極介電層，其中在第二金屬氧化物層133P上有第一層部分134P(亦稱為「第一HK閘極介電層134P」)且在IO層128N上有第二層部分134N*(亦稱為「第一HK閘極介電層134N*」)。在一些實施例中，可藉由使用原子層沉積(atomic layer deposition，ALD)製程使用氯化鉿(HfCl4)作為前驅物在約250℃至約350℃的溫度範圍，來沉積約1nm至約2nm的HfO2，以形成第一HK閘極介電層134P-134N*。
參考第2圖，在操作230中，對第一HK閘極介電層的第二層部分選擇性地執行摻雜製程。例如，如參考第9A至11B圖所述，對第一HK閘極介電層134N*選擇性地執行摻雜製程。選擇性摻雜製程可包含下述的順序操作：(i)沉積摻雜物源層946於第8A至8B圖的結構上，以形成第9A至9B圖的結構，(ii)藉由對第9A至9B圖的結構使用光微影圖案化製程，選擇性地移除摻雜物源層946在第一HK閘極介電層134P上的部分，以形成第10A至10B圖的結構，(iii)對第10A至10B圖的結構執行驅入退火製程(drive-in anneal process)，形成摻雜的第一HK閘極介電層134N和偶極層130N，如第11B圖中所示，且(iv)從第10B圖的結構移除摻雜物源層946，以形成第11A至11B圖的結構。
透過金屬原子從摻雜物源層946擴散至第一HK閘極介電層134N*中，驅入退火製程可將金屬摻雜物植入至第一HK閘極介電層134N*中。植入的 金屬摻雜物可誘導偶極層130N的形成。驅入退火製程可包含在約600℃至約800℃的溫度和約1托耳至約50托耳的壓力下，對第10A至10B圖的結構退火約0.1秒至約30秒。在一些實施例中，驅入退火製程可包含兩個退火製程：(i)在約600℃至約800℃的溫度和約1托耳至約50托耳的壓力下之約2秒至約60秒的浸泡退火製程(soak anneal process)、及(ii)在約700℃至約800℃的溫度下之約0.1秒至約2秒的尖峰退火製程(spike anneal process)。
摻雜物源層946的沉積可包含沉積具有低於第一HK閘極介電層134N中所包含的金屬或半導體材料(例如，Hf、Zr或Ti)的電負值的電負值的稀土金屬(例如，La、Y、Sc、Ce、Yb、Er、Dy或Lu)的氧化物層。此外，氧化層(例如，氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鈧(Sc2O3)、氧化鈰(CeO2)、氧化鐿(Yb2O3)、氧化鉺(Er2O3)、氧化鏑(Dy2O3))或氧化鎦(Lu2O3))可具有小於第一HK閘極介電層134N中所包含的氧化物材料(例如，HfO2、ZrO2或TiO2)的氧面密度的氧面密度。
參考第2圖，在操作235中，形成在第一HK閘極介電層的第一和第二層部分上具有第一和第二層部分的第二HK閘極介電層。例如，如第12A至12B圖中所示，形成在第一HK閘極介電層134P上有第一層部分136P(亦稱為「第二HK閘極介電層136P」)和在第一HK閘極介電層134N上有第二層部分136N(亦稱為「第二HK閘極介電層136N」)的第二HK閘極介電層。在一些實施例中，可藉由使用原子層沉積(ALD)製程使用氯化鉿(HfCl4)作為前驅物在約250℃至約350℃的溫度下沉積約5nm至約8nm的HfO2來形成，第二HK閘極介電層136P-136N。在一些實施例中，第二HK閘極介電層136P-136N可沉積得比第一HK閘極介電層134P-134N更厚。
參考第2圖，在操作240中，在第二HK閘極介電層的第一層部分上選擇性地形成pWFM層，且在第二HK閘極介電層的第二層部分上選擇性地形成nWFM層。例如，如第13A至13B圖中所示，在第二HK閘極介電層136P上選擇性形成pWFM層124P且在第二HK閘極介電層136N上選擇性地形成nWFM層124N。可使用光微影圖案化製程對第12A至12B圖的結構上執行pWFM 124P和nWFM層124N的選擇性形成，來形成第13A至13B圖的結構。
參考第2圖，在操作245中，在pWFM層和nWFM層上形成閘極金屬填充層。例如，如參考第14A至15B圖，在相應的pWFM層124P和nWFM層124N上形成閘極金屬填充層126P和126N。閘極金屬填充層126P-126N的形成可包含下述的順序操作：(i)沉積導電層1426於第13A至13B圖的結構上，以填充閘極開口412P-412N且形成第13A至13B圖的結構，且(ii)對第14A至14B圖的結構進行化學機械研磨(chemical mechanical polishing，CMP)製程，以形成第15A至15B圖之閘極結構112P-112N的頂面與ILD層118的頂面基本共平面的結構。在一些實施例中，在CMP製程之後，可形成在閘極結構112P-112N上的閘極覆蓋層(未示出)及在閘極結構112P-112N和S/D區110P-110N上的接觸結構。
第16圖是根據一些實施例之用於製造PFET-NFET 102P-102N的範例性方法1600的流程圖，其剖面圖如第1D至1E圖中所示。為了說明的目的，將參照用於製造如第17A至26B圖中所示的PFET-NFET 102P-102N的範例性製造製程，來描述第16圖中所繪示的操作。第17A至26B圖是根據各個實施例PFET-NFET 102P-102N在製造的各個階段沿第1A圖的線A-A和B-B的剖面圖。可根據特定的應用，以不同的順序執行或不執行操作。應注意的是，方法1600可能不會產生完整的PFET-NFET 102P-102N。因此，可理解的是，可在方法1600 之前、期間和之後提供額外的製程，且在本文中可能僅簡單描述一些其他製程。前文描述了第17A至26B圖中具有與第1A至1E圖中的元件相同的註釋的元件。
參考第16圖，操作1605至1615類似於第2圖的操作205至215。在操作1615之後，形成結構類似於第5A至5B圖的結構。將參考第17A至24B圖來描述在操作1620-1640中之IO層128P-128N(在第5A至5B圖中所示)上的層的後續形成，它們是相應的第5A至5B圖中所示的區域103P-103N的放大圖。
參考第16圖，在操作1615-1635中，在閘極開口內形成閘極氧化物結構。例如，如參考第17A至23B圖所描述，形成在相應的閘極開口412P-412N(如第4A至4B圖中所示)內形成閘極氧化物結構122P-122N(如第1D至1E圖中所示)。
參考第16圖，在操作1620中，形成在PFET和NFET的相應的IO層上具有第一和第二層部分的第一HK閘極介電層。例如，如第17A至17B圖中所示，形成在IO層128P上的第一層部分134P*和在IO層128N上的第二層部分134N*的第一HK閘極介電層。在一些實施例中，可藉由使用原子層沉積(ALD)製程使用氯化鉿(HfCl4)作為前驅物在約250℃至約350℃的溫度範圍，來沉積約1nm至約2nm的HfO2，以形成第一和第二層部分134P*-134N*。
參考第16圖，在操作1625中，對第一HK閘極介電層的第一層部分選擇性執行摻雜製程。例如，如參考第18A至20B圖所述，對第一層部分134P*上選擇性執行摻雜製程。選擇性摻雜製程可包含下述的順序操作：(i)沉積第一摻雜物源層1848於第17A至17B圖的結構上，如第18A至18B圖中所示，(ii)沉積第二摻雜物源層1850於第一摻雜物源層1848上，如第18A至18B圖中所示，(iii)藉由對第18A至18B圖的結構使用光微影圖案化製程，來選擇性移除第一和第二摻雜物源層1848-1850之在第二層部分134N*上的部分，以形成第19A至19B圖的 結構，(iv)對第19A至19B圖的結構執行驅入退火製程，以形成摻雜的第一HK閘極介電層135P和偶極層130P，如第20A圖中所示，及(v)從第19圖的結構中移除第一和第二摻雜物源層1848-1850，以形成第20A至20B圖的結構。
透過金屬原子從第一和第二摻雜物源層1848-1850擴散至第一層部分134P*中，驅入退火製程可將金屬摻雜物植入至第一層部分134P*中。植入的金屬摻雜物可誘導偶極層130P的形成。驅入退火製程可包含在約600℃至約800℃的溫度和約1托耳至約50托耳的壓力下，對第19A至19B圖的結構退火約0.1秒至約30秒。在一些實施例中，驅入退火製程可包含兩個退火製程：(i)在約600℃至約800℃的溫度和約1托耳至約50托耳的壓力下之約2秒至約60秒的浸泡退火製程、及(ii)在約700℃至約800℃的溫度下之約0.1秒至約2秒的尖峰退火製程。
根據一些實施例，第27圖顯示了當第一層部分134P*包含HfO2、第一摻雜物源層1848包含ZnO、第二摻雜物源層1850包含Ga2O3且IO層128P包含SiO2時，在驅入退火製程之前沿第19A圖的線D-D的Hf、Zn、Ga、O2和Si濃度輪廓138、139、140、142和144。第28圖顯示了驅入退火製程之後沿第19A圖的線D-D的Hf、Zn、Ga、O2和Si濃度輪廓138、139、140、142和144。在驅入退火製程之前，Zn和Ga原子的峰值濃度在第一和第二摻雜物源層1848和1850的相應區域內，如第27圖中所示。在驅入退火製程之後，Zn和Ga原子的峰值濃度移動至第一HK閘極介電層135P的區域，如第28圖所示，因此顯示在第一HK閘極介電層135P中注入了Zn和Ga摻雜物。第一HK閘極介電層135P中的Zn原子的峰值濃度比第一HK閘極介電層135P中的Ga原子的峰值濃度更高且更接近界面135P-128P。可藉由(i)使用具有比第二摻雜物源層1850中的Ga原子濃度更高的Zn 原子濃度的第一摻雜物源層1848和(ii)比第二摻雜物源層1850更靠近第一層部分134P*來沉積第一摻雜物源層1848，以實現低於約50mV(例如，約30mV或20mV)的閾值電壓，來實現Zn和Ga原子的峰值濃度之間的這種差異。
第一和第二摻雜物源層1848-1850的沉積可包含沉積具有大於第一HK閘極介電層135P中的金屬或半導體(例如，Hf、Zr或Ti)的電負值的電負值的金屬(例如，Zn、Nb、Mo、W、Ta、Ga、Al或In)的氧化物層。此外，氧化物層(例如ZnO、NbO2、MoO2、WO3或Ta2O5、Ga2O3、Al2O3或In2O3)可具有大於在第一HK柵極介電層135P中的氧化物材料(例如，HfO2、ZrO2或TiO2)的氧面密度的氧面密度。第一和第二摻雜物源層1848-1850的沉積可包含沉積彼此不同的氧化物層。在一些實施例中，可不沉積第二摻雜劑源層1850，以用相同的金屬摻雜物來摻雜第一HK閘極介電層。在一些實施例中，氮化物覆蓋層(未示出)可沉積於第二摻雜物源層1850上或在沒有第二摻雜物源層1850的情況下，沉積於第一摻雜劑源層1848上，以保護下面的層免於在驅入退火製程的期間受熱降解。
參考第16圖，在操作1630中，對第一HK閘極介電層的第二層部分選擇性執行摻雜製程。例如，如參考第21A至23B圖所述，對第二層部分134N*選擇性地執行摻雜製程。選擇性摻雜製程可包含下述的順序操作：(i)沉積摻雜物源層946於第20A至20B圖的結構上，來形成第21A至21B的結構，(ii)藉由對第21A至21B圖的結構使用光微影圖案化製程，來選擇性移除第一HK閘極介電層135P上的摻雜物源層946的部分，以形成第22A至22B的結構，(iii)對第22A至22B圖的結構執行驅入退火製程，以形成摻雜的第一HK閘極介電層134N和偶極層130N，如第23B圖中所示，及(iv)從第22B圖的結構中移除摻雜物源層946。摻雜源層946的沉積和驅入退火製程類似於操作230中描述的那些。
參考第16圖，在操作1635中，形成在第一HK閘極介電層之摻雜的第一和第二層部分上具有第一層部分和第二層部分的第二HK閘極介電層。例如，如第23A至23B圖中所示，形成在第一HK閘極介電層135P上具有第一層部分136P(亦稱為「第二HK閘極介電層136P」)和在第一HK閘極介電層134N上中具有第二層部分136N(亦稱為「第二HK閘極介電層136N」)的第二HK閘極介電層。可在類似於操作235中描述的操作中形成第二HK閘極介電層136P-136N。
參考第16圖，在操作1640中，在第二HK閘極介電層的第一層部分上選擇性地形成pWFM層，且在第二HK閘極介電層的第二層部分上選擇性地形成nWFM層。例如，如第24A至24B圖中所示，在第二HK閘極介電層136P上選擇性形成pWFM層124P且在第二HK閘極介電層136N上選擇性形成nWFM層124N。pWFM 124P和nWFM層124N的選擇性形成可以在圖1和2的結構上進行。對第23A至23B圖的結構使用光微影圖案化製程，來形成第24A至24B的結構。
參考第16圖，在操作1645中，在pWFM層和nWFM層上形成閘極金屬填充層。例如，如參考第25A至26B圖所述，在pWFM層124P和nWFM層124N上分別形成閘極金屬填充層126P和126N。閘極金屬填充層126P-126N的形成類似於操作245中描述的。
本揭露實施例提供了具有彼此不同的超低閾值電壓(例如，約20mV至約100mV)的FET(例如，PFET 102P和NFET 102N)的範例性多Vt裝置，且提供了在相同的基底上形成此種FET的範例性方法。範例性方法在相同的基底上形成相似厚度但具有超低和/或不同閾值電壓的WFM層(例如，pWFM層124P和nWFM層124N)的NFET和PFET。與在相同基底上形成具有類似尺寸和閾值電壓的FET的其他方法相比，這些範例性方法在製造具有較低和/或不同的閾值電壓 的可靠FET閘極結構上更具成本效益(例如，成本降低約20%至約30%)和時間效率更高(例如，時間減少約15%至約20%)。此外，與形成具有類似閾值電壓的FET的其他方法相比，這些範例性方法可形成尺寸更小的FET閘極結構(例如，更薄的閘極推疊)。
在一些實施例中，具有不同閘極結構配置(例如，閘極結構112P-112N)但具有相似WFM層厚度的NFET和PFET可選擇性地形成於相同基底上，以實現超低和/或不同的閾值電壓。不同的閘極結構可具有摻雜有不同金屬摻雜物的HK閘極介電層(例如，HK閘極介電層135P和134N)。不同的金屬摻雜劑可在HK閘極介電層和IO層之間的界面處的偶極層(例如偶極層130P-130N)中誘導出不同極性和/或濃度的偶極。不同極性和/或濃度的偶極導致閘極結構具有不同的EWF值和閾值電壓。在一些實施例中，HK閘極介電層可摻雜有兩種不同材料的摻雜物，以誘導出提供更強的電場和更低的閾值電壓之不同材料的偶極。因此，控制HK閘極介電層中的摻雜物材料和/或濃度可調整NFET和PFET閘極結構的EWF值，因此可在不改變WFM層厚度的情況下調整NFET和PFET的閾值電壓。在一些實施例中，不是摻雜的HK閘極介電層，PFET閘極結構可包含插入在HK閘極介電質和IO層之間的雙金屬氧化物層(例如，第一和第二金屬氧化物層132P-133P)，以在HK閘極介電層和IO層之間誘導出不同材料的偶極。
在一些實施例中，一種方法包含在基底上形成鰭結構、在鰭結構上形成閘極開口、在鰭結構上形成界面氧化物層、在界面氧化物層上形成第一介電層、在界面氧化物層和第一介電層之間形成偶極層、在第一介電層上形成第二介電層、在第二介電層上形成功函數金屬(WFM)層、以及在WFM層上形成閘極金屬填充層。偶極層包含彼此不同的第一和第二金屬的離子。第一和第二 金屬的電負值大於第一介電層的金屬或半導體的電負值。
在另一些實施例中，形成偶極層的步驟包含：在界面氧化物層上形成第一金屬氧化物層；以及在第一金屬氧化物層上形成第二金屬氧化物層，其中第二金屬氧化物層與第一金屬氧化物層不同。
在另一些實施例中，形成第一或第二金屬氧化物層的步驟包含沉積與第二介電層的金屬不同的金屬的氧化物。
在另一些實施例中，形成第一或第二金屬氧化物層的步驟包含沉積鋅、鈮、鉬、鎢、鉭、鎵、鋁或銦的氧化物。
在另一些實施例中，形成第一金屬氧化層的步驟包含沉積鋅、鈮、鉬、鎢或鉭的氧化物，且形成第二金屬氧化物層的步驟包沉積鎵、鋁或銦的氧化物。
在另一些實施例中，形成偶極層的步驟包含沉積第一金屬氧化物層和第二金屬氧化物層於界面氧化物層上，且其中第一和第二金屬氧化物層的氧面密度皆大於第一介電層的氧面密度。
在另一些實施例中，形成偶極層的步驟包含形成第一偶極和第二偶極，第一偶極和第二偶極具有彼此不同的第一濃度和第二濃度。
在另一些實施例中，形成偶極層的步驟包含：沉積具有第一厚度的第一金屬氧化物層，沉積具有小於第一厚度的第二厚度的第二金屬氧化物層，且其中第一和第二金屬氧化物層具有彼此不同的金屬。
在一些實施例中，一種方法包含在基底上形成第一和第二鰭結構、分別在第一和第二鰭結構上形成第一和第二閘極開口、形成具有第一層部分和第二層部分分別形成在第一和第二閘極開口中的第一介電層、用彼此不同 的第一和第二摻雜物選擇性地摻雜第一層部分、用不同於第一和第二摻雜物的第三摻雜物選擇性地摻雜第二層部分、形成具有第一和第二層部分在第一介電層的第一和第二層部分上的第二介電層、及在第二介電層的第一和第二層部分上分別形成第一閘極金屬填充層和第二閘極金屬填充層。第一和第二摻雜物的電負值大於第一介電層的金屬或半導體的電負值。第三摻雜物的電負值小於第一介電層的金屬或半導體的電負值。
在另一些實施例中，用第一和第二摻雜物，來選擇性摻雜第一層部分的步驟包含：在第一介電層的第一和第二層部分上形成第一摻雜物源層和第二摻雜物源層；移除第一和第二摻雜物源層在第一介電層的第二層部分上的部分；以及執行退火製程。
在另一些實施例中，形成第一或第二摻雜物源層的步驟包含沉積具有大於第一介電層的氧化物材料的氧面密度的氧面密度的氧化物材料。
在另一些實施例中，形成第一或第二摻雜物源層的步驟包含沉積鋅、鈮、鉬、鎢、鉭、鎵、鋁或銦的氧化物。
在另一些實施例中，形成第一摻雜物源層的步驟包含沉積鋅、鈮、鉬、鎢或鉭的氧化物，且其中形成第二摻雜物源層的步驟包含沉積鎵、鋁或銦的氧化物。
在另一些實施例中，形成第一摻雜物源層的步驟包含沉積具有第一厚度的第一金屬氧化物層，其中形成第二摻雜物源層的步驟包含沉積具有小於第一厚度的第二厚度的第二金屬氧化物層，且其中第一和第二金屬氧化物層具有彼此不同的金屬。
在另一些實施例中，用第三摻雜物來選擇性摻雜第二層部分的步 驟包含：在第一介電層的第一和第二層部分上形成稀土金屬氧化物層；移除在第一介電層的第一層部分上的稀土金屬氧化物層的部分；以及執行退火製程。
在另一些實施例中，形成稀土金屬氧化物層的步驟包含沉積具有小於第一介電層的氧化物材料的氧面密度的氧面密度的氧化物材料。
在一些實施例中，半導體裝置包含基底、設置在基底上的鰭結構、設置在鰭結構上的半導體氧化物層、設置在半導體氧化物層上的第一金屬氧化物層、設置在第一金屬氧化物層上的第二金屬氧化物層、設置在第二金屬氧化物層上的第一介電層、設置在第一介電層上的第二介電層、設置在第二介電層上的功函數金屬(WFM)層、及設置在WFM層上的閘極金屬填充層。第二金屬氧化物層不同於第一金屬氧化物層。第一和第二金屬氧化物層的金屬具有大於第一介電層的金屬或半導體的電負值的電負值。
在另一些實施例中，半導體裝置更包含偶極層設置於在第一金屬氧化物層和半導體氧化物層之間的界面層。
在另一些實施例中，偶極層包含第一和第二金屬氧化物層的金屬原子和半導體氧化物層的氧原子。
在另一些實施例中，第一和第二金屬氧化物層的氧面密度皆大於第一介電層的氧面密度。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離 本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
102P:p型場效電晶體
104:基底
106P:鰭結構
110P:S/D區
112P:閘極結構
114:閘極間隔物
117:蝕刻停止層
118:層間介電層
122P:閘極氧化物結構
124P:p型功函數金屬層
126P:閘極金屬填充層
128P:IO層
130P:偶極層
132P:第一金屬氧化物層
133P:第二金屬氧化物層
134P:第一高介電係數閘極介電層
136P:第二高介電係數閘極介電層

Claims (15)

  1. 一種半導體裝置的製造方法，包括：在一基底上形成一鰭結構；在該鰭結構上形成一閘極開口；在該鰭結構上形成一界面氧化物層；在該界面氧化物層上形成一第一介電層；在該界面氧化物層和該第一介電層之間形成一偶極層，其中該偶極層包括彼此不同的一第一金屬和一第二金屬的離子，且其中該第一金屬和該第二金屬皆具有大於該第一介電層的一金屬或一半導體的一電負值的電負值；在該第一介電層上形成一第二介電層；在該第二介電層上形成一功函數金屬層；以及在該功函數金屬層上形成一閘極金屬填充層。
  2. 如請求項1之半導體裝置的製造方法，其中形成該偶極層包括：在該界面氧化物層上形成一第一金屬氧化物層；及在該第一金屬氧化物層上形成一第二金屬氧化物層，其中該第二金屬氧化物層與該第一金屬氧化物層不同。
  3. 如請求項2之半導體裝置的製造方法，其中形成該第一金屬氧化物層或該第二金屬氧化物層包括沉積一金屬的氧化物，該金屬與該第二介電層的金屬不同。
  4. 如請求項2之半導體裝置的製造方法，其中形成該第一金屬氧化物層包括沉積鋅、鈮、鉬、鎢、鉭、鎵、鋁或銦的氧化物。
  5. 如請求項2之半導體裝置的製造方法，其中形成該第一金屬氧化 物層包括沉積鋅、鈮、鉬、鎢或鉭的氧化物，且其中形成該第二金屬氧化物層包沉積鎵、鋁或銦的氧化物。
  6. 如請求項1之半導體裝置的製造方法，其中形成該偶極層包括形成一第一偶極和一第二偶極，該第一偶極和該第二偶極具有彼此不同的一第一濃度和一第二濃度。
  7. 如請求項1之半導體裝置的製造方法，其中形成該偶極層包括：沉積一第一金屬氧化物層，該第一金屬氧化物層具有一第一厚度；及沉積一第二金屬氧化物層，該第二金屬氧化物層具有小於該第一厚度的一第二金屬氧化物層，其中該第一金屬氧化物層和該第二金屬氧化物層具有彼此不同的金屬。
  8. 一種半導體裝置的製造方法，包括：在一基底上形成一第一鰭結構和一第二鰭結構；分別在該第一鰭結構和該第二鰭結構上形成一第一閘極開口和一第二閘極開口；形成具有一第一層部分和一第二層部分的一第一介電層，該第一層部分和該第二層部分分別形成在該第一閘極開口和該第二閘極開口中；用彼此不同的第一摻雜物和第二摻雜物選擇性地摻雜該第一層部分，其中該些第一摻雜物和該些第二摻雜物的電負值大於該第一介電層的一金屬或一半導體的電負值；用不同於該些第一摻雜物和該些第二摻雜物的第三摻雜物選擇性地摻雜該第二層部分，其中該些第三摻雜物的電負值小於該第一介電層的該金屬或該半導體的電負值； 形成具有一第一層部分和一第二層部分的一第二介電層，該第二介電層的該第一層部分和該第二層部分在該第一介電層的該第一層部分和該第二層部分上；以及在該第二介電層的該第一層部分和該第二層部分上分別形成一第一閘極金屬填充層和一第二閘極金屬填充層。
  9. 如請求項8之半導體裝置的製造方法，其中用該些第一摻雜物和該些第二摻雜物選擇性摻雜該第一層部分包括：在該第一介電層的該第一層部分和該第二層部分上形成一第一摻雜物源層和一第二摻雜物源層；移除該第一摻雜物源層和該第二摻雜物源層在該第一介電層的該第二層部分上的部分；及執行一退火製程。
  10. 如請求項9之半導體裝置的製造方法，其中形成該第一摻雜物源層或該第二摻雜物源層包括沉積一氧化物材料，該氧化物材料的氧面密度大於該第一介電層的氧化物材料的氧面密度。
  11. 如請求項9之半導體裝置的製造方法，其中形成該第一摻雜物源層包括沉積具有一第一厚度的一第一金屬氧化物層，其中形成該第二摻雜物源層包括沉積具有小於該第一厚度的一第二厚度的一第二金屬氧化物層，且其中該第一金屬氧化物層和該第二金屬氧化物層具有彼此不同的金屬。
  12. 如請求項8之半導體裝置的製造方法，其中用該些第三摻雜物選擇性摻雜該第二層部分包括：在該第一介電層的該第一層部分和該第二層部分上形成一稀土金屬氧化物 層；移除該稀土金屬氧化物層在該第一介電層的該第一層部分上的部分；及執行一退火製程；其中形成稀土金屬氧化物層包括沉積一氧化物材料，該氧化物材料的氧面密度小於該第一介電層的氧化物材料的氧面密度。
  13. 一種半導體裝置，包括：一基底；一鰭結構，設置在該基底上；一半導體氧化物層，設置在該鰭結構上；一第一金屬氧化物層，設置在該半導體氧化物層上；一第二金屬氧化物層，設置在該第一金屬氧化物層上，其中該第二金屬氧化物層不同於該第一金屬氧化物層；一第一介電層，設置在該第二金屬氧化物層上，其中該第一金屬氧化物層和該第二金屬氧化物層的金屬的電負值大於該第一介電層的一金屬或一半導體的電負值；一第二介電層，設置在該第一介電層上；一功函數金屬層，設置在該第二介電層上；以及一閘極金屬填充層，設置在該功函數金屬層上。
  14. 如請求項13之半導體裝置，更包括：一偶極層，設置於在該第一金屬氧化物層和該半導體氧化物層之間的一界面層，其中該偶極層包括該第一金屬氧化物層和該第二金屬氧化物層的金屬原子 及該半導體氧化物層的氧原子。
  15. 如請求項13之半導體裝置，該第一金屬氧化物層和該第二金屬氧化物層的氧面密度皆大於該第一介電層的氧面密度。
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