DE102020105617A1 - Eingebettetes ferroelektrisches finfet-speicherbauelement - Google Patents

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Abstract

Verschiedene Ausführungsformen dieser Offenbarung beziehen sich auf ein ferroelektrisches Speicherbauelement. Das ferroelektrische Speicherbauelement enthält ein Paar Source-/Drain-Regionen, die in einem Substrat angeordnet sind. Ein Gate-Dielektrikum ist über dem Substrat und zwischen den Source-/Drain-Regionen angeordnet. Auf dem Gate-Dielektrikum ist eine Gate-Elektrode angeordnet. Eine Polarisationsschalt-Struktur ist auf der Gate-Elektrode angeordnet. Über dem Substrat und entlang entgegengesetzter Seitenwände der Gate-Elektrode und der Polarisationsschalt-Struktur ist ein Paar Seitenwand-Abstandshalter angeordnet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Viele moderne elektronische Bauelemente enthalten nicht flüchtige Speicher. Ein nicht flüchtiger Speicher ist ein elektronischer Speicher, der zum Speichern von Daten bei fehlender Stromversorgung geeignet ist. Ein vielversprechender Kandidat für einen nicht flüchtigen Speicher der nächsten Generation ist ein ferroelektrischer Feldeffekttransistor (FeFET), der in einigen Fällen ebenfalls als negativer Kapazitäts -Feldeffekttransistor (NFET) bezeichnet ist. Ein FeFET weist eine relativ einfache Struktur auf und ist mit komplementären logischen Metall-Oxid-Halbleiter-Fertigungsprozessen (logischen CMOS-Fertigungsprozessen) kompatibel.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 stellt eine schematische Ansicht einiger Ausführungsformen eines ferroelektrischen FinFET-Speicherbauelements dar.
    • 2 stellt eine Querschnittsansicht einiger Ausführungsformen des ferroelektrischen FinFET-Speicherbauelements dar.
    • 3 stellt eine Querschnittsansicht einiger Ausführungsformen des ferroelektrischen FinFET-Speicherbauelements der 1 entlang einer Y-Richtung dar.
    • Die 4-10 stellen eine Querschnittsansicht einiger Ausführungsformen eines FeFET-Stapels dar.
    • 11 stellt eine schematische Ansicht einiger Ausführungsformen eines ferroelektrischen FinFET-Speicherbauelements dar.
    • 12A stellt eine Querschnittsansicht einiger Ausführungsformen einer integrierten Schaltung dar, umfassend ein logisches Bauelement und ein ferroelektrisches FinFET-Speicherbauelement entlang einer X-Richtung.
    • 12B stellt eine Querschnittsansicht einiger Ausführungsformen einer integrierten Schaltung dar, umfassend ein logisches Bauelement und ein ferroelektrisches FinFET-Speicherbauelement entlang einer Y-Richtung.
    • 12C stellt eine Draufsicht einiger Ausführungsformen einer integrierten Schaltung, umfassend ein logisches Bauelement und ein ferroelektrisches FinFET-Speicherbauelement dar.
    • 12D stellt eine Draufsicht einiger zusätzlicher Ausführungsformen einer integrierten Schaltung, umfassend ein logisches Bauelement und ein ferroelektrisches FinFET-Speicherbauelement dar.
    • Die 13-21 stellen eine Serie von Querschnittsansichten einiger Ausführungsformen zum Bilden eines ferroelektrischen FinFET-Speicherbauelements dar.
    • 22 stellt ein Fließdiagramm einiger Ausführungsformen eines Verfahrens zum Formen eines ferroelektrischen FinFET-Speicherbauelements dar.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachfolgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstandes bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachstehend zur Vereinfachung dieser Offenbarung beschrieben. Diese sind selbstverständlich lediglich Beispiele und sollen nicht einschränkend gelten. Z. B. kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann ebenfalls Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal derart gebildet sein können, dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können. Zusätzlich dazu kann diese Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen.
  • Weiterhin können raumbezügliche Begriffe, wie z. B. „unterhalb“, „unten“, „unterer“, „oberhalb“, „oberer“ und dergleichen, die hierin zur Vereinfachung der Beschreibung verwendet sind, zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) gemäß Darstellung in den Figuren verwendet sein. Die raumbezüglichen Begriffe sind dazu bestimmt, unterschiedliche Ausrichtungen des Bauelements bei der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung zu umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten raumbezüglichen Deskriptoren können auf ähnliche Weise dementsprechend interpretiert sein.
  • Manche ferroelektrische Speicher (z. B. ferroelektrische Feldeffekttransistoren (FeFET)) umfassen eine ferroelektrische Speicherzelle. Die ferroelektrische Speicherzelle umfasst eine ferroelektrische Struktur, die zwischen einer ersten Elektrode und einer zweiten Elektrode angeordnet ist. Die ferroelektrische Struktur kann in eine Back-End-of-Line-Struktur (BEOL-Struktur) zwischen Metallleitungen oder in eine Gate-Struktur zwischen einer Gate-Elektrode und einem Substrat integriert sein. Die ferroelektrische Struktur ist ausgestaltet, um zwischen Polarisationszuständen zum Speichern von Daten (z. B. binäres „0“ und „1“) zu schalten. Der ferroelektrische Speicher ist häufig auf einem integrierten Chip (IC) angeordnet, umfassend andere Typen von Halbleiterbauelementen (z. B. Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), bipolaren Flächentransistoren (BJTs), Transistoren mit hoher Elektronenmobilität (HEMTs), usw.).
  • Eine Schwierigkeit bei dem obigen ferroelektrischen Speicher sind die Fertigungsbedingungen und die Größenbeschränkungen. Der Herstellungsprozess der in das BEOL integrierten ferroelektrischen Struktur ist durch die Härtungstemperatur und kritischen Abmessungen eingeschränkt. Die Abmessung der ferroelektrischen Struktur, die unter der Gate-Elektrode gebildet ist, ist eingeschränkt, um gleich dem Gate-Elektrodenbereich zu sein. Der Bereich der ferroelektrischen Struktur ist für die Eigenschaft des ferroelektrischen Speicherbauelements sehr wichtig. Als ein Beispiel kann ein Verhältnis des ferroelektrischen Strukturbereichs zu dem Gate-Elektrodenbereich in einer Spannweite von ungefähr 1:5 bis ungefähr 1:10 liegen.
  • Angesichts der obigen Erläuterungen bezieht sich diese Offenbarung auf ein ferroelektrisches Bauelement mit einer flexibleren Polarisationsschalt-Struktur. In einigen Ausführungsformen ist die Polarisationsschalt-Struktur auf einer Gate-Elektrode des Speicherbauelements angeordnet. Die Gate-Elektrode kann von der Oberseite eines Seitenwand-Abstandshalters derart ausgespart sein, dass die Polarisationsschalt-Struktur innerhalb eines oberen Abschnitts einer Gate-Öffnung gebildet sein kann, die von dem Seitenwand-Abstandshalter umgeben ist. In einigen Ausführungsformen ist eine selbstausrichtende Kontaktmaske (SAC-Maske) auf der Gate-Elektrode angeordnet, um ein Kontaktlanden bereitzustellen, das deutlich näher an der Gate-Elektrode und sogar auf der Oberseite der Gate-Elektrode ist. Die Polarisationsschalt-Struktur kann durch die SAC-Maske angeordnet sein. Durch Anordnen der Polarisationsschalt-Struktur auf der Gate-Elektrode oder die die in der SAC-Maske angeordnet ist, kann eine kleinere Pad-Größe im Vergleich zu der Polarisationsschalt-Struktur in der BEOL-Struktur realisiert sein. Auch kann ein flexibleres Bereichsverhältnis-Abstimmen im Vergleich zum Anordnen der Polarisationsschalt-Struktur unter der Gate-Elektrode mit der ausgerichteten Seitenwand und denselben seitlichen Abmessungen erreicht werden. Zusätzlich kann der Middle-End-of-Line-Prozess (MEOL-Prozess) oder der Prozess des Bildens der Gate-Elektrode oder der SAC-Maske höheren Härtungstemperaturen derart standhalten, dass die Qualität der ferroelektrischen Struktur besser gesteuert ist.
  • 1 stellt eine schematische Ansicht einiger Ausführungsformen eines ferroelektrischen FinFET-Speicherbauelements 100 dar. Das ferroelektrische FinFET-Speicherbauelement 100 kann als ein ferroelektrischer Feldeffekttransistor (FeFET) bezeichnet sein. Wie in 1 gezeigt, kann ein Substrat 102 einen oberen Abschnitt umfassen, der mehrere Finnenstrukturen 104 enthält, die von einem planaren unteren Abschnitt aufsteigen. Das Substrat 102 kann jeden Typ eines Halbleiterkörpers umfassen (z. B. monokristallines Silizium/CMOS-Masse, Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), usw.). Eine dielektrische Isolationsschicht 107 kann auf dem planaren unteren Abschnitt des Substrats 102 angeordnet sein, die eine Isolationsfunktion für das Substrat 102 bereitstellt. Die dielektrische Isolationsschicht 107 kann Siliziumdioxid oder andere passende dielektrische Materialien umfassen.
  • Die Finnenstrukturen 104 umfassen jeweils ein Paar Source-/Drain-Regionen (siehe 2, 106a/106b) auf entgegengesetzten Seiten eines Speicherbauelement-Gatestapels 120. Die Source-/Drain-Regionen sind dotierte Regionen, die einen Dotierungstyp (z. B. n-Typ oder p-Typ) entgegengesetzt zu den anliegenden Regionen des Substrats 102 aufweisen oder die anliegenden Regionen des Substrats 102 können intrinsisch sein. Der Speicherbauelement-Gatestapel 120 überspannt die mehreren Finnenstrukturen, die das Paar Source-/Drain-Regionen trennen. In einigen Ausführungsformen kann der Speicherbauelement-Gatestapel 120 eine dielektrische Grenzflächenschicht 105, ein Gate-Dielektrikum 108 und eine Gate-Elektrode 118 umfassen, die in einer Sequenz angeordnet sind, die eine erste Seitenwand, eine obere Oberfläche und eine zweite Seitenwand der jeweiligen Finnenstrukturen 104 umfassen. Die Gate-Elektrode 118 kann eine planare obere Oberfläche aufweisen. In einigen Ausführungsformen kann eine erste selbstausrichtende Kontaktmaske (SAC-Kontaktmaske) 126 auf der Gate-Elektrode 118 angeordnet sein. Ein Paar Seitenwand-Abstandshalter ist auf der dielektrischen Isolationsschicht 107 und entlang Seitenwänden des Speicherbauelement-Gatestapels 120 und der ersten SAC-Maske 126 angeordnet.
  • In einigen Ausführungsformen kann eine Polarisationsschalt-Struktur 110 durch die erste SAC-Maske 126 angeordnet sein, die auf die Gate-Elektrode 118 reicht. Die Polarisationsschalt-Struktur 110 kann eine obere Oberfläche aufweisen, die koplanar zu der der ersten SAC-Maske 126 ist. In einigen Ausführungsformen umfasst die Polarisationsschalt-Struktur 110 eine ferroelektrische Struktur 114, die zwischen einer ersten leitenden Struktur 112 und einer zweiten leitenden Struktur 116 angeordnet ist. In einigen Ausführungsformen kann die erste leitende Struktur 112 z. B. ein Metall (z. B. Aluminium (AI), Titan (Ti), Tantal (Ta), Gold (Au), Platin (Pt), Wolfram (W), Nickel (Ni), Iridium (Ir), usw.), ein Metallnitrid (z. B. Titannitrid (TiN), Tantalnitrid (TaN), usw.), ein Metalloxid (z. B. Iridiumoxid (Ir02)), dotiertes Polysilikon (z. B. n-/p-Polysilikon) oder dergleichen umfassen. In weiteren Ausführungsformen kann die ferroelektrische Struktur 114 eine oder mehrere Schichten, z. B. ein Metalloxid (z. B. Hafniumoxid (HfXOY)), ein Bauteil-Metalloxid (z. B. Hafnium-Silizium-Oxid (HfXSiYOZ), Hafnium-Aluminium-Oxid (HfXAlYOZ), Hafnium-Gadolinium-Oxid (HfXGdYOZ), Hafnium-Zirconium-Oxid (HfXZrYOZ), Hafnium-Lanthan-Oxid (HfXLaYOZ), Hafnium-Strontium-Oxid (HfXSrYOZ), Hafnium-Yttrium-Oxid (HfXYYOZ), Strontiumtitanat (STO), usw.), ein Metalloxynitrid (z. B. Hafniumoxynitrid (HfXOYNZ)) oder dergleichen umfassen. In noch anderen Ausführungsformen kann die zweite leitende Struktur 116 z. B. ein Metall (z. B. Al, Ti, Ta, Au, Pt, W, Ni, Ir, usw.), ein Metallnitrid (z. B. TiN, TaN, usw.), ein Metalloxid (z. B. IrO2), dotiertes Polysilikon (z. B. n-/p-Polysilikon) oder dergleichen umfassen.
  • Die Polarisationsschalt-Struktur 110 ist zum Speichern eines Datenbits ausgestaltet. Z. B. kann die Polarisationsschalt-Struktur 110 zwischen einem ersten Polarisationsstatus (z. B. negativer restlicher (-PR)-Polarisationsstatus), der einem binären Wert von „1“ entspricht, und einem zweiten Polarisationsstatus (z. B. positiver restlicher (+PE)-Polarisationsstatus), der einem binären Wert von „0“ oder umgekehrt entspricht, schalten. In einigen Ausführungsformen ist ein positiver Spannungsimpuls auf die Gate-Elektrode 118 angewendet, um den ersten Polarisationsstatus zu schalten, und ein negativer Spannungsimpuls ist auf die Gate-Elektrode 118 angewendet, um den zweiten Polarisationsstatus zu schalten oder umgekehrt.
  • 2 stellt eine Querschnittsansicht einiger Ausführungsformen eines ferroelektrischen FinFET-Speicherbauelements dar. In einigen Ausführungsformen kann 2 eine Querschnittsansicht einiger Ausführungsformen des ferroelektrischen FinFET-Speicherbauelements 100 der 1 entlang der X-Richtung darstellen. Ähnlich wie oben besprochen, ist ein Paar Source-/Drain-Regionen 106a-b in dem Substrat 102 angeordnet und beabstandet. Das Paar Source-/-Drain-Regionen 106a-b kann jeweils innerhalb mehrerer Finnenstrukturen 104 als ein oberer Abschnitt des Substrats 102 angeordnet sein. Ein Speicherbauelement-Gatestapel 120 ist über dem Substrat 102 und zwischen den Source-/Drain-Regionen 106a-b angeordnet. Der Speicherbauelement-Gate-Stapel 120 kann eine dielektrische Grenzflächenschicht 105, ein Gate-Dielektrikum 108 und eine Gate-Elektrode 118 umfassen, die auf dem Substrat 102 angeordnet sind. Eine Polarisationsschalt-Struktur 110 ist auf der Gate-Elektrode 118 angeordnet. In einigen Ausführungsformen umfasst die Polarisationsschalt-Struktur 110 eine ferroelektrische Struktur 114, die zwischen einer ersten leitenden Struktur 112 und einer zweiten leitenden Struktur 116 angeordnet ist. Ein Paar Seitenwand-Abstandshalter 502 ist auf entgegengesetzten Seiten des Speicherbauelement-Gatestapels 120 und der Polarisationsschalt-Struktur 110 angeordnet.
  • Eine Zwischenschicht-Dielektrikumstruktur (ILD-Struktur) 122 ist über dem Substrat 102 und der Polarisationsschalt-Struktur 110 angeordnet. Die ILD-Struktur 122 kann eine oder mehrere gestapelte ILD-Schicht(en) umfassen, die jeweils ein Niedrig-k-Dielektrikum (z. B. ein dielektrisches Material mit einer dielektrischen Konstante von weniger als ungefähr 3,9), ein Oxid (z. B. Si02) oder dergleichen umfassen kann. In der ILD-Struktur 122 sind mehrere leitende Kontakte 124 angeordnet. Die leitenden Kontakte 124 erstrecken sich durch die ILD-Struktur 122 zum Kontaktieren jeweils der Source-/Drain-Regionen 106a-b und der Polarisationsschalt-Struktur 110.
  • 3 stellt eine Querschnittsansicht einiger Ausführungsformen eines ferroelektrischen FinFET-Speicherbauelements dar. In einigen Ausführungsformen kann 3 eine Querschnittsansicht einiger Ausführungsformen des ferroelektrischen FinFET-Speicherbauelements 100 der 1 entlang der Y-Richtung darstellen. Wie in 3 gezeigt, kann ein Substrat 102 einen oberen Abschnitt aufweisen, der mehrere Finnenstrukturen 104 enthält, die von einem planaren unteren Abschnitt aufsteigen. Eine dielektrische Isolationsschicht 107 kann auf dem planaren unteren Abschnitt des Substrats 102 und zwischen den mehreren Finnenstrukturen 104 angeordnet sein. Die dielektrische Isolationsschicht 107 kann eine obere Oberfläche aufweisen, die niedriger ist als die der mehreren Finnenstrukturen 104. Die dielektrische Isolationsschicht 107 kann Siliziumdioxid oder andere passende dielektrische Materialien umfassen. Auf der dielektrischen Isolationsschicht 107 ist ein Speicherbauelement-Gatestapel 120 angeordnet und überspannt die mehreren Finnenstrukturen 104. Der Speicherbauelement-Gatestapel 120 kann eine dielektrische Grenzflächenschicht 105, die die mehreren Finnenstrukturen 104 kontaktiert, ein Gate-Dielektrikum 108, das auf der dielektrischen Grenzflächenschicht 105 angeordnet ist, und eine Gate-Elektrode 118, die auf dem Gate-Dielektrikum 108 angeordnet ist, umfassen. Die Gate-Elektrode 118 kann eine planare obere Oberfläche aufweisen. Eine Polarisationsschalt-Struktur 110 ist auf der Gate-Elektrode 118 angeordnet. In einigen Ausführungsformen umfasst die Polarisationsschalt-Struktur 110 eine ferroelektrische Struktur 114, die zwischen einer ersten leitenden Struktur 112 und einer zweiten leitenden Struktur 116 angeordnet ist. In einigen Ausführungsformen kann eine erste selbstausrichtende Kontaktmaske (SAC-Kontaktmaske) 126 auf der Gate-Elektrode 118 angeordnet sein. Und die Polarisationsschalt-Struktur 110 kann durch die erste SAC-Maske 126 angeordnet sein, die auf die Gate-Elektrode 118 reicht. Die Polarisationsschalt-Struktur 110 kann eine obere Oberfläche aufweisen, die koplanar zu der der ersten SAC-Maske 126 ist. Über der Polarisationsschalt-Struktur 110 und der ersten SAC-Maske 126 ist eine Zwischenschicht-Dielektrikumstruktur (ILD-Struktur) 122 angeordnet. Ein leitender Kontakt 124 erstreckt sich durch die ILD-Struktur 122 zum Kontaktieren der Polarisationsschalt-Struktur 110.
  • Die 4-10 stellen Querschnittsansichten einiger Ausführungsformen eines FeFET-Stapels 130 dar. Wie in 4 gezeigt, kann der FeFET-Stapel 130 eine erste leitende Struktur 112, die auf einem Speicherbauteil-Gatestapel 120 angeordnet ist, eine ferroelektrische Struktur 114, die auf der ersten leitenden Struktur 112 angeordnet ist, und eine zweite leitende Struktur 116, die auf der ferroelektrischen Struktur 114 angeordnet ist, umfassen. In einigen Ausführungsformen können Seitenwände des Speicherbauelement-Gatestapels 120, Seitenwände der ersten leitenden Struktur 112, Seitenwände der ferroelektrischen Struktur 114, Seitenwände der zweiten leitenden Struktur 116 im Wesentlichen in einer vertikalen Richtung ausgerichtet sein. In solchen Ausführungsformen können ein seitlicher Bereich (z. B. Länge (über die Seite der 4) mal Breite (in/aus der Seite der 4)) des Speicherbauelement-Gatestapels 120, ein Bereich der ersten leitenden Struktur 112, ein Bereich der ferroelektrischen Struktur 114, ein Bereich der zweiten leitenden Struktur 116 im Wesentlichen dieselben sein. Wie in 5 gezeigt, kann die ferroelektrische Struktur 114 in anderen Ausführungsformen eine U-Form aufweisen und die Seitenwände der zweiten leitenden Struktur 116 können zwischen den Seitenwänden der ferroelektrischen Struktur 114 angeordnet sein. In solchen Ausführungsformen kann die ferroelektrische Struktur 114 eine obere Oberfläche aufweisen, die koplanar zu der zweiten leitenden Struktur 116 ist. Wie in 6 gezeigt, kann die erste leitende Struktur 112 in weiteren zusätzlichen Ausführungsformen eine U-Form aufweisen, die Seitenwände der ferroelektrischen Struktur 114 können zwischen den Seitenwänden der ersten leitenden Struktur 112 angeordnet sein und die Seitenwände der zweiten leitenden Struktur 116 können zwischen den Seitenwänden der ferroelektrischen Struktur 114 angeordnet sein. In solchen Ausführungsformen können die erste leitende Struktur 112 und die ferroelektrische Struktur 114 eine obere Oberfläche aufweisen, die koplanar zu der zweiten leitenden Struktur 116 ist. Wie in 7 gezeigt, kann die Polarisationsschalt-Struktur 110 eine ferroelektrische Struktur 114, die auf einem Speicherbauelement-Gatestapel 120 angeordnet ist, und eine leitende Struktur 116', die auf der ferroelektrischen Struktur 114 angeordnet ist, aufweisen. Die ferroelektrische Struktur 114 kann mit dem Bauelement-Gatestapel in direktem Kontakt sein. Eine leitende Struktur zwischen dem Speicherbauelement-Gatestapel 120 und der ferroelektrischen Struktur 114 (ähnlich der ersten leitenden Struktur 112 in 4) kann weggelassen sein. Die Gate-Elektrode 118 wirkt als untere Elektrode für die Polarisationsschalt-Struktur 110. Wie in 8 oder 10 gezeigt, kann eine zweite SAC-Maske 128 oben auf der Polarisationsschalt-Struktur 110 derart angeordnet sein, dass die Source-/Drain-Kontaktierungsflexibilität verbessert sein kann. Die zweite SAC-Maske 128 kann eine obere Oberfläche aufweisen, die koplanar zu den Seitenwand-Abstandshaltern 502 ist. In einigen Ausführungsformen kann die obere Oberfläche der zweiten SAC-Maske 128 ebenfalls mit der einer ersten SAC-Maske 126 und/oder einer ILD-Struktur 122 koplanar sein.
  • 11 zeigt eine schematische Ansicht einiger Ausführungsformen eines ferroelektrischen FinFET-Speicherbauelements 100, das einen in 10 gezeigten FeFET-Stapel 130 aufweisen kann. Wie in 9 gezeigt, kann die Polarisationsschalt-Struktur 110 in weiteren zusätzlichen Ausführungsformen eine ferroelektrische Struktur 114, die auf einem Speicherbauelement-Gatestapel 120 angeordnet ist, und eine leitende Struktur 116', die auf der ferroelektrischen Struktur 114 angeordnet ist, aufweisen. Die ferroelektrische Struktur 114 kann mit dem Bauelement-Gatestapel in direktem Kontakt sein. Die ferroelektrische Struktur 114 kann eine U-Form aufweisen. Die Seitenwände der zweiten leitenden Struktur 116 können zwischen den Seitenwänden der ferroelektrischen Struktur 114 angeordnet sein. Die ferroelektrische Struktur 114 kann eine obere Oberfläche aufweisen, die koplanar zu der der zweiten leitenden Struktur 116 ist. Für die in den 5, 6 oder in 9 gezeigten Ausführungsformen kann ein ferroelektrischer effektiver Bereich im Vergleich zu den in den 4, 7, 8 oder in 10 gezeigten Ausführungsformen verkleinert sein. Ein Verhältnis des ferroelektrischen effektiven Bereichs des MOS-Bereichs (definiert als seitliche Abmessungen der Gate-Elektrode 118) kann flexibel durch Ändern des Belegungsbereichs der Polarisationsschalt-Struktur 110 innerhalb der ersten SAC-Maske 126 geplant sein (siehe 11).
  • 12A stellt eine Querschnittsansicht entlang der X-Richtung einiger Ausführungsformen einer integrierten Schaltung, umfassend ein ferroelektrisches FinFET-Speicherbauelement 100, das in einer Speicherregion 101a angeordnet ist, und ein logisches Bauelement 100', das in einer logischen Region 101b angeordnet ist, dar. 12B stellt eine Querschnittsansicht entlang der Y-Richtung einiger Ausführungsformen einer integrierten Schaltung, umfassend ein ferroelektrisches FinFET-Speicherbauelement 100, das in einer Speicherregion 101a angeordnet ist, und ein logisches Bauelement 100', das in einer logischen Region 101b angeordnet ist, dar. Die Bauteil-Bezugsziffern in 12A und 12B entsprechen den Beschreibungen derselben Bauteil-Bezugsziffern für 1, 2 oder 3 und können hier somit vollständig aufgenommen sein. Wie in 12A und 12B gezeigt, umfasst das logische Bauelement 100' einen logischen Bauelement-Gatestapel 120', der über dem Substrat 102 angeordnet ist. Das ferroelektrische FinFET-Speicherbauelement 100 umfasst einen Speicherbauelement-Gatestapel 120, der über dem Substrat 102 angeordnet ist. In einigen Ausführungsformen weisen der logische Bauelement-Gatestapel 120' und der Speicherbauelement-Gatestapel 120 dieselben Zusammensetzungen auf, z. B. die dielektrische Grenzflächenschicht 105, das dielektrische Gate 108 und die Gate-Elektrode 118, die in der Reihenfolge von unten nach oben angeordnet sind. In einigen alternativen Ausführungsformen können der logische Bauelement-Gatestapel 120' und der Speicherbauelement-Gatestapel 120 unterschiedliche Zusammensetzungen aufweisen. Die erste selbstausrichtende Kontaktmaske (SAC-Maske) 126 ist sowohl auf dem logischen Bauelement-Gatestapel 120' als auch dem Speicherbauelement-Gatestapel 120 angeordnet. In einigen Ausführungsformen ist die Polarisationsschalt-Struktur 110 auf dem Speicherbauelement-Gatestapel 120 innerhalb der ersten SAC-Maske 126 angeordnet. Der Seitenwand-Abstandshalter 502 ist entlang von Seitenwänden des Speicherbauelement-Gatestapels 120, der Polarisationsschalt-Struktur 110 und der ersten SAC-Maske 126 angeordnet. Ein leitender Kontakt 124 reicht jeweils bei der ferroelektrischen FinFET-Speichervorrichtung 100 bis auf die Polarisationsschalt-Struktur 110 und bei dem logischen Bauelement 100' bis auf die Gate-Elektrode 118. Ein Metallgate-Schneiddielektrikum 132 kann die Gate-Elektrode 118 des ferroelektrischen FinFET-Speicherbauelements 100 und das logische Bauelement 100' trennen. Das Metallgate-Schneiddielektrikum 132 kann Siliziumdioxid oder andere dielektrische Materialien umfassen.
  • 12C und 12D stellen jeweils eine Draufsicht einiger Ausführungsformen einer integrierten Schaltung dar, umfassend ein ferroelektrisches FinFET-Speicherbauelement 100, das in einer Speicherregion 101a angeordnet ist, und ein logisches Bauelement 100', das in einer logischen Region 101b angeordnet ist. Die Bauteil-Bezugsziffern in 12A und 12B entsprechen den Beschreibungen derselben Bauteil-Bezugsziffern für 12A und 12B und können hier somit vollständig aufgenommen sein. Die Polarisations-Schaltstruktur 110 ist auf dem Speicherbauelement-Gatestapel 120 innerhalb der ersten SAC-Maske 126 angeordnet und kann eine vorbestimmte Abmessung basierend auf einem gewünschten Verhältnis eines ferroelektrischen effektiven Bereichs zu einem MOS-Bereich aufweisen (unter Bezugnahme auf 12B definiert als seitliche Abmessungen der Gate-Elektrode 118). In einigen Ausführungsformen kann die Polarisationsschalt-Struktur 110 wie in 12A und 12C gezeigt, eine Länge aufweisen, die im Wesentlichen gleich einer Gate-Länge der Gate-Elektrode 118 oder der ersten SAC-Maske 126 ist. In einigen alternativen Ausführungsformen kann die Polarisationsschalt-Struktur 110 eine Kante der Finnenstrukturen 104 oder die Gate-Elektrode 118 oder die erste SAC-Maske 126 nicht erreichen oder nicht damit ausgerichtet sein. 12D zeigt ein solches Beispiel. Man wird verstehen, dass andere Formen oder Positionen der Polarisationsschalt-Struktur 110 übernommen sein können. Z. B. kann die Polarisationsschalt-Struktur 110 ebenfalls eine obere Oberfläche eines Kreises, eines Ovals, eines Vielecks oder sonstige Formen aufweisen; und kann in der Mitte oder an einem Rand des zugrunde liegenden Speicherbauelement-Gatestapels 120 angeordnet sein (in 11, 12A oder 12B gezeigter Speicherbauelement-Gatestapel 120).
  • Die 13-21 stellen eine Serie von Querschnittsansichten einiger Ausführungsformen zum Bilden des ferroelektrischen FinFET-Speicherbauelements 100 dar.
  • Wie in 13 gezeigt, ist ein Substrat 102 vorbereitet. In einigen Ausführungsformen sind mehrere Finnenstrukturen 104 von einem oberen Abschnitt des Substrats 102 geformt. Eine dielektrische Isolationsschicht 107 kann auf einem planaren unteren Abschnitt des Substrats 102 und zwischen den mehreren Finnenstrukturen 104 angeordnet sein. Zu Darstellungszwecken ist 13 eine nach der Y-Richtung betrachtete Querschnittsansicht. Die nachfolgenden 14-20 sind nach der X-Richtung betrachtete Querschnittsansichten und der untere Abschnitt des Substrats 102 ist weggelassen. Das Substrat 102 kann jeden Typ eines Halbleiterkörpers umfassen (z. B. monokristallines Silizium/CMOS-Masse, Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), usw.). Die dielektrische Isolationsschicht 107 kann ein Oxid (z. B. Si02), ein Nitrid, ein Karbid oder dergleichen umfassen.
  • Wie in 14 gezeigt, sind auf dem Substrat 102 ein Gate-Dielektrikum 108 und ein Opfer-Gate 1404 gebildet und strukturiert. In einigen Ausführungsformen sind das Gate-Dielektrikum 108 und das Opfer-Gate 1404 durch Aufbringen einer dielektrischen Schicht und einer Verarbeitungsschicht, gefolgt von einem Strukturierungsprozess gebildet. In einigen Ausführungsformen kann die dielektrische Schicht, d. h. das später gebildete Gate-Dielektrikum 108 z. B. ein Oxid (z. B. SiO2), ein dielektrisches Niedrig-k-Material (z. B. HfO2, ZrO2 oder sonstiges anderes dielektrisches Material mit einer dielektrischen Konstante von mehr als ungefähr 3,9), einiges andere dielektrische Material oder eine Kombination der voranstehenden umfassen. In noch weiteren Ausführungsformen kann die dielektrische Schicht durch thermische Oxidation, chemische Dampfaufbringung (CVD), physikalische Dampfaufbringung (PVD), Atomschicht-Aufbringung (ALD), Besprühen oder sonstiges anderes Aufbringen oder Wachstumsprozesse aufgebracht sein. In einigen Ausführungsformen kann die Verarbeitungsschicht, d. h. die später gebildete Opfer-Gate 1404, z. B. ein Polysilikon umfassen. Die Verarbeitungsschicht kann durch CVD, PVD, ALD, Epitaxie, Besprühen oder einige andere Aufbringungs- oder Wachstumsprozesse aufgebracht sein. Die dielektrische Schicht und die Verarbeitungsschicht sind in einem ursprünglichen Gatestapel 1402 strukturiert. In einigen Ausführungsformen umfasst ein Prozess zum Bilden des ursprünglichen Gate-Stapels 1402 das Bilden einer Maskierungsschicht über/auf der Verarbeitungsschicht und das Strukturieren der Verarbeitungsschicht und der dielektrischen Schicht gemäß der Maskierungsschicht durch Ätzen (z. B. Nass-/Trockenätzen). Das Ätzen entfernt nicht maskierte Abschnitte der Verarbeitungsschicht und der dielektrischen Schicht und bildet dadurch jeweils das Opfer-Gate 1404 und das Gate-Dielektrikum 108. Anschließend kann die Maskierungsschicht abgezogen werden.
  • Wie in 15 gezeigt, ist in dem Substrat 102 ein Paar leicht dotierter Source/Drain-Erweiterungen (LDDs) 504a-b gebildet. Die LDDs 504a-b sind auf entgegengesetzten Seiten des ursprünglichen Gate-Stapels 1402 gebildet. In einigen Ausführungsformen sind die LDDs 504ab durch einen Ionenimplantations-Prozess gebildet und können eine (nicht gezeigte) Maskierungsschicht zum selektiven Implantieren von Ionen in dem Substrat 102 verwenden. In weiteren Ausführungsformen kann der ursprüngliche Gate-Stapel 1402 als die Maskierungsschicht zum Bilden der LDDs 504a-b verwendet sein. Dann kann ein Seitenwand-Abstandshalter 502 über dem Substrat 102 und entlang Seiten des ursprünglichen Gate-Stapels 1402 gebildet sein. In einigen Ausführungsformen kann der Seitenwand-Abstandshalter 502 durch Aufbringen einer (nicht dargestellten) Abstandshalter-Schicht über dem Substrat 102 und dem ursprünglichen Gate-Stapel 1402 gebildet sein. In weiteren Ausführungsformen kann die Abstandshalterschicht ein Nitrid (z. B. SiN), ein Oxy-Nitrid (z. B. SiOXNY) oder dergleichen umfassen. Die Abstandshalter-Schicht kann durch PVD, CVD, ALD, Besprühen oder einige andere Aufbringungsprozesse aufgebracht sein. Anschließend wird die Abstandshalter-Schicht geätzt, um die Abstandshalter-Schicht von horizontalen Oberflächen zu entfernen und die Abstandshalter-Schicht entlang den Seiten des ursprünglichen Gate-Stapels 1402 als den Seitenwand-Abstandshalter 502 zu hinterlassen. In noch weiteren Ausführungsformen kann der Seitenwand-Abstandshalter 502 vor dem Bilden der LDDs 504a-b gebildet sein. In solchen Ausführungsformen können die LDDs 504a-b unter Verwenden eines gewinkelten Ionenimplantations-Prozesses gebildet sein.
  • Wie in 15 gezeigt, ist in dem Substrat 102 ein Paar Source-/Drain-Regionen 106a-b gebildet. Die Source-/Drain-Regionen 106a-b sind auf entgegengesetzten Seiten des Seitenwand-Abstandshalters 502 gebildet. In einigen Ausführungsformen sind die Source-/Drain-Regionen 106a-b durch einen Ionenimplantations-Prozess gebildet und können eine (nicht gezeigte) Maskierungsschicht zum selektiven Implantieren von Ionen in das Substrat 102 verwenden. In weiteren Ausführungsformen können der ursprüngliche Gate-Stapel 1402 und der Seitenwand-Abstandshalter 502 als die Maskierungsschicht zum Bilden der Source/Drain-Regionen 106a-b verwendet sein.
  • Wie in 16 gezeigt, ist über dem Substrat 102 eine erste dielektrische Zwischenschicht-Struktur (ILD-Struktur) 122a gebildet. Die erste ILD-Struktur 122a kann mit einer im Wesentlichen planaren oberen Oberfläche gebildet sein, die koplanar zu einer oberen Oberfläche des Seitenwand-Abstandshalters 502 ist. In einigen Ausführungsformen umfasst ein Prozess zum Bilden der ersten ILD-Struktur 122a das Aufbringen einer ILD-Schicht auf dem Substrat 102, der dielektrischen Grenzflächenschicht 105, des Seitenwand-Abstandshalters 502 und des Opfer-Gates 1404 (siehe z. B., 16). Die ILD-Schicht kann durch CVD, PVD, Besprühen oder einige andere Aufbringungsprozesse aufgebracht sein. Anschließend kann ein Planarisierungsprozess (z. B. eine chemisch-mechanische Planarisierung (CMP)) auf der ILD-Schicht durchgeführt sein, um die erste ILD-Struktur 122a zu bilden.
  • Wie in 16 gezeigt, ist die Opfer-Gate 1404 (siehe z. B., 15) abgenommen, wodurch eine Öffnung 1602, die durch innere Seitenwände des Seitenwand-Abstandshalters 502 definiert ist, und eine obere Oberfläche des Gate-Dielektrikums 108 gebildet ist. In einigen Ausführungsformen umfasst ein Prozess zum Entfernen der Opfer-Gate 1404 das Durchführen von Ätzen (z. B. Trocken- oder Nassätzen) zum selektiven Entfernen der Opfer-Gate 1404. In weiteren Ausführungsformen kann vor dem Ätzen eine (nicht gezeigte) Maskierungsschicht gebildet sein, die die erste ILD-Struktur 122a und einen Seitenwand-Abstandshalter 502 abdeckt und dabei die Opfer-Gate 1404 freigelegt lässt. Anschließend wird das Ätzen mit der eingesetzten Maskierungsschicht durchgeführt, wodurch die Opfer-Gate 1404 selektiv entfernt wird. Anschließend kann die Maskierungsschicht abgezogen werden.
  • Wie in 17 gezeigt, ist eine Gate-Elektrodenschicht 1702, die die Öffnung 1602 (siehe 16) füllt, über der ersten ILD-Struktur 122a gebildet. Die Gate-Elektrodenschicht 1702 ist leitend und kann z. B. ein Metall W, Al, Ti, Mo, TiN, TaN oder dergleichen umfassen. In einigen Ausführungsformen kann die Gate-Elektrodenschicht 1702 durch CVD, PVD, ALD, Besprühen, elektrochemisches Plattieren, elektroloses Plattieren oder irgendeinem anderen Aufbringprozess gebildet sein. Der Prozess zum Entfernen der Opfer-Gate 1404 und deren Ersetzen durch die Gate-Elektrodenschicht 1702 wie oben beschrieben kann als ein Ersetzungs-Gateprozess oder ein Gate-Last-Hoch-k-/Metallgate-Prozess (HKMG-Hoch-k-Metallgate-Prozess) bezeichnet sein. Das Gate-Dielektrikum 108 kann einen Stapel Dielektrika umfassen und kann teilweise durch eine oder mehrere andere dielektrische Schicht(en), wie z. B. dielektrische Hoch-k-Materialien, abgenommen oder ersetzt sein.
  • Man wird verstehen, dass der Speicherbauteil-Gatestapel 120 in einigen Ausführungsformen durch andere Prozesse gebildet sein kann. Z. B. kann der Speicherbauelement-Gatestapel 120 durch einen Gate-First-HKMG-Prozess (z. B. ist die Metallgate-Elektrode vor der Source-/Drain-Bildung gebildet), einen vollständigen silizierten Metallgate-Prozess (FUSI-Prozess) (z. B. vollständiges Silizieren eines Polysilkongates) oder eines dotierten Polysilikongate-Prozesses (z. B. selbstausrichtender Polysilikongate-Prozess) gebildet sein. In Abhängigkeit von dem Prozess, in dem der Speicherbauelement-Gatestapel 120 gebildet ist, kann die Verarbeitungsschicht z. B. dotiertes Polysilikon (z. B. n-/p-Polysilikon), nicht dotiertes Polysilikon, ein Metall (z. B. W, Al, Ti, Mo oder dergleichen), ein Metallnitrid (z. B. TiN, TaN oder dergleichen), irgendein anderes leitendes Material oder eine Kombination der voranstehenden umfassen.
  • Wie in 18 gezeigt, ist die Gate-Elektrodenschicht 1702 (siehe 17) rückgeätzt, um unter einer oberen Oberfläche des Seitenwand-Abstandshalters 502 und der ersten ILD-Struktur 122a zu sein, um eine Gate-Elektrode 118 zu bilden. In einigen Ausführungsformen ist ein Planarisierungsprozess (z. B. CMP) zuerst in die Gate-Elektrodenschicht 1702 (siehe 17), gefolgt von einem Rückätz-Prozess angewendet, um eine Höhe der Gate-Elektrodenschicht 1702 weiter zu senken (siehe 17) und einen ausgesparten Raum 1802 zwischen oberen Abschnitten des Seitenwand-Abstandshalters 502 zu bilden.
  • Wie in 19 gezeigt, ist eine erste selbstausrichtende Kontaktmaske (SAC-Maske) 126 in dem ausgesparten Raum 1802 gefüllt (siehe 18). Die erste SAC-Maske 126 kann durch Aufbringen einer Maskierungsschicht in dem ausgesparten Raum 1802 (siehe 18), gefolgt von einem Planarisationsprozess (z. B. CMP) gebildet sein. Die Maskierungsschicht kann Siliziumnitrid, Zirkoniumdioxid oder reines Silizium umfassen.
  • Wie in 20 gezeigt, ist eine Polarisationsschalt-Struktur 110 gebildet, die eine erste Öffnung 2002 durch die erste SAC-Maske 126 und auf der ausgesparten Gate-Elektrode 118 füllt. Eine Maskierungsschicht 2004 ist zuerst auf der ersten ILD-Struktur 122a zum Definieren der Öffnung 2002 gebildet und strukturiert. In einigen Ausführungsformen kann die Öffnung 2002 sich in der Längsrichtung eines Bauelement-Kanals zu Kanten der ersten SAC-Maske 126 derart erstrecken, dass ein oberer Abschnitt des Seitenwand-Abstandshalters 502 freigelegt ist. Die Öffnung 2002 kann eine vorbestimmte Abmessung basierend auf einem gewünschten Verhältnis eines ferroelektrischen Bereichs zu einem MOS-Bereich (definiert als seitliche Abmessungen der Gate-Elektrode 118) aufweisen. Die Öffnung 2002 ist dann mit Schichten der Polarisationsschalt-Struktur 110 gefüllt. Der Füllprozess der Polarisationsschalt-Struktur 110 kann variieren. Z. B. kann die Polarisationsschalt-Struktur 110 wie in den 4-10 gezeigt verschiedene Ausführungsformen aufweisen. Als ein Beispiel umfasst ein Prozess zum Bilden einer ersten leitenden Struktur 112 das Aufbringen oder Wachsen der ersten leitenden Struktur 112 auf der Gate-Elektrode 118, gefolgt von einem Rückätz-Prozess. In einigen Ausführungsformen kann die erste leitende Struktur 112 z. B. ein Metall (z. B. Al, Ti, Ta, Au, Pt, W, Ni, Ir, usw.), ein Metallnitrid (z. B. TiN, TaN, usw.), ein Metalloxid (z. B. IrO2),dotiertes Polysilikon (z. B. n-/p-Polysilikon) oder dergleichen umfassen. In noch weiteren Ausführungsformen kann die erste leitende Struktur 112 durch CVD, PVD, ALD, Epitaxie, Sol-Gel, Besprühen, elektrochemisches Plattieren, elektroloses Plattieren oder irgendeinen anderen Aufbringprozess gebildet sein.
  • Ein Prozess zum Formen einer ferroelektrischen Struktur 114 kann das Aufbringen oder Wachsen der ferroelektrischen Struktur 114 auf der ersten leitenden Struktur 112, gefolgt von einem Rückätzprozess zum Senken einer Höhe der ferroelektrischen Struktur 114 umfassen. In weiteren Ausführungsformen kann die ferroelektrische Struktur 114 z. B. ein Metalloxid (z. B. HfXOY), ein Bauteil-Metalloxid (z. B. HfXSiYOZ, HfXAlYOZ, HfXGdYOZ, HfXZrYOZ, HfXLaYOZ, HfXSrYOZ, HfXYYOZ, STO, usw.), ein Metalloxynitrid (z. B. HfXOYNZ) oder dergleichen umfassen. In noch weiteren Ausführungsformen kann die erste ferroelektrische Struktur 114 durch CVD, PVD, ALD, Epitaxie, Sol-Gel, Besprühen, elektrochemisches Plattieren, elektroloses Plattieren oder irgendeinen anderen Aufbring- oder Wachstumsprozess aufgebracht oder gewachsen sein.
  • Ein Prozess zum Bilden einer zweiten leitenden Struktur 116 kann das Aufbringen oder Wachsen einer zweiten leitenden Struktur 116 auf der ferroelektrischen Struktur 114, gefolgt von einem Planarisierungsprozess umfassen. In weiteren Ausführungsformen kann die zweite leitende Struktur 116 z. B. ein Metall (z. B. Al, Ti, Ta, Au, Pt, W, Ni, Ir, usw.), ein Metallnitrid (z. B. TiN, TaN, usw.), ein Metalloxid (z. B. IrO2),dotiertes Polysilikon (z. B. n-/p-Polysilikon) oder dergleichen umfassen. In noch weiteren Ausführungsformen kann die zweite leitende Struktur 116 durch CVD, PVD, ALD, Epitaxie, Sol-Gel, Besprühen, elektrochemisches Plattieren, elektroloses Plattieren oder irgendeinen anderen Aufbringprozess gebildet sein. Der Planarisierungsprozess kann ein chemisch-mechanischer Polierprozess sein.
  • In einigen alternativen Ausführungsformen ist die erste leitende Struktur 112 konform auf der Gate-Elektrode 118 gebildet und erstreckt sich aufwärts entlang Seitenwänden der Öffnung 2002 als eine U-Form, ähnlich wie in 6 gezeigt. Die ferroelektrische Struktur 114 kann auf der ersten leitenden Schicht 112 gebildet sein. Die ferroelektrische Struktur 114 kann ebenfalls konform gebildet sein und sich aufwärts entlang Seitenwänden der ersten leitenden Struktur 112 als eine U-Form, ähnlich wie in den 5, 6 oder 9 gezeigt, erstrecken. Die zweite leitende Struktur 116 ist dann auf der ferroelektrischen Struktur 114 gebildet. Anschließend wird die maskierende Schicht 2004 abgenommen und ein Planarisierungsverfahren kann durchgeführt werden, um eine planare obere Oberfläche der Polarisationsschalt-Struktur 110 zu erreichen, die koplanar zu der der ersten ILD-Struktur 122a ist.
  • In einigen Ausführungsformen ist die erste leitende Struktur 112 als eine konforme Struktur mit einer Dicke zwischen ungefähr 3 nm und ungefähr 15 nm gebildet. Die ferroelektrische Struktur 114 kann als eine konforme Struktur mit einer Dicke zwischen ungefähr 3 nm und ungefähr 20 nm gebildet sein. In einigen Ausführungsformen ist die zweite leitende Struktur 116 als eine konforme Struktur mit einer Dicke zwischen ungefähr 3 nm und ungefähr 15 nm gebildet. Eine kombinierte Dicke der ersten leitenden Struktur 112, der ferroelektrischen Struktur 114 und der zweiten leitenden Struktur 116 kann zwischen ungefähr 10 nm und ungefähr 50 nm betragen. Obwohl die erste leitende Struktur 112, die ferroelektrische Struktur 114 und die zweite leitende Struktur 116 hierin beschrieben sind, kann die Polarisationssschalt-Struktur 110 basierend auf verschiedenen, oben dargestellten Ausführungsformen durch mehr oder weniger Schichten gebildet sein.
  • Wie in 21 gezeigt, sind eine zweite ILD-Struktur 122b, mehrere leitende Kontakte 124, mehrere leitende Leitungen 402 und mehrere leitende Durchkontaktierungen 404 über der ersten ILD-Struktur 122a und dem FeFET-Stapel 130 gebildet. Die zweite ILD-Struktur 122b kann mit einer im Wesentlichen planaren oberen Oberfläche gebildet sein. In einigen Ausführungsformen umfasst ein Prozess zum Bilden der zweiten ILD-Struktur 122b das Aufbringen mehrerer ILD-Schichten, die aufeinandergestapelt sind, über der ersten ILD-Struktur 122a und dem FeFET-Stapel 130. Die ILD-Schichten können durch CVD, PVD, Besprühen oder einige andere Aufbringungsprozesse aufgebracht sein. In weiteren Ausführungsformen kann ein Planarisierungsprozess (z. B. CMP) auf einer oder mehr der mehreren ILD-Schichten durchgeführt sein.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden der mehreren leitenden Kontakte 124 das Bilden einer ersten ILD-Schicht auf der ersten ILD-Struktur 122a, dem Seitenwand-Abstandshalter 502 und der Polarisationsschalt-Struktur 110. Danach werden die erste ILD-Schicht und die erste ILD-Struktur 122a selektiv geätzt, um (nicht dargestellte) Kontaktöffnungen zu bilden, die den mehreren leitenden Kontakten 124 entsprechen. Dann wird auf der ersten ILD-Schicht und zum Füllen der Kontaktöffnungen ein leitendes Material (z. B. W) aufgebracht. Anschließend wird ein Planarisierungsprozess (z. B. CMP) in das leitende Material und die erste ILD-Schicht durchgeführt, wodurch die mehreren leitenden Kontakte 124 gebildet sind, die sich durch die erste ILD-Struktur 122a erstrecken. In weiteren Ausführungsformen kann das leitende Material per CVD, PVD, ALD, Besprühen, elektrochemischem Plattieren, elektrolosem Plattieren oder irgendeinem anderen Aufbringungsprozess aufgebracht sein.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden der mehreren leitenden Leitungen 402 und der mehreren leitenden Durchkontaktierungen 404 das Bilden einer zweiten ILD-Schicht über den mehreren leitenden Kontakten 124 und der ersten ILD-Schicht. Die zweite ILD-Schicht ist selektiv geätzt, um einen ersten Satz (nicht dargestellter) leitender Leitungsöffnungen zu bilden, die einem ersten Satz leitender Leitungen der mehreren leitenden Leitungen 402 entsprechen. Ein leitendes Material (z. B. Cu) wird dann auf der zweiten ILD-Schicht und zum Füllen des ersten Satzes von Kontaktöffnungen aufgebracht. Ein Planarisierungsprozess (z. B. CMP) ist in das leitende Material und die zweite ILD-Schicht durchgeführt und bildet dadurch den ersten Satz leitender Leitungen.
  • Danach wird eine dritte ILD-Schicht über dem ersten Satz leitender Leitungen und der zweiten ILD-Schicht gebildet. Die dritte ILD-Schicht ist selektiv geätzt, um einen ersten Satz (nicht dargestellter) leitender Durchkontaktierungen zu bilden, die einem ersten Satz leitender Durchkontaktierungen der mehreren leitenden Durchkontaktierungen 404 entsprechen. Ein leitendes Material (z. B. Cu) wird dann auf der dritten ILD-Schicht und zum Füllen des ersten Satzes von leitenden Durchkontaktierungsöffnungen aufgebracht. Ein Planarisierungsprozess (z. B. CMP) ist in das leitende Material und die dritte ILD-Schicht durchgeführt und bildet dadurch den ersten Satz leitender Durchkontaktierungen. Dieses Verfahren (z. B. abwechselndes Bilden von leitenden Leitungen und Durchkontaktierungen) ist wiederholt, bis die mehreren leitenden Leitungen 402 und die mehreren leitenden Durchkontaktierungen 404 gebildet sind.
  • Die mehreren leitenden Leitungen 402, die mehreren leitenden Durchkontaktierungen 404 und die mehreren leitenden Kontakte 124 sind elektrisch miteinander auf eine vorbestimmte Weise gekoppelt und ausgestaltet, um elektrische Anschlüsse zwischen verschiedenen Bauelementen bereitzustellen, die in dem gesamten ferroelektrischen FinFET-Speicherbauelement angeordnet sind. Die mehreren leitenden Leitungen 402, die mehreren leitenden Durchkontaktierungen 404, die mehreren leitenden Kontakte 124 und die ILD-Struktur 122 können als Interconnect-Struktur bezeichnet sein. Eine erste der mehreren leitenden Leitungen 402 ist mit 402wl gekennzeichnet und kann als Wortleitung bezeichnet sein. Die Wortleitung kann elektrisch an die Polarisationsschalt-Struktur 110 über die Interconnect-Struktur und die Gate-Elektrode 118 gekoppelt sein. Eine zweite der mehreren leitenden Leitungen 402 ist mit 402bl gekennzeichnet und kann als Bitleitung bezeichnet sein. Die Bitleitung kann elektrisch an eine erste Source-/Drain-Region 106a der Source-/Drain-Regionen 106a-b über die Interconnect-Struktur gekoppelt sein. Eine dritte der mehreren leitenden Leitungen 402 ist mit 402sl gekennzeichnet und kann als eine Source-Leitung bezeichnet sein. Die Source-Leitung kann elektrisch an eine zweite Source-/Drain-Region 106b der Source-/Drain-Regionen 106a-b über die Interconnect-Struktur gekoppelt sein.
  • 22 stellt ein Fließdiagramm einiger Ausführungsformen eines Verfahrens zum Formen eines integrierten Chips (IC), umfassend ein ferroelektrisches Speicherbauelement, dar. Das ferroelektrische Speicherbauelement kann das ferroelektrische FinFET-Speicherbauelement 100 sein. Während das Fließdiagramm 2200 der 22 hierin als eine Serie von Handlungen oder Ereignissen dargestellt und beschrieben ist, wird man verstehen, dass die dargestellte Reihenfolge derartiger Handlungen oder Ereignisse nicht im einschränkenden Sinne zu interpretieren ist. Z. B. können einige Handlungen in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen mit Ausnahme derer auftreten, die hierin dargestellt und/oder beschrieben sind. Weiterhin können nicht alle dargestellten Handlungen zum Implementieren eines oder mehrerer Aspekte oder Ausführungsformen der Beschreibung hierin erforderlich sein und eine oder mehrere, hierin dargestellte Handlung(en) können in einer oder mehreren separaten Handlungen und/oder Phasen durchgeführt sein.
  • In Handlung 2202 ist ein finnenstrukturiertes Substrat zubereitet. 13 stellt eine Querschnittsansicht einiger Ausführungsformen dar, die der Handlung 2202 entsprechen.
  • Bei Handlung 2204 ist der ursprüngliche Gate-Stapel gebildet, umfassend ein Opfer-Gate und ein Gate-Dielektrikum über dem Substrat. Ein Seitenwand-Abstandshalter ist über dem Substrat und entlang Seiten des ursprünglichen Gate-Stapels gebildet. Dann werden die Source-/Drain-Quellen in dem Substrat auf entgegengesetzten Seiten des Seitenwand-Abstandshalters gebildet. In einigen Ausführungsformen sind vor dem Bilden der Source-/Drain-Regionen leicht dotierte Source-/Drain-Erweiterungen in dem Substrat und auf entgegengesetzten Seiten des ursprünglichen Gate-Stapels gebildet. Die 14-15 stellen eine Serie von Querschnittsansichten einiger Ausführungsformen dar, die der Handlung 2204 entsprechen.
  • Bei Handlung 2206 ist die erste Zwischenschicht-Dielektrikumstruktur (ILD-Struktur) über dem Substrat und dem ursprünglichen Gate-Stapel gebildet. Die erste ILD-Struktur kann dann poliert werden, um eine obere Oberfläche aufzuweisen, die mit der des ursprünglichen Gate-Stapels koplanar ist. 16 stellt eine Querschnittsansicht einiger Ausführungsformen dar, die der Handlung 2206 entsprechen.
  • Bei Handlung 2208 ist ein Austausch-Gateprozess durchgeführt, um einen Bauelementgate-Stapel zu bilden. Das Opfer-Gate ist abgenommen, gefolgt vom Füllen dielektrischer Materialien und Metallmaterialien zum Bilden des Bauelementgate-Stapels. 17 stellt eine Querschnittsansicht einiger Ausführungsformen dar, die der Handlung 2208 entsprechen.
  • Bei Handlung 2210 ist eine selbstausrichtende Maske (SAC-Maske) in dem ausgesparten Raum gebildet. Der Bauelementgate-Stapel ist zuerst ausgespart, um einen ausgesparten Raum zwischen dem oberen Seitenwand-Abstandshalter zu bilden. Die SAC-Maske kann dann durch Aufbringen eines Maskenmaterials in dem ausgesparten Raum, gefolgt von einem Planarisierungsprozess gebildet werden, um eine obere Oberfläche aufzuweisen, die mit dem Seitenwand-Abstandshalter und/oder der ersten ILD-Struktur koplanar ist. Die 18-19 stellen eine Querschnittsansicht einiger Ausführungsformen dar, die der Handlung 2210 entsprechen.
  • Bei Handlung 2212 ist eine Öffnung durch die SAC-Maske gebildet und eine Polarisationsschalt-Struktur ist in der Öffnung gebildet und bildet somit einen FeFET-Stapel. Die Polarisationsschalt-Struktur 110 kann eine ferroelektrische Struktur zwischen einer ersten leitenden Struktur und einer zweiten leitenden Struktur umfassen. Die Polarisationsschalt-Struktur kann ebenfalls andere passende Strukturen sein, wie z. B. die in den 4-10 gezeigten Ausführungsformen oben. 20 stellt eine Querschnittsansicht einiger Ausführungsformen dar, die der Handlung 2212 entsprechen.
  • Bei Handlung 2214 ist eine erste Interconnect-Struktur über dem Substrat und dem FeFET-Stapel gebildet. 21 stellt eine Querschnittsansicht einiger Ausführungsformen dar, die der Handlung 2214 entsprechen.
  • In einigen Ausführungsformen stellt diese Anwendung ein ferroelektrisches Speicherbauelement bereit. Das ferroelektrische Speicherbauelement umfasst ein Paar Source-/Drain-Regionen, die in einem Substrat angeordnet sind. Ein Gate-Dielektrikum ist über dem Substrat und zwischen den Source-/Drain-Regionen angeordnet. Auf dem Gate-Dielektrikum ist eine Gate-Elektrode angeordnet. Eine Polarisationsschalt-Struktur ist auf der Gate-Elektrode angeordnet. Über dem Substrat und entlang entgegengesetzter Seitenwände der Gate-Elektrode und der Polarisationsschalt-Struktur ist ein Paar Seitenwand-Abstandshalter angeordnet.
  • In einigen Ausführungsformen stellt diese Anwendung einen integrierten Chip (IC) bereit. Der IC umfasst eine logische Region und eine Speicherregion, die in einem Substrat integriert sind. Ein logisches Bauelement ist in der logischen Region angeordnet und umfasst einen logischen Bauelementgate-Stapel, der über dem Substrat angeordnet ist. Ein ferroelektrisches FinFET-Speicherbauelement ist in der Speicherregion angeordnet und umfasst einen Speicherbauelement-Gatestapel über dem Substrat und eine Polarisationsschalt-Struktur, die auf dem Speicherbauelement-Gatestapel angeordnet ist. Eine erste selbstausrichtende Kontaktmaske (SAC-Maske) ist auf dem logischen Bauelementgate-Stapel und dem Speicherbauelement-Gatestapel und neben der Polarisationsschalt-Struktur angeordnet. Ein Seitenwand-Abstandshalter ist entlang von Seitenwänden des Speicherbauelement-Gatestapels, der Polarisationsschalt-Struktur und der ersten SAC-Maske angeordnet.
  • In einigen Ausführungsformen stellt diese Anwendung ein Verfahren zum Bilden eines ferroelektrischen Speicherbauelements bereit. Das Verfahren umfasst das Bilden eines ursprünglichen Gatestapels, umfassend ein Gate-Dielektrikum über einem Substrat und einem Opfer-Gate über dem Gate-Dielektrikum. Ein Seitenwand-Abstandshalter ist über dem Substrat und entlang Seiten des ursprünglichen Gate-Stapels gebildet. Das Opfer-Gate ist abgenommen und durch ein Metall-Gate ersetzt. Das Metall-Gate ist ausgespart, um einen ausgesparten Raum zwischen einem oberen Abschnitt des Seitenwand-Abstandshalters zu bilden. In dem ausgesparten Raum ist eine selbstausrichtende Maske (SAC-Maske) gebildet. Durch die SAC-Maske ist eine Öffnung gebildet, die das Metall-Gate freilegt und mit einer Polarisationsschalt-Struktur füllt.
  • Voranstehend sind Merkmale mehrerer Ausführungsformen dargelegt, so dass der Fachmann die Aspekte dieser Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass er diese Offenbarung problemlos als eine Grundlage zum Planen oder Abändern weiterer Prozesse und Strukturen zum Durchführen derselben Zwecke und/oder Erreichen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Der Fachmann sollte ebenfalls erkennen, dass solche gleichwertigen Konstruktionen nicht vom Sinn und Umfang dieser Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Umbildungen hieran vornehmen kann, ohne vom Sinn und Umfang dieser Offenbarung abzuweichen.

Claims (20)

  1. Ferroelektrisches Speicherbauelement, aufweisend: ein Paar Source-/Drain-Regionen, die in einem Substrat angeordnet sind; ein Gate-Dielektrikum, das über dem Substrat und zwischen den Source-/Drain-Regionen angeordnet ist; ein Gate-Dielektrikum, das auf der Gate-Elektrode angeordnet ist; eine Polarisationsschalt-Struktur, die auf der Gate-Elektrode angeordnet ist; und ein Paar Seitenwand-Abstandshalter, das über dem Substrat und entlang entgegengesetzter Seitenwände der Gate-Elektrode und der Polarisationsschalt-Struktur angeordnet ist.
  2. Ferroelektrisches Speicherbauelement nach Anspruch 1, wobei das Substrat einen oberen Abschnitt mit mehreren Finnenstrukturen aufweist.
  3. Ferroelektrisches Speicherbauelement nach Anspruch 1 oder 2, weiterhin aufweisend eine erste selbstausrichtende Kontaktmaske, die auf der Gate-Elektrode angeordnet ist, die eine Peripherie der Polarisationsschalt-Struktur umgibt.
  4. Ferroelektrisches Speicherbauelement nach Anspruch 3, wobei die selbstausrichtende Kontaktmaske eine obere Oberfläche aufweist, die zu der der Seitenwand-Abstandshalter ausgerichtet ist.
  5. Ferroelektrisches Speicherbauelement nach Anspruch 3 oder 4, weiterhin umfassend eine zweite selbstausrichtende Kontaktmaske, die auf der Polarisationsschalt-Struktur angeordnet ist und eine obere Oberfläche aufweist, die zu der der ersten selbstausrichtenden Kontaktmaske ausgerichtet ist.
  6. Ferroelektrische Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei die Polarisationsschalt-Struktur in direktem Kontakt mit den Seitenwand-Abstandshaltern ist.
  7. Ferroelektrische Speichervorrichtung nach einem der voranstehenden Ansprüche, wobei die Polarisationsschalt-Struktur aufweist: eine erste leitende Struktur, die auf der Gate-Elektrode angeordnet ist; eine ferroelektrische Struktur, die auf der ersten leitenden Struktur angeordnet ist; und eine zweite leitende Struktur, die auf der ferroelektrischen Struktur angeordnet ist;
  8. Ferroelektrisches Speicherbauelement nach Anspruch 7, wobei die zweite leitende Struktur eine obere Oberfläche aufweist, die zu der der Seitenwand-Abstandshalter ausgerichtet ist.
  9. Ferroelektrisches Speicherbauelement nach Anspruch 7 oder 8, wobei die erste leitende Struktur, die ferroelektrische Struktur, und die zweite leitende Struktur jeweils eine planare Form aufweisen.
  10. Ferroelektrisches Speicherbauelement nach einem der Ansprüche 7 bis 9, wobei die erste leitende Struktur und die ferroelektrische Struktur jeweils eine U-Form aufweisen, die einen unteren planaren Abschnitt und einen oberen vertikalen Abschnitt aufweisen, die die Seitenwand-Abstandshalter kontaktieren; wobei die erste leitende Struktur, die ferroelektrische Struktur, und die zweite leitende Struktur obere Oberflächen aufweisen, die zueinander koplanar sind.
  11. Ferroelektrisches Speicherbauelement nach einem der Ansprüche 7 bis 9, wobei die erste leitende Struktur eine planare Form aufweist; wobei die ferroelektrische Struktur eine U-Form aufweist, die einen unteren planaren Abschnitt und einen oberen vertikalen Abschnitt aufweisen, die die Seitenwand-Abstandshalter kontaktieren; wobei die zweite leitende Struktur einen inneren Abstandshalter der ferroelektrischen Struktur füllt und eine obere Oberfläche aufweist, die koplanar zu der der ferroelektrischen Struktur ist.
  12. Ferroelektrisches Speicherbauelement nach einem der Ansprüche 7 bis 11, wobei die erste leitende Struktur und die zweite leitende Struktur jeweils eine Dicke zwischen ungefähr 3 Nanometern (nm) und ungefähr 15 nm aufweisen; und wobei die ferroelektrische Struktur eine Dicke zwischen ungefähr 5 nm und ungefähr 30 nm aufweist.
  13. Ferroelektrisches Speicherbauelement nach einem der voranstehenden Ansprüche, wobei die Polarisationsschalt-Struktur aufweist: eine ferroelektrische Struktur, die auf der Gate-Elektrode angeordnet ist; und eine leitende Struktur, die auf der ferroelektrischen Struktur angeordnet ist.
  14. Ferroelektrisches Speicherbauelement nach Anspruch 13, wobei die ferroelektrische Struktur eine U-Form und eine obere Oberfläche aufweist, die zu der der leitenden Struktur koplanar ist.
  15. Ferroelektrisches Speicherbauelement nach einem der voranstehenden Ansprüche, umfassend eine dielektrische Grenzflächenschicht, die auf dem Substrat unter dem Gate-Dielektrikum angeordnet ist.
  16. Integrierter Chip (IC), aufweisend: eine logische Region und eine Speicherregion, die in einem Substrat integriert sind; ein logisches Bauelement, das in der logischen Region angeordnet ist und einen logischen Bauelementgate-Stapel umfasst, der über dem Substrat angeordnet ist; ein ferroelektrisches FinFET-Speicherbauelement, das in der Speicherregion angeordnet ist und einen Speicherbauelement-Gatestapel über dem Substrat und eine Polarisationsschalt-Struktur, die auf dem Speicherbauelement-Gatestapel angeordnet ist, aufweist; eine erste selbstausrichtende Kontaktmaske (SAC-Maske), die auf dem logischen Bauelementgate-Stapel und dem Speicherbauelement-Gatestapel und neben der Polarisationsschalt-Struktur angeordnet ist; einen Seitenwand-Abstandshalter, der entlang von Seitenwänden des Speicherbauelement-Gatestapels, der Polarisationsschalt-Struktur und der ersten SAC-Maske angeordnet ist.
  17. IC nach Anspruch 16, wobei die Polarisationsschalt-Struktur eine obere Oberfläche aufweist, die zu der der ersten SAC-Maske ausgerichtet ist.
  18. IC nach Anspruch 16 oder 17, wobei die Polarisationsschalt-Struktur in direktem Kontakt mit der ersten SAC-Maske und dem Seitenwand-Abstandshalter ist.
  19. IC nach einem der Ansprüche 16 bis 18, weiterhin aufweisend: eine erste dielektrische Zwischenschicht-Struktur (ILD-Struktur), die über dem Substrat angeordnet ist, das den logischen Bauelementgate-Stapel und den Speicherbauelementgate-Stapel umgibt; eine erste leitende Durchkontaktierung, die in der ersten ILD-Struktur angeordnet ist und bis zu der Polarisationsschalt-Struktur des ferroelektrischen FinFET-Speicherbauelements reicht; und eine zweite leitende Durchkontaktierung, die in der ersten ILD-Struktur angeordnet ist und bis zu der ersten SAC-Maske auf dem logischen Bauelementgate-Stapel des logischen Bauelements reicht.
  20. Verfahren zum Bilden eines ferroelektrischen FinFET-Speicherbauelements, umfassend: Bilden eines ursprünglichen Gatestapels, umfassend ein Gate-Dielektrikum über einem Substrat und einem Opfer-Gate über dem Gate-Dielektrikum; Bilden eines Seitenwand-Abstandshalters über dem Substrat und entlang Seiten des ursprünglichen Gate-Stapels; Entfernen und Ersetzen des Opfer-Gates durch ein Metall-Gate; Aussparen des Metall-Gates, um einen ausgesparten Raum zwischen einem oberen Abschnitt des Seitenwand-Abstandshalters zu bilden; Bilden einer selbstausrichtenden Maske (SAC-Maske) in dem ausgesparten Raum; Bilden einer Öffnung durch die SAC-Maske, die das Metall-Gate freilegt; und Füllen der Öffnung mit einer Polarisationsschalt-Struktur.
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