DE102007031877A1

DE102007031877A1 - Integrierter Schaltkreis mit einer Finnenstruktur

Info

Publication number: DE102007031877A1
Application number: DE102007031877A
Authority: DE
Inventors: Michael Dr. Specht; Franz Dr. Hofmann; Wolfgang Dr. Rösner; Gürkan Ilicali
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-06-13
Filing date: 2007-07-09
Publication date: 2008-12-18
Anticipated expiration: 2027-07-10
Also published as: US20080308856A1; DE102007031877B4; US7700427B2; CN101330046A

Abstract

Ausführungsbeispiele der Erfindung betreffen allgemein ein Verfahren zum Herstellen eines integrierten Schaltkreises, ein Verfahren zum Herstellen einer Zellenanordnung, einen integrierten Schaltkreis, eine Zellenanordnung und ein Speichermodul. In einem Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zellenanordnung bereitgestellt, wobei das Verfahren aufweist ein Bilden mindestens einer Halbleiter-Finnenstruktur mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist einen ersten Bereich mit einer ersten Finnenstrukturweite, einen zweiten Bereich mit einer zweiten Finnenstrukturweite, wobei die zweite Finnenstrukturweite kleiner ist als die erste Finnenstrukturweite. Ferner wird eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet.

Description

Ausführungsbeispiele der Erfindung betreffen allgemein ein Verfahren zum Herstellen eines integrierten Schaltkreises, ein Verfahren zum Herstellen einer Zellenanordnung, einen integrierten Schaltkreis, eine Zellenanordnung und ein Speichermodul.
Eine Speicherzellenanordnung mit einer Mehrzahl von Finnen-Feldeffekttransitoren (auch bezeichnet als FinFETs) als Basis-Speicherzellen, welche gemäß einer NAND-Verbindungsstruktur gekoppelt sind, sind zur Datenspeicherung mit hoher Dichte geeignet. Eine solche NAND-Speicherzellenanordnung weist einen Effekt auf, der darin zu sehen ist, dass die Speicherzellen eines so genannten Speicherzellenstrings eine Mehrzahl von seriell Source-zu-Drain gekoppelten Speicherzellen aufweist, kontaktiert werden können unter Verwendung einer geringen Anzahl von Kontakten (beispielsweise zwei Kontakte für einen Speicherzellenstring mit 32 Speicherzellen). Auf diese Weise kann fast ein 4 F²-Gitter erreicht werden.
Jedoch wird bei einer minimalen Strukturgröße (Minimum Feature Size, F) von ungefähr 30 nm (F = 30 nm) eine sehr hohe Anforderungen stellende Dicke der Finne von weniger als 15 nm für die Lithographieprozesse benötigt. Eine Finne einer solchen Dicke kann in einer Sub-lithographischen Weise hergestellten werden unter Verwendung einer oder mehrerer der folgenden Prozesse wie beispielsweise:

– ein so genanntes Photoresist-Trimmen,
– so genannte "Opfer"-Oxidationen,
– Spacer-Lithographieprozesse.

Die geringe Dicke und die Variation der Dicken der Finnen führen jedoch zu erheblichen Serien-Widerständen und verschlechtern somit die Lese-Zeit und indirekt auch die Programmierzeit aufgrund der Lese-Verifizier-Zyklen.
Ferner ist eine ausreichende mechanische Stabilität einer Finne mit einer Dicke von weniger als 15 nm und einer Länge in einem Bereich von ungefähr 1 μm bis ungefähr 2 μm während eines herkömmlichen Prozesses fraglich.
Gemäß einem Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zellenanordnung bereitgestellt, bei dem mindestens eine Halbleiter-Finnenstruktur mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren gebildet, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist einen ersten Bereich mit einer ersten Finnenstrukturweite sowie einen zweiten Bereich mit einer zweiten Finnenstrukturweite. Die zweite Finnenstrukturweite ist kleiner als die erste Finnenstrukturweite. Weiterhin wird gemäß dem Verfahren eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet.
Gemäß einer Ausgestaltung der Erfindung wird eine Mehrzahl von elektrisch leitfähigen Strukturen auf oder über der Mehrzahl von Ladungsspeicherbereichen gebildet.
Die Mehrzahl von Ladungsspeicherbereichen können nur, anders ausgedrückt, ausschließlich, auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet werden.
Gemäß einer anderen Weiterbildung der Erfindung wird eine zusätzliche Halbleiter-Finnenstruktur neben der Halbleiter-Finnenstruktur gebildet, wobei die Halbleiter-Finnenstruktur und die zusätzliche Halbleiter-Finnenstruktur sich im Wesentlichen parallel zueinander erstrecken.
Das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur kann aufweisen ein Bilden einer Halbleiter-Finne und einer zusätzlichen Halbleiter-Finne nebeneinander, wobei die Halbleiter-Finne und die zusätzliche Halbleiter-Finne sich im Wesentlichen parallel zueinander erstrecken, wobei ein Hohlraum gebildet wird zwischen der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne.
In den Hohlraum kann Füllmaterial gebildet werden.
Das Füllmaterial kann ein Oxid aufweisen oder aus einem Oxid bestehen.
Weiterhin ist es gemäß einer Ausgestaltung der Erfindung vorgesehen, dass das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur ferner ein Bilden einer Isolationsschicht auf der oberen Oberfläche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne und dem Füllmaterial aufweist. Weiterhin kann die Isolationsschicht derart strukturiert werden, dass die obere Oberfläche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne in den zweiten Bereichen freigelegt wird.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur ferner aufweist ein Reduzieren der Weite der Isolationsschicht basierend auf Lithographie, Ätzen, Trimmen oder Oxidation.
Das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur kann ferner ein Dünnen der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne in den zweiten Bereichen aufweisen.
Das Dünnen der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur kann ferner selektiv durchgeführt werden bezüglich der Isolationsschicht.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das Dünnen der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur durchgeführt wird mittels Ätzens.
Das Bilden der Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur kann ferner aufweisen ein Abscheiden einer Mehrzahl von Ladungsspeicher-Schichtenstrukturen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Das Bilden der Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur kann ferner aufweisen ein Bilden einer Mehrzahl von Floating-Gate-Schichtenstrukturen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das Bilden der Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur ferner aufweist ein Bilden von Ladungsfänger-Schichtenstrukturen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Die Mehrzahl von elektrisch leitfähigen Strukturen auf oder über der Mehrzahl von Ladungsspeicherbereichen können gebildet werden unter Verwendung eines Damaszener-Prozesses.
Weiterhin kann gemäß dem Verfahren die Isolationsschicht entfernt werden, womit Seitenwände der elektrisch leitfähigen Strukturen und der Finne entfernt werden.
Gemäß einer anderen Ausgestaltung der Erfindung können gemäß dem Verfahren ferner Dotieratome in die freigelegten Bereiche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne implantiert werden, womit Source/Drain-Bereiche in der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur gebildet werden.
Weiterhin können Isolations-Abstandshalter (Isolations-Spacer) auf den freigelegten Seitenwänden der elektrisch leitfähigen Strukturen gebildet werden.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen einer Zellenanordnung bereitgestellt, bei dem mindestens eine Halbleiter-Finnenstruktur gebildet wird mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist einen ersten Bereich mit einer ersten Finnenstrukturweite, einen zweiten Bereich mit einer zweiten Finnenstrukturweite, wobei die zweite Finnenstrukturweite kleiner ist als die erste Finnenstrukturweite. Weiterhin wird eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein integrierter Schaltkreis mit einer Zellenanordnung bereitgestellt, wobei die Zellenanordnung aufweist mindestens eine Halbleiter-Finnenstruktur mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist einen ersten Bereich mit einer ersten Finnenstrukturweite sowie einen zweiten Bereich mit einer zweiten Finnenstrukturweite. Die zweite Finnenstrukturweite ist kleiner als die erste Finnenstrukturweite. Ferner ist eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur vorgesehen.
Gemäß einer Ausgestaltung der Erfindung ist eine Mehrzahl elektrisch leitfähiger Strukturen auf oder über der Mehrzahl von Ladungsspeicherbereichen vorgesehen.
Die Mehrzahl von Ladungsspeicherbereichen können nur, anders ausgedrückt, ausschließlich, auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur angeordnet sein.
Gemäß einer anderen Ausgestaltung der Erfindung sind die Mehrzahl von elektrisch leitfähigen Strukturen eine Mehrzahl von Wortleitungen.
Die Mehrzahl von Wortleitungen können selbst-justierte Wortleitungen sein relativ zu den zweiten Bereichen.
Die Halbleiter-Finnenstruktur kann aus Silizium hergestellt sein.
Die Halbleiter-Finnenstruktur ist gemäß einer Ausgestaltung der Erfindung gebildet in <100>-Richtung oder in <110>-Richtung des Halbleiter-Materials.
Die Zellenanordnung kann ferner Spacer aufweisen, welche auf oder über mindestens einem Teil der Seitenwände der Mehrzahl von elektrisch leitfähigen Strukturen in lateraler Richtung der Halbleiter-Finnenstruktur angeordnet sind.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird eine Zellenanordnung bereitgestellt mit einer Halbleiter-Finnenstruktur, welche einen Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren aufweist. Der Bereich eines jeden Finnen-Feldeffekttransistors weist einen ersten Bereich mit einer ersten Finnenstrukturweite und einen zweiten Bereich mit einer zweiten Finnenstrukturweite auf. Die zweite Finnenstrukturweite ist kleiner als die erste Finnenstrukturweite. Weiterhin ist eine Mehrzahl von Ladungsspeicherbereichen vorgesehen, angeordnet auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein Speichermodul vorgesehen, welches aufweist eine Mehrzahl integrierter Schaltkreise, wobei mindestens ein integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen aufweist eine Zellenanordnung, wobei die Zellenanordnung aufweist eine Halbleiter-Finnenstruktur mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist einen ersten Bereich mit einer ersten Finnenstrukturweite und einen zweiten Bereich mit einer zweiten Finnenstrukturweite. Die zweite Finnenstrukturweite ist kleiner als die erste Finnenstrukturweite. Weiterhin ist eine Mehrzahl von Ladungsspeicherbereichen vorgesehen, angeordnet auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Das Speichermodul kann ein stapelbares Speichermodul sein, bei dem mindestens einige der integrierten Schaltkreise aufeinander gestapelt sind.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Die Figuren sind nicht notwendigerweise maßstabsgetreu, es wurde stattdessen Wert darauf gelegt, die Prinzipien der Ausführungsbeispiele der Erfindung zu erläutern. In den Figuren sind, soweit zweckmäßig, gleiche oder ähnliche Elemente mit denselben Bezugszeichen versehen.
Es zeigen
1 ein Ablaufdiagramm, in dem ein Verfahren zum Herstellen einer Zelle dargestellt ist;
2 ein Ablaufdiagramm, in dem ein Verfahren zum Herstellen einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist;
3 eine Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung;
4 eine Querschnittsansicht einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung;
5A und 5B eine Draufsicht (5A) und eine Querschnittsansicht (5B) entlang einer ersten Querschnittslinie A-A' aus 5A einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung zu einer ersten Stufe ihrer Herstellung;
6A und 6B eine Draufsicht (6A) und eine Querschnittsansicht (6B) entlang einer ersten Querschnittslinie A-A' aus 6A einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung zu einer zweiten Stufe ihrer Herstellung;
7A bis 7C eine Draufsicht (7A) und eine Querschnittsansicht (7B) entlang einer ersten Querschnittslinie A-A' aus 7A, und eine Querschnittsansicht (7C) entlang einer zweiten Querschnittslinie B-B' aus 7A einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung zu einer dritten Stufe ihrer Herstellung;
8A und 8B eine Draufsicht (8A) und eine Querschnittsansicht (8B) entlang einer ersten Querschnittslinie A-A' aus 8A einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung zu einer vierten Stufe ihrer Herstellung;
9A und 9B eine Draufsicht (9A) und eine Querschnittsansicht (9B) entlang einer ersten Querschnittslinie A-A' aus 9A einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung zu einer fünften Stufe ihrer Herstellung;
10A und 10B eine Draufsicht (10A) und eine Querschnittsansicht (10B) entlang einer ersten Querschnittslinie A-A' aus 10A einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung zu einer sechsten Stufe ihrer Herstellung;
11A und 11B eine Draufsicht (11A) und eine Querschnittsansicht (11B) entlang einer dritten Querschnittslinie C-C' aus 11A einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung zu einer siebten Stufe ihrer Herstellung; und
12A und 12B ein Speichermodul (12A) und ein stapelbares Speichermodul (12B) gemäß einem Ausführungsbeispiel der Erfindung.
Im Rahmen dieser Beschreibung werden die Begriffe "verbunden", "angeschlossen" sowie "gekoppelt" verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
In einem Ausführungsbeispiel der Erfindung wird eine Speicherzellenanordnung bereitgestellt mit einer Mehrzahl von Finnen-Feldeffekttransistoren (auch bezeichnet als FinFETs), welche miteinander gemäß einer Logik-Funktion gekoppelt sind. In einem Ausführungsbeispiel der Erfindung ist die Mehrzahl von Finnen-Feldeffekttransistoren miteinander gemäß einer NAND-Verbindung gekoppelt, beispielsweise seriell Source-zu-Drain gekoppelt, wobei eine Finnenstruktur mindestens einen Finnen-Feldeffekttransistor-String aufweisen kann mit einer Mehrzahl von Finnen-Feldeffekttransistoren. Die Mehrzahl von Finnen-Feldeffekttransistoren können Ein-Transistor-Speicherzellen sein, beispielsweise nicht-flüchtige Speicherzellen oder flüchtige Speicherzellen. Die Logik-Finnen-Feldeffekttransistoren können verwendet werden in jeder beliebigen Art eines Prozessors, beispielsweise in einem Mikroprozessor oder in einem ASIC (Application Specific Integrated Circuit) oder in einer anderen Art eines programmierbaren Prozessors oder eines hart-verdrahteten Prozessors. Ferner können in einem Ausführungsbeispiel der Erfindung die von dem Finnen-Feldeffekttransistoren gebildeten Speicherzellen Ein-Bit-Speicherzellen sein oder/und Mehrfach-Bit-Speicherzellen. In einem alternativen Ausführungsbeispiel der Erfindung können die von den Finnen-Feldeffekttransistoren gebildeten Speicherzellen Ein-Pegel-Speicherzellen sein und/oder Mehrfach-Pegel-Speicherzellen.
Obwohl die beschriebenen Ausführungsbeispiele eine NAND-Struktur betreffen, kann jede andere Art einer Kopplung der Finnen-Feldeffekttransistoren miteinander in einem alternativen Ausführungsbeispiel der Erfindung vorgesehen sein.
Im Rahmen dieser Beschreibung soll der Ausdruck "Mehrfach-Bit-Speicherzellen" beispielsweise enthalten Speicherzellen, welche eingerichtet sind zum Speichern einer Mehrzahl von Bits mittels räumlich getrennter elektrische Ladung-Speicherbereiche oder Strom-Leitfähigkeitsbereiche, womit eine Mehrzahl von Logik-Zuständen repräsentiert wird.
Im Rahmen dieser Beschreibung soll der Ausdruck "Mehrfach-Pegel-Speicherzelle" beispielsweise enthalten Speicherzellen, welche eingerichtet sind zum Speichern einer Mehrzahl von Bits, indem unterscheidbare Spannungspegel oder Strompegel abhängig von der Menge elektrischer Ladung, welche in der Speicherzelle gespeichert ist oder abhängig von der Menge des elektrischen Stroms, welche durch die Speicherzelle fließt, vorhanden sind, womit eine Mehrzahl von Logik-Zuständen repräsentiert wird.
Im Rahmen dieser Beschreibung kann unter einer "flüchtigen Speicherzelle" eine Speicherzelle verstanden werden, welche Daten speichert, wobei die Daten aufgefrischt ("refreshed") werden, während eine Energieversorgungsspannung des Speichersystems aktiv ist, in anderen Worten, in einem Zustand des Speichersystems, in welchem es mit Energieversorgungsspannung versorgt wird.
Unter einer "nicht-flüchtigen Speicherzelle" wird verstanden eine Speicherzelle, welche Daten speichert, selbst wenn sie nicht aktiv ist. In einem Ausführungsbeispiel der Erfindung kann eine Speicherzelle als nicht aktiv angesehen werden beispielsweise, wenn aktuell ein Zugriff auf den Inhalt der Speicherzelle inaktiv ist. In einem anderen Ausführungsbeispiel kann eine Speicherzelle als nicht aktiv verstanden werden, wenn beispielsweise die Energieversorgung inaktiv ist. Ferner können die gespeicherten Daten auf einer regulären Zeitbasis aufgefrischt werden, aber nicht, wie bei einer "flüchtigen Speicherzelle" alle wenige Pikosekunden oder Nanosekunden oder Millisekunden, sondern eher in einem Bereich von Stunden, Tagen, Wochen oder Monaten.
In einem Ausführungsbeispiel der Erfindung wird ein Prozess bereitgestellt, bei dem die Finnenstrukturen lokal in dem Bereich gedünnt sind, in dem beispielsweise die Wortleitungen gebildet werden. Auf diese Weise wird die mechanische Stabilität innerhalb des Herstellungsprozesses erhöht (siehe beispielsweise 8). Ferner kann in einem Ausführungsbeispiel der Erfindung ein geringer Unterschwellen-Leckstrom bereitgestellt werden.
3 zeigt eine Zellenanordnung 300 gemäß einem Ausführungsbeispiel der Erfindung.
In einem Ausführungsbeispiel der Erfindung ist die Zellenanordnung 300 ein NAND-Speicherzellenarray 300 als ein Teil einer Speichereinrichtung (im Allgemeinen, als ein Teil einer elektronischen Einrichtung, enthaltend die Zellenanordnung 300). Das NAND-Speicherzellenarray 300 weist Wortleitungen 302 (im Allgemeinen, eine beliebige Anzahl von Wortleitungen 302, in einem Ausführungsbeispiel der Erfindung, 1024 Wortleitungen 302) und diese kreuzende Bitleitungen 304 (im Allgemeinen, eine beliebige Anzahl von Bitleitungen 304, in einem Ausführungsbeispiel der Erfindung, 512 Bitleitungen 304) auf.
Das NAND-Speicherzellenarray weist NAND-Strings 306 auf, wobei jeder NAND-String 306 Ladungsfänger-Speicherzellen 308 aufweist (beispielsweise Ladungsfänger-Transistor-Typ-Speicherzellen, wie im Folgenden näher erläutert wird). Ferner kann eine beliebige Anzahl von Ladungsfänger-Speicherzellen 308 in dem NAND-String 306 vorgesehen sein, gemäß einem Ausführungsbeispiel der Erfindung, 32 Ladungsfänger-Speicherzellen 308. Die Ladungsfänger-Speicherzellen 308 sind verbunden in Serie Source-zu-Drain zwischen ein Source-Auswähl-Gate 310, welches implementiert sein kann als ein Feldeffekttransistor, und ein Drain-Auswähl-Gate 312, welches ebenfalls als ein Feldeffekttransistor implementiert sein kann. Jedes Source-Auswähl-Gate 310 ist an einer Kreuzungsstelle einer Bitleitung 304 und einer Source-Auswähl-Leitung 314 angeordnet. Jedes Drain-Auswähl-Gate 312 ist an einer Kreuzungsstelle einer Bitleitung 304 und einer Drain-Auswähl-Leitung 316 angeordnet. Das Drain eines jeden Source-Auswähl-Gates 310 ist mit dem Source-Anschluss der ersten Ladungsfänger-Speicherzellen 308 des entsprechenden NAND-Strings 306 verbunden. Die Source eines jeden Source-Auswähl-Gates 310 ist verbunden mit einer gemeinsamen Source-Leitung 318. Ein Steuer-Gate 320 eines jeden Source-Auswähl-Gates 310 ist mit der Source-Auswähl-Leitung 314 verbunden.
In einem Ausführungsbeispiel der Erfindung ist die gemeinsame Source-Leitung 318 geschaltet zwischen die Source-Auswähl-Gates 310 für NAND-Strings 306 zweier unterschiedlicher NAND-Arrays. Auf diese Weise teilen sich zwei NAND-Arrays die gemeinsame Source-Leitung 318.
In einem Ausführungsbeispiel der Erfindung ist das Drain eines jeden Drain-Auswähl-Gates 312 verbunden mit der Bitleitung 304 des jeweiligen NAND-Strings 306 an einem Drain-Kontakt 322. Die Source eines jeden Drain-Auswähl-Gates 312 ist verbunden mit dem Drain der letzten Ladungsfänger-Speicherzelle 308 des entsprechenden NAND-Strings 306. In einem Ausführungsbeispiel der Erfindung teilen sich mindestens zwei NAND-Strings 306 denselben Drain-Kontakt 322.
Gemäß den beschriebenen Ausführungsbeispielen weist jede Ladungsfänger-Speicherzelle 308 eine Source 324 (beispielsweise einen ersten Source/Drain-Bereich), ein Drain 326 (beispielsweise einen zweiten Source/Drain-Bereich), einen Ladungsspeicherbereich 328 (beispielsweise einen dielektrischen Schichtenstapel) und ein Steuer-Gate 330 (beispielsweise einen Gate-Bereich), auf. Das Steuer-Gate 330 einer jeden Ladungsfänger-Speicherzelle 308 ist mit einer jeweiligen Wortleitung 302 verbunden. Eine Spalte des NAND-Speicherzellenarrays 300 weist einen jeweiligen NAND-String 306 auf und eine Zeile des NAND-Speicherzellenarrays 300 weist diejenigen Ladungsfänger-Speicherzellen 308 auf, welche gemeinsamen mit einer jeweiligen Wortleitung 302 verbunden sind.
In einem alternativen Ausführungsbeispiel der Erfindung ist die Zellenanordnung 300 ein NOR-Speicherzellenarray 300. In noch einem anderen Ausführungsbeispiel der Erfindung kann die Zellenanordnung 300 gemäß einer jeden anderen geeigneten Architektur angeordnet sein.
4 zeigt eine Querschnittsansicht 400 einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung.
Der Querschnitt verläuft durch eine Wortleitung 302. Wie in 4 gezeigt ist, ist die Zellenanordnung 300 auf einem Träger 402 gebildet, beispielsweise einem Substrat. In einem Ausführungsbeispiel der Erfindung kann das Substrat (beispielsweise ein Wafer-Substrat) 404 hergestellt sein aus Halbleiter-Materialien unterschiedlicher Arten, inklusive Silizium, Germanium, Materialien aus den Gruppen III bis V des Periodensystems oder anderen Arten, inklusive beispielsweise Polymeren, obwohl in einer anderen Ausführungsform der Erfindung andere geeignete Materialien ebenfalls verwendet werden können. In einem Ausführungsbeispiel der Erfindung ist das Substrat 402 hergestellt aus Silizium (dotiert oder undotiert), in einem alternativen Ausführungsbeispiel der Erfindung ist das Substrat 402 ein Silizium-auf-Isolator (Silicon an Insulator, SOI)-Wafer. Als eine Alternative können alle anderen geeigneten Halbleitermaterialien für das Substrat 402 verwendet werden, beispielsweise Verbundhalbleitermaterialien wie beispielsweise Gallium-Arsenid (GaAs), Indium-Phosphid (InP) aber auch jedes andere geeignete ternäre Verbundhalbleitermaterial oder quaternäre Verbundhalbleitermaterial, wie beispielsweise Indium-Gallium-Arsenid (InGaAs).
In einem Ausführungsbeispiel der Erfindung ist eine Mehrzahl von Halbleiter-Finnenstrukturen 404 vorgesehen, welche beispielsweise aus Silizium hergestellt sein können. Jede Halbleiter-Finnenstruktur 404 bildet einen jeweiligen NAND-String 306, wie er mit Bezugnahme auf 3 beschrieben worden ist. Die Halbleiter-Finnenstrukturen 404 sind voneinander isoliert mittels Shallow-Trench-Isolations-Strukturen (STI-Strukturen) 406. In einem Ausführungsbeispiel der Erfindung wird ein Ladungsspeicherbereich 408 auf oder über den Halbleiter-Finnenstrukturen 404 gebildet. In einem Ausführungsbeispiel der Erfindung ist der Ladungsspeicherbereich 408 ein Schichtenstapel einer Mehrzahl von Schichten.
In einem anderen Ausführungsbeispiel der Erfindung ist der Ladungsspeicherbereich 408 eine Floating-Gate-Schichtenstruktur.
In einem Ausführungsbeispiel der Erfindung ist der Ladungsspeicherbereich 408 eine Ladungsfänger-Schichtenstruktur. In einem Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur einen dielektrischen Schichtenstapel auf mit mindestens zwei dielektrischen Schichten, welche aufeinander ausgebildet sind, wobei Ladungsträger in mindestens einer der mindestens zwei dielektrischen Schichten eingefangen werden können. Beispielsweise weist die Ladungsfänger-Schichtenstruktur eine Ladungsfängerschicht auf, welche beispielsweise enthalten kann ein oder bestehen kann aus einem Material oder mehr Materialien, ausgewählt aus einer Gruppe von Materialien bestehend aus: Aluminiumoxid (Al₂O₃), Yttriumoxid (Y₂O₃), Hafniumoxid (HfO₂), Lanthanoxid (LaO₂), Zirkoniumoxid (ZrO₂), amorphes Silizium (a-Si), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂) und/oder ein Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung aus den Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). In einem Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur einen dielektrischen Schichtenstapel auf enthaltend drei dielektrische Schichten, welche aufeinander ausgebildet sind, beispielsweise eine erste Oxidschicht (beispielsweise Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht (beispielsweise Siliziumnitrid) auf der ersten Oxidschicht, und eine zweite Oxidschicht (beispielsweise Siliziumoxid oder Aluminiumoxid) auf der Nitridschicht. Diese Art von dielektrischem Schichtenstapel wird auch als ONO-Schichtenstapel bezeichnet. In einem alternativen Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur zwei, vier oder sogar mehr dielektrische Schichten auf, welche aufeinander angeordnet sind.
Ferner ist die Wortleitung 302 als eine elektrisch leitfähige Struktur auf oder über dem Ladungsspeicherbereich 408 vorgesehen. Die Wortleitung 302 weist ferner die Gate-Bereiche der jeweiligen Speicherzellentransistoren auf, beispielsweise der Ladungsfänger-Speicherzellen 308.
Bezug nehmend nun auf 1 wird ein Verfahren 100 zum Herstellen einer Zelle im Detail beschrieben.
In 102 wird eine Halbleiter-Finnenstruktur gebildet mit einem Bereich, beispielsweise einem aktiven Bereich, für mindestens einen Finnen-Feldeffekttransistor. Wie im Folgenden noch näher erläutert wird, weist der Bereich des Finnen-Feldeffekttransistors auf einen ersten Bereich, beispielsweise einen ersten Feldeffekttransistor-Bereich, mit einer ersten Finnenstrukturweite und einen zweiten Bereich, beispielsweise einen zweiten Finnen-Feldeffekttransistor-Bereich, mit einer zweiten Finnenstrukturweit. Die zweite Finnenstrukturweite ist kleiner als die erste Finnenstrukturweite, anders ausgedrückt, der zweite Bereich ist gedünnt (beispielsweise lokal gedünnt) in der longitudinalen Richtung der Halbleiter-Finnenstruktur verglichen mit dem ersten Bereich. In einem Ausführungsbeispiel der Erfindung erstreckt sich der zweite Bereich in longitudinaler Richtung der Halbleiter-Finnenstruktur derart, dass die Erstreckung ungefähr gleich ist der physikalischen Dicke des dielektrischen Ladungsfänger-Stapels des Finnen-Feldeffekttransistors. In einem Ausführungsbeispiel der Erfindung weist der zweite Bereich eine Länge in der longitudinalen Richtung der Halbleiter-Finnenstruktur auf, die gleich ist der Gate-Länge der Zelle, beispielsweise des Finnen-Feldeffekttransistors. In einem Ausführungsbeispiel der Erfindung wird die Halbleiter-Finnenstruktur gebildet, indem die Weite der Isolationsschicht reduziert wird basierend auf Lithographie, Ätzen, Trimmen oder einer Oxidation. Auf diese Weise hat die Wortleitung mehr Raum und somit können größere Gate-Längen erhalten werden.
In 104 wird ein Ladungsspeicherbereich auf oder über dem zweiten Bereich der Halbleiter-Finnenstruktur gebildet (beispielsweise abgeschieden, beispielsweise mittels eines chemischen Abscheideverfahrens aus der Gasphase (Chemical Vapour Deposition, CVD) oder mittels eines physikalischen Abscheideverfahrens aus der Gasphase (Physical Vapour Deposition, PVD).
In 106 wird optional eine elektrisch leitfähige Struktur (beispielsweise enthaltend den Gate-Bereich des Finnen-Feldeffekttransistors) gebildet auf oder über dem Ladungsspeicherbereich (beispielsweise abgeschieden, beispielsweise mittels eines CVD-Prozesses oder mittels eines PVD-Prozesses).
Bezug nehmend nun auf 2 wird ein Verfahren 200 zum Herstellen einer Zellenanordnung (in einem alternativen Ausführungsbeispiel der Erfindung ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zellenanordnung) gemäß einem Ausführungsbeispiel der Erfindung näher erläutert.
In 202 wird mindestens eine Halbleiter-Finnenstruktur gebildet mit einem Bereich, beispielsweise einem aktiven Bereich, für eine Mehrzahl von Finnen-Feldeffekttransistoren. Der Bereich eines jeden Finnen-Feldeffekttransistors weist auf einen ersten Bereich, beispielsweise einen ersten Finnen-Feldeffekttransistor-Bereich, mit einer ersten Finnenstrukturweite und einen zweiten Bereich, beispielsweise einen zweiten Finnen-Feldeffekttransistor-Bereich, mit einer zweiten Finnenstrukturweite. Die zweite Finnenstrukturweite ist kleiner als die erste Finnenstrukturweite, anders ausgedrückt, der zweite Bereich ist gedünnt (beispielsweise lokal gedünnt) in der longitudinalen Richtung der Halbleiter- Finnenstruktur verglichen mit dem ersten Bereich. In einem Ausführungsbeispiel der Erfindung erstreckt sich der zweite Bereich in longitudinaler Richtung der Halbleiter-Finnenstruktur derart, dass die Erstreckung gleich ist der Gate-Länge des Finnen-Feldeffekttransistors.
In 204 wird eine Mehrzahl von Ladungsspeicherbereichen gebildet auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur (beispielsweise abgeschieden, beispielsweise mittels eines CVD-Prozesses oder eines ALCVD-Prozesses oder mittels eines PVD-Prozesses oder mittels thermischer Oxidation) (es ist anzumerken, dass diese Ausführungsform der Erfindung sich von der in 1 gezeigten Ausführungsform darin unterscheidet, dass eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet wird, wobei in dem in 1 dargestellten Ausführungsbeispiel ein Ladungsspeicherbereich auf oder über dem zweiten Bereich der Halbleiter-Finnenstruktur gebildet wird).
In 206 wird optional eine Mehrzahl von elektrisch leitfähigen Strukturen auf oder über der Mehrzahl von Ladungsspeicherbereichen gebildet (beispielsweise abgeschieden, beispielsweise mittels eines CVD-Prozesses oder mittels eines PVD-Prozesses) (es ist anzumerken, dass diese Ausführungsform der Erfindung sich von der in 1 gezeigten Ausführungsform darin unterscheidet, dass eine Mehrzahl von elektrisch leitfähigen Strukturen auf oder über den zweiten Finnen-Feldeffekttransistor-Bereichen der Halbleiter-Finnenstruktur gebildet werden, wobei in dem in 1 dargestellten Ausführungsbeispiel eine elektrisch leitfähige Struktur auf oder über dem Ladungsspeicherbereich gebildet wird).
In einem Ausführungsbeispiel der Erfindung kann eine zusätzliche Halbleiter-Finnenstruktur neben der Halbleiter-Finnenstruktur gebildet werden, wobei die Halbleiter- Finnenstruktur und die zusätzliche Halbleiter-Finnenstruktur sich im Wesentlichen parallel zueinander erstrecken. Im Allgemeinen kann eine beliebige Anzahl von Halbleiter-Finnenstrukturen (beispielsweise einige Zehn, Hunderte, Tausende oder Millionen) nebeneinander angeordnet sein. In den in 3 und 4 gezeigten Ausführungsbeispielen sind vier Halbleiter-Finnenstrukturen dargestellt, wobei jede Halbleiter-Finnenstruktur einen jeweiligen NAND-String 306 bildet.
In einem Ausführungsbeispiel der Erfindung können die Halbleiter-Finnenstruktur und die zusätzliche Halbleiter-Finnenstruktur gebildet werden mittels Bildens einer Halbleiter-Finne und einer zusätzlichen Halbleiter-Finne nebeneinander, wobei die Halbleiter-Finne und die zusätzliche Halbleiter-Finne sich im Wesentlichen parallel zueinander erstrecken und wobei ein Hohlraum zwischen der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne gebildet wird. Ferner kann Füllmaterial in dem Hohlraum gebildet werden (beispielsweise abgeschieden werden, beispielsweise mittels eines CVD-Prozesses oder mittels eines PVD-Prozesses). In einem Ausführungsbeispiel der Erfindung kann ein Oxid verwendet werden für das Füllmaterial, beispielsweise ein Siliziumoxid, beispielsweise Tetraethyl-Orthosilikat (TEOS).
Ferner wird, wie im Weiteren näher erläutert wird, eine Isolationsschicht auf der oberen Oberfläche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne und dem Füllmaterial gebildet, beispielsweise ein Nitrid, beispielsweise Siliziumnitrid (Si₃N₄). Dann kann die Isolationsschicht derart strukturiert werden, dass die obere Oberfläche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne in den zweiten Finnen-Feldeffekttransistor-Bereichen freigelegt werden.
In einem Ausführungsbeispiel der Erfindung können die Halbleiter-Finne und die zusätzliche Halbleiter-Finne in den zweiten Finnen-Feldeffekttransistor-Bereichen gedünnt werden. Auf diese Weise werden in einem Ausführungsbeispiel der Erfindung die Halbleiter-Finne und die zusätzliche Halbleiter-Finne in denjenigen Bereichen lokal gedünnt, in welchen die Gate-Bereiche und die Wortleitungen gebildet werden.
In einem Ausführungsbeispiel der Erfindung wird das Dünnen der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur durchgeführt selektiv mit Bezug auf die Isolationsschicht, beispielsweise mittels Ätzens (beispielsweise mittels selektiven Ätzens), beispielsweise mittels Nassätzens.
Wie im Folgenden näher erläutert wird, kann in einem Ausführungsbeispiel der Erfindung die Mehrzahl elektrisch leitfähiger Strukturen gebildet werden unter Verwendung eines Damaszener-Prozesses, in einem Ausführungsbeispiel der Erfindung, mittels eines selbst-justierten Damaszener-Prozesses.
Dann werden die verbleibenden Bereiche (nach der Strukturierung) der Isolationsschicht entfernt, womit Seitenwände der elektrisch leitfähigen Strukturen und der Finne freigelegt werden.
Ferner wird ein Ionen-Implantationsprozess (beispielsweise unter Verwendung von Bor-Ionen (B-Ionen) oder unter Verwendung von Arsen-Ionen (As-Ionen)) durchgeführt, womit Dotieratome in den freigelegten Bereichen der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne implantiert werden, womit Source/Drain-Bereiche in der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur gebildet werden.
In einem Ausführungsbeispiel der Erfindung werden Isolations-Abstandshalter (Spacer) auf den freigelegten Seitenwänden der elektrisch leitfähigen Strukturen gebildet.
5A und 5B zeigen eine Draufsicht 502 (5A) und eine Querschnittsansicht 504 (5B) entlang einer ersten Querschnittslinie A-A' aus 5A einer Zellenanordnung 500 gemäß einem Ausführungsbeispiel der Erfindung zu einer ersten Stufe ihrer Herstellung.
Startend mit einem SOI-Wafer (beispielsweise mit einem Siliziumsubstrat 512, einer Siliziumoxid-Schicht 510 (SiO₂-Schicht) auf dem Siliziumsubstrat 512 und einer dünnen Siliziumschicht auf der Siliziumoxidschicht 510), beispielsweise unter Verwendung eines Lithographieprozesses und eines Ätzprozesses (beispielsweise einen unter Verwendung eines Nassätzprozesses, beispielsweise unter Verwendung von KOH als Ätzmittel) werden Finnen 506 in der dünnen Siliziumschicht gebildet. Wie in 5B dargestellt ist, werden Hohlräume, beispielsweise in der Form von Gräben 508, zwischen den Finnen 506 gebildet.
Es ist anzumerken, dass zum besseren Verständnis der Beschreibung nur zwei Finnen 506 in den 5A und 5B gezeigt sind, obwohl eine beliebige Anzahl von Finnen in der Zellenanordnung 500 vorgesehen sein kann.
6A und 6B zeigen eine Draufsicht 602 (6A) und eine Querschnittsansicht 604 (6B) entlang einer ersten Querschnittslinie A-A' aus 6A einer Zellenanordnung 600 gemäß einem Ausführungsbeispiel der Erfindung zu einer zweiten Stufe ihrer Herstellung.
Dann wird in einem Ausführungsbeispiel der Erfindung ein Oxid, beispielsweise ein Tetraethyl-Orthosilikat (TEOS), beispielsweise ein hochdichtes Plasmaoxid (High Density Plasma, HDP), beispielsweise ein HDP-TEOS abgeschieden (beispielsweise unter Verwendung eines CVD-Prozesses), womit die Gräben 508 gefüllt und möglicherweise überfüllt werden. In einem alternativen Ausführungsbeispiel der Erfindung kann jedes Front-End-Of-Line(FEOL)-kompatibles Isolationsmaterial verwendet werden zum Füllen der Hohlräume, beispielsweise der Gräben 508. In einem Ausführungsbeispiel der Erfindung kann ein Low-k-dielektrisches Material verwendet werden, beispielsweise SiLK oder ein poröses Glas. Das Graben-überfüllende Material wird dann entfernt, beispielsweise mittels eines Planarisierungsprozesses, beispielsweise mittels eines chemisch-mechanischen Polierprozesses (Chemical Mechanical Polishing, CMP), womit die obere Oberfläche der Finnen 506 freigelegt wird und Shallow-Trench-Isolationen (STI) 606 gebildet werden. Es ist anzumerken, dass 6A die Zellenanordnung 600 zeigt, bevor der CMP-Prozess ausgeführt wird.
7A bis 7C zeigen eine Draufsicht 702 (7A) und eine Querschnittsansicht 704 (7B) entlang einer ersten Querschnittslinie A-A' aus 7A, und eine Querschnittsansicht 706 (7C) entlang einer zweiten Querschnittslinie B-B' aus 7A einer Zellenanordnung 700 gemäß einem Ausführungsbeispiel der Erfindung zu einer dritten Stufe ihrer Herstellung.
In einem folgenden Prozess wird Nitrid (beispielsweise Siliziumnitrid) abgeschieden (beispielsweise mittels eines CVD-Prozesses oder eines PVD-Prozesses) auf der oberen Oberfläche der Zellenanordnung 600, welche in 6A und 6B gezeigt ist. Dann werden unter Verwendung beispielsweise einer Linienmaske in einem Lithographieprozess und einem Ätzprozess streifenförmige Nitridbereiche 708 gebildet über Bereichen der Zellenanordnung und insbesondere den Finnen 506, in denen die Source/Drain-Bereiche der Finnen-Feldeffekttransistoren später gebildet werden sollen. Mittels Ätzens der Bereiche des Nitrids zwischen den verbleibenden streifenförmigen Nitrid-Bereichen 708 werden Bereiche der Finnen 506 und des Oxids zwischen den Finnen 506 freigelegt. In einem Ausführungsbeispiel der Erfindung werden diejenigen Bereiche der Finnen 506 freigelegt, in welchen die Ladungsspeicherbereiche und die Wortleitungen 302 gebildet werden, wie im Folgenden näher erläutert wird. In einem Ausführungsbeispiel der Erfindung werden diejenigen Bereiche der Finnen 506 freigelegt, in denen die Kanäle der Feldeffekttransistoren gebildet werden in Antwort auf das Anlegen geeigneter Spannungen an die Wortleitungen 302 und die Source/Drain-Bereiche (beispielsweise mittels der Bitleitungen 304).
Dann wird das Oxid der freigelegten Bereiche des Oxids teilweise entfernt, beispielsweise unter Verwendung eines Trockenätz-Prozesses, beispielsweise unter Verwendung eines selektiven Trockenätz-Prozesses, welcher ausreichend selektiv ist zu dem Material der Finnen 506, so dass, wenn das Oxid entfernt ist, kein oder fast kein Material der Finnen 506 entfernt wird. In einem Ausführungsbeispiel der Erfindung wird beispielsweise ungefähr 30% bis ungefähr 70% des Oxids entfernt, beispielsweise ungefähr 40% bis ungefähr 60%, beispielsweise ungefähr 45% bis ungefähr 55%, beispielsweise ungefähr 50%.
8A und 8B zeigen eine Draufsicht 802 (8A) und eine Querschnittsansicht 804 (8B) entlang einer ersten Querschnittslinie A-A' aus 8A einer Zellenanordnung 800 gemäß einem Ausführungsbeispiel der Erfindung zu einer vierten Stufe ihrer Herstellung.
Dann werden die freigelegten Bereiche der Finnen 506 lokal gedünnt (beispielsweise nur in dem Bereich der zu bildenden Wortleitungen 302), womit gedünnte Bereiche 806 der Finnen 506 gebildet werden. Diejenigen Bereiche der Finnen 506, welche noch immer von den streifenförmigen Nitrid-Bereichen 708 bedeckt sind, werden nicht gedünnt. Das Dünnen kann ausgeführt werden unter Verwendung eines jeden beliebigen geeigneten Prozesses.
In einem Ausführungsbeispiel der Erfindung wird das Dünnen durchgeführt unter Verwendung einer der folgenden Prozesse:

– einem so genannten Photoresist-Trimmen,
– einer so genannten "Opfer"-Oxidation,
– Spacer-Lithographieprozessen,
– Ätzen.

In einem Ausführungsbeispiel der Erfindung wird das Dünnen durchgeführt unter Verwendung eines selektiven Ätzens (selektiv mit Bezug auf das Oxid), beispielsweise unter Verwendung eines KOH-Ätzprozesses (beispielsweise unter Verwendung von Tetramethyl-Ammonium-Hydroxid (TMAH) oder Cholin). Anschaulich kann unter einem Dünnungsprozess verstanden werden ein nachträgliches Dünnen der Finnen 506 in den gewünschten lokalen Bereichen. Indem dies durchgeführt wird, wird jeder der gedünnten Bereiche der Finnen 506 mechanisch gut verankert, beispielsweise mittels der benachbarten dickeren Bereiche der Finnen 506 (welche nicht gedünnt sind) mit einer Finnenweite von F (minimale Strukturgröße). Zusätzlich werden die Serien-Widerstände auf diese Weise reduziert verglichen mit dem Fall, in dem das Dünnen entlang der gesamten Länge der Finne erfolgt.
Da in einem Ausführungsbeispiel der Erfindung die Ätzrate zum Ätzen des Finnen-Materials, beispielsweise Silizium, abhängig ist von der Kristallorientierung des Finnen-Material-Kristalls (welches einkristallin sein kann), wird dies berücksichtigt während des Entwurfs der Zellenanordnung. In einem Ausführungsbeispiel der Erfindung ist das Material der Finne orientiert in <100>-Richtung oder in <110>-Richtung gemäß den Miller-Indizes.
9A und 9B zeigen eine Draufsicht 902 (9A) und eine Querschnittsansicht 904 (9B) entlang einer ersten Querschnittslinie A-A' aus 9A einer Zellenanordnung 900 gemäß einem Ausführungsbeispiel der Erfindung zu einer fünften Stufe ihrer Herstellung.
Dann wird ein Ladungsspeicher-Schichtenstapel 906, beispielsweise ein Ladungsfänger-Schichtenstapel 906, gebildet auf den freigelegten Bereichen des Oxids 606 und den freigelegten Seitenwänden und den freigelegten Oberflächen der gedünnten Bereiche 806 der Finnen 506. In einem Ausführungsbeispiel der Erfindung wird ein Oxid-Nitrid-Oxid (ONO)-Schichtenstapel als der Ladungsfänger-Schichtenstapel 906 gebildet.
In einem Ausführungsbeispiel der Erfindung wird der ONO-Schichtenstapel wie folgt gebildet:
Eine erste dielektrische Schicht wird gebildet (beispielsweise abgeschieden, beispielsweise thermisch Gewachsen oder unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses) auf den freigelegten Bereichen des Oxids 606 und den freigelegten Seitenwänden und den freigelegten Oberflächen der gedünnten Bereiche 806 der Finnen 506. Die Schichtdicke der ersten dielektrischen Schicht kann in einem Bereich sein von ungefähr 1,5 nm bis ungefähr 7 nm, beispielsweise in einem Bereich von ungefähr 2 nm bis ungefähr 6 nm, beispielsweise in einem Bereich von ungefähr 3 nm bis ungefähr 5 nm, beispielsweise in einem Bereich von ungefähr 3,5 nm bis ungefähr 4,5 nm, beispielsweise ungefähr 4 nm. In einem Ausführungsbeispiel der Erfindung ist die erste dielektrische Schicht ein Oxid, beispielsweise Siliziumoxid, obwohl andere geeignete Materialien wie beispielsweise Materialien mit einer höheren Dielektrizitätskonstante als SiO₂ oder Kombinationen derselben in einem alternativen Ausführungsbeispiel der Erfindung verwendet werden können.
Dann wird eine Ladungsfänger-Schicht, wie sie oben beschrieben worden ist, auf der ersten dielektrischen Schicht abgeschieden. Die Schichtdicke der Ladungsfänger-Schicht kann sein in einem Bereich von ungefähr 3 nm bis ungefähr 7 nm, beispielsweise in einem Bereich von ungefähr 4 nm bis ungefähr 6 nm, beispielsweise ungefähr 5 nm.
Dann wird eine zweite dielektrische Schicht auf der Ladungsfänger-Schicht abgeschieden. In einem spezifischen Ausführungsbeispiel ist die zweite dielektrische Schicht gebildet aus einem Oxid wie beispielsweise Siliziumoxid (SiO₂) oder Aluminiumoxid (Al₂O₃). Jedes andere geeignete dielektrische Material, insbesondere jedes andere geeignete Oxid kann als das Material der zweiten dielektrischen Schicht verwendet werden. Die Schichtdicke der zweiten dielektrischen Schicht kann sein in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm, beispielsweise in einem Bereich von ungefähr 7 nm bis ungefähr 13 nm, beispielsweise in einem Bereich von ungefähr 8 nm bis ungefähr 12 nm, beispielsweise in einem Bereich von ungefähr 9 nm bis ungefähr 11 nm, beispielsweise ungefähr 10 nm.
10A und 10B zeigen eine Draufsicht 1002 (10A) und eine Querschnittsansicht 1004 (10B) entlang einer ersten Querschnittslinie A-A' aus 10A einer Zellenanordnung 1000 gemäß einem Ausführungsbeispiel der Erfindung zu einer sechsten Stufe ihrer Herstellung.
Dann werden die streifenförmigen Gräben zwischen den streifenförmigen Nitrid-Bereichen 708 gefüllt und möglicherweise überfüllt mit elektrisch leitfähigem Material wie beispielsweise Polysilizium, einem Metall (beispielsweise einem Silizid, beispielsweise Wolframsilizid (WSi) oder Titansilizid (TiSi) oder einem binären Metall wie beispielsweise Tantalnitrid (TaN), Titannitrid (TiN)) oder jedem anderen geeigneten elektrisch leitfähigen Material. Dieser Prozess entspricht anschaulich einem Damaszener- Prozess, welcher verwendet wird zum Bilden der Wortleitungen 302. Das Graben-überfüllende elektrisch leitfähige Material wird dann entfernt, beispielsweise mittels eines CMP-Prozesses mit Stopp auf der oberen Oberfläche der streifenförmigen Nitrid-Bereiche 708. In einem Ausführungsbeispiel der Erfindung ist der Damaszener-Prozess selbst-justiert, da das elektrisch leitfähige Material in die streifenförmigen Gräben gefüllt wird.
11A und 11B zeigen eine Draufsicht 1102 (11A) und eine Querschnittsansicht 1104 (11B) entlang einer dritten Querschnittslinie C-C' aus 11A einer Zellenanordnung 1100 gemäß einem Ausführungsbeispiel der Erfindung zu einer siebten Stufe ihrer Herstellung.
Nachdem die Wortleitungen 302 gebildet worden sind, werden die streifenförmigen Nitrid-Bereiche 708 entfernt. Mittels Entfernens der streifenförmigen Nitrid-Bereiche 708 werden Seitenwände der Wortleitungen 302 und der Ladungsspeicherbereiche 906 freigelegt. Dann werden Spacer 1106 an den freigelegten Seitenwänden der Wortleitungen 302 und der Ladungsspeicherbereiche 906 gebildet. In einem Ausführungsbeispiel der Erfindung werden die Abstandshalter (Spacer) 1106 hergestellt aus einem Oxid, beispielsweise aus Siliziumoxid. In einem Ausführungsbeispiel der Erfindung werden die Spacer 1106 gebildet, indem zunächst das Spacer-Material als eine Schicht über die gesamte Oberfläche der Zellenanordnung 1000, welche in 10A und 10B gezeigt sind, abgeschieden wird, gefolgt von einem Spacer-Ätzprozess (beispielsweise einem anisotopen Ätzprozess, beispielsweise einem reaktiven Ionen-Ätzprozess (Reactive Ion Etching (RIE)), womit einige Bereiche der Finnen 506 freigelegt werden, in denen die Source/Drain-Bereiche der Feldeffekttransistoren gebildet werden sollen.
Dann wird ein Ionen-Implantationsprozess (beispielsweise unter Verwendung von Bor-Ionen (B-Ionen) oder unter Verwendung von Arsen-Ionen (As-Ionen)) durchgeführt, womit Dotieratome in die freigelegten Bereiche der Finnen 506 implantiert werden, womit Source/Drain-Bereiche 1108 in den Finnen 506 gebildet werden.
Dann werden die herkömmlichen Prozesse zum vervollständigen der Zellenanordnung, beispielsweise der Speicherzellenanordnung, durchgeführt, beispielsweise Back-End-Of-Line-Prozesse (BEOL) wie beispielsweise Verdrahtung, Packaging etc.
In einem alternativen Ausführungsbeispiel der Erfindung können mindestens einige Bereiche des Ladungsspeicher-Schichtenstapels 206, welche auf den Seitenwänden der Finnen 506 abgeschieden sind, entfernt werden, beispielsweise mittels Ätzens, beispielsweise mittels Nassätzens (welches durchgeführt werden sollte selektiv zu den Wortleitungen) oder mittels Trockenätzens wie beispielsweise einem reaktiven Ionenätzen (RIE).
Wie in 12A und 12B dargestellt ist, können in einigen Ausführungsbeispielen Speichereinrichtungen wie solche, welche oben beschrieben worden sind, in Modulen verwendet werden.
In 12A ist ein Speichermodul 1200 dargestellt, auf welchem eine oder mehrere Speichereinrichtungen 1204 auf einem Substrat 1202 angeordnet sind. Die Speichereinrichtung 1204 kann eine Anzahl von Speicherzellen enthalten, wobei jede ein Speicherelement gemäß einem Ausführungsbeispiel der Erfindung verwendet. Das Speichermodul 1200 kann ferner aufweisen eine elektronische Einrichtung oder mehrere elektronische Einrichtungen 1206, welche enthalten können einen oder mehrere Speicher, einen oder mehrere Verarbeitungsschaltkreise, einen oder mehrere Steuerungsschaltkreise, einen oder mehrere Adressierungsschalkreise, einen oder mehrere Bus- Verbindungsschaltkreise oder einen oder mehrere andere Schaltkreise oder eine oder mehrere andere elektronische Einrichtungen, welche auf einem Modul mit einer Speichereinrichtung, wie beispielsweise der Speichereinrichtung 1204, kombiniert werden können. Zusätzlich kann das Speichermodul 1200 eine Mehrzahl elektrischer Verbindungen 1208 aufweisen, welche verwendet werden können zum Verbinden des Speichermoduls 1200 mit anderen elektronischen Komponenten, inklusive anderen Modulen.
Wie in 12B dargestellt ist, können diese Module stapelbar sein, so dass ein Stapel 1250 gebildet wird. Beispielweise kann ein stapelbares Speichermodul 1252 eine oder mehrere Speichereinrichtungen 1256 enthalten, welche auf einem stapelbaren Substrat 1254 angeordnet sein kann oder können. Die Speichereinrichtung 1256 enthält Speicherzellen, welche Speicherelemente gemäß einem Ausführungsbeispiel der Erfindung verwenden. Das stapelbare Speichermodul 1252 kann ferner aufweisen eine oder mehrere elektronische Einrichtungen 1258, welche enthalten können einen oder mehrere Speicher, einen oder mehrere Verarbeitungsschaltkreise, einen oder mehrere Steuerungsschaltkreise, einen oder mehrere Adressierungsschalkreise, einen oder mehrere Bus-Verbindungsschaltkreise oder einen oder mehrere andere Schaltkreise oder eine oder mehrere elektronische Einrichtungen, welche auf einem Modul mit einer Speichereinrichtung kombiniert werden können wie beispielsweise der Speichereinrichtung 1256. Elektrische Verbindungen 1260 werden verwendet zum Verbinden der stapelbaren Speichermodule 1252 mit anderen Modulen in dem Stapel 1250 oder mit anderen elektronischen Einrichtungen. Andere Module in dem Stapel 1250 können enthalten zusätzliche stapelbare Speichermodule, gleich dem stapelbaren Speichermodul 1252, wie es oben beschrieben worden ist, oder andere Arten von stapelbaren Modulen, wie beispielsweise stapelbare Verarbeitungsmodule, Steuerungsmodule, Kommunikationsmodule oder andere Module, welche elektronische Komponenten enthalten.

Claims

Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zellenanordnung, bei dem mindestens eine Halbleiter-Finnenstruktur gebildet wird mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist: • einen ersten Bereich mit einer ersten Finnenstrukturweite; • einen zweiten Bereich mit einer zweiten Finnenstrukturweite; • wobei die zweite Finnenstrukturweite kleiner ist als die erste Finnenstrukturweite; bei dem eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet wird.
Verfahren gemäß Anspruch 1, wobei eine Mehrzahl von elektrisch leitfähigen Strukturen auf oder über der Mehrzahl von Ladungsspeicherbereichen gebildet wird.
Verfahren gemäß Anspruch 1 oder 2, wobei die Mehrzahl von Ladungsspeicherbereichen nur auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet wird.
Verfahren gemäß einem der Ansprüche 1 bis 3, wobei eine zusätzliche Halbleiter-Finnenstruktur neben der Halbleiter-Finnenstruktur gebildet wird, wobei die Halbleiter-Finnenstruktur und die zusätzliche Halbleiter-Finnenstruktur sich im Wesentlichen parallel zueinander erstrecken.
Verfahren gemäß Anspruch 4, wobei das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur aufweist: • Bilden einer Halbleiter-Finne und einer zusätzlichen Halbleiter-Finne nebeneinander, wobei die Halbleiter-Finne und die zusätzliche Halbleiter-Finne sich im Wesentlichen parallel zueinander erstrecken, wobei ein Hohlraum gebildet wird zwischen der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne; • Bilden von Füllmaterial in dem Hohlraum.
Verfahren gemäß Anspruch 5, wobei das Füllmaterial ein Oxid aufweist.
Verfahren gemäß Anspruch 5 oder 6, wobei das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur ferner aufweist: • Bilden einer Isolationsschicht auf der oberen Oberfläche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne und des Füllmaterials; • Strukturieren der Isolationsschicht derart, dass die obere Oberfläche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne in den zweiten Bereichen freigelegt wird.
Verfahren gemäß Anspruch 7, wobei das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur ferner aufweist: Reduzieren der Weite der Isolationsschicht basierend auf Lithographie, Ätzen, Trimmen oder Oxidieren.
Verfahren gemäß Anspruch 7 oder 8, wobei das Bilden der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur ferner aufweist: Dünnen der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne in den zweiten Bereichen.
Verfahren gemäß Anspruch 9, wobei das Dünnen der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur durchgeführt wird selektiv bezüglich der Isolationsschicht.
Verfahren gemäß Anspruch 9 oder 10, wobei das Dünnen der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur mittels Ätzens durchgeführt wird.
Verfahren gemäß einem der Ansprüche 1 bis 11, wobei das Bilden der Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur ferner aufweist: Abscheiden einer Mehrzahl von Ladungsspeicher-Schichtenstrukturen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Verfahren gemäß einem der Ansprüche 1 bis 12, wobei das Bilden der Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur ferner aufweist: Bilden einer Mehrzahl von Floating-Gate-Schichtenstrukturen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Verfahren gemäß einem der Ansprüche 1 bis 13, wobei das Bilden der Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur ferner aufweist: Bilden einer Mehrzahl von Ladungsfänger-Schichtenstrukturen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Verfahren gemäß einem der Ansprüche 1 bis 14, wobei die Mehrzahl von elektrisch leitfähigen Strukturen auf oder über der Mehrzahl von Ladungsspeicherbereichen gebildet werden unter Verwendung eines Damaszener-Prozesses.
Verfahren gemäß einem der Ansprüche 7 bis 15, wobei die Isolationsschicht entfernt wird, womit Seitenwände der elektrisch leitfähigen Strukturen und der Halbleiter-Finne freigelegt werden.
Verfahren gemäß Anspruch 16, wobei Dotieratome in die freigelegten Bereiche der Halbleiter-Finne und der zusätzlichen Halbleiter-Finne implantiert werden, womit Source/Drain-Bereiche in der Halbleiter-Finnenstruktur und der zusätzlichen Halbleiter-Finnenstruktur gebildet werden.
Verfahren gemäß Anspruch 16 oder 17, wobei Isolations-Abstandshalter auf den freigelegten Seitenwänden der elektrisch leitfähigen Strukturen gebildet werden.
Verfahren zum Herstellen einer Zellenanordnung, wobei mindestens eine Halbleiter-Finnenstruktur gebildet wird mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist: • einen ersten Bereich mit einer ersten Finnenstrukturweite; • einen zweiten Bereich mit einer zweiten Finnenstrukturweite; • wobei die zweite Finnenstrukturweite kleiner ist als die erste Finnenstrukturweite; wobei eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur gebildet wird.
Integrierter Schaltkreis mit einer Zellenanordnung, wobei die Zellenanordnung aufweist: mindestens eine Halbleiter-Finnenstruktur mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist: • einen ersten Bereich mit einer ersten Finnenstrukturweite; • einen zweiten Bereich mit einer zweiten Finnenstrukturweite; • wobei die zweite Finnenstrukturweite kleiner ist als die erste Finnenstrukturweite; eine Mehrzahl von Ladungsspeicherbereichen auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Integrierter Schaltkreis gemäß Anspruch 20, mit einer Mehrzahl von elektrisch leitfähigen Strukturen auf oder über der Mehrzahl von Ladungsspeicherbereichen.
Integrierter Schaltkreis gemäß Anspruch 20 oder 21, wobei die Mehrzahl von Ladungsspeicherbereichen nur auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur angeordnet sind.
Integrierter Schaltkreis gemäß Anspruch 21 oder 22, wobei die Mehrzahl von elektrisch leitfähigen Strukturen eine Mehrzahl von Wortleitungen sind.
Integrierter Schaltkreis gemäß Anspruch 23, wobei die Mehrzahl von Wortleitungen selbst-justierte Wortleitungen sind relativ zu den zweiten Bereichen.
Integrierter Schaltkreis gemäß einem der Ansprüche 21 bis 24, wobei die Halbleiter-Finnenstruktur hergestellt ist aus Silizium.
Integrierter Schaltkreis gemäß einem der Ansprüche 21 bis 25, wobei die Halbleiter-Finnenstruktur gebildet ist in <100>-Richtung oder in <110>-Richtung des Halbleiter-Materials.
Integrierter Schaltkreis gemäß einem der Ansprüche 21 bis 26, wobei die Zellenanordnung ferner aufweist: Abstandshalter, angeordnet auf oder über mindestens einem Teil der Seitenwände der Mehrzahl von elektrisch leitfähigen Strukturen in lateraler Richtung der Halbleiter-Finnenstruktur.
Zellenanordnung, mit einer Halbleiter-Finnenstruktur mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich des Finnen-Feldeffekttransistors aufweist: • einen ersten Bereich mit einer ersten Finnenstrukturweite; • einen zweiten Bereich mit einer zweiten Finnenstrukturweite; • wobei die zweite Finnenstrukturweite kleiner ist als die erste Finnenstrukturweite, mit einer Mehrzahl von Ladungsspeicherbereichen, angeordnet auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur.
Speichermodul, mit einer Mehrzahl von integrierten Schaltkreisen, wobei mindestens ein integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen eine Zellenanordnung aufweist, wobei die Zellenanordnung aufweist: eine Halbleiter-Finnenstruktur mit einem Bereich für eine Mehrzahl von Finnen-Feldeffekttransistoren, wobei der Bereich eines jeden Finnen-Feldeffekttransistors aufweist: • einen ersten Bereich mit einer ersten Finnenstrukturweite; • einen zweiten Bereich mit einer zweiten Finnenstrukturweite; • wobei die zweite Finnenstrukturweite kleiner ist als die erste Finnenstrukturweite; eine Mehrzahl von Ladungsspeicherbereichen, welche auf oder über den zweiten Bereichen der Halbleiter-Finnenstruktur angeordnet sind.
Speichermodul gemäß Anspruch 29, wobei das Speichermodul ein stapelbares Speichermodul ist, bei dem mindestens einige der integrierten Schaltkreise aufeinander oder übereinander gestapelt sind.