DE102020133751A1 - Speicherarray-isolationsstrukturen - Google Patents

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Kuo-Chang Chiang
Hung-Chang Sun
Sheng-Chih Lai
Tsu Ching Yang
Yu-Wei Jiang
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Abstract

Eine Speicherzelle umfasst einen Dünnfilmtransistor über einem Halbleitersubstrat. Der Dünnfilmtransistor umfasst einen Speicherfilm, der eine Wortleitung kontaktiert; und eine Oxidhalbleiter-Schicht (OS-Schicht), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der Wortleitung angeordnet ist; und ein dielektrisches Material, das die Source-Leitung und die Bitleitung trennt. Das dielektrische Material bildet eine Grenzfläche mit der OS-Schicht. Das dielektrische Material umfasst Wasserstoff, und eine Wasserstoffkonzentration an der Grenzfläche zwischen dem dielektrischen Material und der OS-Schicht beträgt nicht mehr als 3 Atomprozent (at%).

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/045,992 , eingereicht am 30. Juni 2020, die hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen verwendet, wie z.B. in Radios, Fernsehgeräten, Mobiltelefonen und PCs. Halbleiterspeicher umfassen zwei Hauptkategorien. Zum einen sind es flüchtige Speicher, zum anderen sind es nichtflüchtige Speicher. Zu den flüchtigen Speichern gehört der Direktzugriffsspeicher (RAM), der sich weiter in zwei Unterkategorien unterteilen lässt: statische Direktzugriffsspeicher (SRAM) und dynamische Direktzugriffsspeicher (DRAM). Sowohl der SRAM als auch der DRAM sind flüchtig, da sie die gespeicherten Informationen verlieren, wenn sie nicht mit Strom versorgt werden.
  • Nichtflüchtige Speicher andererseits können die darauf gespeicherten Daten behalten. Eine Art von nichtflüchtigem Halbleiterspeicher ist der ferroelektrische Direktzugriffsspeicher (FeRAM, oder FRAM). Zu den Vorteilen von FeRAM gehören seine schnelle Schreib- /Lesegeschwindigkeit und seine geringe Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitfähigen Zeichnungen verstehen. Es wird darauf hingewiesen, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1A, 1B und 1C zeigen eine perspektivische Ansicht, ein Schaltdiagramm und eine Draufsicht eines Speicherarrays gemäß einigen Ausführungsformen.
    • 3A, 3B, 4, 5, 6, 7, 8, 9, 10, 11, 12A, 12B, 13, 14, 15, 16, 17A, 17B, 18A, 18B, 19A, 19B, 20, 21, 22A, 22B, 23A, 23B, 23C, 24A, 24B, 24C, 25A, 25B, 25C, 26A, 26B, 26C, 27A, 27B, 27C, 28A, 28B, 28C, und 28D veranschaulichen verschiedene Ansichten bei der Herstellung eines Speicherarrays gemäß einigen Ausführungsformen.
    • 29, 30 und 31 zeigen verschiedene Ansichten eines Speicherarrays gemäß einigen Ausführungsformen.
    • 32A und 32B zeigen die Merkmale einer Vorrichtung gemäß einigen Ausführungsformen.
    • 33A, 33B, 33C und 33D veranschaulichen ein Speicherarray gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen und Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Herstellung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, kann aber auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unten“, „abwärts“, „über“, „oben“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der in Zeichnungen dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls jeweilig interpretiert werden.
  • Verschiedene Ausführungsformen stellen ein 3D-Speicherarray mit mehreren vertikal gestapelten Speicherzellen bereit. Jede Speicherzelle umfasst einen Dünnfilmtransistor (TFT) aufweisend einen Wortleitungsbereich, der als eine Gate-Elektrode dient, einen Bitleitungsbereich, der als eine erste Source/Drain-Elektrode dient, und einem Source-Leitungsbereich, der als eine zweite Source/Drain-Elektrode dient. Jeder TFT umfasst außerdem einen isolierenden Speicherfilm (z.B. als ein Gatedielektrikum) und einen OS-Kanalbereich (Oxidhalbleiterkanalbereich).
  • 1A, 1B und 1C zeigen Beispiele eines Speicherarrays gemäß einigen Ausführungsformen. 1A veranschaulicht ein Beispiel eines Abschnitts des Speicherarrays 200 in einer dreidimensionalen Ansicht; 1B veranschaulicht ein Schaltdiagramm des Speicherarrays 200; und 1C veranschaulicht eine Ansicht des Speicherarrays 200 von oben nach unten gemäß einigen Ausführungsformen. Das Speicherarray 200 umfasst mehrere Speicherzellen 202, die in einem Netz von Reihen und Spalten angeordnet sein können. Die Speicherzellen 202 können weiter vertikal gestapelt werden, um ein dreidimensionales Speicherarray bereitzustellen, wodurch die Bauelementdichte erhöht wird. Das Speicherarray 200 kann im BEOL (Back End of Line) eines Halbleiter-Dies angeordnet sein. Beispielsweise kann das Speicherarray in den Interconnect-Schichten des Halbleiter-Dies angeordnet sein, z.B. über einem oder mehreren aktiven Bauelementen (z.B. Transistoren), die auf einem Halbleitersubstrat gebildet sind.
  • In einigen Ausführungsformen ist das Speicherarray 200 ein Flash-Speicherarray, wie z.B. ein NOR-Flash-Speicherarray oder dergleichen. Jede Speicherzelle 202 kann einen Dünnfilmtransistor (TFT) 204 aufweisen, der einen isolierenden Speicherfilm 90 als ein Gatedielektrikum aufweist. In einigen Ausführungsformen ist ein Gate jedes TFT 204 elektrisch mit einer jeweiligen Wortleitung (z.B. einer leitfähigen Leitung 72) gekoppelt, ein erster Source/Drain-Bereich jedes TFT 204 ist elektrisch mit einer jeweiligen Bitleitung (z.B. der leitfähigen Leitung 106) gekoppelt und ein zweiter Source/Drain-Bereich jedes TFT 204 ist elektrisch mit einer jeweiligen Source-Leitung (z.B. der leitfähigen Leitung 108) gekoppelt, die den zweiten Source/Drain-Bereich elektrisch mit Masse verbindet. Die Speicherzellen 202 in einer gleichen horizontalen Reihe des Speicherarrays 200 können eine Wortleitung gemeinsam nutzen, während die Speicherzellen 202 in einer gleichen vertikalen Spalte des Speicherarrays 200 eine Source-Leitung und eine Bitleitung gemeinsam nutzen können.
  • Das Speicherarray 200 umfasst mehrere vertikal gestapelte leitfähige Leitungen 72 (z.B. Wortleitungen) mit dielektrischen Schichten 52, die zwischen benachbarten leitfähigen Leitungen 72 angeordnet sind. Die leitfähigen Leitungen 72 erstrecken sich in einer Richtung parallel zu einer Hauptoberfläche eines darunter liegenden Substrats (in 1A und 1B nicht gesondert dargestellt). Die leitfähigen Leitungen 72 können eine treppenförmige Konfiguration aufweisen, so dass die unteren leitfähigen Leitungen 72 länger sind als die Endpunkte der oberen leitfähigen Leitungen 72 und sich seitlich über diese hinaus erstrecken. In 1A sind z.B. mehrere übereinanderliegende Schichten von leitfähigen Leitungen 72 dargestellt, wobei die obersten leitfähigen Leitungen 72 die kürzesten und die untersten leitfähigen Leitungen 72 die längsten sind. Die jeweiligen Längen der leitfähigen Leitungen 72 können in Richtung des darunter liegenden Substrats zunehmen. Auf diese Weise kann ein Abschnitt jeder der leitfähigen Leitungen 72 von oberhalb des Speicherarrays 200 zugänglich sein und es können leitfähige Kontakte zu einem freigelegten Abschnitt jeder der leitfähigen Leitungen 72 hergestellt werden.
  • Das Speicherarray 200 umfasst ferner mehrere leitfähige Leitungen 106 (z.B. Bitleitungen) und leitfähige Leitungen 108 (z.B. Source-Leitungen). Die leitfähigen Leitungen 106 und 108 können sich jeweils in einer Richtung senkrecht zu den leitfähigen Leitungen 72 erstrecken. Ein dielektrisches Material 98 ist zwischen den jeweils benachbarten der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 angeordnet und isoliert sie voneinander. In einigen Ausführungsformen ist zumindest ein Teil des dielektrischen Materials 98 ein wasserstoffarmes Material, das unter Verwendung eines wasserstoffhaltigen Vorläufers gebildet wird, welcher mit einer reduzierten Durchflussrate eingeführt wird. Beispielsweise können zumindest Teile des dielektrischen Materials 98 (z.B. des dielektrischen Materials 98A), die in physischem Kontakt mit einer OS-Schicht (Oxid-Halbleiterschicht) 92 (unten beschrieben) stehen, eine relativ niedrige Wasserstoffkonzentration aufweisen, wie z.B. weniger als 3 Atomprozent (at%). Die niedrige Wasserstoffkonzentration (z.B. in dem vorgenannten Bereich) kann die Wasserstoffdiffusion in die OS-Schicht 92 reduzieren, wodurch Defekte reduziert werden und die Stabilität der Vorrichtung verbessert wird. Beispielsweise kann sich durch die Reduzierung der Wasserstoffdiffusion bei einer Ausführungsform des dielektrischen Materials 98 die Schwellspannungskurve (Vth) der TFTs 204 in eine positive Vorspannungsrichtung verschieben, wodurch die Stabilität der TFTs 204 verbessert wird. Eine relativ niedrige Wasserstoffkonzentration kann in dem dielektrischen Material 98 erreicht werden, indem beispielsweise die Durchflussrate des wasserstoffhaltigen Vorläufers/ der wasserstoffhaltigen Vorläufer verringert wird, der/die zum Abscheiden des dielektrischen Materials 98 verwendet wird/werden. Beispielsweise kann in Ausführungsformen, in denen das dielektrische Material 98 Siliziumoxid, Siliziumnitrid oder dergleichen enthält, das dielektrische Material 98 durch einen Prozess mit einer relativ niedrigen Durchflussrate von SiH4-Precursor abgeschieden werden, um H° oder H+-Diffusion in das dielektrische Material 98 und die OS-Schicht 92 zu unterbinden.
  • Paare von leitfähigen Leitungen 106 und 108 definieren zusammen mit einer leitfähigen Leitung 72, die sie überschneidet, die Grenzen jeder Speicherzelle 202 und ein dielektrisches Material 102 ist zwischen jeweils benachbarten Paaren von leitfähigen Leitungen 106 und 108 angeordnet und isoliert sie voneinander. In einigen Ausführungsformen sind die leitfähigen Leitungen 108 elektrisch mit Masse gekoppelt. Während in 1A eine bestimmte Anordnung der leitfähigen Leitungen 106 relativ zu den leitfähigen Leitungen 108 veranschaulicht ist, ist es zu beachten, dass die Anordnung der leitfähigen Leitungen 106 und 108 in anderen Ausführungsformen vertauscht sein kann.
  • Wie oben beschrieben, kann das Speicherarray 200 ferner eine OS-Schicht 92 aufweisen. Die OS-Schicht 92 kann Kanalbereiche für die TFTs 204 der Speicherzellen 202 bereitstellen. Wenn beispielsweise eine geeignete Spannung (z.B. höher als eine jeweilige Schwellspannung (Vth) eines jeweiligen TFT 204) über eine jeweilige leitfähige Leitung 72 angelegt wird, kann ein Bereich der OS-Schicht 92, der die leitfähige Leitung 72 überkreuzt, einen Stromfluss von den leitfähigen Leitungen 106 zu den leitfähigen Leitungen 108 ermöglichen (z.B. in der Richtung wie durch einen Pfeil 206 angedeutet). Die OS-Schicht 92 kann eine relativ niedrige Wasserstoffkonzentration von z.B. etwa 1020 bis etwa 1022 Atomen pro Kubikzentimeter aufweisen, wie durch eine ToF-SIMS (Time-of-Flight-Sekundärionen-Massenspektrometrie-Analyse) gemessen. Folglich kann die Stabilität der TFTs 204 verbessert werden im Vergleich zu TFTs, die OS-Schichten mit einer höheren Wasserstoffkonzentration aufweisen.
  • Ein Speicherfilm 90 ist zwischen den leitfähigen Leitungen 72 und der OS-Schicht 92 angeordnet und der Speicherfilm 90 kann Gatedielektrika für die TFTs 204 bereitstellen. In einigen Ausführungsformen enthält der Speicherfilm 90 ein ferroelektrisches Material, wie z.B. ein Hafniumoxid, Hafnium-Zirkoniumoxid, siliziumdotiertes Hafniumoxid oder dergleichen. Somit kann das Speicherarray 200 auch als eine ferroelektrische Direktzugriffsspeicher-Array (FERAM) bezeichnet werden. Alternativ kann der Speicherfilm 90 eine Mehrschichtstruktur sein, die eine Schicht von SiNx zwischen zwei SiOx-Schichten (z.B. eine ONO-Struktur), ein anderes ferroelektrisches Material, eine andere Art von Speicherschicht (z.B. mit der Fähigkeit, ein Bit zu speichern) oder dergleichen umfasst.
  • In Ausführungsformen, in denen der Speicherfilm 90 ein ferroelektrisches Material enthält, kann der Speicherfilm 90 in einer von zwei verschiedenen Richtungen polarisiert sein und die Polarisationsrichtung kann durch Anlegen einer geeigneten Spannungsdifferenz über den Speicherfilm 90 und Erzeugen eines geeigneten elektrischen Feldes geändert werden. Die Polarisation kann relativ lokalisiert sein (z.B. generell eingeschlossen innerhalb allen Grenzen der Speicherzellen 202) und ein kontinuierlicher Bereich des Speicherfilms 90 kann sich über mehrere Speicherzellen 202 erstrecken. Abhängig von einer Polarisationsrichtung eines bestimmten Bereichs des Speicherfilms 90 variiert eine Schwellspannung eines jeweiligen TFT 204 und ein digitaler Wert (z.B. 0 oder 1) kann gespeichert werden. Wenn beispielsweise ein Bereich des Speicherfilms 90 eine erste elektrische Polarisationsrichtung aufweist, kann der jeweilige TFT 204 eine relativ niedrige Schwellspannung aufweisen, und wenn der Bereich des Speicherfilms 90 eine zweite elektrische Polarisationsrichtung aufweist, kann der jeweilige TFT 204 eine relativ hohe Schwellspannung aufweisen. Die Differenz zwischen den beiden Schwellspannungen kann als eine Schwellspannungsverschiebung bezeichnet werden. Eine größere Schwellspannungsverschiebung begünstigt es (z.B. senkt die Fehleranfälligkeit), den in der jeweiligen Speicherzelle 202 gespeicherten digitalen Wert zu lesen.
  • Um einen Schreibvorgang an einer Speicherzelle 202 in solchen Ausführungsformen durchzuführen, wird eine Schreibspannung über einen Abschnitt des Speicherfilms 90 angelegt, der der Speicherzelle 202 entspricht. Die Schreibspannung kann z.B. durch Anlegen geeigneter Spannungen an eine jeweilige leitfähige Leitung 72 (z.B. die Wortleitung) und die jeweiligen leitfähigen Leitungen 106/108 (z.B. die Bitleitung/Source-Leitung) angelegt werden. Durch Anlegen der Schreibspannung an den Bereich des Speicherfilms 90 kann eine Polarisationsrichtung des Bereichs des Speicherfilms 90 geändert werden. Dadurch kann auch die jeweilige Schwellspannung des jeweiligen TFT 204 von einer niedrigen Schwellspannung auf eine hohe Schwellspannung oder umgekehrt umgeschaltet werden und ein digitaler Wert kann in der Speicherzelle 202 gespeichert werden. Da sich die leitfähigen Leitungen 72 die leitfähigen Leitungen 106 und 108 überkreuzen, können einzelne Speicherzellen 202 für den Schreibvorgang ausgewählt werden.
  • Um einen Lesevorgang an der Speicherzelle 202 in solchen Ausführungsformen durchzuführen, wird eine Lesespannung (eine Spannung zwischen der niedrigen und der hohen Schwellspannung) an die jeweilige leitfähige Leitung 72 (z.B. die Wortleitung) angelegt. Abhängig von der Polarisationsrichtung des jeweiligen Bereichs des Speicherfilms 90 kann der TFT 204 der Speicherzelle 202 eingeschaltet werden oder nicht. Folglich kann die leitfähige Leitung 106 durch die leitfähige Leitung 108 (z.B. eine Source-Leitung, die mit Masse gekoppelt ist) entladen werden oder nicht und der Digitalwert, der in der Speicherzelle 202 gespeichert ist, kann ermittelt werden. Da die leitfähigen Leitungen 72 mit den leitfähigen Leitungen 106 und 108 überkreuzen, können einzelne Speicherzellen 202 für den Lesevorgang ausgewählt werden.
  • In 1A sind weitere Referenzquerschnitte des Speicherarrays 200 dargestellt, die in späteren Zeichnungen verwendet werden. Der Querschnitt B-B' verläuft entlang einer Längsachse der leitfähigen Leitungen 72 und in einer Richtung beispielsweise parallel zu der Richtung des Stromflusses der TFTs 204. Der Querschnitt C-C' steht senkrecht zu dem Querschnitt B-B' und verläuft parallel zu einer Längsachse der leitfähigen Leitungen 72. Der Querschnitt C-C' erstreckt sich durch die leitfähigen Leitungen 106. Der Querschnitt D-D' verläuft parallel zu dem Querschnitt C-C' und erstreckt sich durch das dielektrische Material 102. Nachfolgende Zeichnungen beziehen sich auf diese Referenzquerschnitte zwecks der Klarheit.
  • In 2 ist ein Substrat 50 dargestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Semiconductor on Insulator) oder dergleichen, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie z.B. ein Silizium-Wafer. Generell ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann z.B. eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid oder Kombinationen davon enthalten.
  • In 2 sind ferner Schaltungen dargestellt, die über dem Substrat 50 gebildet werden können. Die Schaltungen umfassen aktive Bauelemente (z.B. Transistoren) auf einer oberen Oberfläche des Substrats 50. Die Transistoren können Gatedielektrikumschichten 202 über den oberen Oberflächen des Substrats 50 und Gate-Elektroden 204 über den Gatedielektrikumschichten 202 aufweisen. Source/Drain-Bereiche 206 sind in dem Substrat 50 auf gegenüberliegenden Seiten der Gatedielektrikumschichten 202 und der Gate-Elektroden 204 angeordnet. Gate-Abstandhalter 208 sind entlang der Seitenwände der Gatedielektrikumschichten 202 gebildet und trennen die Source/Drain-Bereiche 206 um geeignete seitliche Abstände von den Gate-Elektroden 204. In einigen Ausführungsformen können die Transistoren planare Feldeffekttransistoren (FETs), Finnen-Feldeffekttransistoren (finFETs), Nano-Feldeffekttransistoren (nanoFETs) oder dergleichen sein.
  • Ein erstes ILD 210 umgibt und isoliert die Source/Drain-Bereiche 206, die Gatedielektrikumschichten 202 und die Gate-Elektroden 204 und ein zweites ILD 212 liegt über dem ersten ILD 210. Source/Drain-Kontakte 214 erstrecken sich durch das zweite ILD 212 und das erste ILD 210 und sind elektrisch mit den Source/Drain-Bereichen 206 gekoppelt und Gate-Kontakte 216 erstrecken sich durch das zweite ILD 212 und sind elektrisch mit den Gate-Elektroden 204 gekoppelt. Eine Interconnect-Struktur 220, die eine oder mehrere gestapelte dielektrische Schichten 224 und leitfähige Merkmale 222 aufweist, welche in der einen oder den mehreren dielektrischen Schichten 224 gebildet sind, liegt über dem zweiten ILD 212, den Source/Drain-Kontakten 214 und den Gate-Kontakten 216. Während zwei gestapelte dielektrische Schichten 224 in 2 dargestellt sind, kann die Interconnect-Struktur 200 eine beliebige Anzahl von dielektrischen Schichten 224 mit darin angeordneten leitfähigen Merkmalen 222 aufweisen. Die Interconnect-Struktur 220 kann elektrisch mit den Gate-Kontakten 216 und den Source/Drain-Kontakten 214 verbunden sein, um funktionale Schaltungen zu bilden. In einigen Ausführungsformen können die funktionalen Schaltungen, die durch die Interconnect-Struktur 220 gebildet sind, Logikschaltungen, Speicherschaltungen, Leseverstärker, Controller, Eingangs/Ausgangsschaltungen, Bildsensorschaltungen und dergleichen oder Kombinationen davon umfassen. Während mit Bezug 2 Transistoren beschrieben sind, die über dem Substrat 50 gebildet werden, können auch andere aktive Bauelemente (z.B. Dioden oder dergleichen) und/oder passive Bauelemente (z.B. Kondensatoren, Widerstände oder dergleichen) als Teil der Funktionsschaltungen gebildet werden.
  • In 3A und 3B wird ein Mehrschichtstapel 58 über der Struktur von 2 gebildet. Das Substrat 50, die Transistoren, die ILDs und die Interconnect-Struktur 120 können in den nachfolgenden Zeichnungen der Einfachheit und Übersichtlichkeit halber entfallen. Während der Mehrschichtstapel 58 so dargestellt ist, dass er in Kontakt mit den dielektrischen Schichten 224 der Interconnect-Struktur 220 steht, kann eine beliebige Anzahl von Zwischenschichten zwischen dem Substrat 50 und dem Mehrschichtstapel 58 angeordnet sein. Beispielsweise können eine oder mehrere zusätzliche Interconnect-Schichten, die leitfähige Merkmale in Isolierschichten (z.B. low-k-dielektrische Schichten) umfassen, zwischen dem Substrat 50 und dem Mehrschichtstapel 58 angeordnet sein. In einigen Ausführungsformen können die leitfähigen Merkmale so strukturiert sein, dass sie Strom-, Masse- und/oder Signalleitungen für die aktiven Bauelemente auf dem Substrat 50 und/oder das Speicherarray 200 bereitstellen (siehe 1A und 1B).
  • Der Mehrschichtstapel 58 weist abwechselnde Schichten leitfähiger Leitungen 72A-D (zusammen als leitfähige Schichten 54 bezeichnet) und dielektrischer Schichten 52A-C (zusammen als dielektrische Schichten 52 bezeichnet) auf. Die leitfähigen Schichten 54 können in nachfolgenden Schritten strukturiert werden, um die leitfähigen Leitungen 72 (z.B. Wortleitungen) zu definieren. Die leitfähigen Schichten 54 können ein leitfähiges Material enthalten, wie z.B. Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kombinationen davon oder dergleichen, und die dielektrischen Schichten 52 können ein isolierendes Material enthalten, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen. Die leitfähigen Schichten 54 und die dielektrischen Schichten 52 können jeweils z.B. durch chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), plasmaunterstützte CVD (PECVD) oder dergleichen hergestellt werden. Während in 3A und 3B eine bestimmte Anzahl von leitfähigen Schichten 54 und dielektrischen Schichten 52 dargestellt ist, können andere Ausführungsformen eine andere Anzahl von leitfähigen Schichten 54 und dielektrischen Schichten 52 aufweisen.
  • 4 bis 12B sind Ansichten von Zwischenstufen bei der Herstellung einer Treppenstruktur des Speicherarrays 200 gemäß einigen Ausführungsformen. 4 bis 11 und 12B sind entlang des Referenzquerschnitts B-B' wie in 1 dargestellt. 12A ist in einer dreidimensionalen Ansicht dargestellt.
  • In 4 wird ein Photoresist 56 über dem Mehrschichtstapel 58 gebildet. Wie oben beschrieben, kann der Mehrschichtstapel 58 abwechselnde Schichten von leitfähigen Schichten 54 (mit 54A, 54B, 54C und 54D gekennzeichnet) und dielektrischen Schichten 52 (mit 52A, 52B und 52C gekennzeichnet) aufweisen. Das Photoresist 56 kann durch eine Aufschleudertechnik gebildet werden.
  • In 5 wird das Photoresist 56 so strukturiert, dass der Mehrschichtstapel 58 in den Bereichen 60 freigelegt wird, während die übrigen Abschnitte des Mehrschichtstapels 58 maskiert werden. Beispielsweise kann eine oberste Schicht des Mehrschichtstapels 58 (z.B. die leitfähige Schicht 54D) in den Bereichen 60 freigelegt werden. Das Photoresist 56 kann durch akzeptable photolithographischen Techniken strukturiert werden.
  • In 6 werden die freigelegten Abschnitte des Mehrschichtstapels 58 in den Bereichen 60 unter Verwendung des Photoresists 56 als eine Maske geätzt. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess sein, z.B. durch Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann Abschnitte der leitfähigen Schicht 54D und der dielektrischen Schicht 52C in den Bereichen 60 entfernen und Öffnungen 61 definieren. Da die leitfähige Schicht 54D und die dielektrische Schicht 52C voneinander verschiedene Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen der freigelegten Abschnitte dieser Schichten verwendet werden, verschieden sein. In einigen Ausführungsformen dient die dielektrische Schicht 52C als eine Ätzstoppschicht beim Ätzen der leitfähigen Schicht 54D und die leitfähige Schicht 54C dient als eine Ätzstoppschicht beim Ätzen der dielektrischen Schicht 52C. Dadurch können die Abschnitte der leitfähigen Schicht 54E und der leitfähigen Schicht 54D selektiv entfernt werden, ohne dass die restlichen Schichten des Mehrschichtstapels 58 entfernt werden, und die Öffnungen 61 können auf eine gewünschte Tiefe erweitert werden. Alternativ kann ein zeitgesteuerter Ätzprozess verwendet werden, um das Ätzen der Öffnungen 61 zu stoppen, nachdem die Öffnungen 61 eine gewünschte Tiefe erreicht haben. In der resultierenden Struktur ist die leitfähige Schicht 54C in den Bereichen 60 freigelegt.
  • In 7 wird das Photoresist 56 getrimmt, um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Das Photoresist kann durch akzeptable fotolithografische Techniken getrimmt werden. Als Ergebnis des Trimmens wird die Breite des Photoresists 56 verkleinert und Abschnitte des Mehrschichtstapels 58 in den Bereichen 60 und 62 können freigelegt werden. Beispielsweise kann eine obere Oberfläche der leitfähigen Schicht 54C in den Bereichen 60 und eine obere Oberfläche der leitfähigen Schicht 54D in den Bereichen 62 freigelegt werden.
  • In 8 werden Abschnitte der leitfähigen Schicht 54D, der dielektrischen Schicht 52C und der leitfähigen Schicht 54C sowie der dielektrischen Schicht 52B in den Bereichen 60 und 62 durch akzeptable Ätzverfahren unter Verwendung des Photoresists 56 als eine Maske entfernt. Das Ätzen kann ein beliebiges akzeptables Ätzverfahren sein, wie z.B. Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein. Durch das Ätzen können die Öffnungen 61 weiter in den Mehrschichtstapel 58 hineinreichen. Da die leitfähigen Schichten 54D/54C und die dielektrischen Schichten 52C/52B voneinander verschiedene Materialzusammensetzungen aufweisen, können auch die Ätzmittel voneinander verschieden sein, die zum Entfernen der freigelegten Abschnitte dieser Schichten verwendet werden. In einigen Ausführungsformen dient die dielektrische Schicht 52C als eine Ätzstoppschicht beim Ätzen der leitfähigen Schicht 54D; die leitfähige Schicht 54C dient als eine Ätzstoppschicht beim Ätzen der dielektrischen Schicht 52C; die dielektrische Schicht 52B dient als eine Ätzstoppschicht beim Ätzen der leitfähigen Schicht 54C; und die leitfähige Schicht 54B dient als eine Ätzstoppschicht beim Ätzen der dielektrischen Schicht 52B. Dadurch können Abschnitte der leitfähigen Schichten 54D/54C und der dielektrischen Schicht 52C/52B selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnungen 61 können auf eine gewünschte Tiefe erweitert werden. Ferner dienen während der Ätzvorgänge ungeätzte Abschnitte der leitfähigen Schichten 54 und der dielektrischen Schichten 52 als eine Maske für darunter liegende Schichten und als Ergebnis kann eine vorherige Struktur der leitfähigen Schicht 54D und der dielektrischen Schicht 52C (siehe 7) auf die darunter liegende leitfähige Schicht 54C und die dielektrische Schicht 52B übertragen werden. In der resultierenden Struktur wird die leitfähige Schicht 54B in den Bereichen 60 freigelegt und die leitfähige Schicht 54C wird in den Bereichen 62 freigelegt.
  • In 9 wird das Photoresist 56 getrimmt, um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Das Photoresist kann durch akzeptable fotolithografische Techniken getrimmt werden. Als Ergebnis des Trimmens wird die Breite des Photoresists 56 reduziert und Abschnitte des Mehrschichtstapels 58 in den Bereichen 60, 62 und 64 können freigelegt werden. Beispielsweise kann eine obere Oberfläche der leitfähigen Schicht 54B in den Bereichen 60 freigelegt werden; eine obere Oberfläche der leitfähigen Schicht 54C kann in den Bereichen 62 freigelegt werden; und eine obere Oberfläche der leitfähigen Schicht 542D kann in den Bereichen 64 freigelegt werden.
  • In 10 werden Abschnitte der leitfähigen Schichten 54D, 54C und 54B in den Bereichen 60, 62 und 64 durch akzeptable Ätzverfahren unter Verwendung des Photoresists 56 als eine Maske entfernt. Das Ätzen kann ein beliebiges akzeptables Ätzverfahren sein, wie z.B. Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein. Durch das Ätzen können die Öffnungen 61 weiter in den Mehrschichtstapel 58 hineinreichen. In einigen Ausführungsformen dient die dielektrische Schicht 52C als eine Ätzstoppschicht beim Ätzen der leitfähigen Schicht 54D; die dielektrische Schicht 52B dient als eine Ätzstoppschicht beim Ätzen der leitfähigen Schicht 54C; und die dielektrische Schicht 52A dient als eine Ätzstoppschicht beim Ätzen der leitfähigen Schicht 54B. Folglich können Abschnitte der leitfähigen Schichten 54D, 54C und 54B selektiv entfernt werden, ohne dass die restlichen Schichten des Mehrschichtstapels 58 entfernt werden müssen, und die Öffnungen 61 können auf eine gewünschte Tiefe erweitert werden. Ferner dient jede der dielektrischen Schichten 52 während der Ätzvorgänge als eine Maske für darunter liegende Schichten, wodurch eine vorherige Struktur der dielektrischen Schichten 52C/52B (siehe 9) auf die darunter liegenden leitfähigen Schichten 54C/54B übertragen werden kann. In der resultierenden Struktur ist die dielektrische Schicht 52A in den Bereichen 60 freigelegt; die dielektrische Schicht 52B ist in den Bereichen 62 freigelegt; und die dielektrische Schicht 52C ist in den Bereichen 64 freigelegt.
  • In 11 kann das Photoresist 56 entfernt werden, z.B. durch ein akzeptables Veraschungs- oder Nassabziehverfahren. So wird eine Treppenstruktur 68 gebildet. Die Treppenstruktur weist einen Stapel von abwechselnd angeordneten leitfähigen Schichten 54 und dielektrischen Schichten 52 auf. Die unteren leitfähigen Schichten 54 sind breiter und erstrecken sich seitlich über die oberen leitfähigen Schichten 54 hinaus und eine Breite jeder der leitfähigen Schichten 54 nimmt in Richtung des Substrats 50 zu. Beispielsweise kann die leitfähige Schicht 54A länger sein als die leitfähige Schicht 54B; die leitfähige Schicht 54B kann länger sein als die leitfähige Schicht 54C; und die leitfähige Schicht 54C kann länger sein als die leitfähige Schicht 54D. In nachfolgenden Bearbeitungsschritten können somit leitfähige Kontakte von oberhalb der Treppenstruktur 68 zu jeder der leitfähigen Schichten 54 hergestellt werden.
  • In 12 wird ein IMD (Inter-Metal Dielectric) 70 über dem Mehrschichtstapel 58 abgeschieden. Das IMD 70 kann ein dielektrisches Material enthalten und durch ein beliebiges geeignetes Verfahren abgeschieden werden, z.B. CVD, plasmagestütztes CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen sein. Es können auch andere Isoliermaterialien verwendet werden, die durch ein beliebiges akzeptables Verfahren hergestellt werden. Das IMD 70 erstreckt sich sowohl entlang von Seitenwänden der leitfähigen Schichten 54 als auch entlang von Seitenwänden der dielektrischen Schichten 52. Ferner kann das IMD 70 obere Oberflächen jeder der dielektrischen Schichten 52 kontaktieren.
  • Wie ferner in 12 dargestellt, wird dann ein Entfernungsverfahren an dem IMD 70 angewendet, um überschüssiges dielektrisches Material über dem Mehrschichtstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, so dass obere Oberflächen des Mehrschichtstapels 58 und des IMD 70 nach Abschluss des Planarisierungsprozesses eben miteinander sind.
  • 13 bis 17B sind Darstellungen von Zwischenstufen bei der Herstellung des Speicherarrays 200 gemäß einigen Ausführungsformen. In 13 bis 17B wird der Mehrschichtstapel 58 gebildet und Gräben werden in dem Mehrschichtstapel 58 gebildet, wodurch die leitfähigen Leitungen 72 definiert werden. Die leitfähigen Leitungen 72 können Wortleitungen in dem Speicherarray 200 entsprechen und die leitfähigen Leitungen 72 können ferner Gate-Elektroden für die resultierenden TFTs des Speicherarrays 200 bereitstellen. 17A ist in einer dreidimensionalen Ansicht dargestellt. 13 bis 16 und 17B sind entlang des Referenzquerschnitts C-C' wie in 1A dargestellt.
  • In 13 werden eine Hartmaske 80 und ein Photoresist 82 über dem Mehrschichtstapel 58 abgeschieden. Die Hartmaskenschicht 80 kann z.B. Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Das Photoresist 82 kann z.B. durch ein Aufschleuderverfahren gebildet werden.
  • In 14 wird das Photoresist 82 strukturiert, um Gräben 86 zu bilden. Das Photoresist kann durch akzeptable Fotolithographietechniken strukturiert werden. Beispielsweise kann das Photoresist 82 zur Strukturierung belichtet werden. Nach dem Belichtungsprozess kann das Photoresist 82 entwickelt werden, um belichtete oder unbelichtete Abschnitte des Photoresists zu entfernen, je nachdem, ob ein Negativ- oder Positivresist verwendet wird, wodurch eine Strukturierung der Formgräben 86 definiert wird.
  • In 15 wird eine Struktur des Photoresists 82 durch ein akzeptables Ätzverfahren auf die Hartmaske 84 übertragen, z.B. durch Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Somit werden Gräben 86 gebildet, die sich durch die Hartmaske 84 erstrecken. Das Photoresist 82 kann z.B. durch einen Veraschungsprozess entfernt werden.
  • In 16 wird eine Struktur der Hartmaske 84 durch ein oder mehrere akzeptable Ätzverfahren auf den Mehrschichtstapel 58 übertragen, z.B. durch Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder dergleichen oder eine Kombination davon. Die Ätzprozesse können anisotrop sein. Somit erstrecken sich Gräben 86 durch den Mehrschichtstapel 58 und die leitfähigen Leitungen 72 (z.B. Wortleitungen) werden aus den leitfähigen Schichten 54 gebildet. Durch das Ätzen der Gräben 86 durch die leitfähigen Schichten 54 können benachbarte leitfähige Leitungen 72 voneinander getrennt werden. Wie in 17A und 17B dargestellt, kann anschließend die Hartmaske 84 durch ein geeignetes Verfahren wie z.B. ein Nassätzverfahren, ein Trockenätzverfahren, ein Planarisierungsverfahren, Kombinationen davon oder dergleichen entfernt werden. Aufgrund der Treppenform des Mehrschichtstapels 58 (siehe z.B. 12) können die leitfähigen Leitungen 72 voneinander verschiedene Längen aufweisen, die in Richtung des Substrats 50 zunehmen. Beispielsweise können die leitfähigen Leitungen 72A länger sein als die leitfähigen Leitungen 72B; die leitfähigen Leitungen 72B können länger sein als die leitfähigen Leitungen 72C; und die leitfähigen Leitungen 72C können länger sein als die leitfähigen Leitungen 72D.
  • 18A bis 23C veranschaulichen die Herstellung und Strukturierung von Kanalbereichen für die TFTs 204 (siehe FIG. iA) in den Gräben 86. 18A, 18A und 23A sind in einer dreidimensionalen Ansicht dargestellt. In 18B, 19B, 20, 21, 22A, 22B und 23B sind Querschnittsansichten entlang der Linie C-C' wie in 1A dargestellt. In 23C ist eine jeweilige Draufsicht der TFT-Struktur dargestellt.
  • In 18A und 18B wird ein Speicherfilm 90 konform in den Gräben 86 abgeschieden. Der Speicherfilm 90 kann ein Material enthalten, das in der Lage ist, ein Bit zu speichern, wie z.B. ein Material, das in der Lage ist, zwischen zwei verschiedenen Polarisationsrichtungen umzuschalten, indem eine geeignete Spannungsdifferenz an den Speicherfilm 90 angelegt wird. Beispielsweise kann sich die Polarisation des Speicherfilms 90 aufgrund eines elektrischen Feldes ändern, das aus einer angelegten Spannungsdifferenz resultiert.
  • Beispielsweise kann der Speicherfilm 90 ein high-k-dielektrisches Material sein, wie z.B. ein dielektrisches Material auf Hafnium-Basis oder dergleichen. In einigen Ausführungsformen enthält der Speicherfilm 90 ein ferroelektrisches Material, wie z.B. Hafniumoxid, Hafniumzirkoniumoxid, siliziumdotiertes Hafniumoxid oder dergleichen. In anderen Ausführungsformen kann der Speicher 90 eine Mehrschichtstruktur sein, die eine Schicht von SiNx zwischen zwei SiOx-Schichten aufweist (z.B. eine ONO-Struktur). In noch anderen Ausführungsformen kann der Speicherfilm 90 ein anderes ferroelektrisches Material oder einen anderen Typ von Speichermaterial enthalten. Der Speicherfilm 90 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden, so dass er sich entlang der Seitenwände und einer unteren Fläche der Gräben 86 erstreckt. Nach der Abscheidung des Speicherfilms 90 kann ein Temperschritt (z.B. bei einer Temperatur von etwa 300 °C bis etwa 600 °C) durchgeführt werden, um eine gewünschte kristalline Phase zu erzeugen, die Filmqualität zu verbessern und filmbezogene Defekte/Verunreinigungen für den Speicherfilm 90 zu reduzieren. In einigen Ausführungsformen kann der temperschritt außerdem unter 400° C liegen, um ein BEOL-Wärmebudget einzuhalten und Defekte zu reduzieren, die in anderen Merkmalen aus Hochtemperatur-Temperprozessen resultieren können.
  • In 19A und 19B wird die OS-Schicht 92 konform in den Gräben 86 über dem Speicherfilm 90 abgeschieden. Die OS-Schicht 92 enthält ein Material, das geeignet ist, einen Kanalbereich für einen TFT bereitzustellen (z.B. TFTs 204, siehe 1A). In einigen Ausführungsformen enthält die OS-Schicht 92 ein Indium enthaltendes Material, wie InxGayZnzMO, wobei M Ti, Al, Ag, Si, Sn oder dergleichen sein kann. X, Y und Z können jeweils ein beliebiger Wert zwischen 0 und 1 sein. In anderen Ausführungsformen kann ein anderes Halbleitermaterial für die OS-Schicht 92 verwendet werden. Die OS-Schicht 92 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Die OS-Schicht 92 kann sich entlang von Seitenwänden und einer unteren Fläche der Gräben 86 über der FE-Schicht 90 erstrecken. Nach der Abscheidung der OS-Schicht 92 kann ein Temperschritt (z.B. in einem Temperaturbereich von etwa 300 °C bis etwa 450 °C oder von etwa 300 °C bis etwa 400 °C) in sauerstoffhaltiger Umgebung durchgeführt werden, um die Ladungsträger der OS-Schicht 92 zu aktivieren.
  • In 20 wird ein dielektrisches Material 98A auf den Seitenwänden und einer unteren Fläche der Gräben 86 und über der OS-Schicht 92 abgeschieden. Das dielektrische Material 98A kann z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. In einigen Ausführungsformen kann das Abscheiden des dielektrischen Materials 98A das Reduzieren eines Flusses eines wasserstoff-haltigen Vorläufers umfassen, so dass das dielektrische Material 98A mit einer relativ niedrigen Wasserstoffkonzentration gebildet wird. Beispielsweise können in Ausführungsformen, in denen das dielektrische Material 98A ein silizium-haltiges Isoliermaterial (z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen) ist, einen ersten wasserstoff-haltigen Vorläufer (z.B. Silan (SiH4), Tetraethylsilikat (TEOS) oder dergleichen) und einem zweiten, wasserstofffreien Vorläufer während des Abscheidungsprozesses gleichzeitig zugeführt werden. Der erste wasserstoffhaltige Vorläufer wird verwendet. Der zweite wasserstofffreie Vorläufer kann z.B. N2O sein, wenn das dielektrische Material 98A Siliziumoxid enthält, und der zweite wasserstofffreie Vorläufer kann z.B. NH3 sein, wenn das dielektrische Material 98A Siliziumnitrid enthält. Bei Verwendung des ersten wasserstoffhaltigen Vorläufers können Wasserstoffionen (z.B. H+) und/oder Wasserstoffspezies (H°) durch das dielektrische Material 98A in die OS-Schicht 92 diffundieren, was zu Instabilität in dem resultierenden Transistor führt. Somit verbessern verschiedene Ausführungsformen die Transistorstabilität durch das Reduzieren einer Durchflussrate des ersten wasserstoffhaltigen Vorläufers. Beispielsweise kann das Verhältnis der Durchflussrate des zweiten wasserstofffreien Vorläufers zu der Durchflussrate des ersten wasserstoffhaltigen Vorläufers mindestens 60 betragen. Es zeigte sich, dass die Wasserstoffdiffusion in die OS-Schicht 92 auf ein gewünschtes Niveau reduziert werden kann und die Stabilität der Vorrichtung verbessert werden kann, wenn die Durchflussrate des Vorläufers bei dem vorgenannten Verhältnis gehalten wird.
  • In einigen Ausführungsformen kann die Wasserstoffkonzentration der OS-Schicht 92 nach dem Abscheiden des dielektrischen Materials 98A etwa 1020 Atomen pro Kubikzentimeter bis etwa 1022 Atomen pro Kubikzentimeter betragen, wie durch ToF-SIMS (Flugzeit-Sekundärionen-Massenspektrometrie) gemessen. 32A zeigt ein Diagramm 300 der Wasserstoffkonzentrationen (z.B. Kurve 302) in der OS-Schicht 92 und dem dielektrischen Material 98A gemäß einigen Ausführungsformen. In dem Diagramm 300 zeigt die x-Achse die Sputterzeit an, die einer Detektionszeit (z.B. einem Abstand) während der ToF-SIMs-Analyse entspricht. Durch Aufrechterhaltung einer Wasserstoffkonzentration der OS-Schicht 92 in diesem Bereich kann sich eine Schwellspannungskennlinie des resultierenden Transistors 204 in eine positive Vorspannungsrichtung verschieben, wodurch die Stabilität des Transistors verbessert wird. 32B zeigt beispielsweise ein Diagramm 304, das eine Schwellspannungskennlinie 306 eines ersten Transistors und eine Schwellspannungskennlinie 308 eines zweiten Transistors darstellt. Der erste Transistor (z.B. jeweilig der Kurve 306) weist einen Kanalbereich (z.B. OS-Schicht) mit einer Wasserstoffkonzentration über dem vorgenannten Bereich auf und der zweite Transistor (z.B. jeweilig der Kurve 308) weist einen Kanalbereich mit einer Wasserstoffkonzentration in dem vorgenannten Bereich auf. Pfeil 310 zeigt die positive Vorspannungsrichtungsverschiebung der Schwellspannungskennlinie 308 im Vergleich zu der Schwellspannungskennlinie 306 an.
  • Als ein Ergebnis von Abscheidungsprozessen gemäß Ausführungsformen kann eine Wasserstoffkonzentration in dem dielektrischen Material 98A relativ niedrig sein. Beispielsweise kann eine Wasserstoffkonzentration des dielektrischen Materials 98A größer als 0 und kleiner als 5 at% sein, wenn das dielektrische Material 98A Siliziumoxid (z.B. SiOx) enthält. Als ein weiteres Beispiel kann eine Gesamtwasserstoffkonzentration des dielektrischen Materials 98A größer als 0 und kleiner als 10 at% sein, wenn das dielektrische Material 98A Siliziumnitrid (z.B. SiNx) enthält. Eine Gesamtwasserstoffkonzentration an einer Grenzfläche 96 zwischen der OS-Schicht 92 und dem dielektrischen Material 98A kann weniger als etwa 3 at% betragen. Wenn die Wasserstoffkonzentration des dielektrischen Materials 98A innerhalb dieser Bereiche gehalten wird, können Vorteile erzielt werden, wie z.B. eine reduzierte Diffusion in die OS-Schicht 92 und eine verbesserte Transistorstabilität.
  • In 21 werden untere Abschnitte des dielektrischen Materials 98A in den Gräben 86 z.B. durch eine Kombination von Fotolithografie und Ätzen entfernt. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess sein, z.B. durch Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), ein neutrales Strahlätzen (NBE) oder dergleichen, oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Anschließend kann das dielektrische Material 98A, wie auch in 21 dargestellt, als eine Ätzmaske verwendet werden, um durch einen unteren Abschnitt der OS-Schicht 92 in den Gräben 86 zu ätzen. Das Ätzen kann ein beliebiges akzeptables Ätzverfahren sein, wie z.B. Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen der OS-Schicht 92 kann Abschnitte des Speicherfilms 90 auf einer unteren Fläche der Gräben 86 freilegen. Somit können Abschnitte der OS-Schicht 92 auf gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt werden, was die Isolierung zwischen den Speicherzellen 202 des Speicherarrays 200 verbessert (siehe 1A).
  • In 22A und 22B kann ein zusätzliches dielektrisches Material 98B oder dielektrisches Material 98C abgeschieden werden, um verbleibende Abschnitte der Gräben 86 zu füllen. In der Ausführungsform von 22A kann das dielektrische Material 98B die gleiche Materialzusammensetzung aufweisen und durch ein ähnliches Verfahren wie bei dem dielektrischen Material 98A gebildet werden. Beispielsweise kann das dielektrische Material 98B unter Verwendung eines Abscheidungsprozesses mit einer relativ niedrigen Durchflussrate eines wasserstoffhaltigen Vorläufers gebildet werden. In einigen Ausführungsformen kann das dielektrische Material 98B durch einen Abscheidungsprozess gebildet werden, bei dem ein Verhältnis einer Durchflussrate eines wasserstofffreien Vorläufers (z.B. N2O) zu einer Durchflussrate eines wasserstoffhaltigen Vorläufers (z.B. SiH4) mindestens 60 beträgt. In einigen Ausführungsformen kann ein jeweiliges Verhältnis der Durchflussrate des wasserstofffreien Vorläufers zu der Durchflussrate des wasserstoffhaltigen Vorläufers für das Abscheiden des dielektrischen Materials 98B das gleiche sein wie für das Abscheiden des dielektrischen Materials 98A. Folglich ist eine Wasserstoffkonzentration des dielektrischen Materials 98B relativ niedrig. Beispielsweise kann eine Gesamtwasserstoffkonzentration des dielektrischen Materials 98B größer als 0 und kleiner als 5 at% sein, wenn das dielektrische Material 98B Siliziumoxid (z.B. SiOx) enthält. Als weiteres Beispiel kann eine Gesamtwasserstoffkonzentration des dielektrischen Materials 98B größer als 0 und kleiner als 10 at% sein, wenn das dielektrische Material 98B Siliziumnitrid (z.B. SiNx) enthält.
  • 22B zeigt eine alternative Ausführungsform des Speicherarrays 200', bei der anstelle des dielektrischen Materials 98B ein dielektrisches Material 98C abgeschieden wird, um die verbleibenden Abschnitte der Gräben 86 zu füllen. Das dielektrische Material 98C kann eine andere Materialzusammensetzung aufweisen und durch ein anderes Verfahren als das dielektrische Material 98A gebildet werden. Das dielektrische Material 98C kann beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die Abscheidung des dielektrischen Materials 98C kann allerdings ein Erhöhen des Durchflusses eines wasserstoffhaltigen Vorläufers im Vergleich zum dielektrischen Material 98A umfassen. Folglich wird das dielektrische Material 98C mit einer relativ hohen Wasserstoffkonzentration gebildet. In Ausführungsformen, in denen das dielektrische Material 98C ein silizium-haltiges Isoliermaterial (z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen) ist, können z.B. ein dritter wasserstoff-haltiger Vorläufer (z.B. SiH4, TEOS oder dergleichen) und ein vierter wasserstofffreier Vorläufer während des Abscheidungsprozesses gleichzeitig zugeführt werden. Der vierte wasserstofffreie Vorläufer kann z.B. N2O sein, wenn das dielektrische Material 98C Siliziumoxid enthält, und der vierte wasserstofffreie Vorläufer kann z.B. NH3 sein, wenn das dielektrische Material 98C Siliziumnitrid enthält. Beispielsweise kann ein Verhältnis einer Durchflussrate des zweiten wasserstofffreien Vorläufers zu einer Durchflussrate des ersten wasserstoffhaltigen Vorläufers größer als 60 sein, wie beispielsweise bis zu 70. Es zeigte sich, dass bei Beibehaltung einer Vorläufer-Durchflussrate bei dem oben genannten Verhältnis eine Wasserstoffkonzentration des dielektrischen Materials 98C größer sein kann als eine Wasserstoffkonzentration des dielektrischen Materials 98A. Beispielsweise kann eine Gesamtwasserstoffkonzentration des dielektrischen Materials 98C etwa 1 · 1021 Atomen/cm3 bis 1 · 1022 Atomen/cm3 betragen, wenn das dielektrische Material 98C Siliziumoxid (z.B. SiOx) enthält. Als ein weiteres Beispiel kann eine Gesamtwasserstoffkonzentration des dielektrischen Materials 98C größer als 1 · 1022 Atome/cm3 sein, wenn das dielektrische Material 98C Siliziumnitrid (z.B. SiNx) enthält. Da das dielektrische Material 98A mit relativ niedriger Wasserstoffkonzentration das dielektrische Material 98C mit relativ hoher Wasserstoffkonzentration und die OS-Schicht 92 voneinander trennt, kann eine hohe Wasserstoffkonzentration in dem dielektrischen Material 98C die Vorrichtungsleistung in dem resultierenden Transistor nicht signifikant verschlechtern und die oben beschriebenen Vorteile können trotzdem erreicht werden.
  • In den nachfolgenden Zeichnungen wird zur besseren Veranschaulichung die weitere Verarbeitung basierend auf der Ausführungsform von 22A dargestellt (z.B. wobei das dielektrische Material 98B und das dielektrische Material 98A die gleiche Materialzusammensetzung aufweisen). Das dielektrische Material 98B und das dielektrische Material 98A können im Folgenden gemeinsam als das dielektrische Material 98 bezeichnet werden. Es ist zu beachten, dass eine ähnliche Verarbeitung auf die Ausführungsform von 22B angewendet werden kann (z.B. wobei das dielektrische Material 98C und das dielektrische Material 98A voneinander verschiedene Materialzusammensetzungen aufweisen). 33A bis 33C zeigen das Speicherarray 200' gemäß der Ausführungsform von 22B.
  • In 23A bis 23C wird dann ein Entfernungsverfahren an dem dielektrischen Material 98, der OS-Schicht 92 und dem Speicherfilm 90 angewendet, um überschüssiges Material über dem Mehrschichtstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, so dass die obere Oberfläche des Mehrschichtstapels 58 nach Abschluss des Planarisierungsprozesses eben ist. 23C zeigt eine jeweilige Draufsicht der Struktur wie in 23A dargestellt.
  • 24A bis 27C veranschaulichen Zwischenschritte der Herstellung von leitfähigen Leitungen 106 und 108 (z.B. Source-Leitungen und Bitleitungen) in dem Speicherarray 200. Die leitfähigen Leitungen 106 und 108 können sich entlang einer Richtung senkrecht zu den leitfähigen Leitungen 72 erstrecken, so dass einzelne Zellen des Speicherarrays 200 für Lese- und Schreibvorgänge ausgewählt werden können. In 24A bis 27C veranschaulichen die mit „A“ endenden Zeichnungen eine 3D-Ansicht, die mit „B“ endenden Zeichnungen eine Ansicht von oben nach unten und die mit „C“ endenden Zeichnungen eine jeweilige Querschnittsansicht parallel zu der Linie C-C' in 1A.
  • In 24A, 24B und 24C werden die Gräben 100 durch die OS-Schicht 92 und das dielektrische Material 98 (einschließlich des dielektrischen Materials 98A und des dielektrischen Materials 98B) strukturiert. 24C zeigt eine Querschnittsansicht der Linie C-C' in 24B. Die Strukturierung der Gräben 100 kann z.B. durch eine Kombination von Fotolithografie und Ätzen erfolgen. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden des Speicherfilms 90 angeordnet sein und die Gräben 100 können benachbarte Stapel von Speicherzellen in dem Speicherarray 200 physisch voneinander trennen (siehe 1A).
  • In 25A, 25B und 25C wird ein dielektrisches Material 102 in die Gräben 100 abgeschieden und füllt diese. 25C zeigt eine Querschnittsansicht der Linie C-C' in 25B. Die dielektrische Schicht 102 kann z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die dielektrische Schicht 102 kann sich entlang von Seitenwänden und einer unteren Fläche der Gräben 86 über der OS-Schicht 92 erstrecken. Nach der Abscheidung kann ein Planarisierungsprozess (z.B. ein CMP, Rückätzen oder dergleichen) durchgeführt werden, um überschüssige Abschnitte des dielektrischen Materials 102 zu entfernen. In der resultierenden Struktur können die oberen Oberflächen des Mehrschichtstapels 58, des Speicherfilms 90, der OS-Schicht 92 und des dielektrischen Materials 102 im Wesentlichen eben miteinander sein (z.B. innerhalb von prozessbedingten Abweichungen). In einigen Ausführungsformen können die Materialien der dielektrischen Materialien 98 und 102 so gewählt werden, dass sie relativ zueinander selektiv geätzt werden können. Beispielsweise ist in einigen Ausführungsformen das dielektrische Material 98 ein Oxid und das dielektrische Material 102 ist ein Nitrid. In einigen Ausführungsformen ist das dielektrische Material 98 ein Nitrid und das dielektrische Material 102 ist ein Oxid. Andere Materialien sind ebenfalls möglich.
  • In 26A, 26B und 26C werden die Gräben 104 für die leitfähigen Leitungen 106 und 108 strukturiert. 26C zeigt eine Querschnittsansicht der Leitung C-C' in 26B. Die Gräben 104 werden durch Strukturierung des dielektrischen Materials 98 (einschließlich des dielektrischen Materials 98A und des dielektrischen Materials 98C) strukturiert, z.B. durch eine Kombination von Fotolithografie und Ätzen.
  • Beispielsweise kann ein Photoresist 120 über dem Mehrschichtstapel 58, dem dielektrischen Material 98, dem dielektrischen Material 102, der OS-Schicht 92 und der Speicherfilm 90 abgeschieden werden. Das Photoresist 118 kann z.B. mit Hilfe einer Aufschleudertechnik gebildet werden. Das Photoresist 120 wird so strukturiert, dass es Öffnungen 122 definiert. Jede der Öffnungen 122 kann einen jeweiligen Bereich des dielektrischen Materials 102 überlappen und jede der Öffnungen 122 kann außerdem zwei separate Bereiche des dielektrischen Materials 98 teilweise freilegen. Beispielsweise kann jede Öffnung 120 einen Bereich des dielektrischen Materials 102 freilegen; einen ersten Bereich des dielektrischen Materials 98 teilweise freilegen; und einen zweiten Bereich des dielektrischen Materials 98 teilweise freilegen, der durch den Bereich des dielektrischen Materials 102 von dem ersten Bereich des dielektrischen Materials 98 getrennt ist. Auf diese Weise kann jede der Öffnungen 122 ein Struktur aus einer leitfähigen Leitung 106 und einer benachbarten leitfähigen Leitung 108 definieren, die durch das dielektrische Material 102 voneinander getrennt sind. Die Photoresiste können durch akzeptable Fotolithografietechniken strukturiert werden. Beispielsweise wird das Photoresist 120 zur Strukturierung belichtet. Nach dem Belichtungsprozess kann das Photoresist 120 entwickelt werden, um belichtete oder unbelichtete Abschnitte des Photoresists zu entfernen, je nachdem, ob ein Negativ- oder Positivresist verwendet wird, wodurch eine Strukturierung der Formöffnungen 122 definiert wird.
  • Anschließend können Abschnitte des dielektrischen Materials 98, die durch die Öffnungen 122 freigelegt sind, entfernt werden, z.B. durch Ätzen. Das Ätzen kann ein beliebiges akzeptables Ätzverfahren sein, wie z.B. Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein. Der Ätzprozess kann ein Ätzmittel verwenden, das das dielektrische Material 98 ätzt, ohne das dielektrische Material 102 nenneswert zu ätzen. Folglich ist es möglich, dass das dielektrische Material 102 nicht signifikant entfernt wird, obwohl die Öffnungen 122 das dielektrische Material 102 freilegen. Eine Struktur der Gräben 104 kann den leitfähigen Leitungen 106 und 108 entsprechen (siehe 27A, 27B und 27C). Beispielsweise kann ein Abschnitt des dielektrischen Materials 98 zwischen jedem Paar von Gräben 104 verbleiben und das dielektrische Material 102 kann zwischen benachbarten Paaren von Gräben 104 angeordnet sein. Nachdem die Gräben 104 strukturiert werden, kann das Photoresist 120 z.B. durch Veraschung entfernt werden.
  • In 27A, 27B und 27C werden die Gräben 104 mit einem leitfähigen Material gefüllt, um die leitfähigen Leitungen 106 und 108 zu bilden. 27C zeigt eine Querschnittsansicht der Linie C-C' wie in 27B dargestellt. Die leitfähigen Leitungen 106 und 108 können jeweils ein leitfähiges Material wie z.B. Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kombinationen davon oder dergleichen enthalten und können z.B. durch CVD, ALD, PVD, PECVD oder dergleichen hergestellt werden. Nachdem die leitfähigen Leitungen 106 und 108 abgeschieden sind, kann eine Planarisierung (z.B. ein CMP, Rückätzen oder dergleichen) durchgeführt werden, um überschüssige Abschnitte des leitfähigen Materials zu entfernen, wodurch die leitfähigen Leitungen 106 und 108 gebildet werden. In der resultierenden Struktur können die oberen Oberflächen des Mehrschichtstapels 58, des Speicherfilms 90, der OS-Schicht 92, der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 im Wesentlichen eben miteinander sein (z.B. innerhalb von prozessbedingten Schwankungen). Die leitfähigen Leitungen 106 können den Bitleitungen in dem Speicherarray entsprechen, und die leitfähigen Leitungen 108 können den Source-Leitungen in dem Speicherarray 200 entsprechen. Während in 27C eine Querschnittsansicht nur der leitfähigen Leitungen 106 dargestellt ist, kann eine Querschnittsansicht der leitfähigen Leitungen 108 ähnlich sein.
  • Somit können gestapelte TFTs 204 in dem Speicherarray 200 gebildet werden. Jeder TFT 204 umfasst eine Gate-Elektrode (z.B. einen Abschnitt einer jeweiligen leitfähigen Leitung 72), ein Gatedielektrikum (z.B. einen Abschnitt eines jeweiligen Speicherfilms 90), einen Kanalbereich (z.B. einen Abschnitt einer jeweiligen OS-Schicht 92) sowie Source- und Drain-Elektroden (z.B. Abschnitte jeweiliger leitfähiger Leitungen 106 und 108). Das dielektrische Material 102 isoliert benachbarte TFTs 204 in einer gleichen Spalte und auf einer gleichen vertikalen Ebene voneinander. Die TFTs 204 können in einem Array von vertikal gestapelten Reihen und Spalten angeordnet sein.
  • In 28A, 28B, 28C und 28D werden die Kontakte 110 mit den leitfähigen Leitungen 72, den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 verbunden. 28A veranschaulicht eine perspektivische Ansicht des Speicherarrays 200; 28B veranschaulicht eine Draufsicht des Speicherarrays 200; und 28C veranschaulicht eine Querschnittsansicht der Vorrichtung und des darunter liegenden Substrats entlang der Linie 30C'-30C' von 28A; und 28D veranschaulicht eine Querschnittsansicht der Vorrichtung entlang der Linie B-B' von 1A. In einigen Ausführungsformen kann die Treppenform der leitfähigen Leitungen 72 eine Oberfläche auf jeder der leitfähigen Leitungen 72 bereitstellen, auf der die leitfähigen Kontakte 110 landen können. Die Herstellung der Kontakte 110 kann das Strukturieren von Öffnungen in dem IMD 70 und in den dielektrischen Schichten 52 umfassen, um Abschnitte der leitfähigen Schichten 54 freizulegen, z.B. durch eine Kombination von Fotolithografie und Ätzen. In den Öffnungen werden eine Auskleidung (nicht dargestellt) wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie z.B. ein CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des IMD 70 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Kontakte 110 in den Öffnungen.
  • Wie auch in der perspektivischen Ansicht von 28A dargestellt, können die leitfähigen Kontakte 112 und 114 auch mit den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 verbunden werden. Die leitfähigen Kontakte 110, 112 und 114 können elektrisch mit den leitfähigen Leitungen 116A, 116B und 116C verbunden werden, die das Speicherarray mit einer darunter/darüber liegenden Schaltung (z.B. Steuerschaltung) und/oder Signal-, Strom- und Masseleitungen in dem Halbleiter-Die verbinden. Beispielsweise können sich leitfähige Durchkontaktierungen 118 durch das IMD 70 erstrecken, um leitfähige Leitungen 116C mit der darunterliegenden Schaltung der Interconnect-Struktur 220 und den aktiven Bauelementen auf dem Substrat 50 elektrisch zu verbinden, wie in 28C dargestellt. Andere leitfähige Durchkontaktierungen können durch das IMD 70 gebildet werden, um die leitfähigen Leitungen 116A und 116B mit der darunter liegenden Schaltung der Interconnect-Struktur 220 elektrisch zu verbinden. In alternativen Ausführungsformen können Routing- und/oder Stromleitungen zu und von dem Speicherarray durch eine Interconnect-Struktur, die über dem Speicherarray 200 gebildet ist, zusätzlich oder alternativ zu der Interconnect-Struktur 220 bereitgestellt werden. Somit kann das Speicherarray 200 vervollständigt werden.
  • Während die Ausführungsformen der 2 bis 28B eine bestimmte Struktur für die leitfähigen Leitungen 106 und 108 zeigen, sind auch andere Konfigurationen möglich. In diesen Ausführungsformen weisen die leitfähigen Leitungen 106 und 108 beispielsweise eine gestaffelte Struktur auf. In einigen Ausführungsformen fluchten die leitfähigen Leitungen 106 und 108 in einer gleichen Reihe des Arrays alle miteinander. 29 zeigt eine Draufsicht und 30 zeigt eine Querschnittsansicht entlang der Linie C-C' in 28. 31 veranschaulicht eine Querschnittsansicht entlang der Linie D-D' von 29. In 29, 30 und 31 bezeichnen gleiche Bezugszeichen gleiche Elemente, die durch gleiche Verfahren wie die Elemente in 2 bis 28B gebildet werden.
  • 33A, 33B, 33C und 33D zeigen ein Speicherarray 200' gemäß einer alternativen Ausführungsform wie oben mit Bezug auf 22B dargestellt und beschrieben. 33A veranschaulicht eine perspektivische Ansicht des Speicherarrays 200; 33B veranschaulicht eine Draufsicht des Speicherarrays 200; und 33C veranschaulicht eine Querschnittsansicht der Vorrichtung und des darunterliegenden Substrats entlang der Linie 30C'-30C' in 33A; und 33D veranschaulicht eine Querschnittsansicht der Vorrichtung entlang der Linie B-B' in 1A. Das Speicherarray 200' kann dem Speicherarray 200 ähnlich sein, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, die durch gleiche Verfahren gebildet werden. Allerdings wird das dielektrische Material 98B durch ein dielektrisches Material 98C ersetzt und das dielektrische Material 98C weist eine andere Materialzusammensetzung als das dielektrische Material 98A auf. Beispielsweise kann eine Wasserstoffkonzentration des dielektrischen Materials 98C wie oben beschrieben höher sein als die des dielektrischen Materials 98A. Dies kann z.B. dadurch erreicht werden, dass beim Abscheiden des dielektrischen Materials 98C die Durchflussrate eines wasserstoffhaltigen Vorläufers im Vergleich zu der Abscheidung des dielektrischen Materials 98A erhöht wird.
  • Verschiedene Ausführungsformen stellen ein 3D-Speicherarray mit vertikal gestapelten Speicherzellen bereit. Die Speicherzellen umfassen jeweils einen TFT mit einem Speicherfilm, einem Gatedielektrikum und einem Oxid-Halbleiter-Kanalbereich. Der TFT umfasst Source/Drain-Elektroden, die auch Source-Leitungen und Bitleitungen in dem Speicherarray sind. Ein dielektrisches Material ist zwischen benachbarten Source/Drain-Elektroden angeordnet und isoliert sie voneinander. In einigen Ausführungsformen ist zumindest ein Abschnitt des dielektrischen Materials ein wasserstoffarmes Material, das unter Verwendung eines wasserstoffhaltigen Vorläufers gebildet wird, welcher mit einer reduzierten Flussrate zugeführt wird. Beispielsweise kann zumindest ein Abschnitt des dielektrischen Materials (z.B. eine Schicht), der in physischem Kontakt mit dem Kanalbereich des TFT steht, eine relativ niedrige Wasserstoffkonzentration aufweisen, z.B. weniger als 3 at%. Die niedrige Wasserstoffkonzentration (z.B. in dem vorgenannten Bereich) kann die Wasserstoffdiffusion in den Kanalbereich reduzieren, wodurch Defekte verringert werden und die Stabilität verbessert wird. Eine relativ niedrige Wasserstoffkonzentration in dem dielektrischen Material kann erreicht werden, indem z.B. die Durchflussrate eines wasserstoffhaltigen Vorläufers reduziert wird, der zur Abscheidung des dielektrischen Materials verwendet wird.
  • In einigen Ausführungsformen umfasst eine Speicherzelle einen Dünnfilmtransistor über einem Halbleitersubstrat. Der Dünnfilmtransistor umfasst einen Speicherfilm, der eine Wortleitung kontaktiert; und eine OS-Schicht, die eine Source-Leitung und eine Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der Wortleitung angeordnet ist; und ein dielektrisches Material, das die Source-Leitung und die Bitleitung voneinander trennt. Das dielektrische Material bildet eine Grenzfläche mit der OS-Schicht. Das dielektrische Material enthält Wasserstoff und eine Wasserstoffkonzentration an der Grenzfläche zwischen dem dielektrischen Material und der OS-Schicht beträgt nicht mehr als 3 Atomprozent (at%). In einigen Ausführungsformen umfasst das dielektrische Material optional: ein erstes dielektrisches Material, das die OS-Schicht kontaktiert, wobei sich das erste dielektrische Material kontinuierlich von der Source-Leitung zu der Bitleitung erstreckt; und ein zweites dielektrisches Material auf einer der OS-Schicht gegenüberliegenden Seite des ersten dielektrischen Materials, wobei sich das zweite dielektrische Material kontinuierlich von der Source-Leitung zu der Bitleitung erstreckt, wobei eine Wasserstoffkonzentration des zweiten dielektrischen Materials größer ist als eine Wasserstoffkonzentration des ersten dielektrischen Materials. In einigen Ausführungsformen enthält das dielektrische Material optional Siliziumoxid und eine Gesamtwasserstoffkonzentration des dielektrischen Materials ist größer als 0 at% und kleiner als 5 at%. Optional enthält das dielektrische Material in einigen Ausführungsformen Siliziumnitrid und eine Gesamtwasserstoffkonzentration des dielektrischen Materials ist größer als 0 at% und kleiner als 10 at%. Optional, in einigen Ausführungsformen, enthält die OS-Schicht Wasserstoff. Optional beträgt die Wasserstoffkonzentration der OS-Schicht in einigen Ausführungsformen 1020 Atome pro Kubikzentimeter bis 1022 Atome pro Kubikzentimeter. Optional erstreckt sich eine Längsachse der Wortleitung in einigen Ausführungsformen parallel zu einer Hauptoberfläche eines Halbleitersubstrats, eine Längsachse der Source-Leitung erstreckt sich senkrecht zu der Hauptoberfläche des Halbleitersubstrats und eine Längsachse der Bitleitung erstreckt sich senkrecht zu der Hauptoberfläche des Halbleitersubstrats.
  • In einigen Ausführungsformen umfasst eine Vorrichtung: ein Halbleitersubstrat; eine erste Speicherzelle über dem Halbleitersubstrat, wobei die erste Speicherzelle einen ersten Dünnfilmtransistor umfasst, wobei der erste Dünnfilmtransistor umfasst: eine Gate-Elektrode, die einen Abschnitt einer ersten Wortleitung umfasst; einen ersten Abschnitt eines ferroelektrischen Materials, wobei der erste Abschnitt des ferroelektrischen Materials auf einer Seitenwand der ersten Wortleitung liegt; und einen ersten Kanalbereich auf einer Seitenwand des ferroelektrischen Materials, wobei der erste Kanalbereich Wasserstoff enthält, und eine Wasserstoffkonzentration des ersten Kanalbereichs 1020 Atome pro Kubikzentimeter bis 1022 Atome pro Kubikzentimeter beträgt; eine Source-Leitung, wobei ein erster Abschnitt der Source-Leitung eine erste Source/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt; eine Bitleitung, wobei ein erster Abschnitt der Bitleitung eine zweite Source/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt; ein erstes dielektrisches Material, das die Source-Leitung und die Bitleitung voneinander trennt, wobei das erste dielektrische Material den ersten Kanalbereich physisch kontaktiert; und eine zweite Speicherzelle über der ersten Speicherzelle. Optional, in einigen Ausführungsformen, umfasst die zweite Speicherzelle einen zweiten Dünnfilmtransistor, wobei ein zweiter Abschnitt der Source-Leitung eine erste Source/Drain-Elektrode für den zweiten Dünnfilmtransistor bereitstellt, und wobei ein zweiter Abschnitt der Bitleitung eine zweite Source/Drain-Elektrode für den zweiten Dünnfilmtransistor bereitstellt. Optional umfasst die Vorrichtung in einigen Ausführungsformen ferner eine zweite Wortleitung unter der ersten Wortleitung, wobei eine Gate-Elektrode des zweiten Dünnfilmtransistors einen Abschnitt der zweiten Wortleitung umfasst und wobei die erste Wortleitung länger als die zweite Wortleitung ist. Optional, in einigen Ausführungsformen, ist eine Wasserstoffkonzentration an einer Grenzfläche zwischen dem ersten dielektrischen Material und dem ersten Kanalbereich kleiner als 3 Atomprozent. Optional enthält die Vorrichtung in einigen Ausführungsformen ferner ein zweites dielektrisches Material, das die Source-Leitung und die Bitleitung voneinander trennt, wobei das zweite dielektrische Material durch das erste dielektrische Material von dem ersten Kanalbereich getrennt ist und das erste dielektrische Material eine andere Materialzusammensetzung als das zweite dielektrische Material aufweist. Optional, in einigen Ausführungsformen, ist eine Wasserstoffkonzentration des zweiten dielektrischen Materials größer als eine Wasserstoffkonzentration des ersten dielektrischen Materials.
  • In einigen Ausführungsformen umfasst ein Verfahren: Strukturieren eines ersten Grabens, der sich durch eine erste leitfähige Leitung erstreckt; Abscheiden eines Speicherfilms entlang von Seitenwänden und einer unteren Fläche des ersten Grabens; Abscheiden einer OS-Schicht über dem Speicherfilm, wobei sich die OS-Schicht entlang der Seitenwände und der unteren Fläche des ersten Grabens erstreckt; Abscheiden eines ersten dielektrischen Materials über und in Kontakt mit der OS-Schicht, wobei das Abscheiden des ersten dielektrischen Materials gleichzeitiges Zuführen eines ersten wasserstoffhaltigen Vorläufers mit einer ersten Durchflussrate und eines zweiten wasserstofffreien Vorläufers mit einer zweiten Durchflussrate umfasst, und wobei das Verhältnis der zweiten Durchflussrate des zweiten wasserstofffreien Vorläufers zu der ersten Durchflussrate des ersten wasserstoffhaltigen Vorläufers mindestens 60 beträgt; und Abscheiden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material, um einen verbleibenden Abschnitt des ersten Grabens zu füllen. Optional umfasst das Abscheiden des zweiten dielektrischen Materials in einigen Ausführungsformen gleichzeitiges Zuführen eines dritten wasserstoffhaltigen Vorläufers mit einer dritten Durchflussrate und eines vierten wasserstofffreien Vorläufers mit einer vierten Durchflussrate, wobei ein Verhältnis der vierten Durchflussrate des vierten wasserstofffreien Vorläufers zu der dritten Durchflussrate des dritten wasserstoffhaltigen Vorläufers einem Verhältnis der zweiten Durchflussrate des zweiten wasserstofffreien Vorläufers zu der ersten Durchflussrate des ersten wasserstoffhaltigen Vorläufers gleich ist. Optional umfasst das Abscheiden des zweiten dielektrischen Materials in einigen Ausführungsformen gleichzeitiges Zuführen eines dritten wasserstoffhaltigen Vorläufers mit einer dritten Durchflussrate und eines vierten wasserstofffreien Vorläufers mit einer vierten Durchflussrate, wobei die dritte Durchflussrate des dritten wasserstoffhaltigen Vorläufers größer als die erste Durchflussrate des ersten wasserstoffhaltigen Vorläufers ist. Optional, in einigen Ausführungsformen, umfasst das Verfahren ferner Strukturieren eines dritten Grabens in dem ersten dielektrischen Material und dem zweiten dielektrischen Material; Strukturieren eines vierten Grabens in dem ersten dielektrischen Material und dem zweiten dielektrischen Material; und Füllen des dritten Grabens und des vierten Grabens mit einem leitfähigen Material, um eine Source-Leitung und eine Bitleitung zu definieren. Optional, in einigen Ausführungsformen, ist der erste wasserstoffhaltige Vorläufer Silan (SiH4) und der zweite wasserstofffreie Vorläufer ist N2O. Optional kann eine Wasserstoffkonzentration an einer Grenzfläche zwischen dem ersten dielektrischen Material und der OS-Schicht nach dem Abscheiden des ersten dielektrischen Materials in einigen Ausführungsformen 3 at% oder weniger betragen. Optional, in einigen Ausführungsformen, umfasst das Abscheiden des ersten dielektrischen Materials Diffundieren von Wasserstoff in die OS-Schicht.
  • Vorstehend sind Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/045992 [0001]

Claims (20)

  1. Speicherzelle aufweisend: einen Dünnfilmtransistor über einem Halbleitersubstrat, der Dünnfilmtransistor aufweisend: - einen Speicherfilm, der eine Wortleitung kontaktiert; und - eine Oxid-Halbleiterschicht, OS-Schicht, die eine Source-Leitung und eine Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der Wortleitung angeordnet ist; und ein dielektrisches Material, das die Source-Leitung und die Bitleitung trennt, wobei das dielektrische Material eine Grenzfläche mit der OS-Schicht bildet; wobei das dielektrische Material Wasserstoff enthält, und wobei eine Wasserstoffkonzentration an der Grenzfläche zwischen dem dielektrischen Material und der OS-Schicht nicht mehr als 3 Atomprozent (at%) beträgt.
  2. Speicherzelle nach Anspruch 1, wobei das dielektrische Material enthält: ein erstes dielektrisches Material, das die OS-Schicht kontaktiert, wobei sich das erste dielektrische Material kontinuierlich von der Source-Leitung zu der Bitleitung erstreckt; und ein zweites dielektrisches Material auf einer der OS-Schicht gegenüberliegenden Seite des ersten dielektrischen Materials, wobei sich das zweite dielektrische Material kontinuierlich von der Source-Leitung zu der Bitleitung erstreckt, wobei eine Wasserstoffkonzentration des zweiten dielektrischen Materials größer als eine Wasserstoffkonzentration des ersten dielektrischen Materials ist.
  3. Speicherzelle nach Anspruch 1 oder 2, wobei das dielektrische Material Siliziumoxid enthält und eine Gesamtwasserstoffkonzentration des dielektrischen Materials größer als 0 at% und kleiner als 5 at% ist.
  4. Speicherzelle nach Anspruch 1 oder 2, wobei das dielektrische Material Siliziumnitrid enthält und eine Gesamtwasserstoffkonzentration des dielektrischen Materials größer als 0 at% und kleiner als 10 at% ist.
  5. Die Speicherzelle nach einem der vorstehenden Ansprüche, wobei die OS-Schicht Wasserstoff enthält.
  6. Speicherzelle nach einem der vorstehenden Ansprüche, wobei eine Wasserstoffkonzentration der OS-Schicht 1020 Atome pro Kubikzentimeter bis 1022 Atome pro Kubikzentimeter beträgt.
  7. Speicherzelle nach einem der vorstehenden Ansprüche, wobei sich eine Längsachse der Wortleitung parallel zu einer Hauptfläche eines Halbleitersubstrats erstreckt, wobei eine Längsachse der Source-Leitung senkrecht zu der Hauptfläche des Halbleitersubstrats verläuft, und wobei eine Längsachse der Bitleitung senkrecht zu der Hauptfläche des Halbleitersubstrats verläuft.
  8. Vorrichtung aufweisend: ein Halbleitersubstrat; eine erste Speicherzelle über dem Halbleitersubstrat, wobei die erste Speicherzelle einen ersten Dünnfilmtransistor aufweist, wobei der erste Dünnfilmtransistor aufweist: - eine Gate-Elektrode, die einen Abschnitt einer ersten Wortleitung aufweist; - einen ersten Abschnitt eines ferroelektrischen Materials, wobei der erste Abschnitt des ferroelektrischen Materials auf einer Seitenwand der ersten Wortleitung liegt; und - einen ersten Kanalbereich auf einer Seitenwand des ferroelektrischen Materials, wobei der erste Kanalbereich Wasserstoff enthält und eine Wasserstoffkonzentration des ersten Kanalbereichs 1020 Atome pro Kubikzentimeter bis 1022 Atome pro Kubikzentimeter beträgt; eine Source-Leitung, wobei ein erster Abschnitt der Source-Leitung eine erste Source/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt; eine Bitleitung, wobei ein erster Abschnitt der Bitleitung eine zweite Source/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt; ein erstes dielektrisches Material, das die Source-Leitung und die Bitleitung trennt, wobei das erste dielektrische Material den ersten Kanalbereich physisch kontaktiert; und eine zweite Speicherzelle über der ersten Speicherzelle.
  9. Vorrichtung nach Anspruch 8, wobei die zweite Speicherzelle einen zweiten Dünnfilmtransistor aufweist, wobei ein zweiter Abschnitt der Source-Leitung eine erste Source/Drain-Elektrode für den zweiten Dünnfilmtransistor bereitstellt, und wobei ein zweiter Abschnitt der Bitleitung eine zweite Source/Drain-Elektrode für den zweiten Dünnfilmtransistor bereitstellt.
  10. Vorrichtung nach Anspruch 9, ferner aufweisend: eine zweite Wortleitung unter der ersten Wortleitung, wobei eine Gate-Elektrode des zweiten Dünnfilmtransistors einen Abschnitt der zweiten Wortleitung aufweist, und wobei die erste Wortleitung länger als die zweite Wortleitung ist.
  11. Vorrichtung nach einem der Ansprüche 8 bis 10, wobei eine Wasserstoffkonzentration an einer Grenzfläche zwischen dem ersten dielektrischen Material und dem ersten Kanalbereich weniger als 3 Atomprozent beträgt.
  12. Vorrichtung nach einem der Ansprüche 8 bis 11, ferner aufweisend: ein zweites dielektrisches Material, das die Source-Leitung und die Bitleitung trennt, wobei das zweite dielektrische Material durch das erste dielektrische Material von dem ersten Kanalbereich getrennt ist und das erste dielektrische Material eine andere Materialzusammensetzung aufweist als das zweite dielektrische Material.
  13. Vorrichtung nach Anspruch 12, wobei eine Wasserstoffkonzentration des zweiten dielektrischen Materials größer als eine Wasserstoffkonzentration des ersten dielektrischen Materials ist.
  14. Verfahren umfassend: Strukturieren eines ersten Grabens, der sich durch eine erste leitfähige Leitung erstreckt; Abscheiden eines Speicherfilms entlang von Seitenwänden und einer unteren Fläche des ersten Grabens; Abscheiden einer OS-Schicht über dem Speicherfilm, wobei sich die OS-Schicht entlang der Seitenwände und der unteren Fläche des ersten Grabens erstreckt; Abscheiden eines ersten dielektrischen Materials über und in Kontakt mit der OS-Schicht, wobei das Abscheiden des ersten dielektrischen Materials gleichzeitiges Zuführen eines ersten wasserstoffhaltigen Vorläufers mit einer ersten Durchflussrate und eines zweiten wasserstofffreien Vorläufers mit einer zweiten Durchflussrate umfasst, wobei das Verhältnis der zweiten Durchflussrate des zweiten wasserstofffreien Vorläufers zu der ersten Durchflussrate des ersten wasserstoffhaltigen Vorläufers mindestens 60 beträgt; und Abscheiden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material, um einen verbleibenden Abschnitt des ersten Grabens zu füllen.
  15. Verfahren nach Anspruch 14, wobei das Abscheiden des zweiten dielektrischen Materials gleichzeitiges Zuführen eines dritten wasserstoffhaltigen Vorläufers mit einer dritten Durchflussrate und eines vierten wasserstofffreien Vorläufers mit einer vierten Durchflussrate umfasst, wobei ein Verhältnis der vierten Durchflussrate des vierten wasserstofffreien Vorläufers zu der dritten Durchflussrate des dritten wasserstoffhaltigen Vorläufers das gleiche ist wie ein Verhältnis der zweiten Durchflussrate des zweiten wasserstofffreien Vorläufers zu der ersten Durchflussrate des ersten wasserstoffhaltigen Vorläufers.
  16. Verfahren nach Anspruch 14, wobei das Abscheiden des zweiten dielektrischen Materials gleichzeitiges Zuführen eines dritten wasserstoffhaltigen Vorläufers mit einer dritten Durchflussrate und eines vierten wasserstofffreien Vorläufers mit einer vierten Durchflussrate umfasst, wobei die dritte Durchflussrate des dritten wasserstoffhaltigen Vorläufers größer als die erste Durchflussrate des ersten wasserstoffhaltigen Vorläufers ist.
  17. Verfahren nach einem der Ansprüche 14 bis 16, ferner umfassend: Strukturieren eines dritten Grabens in dem ersten dielektrischen Material und dem zweiten dielektrischen Material; Strukturieren eines vierten Grabens in dem ersten dielektrischen Material und dem zweiten dielektrischen Material; und Füllen des dritten Grabens und des vierten Grabens mit einem leitfähigen Material, um eine Source-Leitung und eine Bitleitung zu definieren.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei der erste wasserstoffhaltige Vorläufer Silan (SiH4) ist und der zweite wasserstofffreie Vorläufer N2O ist.
  19. Verfahren nach einem der Ansprüche 14 bis 18, wobei nach dem Abscheiden des ersten dielektrischen Materials eine Wasserstoffkonzentration an einer Grenzfläche zwischen dem ersten dielektrischen Material und der OS-Schicht 3 at% oder weniger beträgt.
  20. Verfahren nach einem der Ansprüche 14 bis 19, wobei das Abscheiden des ersten dielektrischen Materials Diffundieren von Wasserstoff in die OS-Schicht umfasst.
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