JP6104775B2 - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法 Download PDF

Info

Publication number
JP6104775B2
JP6104775B2 JP2013196821A JP2013196821A JP6104775B2 JP 6104775 B2 JP6104775 B2 JP 6104775B2 JP 2013196821 A JP2013196821 A JP 2013196821A JP 2013196821 A JP2013196821 A JP 2013196821A JP 6104775 B2 JP6104775 B2 JP 6104775B2
Authority
JP
Japan
Prior art keywords
insulating film
tunnel insulating
thin film
film transistor
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013196821A
Other languages
English (en)
Other versions
JP2015065212A (ja
Inventor
雄也 前田
雄也 前田
山口　一
一 山口
上田　知正
知正 上田
健太郎 三浦
健太郎 三浦
慎太郎 中野
慎太郎 中野
信美 斉藤
信美 斉藤
竜則 坂野
竜則 坂野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013196821A priority Critical patent/JP6104775B2/ja
Priority to US14/466,314 priority patent/US9224871B2/en
Publication of JP2015065212A publication Critical patent/JP2015065212A/ja
Application granted granted Critical
Publication of JP6104775B2 publication Critical patent/JP6104775B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0895—Tunnel injectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、薄膜トランジスタ及びその製造方法に関する。
薄膜トランジスタの活性層として、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどのアモルファス酸化物半導体が用いられる。このような薄膜トランジスタにおいて、耐熱性、光耐性、及び、安定性などを高めることが望まれる。
特開２０１２−０６７９５４号公報
本発明の実施形態は、安定性の高い、酸化物半導体を用いた薄膜トランジスタ及びその製造方法を提供する。
本実施形態によれば、第１絶縁膜と、ゲート電極と、半導体層と、ゲート絶縁膜と、第２絶縁膜と、ソース電極と、第１トンネル絶縁部と、ドレイン電極と、第２トンネル絶縁部と、第３トンネル絶縁部と、を含む薄膜トランジスタが提供できる。前記半導体層は、前記ゲート電極と前記第１絶縁膜との間に設けられ、第１部分と、前記ゲート電極から前記第１絶縁膜に向かう第１方向に対して交差する第２方向において前記第１部分と離間した第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分と、を含みアモルファス酸化物を含む。前記ゲート絶縁膜は、前記第３部分と前記ゲート電極との間に設けられる。前記第２絶縁膜は、前記第３部分と前記第１絶縁膜との間に設けられる。前記第１トンネル絶縁部は、前記第１部分と前記ソース電極との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第１化合物を含み厚さが２ナノメートル以下である。前記第２トンネル絶縁部は、前記第２部分と前記ドレイン電極との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第２化合物を含み厚さが２ナノメートル以下である。前記第３トンネル絶縁部は、前記第１絶縁膜と前記第２絶縁膜との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第３化合物を含み厚さが２ナノメートル以下である。
図１（ａ）及び図１（ｂ）は、実施形態に係る薄膜トランジスタを示す模式図である。 実施形態に係る薄膜トランジスタを示す模式的断面図である。 図３（ａ）及び図３（ｂ）は、薄膜トランジスタを示す模式図である。 実施形態に係る薄膜トランジスタの製造方法を示すフローチャートである。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
本実施形態は、酸化物半導体を用いた薄膜トランジスタに係る。
図１（ａ）及び図１（ｂ）は、実施形態に係る薄膜トランジスタを示す模式図である。 図１（ａ）は、実施形態に係る薄膜トランジスタ１１０を示す透視平面図である。図１（ａ）においては、見やすさのために、構成要素の一部が省略されている。図１（ｂ）は、図１（ａ）のＡ１−Ａ２線断面図である。
図１（ａ）及び図１（ｂ）に表したように、本実施形態に係る薄膜トランジスタ１１０は、ゲート電極３０と、ゲート絶縁膜４０と、半導体層６０と、トンネル絶縁膜５０と、ソース電極７０ｓと、ドレイン電極７０ｄと、を含む。
この例では、基板１０の上に絶縁層２０が設けられている。そして、絶縁層２０の上に、下から順に、ゲート電極３０、ゲート絶縁膜４０、半導体層６０、バックチャネル保護層８０（第２絶縁膜）及びトンネル絶縁膜５０が設けられている。ソース電極７０ｓ及びドレイン電極７０ｄは、トンネル絶縁膜５０の上に設けられている。ソース電極７０ｓ、ドレイン電極７０ｄ及びバックチャネル保護層８０を覆うように、パッシベーション膜９０（第１絶縁膜）が設けられる。
この例では、トンネル絶縁膜５０は、半導体層６０の一部を覆う。トンネル絶縁膜５０は、例えば、極薄絶縁膜である。トンネル絶縁膜５０の上に、ソース電極７０ｓと、ドレイン電極７０ｄと、が設けられている。ソース電極７０ｓと、ドレイン電極７０ｄと、は、互いに離間する。
半導体層６０は、第１部分ＡＳ１と、第２部分ＡＳ２と、を含む。第１部分ＡＳ１とソース電極７０ｓとの間、及び、第２部分ＡＳ２とドレイン電極７０ｄとの間のそれぞれに、トンネル絶縁膜５０が設けられる。
すなわち、半導体層６０は、第１部分ＡＳ１と、第２部分ＡＳ２と、第３部分ＡＳ３と、を含む。第３部分ＡＳ３は、第１部分ＡＳ１と、第２部分ＡＳ２と、の間に設けられる。トンネル絶縁膜５０は、例えば、第１トンネル絶縁部５１と、第２トンネル絶縁部５２と、第３トンネル絶縁部５３と、を含む。
第１部分ＡＳ１と、ソース電極７０ｓと、の間に第１トンネル絶縁部５１が設けられる。第２部分ＡＳ２と、ドレイン電極７０ｄと、の間に第２トンネル絶縁部５２が設けられる。
第１トンネル絶縁部５１は、第１部分ＡＳ１とソース電極７０ｓとの間に設けられる。第１トンネル絶縁部５１は、第１化合物を含む。第１化合物は、Ａｌ（アルミニウム）及びＭｇ（マグネシウム）の少なくともいずれかと、酸素と、を含む。第１トンネル絶縁部５１の厚さは、例えば、２ｎｍ（ナノメートル）以下である。
第２トンネル絶縁部５２は、第２部ＡＳ２とドレイン電極７０ｄとの間に設けられる。第２トンネル絶縁部５２は、第２化合物を含む。第２化合物は、Ａｌ及びＭｇの少なくともいずれかと、酸素と、を含む。第２トンネル絶縁部５２の厚さは、例えば、２ｎｍ以下である。
第３トンネル絶縁部５３は、パッシベーション膜９０とバックチャネル保護層８０との間に設けられる。第３トンネル絶縁部５３は、第３化合物を含む。第３化合物は、Ａｌ及びＭｇの少なくともいずれかと、酸素と、を含む。第３トンネル絶縁部５３の厚さは、例えば、２ｎｍ以下である。
第１部分ＡＳ１から第２部分ＡＳ２に向かう方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向とＺ軸方向とに対して垂直な方向をＹ軸方向とする。
第１部分ＡＳ１から第２部分ＡＳ２に向かう方向を、第１方向（Ｘ軸方向）とする。第１方向に対して交差する方向を、第２方向とする。第２方向は、例えば、第１方向に対して直交する。第２方向は、例えば、Ｚ軸方向である。ゲート電極３０は、第２方向において半導体層６０と離間する。
図１（ｂ）に例示したように、この例では、ゲート電極３０は、第３部分ＡＳ３と、基板１０と、の間に配置されている。
例えば、半導体層６０が形成された後に、半導体層６０の上に、バックチャネル保護層８０が形成される。バックチャネル保護層８０に、エッチングにより、開口部（孔）が設けられる。これにより半導体６０が露出する。その後の工程で、トンネル絶縁層５０が形成される。トンネル絶縁膜５０の上に、ソース電極７０ｓ及びドレイン電極７０ｄが設けられる。
図２は、実施形態に係る薄膜トランジスタを例示する模式的断面図である。図２に表した薄膜トランジスタ１１２のように、ゲート絶縁膜上のバックチャネル保護層８０をエッチングにより、取り除いても良い。
パッシベーション膜９０は、第１領域９０ａを含む。第１領域９０ａは、ソース電極７０ｓとドレイン電極７０ｄとの間に設けられる。トンネル絶縁膜５０の一部（第３トンネル絶縁部５３）は、第１領域９０ａとバックチャネル保護層８０との間に設けられる。
例えば、可視光が、基板１０を透過可能でも良い。基板１０には、ガラス基板またはプラスチック基板を用いても良い。例えば、可視光が基板１０を透過しなくても良い。基板１０には、例えば、シリコンやステンレスのような光を透過しない基板を用いても良い。基板１０は、基体と、その基体の上に設けられた絶縁層と、を含んでも良い。
ゲート電極３０には、例えば、高融点金属を用いても良い。ゲート電極３０は、例えば、ＭｏＷ、ＭｏＴａ及びＷの少なくともいずれかを含む。本実施形態はこれに限らず、導電性の各種の材料が、ゲート電極３０として用いられる。
ゲート絶縁膜４０は、例えば、酸化シリコン、窒化シリコン及び酸窒化シリコンの少なくともいずれかを含む。ゲート絶縁膜４０には、例えば、シリコン酸化膜、または、シリコン窒化膜が用いられる。ゲート絶縁膜４０には、例えば、シリコン酸化膜とシリコン窒化膜とを含む積層膜を用いても良い。
半導体層６０には、例えば、Ｉｎと、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含む酸化物が用いられる。半導体層６０には、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（以下、ＩＧＺＯ）などのアモルファス酸化物半導体が用いられる。
半導体層６０の厚さ（例えば、Ｚ軸方向の長さ）は、例えば、５ｎｍ以上である。これにより、例えば、電気的特性が確保できる。半導体層６０の厚さは、例えば、５０ｎｍ以下である。
この例では、バックチャネル保護層にコンタクトホールを形成した後に、トンネル絶縁層５０が形成される。ソース電極７０ｓ及びドレイン電極７０ｄに電圧が印加されると、その電圧の少なくとも一部が、トンネル絶縁膜５０を介して、半導体層６０に印加される。薄膜トランジスタ１１０の動作において、トンネル絶縁膜５０は、例えば、トンネル層として機能する。
半導体層６０の表面は、例えば、平坦である。これにより、例えば、薄膜トランジスタの動作が安定的になり易い。例えば、半導体層６０のトンネル絶縁膜５０に対向する面（例えば上面６０ｕ）の、算術平均粗さＲａは、０．５ｎｍ以下である。半導体層６０の厚さは、例えば、２０ｎｍである。これにより、半導体層６０の表面は、平坦になり、例えば、トンネル絶縁膜５０が平坦ではないときにリークパスの発生が抑制される。
トンネル絶縁膜５０には、例えば、酸化膜が用いられる。トンネル絶縁膜５０は、例えば、Ａｌ及びＭｇの少なくともいずれかを含む。
トンネル絶縁膜５０は、例えば、Ａｌ酸化物である。これにより、エッチングの選択性、及び、膜質の均一性が向上する。Ａｌ酸化物は、例えば、アモルファス酸化物である。これにより、トンネル絶縁膜５０のモフォロジは、良好となる。
トンネル絶縁膜５０は、例えば、スパッタリング法またはＡＬＤ法により形成される。トンネル絶縁膜５０は、例えば、Ａｌ２Ｏ３である。Ａｌ層が形成された後に、酸素プラズマ酸化及びＵＶ酸化の少なくともいずれかにより、Ａｌ層が酸化されて、トンネル絶縁膜５０が形成されても良い。
トンネル絶縁膜５０は、半導体層６０と接する。例えば、ＡＬＤ（原子層堆積）法を用いることで、均一で平坦なトンネル絶縁膜５０を得易くなる。トンネル絶縁膜５０の形成には、ＡＬＤ法を用いることが好ましい。
バックチャネル保護層８０は、例えば、酸化シリコンである。バックチャネル保護層８０の厚さは、例えば、第１トンネル絶縁部５１の厚さよりも厚く、第２トンネル絶縁部５２の厚さよりも厚い。
ソース電極７０ｓ及びドレイン電極７０ｄは、Ｔｉ、Ａｌ、Ｍｏ、Ｔａ及びＷの少なくともいずれかを含む。ソース電極７０ｓとドレイン電極７０ｄとには、例えば、Ｔｉ／Ａｌ／Ｔｉ、または、Ｍｏ／Ａｌ／Ｍｏなどの積層膜が用いられる。ソース電極７０ｓ及びドレイン電極７０ｄには、ＩＴＯなどの各種の導電材料を用いても良い。本実施形態はこれに限らず、ソース電極７０ｓ及びドレイン電極７０ｄには、導電性の各種材料が用いられる。
パッシベーション膜９０は、例えば、酸化シリコン及び窒化シリコンの少なくともいずれかを含む。パッシベーション膜９０として、例えば、シリコン酸化膜及びシリコン窒化膜を含む積層膜が用いられても良い。
例えば、ソース電極７０ｓまたはドレイン電極７０ｄから、半導体層６０に向かって、電荷（例えば電子及びホールの少なくともいずれか）が流れる。トンネル絶縁膜５０は、例えば、薄膜である。これにより、例えば、トンネル効果により、電荷（例えば電子及びホールの少なくともいずれか）が注入される。
トンネル絶縁膜５０の抵抗は、例えば、トンネル絶縁膜５０の厚さに対して、指数関数的に増大する。トンネル絶縁膜５０として、例えば、Ａｌ２Ｏ３が用いられる。Ａｌ２Ｏ３層の厚さが２ｎｍ（ナノメートル）の時、そのＡｌ２Ｏ３層の面積抵抗は、１０５Ωｕｍ２程度である。薄膜トランジスタ１１０のオン抵抗は、例えば、１０６Ω程度である。トンネル絶縁膜５０（第１トンネル絶縁部５１及び第２トンネル絶縁部５２のそれぞれ）の厚さは、例えば、２ｎｍ以下である。これにより、トンネル絶縁膜５０の界面抵抗は、薄膜トランジスタ１１０のオン抵抗の、例えば、１／１００以下になる。
第１トンネル絶縁部５１の厚さは、第１部分ＡＳ１とソース電極７０ｓとの間の距離である。第２トンネル絶縁部５２の厚さは、第２部分ＡＳ２とドレイン電極７０ｄとの間の距離である。
トンネル絶縁膜５０は、例えば、半導体層６０からの、ソース電極７０ｓ及びドレイン電極７０ｄへの酸素の拡散を抑制する。例えば、薄膜トランジスタ形成の後に熱処理を行うと、半導体層６０から、ソース電極７０ｓ及びドレイン電極７０ｄへ、酸素が拡散する場合がある。実施形態においては、この酸素の拡散を抑制でき、耐熱性の高い薄膜トランジスタを提供できる。実施形態によれば、熱処理に伴う、薄膜トランジスタの光耐性の劣化を抑制できる。実施形態によれば、トンネル絶縁膜５０の高いバリア性により、外気に対して安定性の高い薄膜トランジスタを提供できる。実施形態によれば、安定性の高い、酸化物半導体を用いた薄膜トランジスタが提供できる。
バックチャネル保護層８０は、例えば、酸化シリコンである。パッシベーション膜９０は、例えば、酸化シリコンまたは窒化シリコンである。例えば、バックチャネル保護層８０中の水素濃度は、パッシベーション膜９０中の水素濃度９０よりも低い。
バックチャネル保護層８０に含まれる水素の濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３以下である。これにより、バックチャネル保護層８０と接するＩＧＺＯの低抵抗化が抑制される。バックチャネル保護層８０からの適量の水素が、ＩＧＺＯへ供給される。これにより、半導体層６０中のキャリアの移動が向上する。薄膜トランジスタ１１０の動作において、ゲート電圧に対するヒステリシスが改善する。
パッシベーション膜９０に含まれる水素の濃度は、例えば、１×１０２１ｃｍ−３以上である。パッシベーション膜９０の第１領域９０ａと、バックチャネル保護層８０との間に、トンネル絶縁膜５０（第３トンネル絶縁部５３）が設けられる。これにより、パッシベーション膜９０中の水素のバックチャネル保護層８０への拡散が抑制される。半導体層６０への過剰な水素の拡散が抑制される。
バックチャネル保護層８０中の水素濃度、及び、パッシベーション膜９０中の水素濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）によって、測定することができる。
図３（ａ）及び図３（ｂ）は、薄膜トランジスタを例示する模式図である。
これらの図は、アニール時における薄膜トランジスタの一部を例示している。図３（ａ）は、参考例の薄膜トランジスタ１１９に対応し、図３（ｂ）は、実施形態に係る薄膜トランジスタ１１０に対応する。
図３（ａ）に例示したように、参考例の薄膜トランジスタ１１９においては、バックチャネル保護層８０とパッシベーション膜９０との間に、トンネル絶縁層５０が設けられていない。これ以外は、薄膜トランジスタ１１０と同様である。
薄膜トランジスタ１１０及び１１９においては、半導体層６０の上にバックチャネル保護層８０が設けられ、バックチャネル保護層８０の上にパッシベーション膜９０が設けられている。例えば、バックチャネル保護層８０に含まれる水素１６０は、パッシベーション膜９０に含まれる水素１６０よりも少ない。例えば、パッシベーション膜の成膜後にアニールが行われる。
図３（ａ）に表したように、参考例の薄膜トランジスタ１１９においては、アニールによって、バックチャネル保護層８０に含まれる水素１６０は、半導体層６０へ拡散する。拡散した水素１６０は、例えば、半導体層６０中の欠陥を不活性化する。これにより、例えば、半導体層６０中のキャリアの移動度が向上する。例えば、高い信頼性が得られる。
パッシベーション膜９０に含まれる水素１６０は、半導体層６０へ拡散する。パッシベーション膜９０に含まれる水素１６０の濃度は高く、過剰な水素１６０が半導体層６０に拡散する。これにより、アニール後の薄膜トランジスタ１１９の特性が劣化する場合がある。
一方、薄膜トランジスタ１１０においては、バックチャネル保護層８０とパッシベーション膜９０との間に、トンネル絶縁膜５０が設けられている。
この場合、図３（ｂ）に表したように、アニールによって、バックチャネル保護層８０に含まれる水素１６０は、半導体層６０へ拡散する。一方、パッシベーション膜９０に含まれる水素１６０の拡散は、トンネル絶縁膜５０によって、抑制される。トンネル絶縁膜５０は、パッシベーション膜９０に含まれる過剰な水素１６０の拡散を防ぐ。トンネル絶縁膜５０は、例えば、半導体層６０への水素１６０の混入を防ぐバリア膜として機能する。これにより、例えば、アニールによる特性劣化を抑制することができる。過剰な水素１６０の拡散が抑制されることで、例えば、高い信頼性が得られる。
トンネル絶縁膜５０として、例えば、Ａｌ２Ｏ３が用いられる。Ａｌ２Ｏ３の密度は、酸化シリコンの密度よりも高い。これにより、例えば、Ａｌ２Ｏ３中の不純物拡散は、酸化シリコン中の不純物拡散よりも遅い。例えば、Ａｌ２Ｏ３は、水素や水に対する拡散防止膜（保護膜）として機能する。Ａｌ２Ｏ３は、熱に対する安定性が高い。パッシベーション膜９０とバックチャネル保護層８０との間に、Ａｌ２Ｏ３（トンネル絶縁膜５０）を設ける。これにより、過剰な水素の拡散を抑制することができる。
トンネル絶縁膜５０として、例えば、酸化マグネシウム（例えば、ＭｇＯ）が用いられる。ＭｇＯは、例えば、熱に対する安定性が高い。例えば、トンネル絶縁膜５０として酸化マグネシウムを用いることで、アニールによる薄膜トランジスタの特性の劣化を抑制することができる。
実施形態によれば、ソース電極７０ｓと半導体層６０との間、ドレイン電極７０ｄと半導体層との間、及び、パッシベーション膜９０とバックチャネル保護層８０との間に、トンネル絶縁膜５０が設けられる。実施形態によれば、トンネル絶縁膜５０の高いバリア性により、安定性の高い、酸化物半導体を用いた薄膜トランジスタが提供できる。
（第２の実施形態）
本実施形態は、薄膜トランジスタの製造方法に関する。
図４は、実施形態に係る薄膜トランジスタの製造方法を示すフローチャートである。
図４に例示した製造方法においては、絶縁層を形成し（ステップＳ７０１）、ゲート電極を形成し（ステップＳ７０２）、ゲート絶縁膜を形成し（ステップＳ７０３）、半導体層を形成し（ステップＳ７０４）、バックチャネル保護層を形成し（ステップ７Ｓ０５）、トンネル絶縁膜を形成し（ステップＳ７０６）、ソース電極及びドレイン電極を形成し（ステップＳ７０７）、パッシベーション膜を形成（ステップＳ７０８）する。
この製造方法により、例えば、図１（ａ）〜図１（ｃ）に例示した薄膜トランジスタが製造される。図４で表したように、この例では、バックチャネル保護層の形成（ステップＳ７０５）の後に、トンネル絶縁膜が形成（ステップＳ７０６）される。その後、ソース電極及びドレイン電極が形成（Ｓ７０７）され、パッシベーション膜を形成（Ｓ７０８）される。これにより、ソース電極７０ｓと半導体層６０との間、ドレイン電極７０ｄと半導体層との間、及び、パッシベーション膜９０とバックチャネル保護層８０との間にトンネル絶縁膜が形成される。トンネル絶縁膜の形成には、例えば、ＡＬＤ法またはスパッタリング法が用いられる。
本実施形態によれば、安定性の高い、酸化物半導体を用いた薄膜トランジスタの製造方法が提供できる。
実施形態によれば、安定性の高い、酸化物半導体を用いた薄膜トランジスタ及びその製造方法が提供できる。
なお、本願明細書において、「垂直」、及び「平行」は、厳密な垂直、及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直、及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、薄膜トランジスタに含まれる基板、絶縁層、半導体層、ゲート絶縁膜、及び電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した薄膜トランジスタ及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての薄膜トランジスタ及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び修正例に想到し得るものであり、それら変更例、及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、 ２０…絶縁層、 ３０…ゲート電極、 ４０…ゲート絶縁膜、 ５０…トンネル絶縁膜、 ５１…第１トンネル絶縁部、 ５２…第２トンネル絶縁部、 ５３…第３トンネル絶縁部、 ６０…半導体層、 ６０ｕ…上面、 ７０ｄ…ドレイン電極、 ７０ｓ…ソース電極、 ８０…バックチャネル保護層（第２絶縁膜）、 ９０…パッシベーション膜（第１絶縁膜）、 ９０ａ…第１領域、 １１０、１１２、１１９…薄膜トランジスタ、 １６０…水素、 ＡＳ１…第１部分、 ＡＳ２…第２部分、 ＡＳ３…第３部分

Claims (13)

  1. 第１絶縁膜と、
    ゲート電極と、
    前記ゲート電極と前記第１絶縁膜との間に設けられ、第１部分と、前記ゲート電極から前記第１絶縁膜に向かう第１方向に対して交差する第２方向において前記第１部分と離間した第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分と、を含みアモルファス酸化物を含む半導体層と、
    前記第３部分と前記ゲート電極との間に設けられたゲート絶縁膜と、
    前記第３部分と前記第１絶縁膜との間に設けられた第２絶縁膜と、
    ソース電極と、
    前記第１部分と前記ソース電極との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第１化合物を含み厚さが２ナノメートル以下の第１トンネル絶縁部と、
    ドレイン電極と、
    前記第２部分と前記ドレイン電極との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第２化合物を含み厚さが２ナノメートル以下の第２トンネル絶縁部と、
    前記第１絶縁膜と前記第２絶縁膜との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第３化合物を含み厚さが２ナノメートル以下の第３トンネル絶縁部と、
    を備えた薄膜トランジスタ。
  2. 前記第２絶縁膜に含まれる水素の濃度は、前記第１絶縁膜に含まれる水素の濃度よりも低い請求項１記載の薄膜トランジスタ。
  3. 前記第２絶縁膜に含まれる水素の濃度は、１×１０１９ｃｍ−３以上１×１０２0ｃｍ−３以下である請求項１または２に記載の薄膜トランジスタ。
  4. 前記第１絶縁膜に含まれる水素の濃度は、１×１０２１ｃｍ−３以上である請求項１〜３のいずれか１つに記載の薄膜トランジスタ。
  5. 前記第２絶縁膜は、酸化シリコンを含む請求項１〜４のいずれか１つに記載の薄膜トランジスタ。
  6. 前記第１部分の前記第１トンネル絶縁部側の面の算術平均粗さＲａは、０．５ナノメートル以下である請求項１〜５のいずれか１つに記載の薄膜トランジスタ。
  7. 前記半導体層は、Ｉｎと、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含む請求項１〜６のいずれか１つに記載の薄膜トランジスタ。
  8. 前記第１トンネル絶縁部、前記第２トンネル絶縁部及び前記第３トンネル絶縁部は、酸化アルミニウムを含む請求項１〜７のいずれか１つに記載の薄膜トランジスタ。
  9. 前記第１トンネル絶縁部、前記第２トンネル絶縁部及び前記第３トンネル絶縁部は、酸化マグネシウムを含む請求項１〜８のいずれか１つに記載の薄膜トランジスタ。
  10. 前記ソース電極は、Ｔｉ、Ａｌ、Ｍｏ、Ｔａ及びＷの少なくともいずれかを含み、
    前記ドレイン電極は、Ｔｉ、Ａｌ、Ｍｏ、Ｔａ及びＷの少なくともいずれかを含む請求項１〜９のいずれか１つに記載の薄膜トランジスタ。
  11. 前記ゲート電極は、Ｍｏ、Ｔａ及びＷの少なくともいずれかを含む請求項１〜１０のいずれか１つに記載の薄膜トランジスタ。
  12. 前記ゲート絶縁膜は、酸化シリコン及び窒化シリコンの少なくともいずれかを含む請求項１〜１１のいずれか１つに記載の薄膜トランジスタ。
  13. 第１絶縁膜と、ゲート電極と、前記ゲート電極と前記第１絶縁膜との間に設けられ、第１部分と、前記ゲート電極から前記第１絶縁膜に向かう第１方向に対して交差する第２方向において前記第１部分と離間した第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分と、を含みアモルファス酸化物を含む半導体層と、前記第３部分と前記ゲート電極との間に設けられたゲート絶縁膜と、前記第３部分と前記第１絶縁膜との間に設けられた第２絶縁膜と、ソース電極と、前記第１部分と前記ソース電極との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第１化合物を含み厚さが２ナノメートル以下の第１トンネル絶縁部と、ドレイン電極と、前記第２部分と前記ドレイン電極との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第２化合物を含み厚さが２ナノメートル以下の第２トンネル絶縁部と、前記第１絶縁膜と前記第２絶縁膜との間に設けられ、アルミニウム及びマグネシウムの少なくともいずれかと、酸素と、を含む第３化合物を含み厚さが２ナノメートル以下の第３トンネル絶縁部と、を含む薄膜トランジスタの製造方法であって、
    前記ゲート絶縁膜の上に、前記半導体層を形成し、
    前記半導体層の上に、前記第２絶縁膜を形成し、
    前記半導体層の上及び前記第２絶縁膜の上に、前記第１トンネル絶縁部、前記第２トンネル絶縁部及び前記第３トンネル絶縁部となるトンネル絶縁膜を原子層堆積法で形成する薄膜トランジスタの製造方法。
JP2013196821A 2013-09-24 2013-09-24 薄膜トランジスタ及びその製造方法 Expired - Fee Related JP6104775B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013196821A JP6104775B2 (ja) 2013-09-24 2013-09-24 薄膜トランジスタ及びその製造方法
US14/466,314 US9224871B2 (en) 2013-09-24 2014-08-22 Thin film transistor and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013196821A JP6104775B2 (ja) 2013-09-24 2013-09-24 薄膜トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2015065212A JP2015065212A (ja) 2015-04-09
JP6104775B2 true JP6104775B2 (ja) 2017-03-29

Family

ID=52690170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013196821A Expired - Fee Related JP6104775B2 (ja) 2013-09-24 2013-09-24 薄膜トランジスタ及びその製造方法

Country Status (2)

Country Link
US (1) US9224871B2 (ja)
JP (1) JP6104775B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6083053B2 (ja) * 2013-05-29 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置とその製造方法、および表示装置
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9472678B2 (en) * 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20220046701A (ko) * 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
KR102279884B1 (ko) * 2014-12-05 2021-07-22 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
DE112016001033T5 (de) * 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
CN107039284A (zh) * 2017-04-17 2017-08-11 武汉华星光电技术有限公司 一种制作低温多晶硅薄膜晶体管的方法
US11640974B2 (en) * 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100832873B1 (ko) * 2007-07-02 2008-06-02 한국기계연구원 자기정렬 유기박막 트랜지스터 및 그 제조 방법
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
US9000441B2 (en) * 2008-08-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
KR101738996B1 (ko) * 2009-11-13 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 메모리 소자를 포함하는 장치
WO2011070901A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011081009A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9391209B2 (en) * 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109560140A (zh) * 2010-02-05 2019-04-02 株式会社半导体能源研究所 半导体装置
KR102402342B1 (ko) * 2010-02-05 2022-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP5372880B2 (ja) 2010-09-22 2013-12-18 株式会社神戸製鋼所 ２段圧縮冷凍装置
JP2012222171A (ja) 2011-04-11 2012-11-12 Hitachi Ltd 表示装置およびその製造方法
JP6019370B2 (ja) * 2012-01-11 2016-11-02 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、表示装置
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置

Also Published As

Publication number Publication date
US9224871B2 (en) 2015-12-29
US20150084042A1 (en) 2015-03-26
JP2015065212A (ja) 2015-04-09

Similar Documents

Publication Publication Date Title
JP6104775B2 (ja) 薄膜トランジスタ及びその製造方法
JP2023165801A5 (ja) 半導体装置
JP4623179B2 (ja) 薄膜トランジスタおよびその製造方法
US7456087B2 (en) Semiconductor device and method of fabricating the same
JP5584436B2 (ja) 薄膜トランジスタ基板の製造方法
US20110095288A1 (en) Thin film transistor and display device
US10014258B2 (en) Silicon carbide semiconductor device having gate electrode
TWI546867B (zh) 薄膜電晶體的製作方法
KR101100504B1 (ko) 배선 구조, 박막 트랜지스터 기판 및 그 제조 방법, 및 표시 장치
KR20110109885A (ko) 박막 트랜지스터 및 그 제조 방법과 디스플레이 장치
WO2014068813A1 (ja) 半導体装置
WO2014087975A1 (ja) 半導体装置
US9252284B2 (en) Display substrate and method of manufacturing a display substrate
JP2005228819A (ja) 半導体装置
US10205026B2 (en) Thin film transistor having a composite metal gate layer
JP2014170841A (ja) 半導体装置及びその製造方法
JP2014229708A (ja) 半導体装置および半導体装置の製造方法
TW200623393A (en) Semiconductor device and manufacture method of the same
JP2018107378A (ja) 炭化珪素半導体装置とその製造方法、炭化珪素半導体の酸化膜の形成方法
US20120025326A1 (en) Semiconductor device and manufacturing method thereof
JP2020035789A (ja) 半導体装置
JP2006245194A (ja) 半導体装置
JP2020145300A (ja) 半導体装置及びその製造方法
JP5414708B2 (ja) 半導体装置の製造方法
JP5295172B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170131

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170301

R151 Written notification of patent or utility model registration

Ref document number: 6104775

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees