KR101738996B1 - 불휘발성 메모리 소자를 포함하는 장치 - Google Patents

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Abstract

신규한 불휘발성 메모리 소자를 포함하는 장치를 제공한다. 장치는 채널 형성 영역을 위한 반도체 재료로서 산화물 반도체를 이용한 불휘발성 메모리 소자를 포함한다. 불휘발성 메모리 소자는, 제어 게이트, 제1 절연막을 개재하여 제어 게이트와 중첩하는 전하 축적층, 및 산화물 반도체 재료를 이용하여 형성되고 제2 절연막을 개재하여 전하 축적층과 중첩하는 산화물 반도체층을 포함한다.

Description

불휘발성 메모리 소자를 포함하는 장치{DEVICE INCLUDING NONVOLATILE MEMORY ELEMENT}
본 발명은 전기적으로 기입, 판독, 및 소거가 가능한 불휘발성 메모리 소자를 포함하는 장치 및 그 장치의 제작 방법에 관한 것이다. 특히, 본 발명은 전하 축적층을 구비한 불휘발성 메모리 소자를 포함하는 장치 및 그 장치의 제작 방법에 관한 것이다.
데이터를 전기적으로 재기입할 수 있고, 전원을 끈 후에도 데이터를 저장할 수 있는 불휘발성 메모리 소자들의 시장이 확대되었다. 그러한 불휘발성 메모리 소자들은, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFET)와 유사한 구조를 갖고, 전하를 장기간 축적할 수 있는 전하 축적층이 채널 형성 영역과 제어 게이트 사이에 설치된 구조를 갖는다. 불휘발성 메모리 소자에 적용될 수 있는 채널 형성 영역을 형성하기 위한 반도체 재료로서 실리콘계의 반도체 재료가 공지되어 있다(특허문헌 1).
[특허문헌 1] 일본 특개 제2000-058685호 공보
그러나, 실리콘계의 반도체 재료를 이용한 불휘발성 메모리 소자는, 불휘발성 메모리 소자가 대용량을 가질 경우, 안정적인 판독 동작이 충분히 확보될 수 없다는 문제가 있다. 이것은, 1개의 비트선에 접속되는 메모리 셀의 수가 증가하여, 비선택된 메모리 셀들의 리크 전류를 무시할 수 없기 때문이다. 그 결과, 메모리 셀 어레이의 크기의 대형화가 곤란하고, 주변 회로의 면적 점유율의 감소에 한계가 있었다.
이러한 문제를 감안하여, 본 발명의 일 실시 형태의 목적은 신규한 불휘발성 메모리 소자를 포함하는 장치를 제공하는 것이다.
본 발명의 일 실시 형태는, 채널 형성 영역을 위한 반도체 재료로서 산화물 반도체를 이용한 불휘발성 메모리 소자를 포함하는 장치를 제공한다. 불휘발성 메모리 소자는 제어 게이트, 제1 절연막을 개재하여 제어 게이트와 중첩하는 전하 축적층, 및 산화물 반도체 재료를 이용해서 형성되고, 제2 절연막을 개재하여 전하 축적층과 중첩하는 산화물 반도체층을 포함한다.
상기에 있어서, 전하 축적층을 위해 금속 재료 등의 도전 재료를 채택할 수 있다. 그 경우, 전하 축적층은 그의 주변과는 절연되도록 설치됨으로써, 전하 축적층은 부유 게이트라고 칭해지는 경우들이 있다. 대안적으로, 전하 축적층을 위해 도전 재료 이외의 재료를 이용할 수 있는데, 예를 들면, 실리콘 또는 게르마늄 등의 반도체 재료와, 질화 실리콘 등의 절연 재료를 들 수 있다. 전하 축적층에 질화 실리콘 등의 절연 재료를 이용할 경우, 전하 축적층은 반드시 그의 주변으로부터 절연되도록 설치될 필요는 없다. 예를 들면, 전하 축적층에 질화 실리콘 등의 절연 재료를 이용할 경우, 전하 축적층과 제어 게이트 사이에 제1 절연막을 설치하지 않음으로써, 전하 축적층과 제어 게이트가 서로 접촉하여 설치될 수 있는 것도 가능하다.
상기에 있어서, 불휘발성 메모리 소자를 포함하는 장치는 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함한다. 소스 전극 및 드레인 전극은, 소스 전극 및/또는 드레인 전극이 제2 절연막을 개재하여 전하 축적층과 중첩하는 부분을 갖도록 설치될 수 있다.
상기에 있어서, 불휘발성 메모리 소자는, 메모리 셀들이 행렬로 배치된 메모리 회로를 포함하는 장치에 이용될 수 있다. 불휘발성 메모리 소자를 포함하는 각각의 메모리 셀들이 행렬로 배치된 메모리 회로로서, NOR형 메모리 회로 및 NAND 형 메모리 회로를 예로 들 수 있다. 특히, 불휘발성 메모리 소자는 NOR형 플래시 메모리 회로에 이용될 수 있다.
상기에 있어서, 불휘발성 메모리 소자를 포함하는 장치는 다른 소자를 구비할 수 있다. 다른 소자는 불휘발성 메모리 소자와 동일한 재료, 막, 및 층을 이용해서 형성될 수 있다. 예를 들면, 불휘발성 메모리 소자를 포함하는 장치는 트랜지스터를 구비할 수 있다. 트랜지스터의 채널 형성 영역을 형성하는 반도체 재료로서 산화물 반도체를 이용할 수 있다. 이에 따라, 산화물 반도체층을 포함하는 트랜지스터를 표시 장치의 화소에 설치할 경우, 불휘발성 메모리 소자와 트랜지스터를 하나의 기판 위에 형성할 수 있다. 대안적으로, 산화물 반도체층을 포함하는 트랜지스터를 메모리 회로의 선택 트랜지스터로서 이용할 수 있다. 그 경우, 불휘발성 메모리 소자와 트랜지스터는 서로 전기적으로 접속될 수 있다.
상기에 있어서, 산화물 반도체층을 위해, In-Ga-Zn-O계 재료, In-Sn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, In-O계 재료, Sn-O계 재료, 또는 Zn-O계 재료를 이용할 수 있다. 산화물 반도체층의 수소 농도는 5×1019/cm3 이하, 바람직하게는, 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 보다 바람직하게는 1×1016/cm3 이하, 보다 바람직하게는 1×1016/cm3 미만일 수 있다. 산화물 반도체층의 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 보다 바람직하게는 1×1011/cm3 미만일 수 있다. 불휘발성 메모리 소자의 오프 전류는 1×10-13A 이하일 수 있다.
또한, 본 명세서 등에 있어서 "위" 또는 "아래" 등의 용어는 반드시 구성 요소가 다른 구성 요소의 "바로 위" 또는 "바로 아래"에 배치된다는 것을 의미하는 것은 아니라는 것을 유의한다. 예를 들면, "게이트 절연층 위의 제1 게이트 전극"의 표현은, 게이트 절연층과 게이트 전극 사이에 구성 요소가 배치되는 경우를 배제하지 않는다. 또한, "위" 및 "아래" 등의 용어는 설명의 편의상 이용될 뿐이고, 달리 특정하지 않는다면, 구성 요소들의 관계가 역전된 경우도 포함한다.
또한, 본 명세서 등에 있어서 "전극" 또는 "배선"의 용어는 구성 요소의 기능을 한정하지 않는다. 예를 들면, "전극"은 "배선"의 일부로서 이용될 수 있고, 그 역도 마찬가지이다. 또한, "전극" 또는 "배선" 등의 용어는 복수의 "전극" 또는 "배선"이 일체로 되어 형성되는 경우도 포함한다.
"소스" 및 "드레인"의 기능은, 반대 극성의 트랜지스터를 이용할 경우, 또는 회로 동작에 있어서 전류 흐름의 방향이 변화할 경우, 서로 교체될 경우가 있다. 그러므로, 본 명세서에 있어서, "소스" 및 "드레인"의 용어는 서로 교체될 수 있다.
본 명세서 등에 있어서, "전기적으로 접속"의 용어는, 구성 요소들이 임의의 전기적 기능을 갖는 객체를 통해 접속되는 경우를 포함한다는 것을 유의한다. 임의의 전기적 기능을 갖는 객체는, 그 객체를 통해 접속될 구성 요소들 사이에 전기 신호가 송신 및 수신될 수 있는 것인 한, 특별히 한정되지 않는다.
임의의 전기적 기능을 갖는 객체의 예들은, 전극 및 배선뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 각종 기능을 갖는 소자이다.
본 발명의 일 형태에 따르면, 산화물 반도체를 이용한 불휘발성 메모리 소자를 이용해서 회로를 형성하는 경우, 회로의 안정된 동작을 실현할 수 있다. 산화물 반도체를 이용한 불휘발성 메모리 소자의 오프 전류는 극히 작기 때문에, 비선택된 메모리 셀의 리크 전류를 극히 작게 할 수 있으므로, 안정된 동작, 특히, 안정된 판독 동작이 가능하게 된다. 또한, 비트선 BL의 리크 전류가 극히 작기 때문에, 1개의 비트선에 접속되는 메모리 셀의 수를 증가시킬 수 있다. 이에 의해, 안정적으로 동작하고 대용량화에 적합한 불휘발성 메모리 소자를 포함하는 장치를 실현할 수 있다. 그러한 불휘발성 메모리 소자를 포함하는 장치는, 산화물 반도체층을 포함하는 트랜지스터가 표시 장치의 화소에 설치되는 경우, 불휘발성 메모리 소자와 화소를 하나의 기판 위에 제작할 수 있기 때문에, 특히 효과적이다.
첨부 도면에 있어서,
도 1a 및 도 1b는 불휘발성 메모리 소자를 포함하는 장치의 평면도 및 단면도의 예를 도시한다.
도 2a 내지 도 2f는 불휘발성 메모리 소자를 포함하는 장치의 제작 방법의 예를 도시한다.
도 3a 내지 도 3d는 불휘발성 메모리 소자를 포함하는 장치의 제작 방법의 예를 도시한다.
도 4는 진공 준위와 금속의 일함수(φM) 간의 관계, 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 간의 관계를 도시한다.
도 5a 및 도 5b는 불휘발성 메모리 소자를 포함하는 장치의 평면도 및 단면도의 예를 도시한다.
도 6a 내지 도 6c는 불휘발성 메모리 소자를 포함하는 장치의 평면도 및 단면도의 예를 도시한다.
도 7a 및 도 7b는 불휘발성 메모리 소자를 포함하는 장치의 평면도 및 단면도의 예를 도시한다.
도 8a 및 도 8b는 불휘발성 메모리 소자와 트랜지스터를 포함하는 장치의 평면도 및 단면도의 예를 도시한다.
도 9는 불휘발성 메모리 셀 어레이의 등가 회로의 예를 도시하는 도면이다.
도 10은 불휘발성 메모리 셀 어레이의 등가 회로의 예를 도시하는 도면이다.
도 11은 불휘발성 메모리 셀 어레이의 등가 회로의 예를 도시하는 도면이다.
도 12는 불휘발성 메모리 소자를 포함하는 장치의 회로의 예를 도시하는 블록도이다.
도 13a 내지 도 13f는 각각 불휘발성 메모리 소자를 포함하는 장치를 구비한 전자 기기의 예를 도시한다.
도 14a 및 도 14b는 각각 불휘발성 메모리 소자를 포함하는 무선 통신 반도체 장치의 예를 도시한다.
도 15는 불휘발성 메모리 소자를 포함하는 무선 통신 반도체 장치의 예를 도시한다.
도 16a 내지 도 16f는 각각 불휘발성 메모리 소자를 포함하는 무선 통신 반도체 장치를 적용한 예를 도시한다.
본 발명의 실시 형태들에 대해서 도면을 참조하여 하기에서 설명한다. 그러나, 본 발명은 하기의 설명에 한정되지 않는다. 당업자는, 본 발명의 범위 및 사상으로부터 벗어나지 않는다면, 그 형태 및 상세를 여러 가지로 변경할 수 있다는 것을 용이하게 이해할 것이다. 따라서, 본 발명은 하기에서 설명되는 실시 형태들에 한정되는 것으로 해석되어서는 안 된다. 도면을 참조해서 본 발명의 구성을 설명함에 있어서, 상이한 도면들에 있어서 동일한 부분들에는 동일한 참조 번호들을 공통으로 이용한다는 것을 유의한다.
실시 형태들의 도면 등에 있어서 나타낸 각 구성의 크기, 층의 두께, 및 영역은 명료화를 위해 과장되는 경우들이 있다는 것을 유의한다. 따라서, 본 발명의 실시 형태들은 그러한 스케일(scales)에 한정되지 않는다.
본 명세서에 있어서 "제1", "제2", 및 "제3" 등의 서수를 이용한 용어는, 구성 요소들을 식별하기 위해서 이용되며, 그러한 용어는 구성 요소들을 수적으로 한정하지 않는다.
(실시 형태 1)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자를 포함하는 장치의 구성, 제작 방법, 및 동작 원리에 대해서 도 1a 및 도 1b, 도 2a 내지 도 2f, 도 3a 내지 도 3d, 및 도 4를 참조하여 설명한다.
<불휘발성 메모리 소자의 평면 구성 및 단면 구성>
도 1a 및 도 1b는 불휘발성 메모리 소자의 구성의 예를 도시한다. 도 1a는 불휘발성 메모리 소자의 평면도이고, 도 1b는 그의 단면도이다. 도 1b는 도 1a의 선 C1-C2를 따라 절개한 단면도에 해당한다.
불휘발성 메모리 소자(401)는, 기판(402) 위에 설치된 제어 게이트(403), 제어 게이트(403)와 중첩하는 제1 절연막(404), 제1 절연막(404)에 접촉하는 전하 축적층(405), 전하 축적층(405)과 중첩하는 제2 절연막(406), 제2 절연막(406)과 중첩하는 산화물 반도체층(407), 및 산화물 반도체층(407)에 전기적으로 접속되는 소스 전극(408a)과 드레인 전극(408b)을 포함한다. 전하 축적층(405)은 산화물 반도체층(407)과 제어 게이트(403) 사이에 설치된다.
전하 축적층(405)은 제2 절연막(406)을 재개하여 산화물 반도체층(407)에 포함되는 채널 형성 영역과 중첩하도록 설치된다. 또한, 전하 축적층(405)은 제1 절연막(404)을 개재하여 제어 게이트(403)와 중첩하도록 설치된다.
불휘발성 메모리 소자(401)에 포함되는 제어 게이트(403), 제1 절연막(404), 전하 축적층(405), 제2 절연막(406), 소스 전극(408a), 및 드레인 전극(408b) 위에 산화물 절연막(409)이 설치된다.
산화물 반도체층(407)은, 위에서 볼 때, 소스 전극(408a)과 중첩하는 부분 및 드레인 전극(408b)과 중첩하는 부분을 갖는다.
전하 축적층(405)에는 도전 재료를 채택할 수 있다. 그러나, 본 발명의 일 실시 형태는 이것에 한정되지 않는다. 전하 축적층(405)에는 도전 재료 이외의 재료, 예를 들면, 실리콘 또는 게르마늄 등의 반도체 재료, 및 질화 실리콘 등의 절연 재료를 이용할 수 있다. 전하 축적층(405)에 질화 실리콘 등의 절연 재료를 이용할 경우, 전하 축적층(405)은 반드시 그의 주변으로부터 절연되도록 설치될 필요는 없다. 예를 들면, 전하 축적층(405)에 질화 실리콘 등의 절연 재료를 이용할 경우, 전하 축적층(405)과 제어 게이트(403) 사이에 제1 절연막(404)을 설치하지 않음으로써, 전하 축적층(405)과 제어 게이트(403)가 서로 접촉하여 설치될 수 있다.
여기서, 위에서 볼 때, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재하여 전하 축적층(405)과 중첩하는 부분을 포함하는 것이 바람직하다. 바꾸어 말하면, 소스 전극(408a)과 전하 축적층(405) 사이 및/또는 드레인 전극(408b)과 전하 축적층(405) 사이에, 산화물 반도체층(407) 없이 제2 절연막(406)만을 설치하는 것이 바람직하다. 즉, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)에 접촉하는 부분을 포함하는 것이 바람직하고, 제2 절연막(406)에 접촉하는 부분에 있어서, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재해서 전하 축적층(405)과 중첩하는 부분을 포함한다.
이러한 구성을 채택하기 위해, 위에서 볼 때, 전하 축적층(405)과 산화물 반도체층(407)이 서로 중첩하지 않는 부분을 갖도록 형성된다. 예를 들면, 도 1a에 도시된 바와 같이, 채널 길이 방향(선 C1-C2를 따른 방향)에 있어서 산화물 반도체층(407)의 폭이 전하 축적층(405)의 폭보다 작을 수 있다. 이에 의해, 적어도 채널 길이 방향에 있어서, 나중에 산화물 반도체층(407)의 일부와 중첩하는 소스 전극(408a) 및 드레인 전극(408b)을 형성할 때, 필연적으로 소스 전극(408a) 및 드레인 전극(408b)이 각각 제2 절연막(406)을 개재해서 전하 축적층(405)과 중첩하는 부분을 포함하도록 하는 것이 가능하다.
또한, 도 1a에 도시된 바와 같이, 채널 폭 방향에 있어서 산화물 반도체층(407)의 폭이 전하 축적층(405)의 폭보다 작을 수 있다. 소스 전극(408a)의 폭 및/또는 드레인 전극(408b)의 폭은 채널 폭 방향에서 산화물 반도체층(407)의 폭보다 클 수 있다. 이에 따라, 채널 폭 방향에 있어서, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재해서 전하 축적층(405)과 중첩하는 부분을 포함하도록 형성될 수 있다.
산화물 반도체층(407)을 위해, In-Ga-Zn-O계 재료, In-Sn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, In-O계 재료, Sn-O계 재료, 또는 Zn-O계 재료를 이용하는 것이 바람직하다.
산화물 반도체층(407)은 수소 등의 불순물이 충분히 제거되어 고순도화되는 것이 바람직하다. 구체적으로, 산화물 반도체층(407)의 수소 농도는 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 보다 바람직하게는 1×1016/cm3 이하, 보다 바람직하게는 1×1016/cm3 미만이다. 산화물 반도체층(407)의 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 보다 바람직하게는 1×1011/cm3 미만일 수 있다. 수소 농도가 충분히 감소되어서 고순도화된 산화물 반도체층(407)의 캐리어 농도는, 일반적인 실리콘 웨이퍼(인 또는 붕소 등의 불순물 원소가 미량 첨가된 실리콘 웨이퍼)의 캐리어 농도에 비해 충분히 낮다(1×1014/cm3 정도).
이렇게, 수소 농도가 충분히 감소되어서 고순도화되어, 캐리어 농도가 충분히 낮은, i형 또는 실질적으로 i형의 산화물 반도체를 이용함으로써, 매우 우수한 오프 전류 특성을 갖는 불휘발성 메모리 소자(401)를 얻을 수 있다. 예를 들면, 드레인 전극에 인가되는 드레인 전압 Vd가 +1V 또는 +10V이며, 제어 게이트에 인가되는 게이트 전압 Vg가 -5V 내지 -20V의 범위인 경우, 상온에 있어서의 오프 전류는 1×10-13A 이하이다. 전술한 바와 같이, 수소 농도가 충분히 감소되어서 고순도화된 산화물 반도체층(407)을 채택하여, 불휘발성 메모리 소자(401)의 오프 전류가 감소된다. 이에 따라, 신규한 구성의 불휘발성 메모리 소자(401)를 포함하는 장치를 실현할 수 있다. 산화물 반도체층(407)의 수소 농도는 2차 이온 질량 분석법 (secondary ion mass spectroscopy: SIMS)에 의해 측정된다.
소스 전극 및 드레인 전극의 재료로서 도전막을 이용할 수 있다. 구체적으로, Al, Cr, Cu, Ta, Ti, Mo, 및 W 중에서 선택된 원소, 또는 이 원소들 중 임의의 것을 성분으로서 함유하는 합금, 또는 이 원소들의 임의의 조합을 함유하는 합금막 등을 들 수 있다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨, 및 이트륨 중 선택된 하나 이상의 재료를 이용할 수 있다. 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되는 2층 구조, 및 티타늄막과 알루미늄막과 티타늄막이 이 순서로 적층되는 3층 구조를 들 수 있다. 대안적으로, Al에, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크로뮴(Cr), 네오디뮴(Nd), 및 스칸듐(Sc) 중에서 선택된 하나 이상의 원소를 조합한 막, 합금막, 또는 질화막을 이용할 수 있다. 또한, 대안적으로, In-Ga-Zn-O계 산화물 도전성 반도체막, In-Sn-O계 산화물 도전성 반도체막, In-Sn-Zn-O계 산화물 도전성 반도체막, In-Al-Zn-O계 산화물 도전성 반도체막, Sn-Ga-Zn-O계 산화물 도전성 반도체막, Al-Ga-Zn-O계 산화물 도전성 반도체막, Sn-Al-Zn-O계 산화물 도전성 반도체막, In-Zn-O계 산화물 도전성 반도체막, Sn-Zn-O계 산화물 도전성 반도체막, Al-Zn-O계 산화물 도전성 반도체막, In-O계 산화물 도전성 반도체막, Sn-O계 산화물 도전성 반도체막, 또는 Zn-O계의 산화물 도전성 반도체막을 이용할 수 있다. 그 경우, 산화물 반도체층(407)의 재료에 비해, 도전율이 높은 또는 저항율이 낮은 재료를 이용하는 것이 바람직하다. 산화물 도전막의 도전율은 캐리어 농도를 증가시킴으로써 증가시킬 수 있다. 산화물 도전막의 캐리어 농도(전자 농도)는 수소 농도를 증가시킴으로써 증가시킬 수 있다. 또한, 산화물 도전막의 캐리어 농도(전자 농도)는 산소 결핍을 증가시킴으로써 증가시킬 수 있다.
실리콘계 재료를 이용하여 채널 형성 영역이 형성되는 소자에 있어서, 소스 영역 및 드레인 영역을 형성하기 위해, 인 또는 붕소 등의 도전형을 부여하는 불순물 원소를 주입하는 단계, 또는 불순물 원소를 포함하는 반도체층을 형성하는 단계가 필요하다. 또한, 불순물 원소의 활성화 단계가 필요하다. 한편, 본 발명의 일 형태에 따른 산화물 반도체층을 이용하여 채널 형성 영역이 형성되는 소자에 있어서, 소스 영역 및 드레인 영역을 형성하기 위한 특별한 단계가 필요한 것은 아니다.
산화물 반도체층을 이용하여 채널 형성 영역이 형성되는 소자는, 인 또는 붕소 등의 도전형을 부여하는 불순물 원소 없이 형성될 수 있는데, 이것이 그 소자의 특징들 중 하나이다. 본 발명의 일 실시 형태에 따른 산화물 반도체층을 이용한 전술한 소자는, 실리콘계 재료를 이용한 소자와는 전혀 다른 신규한 소자이다.
<불휘발성 메모리 소자를 포함하는 장치의 제작 방법>
도 2a 내지 도 2f 및 도 3a 내지 도 3d를 참조하여 불휘발성 메모리 소자(401)를 제작하는 단계들에 대해서 설명한다.
우선, 기판(402) 위에 도전막(410)을 형성한 후, 포토리소그래피 단계에 의해 제어 게이트(403)를 형성한다. 레지스트 마스크를 잉크제트 방법에 의해 형성할 수 있다는 것을 유의한다. 레지스트 마스크를 잉크제트 방법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제작 비용을 감소시킬 수 있다 (도 2a 및 도 2b 참조).
기판(402)으로서는, 절연 표면을 갖는 기판을 이용할 수 있다. 기판(402)은, 적어도 후에 행해지는 가열 처리를 견디기에 충분히 높은 내열성을 갖는 것이 필요하다. 예를 들면, 바륨 보로실리케이트 글래스 또는 알루미노보로실리케이트 글래스 등으로 형성된 글래스 기판을 이용할 수 있다.
후에 행해지는 가열 처리의 온도가 높을 경우, 왜곡점(strain point)이 730℃ 이상인 글래스 기판을 이용할 수 있다. 글래스 기판은, 예를 들면, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 또는 바륨 보로실리케이트 글래스 등의 재료를 이용하여 형성될 수 있다. 일반적으로, 산화 붕소(B2O3)보다 산화 바륨(BaO)의 양을 더 많이 함유할 때, 보다 실용적인 내열성을 갖는 글래스가 얻어질 수 있다. 그러므로, B2O3보다 BaO의 양을 더 많이 함유하는 글래스 기판을 이용하는 것이 바람직하다.
글래스 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판, 또는 결정화 글래스 기판 등의 절연체로 형성된 기판을 이용할 수 있다. 대안적으로, 절연막이 위에 형성된 반도체 기판 등을 이용할 수 있다.
하지막으로서 기능하는 절연막을 기판(402)과 제어 게이트(403) 사이에 설치할 수 있다. 하지막은, 기판(402)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중에서 선택된 하나 이상의 막을 이용하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
제어 게이트(403)는 몰리브덴, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이 재료들 중 임의의 것을 주성분으로서 함유하는 합금 재료를 이용하여, 단층 또는 적층 구조를 갖도록 형성될 수 있다. 2층 구조로서는, 다음의 구조들, 즉, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 질화 티타늄층 또는 질화 탄탈륨을 적층한 2층 구조, 질화 티타늄층과 몰리브덴층의 2층 구조, 및 질화 텅스텐층과 텅스텐층의 2층 구조 중 임의의 것이 바람직하다. 3층 구조로서는, 텅스텐층 또는 질화 텅스텐층, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금, 및 질화 티타늄층 또는 티타늄층의 적층이 바람직하다.
다음에, 제어 게이트(403) 위에 제1 절연막(404)을 형성한다(도 2c 참조).
제1 절연막(404)은, 플라즈마 CVD 방법 또는 스퍼터링 방법 등에 의해, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층의 단층 또는 그의 적층을 갖도록 형성될 수 있다. 예를 들면, 산화 질화 실리콘층은 성막 가스로서 SiH4, 산소, 및 질소를 이용해서 플라즈마 CVD 방법에 의해 형성될 수 있다. 제1 절연막(404)의 두께는 10 내지 100nm, 예를 들면, 20 내지 40nm로 설정될 수 있다.
다음에, 제1 절연막(404) 위에 도전막(411)을 형성한 후, 포토리소그래피 단계에 의해 전하 축적층(405)을 형성한다(도 2d 및 도 2e 참조).
플라즈마 CVD 방법 또는 스퍼터링 방법 등에 의해 도전막(411)을 형성한 후, 전하 축적층(405)이 포토리소그래피 단계에 의해 형성된다. 전하 축적층(405)의 재료로서는, Al, Cr, Ta, Ti, Mo, 및 W 중에서 선택된 원소를 포함하는 금속층, 또는 이 원소들 중 임의의 것을 성분으로서 포함하는 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 이용할 수 있다. 통상적으로는, 텅스텐층, 질화 티타늄층, 및 몰리브덴층을 들 수 있고, 예를 들면, 텅스텐층을 이용할 수 있다.
다음에, 전하 축적층(405) 위에 제2 절연막(406)을 형성한다. 제2 절연막(406)은 터널링 전류가 흐르는 절연막이기 때문에, 제2 절연막(406)은 제1 절연막(404)보다 얇은 것이 바람직하다. 또한, 제2 절연막(406)은 임계 전압이 높고 신뢰성에 우수한 치밀한 막인 것이 바람직하다. 제2 절연막(406)의 두께는, 채널 길이 L에 의존하며, 예를 들면, 6nm 이상 20nm 이하, 바람직하게는 8nm 이상 12nm 이하일 수 있다. 예를 들면, 제2 절연막(406)은 10nm의 두께로 형성될 수 있다. 제2 절연막(406)은 플라즈마 CVD 방법 또는 스퍼터링 방법 등에 의해, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층의 단층으로 또는 그의 적층으로 형성될 수 있다. 예를 들면, 성막 가스로서, SiH4, 산소, 및 질소를 이용해서 플라즈마 CVD 방법에 의해 산화 질화 실리콘층을 형성할 수 있다(도 2f 참조).
다음에, 제2 절연막(406) 위에 산화물 반도체막(412)을 형성한다 (도 3a 참조).
산화물 반도체막(412)을 형성하기 전에, 스퍼터링 장치에 아르곤 가스를 도입해서 플라즈마를 발생시켜 역 스퍼터링을 행하여, 제2 절연막(406)의 표면 위의 먼지를 제거하는 것이 바람직하다는 것을 유의한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 또는 산소 분위기 등을 이용할 수 있다.
산화물 반도체막(412)으로서는, In-Ga-Zn-O계 산화물 반도체막, In-Sn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, Zn-O계의 산화물 반도체막을 이용할 수 있다. 본 실시 형태에 있어서, 산화물 반도체막(412)은 In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링 방법에 의해 형성된다. 산화물 반도체막(412)은, 희가스(통상적으로는, 아르곤) 분위기에서, 산소 분위기에서, 또는 희가스(통상적으로는, 아르곤) 및 산소를 함유하는 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법을 이용할 경우, SiO2를 2wt% 이상 10wt% 이하 포함하는 타겟을 이용해서 산화물 반도체막(412)을 형성할 수 있다.
산화물 반도체막(412)을 스퍼터링 방법에 의해 형성하기 위한 타겟으로서, 산화 아연을 주성분으로서 포함하는 금속 산화물 타겟을 이용할 수 있다. 금속 산화물 타겟의 다른 예로서는, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(조성비는 In2O3:Ga2O3:ZnO = 1:1:1(몰비)임)을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟으로서, In2O3:Ga2O3:ZnO = 1:1:2(몰비)의 조성비를 갖는 타겟, 또는 In2O3:Ga2O3:ZnO=1:1:4 (몰비)의 조성비를 갖는 타겟을 이용할 수도 있다. 금속 산화물 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 치밀한 산화물 반도체막을 형성할 수 있다.
산화물 반도체막(412)의 형성에 이용되는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물 등의 불순물의 농도가 대략 ppm 레벨 또는 ppb 레벨까지 감소된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링 방법의 예들로서는, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링 방법, DC 스퍼터링 방법, 및 펄스화하여 바이어스를 인가하는 펄스화된 DC 스퍼터링 방법을 포함한다. RF 스퍼터링 방법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링 방법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 상이한 재료의 복수의 타겟을 세팅할 수 있는 멀티-소스 스퍼터링 장치(multi-source sputtering apparatus)도 있다. 멀티-소스 스퍼터링 장치에 의하면, 하나의 챔버에서 상이한 재료로 된 막들을 적층 성막할 수 있고, 하나의 챔버에서 복수 종류의 재료를 동시에 방전시켜서 막들을 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비하고 마그네트론 스퍼터링 방법에 이용되는 스퍼터링 장치, 및 글로우 방전(glow discharge)을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링 방법을 이용하는 스퍼터링 장치도 있다.
스퍼터링 방법을 이용하는 성막 방법으로서, 성막 동안 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜서 그것들의 화합물 박막을 형성하는 반응성 스퍼터링 방법, 및 성막 동안 기판에도 전압을 인가하는 바이어스 스퍼터링 방법도 있다.
산화물 반도체막(412)은 전술한 스퍼터링 방법들 중 임의의 것에 의해 형성된다.
산화물 반도체막(412)을 형성할 때, 감압 상태에 유지된 처리 챔버 내부에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 설정된다. 성막 동안 기판을 가열함으로써, 성막된 산화물 반도체막의 불순물 농도를 감소시킬 수 있다. 또한, 스퍼터링에 의한 손상이 감소될 수 있다. 처리 챔버 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로서 이용한다. 이에 의해, 기판 위에 산화물 반도체막을 형성한다. 처리 챔버 내의 잔류 수분을 제거하기 위해, 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump)를 이용하는 것이 바람직하다. 배기 유닛은 콜드 트랩을 구비한 터보 펌프(turbo pump)일 수 있다. 크라이오펌프를 이용해서 배기가 행해지는 성막 챔버에서, 예를 들면, 수소 원자, 및 물(H2O) 등의 수소 원자를 함유하는 화합물이(바람직하게는, 탄소 원자를 포함하는 화합물 역시) 제거되기 때문에, 성막 챔버 내에서 형성되는 산화물 반도체막의 불순물 농도를 감소시킬 수 있다.
성막 조건의 예로서는, 다음의 조건, 즉, 기판과 타겟 사이의 거리가 100mm이고, 압력이 0.6Pa이고, 직류(DC) 전력이 0.5kW이고, 산소 분위기(산소 유량 비율이 100%임)인 조건이 채택된다. 펄스 직류(DC) 전원은, 성막시에 발생하는 분말형 물질(입자 또는 먼지라고도 칭해짐)을 감소시킬 수 있고, 막 두께도 균일하게 만들 수 있기 때문에 바람직하다. 산화물 반도체 재료와 소자의 크기 및 구조에 따라 적절한 두께가 상이하고, 재료, 소자의 크기 및 구조에 따라 적절히 두께를 설정할 수 있다는 것을 유의한다. 예를 들면, 산화물 반도체막의 두께는 2nm 이상 200nm 이하로 설정될 수 있다. 예를 들면, 채널 길이가 짧은 경우, 산화물 반도체막의 두께는 5nm 이상 30nm 이하로 설정될 수 있다. 그렇게 소자의 크기를 감소시킴으로써, 고집적화를 달성할 수 있고, 산화물 반도체막의 두께의 감소에 의해 단채널 효과를 억제할 수 있다.
다음에, 산화물 반도체막(412)을 포토리소그래피 단계에서 섬 형상의 산화물 반도체층으로 가공한다. 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크제트 방법에 의해 형성할 수 있다. 레지스트 마스크를 잉크제트 방법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제작 비용을 감소시킬 수 있다.
다음에, 산화물 반도체층에 제1 가열 처리를 행한다. 제1 가열 처리에 의해 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만이다. 여기서, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 450℃에서 1시간 동안 가열 처리를 행한 후, 산화물 반도체층을 대기에 노출시키지 않음으로써, 산화물 반도체층에의 물 및 수소의 침입을 방지하여, 산화물 반도체층(407)을 얻는다 (도 3b 참조).
가열 처리 장치는 전기로에 한정되지 않고, 저항 발열 소자 등의 발열 소자로부터의 열전도 또는 열복사를 이용하여 피처리물을 가열하는 장치를 구비한 것일 수 있다. 예를 들면, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할로겐화물 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해, 피처리물을 가열하는 장치다. GRTA 장치는 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 가스로서는, 헬륨, 네온, 또는 아르곤 등의 희가스, 또는 질소 등의, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스를 이용한다.
예를 들면, 제1 가열 처리로서, 다음과 같이 GRTA를 행할 수 있다. 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 중에 기판을 이송시켜 놓고, 몇 분 동안 가열하고, 기판을 이송시켜 고온으로 가열된 불활성 가스로부터 추출한다. GRTA는 단시간에 고온 가열 처리를 가능하게 된다.
제1 가열 처리의 분위기로서는, 질소 등의 불활성 가스, 또는 헬륨, 네온, 또는 아르곤 등의 희가스를 이용할 수 있다는 것을 유의한다. 제1 가열 처리의 분위기 중에는 물 및 수소 등이 함유되지 않는 것이 바람직하다. 대안적으로, 가열 처리 장치에 도입되는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는 바람직하게는 6N(99.9999%) 이상이고, 더 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하임)이다.
제1 가열 처리에 전기로를 이용할 경우, 가열 처리 온도가 하강할 때 분위기가 전환될 수 있다. 예를 들면, 가열 처리 동안의 분위기로서, 질소 등의 불활성 가스, 또는 헬륨, 네온, 또는 아르곤 등의 희가스가 이용되고, 가열 처리 온도가 하강할 때 분위기가 산소를 함유하는 분위기로 전환된다. 산소를 함유하는 분위기로서는, 산소 가스, 또는 산소 가스와 질소 가스를 혼합한 가스를 이용할 수 있다. 산소를 함유하는 분위기를 채택할 경우, 분위기는 물 또는 수소 등을 함유하지 않는 것이 바람직하다. 대안적으로, 이용되는 산소 가스 또는 질소 가스의 순도는 바람직하게는 6N(99.9999%) 이상이고, 더 바람직하게는 7N(99.99999%) 이상이다(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하임).
또한, 제1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 산화물 반도체층이 미결정(microcrystalline) 또는 다결정이 되도록 결정화될 수 있다. 예를 들면, 산화물 반도체층은 결정화율이 90% 이상 또는 80% 이상인 미결정의 산화물 반도체가 되도록 결정화될 수 있다. 산화물 반도체는 제1 가열 처리의 조건, 또는 산화물 반도체의 재료에 따라서는, 결정 성분을 함유하지 않는 비정질의 산화물 반도체가 될 수 있다. 산화물 반도체는 비정질의 산화물 반도체 중에 미결정부(입경 1nm 이상 20nm 이하, 통상적으로는 2nm 이상 4nm 이하)가 혼재하는 산화물 반도체가 될 수 있다.
제1 가열 처리는, 섬 형상의 산화물 반도체층에 행해지는 것 대신에, 섬 형상의 산화물 반도체층으로 가공되기 전의 산화물 반도체막(412)에 행해질 수 있다. 그 경우, 제1 가열 처리 후에, 가열 장치로부터 기판을 추출하고, 포토리소그래피 단계를 행한다.
산화물 반도체층에 대한 탈수화 또는 탈수소화의 효과를 발휘하는 가열 처리는 다음의 타이밍들, 즉, 산화물 반도체층을 형성한 후, 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성한 후, 및 소스 전극 및 드레인 전극 위에 보호 절연막을 형성한 후 중 임의의 타이밍에 행해질 수 있다.
제2 절연막(406) 및 산화물 반도체층(407) 위에 도전막을 형성한다. 그 후, 포토리소그래피 단계에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 소스 전극(408a) 및 드레인 전극(408b)을 형성한다. 그 후, 레지스트 마스크를 제거한다(도 3c 참조).
소스 전극(408a) 및 드레인 전극(408b)의 재료로서는 도전막을 이용할 수 있다. 도전막은 스퍼터링 방법 또는 진공 증착 방법을 이용하여 형성될 수 있다. 구체적으로는, Al, Cr, Cu, Ta, Ti, Mo, 및 W 중에서 선택된 원소, 또는 이 원소들 중 임의의 것을 성분으로서 함유하는 합금, 또는 이 원소들의 임의의 조합을 함유하는 합금막 등을 예로 들 수 있다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨, 및 이트륨 중에서 선택된 하나 이상의 재료를 이용할 수 있다. 도전막은 단층 구조 또는 2층 이상의 적층 구조일 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되는 2층 구조, 및 티타늄막과 알루미늄막과 티타늄막이 이 순서로 적층되는 3층 구조를 들 수 있다. 대안적으로, Al에, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 크로뮴(Cr), 네오디뮴(Nd), 및 스칸듐(Sc) 중에서 선택된 하나 이상의 원소를 조합한 막, 합금막, 또는 질화막을 이용할 수 있다. 또한, 대안적으로, In-Ga-Zn-O계 산화물 도전성 반도체막, In-Sn-O계 산화물 도전성 반도체막, In-Sn-Zn-O계 산화물 도전성 반도체막, In-Al-Zn-O계 산화물 도전성 반도체막, Sn-Ga-Zn-O계 산화물 도전성 반도체막, Al-Ga-Zn-O계 산화물 도전성 반도체막, Sn-Al-Zn-O계 산화물 도전성 반도체막, In-Zn-O계 산화물 도전성 반도체막, Sn-Zn-O계 산화물 도전성 반도체막, Al-Zn-O계 산화물 도전성 반도체막, In-O계 산화물 도전성 반도체막, Sn-O계 산화물 도전성 반도체막, 또는 Zn-O계의 산화물 도전성 반도체막을 이용할 수 있다. 그 경우, 산화물 반도체층(407)의 재료에 비해, 도전율이 높은 또는 저항율이 낮은 재료를 이용하는 것이 바람직하다. 산화물 도전막의 도전율은 캐리어 농도를 증가시킴으로써 증가시킬 수 있다. 산화물 도전막의 캐리어 농도는, 수소 농도를 증가시킴으로써 증가시킬 수 있다. 또한, 산화물 도전막의 캐리어 농도는 산소 결핍을 증가시킴으로써 증가시킬 수 있다.
도전막 형성 후에 가열 처리를 행할 경우, 도전막은 이 가열 처리를 견디기에 충분한 내열성을 갖는 것이 바람직하다.
여기서, 위에서 볼 때, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재하여 전하 축적층(405)과 중첩하는 부분을 포함하는 것이 바람직하다. 바꾸어 말하면, 소스 전극(408a)과 전하 축적층(405) 사이 및/또는 드레인 전극(408b)과 전하 축적층(405) 사이에, 산화물 반도체층(407) 없이 제2 절연막(406)만을 설치하는 것이 바람직하다. 즉, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)에 접촉하는 부분을 포함하고, 제2 절연막(406)에 접촉하는 부분에 있어서, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재해서 전하 축적층(405)과 중첩하는 부분을 포함한다. 그러한 구성을 채택하기 위해, 위에서 볼 때, 전하 축적층(405)과 산화물 반도체층(407)은 서로 중첩하지 않는 부분을 갖도록 형성된다.
소스 전극(408a) 및 드레인 전극(408b)을 형성하기 위한 포토리소그래피 단계에서 레지스트 마스크를 형성하기 위한 노광에는, 자외선광, KrF 레이저광, 또는 ArF 레이저광을 이용할 수 있다. 산화물 반도체층(407) 위에는 서로 인접하는 소스 전극의 하단부와 드레인 전극의 하단부 사이의 거리에 의해 불휘발성 메모리 소자(401)의 채널 길이 L이 결정된다. 또한, 채널 길이 L이 25nm 미만인 것에 대해 노광을 행할 경우, 수 nm 내지 수십 nm의 극히 단파장의 극자외선(extreme ultraviolet light)을 이용하여 포토리소그래피 단계에서의 레지스트 마스크 형성 시의 노광을 행한다. 극자외선에 의한 노광은 해상도가 높고 초점 심도도 커서, 채널 길이 L이 10nm 이상 1000nm 이하로 될 수 있다. 이에 의해, 소자의 크기를 소형화할 수 있기 때문에, 고집적화를 도모할 수 있다. 또한, 회로의 동작 속도를 증가시킬 수 있고, 또한, 오프 전류값이 극히 감소시킬 수 있기 때문에, 전력 소비를 감소시킬 수 있다.
본 실시 형태에서는, 소스 전극(408a) 및 드레인 전극(408b)을 형성하는 도전막으로서 Ti막을 이용한다. 도전막의 에천트로서, 암모니아 과산화수소 혼합물(암모니아, 물, 및 과산화수소 용액의 혼합액)을 이용한다.
포토리소그래피 단계에서, 산화물 반도체층(407)은 일부가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 될 수도 있다는 것을 유의한다. 소스 전극(408a) 및 드레인 전극(408b)을 형성하기 위한 레지스트 마스크를 잉크제트 방법에 의해 형성할 수 있다. 레지스트 마스크를 잉크제트 방법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제작 비용을 감소시킬 수 있다.
또한, 산화물 반도체층(407)과 소스 전극(408a) 사이 및 산화물 반도체층(407)과 드레인 전극(408b) 사이에 산화물 도전층을 형성할 수 있다. 산화물 도전층과, 소스 전극 및 드레인 전극을 형성하기 위한 금속층은 연속적으로 성막될 수 있다. 그 경우, 산화물 도전층은 소스 영역 및 드레인 영역으로서 기능할 수 있다. 산화물 도전층을 설치하면, 소스 영역 및 드레인 영역의 저항을 감소시킬 수 있고, 회로의 성능 향상시킬 수 있다.
포토리소그래피 단계에서 이용되는 포토마스크의 수를 감소시키고, 포토리소그래피 단계의 수를 감소시키기 위해, 투과한 광이 복수의 강도를 갖게 되는 노광 마스크인 다계조 마스크(multi-tone mask)를 이용하여 형성된 레지스트 마스크에 의해 에칭 단계를 행할 수 있다. 다계조 마스크를 이용해서 형성된 레지스트 마스크는 복수의 두께를 갖고, 또한 에칭에 의해 형상이 변형될 수 있기 때문에, 레지스트 마스크는 상이한 패턴들로 가공하기 위한 복수의 에칭 단계에 이용될 수 있다. 즉, 다계조 마스크를 이용하여, 적어도 2종류 이상의 상이한 패턴들에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크의 수를 감소시킬 수 있고, 대응하는 포토리소그래피 단계의 수도 감소시킬 수 있기 때문에, 공정을 간략화할 수 있다.
다음에, N2O, N2, 또는 Ar 등의 가스를 이용하여 플라즈마 처리를 행한다. 이 플라즈마 처리는 노출된 산화물 반도체층의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행할 수 있다.
플라즈마 처리를 행한 후, 대기에 노출시키지 않은 채, 산화물 반도체층의 일부에 접촉하여 보호 절연막으로서 기능하는 산화물 절연막(409)을 형성한다.
산화물 절연막(409)은 스퍼터링 방법 등, 산화물 절연막(409)에 물 및 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해서 적어도 1nm로 형성될 수 있다. 산화물 절연막(409)에 수소가 함유되면, 수소가 산화물 반도체층에 침입할 수 있거나, 또는 산화물 반도체층 중의 산소를 추출할 수 있음으로써, 산화물 반도체층의 백 채널이 저저항화되어(n형 도전성을 가짐), 기생 채널이 형성될 수 있다. 따라서, 가능한 한 수소를 거의 함유하지 않는 산화물 절연막(409)을 형성하기 위해, 수소를 이용하지 않는 성막 방법을 채택하는 것이 중요하다.
본 실시 형태에서는, 산화물 절연막(409)으로서 두께 200nm의 산화 실리콘막을 스퍼터링 방법에 의해 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시 형태에서는 100℃이다. 산화 실리콘막의 스퍼터링 방법에 의한 성막은, 희가스(통상적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로는, 아르곤) 및 산소 분위기에서 행해질 수 있다. 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소 및 질소 분위기에서 스퍼터링 방법에 의해 산화 실리콘을 형성할 수 있다. 저저항화된 산화물 반도체층에 접촉하여 형성되는 산화물 절연막(409)으로서는, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 이 불순물들의 외부로부터의 침입을 차단하는 무기 절연막이 이용된다. 통상적으로는, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등이 이용된다.
그 경우, 산화물 반도체층(407) 및 산화물 절연막(409)에 수소, 수산기, 또는 수분이 함유되지 않도록 하기 위해, 산화물 절연막(409)의 성막시에 처리 챔버 내의 잔류 수분을 제거하는 것이 바람직하다.
처리 챔버 내의 잔류 수분을 제거하기 위해, 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프를 이용하는 것이 바람직하다. 배기 유닛은 콜드 트랩을 구비한 터보 펌프일 수 있다. 크라이오펌프를 이용해서 배기가 행해지는 성막 챔버에서, 예를 들면, 수소 원자, 및 물(H2O) 등의 수소 원자를 함유하는 화합물이 제거되기 때문에, 성막 챔버 내에서 형성되는 절연막(409)의 불순물 농도를 감소시킬 수 있다.
산화물 절연막(409)의 성막시에 이용되는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물 등의 불순물의 농도가 대략 ppm 레벨 또는 ppb 레벨까지 감소된 고순도 가스를 이용하는 것이 바람직하다. 산화물 절연막(409)을 산소 과잉막이 되도록 형성하는 것이 바람직하다.
다음에, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200℃ 내지 400℃, 예를 들면, 250℃ 내지 350℃)를 행한다. 예를 들면, 250℃의 질소 분위기에서 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리는 불휘발성 메모리 소자의 전기적 특성의 변동을 감소시킬 수 있다.
이와 같이 불휘발성 메모리 소자(401)를 제작할 경우, 산화물 반도체층(407)의 수소 농도는 5×1019/cm3 이하이고, 불휘발성 메모리 소자(401)의 오프 전류는 1×10-13A 이하이다. 산화물 반도체층(407)의 캐리어 농도는 1×1014/cm3 미만이다. 예를 들면, 산화물 반도체층(407)의 캐리어 농도는 6.0×1010/cm3 미만이다. 전술한 바와 같이, 수소 농도가 충분히 감소되어서 고순도화된 산화물 반도체층(407)을 채택함으로써, 우수한 특성의 불휘발성 메모리 소자(401)를 얻을 수 있다.
산화물 반도체와 비교될 수 있는 반도체 재료로서 탄화 실리콘(예를 들면, 4H-SiC)가 있다는 것을 유의한다. 산화물 반도체와 4H-SiC는 몇 개의 공통점을 갖는다. 캐리어 밀도가 그중 하나이다. 상온에서의 Fermi-Dirac 분포에 따르면, 산화물 반도체의 소수 캐리어의 밀도는 10-7/cm3 정도로 추정된다. 이 소수 캐리어 밀도의 값은, 4H-SiC에 있어서의 6.7×10-11/cm3과 마찬가지로 매우 작은 값이다. 산화물 반도체의 소수 캐리어 밀도를 실리콘의 진성 캐리어 밀도(1.4×1010/cm3 정도)와 비교하면, 산화물 반도체의 소수 캐리어 밀도가 상당히 낮다는 것을 잘 이해할 수 있을 것이다.
또한, 예를 들면, 산화물 반도체의 에너지 밴드갭은 3.0eV 내지 3.5eV이며, 4H-SiC의 에너지 밴드갭은 3.26eV이다. 따라서, 산화물 반도체와 탄화 실리콘은 둘 다 와이드 갭 반도체라는 점에 있어서 유사하다.
한편, 산화물 반도체와 탄화 실리콘 사이에는 중대한 차이점이 있는데, 그것은 프로세스 온도이다. 탄화 실리콘을 이용하는 반도체 프로세스에는 일반적으로 1500℃ 내지 2000℃의 활성화 열처리를 필요로 하기 때문에, 탄화 실리콘 외의 다른 반도체 재료를 이용하여 형성되는 반도체 소자와 탄화 실리콘의 적층을 형성하기가 곤란하다. 이것은, 그렇게 높은 온도에서는 반도체 기판 또는 반도체 소자 등이 파괴되어버리기 때문이다. 한편, 산화물 반도체는 300℃ 내지 500℃(글래스 전이 온도 이하, 700℃ 정도까지)의 열처리에 의해 형성할 수 있으므로, 산화물 반도체 외의 다른 반도체 재료를 이용해서 집적 회로를 형성한 다음, 산화물 반도체를 포함하는 반도체 소자를 형성하는 것이 가능하다.
또한, 탄화 실리콘의 경우와 대조적으로, 산화물 반도체는 글래스 기판 등, 내열성이 낮은 기판이 이용될 수 있기 때문에 이점을 갖는다. 또한, 산화물 반도체는 고온에서의 열처리를 받는 것이 불필요기 때문에, 탄화 실리콘에 비해 에너지 비용을 충분히 감소시킬 수 있으며, 이것이 또 다른 이점이다.
비록, 산화물 반도체의 상태 밀도(density of state: DOS) 등의 물성에 관한 연구는 많이 이루어져 있으나, 이들은, 에너지 갭 중의 DOS 자체를 충분히 감소시킨다는 사상을 포함하지 않는다. 본 발명의 일 실시 형태에 따르면, DOS에 영향을 줄 수 있는 물이나 수소를 제거함으로써, 고순도의 산화물 반도체를 형성한다. 이것은, DOS 자체를 충분히 감소시킨다는 사상에 기초한다. 그러한 고순도의 산화물 반도체는 매우 우수한 공업 제품의 제작을 가능하게 한다.
또한, 산소 공격자점(vacancy)에 기인하여 발생하는 금속의 미결합 본드(dangling bond)에 산소를 공급하고 산소 공격자점에 기인한 DOS를 감소시킴으로써, 한층 더 고순도화된 (i형) 산화물 반도체를 형성하는 것도 가능하다. 예를 들면, 채널 형성 영역에 밀접하게 산소 과잉의 산화막을 형성한 다음, 산화막으로부터 채널 형성 영역에 산소가 공급되고, 산소 공격자점에 기인한 DOS를 감소시킬 수 있다.
산화물 반도체의 결함은, 과잉의 수소에 기인한 전도 대역 아래 0.1 내지 0.2eV의 준위, 또는 산소의 부족에 기인한 깊은 준위 등에 기인한다고 할 수 있다. 그러한 결함을 제거하기 위해, 수소를 철저하게 제거하고 산소를 충분히 공급하는 것이 기술 사상으로서 옳다.
산화물 반도체는 일반적으로 n형 반도체라고 여겨지지만, 본 발명의 일 실시 형태에 따르면, 불순물, 특히, 물 및 수소를 제거함으로써 i형 반도체를 실현한다. 이와 관련해서, 개시된 본 발명의 일 실시 형태는 불순물이 첨가된 실리콘 등의 i형 반도체와는 다르기 때문에, 신규한 기술 사상을 포함한다고 말할 수 있다.
여기서는, 산화물 반도체층을 이용하는 불휘발성 메모리 소자를, 보텀 게이트형 불휘발성 메모리 트랜지스터를 이용하여 제작하는 예를 설명한다. 그러나, 본 발명의 일 실시 형태는 이것에 한정되지 않고, 대안적으로, 톱 게이트형 불휘발성 메모리 트랜지스터를 이용할 수 있다.
<진공 준위, 금속의 일함수(φM), 및 산화물 반도체의 전자 친화력(χ) 사이의 관계>
도 4는 진공 준위, 금속의 일함수(φM), 및 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한다.
금속은 축퇴하여, 페르미 준위(Fermi level)는 전도 대역 내에 존재한다. 한편, 종래의 산화물 반도체는 n형이며, 페르미 준위(Ef)는 밴드갭 중앙의 진성 페르미 준위(Ei)로부터 이격되어, 전도 대역 근방에 위치한다. 산화물 반도체에 있어서 수소는 도너(donor)이며 n형 산화물 반도체를 생성하는 요인들 중 하나라는 것이 알려져 있다.
반면에, 본 발명의 일 실시 형태에 따른 산화물 반도체는, n형 산화물 반도체를 생성시키는 요인인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 원소(불순물 원소)를 가능한 한 거의 포함하지 않도록 하여 고순도화함으로써, 진성(i형)이 되도록 만들어진 또는 진성에 가깝게 되도록 만들어진 산화물 반도체이다. 즉, 본 발명의 실시 형태의 특징은, 불순물 원소를 첨가하는 것이 아니라, 수소 및 물 등의 불순물을 제거함으로써, 산화물 반도체가 고순도화된 i형(진성) 반도체가 되도록 또는 그에 유사하게 되도록 만드는 것이다. 이에 의해, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 비슷한 정도라고 할 수 있다.
산화물 반도체의 밴드갭(Eg)이 3.15eV일 경우, 그의 전자 친화력(χ)은 4.3eV라고 할 수 있다. 소스 전극 또는 드레인 전극에 포함되는 티타늄(Ti)의 일함수는, 산화물 반도체의 전자 친화력(χ)과 거의 동일하다. 이 경우, 금속과 산화물 반도체 간의 계면에 있어서, 전자에 대하여 쇼트키 장벽(Schottky barrier)은 형성되지 않는다.
이렇게, 산화물 반도체층은 그의 주성분 원소 이외의 다른 원소(즉, 불순물 원소)를 가능한 한 거의 함유하지 않도록 고순도화됨으로써, 진성(i형 반도체) 또는 실질적으로 진성으로 된다. 따라서, 산화물 반도체와 게이트 절연층 간의 계면의 특성이 명백하게 된다. 그 때문에, 게이트 절연층은 산화물 반도체와 양호한 계면을 형성할 필요가 있다. 구체적으로는, 다음의 절연층, 즉, 예를 들면, VHF 대역 내지 마이크로파 대역의 전원 주파수에 의해 생성되는 고밀도 플라즈마를 이용한 CVD 방법에 의해 형성되는 절연층이나, 또는 스퍼터링 방법에 의해 형성되는 절연층을 이용하는 것이 바람직하다.
산화물 반도체를 고순도화하고, 산화물 반도체와 게이트 절연층 간의 계면을 양호하게 만들면, 예를 들어, 채널 폭 W가 1×104μm이고, 채널 길이가 3μm인 경우, 상온에서 10-13A 이하의 오프 전류를 실현할 수 있다.
<불휘발성 메모리 소자를 포함하는 장치의 동작 원리>
전하를 장기간 축적할 수 있는 전하 축적층을 구비한 불휘발성 메모리 소자의 정보(데이터)의 기입, 유지, 판독, 및 소거(초기화)에 대해서 설명한다.
정보의 기입은, 전하 축적층에 축적되는 전하량을 변경함으로써 행해진다. 예를 들면, n채널형 불휘발성 메모리 소자의 경우, 기입은 전하 축적층에 전자를 주입함으로써 행해지고, 소거는 전하 축적층으로부터 전자를 추출함으로써 행해진다. 전하 축적층에의 전자의 주입과 전하 축적층으로부터의 전자의 추출은 F-N(Fowler-Nordheim) 터널 전류를 이용해서 실행된다. 여기서는, n채널형 불휘발성 메모리 소자에 있어서, F-N 터널링 전류가 이용될 경우, 불휘발성 메모리 소자의 정보의 기입 및 소거의 방법을 설명한다.
정보의 기입은, 불휘발성 메모리 소자의 제어 게이트에 포지티브 극성의 고전위(예를 들면, 10V 내지 20V)를 인가하고, 소스 전극 및 드레인 전극에 제어 게이트의 전위보다 낮은 전위(예를 들면, 0V)를 인가하는 방식으로 행해진다. 이에 의해, 제어 게이트와 산화물 반도체층 사이에 고전계가 형성되어, 산화물 반도체층과 전하 축적층 사이에 F-N 터널링 전류가 발생한다. F-N 터널링 전류에 의해 산화물 반도체층으로부터 전하 축적층에 전자가 주입된다. 전하 축적층은 절연체에 의해 둘러싸여져서 그의 주변과는 전기적으로 절연되어 있으므로, 전하 축적층은, 전하 축적층에 주입된 전자 등의 전하가 유지되는 특성을 갖는다.
전하 축적층에 전자가 유지되는 동안, 불휘발성 메모리 소자의 임계값 전압은 포지티브 방향으로 시프트한다. 이 상태를, 예를 들면, 데이터 "0"이 저장된 상태로 여길 수 있다.
정보의 소거시에는, 예를 들면, 제어 게이트에 네거티브 극성의 고전위(예를 들면, -10V 내지 -20V)를 인가하고, 소스 전극 및 드레인 전극에 제어 게이트의 전위보다 높은 전위(예를 들면, 0V)를 인가한다. 전하 축적층과 산화물 반도체층 사이, 또는 전하 축적층과 소스 전극 또는 드레인 전극 사이에 F-N 터널링 전류가 흐름으로써, 전하 축적층으로부터 전자가 추출될 수 있다.
전하 축적층으로부터 전자가 추출되면, 불휘발성 메모리 소자의 임계값 전압은 네거티브 방향으로 시프트하고, 불휘발성 메모리 소자는 임계값 전압이 낮은 상태로 되돌아간다. 이 상태를, 예를 들면, 데이터 "1"이 저장된 상태로 여길 수 있다.
여기서, 본 발명의 일 실시 형태에 따른 산화물 반도체층을 포함하는 불휘발성 메모리 소자(401)에 있어서, 소스 전극 및/또는 드레인 전극은 제2 절연막을 개재하여 전하 축적층과 중첩하는 부분을 포함하는 것이 바람직하다. 바꾸어 말하면, 소스 전극과 전하 축적층 사이 및/또는 드레인 전극과 전하 축적층 사이에, 산화물 반도체층 없이 제2 절연막만이 설치되는 것이 바람직하다. 즉, 소스 전극 및/또는 드레인 전극은 제2 절연막에 접촉하는 부분을 포함하는 것이 바람직하고, 제2 절연막에 접촉하는 부분에 있어서, 소스 전극 및/또는 드레인 전극은 제2 절연막을 개재하여 전하 축적층과 중첩하는 부분을 포함한다. 이러한 구성을 채택하기 위해, 도 1a의 평면도에 도시된 바와 같이, 위에서 볼 때, 전하 축적층은 산화물 반도체층과 중첩하지 않는 부분을 갖도록 형성되는 것이 바람직하다.
그러한 구성에 의해, 전하 축적층과 소스 전극 사이 또는 전하 축적층과 드레인 전극과 사이에 F-N 터널링 전류가 흐를 수 있기 때문에, 전하 축적층으로부터 소스 전극 또는 드레인 전극에 직접 전자의 추출을 행할 수 있다. 그 결과, 정보의 소거를 저전압에서 행할 수 있다.
전하 축적층으로부터 소스 전극 또는 드레인 전극에 제2 절연막과 산화물 반도체층을 통해 전자의 추출을 행할 때에는, 제2 절연막만을 통해 전자의 추출을 행할 경우의 소거 전압에 비해 높은 소거 전압이 필요할 수 있다는 것을 유의한다. 이것은, 본 발명의 일 실시 형태에 따른 산화물 반도체층을 포함하는 불휘발성 메모리 소자의 제어 게이트에 네거티브 극성의 전위를 인가하는 경우에도, 산화물 반도체층이 절연체로서 기능할 수 있기 때문이다.
따라서, 본 발명의 일 실시 형태에 따른 산화물 반도체층을 포함하는 불휘발성 메모리 소자(401)에 있어서, 소스 전극 및/또는 드레인 전극이 제2 절연막을 개재하여 전하 축적층과 중첩하는 부분을 포함하는 구성을 채택하는 것은, 불휘발성 메모리 소자(401)의 저전압 동작에 매우 유용하다.
기입 및 소거에 의해 발생하는 F-N 터널링 전류의 전하량은, 불휘발성 메모리 소자의 제2 절연막의 막 두께에 의존한다. F-N 터널링 전류는, 제2 절연막의 두께가 얇을수록 양자 효과에 기인하여 용이하게 발생하고, 반대로, 제2 절연막의 두께가 두꺼울수록 거의 발생하지 않는다. 그 때문에, 기입 동작 또는 소거 동작에 의해 전하 축적층에 전하를 주입하거나 또는 전하 축적층으로부터 전하를 추출하는 경로로서 기능할 수 있는 영역에 있어서, 전하 축적층과 산화물 반도체층 사이, 또는 전하 축적층과 소스 전극 또는 드레인 전극 사이의 제2 절연막은 얇게 형성되어, 전하가 통과할 수 있다. 그러나, 불휘발성 메모리 소자에 정보를 유지하기 위해, 제2 절연막은 전하 축적층으로부터 전하가 누설되지 않도록 충분히 두꺼울 필요가 있다.
제어 게이트에 판독 전압(포지티브 극성의 전위)을 인가하고, 불휘발성 메모리 소자에 흐르는 전류를 관측함으로써, 정보(데이터)의 판독을 행할 수 있다. 판독 전압(포지티브 극성의 전위)을 인가하여, 불휘발성 메모리 소자에 거의 전류가 흐르지 않으면, 데이터 "0"이 저장된 것이다. 전압 인가에 의해 불휘발성 메모리 소자에 큰 전류량이 흐르면, 데이터 "1"이 저장된 것이다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 2)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자를 포함하는 장치의, 도 1a 및 도 1b의 구성과는 다른 구성에 대해서 도 5a 및 도 5b를 참조하여 설명한다. 도 5a는 불휘발성 메모리 소자의 평면도이고, 도 5b는 그의 단면도이다. 도 5b는 도 5a의 선 C1-C2를 따라 절개한 단면도에 해당한다.
도 5a 및 도 5b는 산화물 반도체층(407)의 패턴 형상이 도 1a 및 도 1b와는 다른 예를 도시한다. 그 밖의 구성은 도 1a 및 도 1b와 동일하거나 거의 마찬가지이므로, 그 설명을 생략한다.
본 실시 형태에 있어서, 채널 길이 방향(선 C1-C2를 따른 방향)에서 산화물 반도체층(407)의 폭은 전하 축적층(405)의 폭보다 크도록, 산화물 반도체층(407)이 설치된다. 이에 의해, 도 1a 및 도 1b에 도시된 불휘발성 메모리 소자를 포함하는 장치에 비해, 제어 게이트(403) 및 전하 축적층(405)의 채널 길이 방향의 폭들을 작게 할 수 있다. 이에 따라, 소자의 크기를 소형화할 수 있기 때문에, 고집적화를 도모할 수 있다.
채널 폭 방향에 있어서, 소스 전극(408a) 및/또는 드레인 전극(408b)의 폭은 산화물 반도체층(407)의 폭보다 큰 것이 바람직하다. 이에 의해, 채널 폭 방향에 있어서, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재하여 전하 축적층(405)과 중첩하는 부분을 포함하도록 형성될 수 있다. 여기서, 채널 폭 방향에 있어서 소스 전극(408a) 및 드레인 전극(408b) 둘 다의 폭은 산화물 반도체층(407)의 폭보다 크다.
그러한 구성에 있어서, 전하 축적층(405)과 소스 전극(408a) 사이 및 전하 축적층(405)과 드레인 전극(408b) 사이에 F-N 터널링 전류가 흐를 수 있기 때문에, 전하 축적층(405)으로부터 소스 전극(408a) 및 드레인 전극(408b)으로 전자의 추출을 직접 행할 수 있다. 그 결과, 정보의 소거를 저전압에서 행할 수 있기 때문에, 불휘발성 메모리 소자(401)의 저전압 동작을 가능하게 한다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 3)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자를 포함하는 장치의, 도 1a 및 도 1b의 구성과는 다른 구성에 대해서 도 6a 내지 도 6c를 참조하여 설명한다. 도 6a는 불휘발성 메모리 소자의 평면도이고, 도 6b 및 도 6c는 각각 그의 단면도이다. 도 6b는 도 6a의 선 C1-C2를 따라 절개한 단면도에 해당한다. 도 6c는 도 6a의 선 D1-D2를 따라 절개한 단면도에 해당한다.
도 6a 내지 도 6c는 산화물 반도체층(407) 및 소스 전극(408a)의 패턴 형상이 도 1a 및 도 1b의 패턴 형상과는 다른 예를 도시한다. 그 밖의 구성은 도 1a 및 도 1b의 구성과 동일하거나 거의 마찬가지이므로, 그 설명을 생략한다.
산화물 반도체층(407)은, 채널 길이 방향(선 C1-C2를 따른 방향)으로 산화물 반도체층(407)의 폭이 전하 축적층(405)의 폭보다 크다.
채널 폭 방향(선 D1-D2를 따른 방향)에서 소스 전극(408a) 및/또는 드레인 전극(408b)의 폭의 적어도 일부는 산화물 반도체층(407)의 폭보다 크다. 이에 따라, 채널 폭 방향에 있어서, 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재하여 전하 축적층(405)과 중첩하는 부분을 포함하도록 형성될 수 있다. 이 중첩 부분은, 전하 축적층(405)의 단부를 덮지 않고, 전하 축적층(405)이 설치된 영역에 있는 것이 바람직하다. 이에 따라, 중첩되는 부분의 소스 전극(408a) 및/또는 드레인 전극(408b)은 제2 절연막(406)을 개재하여 전하 축적층(405)의 단부를 덮지 않는다. 또한, 소스 전극(408a)과 전하 축적층(405) 사이 및/또는 드레인 전극(408b)과 전하 축적층(405) 사이의 제2 절연막(406)의 두께는 안정적이다. 따라서, 소거 전압의 변동을 감소시킬 수 있다.
여기서, 채널 폭 방향에 있어서 소스 전극(408a)의 일부의 폭이 산화물 반도체층(407)의 폭보다 크다. 비록, 여기서는 소스 전극(408a)의 패턴 형상이 L자 형상이지만, 본 발명의 일 실시 형태는 이것에 한정되지 않는다. 소스 전극(408a)의 패턴 형상은 T 형상 또는 다른 형상일 수도 있다. 여기서, 소스 전극(408a)이 다른 형상을 갖지만, 그 대신, 드레인 전극(408b)이 다른 형상을 가질 수도 있거나, 또는 소스 전극(408a) 및 드레인 전극(408b) 둘 다가 각각 다른 형상을 가질 수도 있다.
그러한 구성에 있어서, 전하 축적층과 소스 전극 사이 또는 전하 축적층과 드레인 전극 사이에 F-N 터널링 전류가 흐를 수 있기 때문에, 전하 축적층으로부터 소스 전극 또는 드레인 전극으로 전자의 추출을 직접 행할 수 있다. 그 결과, 정보의 소거를 저전압에서 행할 수 있으므로, 불휘발성 메모리 소자(401)를 저전압에서 동작시킬 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 4)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자를 포함하는 장치의, 도 1a 및 도 1b의 구성과는 다른 구성에 대해서 도 7a 및 도 7b를 참조하여 설명한다. 도 7a는 불휘발성 메모리 소자의 평면도이고, 도 7b는 그의 단면도이다. 도 7b는 도 7a의 선 C1-C2를 따라 절개한 단면도에 해당한다.
도 7a 및 도 7b는 산화물 반도체층(407) 및 소스 전극(408a)의 패턴 형상이 도 1a 및 도 1b의 패턴 형상과는 다른 예를 도시한다. 그 밖의 구성은 도 1a 및 도 1b의 구성과 동일하거나 거의 마찬가지이므로, 그 설명을 생략한다.
채널 길이 방향(선 C1-C2를 따른 방향)에 있어서 산화물 반도체층(407)의 폭은 전하 축적층(405)의 폭보다 크도록, 산화물 반도체층(407)이 설치된다. 이에 의해, 도 1a 및 도 1b에 도시된 불휘발성 메모리 소자를 포함하는 장치에 비해, 제어 게이트(403) 및 전하 축적층(405)의 채널 길이 방향의 폭을 작게 할 수 있다. 따라서, 소자의 크기를 소형화할 수 있으므로, 고집적화를 도모할 수 있다.
채널 폭 방향에 있어서 산화물 반도체층(407)의 폭은 전하 축적층(405)의 폭보다 크도록, 산화물 반도체층(407)이 설치된다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 5)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자와 트랜지스터를 포함하는 장치의 구성에 대해서 도 8a 및 도 8b를 참조하여 설명한다. 도 8a는 불휘발성 메모리 소자와 트랜지스터를 포함하는 장치의 평면도이고, 도 8b는 그의 단면도이다. 도 8b는 도 8a의 선 C1-C2를 따라 절개한 단면도에 해당한다.
불휘발성 메모리 소자(401)는, 기판(402) 위에 설치된 제어 게이트(403), 제어 게이트(403)와 중첩하는 제1 절연막(404), 제1 절연막(404)에 접촉하는 전하 축적층(405), 전하 축적층(405)과 중첩하는 제2 절연막(406), 제2 절연막(406)과 중첩하는 산화물 반도체층(407), 및 산화물 반도체층(407)에 전기적으로 접속되는 소스 전극(408a)과 드레인 전극(408b)을 포함한다. 전하 축적층(405)은 산화물 반도체층(407)과 제어 게이트(403) 사이에 설치된다.
전하 축적층(405)은 제2 절연막(406)을 개재하여 산화물 반도체층(407)에 포함된 채널 형성 영역과 중첩하도록 설치된다. 또한, 전하 축적층(405)은 제1 절연막(404)을 개재하여 제어 게이트(403)와 중첩하도록 설치된다.
트랜지스터(501)는, 기판(402) 위에 설치된 게이트 전극(503), 게이트 전극(503)과 중첩하는 제3 절연막(504), 제3 절연막(504)과 중첩하는 산화물 반도체층(507), 및 산화물 반도체층(507)에 전기적으로 접속되는 소스 전극(508a)과 드레인 전극(508b)을 포함한다. 여기서, 제3 절연막(504)으로서, 제1 절연층(504a)과 제2 절연층(504b)의 적층 막을 이용하지만, 본 발명의 일 실시 형태는 이것에 한정되지 않는다. 제1 절연층(504a) 및 제2 절연층(504b) 중 하나가 이용될 수 있다. 대안적으로, 제1 절연층(504a)의 일부 및/또는 제2 절연층(504b)의 일부가 이용될 수도 있다.
트랜지스터(501)와 불휘발성 메모리 소자(401)는 서로 전기적으로 접속될 수 있거나, 또는 서로 전기적으로 분리될 수 있다. 여기서, 도 8a 및 도 8b에 도시된 바와 같이, 트랜지스터(501)에 포함된 드레인 전극(508b)과, 불휘발성 메모리 소자(401)에 포함된 소스 전극(408a)은 서로 전기적으로 접속될 수 있다.
불휘발성 메모리 소자(401)는 실시 형태 1에서 설명된 제작 단계들과 동일하거나 또는 거의 마찬가지의 단계들로 형성될 수 있다. 불휘발성 메모리 소자(401)는, 실시 형태 1에서 설명된 구조와 동일하거나 또는 거의 마찬가지의 구조를 가질 수 있다. 또한, 불휘발성 메모리 소자(401)는, 실시 형태 1에서 설명된 구조 대신에, 실시 형태 2 내지 실시 형태 4 중 임의의 것의 구조와 동일하거나 또는 거의 마찬가지의 구조를 가질 수 있다. 트랜지스터(501)는 불휘발성 메모리 소자(401)와 동일한 재료, 막, 및 층을 이용해서 형성될 수 있다.
트랜지스터(501)에 포함된 게이트 전극(503)은, 불휘발성 메모리 소자(401)에 포함된 제어 게이트(403)와 동일한 층 위에 동일한 단계에서 동일한 재료를 이용하여 형성될 수 있다. 트랜지스터(501)에 포함된 제3 절연막(504)의 제1 절연층(504a)은, 불휘발성 메모리 소자(401)에 포함된 제2 절연막(406)과 동일한 층 위에 동일한 단계에서 동일한 재료를 이용하여 형성될 수 있다. 트랜지스터(501)에 포함된 제3 절연막(504)의 제2 절연층(504b)은, 불휘발성 메모리 소자(401)에 포함된 제1 절연막(404)과 동일한 층 위에 동일한 단계에서 동일한 재료를 이용하여 형성될 수 있다. 트랜지스터(501)에 포함된 산화물 반도체층(507)은, 불휘발성 메모리 소자(401)에 포함된 산화물 반도체층(407)과 동일한 층 위에 동일한 단계에서 동일한 재료를 이용하여 형성될 수 있다. 트랜지스터(501)에 포함된 소스 전극(508a) 및 드레인 전극(508b)은, 불휘발성 메모리 소자(401)에 포함된 소스 전극(408a) 및 드레인 전극(408b)과 동일한 층 위에 동일한 단계에서 동일한 재료를 이용하여 형성될 수 있다.
불휘발성 메모리 소자(401)와 트랜지스터(501) 위에는 산화물 절연막(409)이 설치된다.
전술한 바와 같이, 불휘발성 메모리 소자(401)와 트랜지스터(501)는 하나의 기판 위에 동일한 재료, 막, 및 층을 이용해서 동일한 단계에서 형성될 수 있다. 불휘발성 메모리 소자(401)와 동일한 단계에서 제작되는 트랜지스터(501)는 양호한 오프 전류 특성을 갖는다.
본 발명의 일 실시 형태로서, 선택 트랜지스터와 불휘발성 메모리 소자를 이용하여 형성된 메모리 셀을 포함하는 메모리 회로에 있어서, 트랜지스터(501)를 선택 트랜지스터로서 이용할 수 있다. 그 경우, 산화물 반도체를 이용한 선택 트랜지스터의 오프 전류는 극히 작기 때문에, 비선택된 메모리 셀의 리크 전류를 극히 작게 할 수 있기 때문에, 안정된 판독 동작이 가능하게 된다. 또한, 1개의 비트선에 접속되는 메모리 셀의 수를 증가시킬 수 있기 때문에, 대용량화에 적합한 불휘발성 메모리 소자를 포함하는 장치를 실현할 수 있다.
본 발명의 다른 일 실시 형태로서, 트랜지스터(501)는 표시 장치의 화소 트랜지스터로서 이용될 수 있다. 그 경우, 산화물 반도체를 이용한 화소 트랜지스터의 오프 전류는 극히 작기 때문에, 축적 용량을 작게 할 수 있기 때문에, 개구율을 향상시킬 수 있다. 대안적으로, 정지 화상을 표시할 때 프레임 주파수를 감소시킬 수 있거나, 또는 일시적으로 구동 회로를 정지시킬 수 있기 때문에, 전력 소비를 감소시킬 수 있다. 그 경우, 본 발명의 실시 형태는, 표시 장치에 이용되는 TFT 기판 위에 화소 트랜지스터와 동시에 불휘발성 메모리 소자를 형성할 수 있기 때문에, 특히 유용하다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 6)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자를 각각 포함하는 메모리 셀들이 행렬로 배치된 구성에 대해서 도 9의 등가 회로를 참조하여 설명한다. 도 9는 불휘발성 메모리 소자를 각각 포함하는 메모리 셀들이 행렬로 배치된 메모리 셀 어레이의 등가 회로의 예를 도시한다.
도 9는 1개의 비트선에 불휘발성 메모리 소자 M01이 직접 접속되는 NOR형 등가 회로를 도시한다. 이 메모리 셀 어레이에 있어서, 워드선 WL과 비트선 BL은 서로 교차해서 배치되고, 각 교차부에 불휘발성 메모리 소자가 배치된다. NOR형 등가 회로에 있어서, 각각의 불휘발성 메모리 소자의 드레인 전극은 1개의 비트선 BL에 전기적으로 접속된다. 소스선 SL에는 각각의 불휘발성 메모리 소자의 소스 전극이 전기적으로 접속된다. 워드선 WL에는 각각의 불휘발성 메모리 소자의 제어 게이트가 전기적으로 접속된다.
메모리 셀 MS01에 있어서, 불휘발성 메모리 소자 M01을 절연 표면 위의 산화물 반도체층을 분리해서 얻은 섬 형상의 산화물 반도체층에 의해 형성함으로써, 소자 분리 영역을 특별히 설치하지 않아도, 다른 불휘발성 메모리 소자와의 간섭을 방지할 수 있다.
NOR형 등가 회로는, 예를 들면, 다음과 같이 동작한다. 불휘발성 메모리 소자 M01에 n채널형 소자를 이용할 경우를 예로서 설명한다. 데이터(정보)의 기입은, 데이터 기입을 위해 선택된 워드선 WL에 고전압(예를 들면, 15V)을 인가하고, 비트선 BL과 소스선 SL에 데이터 "0"과 데이터 "1"에 따른 전위를 인가하는 방식으로 행해진다. 예를 들면, 데이터 "0"과 데이터 "1"에 대하여 각각 저전위(예를 들면, 0V)와 고전위(예를 들면, 7V)를 각각 비트선 BL과 소스선 SL에 인가한다. 데이터 "0"을 기입하기 위해 저전위가 인가된 불휘발성 메모리 소자에서는, 채널 형성 영역으로부터 전하 축적층에 F-N 터널링 전류가 흐르고, 전자가 전하 축적층에 주입된다. 데이터 "0"을 기입할 경우, F-N 터널링 전류는 발생하지 않는다.
데이터를 소거할 때, 소스선 SL 및 비트선 BL에 10V 정도의 포지티브 극성의 전압을 인가하고, 워드선 WL에 네거티브 극성의 고전압을 인가하여(제어 게이트에 네거티브 극성의 고전압을 인가하여), 전하 축적층으로부터 전자를 추출한다. 이에 의해, 데이터 "1"를 소거한다.
데이터를 판독할 때, 소스선 SL을 0V로 설정하고, 비트선 BL에 접속된 판독 회로를 동작시키고, 선택된 워드선 WL에, 데이터 "0"의 임계값 전압과 데이터 "1"의 임계값 전압 간의 중간값으로 설정된 판독 전압을 인가하고, 판독 회로에 포함된 감지 증폭기가 불휘발성 메모리 소자에 전류가 흐르는지 여부를 판정한다.
본 실시 형태의 구성은, 산화물 반도체를 이용한 불휘발성 메모리 소자의 오프 전류가 극히 작기 때문에, 비선택된 메모리 셀의 리크 전류가 작다는 이점을 갖는다. 그 결과, 판독 동작에 있어서, 비트선 BL의 리크 전류가 극히 작기 때문에, 안정된 동작을 실현할 수 있다. 또한, 비트선 BL의 리크 전류가 극히 작기 때문에, 1개의 비트선에 접속되는 메모리 셀의 수를 증가시킬 수 있으므로, 대용량화에 적합한 불휘발성 메모리 소자를 포함하는 장치를 실현할 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 7)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자를 각각 포함하는 메모리 셀들이 행렬로 배치된 구성에 대해서 도 10의 등가 회로를 참조하여 설명한다. 도 10은 불휘발성 메모리 소자를 각각 포함하는 메모리 셀들이 행렬로 배치된 메모리 셀 어레이의 등가 회로의 예를 도시한다.
1 비트의 정보를 저장하는 메모리 셀 MS01은, 선택 트랜지스터 S01과 불휘발성 메모리 소자 M01을 포함한다. 선택 트랜지스터 S01은 비트선 BL0과 불휘발성 메모리 소자 M01 사이에 직렬로 접속된다. 선택 트랜지스터 S01의 소스 전극은 불휘발성 메모리 소자 M01의 드레인 전극에 전기적으로 접속된다. 선택 트랜지스터 S01의 게이트는 워드선 WL1에 접속된다. 선택 트랜지스터 S01의 드레인 전극은 비트선 BL0에 전기적으로 접속된다. 불휘발성 메모리 소자 M01의 소스 전극은 소스선 SL0에 전기적으로 접속된다. 불휘발성 메모리 소자 M01의 제어 게이트는 워드선 WL11에 전기적으로 접속된다.
메모리 셀은, 예를 들면, 다음과 같이 동작한다. 선택 트랜지스터 S01과 불휘발성 메모리 소자 M01 각각에 n채널형 소자를 이용할 경우를 예로서 설명한다. 불휘발성 메모리 소자 M01에 데이터(정보)를 기입할 때, 워드선 WL1에 H 레벨 전압(예를 들면, 2V)을 인가하고, 비트선 BL0에 L 레벨(예를 들면, 0V)을 인가하고, 비트선 BL1에 고전압(예를 들면, 5V)을 인가하고, 워드선 WL11에 고전압(예를 들면, 15V)을 인가하여, 전하 축적층에 전하가 축적된다. 데이터를 소거하기 위해, 워드선 WL1과 비트선 BL0에 고전압(예를 들면, 5V)을 인가하고, 워드선 WL11에 네거티브 극성의 고전압(예를 들면, -10V)을 인가한다.
메모리 셀 MS01에 있어서, 선택 트랜지스터 S01과 불휘발성 메모리 소자 M01을 각각, 절연 표면 위의 산화물 반도체층을 분리해서 얻은 섬 형상의 산화물 반도체층에 의해 형성함으로써, 소자 분리 영역을 특별히 설치하지 않아도, 다른 선택 트랜지스터 또는 불휘발성 메모리 소자와의 간섭을 방지할 수 있다.
본 실시 형태의 구성은 산화물 반도체를 이용한 선택 트랜지스터 및 불휘발성 메모리 소자의 오프 전류가 극히 작기 때문에, 비선택된 메모리 셀의 리크 전류가 극히 작다는 이점을 갖는다. 그 결과, 판독 동작에 있어서, 비트선 BL의 리크 전류가 극히 작기 때문에, 안정된 동작을 실현할 수 있다. 또한, 비트선 BL의 리크 전류가 극히 작기 때문에, 1개의 비트선에 접속되는 메모리 셀의 수를 증가시킬 수 있으므로, 대용량화에 적합한 불휘발성 메모리 소자를 포함하는 장치를 실현할 수 있다.
또한, 하나의 기판 위에 선택 트랜지스터로서 사용되는 트랜지스터와 동일한 재료, 막, 및 층을 이용해서 동일한 단계에서 표시 장치의 화소 트랜지스터를 설치할 수 있다. 그 경우, 불휘발성 메모리 소자와 선택 트랜지스터를 각각 포함하는 메모리 셀들이 행렬로 배치된 메모리 셀 어레이를, 표시 장치에 이용되는 TFT 기판 위의 화소 트랜지스터와 동시에 형성할 수 있으므로, 매우 유용하다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 8)
본 실시 형태에 있어서, 본 발명의 일 실시 형태에 따른 불휘발성 메모리 소자를 각각 포함하는 메모리 셀들이 행렬로 배치된 구성에 대해서 도 11의 등가 회로를 참조하여 설명한다. 도 11은 불휘발성 메모리 소자를 각각 포함하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이의 등가 회로의 예를 도시한다.
도 11은 NAND형 메모리 셀 어레이의 등가 회로의 예를 도시한다. 복수의 불휘발성 메모리 소자가 직렬로 접속된 NAND 셀 NS1은, 선택 트랜지스터 S2를 통해 비트선 BL에 전기적으로 접속된다. NAND 셀 NS1은 선택 트랜지스터 S1을 통해 소스선 SL에 전기적으로 접속된다. 선택 트랜지스터 S1의 게이트와 선택 트랜지스터 S2의 게이트는 각각 선택 게이트선 SG1과 선택 게이트선 SG2에 전기적으로 접속된다. 복수의 불휘발성 메모리 소자의 제어 게이트들은 각각 워드선들 WL에 전기적으로 접속된다.
복수의 NAND 셀은 블록 BLK를 형성한다. 도 11에서 도시된 블록 BLK1의 워드선의 수는 32개이다(워드선 WL0 내지 WL31). 블록 BLK1의 동일 행에 설치되는 불휘발성 메모리 소자들의 제어 게이트들은, 그 행에 대응하는 워드선에 전기적으로 접속된다.
그 경우, 선택 트랜지스터들 S1 및 S2와 불휘발성 메모리 소자 M0 내지 M31은 직렬로 접속되기 때문에, 이들은 하나의 그룹으로서 하나의 산화물 반도체층을 이용하여 형성될 수 있다. 이에 의해, 집적화를 실현할 수 있다. 또한, 인접한 NAND 셀들은 용이하게 분리될 수 있다. 또한, 선택 트랜지스터들 S1 및 S2의 산화물 반도체층은 NAND 셀의 산화물 반도체층과는 분리해서 형성될 수 있다.
NAND 셀은, 예를 들면, 다음과 같이 동작한다. 기입 동작은, NAND 셀 NS1이 소거 상태, 바꾸어 말하면, NAND 셀 NS1의 각각의 불휘발성 메모리 소자의 임계값이 네거티브 전압의 상태로 된 후에 실행된다. 기입 동작에 있어서, 선택된 워드선에 고전압(예를 들면, 15V)을 인가하고, 선택된 워드선보다 선택 게이트선 SG1측에 가깝게 배치된 워드선(들)과 선택 게이트선 SG1에 H 레벨 전압(예를 들면, 2V)을 인가한다. 그 결과, 전하 축적층에 전하가 축적된다.
소거 동작을 행할 때, 선택된 워드선에 네거티브 극성의 고전압(예를 들면, -10V)을 인가하고, 선택된 워드선보다 선택 게이트선 SG2측에 더 가깝게 배치된 워드선(들)과 선택 게이트선 SG2에 고전압(예를 들면, 5V)을 인가한다. 이에 의해, 전하 축적층 내의 전자가 터널링 전류에 기인하여 산화물 반도체층에 방출된다. 그 결과, 이 메모리 셀들의 임계값 전압이 네거티브 방향으로 시프트한다.
본 실시 형태의 구성은 산화물 반도체를 이용한 선택 트랜지스터 및 불휘발성 메모리 소자의 오프 전류가 극히 작기 때문에, 비선택된 메모리 셀의 리크 전류가 작다는 이점을 갖는다. 그 결과, 판독 동작에 있어서, 비트선 BL의 리크 전류가 극히 작기 때문에, 안정된 동작을 실현할 수 있다. 또한, 비트선 BL의 리크 전류가 극히 작기 때문에, 1개의 비트선에 접속되는 메모리 셀의 수를 증가시킬 수 있으므로, 대용량화에 적합한 불휘발성 메모리 소자를 포함하는 장치를 실현할 수 있다.
또한, 하나의 기판 위에 선택 트랜지스터로서 이용되는 트랜지스터와 동일한 재료, 막, 및 층을 이용하여 동일한 단계에서 표시 장치의 화소 트랜지스터를 설치할 수 있다. 그 경우, 표시 장치에 이용되는 TFT 기판 위에 화소 트랜지스터와 동시에, 불휘발성 메모리 소자 및 선택 트랜지스터를 각각 포함하는 메모리 셀들이 행렬로 배치된 메모리 셀 어레이를 형성할 수 있으므로, 매우 유용하다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 9)
본 실시 형태에 있어서, 불휘발성 메모리 소자를 포함하는 메모리부와, 트랜지스터를 포함하는 화소부를 하나의 기판 위에 형성한 표시 장치의 예를 도 12의 회로 블록도를 참조하여 설명한다.
기판(5300) 위에는, 화소부(5301), 주사선 구동 회로(5302), 신호선 구동 회로(5304), 및 메모리부(5303)가 형성된다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 주사선 구동 회로(5302)로부터 연장되어 배치된다. 주사선들과 신호선들이 서로 교차하는 영역들에는, 표시 소자들을 포함한 화소들이 행렬로 배치된다. 신호선 구동 회로(5304)에는 메모리부(5303)로부터의 출력 데이터를 공급하는 복수의 배선이 설치된다. 또한, 표시 장치의 기판(5300)은 플렉시블 인쇄 회로(flexible printed circuit: FPC) 등의 접속부를 통해 제어 회로(5305)(컨트롤러 또는 제어 IC라고도 칭해짐)에 접속된다.
도 12에 있어서, 주사선 구동 회로(5302), 신호선 구동 회로(5304), 및 메모리부(5303)는 화소부(5301)가 형성되는 기판(5300) 위에 형성된다. 따라서, 외부에 설치되는 구동 회로 등의 부품들의 수가 감소되므로, 비용을 감소시킬 수 있다. 또한, 기판(5300) 외부에 구동 회로를 설치하면, 배선을 연장시킬 필요가 있고 배선들의 접속 수가 증가할 것이지만, 기판(5300) 위에 구동 회로를 설치함으로써, 배선들의 접속 수를 감소시킬 수 있다. 따라서, 신뢰성의 향상 및 수율의 향상을 달성할 수 있다.
제어 회로(5305)는 주사선 구동 회로(5302)에, 예를 들면, 주사선 구동 회로용 스타트 신호(GSP)와 주사선 구동 회로용 클록 신호(GCLK)를 공급한다는 것을 유의한다. 또한, 제어 회로(5305)는 신호선 구동 회로(5304)에 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCLK), 및 래치 신호(LAT)를 공급한다. 제어 회로(5305)는 신호선 구동 회로(5304)와 메모리부(5303)에 비디오 신호용 데이터(DATA)(간단히, 비디오 신호라고도 칭함)를 공급한다. 또한, 제어 회로(5305)는 메모리부(5303)에 판독 인에이블 신호(RE), 기입 인에이블 신호(WE), 및 어드레스 신호(ADDR)를 공급한다. 각 신호는, 주기들이 상이한 복수의 클록 신호들일 수 있거나, 또는 반전된 클록 신호(CKB)와 함께 공급될 수 있다는 것을 유의한다.
메모리부(5303)에는 복수의 불휘발성 메모리 소자가 설치된다. 불휘발성 메모리 소자로서는, 산화물 반도체층을 이용하는 불휘발성 메모리 소자를 이용할 수 있다. 화소부의 트랜지스터로서는, 산화물 반도체층을 채널 형성 영역으로서 이용하는 트랜지스터를 이용할 수 있다. 산화물 반도체층을 포함하는 불휘발성 메모리 소자 및 산화물 반도체층을 포함하는 트랜지스터로서는, 다른 실시 형태들 중 임의의 것에서 설명된 것을 이용할 수 있다.
산화물 반도체를 이용한 화소 트랜지스터의 오프 전류는 극히 작기 때문에, 축적 용량을 작게 할 수 있기 때문에, 개구율을 향상시킬 수 있다. 대안적으로, 정지 화상을 표시할 때 프레임 주파수를 감소시킬 수 있거나, 또는 일시적으로 구동 회로를 정지시킬 수 있기 때문에, 전력 소비를 감소시킬 수 있다. 그 경우, 본 발명의 실시 형태는, 표시 장치에 이용되는 TFT 기판 위에 화소 트랜지스터와 동시에 불휘발성 메모리 소자를 형성할 수 있기 때문에, 특히 유용하다.
또한, 산화물 반도체를 이용한 불휘발성 메모리 소자의 오프 전류가 극히 작기 때문에, 비선택된 메모리 셀의 리크 전류가 작다는 이점이 있다. 그 결과, 판독 동작에 있어서, 비트선 BL의 리크 전류가 극히 작기 때문에, 안정된 동작을 실현할 수 있다. 또한, 비트선 BL의 리크 전류가 극히 작기 때문에, 1개의 비트선에 접속되는 메모리 셀의 수를 증가시킬 수 있으므로, 대용량화에 적합한 불휘발성 메모리 소자를 포함하는 장치를 실현할 수 있다.
특히, 불휘발성 메모리부와 화소부를 하나의 기판 위에 형성하는 구성은, 불휘발성 메모리부에 안정된 판독 동작과 대용량화에 적합한 불휘발성 메모리 소자를 이용하기 때문에, 메모리부로부터 출력되는 데이터 신호를 공급하는 배선의 길이가 짧고, 메모리부로부터 신호선 구동 회로(5304)에 데이터가 거의 지연 없이 전송되기 때문에, 비디오 신호 데이터를 저장하고 신호선 구동 회로에 데이터를 고속으로 전송하기에 적합하다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 10)
본 실시 형태에 있어서, 전술한 실시 형태들 중 임의의 것에 따라 얻어지는 불휘발성 메모리 소자 및/또는 트랜지스터를 포함하는 장치를 탑재한 전자 기기의 예들에 대해서 도 13a 내지 도 13f를 참조하여 설명한다. 전술한 실시 형태들 중 임의의 것에 따라 얻어지는 산화물 반도체를 이용한 불휘발성 메모리 소자 및 트랜지스터의 오프 전류는 극히 작기 때문에, 불휘발성 메모리 소자 또는 트랜지스터를 포함하는 장치를 본 실시 형태의 전자 기기에 적용하는 경우, 전력 소비를 감소시킬 수 있다. 특히, 산화물 반도체를 이용한 불휘발성 메모리 소자는, 비선택된 메모리 셀의 리크 전류가 작다는 이점을 갖는다. 그 결과, 판독 동작에 있어서, 비트선 BL의 리크 전류가 극히 작기 때문에, 안정된 동작을 실현할 수 있다. 또한, 비트선 BL의 리크 전류가 극히 작기 때문에, 1개의 비트선에 접속되는 메모리 셀의 수를 증가시킬 수 있으므로, 대용량화에 적합한 불휘발성 메모리 소자를 포함하는 장치를 실현할 수 있다. 이 때문에, 불휘발성 메모리 소자를 포함하는 장치를 이용해서 신규한 구성의 전자 기기를 제공할 수 있다. 전술한 실시 형태 중 임의의 것에 따른 불휘발성 메모리 소자를 포함하는 장치는 집적화되어, 회로 기판 등에 실장되어, 전자 기기 내부에 탑재된다.
도 13a는 전술한 실시 형태에 따른 불휘발성 메모리 소자 및/또는 트랜지스터를 포함하는 장치를 포함하는 랩톱 퍼스널 컴퓨터를 도시한다. 랩톱 퍼스널 컴퓨터는 본체(301), 하우징(302), 표시부(303), 및 키보드(304) 등을 포함한다.
도 13b는 전술한 실시 형태에 따른 불휘발성 메모리 소자 및/또는 트랜지스터를 포함하는 장치를 포함하는 휴대 정보 단말기(portable digital assistant: PDA)를 도시한다. 본체(311)는 표시부(313), 외부 인터페이스(315), 및 조작 키(314) 등을 포함한다. 또한, 조작용 부속품으로서 스타일러스(312)가 설치된다.
도 13c는 전술한 실시 형태에 따른 불휘발성 메모리 소자 및/또는 트랜지스터를 포함하는 장치를 포함하는 전자 페이퍼의 예로서 전자 서적 판독기(320)를 도시한다. 전자 서적 판독기(320)는 2개의 하우징, 즉, 하우징(321)과 하우징(323)을 포함한다. 하우징(321)과 하우징(323)은 힌지(337)에 의해 결합되어, 전자 서적 판독기(320)가 힌지(337)를 축으로서 이용하여 개폐될 수 있다. 이러한 구성은 전자 서적 판독기(320)가 종이 서적처럼 이용될 수 있게 해준다.
하우징(321)은 표시부(325)를 포함하고, 하우징(323)은 표시부(327)를 포함한다. 표시부(325)와 표시부(327)는 연속적인 화상 또는 상이한 화상들을 표시할 수 있다. 상이한 화상들을 표시하는 구성은 우측의 표시부(도 13c에 있어서 표시부(325))에 텍스트를 표시하고, 좌측의 표시부(도 13c에 있어서 표시부(327))에 화상을 표시하도록 할 수 있다.
도 13c는 하우징(321)이 조작부 등을 포함하는 경우의 예를 도시한다. 예를 들면, 하우징(321)은 전원 버튼(331), 제어 키(333), 및 스피커(335) 등을 포함한다. 제어 키(333)에 의해 페이지를 넘길 수 있다. 하우징의 표시부가 설치된 표면에는, 키보드 또는 포인팅 장치 등도 설치될 수 있다는 것을 유의한다. 또한, 하우징의 이면이나 측면에는, 외부 접속 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등) 또는 기록 매체 삽입부 등이 설치될 수 있다. 전자 서적 판독기(320)는 전자 사전의 기능을 가질 수 있다.
또한, 전자 서적 판독기(320)는 무선으로 데이터를 송신 및 수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입할 수 있고 다운로드할 수 있다.
전자 페이퍼는 데이터가 표시되는 한, 임의의 분야에서 이용될 수 있다는 것을 유의한다. 예를 들면, 전자 서적 판독기뿐만 아니라, 포스터, 전철 등의 운송 수단 내의 광고, 및 크레딧 카드 등의 각종 카드에 적용될 수 있다.
도 13d는 전술한 실시 형태에 따른 불휘발성 메모리 소자 및/또는 트랜지스터를 포함하는 장치를 포함하는 휴대 전화기를 도시한다. 휴대 전화기는 2개의 하우징, 즉, 하우징(340)과 하우징(341)을 포함한다. 하우징(341)은 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 장치(346), 카메라용 렌즈(347), 및 외부 접속 단자(348) 등을 포함한다. 하우징(340)은 휴대 전화기의 충전용 태양 전지 셀(349) 및 외부 불휘발성 메모리 슬롯(350) 등을 포함한다. 안테나는 하우징(341)에 내장된다.
표시 패널(342)은 터치 패널 기능을 갖는다. 도 13d에 있어서, 화상으로서 표시되는 복수의 제어 키(345)가 점선으로 도시된다. 휴대 전화는 태양 전지 셀(349)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로를 포함한다는 것을 유의한다. 전술한 구성 외에도, 비접촉 IC 칩 또는 소형 기록 장치 등이 휴대 전화기에 내장될 수 있다.
표시 패널(342)의 표시 방향은 응용 형태에 따라 적절히 변화한다. 또한, 표시 패널(342)과 동일 표면 위에 카메라용 렌즈(347)를 설치하기 때문에, 휴대 전화기는 영상 전화기로서 이용될 수 있다. 스피커(343) 및 마이크로폰(344)은 음성 통화뿐만 아니라, 영상 전화, 녹음, 및 음향 재생 등을 위해 이용될 수 있다. 또한, 도 13d에 펼쳐진 것으로 도시된 하우징(340)과 하우징(341)은 슬라이딩에 의해 서로 중첩할 수 있기 때문에, 휴대 전화기의 크기가 감소될 수 있으므로, 휴대하기에 적합한 휴대 전화기가 된다.
외부 접속 단자(348)는 AC 어댑터 또는 USB 케이블 등의 각종 케이블과 접속될 수 있어서, 휴대 전화기의 충전 및 데이터 통신을 가능하게 한다. 또한, 외부 불휘발성 메모리 슬롯(350)에 기록 매체를 삽입함으로써, 보다 대량의 데이터를 저장 및 이동시킬 수 있다. 또한, 전술한 기능 외에도, 적외선 통신 기능 또는 텔레비전 수신 기능 등을 구비할 수 있다.
도 13e는 전술한 실시 형태에 따른 불휘발성 메모리 소자 및/또는 트랜지스터를 포함하는 장치를 포함하는 디지털 카메라를 도시한다. 디지털 카메라는 본체(361), 표시부A(367), 접안부(363), 조작 스위치(364), 표시부B(365), 및 배터리(366) 등을 포함한다.
도 13f는 전술한 실시 형태에 따른 불휘발성 메모리 소자 및/또는 트랜지스터를 포함하는 장치를 포함하는 텔레비전 세트를 도시한다. 텔레비전 세트(370)는 표시부(373)가 구비된 하우징(371)을 포함한다. 표시부(373)에 화상이 표시될 수 있다. 여기서, 하우징(371)은 스탠드(375)에 의해 지지된다.
텔레비전 세트(370)는, 하우징(371)에 포함된 조작 스위치에 의해, 또는 별도로 제공된 리모트 콘트롤러(380)에 의해 조작될 수 있다. 리모트 콘트롤러(380)에 포함된 제어 키(379)에 의해 채널 및 음량이 제어될 수 있고, 표시부(373)에 표시되는 화상이 제어될 수 있다. 또한, 리모트 콘트롤러(380)는 리모트 콘트롤러(380)로부터 출력되는 데이터를 표시하는 표시부(377)를 구비할 수 있다.
텔레비전 세트(370)는 수신기 및 모뎀 등을 포함하는 것이 바람직하다는 것을 유의한다. 수신기에 의해, 일반 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 세트(370)가 모뎀을 통한 유선 또는 무선 접속에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자에게) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자들 사이 등)의 데이터 통신이 행해질 수 있다.
본 실시 형태에서 설명된 구성 및 방법은 다른 실시 형태들 중 임의의 것에서 설명된 구성 및 방법 중 임의의 것과 적절히 조합될 수 있다.
(실시 형태 11)
본 실시 형태에 있어서, 전술한 실시 형태들 중 임의의 것에 따라 얻어질 수 있는 불휘발성 메모리 소자를 포함하는 장치의 예로서, 접촉 없이 데이터를 입력/출력할 수 있는 무선 통신 반도체 장치에 대해서 설명한다. 접촉 없이 데이터를 입력/출력할 수 있는 무선 통신 반도체 장치는 RFID 태그, ID 태그, IC 태그, RF 태그, 무선 태그, 전자 태그, 또는 무선 칩이라고도 칭해진다.
본 실시 형태의 무선 통신 반도체 장치의 구조의 일 예에 대해서 도 14a 및 도 14b와 도 15를 참조하여 설명한다. 도 14a는 반도체 집적 회로 칩(900)과, 지지 기판(904) 위에 설치된 안테나(902)의 사시도이다. 도 14b는 도 14a에 도시된 반도체 집적 회로 칩(900)과, 지지 기판(904) 위에 설치된 안테나(902)가 적층된 반도체 장치의 사시도이다.
도 14a 및 도 14b에 도시된 무선 통신 반도체 장치는, 안테나(온-칩 안테나(on-chip antenna)라고도 칭해짐)가 설치된 반도체 집적 회로 칩(900)과, 안테나(902)(부스터 안테나(booster antenna)라고도 칭해짐)가 설치된 지지 기판(904)을 포함한다. 반도체 집적 회로 칩(900)은, 지지 기판(904) 및 안테나(902) 위에 형성된 절연층 위에 설치된다. 절연층은, 지지 기판(904) 및 안테나(902)에 반도체 집적 회로 칩(900)을 고정할 수 있는 것이기만 하면 되며, 밀봉재 등에 의해 형성될 수 있다.
반도체 집적 회로 칩(900)의 표면에는, 정전기 방전에 기인한 반도체 집적 회로의 정전기 파괴(예를 들면, 회로의 오동작 및 반도체 소자의 파손)를 방지하기 위해 도전성 차폐체(shield)가 설치되는 것이 바람직하다는 것을 유의한다. 도전성 차폐체는 저항이 높고, 안테나(902)의 패턴의 시작점과 끝점이 서로 전기적으로 접속되지 않을 경우, 안테나(902)와, 반도체 집적 회로 칩(900)의 표면에 설치된 도전성 차폐체는 서로 접촉하여 설치될 수 있다는 것을 유의한다.
본 실시 형태의 무선 통신 반도체 장치의 통신 방법은 전자기 유도 방법 또는 전자기 결합 방법일 수 있다. 도 15는 전자기 유도 방법 또는 전자기 결합 방법을 이용한 예를 도시한다.
도 15에 있어서, 부스터 안테나로서 안테나(902)가 지지 기판(904) 위에 설치되고, 코일형 안테나(912)를 포함한 반도체 집적 회로 칩(900)이 지지 기판(904) 위에 설치된다. 용량 소자를, 부스터 안테나인 안테나(902)와 지지 기판(904) 사이에 개재시켜 형성한다는 것을 유의한다.
반도체 집적 회로 칩(900) 내의 반도체 집적 회로에는 메모리부 또는 로직부를 형성하는 불휘발성 메모리 소자들 또는 트랜지스터들 등의 복수의 소자가 설치된다. 메모리부 또는 로직부를 형성하는 불휘발성 메모리 소자 또는 트랜지스터로서, 전술한 실시 형태들 중 임의의 것에서 설명된 불휘발성 메모리 소자 또는 트랜지스터를 이용할 수 있다.
전술한 실시 형태들 중 임의의 것에서 설명된 불휘발성 메모리 소자 또는 트랜지스터는 오프 전류가 작다. 따라서, 불휘발성 메모리 소자 또는 트랜지스터를 본 실시 형태의 무선 통신 반도체 장치에 적용함으로써, 전력 소비를 감소시킬 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
(실시 형태 12)
본 실시 형태에 있어서, 본 발명의 일 실시 형태로서 전술한 실시 형태에서 설명된 무선 통신 반도체 장치를 적용한 각각의 예들에 대해서 설명한다.
도 16a 내지 도 16f는 전술한 실시 형태에서 설명된 무선 통신 반도체 장치와 마찬가지인 반도체 장치(1000)의 적용 예를 도시한다. 반도체 장치(1000)는, 전자기파를 송신 및 수신할 수 있는 기능을 활용하여, 다양한 물품 및 시스템에 이용될 수 있다. 물품의 예들로서는 다음의 것들, 즉, 키(도 16a를 참조), 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증 또는 주민증 등, 도 16b를 참조), 서적류, 용기류(페트리 디쉬(Petri dish) 등, 도 16c를 참조), 개인 장신구(가방 또는 안경 등, 도 16d를 참조), 포장용 용기류(포장지 또는 병 등, 도 16e 및 도 16f를 참조), 기록 매체(디스크 또는 비디오 테이프 등), 운송 수단류(자전거 등), 식품류, 의류, 생활용품류, 및 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 단말기 등)를 들 수 있다. 반도체 장치(1000)는 그러한 다양한 형상의 물품의 표면에 부착되거나 또는 물품에 매립됨으로써 물품에 고정된다. 시스템의 예로서는, 물품 관리 시스템, 인증 기능 시스템, 및 유통 시스템을 들 수 있다.
전술한 실시 형태에서 설명된, 전력 소비가 감소되고 정전 방전이 억제된 신뢰성이 높은 반도체 장치를 이용함으로써, 신뢰성이 높은 시스템을 실현할 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 자유롭게 조합될 수 있다.
본 출원은 2009년 11월 13일자로 일본 특허청에 출원된 일본 특허 출원 제2009-260211호에 기초하며, 그 전체 내용이 본 명세서에 참조로 원용된다.
401: 불휘발성 메모리 소자, 402: 기판, 403: 제어 게이트, 404: 제1 절연막, 405: 전하 축적층, 406: 제2 절연막, 407: 산화물 반도체층, 409: 산화물 절연막, 410: 도전막, 411: 도전막, 412: 산화물 반도체막, 501: 트랜지스터, 503: 게이트 전극, 504: 제3 절연막, 507: 산화물 반도체층

Claims (18)

  1. 불휘발성 메모리 소자를 포함하는 반도체 장치로서,
    상기 불휘발성 메모리 소자는,
    제어 게이트,
    상기 제어 게이트와 중첩하는 전하 축적층, 및
    채널 형성 영역을 포함하고 상기 전하 축적층과 중첩하는 산화물 반도체층을 포함하고,
    상기 산화물 반도체층의 폭은 채널 폭 방향에 있어서 상기 전하 축적층의 폭보다 작은, 반도체 장치.
  2. 제1항에 있어서,
    상기 불휘발성 메모리 소자는,
    상기 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극을 더 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 하나 이상은, 절연막을 개재하여 상기 전하 축적층과 중첩하는 부분을 갖는, 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    트랜지스터를 더 포함하고, 상기 트랜지스터는,
    게이트 전극, 및
    채널 형성 영역을 포함하고, 절연막을 개재하여 상기 게이트 전극과 중첩하는 제2 산화물 반도체층을 포함하는, 반도체 장치.
  5. 삭제
  6. 삭제
  7. 불휘발성 메모리 소자를 포함하는 반도체 장치로서,
    상기 불휘발성 메모리 소자는,
    제어 게이트,
    제1 절연막을 개재하여 상기 제어 게이트와 중첩하는 전하 축적층,
    채널 형성 영역을 포함하고, 제2 절연막을 개재하여 상기 전하 축적층과 중첩하는 산화물 반도체층, 및
    상기 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체층의 폭은 채널 폭 방향에 있어서 상기 소스 전극 및 상기 드레인 전극의 각각의 폭보다 작고,
    상기 산화물 반도체층의 상기 폭은 상기 채널 폭 방향에 있어서 상기 전하 축적층의 폭보다 작은, 반도체 장치.
  8. 제7항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 하나 이상은, 상기 제2 절연막을 개재하여 상기 전하 축적층과 중첩하는 부분을 갖는, 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 불휘발성 메모리 소자를 포함하는 반도체 장치로서,
    상기 불휘발성 메모리 소자는,
    제어 게이트,
    제1 절연막을 개재하여 상기 제어 게이트와 중첩하는 전하 축적층,
    채널 형성 영역을 포함하고, 제2 절연막을 개재하여 상기 전하 축적층과 중첩하는 산화물 반도체층, 및
    상기 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체층의 폭은 채널 길이 방향에 있어서 상기 전하 축적층의 폭보다 크고,
    상기 소스 전극 및 상기 드레인 전극 중 하나는, 상기 전하 축적층과 중첩하고 상기 제2 절연막과 접촉하는 부분을 갖고,
    상기 부분은 상기 전하 축적층의 단부와 중첩하지 않는, 반도체 장치.
  14. 제7항 또는 제13항에 있어서,
    트랜지스터를 더 포함하고, 상기 트랜지스터는,
    게이트 전극, 및
    채널 형성 영역을 포함하는 제2 산화물 반도체층으로서, 상기 제2 산화물 반도체층과의 사이에 제3 절연막을 개재한 상기 게이트 전극과 중첩하는 상기 제2 산화물 반도체층을 포함하는, 반도체 장치.
  15. 제14항에 있어서,
    상기 불휘발성 메모리 소자와 상기 트랜지스터는 서로 전기적으로 접속되는, 반도체 장치.
  16. 제14항에 있어서,
    상기 불휘발성 메모리 소자와 상기 트랜지스터를 각각 포함하며, 행렬로 배치되는 메모리 셀들을 더 포함하는, 반도체 장치.
  17. 제1항, 제7항 및 제13항 중 어느 한 항에 있어서,
    상기 불휘발성 메모리 소자를 각각 포함하며, 행렬로 배치되는 메모리 셀들을 더 포함하는, 반도체 장치.
  18. 제1항, 제7항 및 제13항 중 어느 한 항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5×1019/cm3 이하인, 반도체 장치.
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