JP2011129893A - 半導体装置 - Google Patents

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Abstract

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、容量素子と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、信号線及びワード線に接続された第２のトランジスタと、ワード線、に接続された容量素子とを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とが接続された、半導体装置。
【選択図】図１７

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることになるため、データの読み出しの後、再度情報を記憶するには、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のような構成を採用することができる。
本発明の一態様は、ソース線と、ビット線と、信号線と、ワード線と、を有し、ソース線と、ビット線との間には、複数のメモリセルが直列に接続され、複数のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、第２のソース電極または第２のドレイン電極の他方と、容量素子の電極の他方とは、電気的に接続された半導体装置である。
また、本発明の他の一態様は、ソース線と、ビット線と、信号線と、ワード線と、を有し、ソース線と、ビット線との間には、複数のメモリセルが直列に接続され、複数のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、ワード線と、第２のゲート電極と、容量素子の電極の他方とは、電気的に接続された半導体装置である。
上記において、半導体装置は、第１の選択線と、第２の選択線と、第１の選択線と、ゲート電極において電気的に接続された第３のトランジスタと、第２の選択線と、ゲート電極において電気的に接続された第４のトランジスタと、を有し、ビット線は、第３のトランジスタを介して、第１のドレイン電極と、電気的に接続され、ソース線は、第４のトランジスタを介して、第１のソース電極と、電気的に接続されるのが好適である。
また、上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する。
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する。
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含んでいることが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含んでいることが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３Ａ以下とすることが好適である。
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設けられた構成とすることができる。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１のゲート電極」の表現であれば、ゲート絶縁層と第１のゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板や絶縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く「半導体基板」に含まれる。
また、本明細書等において、酸化物半導体以外の半導体材料とは、酸化物半導体以外の半導体材料であればどのような半導体材料であっても良い。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、等がある。他に、有機半導体材料などを用いることもできる。なお、半導体装置などを構成する材料について特に言及しない場合は、酸化物半導体材料または酸化物半導体以外の半導体材料のどちらを用いてもよい。
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の不揮発性メモリのようにフローティング（浮遊）ゲートへの電子の注入と引き抜きを行う必要がないため、ゲート絶縁層の劣化が全く生じることがない。すなわち、本実施形態に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速動作も容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置を説明するための回路図 半導体装置を説明するための断面図および平面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 酸化物半導体を用いたトランジスタの断面図。 図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電圧（ＶＧ＜０）が与えられた状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 Ｃ−Ｖ特性を示す図 Ｖｇと（１／Ｃ）２との関係を示す図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための回路図 半導体装置を説明するためのブロック回路図 半導体装置を説明するための回路図 半導体装置を説明するための回路図 半導体装置を用いた電子機器を説明するための図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１乃至図１５を参照して説明する。
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の材料を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構成される。なお、図１において、トランジスタ１６２は、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたことを明示するために、ＯＳの符号を合わせて付している。以下の実施の形態についても同様である。
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線ＳＬとも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ＢＬとも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線Ｓ１とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線Ｓ２とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料を用いたトランジスタ１６０は、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。また、酸化物半導体を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
ゲート電極の電位を長時間にわたって保持することができるという特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位の影響を受けて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第２の配線の電位を所定の電位と比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
また、トランジスタ１６０のゲート電極の電位の保持を容易にするために、トランジスタ１６０のゲート電極に、容量素子などを付加しても良いことはいうまでもない。
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面図を、図２（Ｂ）には、半導体装置の平面図を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、トランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明するが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とすることが容易である。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、平面図で見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。また、ゲート電極１１０には、ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、十分な酸素を含有することにより、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３以下となる。このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０と、トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されている。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジスタ１６２の作製方法について図４および図５を参照して説明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図３（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、基板１００との浅い接合深さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４の上面を露出させると良い。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０と接触する電極（例えば、図２（Ａ）における電極１３０ｃ）などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トランジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との界面の酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層との界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
さらに、温度８５℃、電界強度２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図４（Ｅ）参照）。
酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏや、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いた酸化物半導体層を適用することができる。また、上記酸化物半導体材料にＳｉＯ２を含ませても良い。
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体と呼び、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ非晶質膜）などと呼ぶこととする。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする酸化物半導体成膜用ターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基または水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚のばらつきも小さくなるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などを用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れないようにし、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に結晶（粒径１ｎｍ以上２０ｎｍ以下、代表的には２ｎｍ以上４ｎｍ以下）が混在する酸化物半導体層となる場合もある。
また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。
また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極またはドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガスを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、酸素欠乏に起因する欠陥を低減することが可能である。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを低減することができる。また、第２の熱処理によって、酸化物半導体層に酸素を供給することが可能である。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなど）との界面の酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流は検出限界である１×１０−１３Ａ以下となる。さらに、トランジスタ１６２のオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ以下となる。このような、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製することができる。
なお、酸化物半導体において、物性研究は多くなされているが、エネルギーギャップ中の局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、エネルギーギャップ中の局在準位そのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。このため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局在準位を減少させることにより、酸化物半導体をさらに高純度化（ｉ型化）するのは好適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃〜４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜から酸化物半導体中へ酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。また、第２の熱処理中に、不活性ガス、または酸素を含むガスに切り替えても良い。第２の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。
酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下０．１〜０．２ｅＶの浅い準位や、酸素欠損による深い準位、などであると考えられる。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであろう。
開示する発明では酸化物半導体を高純度化しているため、酸化物半導体中のキャリア密度は十分小さい。
さらに、常温でのフェルミ・ディラック分布則を用いると、エネルギーギャップが３．０５〜３．１５ｅＶである酸化物半導体の真性キャリア密度は１×１０−７／ｃｍ３となり、真性キャリア密度が１．４５×１０１０／ｃｍ３であるシリコンと比べてはるかに小さい。
そのため、少数キャリアであるホールも極めて少なく、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）におけるオフ状態でのリーク電流は常温において１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１ａＡ／μｍ以下を期待することができる。なお、ここで１ａＡ／μｍという表記は、トランジスタのチャネル幅１μｍ当たり１ａＡ（１×１０−１８Ａ）の電流が流れることを示す。
もっとも、エネルギーギャップが３ｅＶ以上のワイドギャップ半導体として４Ｈ−ＳｉＣ（３．２６ｅＶ）、ＧａＮ（３．４２ｅＶ）などが知られており、同様なトランジスタ特性が得られることが期待される。しかし、これらの半導体材料は１５００℃以上のプロセス温度を経由するため、薄膜化は実質的に不可能である。また、シリコン集積回路の上に三次元の積層化をしようとしても、プロセス温度が高すぎるため不可能である。他方、酸化物半導体は、室温〜４００℃の加熱スパッタによる薄膜形成が可能であり、脱水化・脱水素化（水素や水を除去すること）及び加酸化（酸素を供給すること）を４５０℃〜７００℃で実現することができるため、シリコン集積回路の上に三次元的な積層構造を形成することができる。
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図６乃至図９を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
図６は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図７には、図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図７中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図８には、図６におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図８（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。また、図８（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖと言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触すると図７で示すようなエネルギーバンド図（模式図）が示される。
図７において黒丸（●）は電子を示す。ドレインに正の電位が与えられると、電子はバリアをこえて酸化物半導体に注入され、ドレインに向かって流れる。バリアの高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加される場合には、電圧印加のない図７のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２、より低くなる。
このとき電子は、図８（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長（Ｌ）が３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。
＜キャリア濃度＞
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし、できるだけ真性（ｉ型）に近づけようとするものである。以下、キャリア濃度の求め方、および、実際に測定したキャリア濃度に関し、図１０および図１１を参照して説明する。
まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、ＭＯＳキャパシタを作製し、ＭＯＳキャパシタのＣ−Ｖ測定の結果（Ｃ−Ｖ特性）を評価することで求めることが可能である。
より具体的には、ＭＯＳキャパシタのゲート電圧Ｖｇと容量Ｃとの関係をプロットしたＣ−Ｖ特性を取得し、当該Ｃ−Ｖ特性からゲート電圧Ｖｇと（１／Ｃ）２との関係を表すグラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）２の微分値を求め、当該微分値を式（１）に代入することによりキャリア濃度Ｎｄの大きさが求められる。なお、式（１）において、ｅは電気素量、ε０は真空の誘電率、εは酸化物半導体の誘電率である。
次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガラス基板上にチタン膜を３００ｎｍの厚さで形成し、チタン膜上に窒化チタン膜を１００ｎｍの厚さで形成し、窒化チタン膜上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いた酸化物半導体層を２μｍの厚さで形成し、酸化物半導体層上に銀膜を３００ｎｍの厚さで形成した試料（ＭＯＳキャパシタ）を用いた。なお、酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］）を用いたスパッタリング法により形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ２＝３０（ｓｃｃｍ）：１５（ｓｃｃｍ））とした。
図１０にはＣ−Ｖ特性を、図１１にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図１１の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア濃度は、６．０×１０１０／ｃｍ３であった。
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３以下）を用いることで、極めて優れたオフ電流特性のトランジスタを得ることが可能である。
＜変形例＞
図１２乃至図１５には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トランジスタ１６０の構成は上記と同様である。
図１２には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有する例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、ここでは、断面についてのみ示すこととする。
図１２に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面において、酸化物半導体層１４０がソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接するのに対して、図１２に示す構成では、酸化物半導体層１４０の下側表面において、酸化物半導体層１４０がソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２と同様である。
具体的には、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
図１３は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。ここで、図１３（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例であり、図１３（Ｂ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例である。
図２や図１２に示す構成と図１３に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する点である。また、図１３（Ａ）に示す構成と図１３（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図１３（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
また、図１３（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
なお、図１３に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
図１４は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図１４（Ａ）に示す構成と図１４（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図１４（Ａ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
また、図１４（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
なお、図１４に示す構成においても、図２に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１５は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図１５（Ａ）に示す構成と図１５（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図１５（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
また、図１５（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
なお、図１５に示す構成においても、図２に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現される。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直となる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して設けても良い。
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置について説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１に限定されず、適宜変更することができる。
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性記憶装置として用いることが可能である。
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。このため、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作方法について説明する。
〈メモリセルの構成〉
半導体装置が有するメモリセル回路図の一例を図１６に示す。図１６に示すメモリセル２００は、第１信号線Ｓ１と、ワード線ＷＬと、トランジスタ２０１（第１のトランジスタ）と、トランジスタ２０２（第２のトランジスタ）と、容量素子２０３と、から構成されている。トランジスタ２０１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ２０２は酸化物半導体を用いて形成されている。ここで、トランジスタ２０１は、実施の形態１に示すトランジスタ１６０と同様の構成とするのが好ましい。また、トランジスタ２０２は、実施の形態１に示すトランジスタ１６２と同様の構成とするのが好ましい。また、メモリセル２００は、ソース線ＳＬ及びビット線ＢＬと電気的に接続されており、トランジスタ（他のメモリセルを構成するものも含む。）を介して、ソース線ＳＬ及びビット線ＢＬと電気的に接続されていてもよい。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはドレイン電極の一方と、容量素子２０３の電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ２０１のソース電極とは、電気的に接続され、ビット線ＢＬと、トランジスタ２０１のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線ＷＬと、トランジスタ２０２のソース電極またはドレイン電極の他方と、容量素子２０３の電極の他方とは、電気的に接続されている。なお、ソース線ＳＬと、トランジスタ２０１のソース電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。また、ビット線ＢＬと、トランジスタ２０１のドレイン電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。
〈半導体装置の構成〉
図１７に、ｍ×ｎビットの記憶容量を有する半導体装置のブロック回路図を示す。ここでは一例として、メモリセル２００が直列に接続されたＮＡＮＤ型の半導体装置を示す。
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬと、ｎ本のビット線ＢＬ及び第１信号線Ｓ１と、２本の選択線ＳＥＬ（１）、ＳＥＬ（２）と、複数のメモリセル２００（１、１）〜２００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２１０と、選択線ＳＥＬ（１）に沿って、ビット線ＢＬ（１）〜ＢＬ（ｎ）とメモリセル２００（１、１）〜２００（１、ｎ）の間に配置されたトランジスタ２１５（１、１）〜２１５（１、ｎ）と、選択線ＳＥＬ（２）に沿って、ソース線ＳＬ（１）〜ＳＬ（ｎ）とメモリセル２００（ｍ、１）〜２００（ｍ、ｎ）の間に配置されたトランジスタ２１５（２、１）〜２１５（２、ｎ）と、ビット線及び第１信号線の駆動回路２１１と、ワード線の駆動回路２１３と、読み出し回路２１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
メモリセル２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第１信号線Ｓ１（ｊ）及びワード線ＷＬ（ｉ）にそれぞれ接続されている。また、メモリセル２００（ｉ１、ｊ）（ｉ１は２〜ｍの整数）が有するトランジスタ２０１のドレイン電極は、メモリセル２００（ｉ１−１、ｊ）が有するトランジスタ２０１のソース電極に接続される。メモリセル２００（１、ｊ）が有するトランジスタ２０１のドレイン電極は、トランジスタ２１５（１、ｊ）のソース電極に接続され、メモリセル２００（ｍ、ｊ）が有するトランジスタ２０１のソース電極は、トランジスタ２１５（２、ｊ）のドレイン電極に接続される。トランジスタ２１５（１、ｊ）のドレイン電極はビット線ＢＬ（ｊ）に接続され、トランジスタ２１５（２、ｊ）のソース電極はソース線ＳＬ（ｊ）に接続される。また、トランジスタ２１５（１，ｊ）のゲート電極は、選択線ＳＥＬ（１）に接続され、トランジスタ２１５（２，ｊ）のゲート電極は、選択線ＳＥＬ（２）に接続される。
また、ビット線ＢＬ（１）〜ＢＬ（ｎ）及び第１信号線Ｓ１（１）〜Ｓ１（ｎ）はビット線及び第１信号線の駆動回路２１１に、ワード線ＷＬ（１）〜ＷＬ（ｍ）及び選択線ＳＥＬ（１）、ＳＥＬ（２）はワード線の駆動回路２１３にそれぞれ接続されている。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）は、読み出し回路２１２にも接続されている。ソース線ＳＬ（１）〜ＳＬ（ｎ）には電位Ｖｓが与えられている。なお、ソース線ＳＬ（１）〜ＳＬ（ｎ）は必ずしも分離されている必要はなく、互いに電気的に接続されているような構成にしてもよい。
〈半導体装置の動作〉
次に、図１７に示した半導体装置の動作について説明する。本構成では、書き込みは列ごと、読み出しは行ごとに行う。
第ｊ列のメモリセル２００（１，ｊ）〜２００（ｍ，ｊ）に書き込みを行う場合は、第１信号線Ｓ１（ｊ）の電位をＶ１（任意の電位、例えば２Ｖ）、とし、対象メモリセルのトランジスタ２０２をオン状態とする。一方、第ｊ列以外の第１信号線Ｓ１の電位はＶ０（任意の電位、例えば０Ｖ）とし、対象ではないメモリセルのトランジスタ２０２をオフ状態とする。他の配線は、ビット線ＢＬ（１）〜ＢＬ（ｎ）の電位をＶ０、選択線ＳＥＬ（１）、ＳＥＬ（２）の電位をＶ０、ソース線ＳＬ（１）〜ＳＬ（ｎ）の電位ＶｓをＶ０とする。ここで、電位Ｖ１は、ゲート電極に印加することにより、トランジスタ２０１、トランジスタ２０２及びトランジスタ２１５をオン状態とする程度の電位とし、電位Ｖ０は、ゲート電極に印加することにより、トランジスタ２０１、トランジスタ２０２及びトランジスタ２１５をオフ状態とする程度の電位とする。
この状態で、ワード線ＷＬの電位ＶＷＬを所定の電位とすることにより、データの書き込みが行われる。例えば、データ”１”を書き込む場合には、対象メモリセルに接続されたワード線ＷＬの電位をＶｗ＿１とし、データ”０”を書き込む場合には、対象メモリセルに接続されたワード線ＷＬの電位をＶｗ＿０とする。なお、書き込み終了にあたっては、ワード線ＷＬの電位が変化する前に、第１信号線Ｓ１（ｊ）の電位をＶ０として、対象メモリセルのトランジスタ２０２をオフ状態にする。
ここで、トランジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）には、書き込み時のワード線ＷＬの電位ＶＷＬに応じた電荷ＱＡが蓄積され、これによってデータが格納されることになる。ここで、トランジスタ２０２のオフ電流が極めて小さい、あるいは実質０であることから、書き込まれたデータは長時間にわたって保持される。他の列のメモリセルでは、ノードＡに蓄積された電荷ＱＡは変化しない。
なお、書き込み時のビット線ＢＬ（１）〜ＢＬ（ｎ）の電位はＶ０としたが、トランジスタ２１５（１，１）〜２１５（１，ｎ）がオフ状態の範囲で、フローティング状態や任意の電位に充電されていても構わない。
また、書き込み時において、ＳＯＩ基板上にトランジスタを形成した場合など、半導体装置が基板電位を有さない場合には、例えば次のようにメモリセルにデータの書き込みを行う。まず、選択線ＳＥＬ（１）の電位をＶ０、選択線ＳＥＬ（２）の電位をＶ１として、トランジスタ２１５（１，ｊ）をオフ状態、トランジスタ２１５（２，ｊ）をオン状態とする。また、第１信号線Ｓ１（ｊ）の電位をＶ１とし、第ｊ列のメモリセル２００（１、ｊ）〜２００（ｍ，ｊ）のトランジスタ２０２をオン状態とする。また、ワード線ＷＬ（１）〜ＷＬ（ｍ）の電位をＶ１とし、第ｊ列のメモリセル２００（１，ｊ）〜２００（ｍ，ｊ）のトランジスタ２０１をオン状態とする。次に、第１行のメモリセル２００（１，ｊ）から順にワード線ＷＬの電位ＶＷＬを所定の電位とすることで、上述のデータの書き込みを行う。第ｍ行のメモリセル２００（ｍ，ｊ）までデータの書き込みが終了したら、選択線ＳＥＬ（２）の電位をＶ０として、トランジスタ２１５（２，ｊ）をオフ状態とする。これにより、第ｊ列のメモリセルのトランジスタ２０１のソース電極の電位を約Ｖ０としながらデータの書き込みを行うことができる。また、他の配線については、上述のデータの書き込みと同様にすればよい。なお、第１行目から第ｍ行目の順番でデータを書き込む方法について説明したが、これに限られることなく、ビット線ＢＬ（１）〜ＢＬ（ｎ）の電位をＶ０とし、選択線ＳＥＬ（１）の電位をＶ１としてトランジスタ２１５（１，ｊ）をオン状態として、第ｍ行目から第１行目の順番でデータの書き込みを行っても良い。
一方、単結晶半導体基板上にトランジスタを形成した場合など、半導体装置が基板電位を有する場合には、基板電位を０Ｖとして上述のデータの書き込みを行えばよい。
第ｉ行のメモリセル２００（ｉ，１）〜２００（ｉ，ｎ）の読み出しも、ワード線ＷＬの電位ＶＷＬを所定の電位とすることにより行われる。第ｉ行のメモリセル２００（ｉ，１）〜２００（ｉ，ｎ）の読み出しを行う場合は、選択線ＳＥＬ（１）、ＳＥＬ（２）の電位をＶ１、第１信号線Ｓ１（１）〜Ｓ１（ｎ）の電位をＶ０、ソース線ＳＬ（１）〜ＳＬ（ｎ）の電位ＶｓをＶ０、ビット線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読み出し回路２１２を動作状態とする。これにより、トランジスタ２１５（１、１）〜２１５（２、ｎ）をオン状態とし、全てのメモリセルのトランジスタ２０２をオフ状態とする。
そして、ワード線ＷＬ（ｉ）の電位をＶｒ＿１、第ｉ行以外のワード線ＷＬの電位をＶｒ＿０とする。このとき、第ｉ行以外のメモリセルのトランジスタ２０１はオン状態となる。その結果、第ｉ行のメモリセルのトランジスタ２０１がオン状態かオフ状態かでメモリセル列の抵抗状態が決まる。第ｉ行のメモリセルのうち、データ”０”を有するメモリセルでは、トランジスタ２０１はオフ状態となり、メモリセル列が高抵抗状態になる。一方、第ｉ行のメモリセルのうち、データ”１”を有するメモリセルでは、トランジスタ２０１がオン状態となり、メモリセル列が低抵抗状態になる。その結果、読み出し回路２１２は、メモリセル列の抵抗状態の違いから、データ”０”，”１”を読み出すことができる。
次に、書き込みの際のワード線ＷＬの電位Ｖｗ＿０、Ｖｗ＿１、および、読み出しの際のワード線ＷＬの電位Ｖｒ＿０、Ｖｒ＿１の決定方法について説明する。
トランジスタ２０１の状態を決めるノードＡの電位ＶＡは、トランジスタ２０１のゲート−ソース（ドレイン）間の容量Ｃ１と、容量素子２０３の容量Ｃ２に依存する。ＶＡは、書き込み時のワード線ＷＬの電位ＶＷＬ（書）、及び、読み出し時のワード線ＷＬの電位ＶＷＬ（読）を用いて、次のように表すことができる。
ＶＡ＝（Ｃ１・ＶＷＬ（書）＋Ｃ２・ＶＷＬ（読））／（Ｃ１＋Ｃ２）
読み出しが選択状態にあるメモリセル２００においては、ＶＷＬ（読）＝Ｖｒ＿１であり、読み出しが非選択状態にあるメモリセル２００においては、ＶＷＬ（読）＝Ｖｒ＿０である。また、データ”１”書き込み時はＶＷＬ（書）＝Ｖｗ＿１であり、データ”０”書き込み時はＶＷＬ（書）＝Ｖｗ＿０である。つまり、各状態におけるノードＡの電位は、次のように表すことができる。
読み出しが選択状態、データ”１”
ＶＡ≒（Ｃ１・Ｖｗ＿１＋Ｃ２・Ｖｒ＿１）／（Ｃ１＋Ｃ２）
読み出しが選択状態、データ”０”
ＶＡ≒（Ｃ１・Ｖｗ＿０＋Ｃ２・Ｖｒ＿１）／（Ｃ１＋Ｃ２）
読み出しが非選択状態、データ”１”
ＶＡ≒（Ｃ１・Ｖｗ＿１＋Ｃ２・Ｖｒ＿０）／（Ｃ１＋Ｃ２）
読み出しが非選択状態、データ”０”
ＶＡ≒（Ｃ１・Ｖｗ＿０＋Ｃ２・Ｖｒ＿０）／（Ｃ１＋Ｃ２）
読み出しが選択状態にある場合であって、データ”１”が書き込まれている場合には、トランジスタ２０１はオン状態となることが望ましく、ノードＡの電位ＶＡはトランジスタ２０１のしきい値電圧Ｖｔｈを上回ることが望ましい。つまり、以下の式を満たすことが望ましい。
（Ｃ１・Ｖｗ＿１＋Ｃ２・Ｖｒ＿１）／（Ｃ１＋Ｃ２）＞Ｖｔｈ
読み出しが選択状態にある場合であって、データ”０”が書き込まれている場合には、トランジスタ２０１はオフ状態となることが望ましく、ノードＡの電位ＶＡはトランジスタ２０１のしきい値電圧Ｖｔｈを下回ることが望ましい。つまり、以下の式を満たすことが望ましい。
（Ｃ１・Ｖｗ＿０＋Ｃ２・Ｖｒ＿１）／（Ｃ１＋Ｃ２）＜Ｖｔｈ
読み出しが非選択状態にある場合には、データ”１”またはデータ”０”のいずれが書き込まれている場合であっても、トランジスタ２０１はオン状態となる必要があるため、ノードＡの電位ＶＡはトランジスタ２０１のしきい値電圧Ｖｔｈを上回ることが条件となる。つまり、以下の式を満たす必要がある。
（Ｃ１・Ｖｗ＿１＋Ｃ２・Ｖｒ＿０）／（Ｃ１＋Ｃ２）＞Ｖｔｈ
（Ｃ１・Ｖｗ＿０＋Ｃ２・Ｖｒ＿０）／（Ｃ１＋Ｃ２）＞Ｖｔｈ
上述の関係を満たすようにＶｗ＿０、Ｖｗ＿１、Ｖｒ＿０、Ｖｒ＿１、などを決定することで、半導体装置を動作させることができる。例えば、トランジスタ２０１のしきい値電圧Ｖｔｈ＝０．３（Ｖ）、Ｃ１／Ｃ２＝１の場合には、Ｖ０＝０（Ｖ）、Ｖ１＝２（Ｖ）、Ｖｗ＿０＝０（Ｖ）、Ｖｗ＿１＝２（Ｖ）、Ｖｒ＿０＝２（Ｖ）、Ｖｒ＿１＝０（Ｖ）とすることができる。なお、これらの電位は一例に過ぎず、上記の条件を満たす範囲で適宜変更することが可能である。
ここで、Ｃ１／Ｃ２＜＜１の条件では、ノードＡとワード線ＷＬが強く結合することになるため、トランジスタ２０２のオン状態・オフ状態に関わらず、ワード線ＷＬの電位とノードＡの電位は同程度となる。このため、トランジスタ２０２をオンにして書き込みを行っても、ノードＡが蓄積できる電荷は僅かであるから、データ”０”とデータ”１”の差は小さいものになってしまう。
具体的には、選択したワード線ＷＬの電位をＶｒ＿１として上述した読み出しを行う場合、データ”０”、データ”１”のいずれを書き込んだ場合であっても、メモリセルのノードＡの電位は下降し、トランジスタ２０１がオフ状態となってしまう。その結果、データを読み出すことが困難になる。
一方、Ｃ１／Ｃ２＞＞１の条件では、ノードＡとワード線ＷＬの結合は弱いため、ワード線ＷＬの電位を変化させてもノードＡの電位はほとんど変化しない。このため、トランジスタ２０１のオン状態・オフ状態を制御することが可能なノードＡの電位は非常に限られたものとなり、トランジスタ２０１のオン状態・オフ状態を制御することが困難になる。
具体的には、非選択のワード線ＷＬの電位をＶｒ＿０として上述した読み出しを行う場合、メモリセルのノードＡの電位はほとんど上がらず、データ”０”のトランジスタ２０１はオフ状態となってしまう。その結果、データを読み出すことが困難になる。
このように、Ｃ１とＣ２の大きさによってはその動作が困難になる場合があるから、これらの決定に関しては留意が必要である。なお、Ｖｗ＿０＝０（Ｖ）、Ｖｗ＿１＝Ｖｄｄ、Ｖｒ＿０＝０（Ｖ）、Ｖｒ＿１＝Ｖｄｄとする場合には、Ｃ１／Ｃ２がＶｔｈ／（Ｖｄｄ−Ｖｔｈ）〜（Ｖｄｄ−Ｖｔｈ）／Ｖｔｈの間にあれば、十分に動作させることが可能である。
なお、データ”１”とデータ”０”は便宜上の区別に過ぎないから、入れ替えて用いても構わない。また、Ｖ０として接地電位ＧＮＤなどを採用し、Ｖ１として電源電位Ｖｄｄなどを採用しても良い。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速動作も容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本発明の一態様に係る半導体装置が有する読み出し回路２１２の一例について図１８を用いて説明する。
図１８に示す読み出し回路２１２は、トランジスタ２０４とセンスアンプ２０５を有する。トランジスタ２０４のゲート電極にはバイアス電圧Ｖｂｉａｓが印加され、所定の電流を流す。センスアンプ２０５の一方の入力端子には、参照電位Ｖｒｅｆが入力される。
読み出し時には、センスアンプ２０５の他方の入力端子と、読み出しを行うメモリセルが接続されたビット線ＢＬとを電気的に接続する。
メモリセルは、格納するデータ”１”またはデータ”０”に応じて抵抗が異なる。具体的には、選択したメモリセルのトランジスタ２０１がオン状態の場合には低抵抗状態となり、選択したメモリセルのトランジスタ２０１がオフ状態の場合には高抵抗状態となる。
メモリセルが高抵抗状態の場合、センスアンプ２０５の他方の入力端子の電位は、参照電位Ｖｒｅｆより高くなり、センスアンプ２０５の出力端子からはデータ”１”が出力される。一方、メモリセルが低抵抗状態の場合、センスアンプ２０５の他方の入力端子の電位は、参照電位Ｖｒｅｆより低くなり、センスアンプ２０５の出力端子からはデータ”０”が出力される。
上述のように、読み出し回路２１２を用いることにより、メモリセルに格納されたデータを読み出すことができる。なお、読み出し回路２１２は一例に過ぎず、他の構成の読み出し回路を用いても良い。例えば、読み出し回路２１２はプリチャージ回路を有するものであっても良い。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、先の実施の形態において示したメモリセルとは異なるメモリセルの回路構成およびその動作について説明する。
〈メモリセルの構成〉
本実施の形態に係るメモリセルの回路図の一例を図１９に示す。図１９に示すメモリセル２２０は、第１信号線Ｓ１と、ワード線ＷＬと、トランジスタ２２１（第１のトランジスタ）と、トランジスタ２２２（第２のトランジスタ）と、容量素子２２３とから構成されている。トランジスタ２２１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ２２２は酸化物半導体を用いて形成されている。ここで、トランジスタ２２１は、実施の形態１に示すトランジスタ１６０と同様の構成とするのが好ましい。また、トランジスタ２２２は、実施の形態１に示すトランジスタ１６２と同様の構成とするのが好ましい。また、メモリセル２２０は、ソース線ＳＬ及びビット線ＢＬと電気的に接続されており、トランジスタ（他のメモリセルを構成するものも含む）を介して、ソース線ＳＬ及びビット線ＢＬと電気的に接続されていてもよい。
ここで、トランジスタ２２１のゲート電極と、トランジスタ２２２のソース電極またはドレイン電極の一方と、容量素子２２３の電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ２２１のソース電極とは、電気的に接続され、ビット線ＢＬと、トランジスタ２２１のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トランジスタ２２２のソース電極またはドレイン電極の他方とは、電気的に接続され、ワード線ＷＬと、トランジスタ２２２のゲート電極と、容量素子２２３の電極の他方とは、電気的に接続されている。なお、ソース線ＳＬと、トランジスタ２２１のソース電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。また、ビット線ＢＬと、トランジスタ２２１のドレイン電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。
〈メモリセルの動作〉
次に、メモリセルの動作について具体的に説明する。
メモリセル２２０への書き込みを行う場合は、トランジスタ２２１のソース電極またはドレイン電極の電位をＶ０（任意の電位、例えば０Ｖ）、ワード線ＷＬの電位をＶ１（任意の電位、例えば２Ｖ）とする。このとき、トランジスタ２２２はオン状態となる。
この状態で、第１信号線Ｓ１の電位ＶＳ１を所定の電位とすることにより、データの書き込みが行われる。例えば、データ”１”を書き込む場合には、第１信号線Ｓ１の電位をＶｗ＿１とし、データ”０”を書き込む場合には、第１信号線Ｓ１の電位をＶｗ＿０とする。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が変化する前に、ワード線ＷＬの電位をＶ０として、トランジスタ２２２をオフ状態にする。
トランジスタ２２１のゲート電極に接続されるノード（以下、ノードＡ）には、書き込み時の第１信号線Ｓ１の電位に応じた電荷ＱＡが蓄積され、これによってデータが格納されることになる。ここで、トランジスタ２２２のオフ電流が極めて小さい、あるいは実質０であることから、書き込まれたデータは長時間にわたって保持される。
メモリセル２２０の読み出しは、ワード線ＷＬの電位ＶＷＬを所定の電位とすることにより行われる。例えば、読み出しを行うメモリセル２２０は、ワード線ＷＬの電位をＶｒ＿１とし、読み出しを行わないメモリセル２２０は、ワード線ＷＬの電位をＶｒ＿０とする。いずれの場合も第１信号線Ｓ１の電位をＶ１とする。
書き込み時の第１信号線Ｓ１の電位Ｖｗ＿１、Ｖｗ＿０、及び、読み出し時のワード線ＷＬの電位Ｖｒ＿１、Ｖｒ＿０は、ワード線ＷＬの電位をＶｒ＿１としたときに、データ”１”が格納されたメモリセルのトランジスタ２２１がオン状態となり、データ”０”が格納されたメモリセルのトランジスタ２２１がオフ状態となるように設定する。また、トランジスタ２２２がオフ状態となるように設定する。さらに、ワード線ＷＬの電位をＶｒ＿０としたときに、データ”０”、データ”１”のいずれが格納されたかに関わらず、メモリセルのトランジスタ２２１がオン状態となり、かつ、トランジスタ２２２がオフ状態となるように設定する。
メモリセル２２０を用いてＮＡＮＤ型の不揮発性メモリを構成する場合には、上述のような関係の電位を用いることで、読み出し動作を行うことができる。つまり、読み出しが選択されたメモリセルでは格納されたデータによって抵抗状態を異ならせることが可能であり、メモリセル列の他のメモリセルでは格納されたデータにかかわらず低抵抗状態とすることができる。その結果、ビット線ＢＬの抵抗状態の違いを検出する読み出し回路を用いて、メモリセルのデータを読み出すことができる。
なお、データ”１”とデータ”０”は便宜上の区別に過ぎないから、入れ替えて用いても構わない。また、Ｖ０として接地電位ＧＮＤなどを採用し、Ｖ１として電源電位Ｖｄｄなどを採用しても良い。
なお、本実施の形態において示したメモリセル２２０を用いる場合にも、マトリクス状の半導体装置を実現することができる。マトリクス状の半導体装置は、先の実施の形態で示した構成と同様な回路を用い、駆動回路や読み出し回路、書き込み回路を信号線の構成にあわせて適宜構成することで実現できる。なお、メモリセル２２０を用いる場合には、読み出しおよび書き込みは、いずれも行ごとに行う構成とする。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例について図２０を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図２０（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適である。
図２０（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適である。
図２０（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、当該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２０（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図２０（Ｃ）では表示部３２７）に画像を表示することができる。
また、図２０（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。
図２０（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは筐体３４１内部に内蔵されている。本発明の一態様に係る半導体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好適である。
表示パネル３４２はタッチパネル機能を備えており、図２０（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図２０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図２０（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適用することは好適である。
図２０（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用することは好適である。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ 容量素子
２０４ トランジスタ
２０５ センスアンプ
２１０ メモリセルアレイ
２１１ ビット線及び第１信号線の駆動回路
２１２ 読み出し回路
２１３ ワード線の駆動回路
２１５ トランジスタ
２２０ メモリセル
２２１ トランジスタ
２２２ トランジスタ
２２３ 容量素子
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機

Claims (11)

  1. ソース線と、
    ビット線と、
    信号線と、
    ワード線と、を有し、
    前記ソース線と、前記ビット線との間には、複数のメモリセルが直列に接続され、
    前記複数のメモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、を有し、
    前記第１のトランジスタは、半導体材料を含む基板に設けられ、
    前記第２のトランジスタは、酸化物半導体層を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
    前記信号線と、前記第２のゲート電極とは、電気的に接続され、
    前記ワード線と、前記第２のソース電極または前記第２のドレイン電極の他方と、前記容量素子の電極の他方とは、電気的に接続された半導体装置。
  2. ソース線と、
    ビット線と、
    信号線と、
    ワード線と、を有し、
    前記ソース線と、前記ビット線との間には、複数のメモリセルが直列に接続され、
    前記複数のメモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、を有し、
    前記第１のトランジスタは、半導体材料を含む基板に設けられ、
    前記第２のトランジスタは、酸化物半導体層を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
    前記信号線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記ワード線と、前記第２のゲート電極と、前記容量素子の電極の他方とは、電気的に接続された半導体装置。
  3. 前記半導体装置は、
    第１の選択線と、
    第２の選択線と、
    前記第１の選択線と、ゲート電極において電気的に接続された第３のトランジスタと、
    前記第２の選択線と、ゲート電極において電気的に接続された第４のトランジスタと、を有し、
    前記ビット線は、前記第３のトランジスタを介して、前記第１のドレイン電極と、電気的に接続され、
    前記ソース線は、前記第４のトランジスタを介して、前記第１のソース電極と、電気的に接続された請求項１または請求項２に記載の半導体装置。
  4. 前記第１のトランジスタは、
    前記半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上の第１のゲート絶縁層と、前記第１のゲート絶縁層上の前記第１のゲート電極と、前記不純物領域と電気的に接続する前記第１のソース電極および前記第１のドレイン電極と、を有する請求項１乃至請求項３のいずれか一に記載の半導体装置。
  5. 前記第２のトランジスタは、
    前記半導体材料を含む基板上の前記第２のゲート電極と、前記第２のゲート電極上の第２のゲート絶縁層と、前記第２のゲート絶縁層上の前記酸化物半導体層と、前記酸化物半導体層と電気的に接続する前記第２のソース電極および前記第２のドレイン電極と、を有する請求項１乃至請求項４のいずれか一に記載の半導体装置。
  6. 前記半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板である、請求項１乃至請求項５のいずれか一に記載の半導体装置。
  7. 前記半導体材料はシリコンである、請求項１乃至請求項６のいずれか一に記載の半導体装置。
  8. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含んでいる、請求項１乃至請求項７のいずれか一に記載の半導体装置。
  9. 前記酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含んでいる、請求項１乃至請求項８のいずれか一に記載の半導体装置。
  10. 前記酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下である、請求項１乃至請求項９のいずれか一に記載の半導体装置。
  11. 前記第２のトランジスタのオフ電流は１×１０−１３Ａ以下である、請求項１乃至請求項１０のいずれか一に記載の半導体装置。
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