CN102598266A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，其具有新的结构。该半导体装置包括：彼此串联连接的存储单元；以及电容器。存储单元之一包括：连接到位线及源极线的第一晶体管；连接到信号线及字线的第二晶体管；以及连接到字线的电容器。第二晶体管包含氧化物半导体层。第一晶体管的栅电极、第二晶体管的源电极和漏电极中的一方、以及电容器的电极中的一方彼此连接。

Description

半导体装置
技术领域
所公开的发明涉及一种利用半导体元件的半导体装置及其制造方法。
背景技术
利用半导体元件的存储装置可以粗略地分为两类：当电力供给停止时丢失存储的数据的易失性存储装置和即使在没有电力供给时也保持所存储的数据的非易失性存储装置。
易失性存储装置的典型例子是DRAM（Dynamic Random AccessMemory：动态随机存取存储器）。DRAM这样的方式存储数据：存储元件中包含的晶体管被选择并将电荷存储在电容器中。
由于上述原理，在从DRAM读出数据时电容器的电荷丢失，因此，需要再次进行写入以使得在读出数据之后再次存储数据。另外，存储元件中所包括的晶体管存在泄漏电流，并且即使晶体管未被选择时电荷也流入或流出电容器，从而数据保持时间较短。为此，需要以预定的间隔进行另一写入操作（刷新操作），并且难以充分降低功耗。另外，因为在没有电力供给时存储的内容丢失，因此需要具有利用磁性材料或光学材料的另外的存储装置以实现较长期间的存储保持。
易失性存储装置的另一例子是SRAM（Static Random AccessMemory：静态随机存取存储器）。SRAM使用诸如触发器等电路保持存储的数据，因此不需要刷新操作。在这一点上SRAM优越于DRAM。但是，因为使用诸如触发器等电路，因此单位存储容量的成本变高。另外，如DRAM中那样，如果没有电力供给，则SRAM中存储的数据丢失。
非易失性存储装置的典型例子是快闪（flash）存储器。快闪存储器在晶体管中包括在栅电极和沟道形成区之间的浮置栅极，并通过将电荷保持在该浮置栅极中来存储数据。因此，快闪存储器具有如下的优点：数据保持时间极长（几乎是永久性的），不需要易失性存储装置中所需的刷新操作（例如，见专利文献1）。
但是，由于在进行写入时产生的隧穿电流，存储元件中的栅极绝缘层劣化，使得在预定次数的写入之后存储元件不能发挥其功能。为了降低上述问题的不利影响，例如，使用其中使各存储元件的写入次数均衡化的方法。但是，为了实现该方法，需要具有复杂的外围电路。另外，使用上述方法也不能解决使用寿命的根本问题。换而言之，快闪存储器不合适于其中数据被频繁写入的应用。
另外，为了将电荷保持在浮置栅极中或者去除该电荷，需要高电压。再者，电荷的保持或去除需要相对较长的时间，并且难以实现写入和擦除的高速化。
参考文献
专利文献1：日本专利申请公开No.S57-105889
发明内容
鉴于上述问题，所公开的发明的一个实施例的目的之一是提供一种具有新的结构的半导体装置，其中即使没有电力供给也能够保持存储的数据并且对写入次数没有限制。
本发明的一个实施例是具有使用氧化物半导体形成的晶体管和使用除氧化物半导体以外的材料形成的晶体管的分层结构的半导体装置。例如，可以采用如下结构。
本发明的一个实施例是一种半导体装置，包括：源极线；位线；信号线；以及字线。多个存储单元彼此串联连接在源极线和位线之间，并且所述多个存储单元之一包括：具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及电容器。第一晶体管设置在包含半导体材料的衬底上，第二晶体管包含氧化物半导体层。第一栅电极、第二源电极和第二漏电极中的一方、以及电容器的一个电极彼此电连接。源极线与第一源电极彼此电连接，位线与第一漏电极彼此电连接，并且信号线与第二栅电极彼此电连接。字线、第二源电极和第二漏电极中的另一方、以及电容器的另一电极彼此电连接。
本发明的另一个实施例是一种半导体装置，包括：源极线；位线；信号线；以及字线。多个存储单元串联连接在源极线和位线之间，所述多个存储单元之一包括：具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及电容器。第一晶体管设置在包含半导体材料的衬底上，第二晶体管包含氧化物半导体层。第一栅电极、第二源电极和第二漏电极中的一方、以及电容器的一个电极彼此电连接。源极线与第一源电极彼此电连接，位线与第一漏电极彼此电连接，并且信号线与第二源电极和第二漏电极中的另一方彼此电连接。字线、第二栅电极、以及电容器的电极中的另一方彼此电连接。
在上面的说明中，优选的是，半导体装置包括：第一选择线；第二选择线；在栅电极中电连接到第一选择线的第三晶体管；以及在栅电极中电连接到第二选择线的第四晶体管。此外，优选地，位线通过第三晶体管电连接到第一漏电极，并且源极线通过第四晶体管电连接到第一源电极。
在上述说明中，半导体装置中的第一晶体管包括：设置在包含半导体材料的衬底中的沟道形成区域；以夹着沟道形成区域的方式设置的杂质区域；在沟道形成区域上的第一栅极绝缘层；在第一栅极绝缘层上的第一栅电极；以及电连接到所述杂质区域的第一源电极及第一漏电极。
在上述说明中，第二晶体管包括：在包含半导体材料的衬底上的第二栅电极；在第二栅电极上的第二栅极绝缘层；在第二栅极绝缘层上的氧化物半导体层；以及电连接到所述氧化物半导体层的第二源电极及第二漏电极。
在上述说明中，优选使用单晶半导体衬底或SOI衬底作为所述包含半导体材料的衬底。尤其是，优选使用硅作为所述半导体材料。
在上述说明中，所述氧化物半导体层优选使用基于In-Ga-Zn-O的氧化物半导体材料形成。更优选地，所述氧化物半导体层包含In2Ga2ZnO7的晶体。此外，氧化物半导体层中的氢浓度优选为小于或等于5×1019原子/cm3。另外，第二晶体管的截止电流（off-state current）优选为小于或等于1×10-13A。
在任何上述结构中，第二晶体管可以设置在与第一晶体管重叠的区域中。
注意，在本说明书等中，诸如“上”或“下”之类的术语并不必然表示一个部件被放置在另一部件的“正上”或“正下”。例如，“在栅极绝缘层上的第一栅电极”的表述并不排除其中在栅极绝缘层和第一栅电极之间设置另一部件的情况。另外，诸如“上”或“下”之类的术语只是为了便于说明而使用的，并且在没有相反的明确说明的情况下，其可以包括部件的关系倒转的情况。
另外，在本说明书等中，诸如“电极”或“布线”之类的术语并不限制部件的功能。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，术语“电极”或“布线”可以包括其中以一体的方式形成多个“电极”或“布线”的情况。
“源极”和“漏极”的功能有时彼此互换，例如，在使用相反极性的晶体管的情况或电路操作中电流方向变化的情况下。因此，在本说明书中，术语“源极”和“漏极”可以彼此互换。
注意，在本说明书等中，术语“电连接”包括其中部件通过具有某种电作用的物体连接的情况。这里，对于具有某种电作用的物体没有特别的限制，只要可以在通过该物体连接的部件之间发送和接收电信号即可。
“具有某种电作用的物体”的例子是诸如晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等、以及电极和布线。
一般来说，术语“SOI衬底”是指其中在绝缘表面上设置有硅半导体层的衬底。在本说明书等中，术语“SOI衬底”在其类别中还包括在绝缘表面上设置有使用硅以外的材料形成的半导体层的衬底。换言之，“SOI衬底”中所具有的半导体层不限于硅半导体层。“SOI衬底”中的衬底不限于诸如硅晶片等的半导体衬底，并且可以是诸如玻璃衬底、石英衬底、蓝宝石衬底、或金属衬底等的非半导体衬底。换而言之，“SOI衬底”在其类别中还包括设有半导体材料形成的层的绝缘衬底或具有绝缘表面的导电衬底。此外，在本说明书等中，术语“半导体衬底”不但是指仅利用半导体材料形成的衬底，而且是指包含半导体材料的所有衬底。就是说，在本说明书等中，“半导体衬底”在其类别中还包括“SOI衬底”。
另外，在本说明书等中，氧化物半导体以外的半导体材料可以是任何半导体材料，只要其是氧化物半导体以外的半导体材料即可。例如，可以给出硅、锗、硅锗、碳化硅、或砷化镓等。另外，可以使用有机半导体材料等。注意，在未特别说明半导体装置等中所包含的材料时，可以使用氧化物半导体材料或者氧化物半导体以外的半导体材料。
本发明的一个实施例提供了一种半导体装置，其中使用氧化物半导体以外的材料的晶体管放置在下部而包含氧化物半导体的晶体管放置在上部。
由于包含氧化物半导体的晶体管的截止电流极小，因此通过使用该晶体管可以将所存储的数据储存极长时间。换而言之，由于不需要进行刷新操作，或者，刷新操作的频率可以极低，因此可以充分降低功耗。另外，即使没有电力供给，也可以较长时间保存存储的数据。
另外，在该半导体装置中，信息的写入不需要高电压，而且也没有元件劣化的问题。例如，因为不需要如现有的非易失性存储器那样将电子注入到浮置栅极和从浮置栅极抽出电子，因此不发生栅极绝缘层的劣化。就是说，根据本发明一个实施例的半导体装置对在现有的非易失性存储器中成为问题的写入次数没有限制，而且其可靠性显著提高。此外，根据晶体管的导通状态或截止状态而进行信息写入，从而可以容易地实现高速操作。另外，还有如下的优点：不需要快闪存储器等中所需的用于擦除信息的操作。
与包含氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管可以以充分高的速度进行操作，因此，使用该晶体管可以高速地读出存储的数据。
通过包括使用氧化物半导体以外的材料的晶体管和使用氧化物半导体的晶体管，可以实现具有新的特征的半导体装置。
附图说明
在附图中：
图1是用于说明半导体装置的电路图；
图2A和2B是用于说明半导体装置的截面图及平面图；
图3A至3H是用于说明半导体装置的制造步骤的截面图；
图4A至4G是用于说明半导体装置的制造步骤的截面图；
图5A至5D是用于说明半导体装置的制造步骤的截面图；
图6是包含氧化物半导体的晶体管的截面图；
图7是沿图6的A-A′截面的能带图（示意图）；
图8A是示出将正电压（VG>0）施加到栅极（GE1）的状态的图，而图8B是示出将负电压（VG<0）施加到栅极（GE1）的状态的图；
图9是示出真空能级和金属的功函数（φM）之间以及真空能级和氧化物半导体的电子亲和势（χ）之间的关系的图；
图10是示出C-V特性的图；
图11是示出Vg和（1/C）2的关系的图；
图12是用于说明半导体装置的截面图；
图13A和13B每一都是用于说明半导体装置的截面图；
图14A和14B每一都是用于说明半导体装置的截面图；
图15A和15B每一都是用于说明半导体装置的截面图；
图16是用于说明半导体装置的电路图；
图17是用于说明半导体装置的模块电路图；
图18是用于说明半导体装置的电路图；
图19是用于说明半导体装置的电路图；
图20A至20F每一都是用于说明使用半导体装置的电子设备的图。
具体实施方式
下面，参照附图说明本发明的实施方式的例子。注意，本发明并不限于下面的描述，本领域技术人员可以容易地理解，在此公开的方式和细节可以以各种形式进行修改，而不脱离本发明的宗旨及其范围。因此，本发明不应被解释为受限于在此所示的实施例的内容。
注意，为了便于理解，附图等中所示出的各结构的位置、大小、或范围等有时并未准确地呈现。因此，本发明的实施例并不局限于附图等所公开的位置、大小、或范围等。
在本说明书等中，使用诸如“第一”、“第二”、“第三”等序数词以避免部件的混同，并且这些术语并不表示对部件号的限制。
实施例1
在本实施例中，参照图1至图15A和15B说明根据所公开的发明的一个方式的半导体装置的结构及其制造方法。
<半导体装置的电路结构>
图1示出半导体装置的电路结构的一个例子。该半导体装置包括使用氧化物半导体以外的材料的晶体管160和使用氧化物半导体的晶体管162。注意，在图1中，对晶体管162增加了OS的符号，以示出晶体管162使用氧化物半导体（OS）。这对于以下的实施例的其他电路图中也是如此。
这里，晶体管160的栅电极与晶体管162的源电极和漏电极中的一方电连接。另外，第一布线（其被表示为“第一线”，也称为源极线SL）和晶体管160的源电极电连接，第二布线（其被表示为“第二线”，也称为位线BL）和晶体管160的漏电极电连接。并且，第三布线（其被表示为“第三线”，也称为第一信号线S1）与晶体管162的源电极和漏电极中的另一方电连接，第四布线（其被表示为“第四线”，也称为第二信号线S2）和晶体管162的栅电极电连接。
与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管160可以进行更高速度的操作，因此可以实现存储数据的高速读出。另外，使用氧化物半导体的晶体管162具有极小的截止电流。因此，在晶体管162处于截止状态时，可以在极长时间内保持晶体管160的栅电极的电压。另外，在使用氧化物半导体的晶体管162中，不容易导致短沟道效应，这是有利的。
可以在极长时间内保持栅电极的电压的有点使得能够如下所述地进行信息写入、保持和读出。
首先，说明信息的写入及保持。首先，将第四布线的电位设定为使晶体管162处于导通状态的电位，从而使晶体管162处于导通状态。由此，将第三布线的电位施加到晶体管160的栅电极（信息写入）。然后，将第四布线的电位设定为使晶体管162处于截止状态的电位，使晶体管162处于截止状态，从而保持晶体管160的栅电极的电位（信息保持）。
因为晶体管162的截止电流极小，因此在长时间内保持晶体管160的栅电极的电位。例如，在晶体管160的栅电极的电位为使晶体管160处于导通状态的电位的情况下，在长时间内保持晶体管160的导通状态。另外，在晶体管160的栅电极的电位为使晶体管160处于截止状态的电位的情况下，在长时间内保持晶体管160的截止状态。
下面，说明信息的读出。如上所述，当在如上所述地保持晶体管160的导通状态或截止状态并将预定的电位（低电位）施加到第一布线时，第二布线的电位值根据晶体管160的导通状态或截止状态而变化。例如，在晶体管160处于导通状态的情况下，第二布线的电位受第一布线的电位地影响而降低。另一方面，在晶体管160处于截止状态的情况下，第二布线的电位不变化。
如上所述，通过在保持信息的状态下将第二布线的电位和预定的电位进行比较，可以读出信息。
下面，说明信息的重写。以与上述地信息的写入及保持类似的方式，进行信息的重写。就是说，将第四布线的电位设定为使晶体管162处于导通状态的电位，从而使晶体管162处于导通状态。由此，将第三布线的电位（与新的信息有关的电位）施加到晶体管160的栅电极。然后，将第四布线的电位设定为使晶体管162处于截止状态的电位，从而使晶体管162处于截止状态，因而新的信息被保持。
如上所述，在根据所公开的发明的实施例的半导体装置中，可以通过再次写入信息而直接重写信息。由此，不需要快闪存储器等所需要的擦除操作；因而可以抑制由于擦除操作导致的操作速度的降低。换而言之，可以实现半导体装置的高速操作。
注意，在上述说明中，使用以电子为载流子的n型晶体管（n沟道晶体管）的情况，但是，不用说也可以使用以空穴为载流子的p型晶体管代替n型晶体管。
另外，当然，也可以对晶体管160的栅电极附加电容器等，以使得容易保持晶体管160的栅电极的电位。
<半导体装置的平面结构及截面结构>
图2A和图2B示出上述半导体装置的结构的一个例子。图2A和图2B分别是半导体装置的截面图和半导体装置的平面图。这里，图2A相当于沿图2B的线A1-A2及线B1-B2的截面。图2A和图2B所示的半导体装置包括在下部的使用氧化物半导体以外的材料的晶体管160以及在上部的使用氧化物半导体的晶体管162。注意，尽管在晶体管160及晶体管162都是n型晶体管的情况下进行说明，但是也可以采用p型晶体管。尤其是，使用p型晶体管作为晶体管160是容易的。
晶体管160具有：对于包含半导体材料的衬底100设置的沟道形成区域116；以其间夹着沟道形成区域116的方式设置的杂质区域114以及其间夹着沟道形成区域116的高浓度杂质区域120（也将这些区域总称为杂质区域）；设置在沟道形成区域116上的栅极绝缘层108；设置在栅极绝缘层108上的栅电极110；以及电连接到杂质区域114的源电极或漏电极130a以及源电极或漏电极130b。
这里，在栅电极110的侧面设置侧壁绝缘层118。另外，在衬底100的在平面图中不重叠于侧壁绝缘层118的区域中设置高浓度杂质区域120。在高浓度杂质区域120上设置金属化合物区域124。在衬底100上，围绕晶体管160地设置有元件隔离绝缘层106，并且设置层间绝缘层126及层间绝缘层128以覆盖晶体管160。源电极或漏电极130a和源电极或漏电极130b通过形成在层间绝缘层126及层间绝缘层128中的开口电连接到金属化合物区域124。换而言之，源电极或漏电极130a和源电极或漏电极130b经由金属化合物区域124电连接到高浓度杂质区域120及杂质区域114。另外，栅电极110电连接到以与源电极或漏电极130a和源电极或漏电极130b类似的方式设置的电极130c。
晶体管162具有：设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅极绝缘层138、设置在栅极绝缘层138上的氧化物半导体层140、设置在氧化物半导体层140上且电连接到氧化物半导体层140的源电极或漏电极142a以及源电极或漏电极142b。
这里，栅电极136d被设置为嵌入在形成在层间绝缘层128上的绝缘层132中。另外，与栅电极136d类似的，电极136a、电极136b电极136c被形成为分别与源电极或漏电极130a、源电极或漏电极130b以及电极130c接触。
在晶体管162上，与氧化物半导体层140的一部分接触地设置保护绝缘层144。在保护绝缘层144上设置有层间绝缘层146。这里，在保护绝缘层144和层间绝缘层146中，形成有到达源电极或漏电极142a和源电极或漏电极142b的开口。在所述开口中，电极150d及电极150e被形成为分别接触于源电极或漏电极142a和源电极或漏电极142b。与电极150d及电极150e类似地，电极150a、电极150b以及电极150c被形成为在设置在栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口中，分别接触于电极136a、电极136b以及电极136c。
这里，氧化物半导体层140优选为充分去除诸如氢等杂质而被高度纯度化的氧化物半导体层。具体地说，氧化物半导体层140中的氢浓度为小于或者等于5×1019原子/cm3，优选为小于或者等于5×1018原子/cm3，更优选为小于或者等于5×1017原子/cm3。氧化物半导体层140优选是通过含有充分的氧而使由于氧缺乏导致的缺陷得到减少的氧化物半导体层。在其中氢浓度充分降低且由于氧缺乏导致的缺陷得到减少的高度纯化的氧化物半导体层140中，载流子浓度为小于为1×1012/cm3，优选为小于或者等于1×1011/cm3。以这样的方式，通过使用使其成为i型（本征）氧化物半导体或基本上i型的氧化物半导体，可以得到截止电流特性极为优良的晶体管162。例如，在漏极电压Vd为+1V或+10V且栅极电压Vg为-5V至-20V的情况下，截止电流为小于或者等于1×10-13A。当使用其中氢浓度得到充分降低并且由于氧缺乏导致的缺陷得到减少的高度纯化的氧化物半导体层140，并且降低了晶体管162的截止电流时，可以实现具有新的结构的半导体装置。另外，使用二次离子质谱（SIMS）测量上述氧化物半导体层140中的氢浓度。
另外，在层间绝缘层146上设置有绝缘层152。电极154a、电极154b、电极154c以及电极154d设置为嵌入该绝缘层152中。这里，电极154a接触于电极150a，电极154b接触于电极150b，电极154c接触于电极150c及电极150d，并且电极154d接触于电极150e。
就是说，在图2A和2B所示的半导体装置中，晶体管160的栅电极110经由电极130c、电极136c、电极150c、电极154c以及电极150d电连接到晶体管162的源电极或漏电极142a。
<半导体装置的制造方法>
下面说明上述半导体装置的制造方法的一个例子。首先，参考图3A至3H说明下部的晶体管160的制造方法，然后，参考图4A至4G和图5A至5D说明上部的晶体管162的制造方法。
<下部的晶体管的制造方法>
首先，制备包含半导体材料的衬底100（见图3A）。作为包含半导体材料的衬底100，可以使用含硅或碳化硅等的单晶半导体衬底或多晶半导体衬底、含硅锗等的化合物半导体衬底、或SOI衬底等。这里，示出使用单晶硅衬底作为包含半导体材料的衬底100的一个例子。
在衬底100上形成作为用于形成元件隔离绝缘层的掩模的保护层102（见图3A）。作为保护层102，例如可以使用以氧化硅、氮化硅、或氮氧化硅等形成的绝缘层。注意，在上述步骤之前或之后，可以将赋予n型导电性的杂质元素和赋予p型导电性的杂质元素添加到衬底100，以控制晶体管的阈值电压。在衬底100中所含的半导体材料为硅时，可以使用磷或砷等作为赋予n型导电性的杂质。另外，例如可以使用硼、铝、或镓等作为赋予p型导电性的杂质。
接着，利用上述保护层102作为掩模，通过蚀刻来去除未覆盖有保护层102的区域（露出的区域）中的衬底100的部分。由此，形成隔离的半导体区域104（见图3B）。该蚀刻优选使用干蚀刻，但是也可以使用湿蚀刻。可以根据待蚀刻的对象的材料适当地选择蚀刻气体和蚀刻剂。
接着，形成绝缘层以覆盖半导体区域104，并且选择性地去除与半导体区域104重叠的区域中的该绝缘层，从而形成元件隔离绝缘层106（见图3B）。该绝缘层使用氧化硅、氮化硅、或氮氧化硅等而形成。作为该绝缘层的去除方法，有CMP等抛光处理或蚀刻处理等，可以使用任意这些方法。注意，在形成半导体区域104之后，或者，在形成元件隔离绝缘层106之后，去除上述保护层102。
接着，在半导体区域104上形成绝缘层，并在该绝缘层上形成包含导电材料的层。
该绝缘层之后将作为栅极绝缘层，并且该绝缘层优选具有采用通过CVD法或溅射法等得到的包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽等的膜的单层结构或多层结构。替代地，可以通过高密度等离子体处理或热氧化处理来使半导体区域104的表面氧化或氮化，来形成上述绝缘层。例如，可以使用诸如He、Ar、Kr、或Xe等稀有气体和诸如氧、氧化氮、氨、氮、或氢等的混合气体来进行高密度等离子体处理。另外，对该绝缘层的厚度没有特别的限制，但是其厚度可以为大于或等于1nm且小于或者等于100nm。
包含导电材料的层可以使用诸如铝、铜、钛、钽、或钨等的金属材料形成。替代地，可以使用诸如包含导电材料的多晶硅等的半导体材料形成所述包含导电材料的层。对形成包含导电材料的层方法也没有特别的限制，可以使用诸如蒸镀法、CVD法、溅射法、旋涂法等的各种成膜方法。此外，在本实施例中，说明了使用金属材料形成包含导电材料的层的情况的例子。
然后，通过选择性地蚀刻该绝缘层和包含导电材料的层，形成栅极绝缘层108和栅电极110。（见图3C）。
接着，形成覆盖栅电极110的绝缘层112（见图3C）。然后，将磷（P）或砷(As)等添加到半导体区域104，在衬底100中形成浅结深的杂质区域114（见图3C）。注意，虽然这里添加磷或砷以形成n沟道晶体管，然而在形成p沟道晶体管时可以添加硼（B）或铝（Al）等的杂质元素。另外，通过形成杂质区域114，在栅极绝缘层108下的半导体区域104中形成沟道形成区域116（见图3C）。在此，可以适当地设定所添加的杂质的浓度，在半导体元件被高微细化的情况下优选将浓度设置得高。此外，虽然这里采用在形成杂质区域114之后形成绝缘层112的工艺，但是也可以采用在形成绝缘层112之后形成杂质区域114的工艺。
接着，形成侧壁绝缘层118（见图3D）。覆盖绝缘层112地形成绝缘层，之后通过对该绝缘层进行高各向异性的蚀刻处理，来以自对准的方式形成侧壁绝缘层118。此时，优选对绝缘层112进行部分蚀刻，从而暴露栅电极110的顶表面和杂质区域114的顶表面。
接着，形成绝缘层以覆盖栅电极110、杂质区域114和侧壁绝缘层118等。然后，将磷（P）或砷（As）等添加到该绝缘层与杂质区域114接触的区域，从而形成高浓度杂质区域120（见图3E）。然后，通过去除上述绝缘层，形成金属层122以覆盖栅电极110、侧壁绝缘层118和高浓度杂质区域120等（见图3E）。该金属层122可以使用诸如真空蒸镀法、溅射法或旋涂法等的任意的各种方法形成。优选使用与半导体区域104中所含的半导体材料起反应来形成低电阻的金属化合物的金属材料形成金属层122。作为上述金属材料的示例，有钛、钽、钨、镍、钴、铂等。
接着，进行热处理，从而使金属层122与半导体材料起反应。由此，形成与高浓度杂质区域120接触的金属化合物区域124（见图3F）。另外，在使用多晶硅等作为栅电极110的情况下，栅电极110的与金属层122接触的部分也具有金属化合物区域。
作为上述热处理，可以使用利用闪光灯进行照射的热处理。当然，也可以使用其他热处理方法，但是优选使用可以实现极短时间热处理的方法，以提高在金属化合物形成过程中的化学反应的可控性。另外，上述金属化合物区域通过金属材料与半导体材料之间的反应而形成，并且具有充分提高的电导率。通过形成该金属化合物区域，可以充分降低电阻，并可以提高元件特性。在形成金属化合物区域124之后，去除金属层122。
接着，形成层间绝缘层126和层间绝缘层128以覆盖上述步骤中形成的各部件（见图3G）。层间绝缘层126和层间绝缘层128可以使用包含诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽等无机绝缘材料形成。替代地，可以使用诸如聚酰亚胺或丙烯酸树脂等有机绝缘材料。注意，虽然这里层间绝缘层126和层间绝缘层128形成两层结构，但是这些层间绝缘层的结构不限于此。注意，在形成层间绝缘层128之后，优选对层间绝缘层128的表面进行CMP或蚀刻处理等而使其平坦化。
然后，在上述层间绝缘层中形成到达金属化合物区域124的开口，并在该开口中形成源电极或漏电极130a和源电极或漏电极130b（见图3H）。例如，可以如下形成源电极或漏电极130a和源电极或漏电极130b：使用PVD法或CVD法等在包括所述开口的区域中形成导电层；然后使用蚀刻或CMP等去除上述导电层的一部分。
注意，在通过去除上述导电层的一部分而形成源电极或漏电极130a和源电极或漏电极130b的情况下，优选对其表面进行处理以使其平坦。例如，在包含所述开口的区域中形成厚度薄的钛膜或氮化钛膜等，然后形成钨膜以嵌入所述开口中的情况下，通过在此之后进行CMP，可以在去除钨膜、钛膜或氮化钛膜等的不需要的部分，并且可以改善表面的平坦度。通过对包含源电极或漏电极130a和源电极或漏电极130b的表面的表面进行平坦化，可以在之后的步骤中形成优良的电极、布线、绝缘层或半导体层等。
注意，虽然仅描述了与金属化合物区域124接触的源电极或漏电极130a和源电极或漏电极130b，但是也可以在同一步骤中形成接触栅电极110的电极（例如，图2A中的电极130c）等。对可以用作源电极或漏电极130a和源电极或漏电极130b的材料没有特别的限制，并且可以使用任意的各种导电材料。例如，可以使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪等导电材料。
通过上述工艺，形成使用包含半导体材料的衬底100的晶体管160。另外，也可以在进行上述工艺之后，形成电极、布线或绝缘层等。在使用其中层叠层间绝缘层和导电层的多层布线结构作为布线的结构时，可以提供高度集成的半导体装置。
<上部的晶体管的制造方法>
接着，参考图4A至4G及图5A至5D说明在层间绝缘层128上制造晶体管162的工艺。注意，图4A至4G及图5A至5D示出了在层间绝缘层128上的各种电极和晶体管162等的制造工艺，而省略了在晶体管162下的晶体管160等。
首先，在层间绝缘层128、源电极或漏电极130a、源电极或漏电极130b、以及电极130c上形成绝缘层132（见图4A）。可以使用PVD法或CVD法等形成绝缘层132。可以使用包含诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽等无机绝缘材料的材料形成绝缘层132。
接着，在绝缘层132中形成到达源电极或漏电极130a、源电极或漏电极130b、以及电极130c的开口。此时，在要形成栅电极136d的区域中形成另一开口。然后，将导电层134形成为嵌入上述开口中（见图4B）。例如，上述开口可以使用掩模通过蚀刻等方法形成。该掩模通过例如使用光掩模的曝光等方法形成。对于所述蚀刻，可以使用湿蚀刻或干蚀刻，但是从微细处理的观点来看，优选使用干蚀刻。导电层134可以通过诸如PVD法或CVD法等的沉积方法形成。作为可以用于导电层134的材料的例子，可以举出诸如钼、钛、铬、钽、钨、铝、铜、钕或钪等导电材料、任意这些材料的合金、以及含任意这些材料的化合物（例如，任意这些材料的氮化物）等。
更具体地说，例如，可以如下形成导电层134：在包括所述开口的区域中使用PVD法形成厚度薄的钛膜，并且使用CVD法形成厚度薄的氮化钛膜，然后形成钨膜以嵌入在所述开口中。这里，通过PVD法形成的钛膜具有如下功能：将与下面的电极（这里，源电极或漏电极130a、源电极或漏电极130b、或电极130c等）的界面处的氧化膜还原而降低与下面的电极的接触电阻。另外，之后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。另外，也可以在由钛或氮化钛等形成阻挡膜之后，使用镀法形成铜膜。
在形成导电层134之后，通过蚀刻处理或CMP等去除导电层134的一部分，从而暴露绝缘层132，并形成电极136a、电极136b、电极136c以及栅电极136d（见图4C）。注意，在去除上述导电层134的一部分以形成电极136a、电极136b、电极136c以及栅电极136d时，优选进行处理以获得平坦表面。通过将绝缘层132、电极136a、电极136b、电极136c以及栅电极136d的表面处理为平坦，可以在之后的步骤中形成优良的电极、布线、绝缘层、或半导体层等。
接着，形成栅极绝缘层138以覆盖绝缘层132、电极136a、电极136b、电极136c以及栅电极136d（见图4D）。栅极绝缘层138可以通过CVD法或溅射法等形成。另外，栅极绝缘层138优选包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪或氧化钽等。另外，栅极绝缘层138可以具有单层结构或者叠层结构。例如，可以通过使用硅烷（SiH4）、氧和氮作为原料气体的等离子体CVD法，形成氧氮化硅的栅极绝缘层138。对栅极绝缘层138的厚度没有特别的限制，但是例如其厚度可以为大于或等于10nm且小于或者等于500nm。在使用叠层结构时，优选通过层叠厚度为大于或等于50nm且小于或者等于200nm的第一栅极绝缘层和在第一栅极绝缘层上的厚度为大于或等于5nm且小于或者等于300nm的第二栅极绝缘层来形成栅极绝缘层138。
注意，通过去除杂质而成为i型氧化物半导体或者基本上i型的氧化物半导体（高度纯化的氧化物半导体）对界面态或界面电荷极为敏感，因此在使用该氧化物半导体作为氧化物半导体层的情况下，氧化物半导体层与栅极绝缘层之间的界面是重要的。就是说，要与高度纯化的氧化物半导体层接触的栅极绝缘层138需要具有高的质量。
例如，使用微波（2.45GHz）的高密度等离子体CVD法是理想的，因为可以形成致密且耐压高的高质量的栅极绝缘层138。以这样的方式，高度纯化的氧化物半导体层与高质量栅极绝缘层彼此接触时，界面态可以得到降低并且可以得到优良的界面特性。
当然，即使在使用如此的高度纯化的氧化物半导体层的情况下，也可以使用诸如溅射法或等离子体CVD法等的其他方法，只要能够形成优质的绝缘层作为栅极绝缘层即可。替代地，也可以使用在形成之后通过热处理而使膜质量以及与氧化物半导体层之间的界面特性得到改善的绝缘层。总之，只要形成作为栅极绝缘层138的膜质量优良且可以降低与氧化物半导体层的界面态密度而形成优良的界面的层都是可以接受的。
此外，在温度为85°C，电场强度为2×106V/cm且时间为12小时的偏压-温度测试（BT测试）中，如果在氧化物半导体中含有杂质，则杂质和氧化物半导体的主要成分之间的结合（combination）被强电场（B：偏压）和高的温度（T：温度）切断，并且所生成的悬挂键导致阈值电压（Vth）的偏移。
另一方面，根据所公开的本发明的一个实施例，通过去除氧化物半导体的杂质，尤其是氢或水等，并在栅极绝缘层和氧化物半导体层之间实现优良的界面特性，可以得到即使在BT测试中也稳定的晶体管。
接着，在栅极绝缘层138上形成氧化物半导体层，并通过使用掩模的蚀刻等方法处理该氧化物半导体层，以形成岛状的氧化物半导体层140（见图4E）。
作为氧化物半导体层，可以应用使用任意下述材料的氧化物半导体层：四元金属氧化物，诸如In-Sn-Ga-Zn-O；三元金属氧化物，诸如In-Ga-Zn-O、In-Sn-Zn-O、In-Al-Zn-O、Sn-Ga-Zn-O、Al-Ga-Zn-O、Sn-Al-Zn-O；二元金属氧化物，诸如In-Zn-O、Sn-Zn-O、Al-Zn-O、Zn-Mg-O、Sn-Mg-O、In-Mg-O；In-O；Sn-O；以及Zn-O等。另外，上述氧化物半导体材料也可以包含SiO2。
作为氧化物半导体层，可以使用以InMO3（ZnO）m（m>0）表示的薄膜。这里，M表示选自Ga、Al、Mn及Co中的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn、或Ga和Co等。在以InMO3（ZnO）m（m>0）表示的、包含Ga作为M的氧化物半导体膜被称为基于In-Ga-Zn-O的氧化物半导体，并且将基于In-Ga-Zn-O的氧化物半导体的薄膜称为基于In-Ga-Zn-O的氧化物半导体膜(基于In-Ga-Zn-O的非晶膜)。
在本实施例中，作为氧化物半导体层，使用基于In-Ga-Zn-O的氧化物半导体靶材以用于膜形成，通过溅射法形成非晶氧化物半导体层。注意，通过将硅添加到该非晶氧化物半导体层，可以抑制其晶化，因此，可以使用包含大于或等于2wt.％且小于或者等于10wt.％的SiO2的靶材来形成氧化物半导体层。
作为用于使用溅射法形成氧化物半导体层的靶材，例如，可以使用含氧化锌为主要成分的氧化物半导体成膜用靶材。另外，例如，可以使用用于沉积包含In、Ga和Zn的氧化物半导体的靶材（组成比为In2O3：Ga2O3：ZnO=1:1:1[摩尔比]）等。另外，可以使用其组成比为In2O3：Ga2O3：ZnO=1:1:2[摩尔比]或In2O3：Ga2O3：ZnO=1:1:4[摩尔比]的用于沉积包含In、Ga和Zn的氧化物半导体的靶材。用于沉积氧化物半导体的靶材的填充率为大于或等于90％且小于或者等于100％，优选为大于或等于95％（例如，99.9％）。通过使用填充率高的用于沉积氧化物半导体的靶材，形成致密的氧化物半导体层。
氧化物半导体层的形成气氛优选为稀有气体（典型为氩）气氛、氧气氛、或稀有气体（典型为氩）和氧的混合气氛。特别是，优选使用其中诸如氢、水、氢氧根或氢化物等的杂质的浓度降低到大约几ppm（优选为几ppb）的高纯度气体。
在形成氧化物半导体层时，将衬底固定在保持为降低的压力状态下的处理室内，并且衬底温度为高于或等于100°C且小于或者等于600°C，优选为大于或等于200°C且小于或者等于400°C。当在加热衬底的同时形成氧化物半导体层时，可以降低氧化物半导体层所包含的杂质的浓度。另外，可以减轻由溅射导致的损伤。在去除处理室内的残留水分的同时引入从其去除了氢和水的溅射气体，并使用金属氧化物作为靶材来形成氧化物半导体层。优选使用俘获型真空泵，以去除处理室内的残留水分。例如，可以使用低温泵、离子泵或钛升华泵。抽空单元可以是配有冷阱的涡轮泵。从使用低温泵进行抽空的沉积室中去除原子、包含氢原子的化合物（诸如，水（H2O）等）（优选地，还去除包含碳原子的化合物）等，因此可以降低在该沉积室中形成的氧化物半导体层所包含的杂质的浓度。
作为形成条件，例如，可以采用如下条件：衬底和靶材之间的距离为100mm，压力为0.6Pa，直流（DC）功率为0.5kW，并且气氛为氧气氛（氧流量比例为100％）。优选使用脉冲直流（DC）电源，因为可以减少粉状物质（也称为微粒或尘埃），并且膜厚度的变化可以较小。将氧化物半导体层的厚度设定为大于或等于2nm且小于或者等于200nm、优选为大于或等于5nm且小于或者等于30nm。另外，氧化物半导体层的适当的厚度根据使用的氧化物半导体材料而不同，因此可以根据使用的材料适当地选择氧化物半导体层的厚度。
另外，优选在通过溅射法形成氧化物半导体层之前，通过其中引入氩气体并产生等离子体的反溅射，来去除附着在栅极绝缘层138的表面的尘埃。这里，通常的溅射是通过离子碰撞溅射靶材实现的，而反溅射是指通过离子碰撞待处理物体的表面以改变表面的质量的方法。作为使离子碰撞待处理物体的表面的方法，有其中在氩气氛中将高频电压施加到所述表面并在衬底附近生成等离子体的方法。另外，也可以使用氮气氛、氦气氛或氧气氛等代替氩气氛。
对于上述氧化物半导体层的蚀刻，可以使用干蚀刻或湿蚀刻。当然，也可以使用干蚀刻和湿蚀刻的组合。根据材料适当地设定蚀刻条件（蚀刻气体、蚀刻液、蚀刻时间、或温度等），以可以将氧化物半导体层蚀刻成所希望的形状。
作为干蚀刻所使用的蚀刻气体的例子，有含有氯的气体（基于氯的气体，例如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）、或四氯化碳（CCl4）等）等。替代地，可以使用：含有氟的气体（基于氟的气体，例如四氟化碳（CF4）、六氟化硫（SF6)、三氟化氮（NF3）、三氟甲烷（CHF3）等）；溴化氢（HBr）；氧（O2）；或对其添加了氦（He）或氩（Ar）等的稀有气体的任意上述气体等。
作为干蚀刻法，可以使用平行板型反应性离子蚀刻（RIE）法或感应耦合等离子体（ICP）蚀刻法。适当地设定蚀刻条件（施加到线圈形电极的电功率、施加到衬底一侧的电极的电功率、衬底一侧的电极的温度等），以将该层蚀刻成所希望的形状。
作为用于湿蚀刻的蚀刻剂，可以使用磷酸、醋酸以及硝酸的混合溶液等。替代地，可以使用ITO07N（由Kanto Chemical Co.,Inc制造）等。
接着，优选对氧化物半导体层进行第一热处理。通过进行该第一热处理，可以使氧化物半导体层脱水化或脱氢化。第一热处理在如下温度进行：大于或等于300°C且小于或者等于750°C，优选大于或等于400°C且低于衬底的应变点。例如，将衬底引入到使用电阻加热元件等的电炉中，在氮气氛中在450°C的温度对氧化物半导体层140进行热处理1小时。此时，防止氧化物半导体层140接触大气，从而避免水或氢的混入。
另外，热处理装置不限于电炉，也可以包括利用诸如被加热的气体等介质发出的热传导或热辐射对待处理的物体进行加热的装置。例如，可以使用快速热退火（RTA）装置，诸如气体快速热退火（GRTA）装置或灯快速热退火（LRTA）装置等。LRTA装置是利用从灯（如卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯等）发出的光（电磁波）的辐射加热待处理物体的装置。GRTA装置是利用高温气体进行热处理的装置。作为所述气体，使用不会因加热处理而与待处理物体起反应的惰性气体，诸如氩等稀有气体或氮等。
例如，作为第一热处理，也可以进行如下GRTA处理。将衬底置于到被加热到650°C至700°C的高温的惰性气体中，行加热几分钟，然后从该惰性气体中取出衬底。GRTA处理使得可以在短时间内进行高温热处理。另外，该热处理仅是在短时间内进行，因此即使在超过衬底的应变点的温度条件下也可以使用该热处理。
另外，优选在含有氮或稀有气体（氦、氖或氩等）为主要成分且不包含水或氢等的气氛中进行第一热处理。例如，优选将引入加热处理装置中的氮或诸如氦、氖、氩等的稀有气体的纯度设定为大于或等于6N（99.9999％），优选设定为大于或等于7N（99.99999％）（即，杂质浓度为小于或者等于1ppm，优选为小于或者等于0.1ppm）。
根据第一加热处理的条件或氧化物半导体层的材料，有时可能将氧化物半导体层晶化成为微晶层或多晶层。例如，氧化物半导体层可以被晶化为晶化程度大于或等于90％或大于或等于80％的微晶氧化物半导体层。另外，根据第一热处理的条件或氧化物半导体层的材料，氧化物半导体层可以变为不含晶体成分的非晶氧化物半导体层。
氧化物半导体层可以成为这样的氧化物半导体层，其中晶体（粒径（gain diameter）为大于或等于1nm且小于或者等于20nm，典型为大于或等于2nm且小于或者等于4nm）混合在非晶氧化物半导体（例如，氧化物半导体层的表面）中。
另外，可以通过在氧化物半导体层的非晶表面上设置晶体层，改变氧化物半导体层的电特性。例如，在使用基于In-Ga-Zn-O的氧化物半导体的成膜靶材来形成氧化物半导体层的情况下，可以通过形成其中电各向异性的In2Ga2ZnO7的晶粒被对准的晶体部，改变氧化物半导体层的电特性。
更具体地，例如，通过将In2Ga2ZnO7的c轴在垂直于氧化物半导体层的表面的方向的方式来使晶粒对准，可以提高在平行于氧化物半导体层表面的方向上的导电性，从而可以提高在垂直于氧化物半导体层表面的方向上的绝缘性。另外，上述晶体部具有抑制诸如水或氢等杂质侵入到氧化物半导体层中的功能。
注意，具有上述晶体部的氧化物半导体层可以通过GRTA来对氧化物半导体层表面进行加热而形成。通过使用Zn含量小于In或Ga含量的溅射靶材，可以实现更理想的氧化物半导体层的形成。
对氧化物半导体层140的第一热处理也可以对还未被处理为岛状的氧化物半导体层140来进行。在此情况下，在进行第一热处理之后，从加热装置取出衬底，并进行光刻步骤。
另外，上述第一热处理可以对氧化物半导体层140进行脱水化或脱氢化，因此也可以被称为脱水化处理或脱氢化处理等。可以在任何时机进行上述脱水化处理或脱氢化处理，例如，在形成氧化物半导体层之后，在将源电极或漏电极层叠在氧化物半导体层140上之后，或者，在将保护绝缘层形成在源电极或漏电极上之后等。可以进行该脱水化处理或脱氢化处理一次以上。
接着，形成源电极或漏电极142a和源电极或漏电极142b与氧化物半导体层140接触（见图4F）。可以通过形成导电层以覆盖氧化物半导体层140之后对该导电层选择性地进行蚀刻的方式，形成源电极或漏电极142a和源电极或漏电极142b。
该导电层可以使用诸如溅射法的PVD法或诸如等离子体CVD法等的CVD法形成。另外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨的元素或含任意上述元素作为其成分的合金等。也可以使用选自锰、镁、锆、铍和钍的任何一种或多种材料。另外，对于该导电层的材料，也可以适用其中组合了铝与选自钛、钽、钨、钼、铬、钕和钪的一种元素或多种元素材料。
替代地，该导电层也可以使用导电金属氧化物形成。作为导电金属氧化物，可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟氧化锡合金（In2O3-SnO2，有时缩写为ITO）、氧化铟氧化锌合金（In2O3-ZnO）、或者其中含有硅或氧化硅的任意上述金属氧化物材料。
该导电层既可为单层结构，又可为两层或更多层的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠有钛膜的两层结构、以及顺序层叠有钛膜、铝膜和钛膜的三层结构等。
这里，对于用于形成蚀刻掩模的曝光，优选使用紫外线、KrF激光束、或ArF激光束。
晶体管的沟道长度（L）由源电极或漏电极142a的下边缘部和源电极或漏电极142b的下边缘部的间隔决定。另外，当在沟道长度（L）短于25nm的条件下，使用波长极短的几nm至几十nm的极紫外线（Extreme Ultraviolet）进行用于形成掩模的曝光。在利用超紫外线的曝光中，分辨率高，并且焦深（focus depth）大。因此，可以之后将形成的晶体管的沟道长度（L）可以为大于或等于10nm且小于或者等于1000nm，从而可以提高电路的操作速度。此外，该晶体管的截止电流极小，因此可以抑制功耗的增大。
可以适当地调节层的材料和蚀刻条件，以使得在对该导电层进行蚀刻时不会把氧化物半导体层140去除。另外，根据材料和蚀刻条件，有时在该蚀刻步骤中氧化物半导体层140被部分蚀刻而具有凹槽部（凹部）。
可以在氧化物半导体层140和源电极或漏电极142a之间或者在氧化物半导体层140和源电极或漏电极142b之间形成氧化物导电层。可以连续形成（连续沉积）氧化物导电层和用于形成源电极或漏电极142a和源电极或漏电极142b的金属层。氧化物导电层可以用作源区或漏区。通过设置该氧化物导电层，可以降低源区或漏区的电阻，并可以实现晶体管的高速操作。
可以使用多色调掩模（其是一种将光透射为具有多种强度的曝光掩模）形成的抗蚀剂掩模来进行蚀刻，以减少掩模和步骤的数量。使用多色调掩模形成的抗蚀剂掩模具有多种厚度的形状（阶梯状），并且可以通过灰化来进一步改变形状，因此该抗蚀剂掩模可以用于处理为不同的图案的多个蚀刻工艺中。就是说，利用一个多色调掩模，可以形成对应于至少两种或两种以上的不同图案的抗蚀剂掩模。因此，可以削减曝光掩模数，并且可以削减所对应的光刻步骤数，因此可以简化工艺。
另外，优选在上述步骤之后，进行使用诸如N2O、N2或Ar等的气体的等离子体处理。通过该等离子体处理，去除附着于露出的氧化物半导体层表面的水等。替代地，可以使用诸如氧和氩的混合气体等的包含氧的气体进行等离子体处理。以这样的方式，可以将氧供给给氧化物半导体层而减少由于氧缺乏导致的缺陷。
接着，不接触空气地形成与部分氧化物半导体层140接触的保护绝缘层144（见图4G）。
保护绝缘层144可以通过适当地使用溅射法等的防止水或氢等的杂质混入到保护绝缘层144的方法而形成。保护绝缘层144的厚度为大于或等于1nm。作为可以用于保护绝缘层144的材料，有氧化硅、氮化硅、氧氮化硅、氮氧化硅等。保护绝缘层144可以具有单层结构或者叠层结构。优选将形成保护绝缘层144时的衬底温度设定为大于或等于室温且小于或等于300°C。用于形成保护绝缘层144的气氛优选采用稀有气体（典型为氩）气氛、氧气氛、或稀有气体（典型为氩）和氧的混合气氛。
在保护绝缘层144包含氢的情况下，导致氢侵入到氧化物半导体层或者由氢从氧化物半导体层中抽取氧等，并且使得氧化物半导体层的背沟道一侧的电阻低，这可能形成寄生沟道。因此，重要的是在保护绝缘层144的形成过程中不使用氢，以使得氧化物绝缘层144含尽可能少的氢。
另外，优选在去除处理室内的残留水分的同时形成保护绝缘层144。这是为了防止氧化物半导体层140和保护绝缘层144中包含氢、羟基或水。
优选使用俘获型真空泵，以去除处理室内的残留水分。例如，优选使用低温泵、离子泵或钛升华泵。另外，作为抽空单元，可以使用配有冷阱的涡轮泵。从使用低温泵进行抽空的沉积室中，去除了氢原子或包含氢原子的化合物（诸如水（H2O）等）等，因此可以降低在该沉积室中形成的保护绝缘层144所包含的杂质的浓度。
作为形成保护绝缘层144时的溅射气体，优选使用其中将诸如氢、水、羟基或氢化物等的杂质的浓度降低到大约几ppm（优选为几ppb）的高纯度气体。
接着，优选在惰性气体气氛中或在氧气氛中进行第二热处理（优选为在大于或等于200°C且小于或者等于400°C，例如大于或等于250°C且小于或者等于350°C的温度）。例如，在氮气氛下在250°C的温度进行第二热处理一小时。第二热处理可以降低晶体管的电特性的变化。另外，通过第二热处理，可以将氧供给给氧化物半导体层。
另外，可以在空气中在大于或等于100°C且小于或者等于200°C的温度进行热处理大于或等于1小时且小于或者等于30小时。该热处理可在固定的加热温度进行。替代地，可以反复多次应用如下的温度循环：温度从室温增加到大于或等于100°C且小于或者等于200°C的温度，并然后降低到室温。另外，可以在形成保护绝缘层之前在降低的压力下进行该热处理。通过降低的压力使得可以缩短热处理时间。另外，可以进行该热处理代替上述第二热处理；替代地，可以在第二热处理以外，在第二热处理之前和/或之后，进行该热处理。
然后，在保护绝缘层144上形成层间绝缘层146（见图5A）。层间绝缘层146可以使用PVD法或CVD法等形成。另外，可以使用包含诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽等的无机绝缘材料的材料形成层间绝缘层146。另外，优选在形成层间绝缘层146之后，对层间绝缘层146的表面进行CMP或蚀刻处理等，以使其平坦化。
接着，在层间绝缘层146、保护绝缘层144以及栅极绝缘层138中形成到达电极136a、电极136b、电极136c、源电极或漏电极142a、以及源电极或漏电极142b的开口；然后，形成导电层148以嵌入这些开口中（见图5B）。例如，上述开口可以使用掩模通过蚀刻形成。例如，上述掩模可以通过使用光掩模的曝光形成。作为蚀刻，可以使用湿蚀刻或干蚀刻，但是从微细处理的观点来看，优选使用干蚀刻。导电层148可以使用诸如PVD法或CVD法等的沉积法形成。作为可以用于形成导电层148的材料，可以举出诸如以下的导电材料：钼、钛、铬、钽、钨、铝、铜、钕和钪，任意这些元素的合金，或含任意这些元素的化合物（例如，任意这些元素的氮化物）等。
具体地说，例如，可以如下形成导电层148：在包括所述开口的区域中使用PVD法形成厚度薄的钛膜，然后使用CVD法形成厚度薄的氮化钛膜；然后，形成钨膜以嵌入开口中。这里，通过PVD法形成的钛膜具有使与下面的电极（这里，电极136a、电极136b、电极136c、源电极或漏电极142a、或源电极或漏电极142b等）的界面处的氧化膜还原从而降低与下面的电极的接触电阻的功能。另外，随后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。另外，可以在利用钛或氮化钛等形成阻挡膜之后，使用镀的方法来形成铜膜。
在形成导电层148之后，通过使用蚀刻或CMP等去除导电层148的一部分，从而暴露层间绝缘层146，并形成电极150a、电极150b、电极150c、电极150d以及电极150e（见图5C）。另外，在通过去除上述导电层148的一部分来形成电极150a、电极150b、电极150c、电极150d以及电极150e时，优选进行处理以获得平坦表面。通过将层间绝缘层146、电极150a、电极150b、电极150c、电极150d以及电极150e的表面处理为平坦，可以在之后的步骤中形成优良的电极、布线、绝缘层、或半导体层等。
此外，形成绝缘层152，并在绝缘层152中形成到达电极150a、电极150b、电极150c、电极150d以及电极150e的开口；然后，形成导电层以嵌入在所述开口中。然后，使用蚀刻或CMP等去除该导电层的一部分，从而暴露绝缘层152，并形成电极154a、电极154b、电极154c以及电极154d（见图5D）。该步骤与形成电极150a等的步骤相同，因而省略其详细说明。
在以上述方式制造晶体管162的情况下，氧化物半导体层140的氢浓度为小于或者等于5×1019原子/cm3，并且晶体管162的截止电流为小于或者等于1×10-13A，即，检测极限。晶体管162的截止电流（这里，每微米沟道宽度的电流）为小于或者等于100zA/μm。如此，通过使用其中氢浓度被充分降低并且由于氧缺乏导致的缺陷得到降低的高度纯化的氧化物半导体层140，可以得到特性优良的晶体管162。另外，可以制造包括在下部的使用氧化物半导体以外的材料的晶体管160以及在上部的使用氧化物半导体的晶体管162的特性优良的半导体装置。
另外，虽然对氧化物半导体的物理性质已在进行各种各样的研究，但是这些研究并未启示充分降低能隙中的局部态（localized states）的思想。在所公开的发明的一个实施例方式中，从氧化物半导体中去除可以引入局部态的水或氢，从而制造了高度纯化的氧化物半导体。这是基于充分降低能隙中的局部态的思想的。由此，可以制造极为优良的工业产品。
另外，在去除氢或水等时，氧有时也被去除。由此，优选地是，通过将氧供给给由氧缺乏而产生的金属的悬挂键以减少由氧缺乏而导致的局部态，进一步使氧化物半导体纯化（使其成为i型氧化物半导体）。例如，可以以如下方式减少由氧缺乏而导致的局部态：与沟道形成区域紧密接触地形成氧过剩的氧化膜；并进行在200°C至400°C（典型为大约250°C）的温度的热处理，从而将氧从该氧化膜供给给氧化物半导体。在第二热处理期间，可以将惰性气体切换为含氧的气体，或者将含氧的气体切换为惰性气体。此外，可以在第二热处理之后，在氧气氛中或者在其中充分降低了氢或水的气氛中，通过降温过程，将氧供给给氧化物半导体。
可以认为，氧化物半导体特性恶化的一个因素是由氢过剩导致的导带下的0.1eV至0.2eV处的较浅能级或由氧缺乏导致的较深能级等。尽量去除氢并且充分供给氧以消除上述缺陷的技术思想应当是有效的。
在所公开的发明中，因为氧化物半导体被高度纯化，因此氧化物半导体中的载流子密度充分低。
此外，利用常温下的费米-狄拉克分布函数，能隙处于3.05至3.15eV的氧化物半导体的本征载流子密度为1×10-7/cm3，这比硅的本征载流子密度1.45×1010/cm3低得多。
因此，作为少数载流子的空穴的数目极少。绝缘栅型场效应管(Insulated Gate Field Effect Transistor，IGFET)在截止状态下的泄漏电流被预期为在常温下为小于或者等于100aA/μm，优选为小于或者等于10aA/μm，或者更优选为小于或者等于1aA/μm。这里，“1aA/μm”表示晶体管的每微米沟道宽度流过1aA（1×10-18A）的电流。
实际上，作为能隙为大于或等于3eV的宽带隙半导体，已知4H-SiC（3.26eV）和GaN（3.42eV）等。预期利用这些半导体材料能够得到与上述特性类似的晶体管特性。但是，因为这些半导体材料大于或等于1500°C的工艺温度，因此在基本上是不可能形成这些半导体材料的薄膜的。另外，工艺温度过高使得不能在硅集成电路上进行三维层叠这些材料。另一方面，因为氧化物半导体可以通过在室温至400C的加热溅射而沉积成薄膜，并且可以在450°C至700°C进行脱水化或脱氢化（去除氢或水）及供给氧；因此，可以在硅集成电路上三维地层叠氧化物半导体。
另外，尽管通常氧化物半导体为n型，但是在所公开的发明的一个实施方式中，通过去除杂质（诸如水或氢等）并供给作为氧化物半导体的构成元素的氧，使得氧化物半导体成为i型氧化物半导体。在这一点上，与通过添加杂质而使硅成为i型硅的情况不同，因此可以说，所公开的发明的一个实施例包含了新的技术思想。
<使用氧化物半导体的晶体管的电导通机理>
这里，将参考图6至图9说明使用氧化物半导体的晶体管的电导通机理。注意，为便于理解，以下的说明是基于理想情况的假设的，并不必然反映实际情况。另外，以下说明只是一个考虑，而并不影响发明的有效性。
图6是包含氧化物半导体的晶体管（薄膜晶体管）的截面图。在栅电极（GE1）上设置有氧化物半导体层（OS）而栅极绝缘层（GI）插入在二者之间，并且其上设置有源电极（S）和漏电极（D）。提供绝缘层以覆盖源电极（S）和漏电极（D）。
图7示出沿图6的A-A′截面的能带图（示意图）。在图7中，黑色圆点（●）表示电子，而白色圆点（○）表示空穴，它们分别具有电荷（-q，+q）。在将正电压施加到漏电极（VD>0）的情况下，虚线表示不将电压施加到栅电极的情况（VG=0），而实线表示将正电压施加到栅电极的情况（VG>0）。在不将电压施加到栅电极的情况下，因为势垒高，因此载流子（电子）不从电极注入到氧化物半导体一侧，从而没有电流流过，这意味着截止状态。另一方面，在将正电压施加到栅极的情况下，势垒降低，因而电流流过，这意味着导通状态。
图8A和8B示出沿图6的B-B′的截面的能带图（示意图）。图8A示出将正电压（VG>0）施加到栅电极（GE1），并且在源电极和漏电极之间流过载流子（电子）的导通状态。图8B示出将负电压（VG<0）施加到栅电极（GE1）并且不流过少数载流子的截止状态。
图9示出真空能级和金属的功函数（φM）之间以及真空能级和氧化物半导体的电子亲和势（χ）之间的关系。
在常温下，金属中的电子劣化，并且费米能级位于导带内。另一方面，常规的氧化物半导体为n型半导体，其中费米能级（EF）远离位于带隙中央的本征费米能级（Ei），并且位置更接近导带。另外，已知在氧化物半导体中部分的氢成为施主，并这是导致氧化物半导体成为n型半导体的因素之一。
另一方面，根据所公开的发明的一个实施例的氧化物半导体是通过如下获得的本征（i型）的或者基本本征的氧化物半导体：从氧化物半导体去除作为半导体n型化的因素的氢，并对氧化物半导体进行纯化，以使得尽可能使得其中不含氧化物半导体的主要成分以外的元素（杂质元素）。就是说，其特征在于：通过尽可能多地去除诸如氢或水等的杂质，得到纯化的i型（本征）半导体或接近本征的半导体，而不是通过添加杂质元素。由此，可以使费米能级（EF）与本征费米能级（Ei）相当。
据称，氧化物半导体的带隙（Eg）是3.15eV，并且电子亲和势（χ）是4.3V。源电极及漏电极中所含的钛（Ti）的功函数与氧化物半导体的电子亲和势（χ）基本相等。在此情况下，在金属和氧化物半导体地界面处不形成对电子的肖特基势垒。
就是说，在金属的功函数（φM）和氧化物半导体的电子亲和势（χ）相当的情况下，在金属和氧化物半导体彼此接触时获得如图7所示的能带图（示意图）。
在图7中，黑色圆点（●）表示电子。在将正电位施加到漏极时，电子超过势垒而注入到氧化物半导体，并流向漏极。势垒的高度取决于栅极电压和漏极电压。在施加正的漏极电压时，势垒的高度低于未施加电压情况下的图7中的势垒的高度，即带隙（Eg）的1/2。
此时，如图8A所示，电子在栅极绝缘层和被纯化的氧化物半导体的界面附近（氧化物半导体的能量稳定的最低部）移动。另外，如图8B所示，在将负电位施加到栅电极（GE1）时，因为作为少数载流子的空穴基本为0，因此电流地值极为接近于0。
以这样的方式，通过进行纯化以使得尽可能少地包含氧化物半导体的主要元素以外的元素（杂质元素），来得到本征（i型）的或基本上本征的氧化物半导体。由此，氧化物半导体与栅极绝缘层之间的界面的特性变得明显。因此，栅极绝缘层需要能够与氧化物半导体形成优良界面。具体地说，优选使用例如，通过使用利用VHF频带至微波频带的范围中电源频率而产生的高密度等离子体的CVD法而形成的绝缘层，或通过溅射法形成的绝缘层等。
在对氧化物半导体进行纯化并使得氧化物半导体和栅极绝缘层的界面理想时，例如，在晶体管的沟道宽度（W）为1×104μm且沟道长度（L）为3μm的情况下，可以实现10-13A或更低的截止电流和0.1V/dec.的亚阈值摆幅值（S值）（栅极绝缘层的厚度：100nm）。
如上所述地对氧化物半导体进行纯化以尽可能少地包含氧化物半导体的主要成分以外的元素（杂质元素），从而使得晶体管可以以理想的方式操作。
<载流子浓度>
在根据所公开的发明的技术思想中，通过充分减小氧化物半导体层的载流子浓度，使其尽可能接近本征（i型）氧化物半导体层。以下，将参考图10及图11说明计算载流子浓度的方法和实际测量的载流子浓度。
首先，简单说明计算载流子浓度的方法。可以通过制造MOS电容器并估算MOS电容器的C-V测量的结果（C-V特性），来计算载流子浓度。
更具体地，以如下方式计算载流子浓度Nd：通过绘制MOS电容器的栅极电压VG与电容C的关系而获得C-V特性；利用该C-V特性得到栅极电压VG与（1/C）2的关系的图；找到在该图的弱反型区中（1/C）2的微分值；并且将该微分值代入公式1。注意，在公式1中，e表示元电荷，ε0表示真空介电常数，并且ε表示氧化物半导体的相对介电常数。
公式1
N d = - 2 e&epsiv; 0 &epsiv; / d ( 1 / C ) 2 dV - - - ( 1 )
接着，说明使用上述方法实际测量的载流子浓度。在进行测量时使用如下形成的样品（MOS电容器）：在玻璃衬底上形成有300nm厚的钛膜，在钛膜上形成有100nm厚的氮化钛膜，在氮化钛膜上形成有2μm厚的使用基于In-Ga-Zn-O的氧化物半导体的氧化物半导体层；并在氧化物半导体层上形成有300nm厚的银膜。注意，通过使用包含In、Ga和Zn的用于沉积氧化物半导体的靶材（In2O3：Ga2O3：ZnO=1：1：1[摩尔比]），通过溅射法，形成氧化物半导体层。另外，氧化物半导体层的形成气氛为氩和氧的混合气氛（流量比为Ar：O2=30（sccm）：15（sccm））。
图10和图11分别示出C-V特性和VG与（1/C）2的关系。使用公式1从图11的弱反型区中的（1/C）2的微分值计算得到的载流子浓度为6.0×1010/cm3。
如上所述，通过使用使其成为i型或者基本上i型的氧化物半导体（例如，载流子浓度低于1×1012/cm3，优选为小于或者等于1×1011/cm3），可以得到截止电流特性极为优良的晶体管。
<修改例>
将参考图12至图15A和15B说明半导体装置的结构的修改例。另外，在下面的修改例中，晶体管162的结构与上述的不同。换而言之，晶体管160的结构与上述的类同。
在图12所示的例子中，晶体管162具有：在氧化物半导体层140下的栅电极136d；以及源电极或漏电极142a和源电极或漏电极142b，其在氧化物半导体层140的底表面处接触氧化物半导体层140。另外，平面的结构可以根据截面而适当地改变，因此，这里只示出截面结构。
图12所示的结构和图2A和2B所示的结构的一大不同之处在于：存在源电极或漏电极142a和源电极或漏电极142b与氧化物半导体层140连接的连接位置。就是说，在图2A和2B所示的结构中，源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的顶表面接触氧化物半导体层140；另一方面，在图12所示的结构中，源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的底表面处接触氧化物半导体层140。另外，由于接触的不同，其他电极或其他绝缘层等的位置也发生变化。各部件的详细与图2A和2B等中那些部件相同。
具体地，晶体管162包括：设置在层间绝缘层128上的栅电极136d；设置在栅电极136d上的栅极绝缘层138；设置在栅极绝缘层138上的源电极或漏电极142a和源电极或漏电极142b；以及接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140。
这里，栅电极136d设置为嵌入在形成在层间绝缘层128上的绝缘层132中。另外，与栅电极136d类同的，分别形成接触于源电极或漏电极130a的电极136a、接触于源电极或漏电极130b的电极136b以及接触于电极130c的电极136c。
另外，在晶体管162上，设置有保护绝缘层144，其与氧化物半导体层140的一部分接触。在保护绝缘层144上设置有层间绝缘层146。这里，在保护绝缘层144和层间绝缘层146中，形成有到达源电极或漏电极142a和源电极或漏电极142b的开口。在这些开口中，电极150d及电极150e被形成为分别与源电极或漏电极142a和源电极或漏电极142b接触。与电极150d及电极150e类似地，电极150a、电极150b以及电极150c被形成为在设置在栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口中与电极136a、电极136b以及电极136c接触。
另外，在层间绝缘层146上设置有绝缘层152。将电极154a、电极154b、电极154c以及电极154d设置为嵌入该绝缘层152中。这里，电极154a接触于电极150a，电极154b接触于电极150b，电极154c接触于电极150c及电极150d，并且电极154d接触于电极150e。
图13A和13B示出在氧化物半导体层140上具有栅电极136d的例子。这里，图13A示出源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的底表面处接触氧化物半导体层140的例子，而图13B示出源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的顶表面处接触氧化物半导体层140的例子。
图13A和13B所示的结构和图2A和2B及图12所示的结构的较大不同之处在于：在氧化物半导体层140上具有栅电极136d。另外，图13A所示的结构和图13B所示的结构的较大不同之处在于：源电极或漏电极142a和源电极或漏电极142b与氧化物半导体层140的底表面接触还是与氧化物半导体层140的顶表面接触。另外，由于这些的不同，其他电极或绝缘层等的位置可以改变。各部件的细节与图2A和2B等的相同。
具体地，在图13A中，晶体管162包括：设置在层间绝缘层128上的源电极或漏电极142a和源电极或漏电极142b；接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140；设置在氧化物半导体层140上的栅极绝缘层138；以及与氧化物半导体层140重叠的区域中设置在栅极绝缘层138上的栅电极136d。
在图13B中，晶体管162包括：设置在层间绝缘层128上的氧化物半导体层140；设置为与氧化物半导体层140的顶表面接触的源电极或漏电极142a和源电极或漏电极142b；设置在氧化物半导体层140、源电极或漏电极142a和源电极或漏电极142b上的栅极绝缘层138；以及在重叠于氧化物半导体层140的区域中设置在栅极绝缘层138上的栅电极136d。
另外，在图13A和13B所示的结构中，有时可以将图2A和2B等中示出了的部件省略（例如，电极150a或电极154a等）。在此情况下，可以得到制造工艺的简化的效果。当然，在图2A和2B等所示的结构中也可以省略不必要的部件。
图14A和14B示出在元件的尺寸比较大并且在氧化物半导体层140下设置栅电极136d的结构的例子。在此情况下，因为对表面的平坦度或覆盖度的要求不太高，因此不需要将布线或电极等形成为嵌入绝缘层中。例如，可以通过在形成导电层之后进行构图，来形成栅电极136d等。另外，虽然这里未图示，但是也可以类同地制造晶体管160。
另外，图14A所示的结构和图14B所示的结构的较大不同之处在于：源电极或漏电极142a和源电极或漏电极142b与氧化物半导体层140的底表面接触还是与氧化物半导体层140的顶表面接触。另外，由于这些的不同，其他电极或绝缘层等的位置可以发生改变。各部件的详细说明与图2A和2B等的相同。
具体地，在图14A中，晶体管162包括：设置在层间绝缘层128上的栅电极136d；设置在栅电极136d上的栅极绝缘层138；设置在栅极绝缘层138上的源电极或漏电极142a和源电极或漏电极142b；以及接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140。
在图14B中，晶体管162包括：设置在层间绝缘层128上的栅电极136d；设置在栅电极136d上的栅极绝缘层138；在重叠于栅电极136d的区域中设置在栅极绝缘层138上的氧化物半导体层140；以及设置为接触氧化物半导体层140的顶表面的源电极或漏电极142a和源电极或漏电极142b。
另外，在图14A和14B所示的结构中，有时可以从图2A和2B等所示的结构中省略某些部件。在此情况下，也可以得到制造工艺简化的效果。
图15A和15B示出在元件的尺寸比较大并且在氧化物半导体层140上设置栅电极136d的结构的例子。在此情况下，因为对表面的平坦度或覆盖度的要求不太高，因此不需要将布线或电极等形成为嵌入绝缘层中。例如，可以通过在形成导电层之后进行构图，来形成栅电极136d等。另外，虽然这里未图示，但是也可以类同地制造晶体管160。
图15A所示的结构和图15B所示的结构的较大不同之处在于：源电极或漏电极142a和源电极或漏电极142b与氧化物半导体层140的底表面接触还是与氧化物半导体层140的顶表面接触。由于这些的不同，其他电极或绝缘层等的为可以发生改变。各部件的详细说明与图2A和2B等的相同。
具体地，在图15A中，晶体管162包括：设置在层间绝缘层128上的源电极或漏电极142a和源电极或漏电极142b；接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140；设置在源电极或漏电极142a、源电极或漏电极142b以及氧化物半导体层140上的栅极绝缘层138；以及在重叠于氧化物半导体层140的区域中设置在栅极绝缘层138上的栅电极136d。
在图15B中，晶体管162包括：设置在层间绝缘层128上的氧化物半导体层140；设置为接触氧化物半导体层140的顶表面的源电极或漏电极142a和源电极或漏电极142b；设置在源电极或漏电极142a、源电极或漏电极142b、以及氧化物半导体层140上的栅极绝缘层138；以及在重叠于氧化物半导体层140的区域中设置在栅极绝缘层138上的栅电极136d。
另外，在图15A和15B所示的结构中，有时可以省略图2A和2B所示的结构中的部件。在此情况下，也可以得到制造工艺的简化的效果。
如上所述，根据所公开的发明的一个实施例，实现了具有新的结构的半导体装置。虽然在本实施例中，晶体管160和晶体管162层叠，但是半导体装置的结构不限于此。另外，虽然说明了晶体管160和晶体管162的沟道长度方向相互垂直的例子，但是晶体管160和晶体管162的位置不限于此。此外，也可以将晶体管160和晶体管162设置为彼此重叠。
另外，尽管在本实施例中，为了便于理解而说明了最小存储单位（1位）的半导体装置，但是半导体装置的结构不限于此。也可以通过适当地连接多个半导体装置而构成更高级的半导体装置。例如，可以使用多个上述半导体装置构成NAND型或NOR型的半导体装置。布线的结构也不局限于图1所示，并且可以适当地改变布线的结构。
在根据本实施例的半导体装置中，晶体管162的低截止电流使得能够在极长时间内保持信息。也就是说，不需要进行DRAM等所需要的刷新操作，因而可以抑制功耗。另外，可以将该半导体装置基本上用作非易失性存储装置。
另外，因为通过晶体管162的开关操作而进行信息写入，因此在该半导体装置中不需要高电位，也没有元件劣化的问题。此外，根据晶体管的导通或截止而进行信息写入或擦除，从而也可以容易实现高速操作。另外，通过控制输入到晶体管的电位，可以直接重写信息。由此，不需要快闪存储器等所需要的擦除操作，并可以抑制由于擦除操作导致的操作速度的降低。
另外，与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管可以进行更高速度的操作，因此，可以进行高速的存储信息的读出。
本实施例所示的结构、方法等可以与其他实施例所示的结构、方法等适当地组合。
实施例2
在本实施例中，将说明根据本发明的一个实施例的半导体装置的电路结构及其操作方法。
<存储单元的结构>
图16示出半导体装置所具有的存储单元电路图的一个例子。图16所示的存储单元200包括第一信号线S1、字线WL、晶体管201（第一晶体管）、晶体管202（第二晶体管）、以及电容器203。晶体管201使用氧化物半导体以外的材料而形成，晶体管202使用氧化物半导体而形成。这里，晶体管201优选具有与实施例1所示的晶体管160类同的结构。另外，晶体管202优选具有与实施例1所示的晶体管162类同的结构。另外，存储单元200电连接到源极线SL及位线BL，也可以经由晶体管（包括其他存储单元中的晶体管）电连接到源极线SL及位线BL。
这里，晶体管201的栅电极、晶体管202的源电极和漏电极中的一方、以及电容器203的电极中的一方相互电连接。另外，源极线SL与晶体管201的源电极相互电连接。位线BL与晶体管201的漏电极相互电连接。第一信号线S1与晶体管202的栅电极相互电连接。字线WL、晶体管202的源电极和漏电极中的另一方、以及电容器203的电极中的另一方相互电连接。另外，源极线SL和晶体管201的源电极可以经由晶体管（包括其他存储单元中的晶体管）相互连接。另外，位线BL和晶体管201的漏电极可以经由晶体管（包括其他存储单元中的晶体管）相互连接。
<半导体装置的结构>
图17示出具有m×n位的存储容量的半导体装置的模块电路图。这里，作为一个例子，示出其中存储单元200相互串联连接的NAND型半导体装置。
根据本发明的一个实施例的半导体装置包括：m个字线WL；n个位线BL；n个第一信号线S1；两个选择线SEL（1）及SEL（2）；存储单元阵列210，其中多个存储单元200（1、1）至200（m、n）配置为m行（横向）×n列（纵向）（m、n为自然数）的矩阵形式；晶体管215（1、1）至215（1、n），沿选择线SEL（1）配置在位线BL（1）至BL（n）与存储单元200（1、1）至200（1、n）之间；晶体管215（2、1）至215（2、n），沿选择线SEL（2）配置在源极线SL（1）至SL（n）与存储单元200（m、1）至200（m、n）之间；以及外围电路，诸如位线及第一信号线的驱动电路211、字线的驱动电路213、以及读出电路212。作为其他外围电路，也可以设置有刷新电路等。
存储单元200（i、j）（这里，i为大于或等于1且小于或者等于m的整数，j为大于或等于1且小于或者等于n的整数）连接到第一信号线S1（j）及字线WL（i）。另外，存储单元200（i1、j）（i1为2至m的整数）所具有的晶体管201的漏电极连接到存储单元200（i1-1、j）所具有的晶体管201的源电极。另外，存储单元200（1、j）所具有的晶体管201的漏电极连接到晶体管215（1、j）的源电极，并且存储单元200（m、j）所具有的晶体管201的源电极连接到晶体管215（2、j）的漏电极。晶体管215（1、j）的漏电极连接到位线BL（j），而晶体管215（2、j）的源电极连接到源极线SL（j）。另外，晶体管215（1、j）的栅电极连接到选择线SEL（1），晶体管215（2、j）栅电极连接到选择线SEL（2）。
另外，位线BL（1）至BL（n）及第一信号线S1（1）至S1（n）连接到位线及第一信号线的驱动电路211。字线WL（1）至WL（m）和选择线SEL（1）及SEL（2）连接到字线的驱动电路213。另外，位线BL（1）至BL（n）也连接到读出电路212。电位Vs施加到源极线SL（1）至SL（n）。另外，源极线SL（1）至SL（n）并不必须分开而，也可以互相电连接。
<半导体装置的操作>
接着，将说明图17所示的半导体装置的操作。在本结构中，按列进行写入，并按行进行读出。
在对第j列中的存储单元200（1，j）至200（m，j）写入时，将第一信号线S1（j）的电位设定为V1（任意电位，例如2V），以使目标存储单元的晶体管202处于导通状态。另一方面，将除第一信号行S1(j)以外的第一信号线S1的电位设定为V0（任意电位，例如0V），以使非目标存储单元的晶体管202处于截止状态。至于其他布线，将位线BL（1）至BL（n）的电位、选择线SEL（1）及SEL（2）的电位、以及源极线SL（1）至SL（n）的电位Vs设定为V0。这里，电位V1被设定为通过将其施加到栅电极使晶体管201、晶体管202以及晶体管215处于导通状态的电位。电位V0被设定为通过将其施加到栅电极而使晶体管201、晶体管202以及晶体管215处于截止状态的电位。
当在这个状态下，将字线WL的电位VWL设定为预定的电位时，数据被写入。例如，在写入数据“1”时，将连接到目标存储单元的字线WL的电位设定为Vw_1，而在写入数据“0”时，将连接到目标存储单元的字线WL的电位设定为Vw_0。另外，在写入结束时，在字线WL的电位变化之前，将第一信号线S1（j）的电位设定为V0，从而使目标存储单元的晶体管202处于截止状态。
这里，对应于写入时的字线WL的电位VWL的电荷QA被累积在连接到晶体管201的栅电极的节点（以下称为节点A）中，由此存储数据。这里，晶体管202的截止电流极小或者基本为0，因此在长时间内保持所写入的数据。在其他列中的存储单元中，存储到节点A中累积的电荷QA不变。
另外，虽然在写入时位线BL（1）至BL（n）的电位被设定为V0，但是这些电位也可以处于浮置状态，或者可以充电到任意电位，只要晶体管215（1，1）至215（1，n）处于截止状态即可。
另外，在进行写入时，在半导体装置没有衬底电位的情况下，诸如在晶体管形成在SOI衬底上的情况下，例如，如下将数据写入到存储单元：首先，将选择线SEL（1）的电位设定为V0，并且将选择线SEL（2）的电位设定为V1，从而使晶体管215（1，j）处于截止状态并且使晶体管215（2，j）处于导通状态。第一信号线S1（j）的电位设定为V1，以使第j列中的存储单元200（1，j）至200（m，j）的晶体管202处于导通状态。另外，字线WL（1）至WL（m）的电位设定为V1，以使第j列中的存储单元200（1，j）至200（m，j）的晶体管201处于导通状态。然后，从第一行中的存储单元200（1，j）开始，将字线WL的电位VWL设定为预定的电位，以进行上述数据的写入。在到第m行中的存储单元200（m，j）的数据写入完时，将选择线SEL（2）的电位设定为V0，从而使晶体管215（2，j）处于截止状态。由此，可以在将第j列中的存储单元的晶体管201的源电极的电位设定为大约V0的同时进行写入数据。另外，可以以与上述的数据写入类同的方式进行到其他布线的数据写入。另外，虽然已经说明了从第一行到第m行进行数据写入的方法，但是本发明不限于此。也可以将位线BL（1）至BL（n）的电位设定为V0，并且将选择线SEL（1）的电位设定为V1以使晶体管215（1，j）处于导通状态，从而可以从第m行到第一行进行数据写入。
另一方面，在半导体装置具有衬底电位的情况下，诸如在将晶体管形成在单晶半导体衬底上的情况下，可以利用0V的衬底电位设进行上述数据写入。
通过将字线WL的电位VWL设定为预定的电位，对第i行中的存储单元200（i，1）至200（i，n）进行读出。在对第i行中的存储单元200（i，1）至200（i，n）进行读出时，将选择线SEL（1）及SEL（2）的电位设定为V1，将第一信号线S1（1）至S1（n）的电位设定为V0，将源极线SL（1）至SL（n）的电位Vs设定为V0，并且使连接到位线BL（1）至BL（n）的读出电路212处于操作状态。由此，使晶体管215（1，1）至215（2，n）处于导通状态，并且使所有存储单元的晶体管202处于截止状态。
然后，将字线WL（i）的电位设定为Vr_1，并将第i行以外的行的字线WL的电位设定为Vr_0。此时，第i行以外的存储单元的晶体管201处于导通状态。结果，根据第i行中的存储单元的晶体管201的装置是处于导通状态还是处于截止状态而决定存储单元列的电阻状态。在第i行中的具有数据“0”的存储单元中，晶体管201处于截止状态，因此该存储单元列处于高电阻状态。另一方面，在第i行中的具有数据“1”的存储单元中，晶体管201处于导通状态，因此，该存储单元列处于低电阻状态。结果，读出电路212可以根据存储单元列的电阻状态的不同而读出数据“0”或“1”。
以下，说明写入时字线WL的电位Vw_0及Vw_1、读出时字线WL的电位Vr_0及Vr_1的确定方法。
确定晶体管201的状态的节点A的电位VA取决于晶体管201的栅极和晶体管201的源极（漏极）间的电容C1和电容器203的电容C2。利用写入时的字线WL的电位VWL（写）以及读出时的字线WL的电位VWL（读），VA可以表示为如下：
VA=（C1·VWL（写）+C2·VWL（读））/（C1+C2）
在其中读出被选择的存储单元200中，VWL（读）=Vr_1，而在其中读出未被选择的存储单元200中，VWL（读）=Vr_0。另外，在写入数据“1”时，VWL（写）=Vw_1，而在写入数据“0”时，VWL（写）=Vw_0。就是说，各状态下的节点A的电位可以以下式表示：
在读出被选择并且写入有数据“1”的情况下，节点A的电位被表示如下：
VA≈（C1·Vw_1+C2·Vr_1）/（C1+C2）
在读出被选择状态并且写入有数据“0”的情况下，节点A的电位被表示如下：
VA≈（C1·Vw_0+C2·Vr_1）/（C1+C2）
在读出未被选择并且写入有数据“1”的情况下，节点A的电位被表示如下：
VA≈（C1·Vw_1+C2·Vr_0）/（C1+C2）
在读出未被选择并且写入有数据“0”的情况下，节点A的电位被表示如下：
VA≈（C1·Vw_0+C2·Vr_0）/（C1+C2）
在读出被选择且写入有数据“1”时，优选晶体管201处于导通状态，并且节点A的电位VA优选超过晶体管201的阈值电压Vth。就是说，优选满足如下公式：
（C1·Vw_1+C2·Vr_1）/（C1+C2）>Vth
在读出被选择且写入有数据“0”时，优选晶体管201处于截止状态，并且节点A的电位VA优选低于晶体管201的阈值电压Vth。就是说，优选满足如下公式：
（C1·Vw_0+C2·Vr_1）/（C1+C2）<Vth
在读出未被选择时，即使写入有数据“1”或数据“0”，晶体管201也需要处于导通状态。因此节点A的电位VA需要高于晶体管201的阈值电位Vth。就是说，优选满足如下公式：
（C1·Vw_1+C2·Vr_0）/（C1+C2）>Vth
（C1·Vw_0+C2·Vr_0）/（C1+C2）>Vth
通过以满足上述关系的方式确定Vw_0、Vw_1、Vr_0、Vr_1等，可以使半导体装置操作。例如，在晶体管201的阈值电压Vth=0.3（V）且C1/C2为1的情况下，可以将电位设置为：V0=0（V），V1=2（V），Vw_0=0（V）,Vw_1=2（V）,Vr_0=2（V）,Vr_1=0（V）。另外，这些电位只是一个例子，可以在满足上述条件的范围内适当地改变。
这里，在C1/C2<<1的条件下，节点A和字线WL紧密结合，因此不管晶体管202是处于导通状态还是处于截止状态，字线WL的电位与节点A的电位基本相同。因此，即使在晶体管202处于导通的状态下写入数据时，节点A能够存储的电荷也是极少的，数据“0”和“1”之间的差异变小。
具体地，在将所选择的字线WL的电位设定为Vr_1的同时进行上述读出的情况下，不管是写入有数据“0”还是写入有数据“1”，存储单元的节点A的电位都下降，从而使晶体管201处于截止状态。结果，难以读出数据。
另一方面，在C1/C2>>1的条件下，因为节点A和字线WL的结合较弱，因此即使字线WL的电位改变，节点A的电位也几乎不变。因此，能够控制晶体管201的导通状态和截止状态的节点A的电位非常有限，而难以控制晶体管201的导通状态和截止状态。
特别是，在将非选择的字线WL的电位设定为Vr_0并进行上述读出的情况下，存储单元的节点A的电位几乎不增加，并具有数据“0”的晶体管201处于截止状态。结果，难以读出数据。
因为存在随C1和C2的大小而难以进行操作的情况，因此在确定C1和C2时须加以关注。另外，在Vw_0为0（V）,Vw_1为Vdd,Vr_0为0（V）,Vr_1为Vdd的情况下，当C1/C2在Vth/（Vdd-Vth）至（Vdd-Vth）/Vth的范围内时，半导体装置可以充分进行操作。
另外，数据“1”和数据“0”只是为了方便起见而区分的，因此数据“1”和数据“0”可以彼此互换。另外，也可以使用接地电位GND等作为V0，使用电源电位Vdd等作为V1。
使用氧化物半导体的晶体管的截止电流极小，因此通过使用该晶体管可以相当长时间地保持存储的数据。就是说，因为不需要进行刷新操作，或者，可以显著地降低刷新操作的频率，因此可以充分降低功耗。另外，即使没有电力供给，也可以长期保持存储的数据。
另外，信息的写入不需要高电压，而且也没有元件劣化的问题。此外，根据晶体管的导通状态或截止状态而进行信息写入，从而可以容易地实现高速操作。另外，还有不需要快闪存储器等所需的用于擦除信息的操作的优点。
由于与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管可以以更高速度进行操作，因此，通过使用该晶体管可以高速读出存储的数据。
本实施例所示的结构或方法等可以与其他实施例所示的结构或方法等适当地组合。
实施例3
以下，将参照图18说明根据本发明一个实施例的半导体装置中所具有的读出电路212的例子。
图18所示的读出电路212具有晶体管204和读出放大器205。将偏置电压Vbias施加到晶体管204的栅电极，并且预定的电流流过晶体管204。将参考电位Vref输入到读出放大器205的一个输入端子。
在读出数据时，将读出放大器205的另一个输入端子和连接到从其读出数据的存储单元的位线BL相互电连接。
存储单元根据所存储的数据“1”或“0”而具有不同的电阻。具体地，在所选择的存储单元中的晶体管201处于导通状态时，存储单元处于低电阻状态，而在所选择的存储单元的晶体管201处于截止状态时，存储单元处于高电阻状态。
在存储单元处于高电阻状态时，读出放大器205的所述另一输入端子的电位高于参考电位Vref，而从读出放大器205的输出端子输出数据“1”。另一方面，在存储单元处于低电阻状态时，读出放大器205的两个输入端子中的另一方的电位低于参考电位Vref，而从读出放大器205的输出端子输出数据“0”。
如上所述，通过使用读出电路212，可以读出存储在存储单元中的数据。另外，读出电路212只是一个例子，也可以使用具有其他结构的读出电路。例如，读出电路212也可以具有预充电电路。
本实施例所示的结构和方法等可以与其他实施例所示的结构和方法等适当地组合。
实施例4
在本实施例中，将说明与任意上述实施例所示的存储单元不同的存储单元的电路结构及其操作。
<存储单元的结构>
图19示出根据本实施例的存储单元的电路图的一个例子。图19所示的存储单元220包括第一信号线S1、字线WL、晶体管221（第一晶体管）、晶体管222（第二晶体管）以及电容器223。晶体管221使用氧化物半导体以外的材料而形成，晶体管222使用氧化物半导体而形成。这里，晶体管221优选被形成为具有与实施例1所示的晶体管160类同的结构。另外，晶体管222优选被形成为具有与实施例1所示的晶体管162类同的结构。另外，存储单元220电连接到源极线SL及位线BL，也可以经由晶体管（包括其他存储单元中的晶体管）电连接到源极线SL及位线BL。
这里，晶体管221的栅电极、晶体管222的源电极和漏电极中的一方、以及电容器223的电极中的一个相互电连接。另外，源极线SL和晶体管221的源电极相互电连接。位线BL与晶体管221的漏电极相互电连接。第一信号线S1与晶体管222的源电极和漏电极中的另一方相互电连接。字线WL和晶体管222的栅电极与电容器223的电极中的另一方相互电连接。另外，源极线SL和晶体管221的源电极也可以经由晶体管（包括其他存储单元中的晶体管）相互连接。另外，位线BL和晶体管221的漏电极也可以经由晶体管（包括其他存储单元中的晶体管）连接。
<存储单元的操作>
以下，将具体说明存储单元的操作。
在对存储单元220进行写入时，将晶体管221的源电极或漏电极的电位设定为V0（任意电位，例如0V），并将字线WL的电位设定为V1（任意电位，例如2V）。此时，晶体管222处于导通状态。
当在这个状态下，将第一信号线S1的电位VS1设定为预定的电位时，写入数据。例如，在写入数据“1”时，将第一信号线S1的电位设定为Vw_1，而在写入数据“0”时，将第一信号线S1的电位设定为Vw_0。另外，在写入结束时，在第一信号线S1的电位变化之前，将字线WL的电位设定为V0，从而使晶体管222处于截止状态。
对应于写入时的第一信号线S1的电位的电荷QA累积在连接到晶体管221的栅电极的节点（以下称为节点A），由此存储数据。这里，晶体管222的截止电流极小或者基本上为0，因此长时间地保持所写入的数据。
通过将字线WL的电位VWL设定为预定的电位，从存储单元220进行读出。例如，在从其读出数据的存储单元220中，字线WL的电位设定为Vr_1，而在未从其读出数据的存储单元220中，字线WL的电位设定为Vr_0。在任一情况下，将第一信号线S1的电位设定为V1。
以如下方式设定写入时的第一信号线S1的电位Vw_1及Vw_0、读出时的字线WL的电位Vr_1及Vr_0：在将字线WL的电位为Vr_1时，存储有数据“1”的存储单元的晶体管221处于导通状态，而存储有数据“0”的存储单元的晶体管221处于截止状态。此外，电位Vw_1及Vw_0和电位Vr_1及Vr_0被设置为使得晶体管222处于截止状态。另外，在将字线WL的电位设定为Vr_0时，不管是存储有数据“1”还是存储有数据“0”，在存储单元中，晶体管221都处于导通状态并且晶体管222处于截止状态。
在使用存储单元220形成NAND型非易失性存储器的情况下，就是说，被选择用于读出的存储单元可以根据所存储的数据而具有不同的电阻，并且在存储单元列中的其他存储单元可以具有低的电阻而不管所存储的数据如何。结果，通过使用检测位线BL的电阻状态之间的不同的读出电路，可以读出存储单元中的数据。
另外，数据“1”和数据“0”只是为了方便起见而被区别的，因此数据“1”和数据“0”可以彼此互换。另外，也可以使用接地电位GND等作为V0，使用电源电位Vdd等作为V1。
另外，在使用本实施例所示的存储单元220的情况下，也可以实现具有矩阵结构的半导体装置。可以通过使用其结构与任意上述实施例中结构类同的电路并且通过根据信号线的结构适当地形成驱动电路、读出电路和写入电路，来实现所述具有矩阵结构的半导体装置。另外，在使用存储单元220的情况下，按行进行读出和写入。
本实施例所示的结构和方法等可以与其他实施例所示的结构和方法等适当地组合。
实施例5
在本实施例中，将参考图20A至20F说明安装有根据任意上述实施例得到的半导体装置的电子设备的例子。根据任意上述实施例得到的半导体装置即使没有电力供给也可以保持信息。另外，不发生由写入和擦除导致的劣化。此外，其操作速度快。由此，利用该半导体装置，可以提供具有新的结构的电子设备。另外，根据任意上述实施例的半导体装置被集成安装到电路板等上，以将其安装到电子设备。
图20A示出包括根据任意上述实施例的半导体装置的膝上型个人计算机，其包括主体301、壳体302、显示部303和键盘304等。通过将根据本发明的一个实施例的半导体装置应用于膝上型个人计算机，即使没有电力供给也可以保持信息。另外，不发生由写入和擦除导致的劣化。此外，其操作速度快。由此，优选将根据本发明的实施例的半导体装置应用于膝上型个人计算机。
图20B示出包括根据任意上述实施例的半导体装置的便携式信息终端（PDA），并且其设有主体311，包括显示部313、外部接口315和操作按钮314等。另外，作为操作用附属部件，有触笔312。通过将根据本发明的一个实施例的半导体装置应用于PDA，即使没有电力供给也可以保持信息。另外，不发生由写入和擦除导致的劣化。此外，其操作速度快。由此，优选将根据本发明的实施例的半导体装置应用于PDA。
图20C示出作为包括根据任意上述实施例的半导体装置的电子纸的一个例子的电子书阅读器320。电子书阅读器320包括两个壳体，即壳体321及壳体323。壳体321及壳体323由绞接单元337组合，且可以以该绞接单元337为轴进行开闭操作。通过这种结构，电子书阅读器320可以像纸质图书一样使用。通过将根据本发明的一个实施例的半导体装置应用于电子纸，即使没有电力供给也可以保持信息。另外，不发生由写入和擦除导致的劣化。此外，其操作速度快。由此，优选将根据本发明实施例的半导体装置应用于电子纸。
壳体321中安装有显示部325，而壳体323中安装有显示部327。显示部325和显示部327可显示一个图像或不同图像。在显示部325和显示部327显示不同图像时，例如可以在右侧的显示部（图20C中的显示部325）显示文本，而在左侧的显示部（图20C中的显示部327）显示图像。
图20C中示出壳体321中备有操作部等的例子。例如，壳体321具备电源331、操作键333以及扬声器335等。利用操作键333可以翻页。注意，键盘、指示装置等可以设置在与壳体的其上设有显示部的表面上。另外，也可以采用在壳体的背面及侧面设置外部连接用端子（耳机端子、USB端子、或可与AC适配器及USB电缆等的各种线缆连接的端子等）、记录介质插入部等。此外，电子书阅读器320可以具有电子词典的功能。
电子书阅读器320可以采用以无线的方式收发信息的结构。通过无线通信，可以从电子书籍服务器购买并下载所希望的书籍数据等。
注意，电子纸可以用于任意可以显示信息的领域中的电子设备。例如，除了电子书阅读器以外，还可以将电子纸应用于招贴、诸如列车等交通工具中的广告、诸如信用卡等各种卡片中的显示等。
图20D示出包括根据任意上述实施例的半导体装置的移动电话。该移动电话包括两个壳体，壳体340及壳体341。壳体341包括显示面板342、扬声器343、麦克风344、指示装置346、相机镜头347、外部连接端子348等。另外，壳体340包括用于对该移动电话充电的太阳能电池349和外部存储器插槽350等。此外，天线被设置在壳体341中。通过将根据本发明的一个实施例的半导体装置应用于移动电话，即使没有电力供给也可以保持信息。另外，不发生由写入和擦除导致的劣化。此外，其操作速度快。由此，优选将根据本发明实施例的半导体装置应用于移动电话。
显示面板342具有触摸屏功能。图20D中以虚线示出显示的多个操作键345。另外，该移动电话包括用于将太阳能电池349所输出的电位升压到各电路所需要的电位的升压电路。另外，除了上述结构以外，还可以采用安装有非接触IC芯片、或小型记录装置等的结构。
显示面板342的显示方向根据使用模式适当地改变。另外，在与显示面板342同一表面上设有相机镜头347，因此其可以用作视频电话。扬声器343及麦克风344可以用于视频电话、录音、回放等，而不限于语音通信。此外，在如图20D所示处于展开状态的壳体340和壳体341可以滑动从而使得一个重叠在另一个上，这使得移动电话适于携带。
外部连接端子348可以连接到各种线缆，比如AC适配器或USB线缆，这使得可以进行充电或者通信。另外，通过将记录媒体插入到外部存储器插槽350中，移动电话可以应对更大容量的信息储存及移动。另外，移动电话除了上述功能以外还可以具有红外线通讯功能、电视接收功能等。
图20E示出包括根据任意上述实施例的半导体装置的数码相机。该数码相机包括主体361、显示部（A）367、取景器363、操作开关364、显示部（B）365、以及电池366等。通过将根据本发明的一个实施例的半导体装置应用于数码相机，即使没有电力供给也可以保持信息。另外，不发生由写入和擦除导致的劣化。此外，其操作速度快。由此，优选将根据本发明实施例的半导体装置应用于数码相机。
图20F示出包括根据任意上述实施例的半导体装置的电视装置。在电视装置370中，壳体371中安装有显示部373。显示部373可以显示图像。此外，在利用支架375支撑壳体371。
可以通过利用壳体371的操作开关或另行提供的遥控器380进行电视装置370的操作。可利用遥控器380的操作键379控制频道和音量，从而可以控制显示部373上显示的图像。此外，遥控器380可以设有显示从该遥控器380输出的信息的显示部377。通过将根据本发明的一个实施例的半导体装置应用于电视装置，即使没有电力供给也可以保持信息。另外，不发生由写入和擦除导致的劣化。此外，其操作速度快。由此，优选将根据本发明实施例的半导体装置应用于电视装置。
另外，电视装置370优选设置有接收器、调制解调器等。通过接收器，可接收一般的电视广播。此外，当电视装置370通过有线或无线连接经由调制解调器连接到通信网络时，可执行单向(从发送器到接收器)或双向(在发送器与接收器之间或者在接收器之间)的信息通信。
本实施例所示的结构和方法等可以与其他实施例所示的结构和方法等适当地组合。
本申请基于2009年11月20日在日本专利局提交的日本专利申请第2009-264615号，通过引用将其全部内容包括在此。

Claims (40)

1.一种半导体装置，包括：
源极线；
位线；
信号线；以及
字线，
其中，多个存储单元串联连接在所述源极线和所述位线之间，
所述多个存储单元之一包括第一晶体管、第二晶体管、以及电容器，所述第一晶体管包含第一栅电极、第一源电极以及第一漏电极，所述第二晶体管包含第二栅电极、第二源电极以及第二漏电极，
所述第一晶体管设置在包含半导体材料的衬底中，
所述第二晶体管包含氧化物半导体层，
所述第一栅电极、所述第二源电极和所述第二漏电极中的一方、以及所述电容器的一个电极相互电连接，
所述源极线与所述第一源电极相互电连接，并且
所述位线与所述第一漏电极相互电连接。
2.根据权利要求1所述的半导体装置，
其中，所述信号线与所述第二栅电极相互电连接，并且
所述字线、所述第二源电极和所述第二漏电极中的另一方、以及所述电容器的另一个电极相互电连接。
3.根据权利要求1所述的半导体装置，
其中，所述信号线与所述第二源电极和所述第二漏电极中的另一方相互电连接，并且
所述字线、所述第二栅电极以及所述电容器的另一个电极相互电连接。
4.根据权利要求1所述的半导体装置，其中所述第二晶体管包括在所述包含半导体材料的衬底上的所述第二栅电极、在所述第二栅电极上的第二栅极绝缘层、在所述第二栅极绝缘层上的所述氧化物半导体层、以及电连接到所述氧化物半导体层的所述第二源电极及所述第二漏电极。
5.根据权利要求1所述的半导体装置，其中所述包含半导体材料的衬底为单晶半导体衬底或SOI衬底。
6.根据权利要求1所述的半导体装置，其中所述半导体材料为硅。
7.根据权利要求1所述的半导体装置，其中所述氧化物半导体层包括基于In-Ga-Zn-O的氧化物半导体材料。
8.根据权利要求1所述的半导体装置，其中所述氧化物半导体层包括In2Ga2ZnO7的晶体。
9.根据权利要求1所述的半导体装置，其中所述氧化物半导体层的氢浓度为小于或者等于5×1019原子/cm3。
10.根据权利要求1所述的半导体装置，其中所述第二晶体管的截止电流为小于或者等于1×10-13A。
11.一种半导体装置，包括：
源极线；
位线；
信号线；
字线；
第一选择线；
第二选择线；
第三晶体管，其以第三栅电极电连接到所述第一选择线；以及
第四晶体管，其以第四栅电极电连接到所述第二选择线，
其中，多个存储单元串联连接在所述源极线和所述位线之间，
所述多个存储单元之一包括第一晶体管、第二晶体管以及电容器，所述第一晶体管包含第一栅电极、第一源电极以及第一漏电极，第二晶体管包含第二栅电极、第二源电极以及第二漏电极，
所述第一晶体管设置在包含半导体材料的衬底中，
所述第二晶体管包含氧化物半导体层，
所述第一栅电极、所述第二源电极和所述第二漏电极中的一方、以及所述电容器的一个电极相互电连接，
所述源极线与所述第一源电极相互电连接，
所述位线与所述第一漏电极相互电连接，
所述位线通过所述第三晶体管电连接到所述第一漏电极，
并且，所述源极线通过所述第四晶体管电连接到所述第一源电极。
12.根据权利要求11所述的半导体装置，
其中，所述信号线与所述第二栅电极相互电连接，并且
所述字线、所述第二源电极和所述第二漏电极中的另一方、以及所述电容器的另一个电极相互电连接。
13.根据权利要求11所述的半导体装置，
其中，所述信号线与所述第二源电极和所述第二漏电极中的另一方相互电连接，并且
所述字线、所述第二栅电极、以及所述电容器的另一个电极相互电连接。
14.根据权利要求11所述的半导体装置，其中所述第二晶体管包括在所述包含半导体材料的衬底上的所述第二栅电极、在所述第二栅电极上的第二栅极绝缘层、在所述第二栅极绝缘层上的所述氧化物半导体层、以及电连接到所述氧化物半导体层的所述第二源电极及所述第二漏电极。
15.根据权利要求11所述的半导体装置，其中所述包含半导体材料的衬底为单晶半导体衬底或SOI衬底。
16.根据权利要求11所述的半导体装置，其中所述半导体材料为硅。
17.根据权利要求11所述的半导体装置，其中所述氧化物半导体层包括基于In-Ga-Zn-O的氧化物半导体材料。
18.根据权利要求11所述的半导体装置，其中所述氧化物半导体层包括In2Ga2ZnO7的晶体。
19.根据权利要求11所述的半导体装置，其中所述氧化物半导体层的氢浓度为小于或者等于5×1019原子/cm3。
20.根据权利要求11所述的半导体装置，其中所述第二晶体管的截止电流为小于或者等于1×10-13A。
21.一种半导体装置，包括：
源极线；
位线；
信号线；以及
字线，
其中，多个存储单元串联连接在所述源极线和所述位线之间，
所述多个存储单元之一包括第一晶体管、第二晶体管以及电容器，所述第一晶体管包含第一栅电极、第一源电极以及第一漏电极，所述第二晶体管包含第二栅电极、第二源电极以及第二漏电极，
所述第一晶体管设置在包含半导体材料的衬底中，
所述第二晶体管包含氧化物半导体层，
所述第一栅电极、所述第二源电极和所述第二漏电极中的一方、以及所述电容器的一个电极相互电连接，
所述源极线与所述第一源电极相互电连接，
所述位线与所述第一漏电极相互电连接，
并且，所述第一晶体管包括设置在所述包含半导体材料的衬底中的沟道形成区域、以夹着所述沟道形成区域的方式设置的杂质区域、在所述沟道形成区域上的第一栅极绝缘层、在所述第一栅极绝缘层上的所述第一栅电极、以及电连接到所述杂质区域的所述第一源电极及所述第一漏电极。
22.根据权利要求21所述的半导体装置，
其中，所述信号线与所述第二栅电极相互电连接，并且
所述字线、所述第二源电极和所述第二漏电极中的另一方、以及所述电容器的另一个电极相互电连接。
23.根据权利要求21所述的半导体装置，
其中，所述信号线与所述第二源电极和所述第二漏电极中的另一方相互电连接，
并且，所述字线、所述第二栅电极、以及所述电容器的另一个电极相互电连接。
24.根据权利要求21所述的半导体装置，其中所述第二晶体管包括在所述包含半导体材料的衬底上的所述第二栅电极、在所述第二栅电极上的第二栅极绝缘层、在所述第二栅极绝缘层上的所述氧化物半导体层、以及电连接到所述氧化物半导体层的所述第二源电极及所述第二漏电极。
25.根据权利要求21所述的半导体装置，其中所述包含半导体材料的衬底为单晶半导体衬底或SOI衬底。
26.根据权利要求21所述的半导体装置，其中所述半导体材料为硅。
27.根据权利要求21所述的半导体装置，其中所述氧化物半导体层包括基于In-Ga-Zn-O的氧化物半导体材料。
28.根据权利要求21所述的半导体装置，其中所述氧化物半导体层包括In2Ga2ZnO7的晶体。
29.根据权利要求21所述的半导体装置，其中所述氧化物半导体层的氢浓度为小于或者等于5×1019原子/cm3。
30.根据权利要求21所述的半导体装置，其中所述第二晶体管的截止电流为小于或者等于1×10-13A。
31.一种半导体装置，包括：
源极线；
位线；
信号线；
字线；
第一选择线；
第二选择线；
第三晶体管，其以第三栅电极电连接到所述第一选择线；以及
第四晶体管，其以第四栅电极电连接到所述第二选择线，
其中，多个存储单元串联连接在所述源极线和所述位线之间，
所述多个存储单元之一包括第一晶体管、第二晶体管以及电容器，所述第一晶体管包含第一栅电极、第一源电极以及第一漏电极，所述第二晶体管包含第二栅电极、第二源电极以及第二漏电极，
所述第一晶体管设置在包含半导体材料的衬底中，
所述第二晶体管包含氧化物半导体层，
所述第一栅电极、所述第二源电极和所述第二漏电极中的一方、以及所述电容器的一个电极相互电连接，
所述源极线与所述第一源电极相互电连接，
所述位线与所述第一漏电极相互电连接，
所述位线通过所述第三晶体管电连接到所述第一漏电极，
所述源极线通过所述第四晶体管电连接到所述第一源电极，
并且，所述第一晶体管包括设置在所述包含半导体材料的衬底中的沟道形成区域、以夹着所述沟道形成区域的方式设置的杂质区域、在所述沟道形成区域上的第一栅极绝缘层、在所述第一栅极绝缘层上的所述第一栅电极、以及电连接到所述杂质区域的所述第一源电极及所述第一漏电极。
32.根据权利要求31所述的半导体装置，
其中，所述信号线与所述第二栅电极相互电连接，并且
所述字线、所述第二源电极和所述第二漏电极中的另一方、以及所述电容器的另一个电极相互电连接。
33.根据权利要求31所述的半导体装置，
其中，所述信号线与所述第二源电极和所述第二漏电极中的另一方相互电连接，并且
所述字线、所述第二栅电极、以及所述电容器的另一个电极相互电连接。
34.根据权利要求31所述的半导体装置，其中所述第二晶体管包括在所述包含半导体材料的衬底上的所述第二栅电极、在所述第二栅电极上的第二栅极绝缘层、在所述第二栅极绝缘层上的所述氧化物半导体层、以及电连接到所述氧化物半导体层的所述第二源电极及所述第二漏电极。
35.根据权利要求31所述的半导体装置，其中所述包含半导体材料的衬底为单晶半导体衬底或SOI衬底。
36.根据权利要求31所述的半导体装置，其中所述半导体材料为硅。
37.根据权利要求31所述的半导体装置，其中所述氧化物半导体层包括基于In-Ga-Zn-O的氧化物半导体材料。
38.根据权利要求31所述的半导体装置，其中所述氧化物半导体层包括In2Ga2ZnO7的晶体。
39.根据权利要求31所述的半导体装置，其中所述氧化物半导体层的氢浓度为小于或者等于5×1019原子/cm3。
40.根据权利要求31所述的半导体装置，其中所述第二晶体管的截止电流为小于或者等于1×10-13A。
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