JP6754579B2 - 半導体装置、記憶装置、電子機器 - Google Patents

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Description

本発明の一態様は、半導体装置、又は該半導体装置を有する電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ））やメモリ、センサなどといった半導体装置が用いられており、当該半導体装置は、微細化、及び低消費電力など様々な面で高性能化が図られている。
低消費電力化、微細化などの高性能化を図る方法として、半導体装置に使われているトランジスタの半導体層（以下、活性層、チャネル層、チャネル形成領域という場合がある）を酸化物半導体にする提案がある。例えば、チャネル層にインジウム、ガリウム、及び亜鉛を含む酸化物（以下、Ｉｎ−Ｇａ−Ｚｎ酸化物という場合がある）を用いたトランジスタなどが挙げられる（特許文献１参照。）。
特表平１１−５０５３７７号公報 特開２０１１−１２９８９３号公報
書き込み要求、及び読み出し要求の待機状態でも、メモリでは電力の消費が発生している（以下、スタンバイ電力という場合がある。）。メモリのスタンバイ電力は、メモリセルアレイのスタンバイ電力と周辺回路のスタンバイ電力に分類できる。
例えば、一般的な半導体メモリの１つであるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、セル内のトランジスタにおいてリーク電流が流れ、メモリセルアレイのスタンバイ電力が大きくなる。この対策として、チャネル形成領域に酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタという場合がある。ＯＳ；Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を設けることにより、リーク電流を低減し、メモリセルアレイのスタンバイ電力を小さくすることができる場合がある（特許文献２）。
また、例えば、近年のメモリでは、微細化、大容量化が進んでおり、ワードドライバ回路などの周辺回路におけるスタンバイ電力も大きくなる傾向がある。こちらも、ワードドライバ回路内においてリーク電流が流れることで、スタンバイ電力が大きくなる。
さらに、メモリセルの書き込み、読み出し動作では、ビット線を所定の電圧にプリチャージする必要がある。そのため、ビット線に接続されているメモリセル内においてリーク電流が流れ、それによって大きなスタンバイ電力が発生する場合がある。
そのため、メモリ全体の消費電力を低くするためには、メモリセルアレイのスタンバイ電力だけでなく、周辺回路のスタンバイ電力も小さくする必要性がある。
本発明の一態様は、新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を使用した電子機器を提供することを課題の一とする。
又は、本発明の一態様は、消費電力が低減された新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、半導体装置の消費電力を低減するための駆動方法を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の少なくとも一つについて、全ての課題を解決する必要はない。
（１）
本発明の一態様は、第１の回路と、第１のトランジスタと、第２のトランジスタと、を有し、第１の回路は、ＮＡＮＤ回路と、インバータ回路と、を有し、インバータ回路は、第１の入力端子と、第１の出力端子と、第１の電位入力端子と、第２の電位入力端子と、を有し、ＮＡＮＤ回路は、第２の入力端子と、第３の入力端子と、第２の出力端子と、第３の電位入力端子と、第４の電位入力端子と、を有し、第２の出力端子は、第１の入力端子と電気的に接続され、第１の電位入力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第４の電位入力端子は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの他方には、高電位電源からの電位が入力され、第２のトランジスタのソース又はドレインの他方には、低電位電源からの電位が入力され、第１のトランジスタは、ｐチャネル型トランジスタであり、第２のトランジスタは、ｎチャネル型トランジスタであることを特徴とする半導体装置である。
（２）
又は、本発明の一態様は、前記（１）において、第２の回路を有し、第２の回路は、複数の第１の回路と、第１トランジスタと、第２のトランジスタと、を有し、第２の回路において、一つのＮＡＮＤ回路の第２の入力端子は、他の全てのＮＡＮＤ回路の第２の入力端子と電気的に接続されており、全てのインバータ回路の第１の電位入力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、全てのＮＡＮＤ回路の第４の電位入力端子は、第２のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。
（３）
又は、本発明の一態様は、第１の回路と、第１のトランジスタと、第２のトランジスタと、を有し、第１の回路は、ＮＡＮＤ回路と、インバータ回路と、を有し、インバータ回路は、第１の入力端子と、第１の出力端子と、第１の電位入力端子と、第２の電位入力端子と、を有し、ＮＡＮＤ回路は、第２の入力端子と、第３の入力端子と、第２の出力端子と、第３の電位入力端子と、第４の電位入力端子と、を有し、第２の出力端子は、第１の入力端子と電気的に接続され、第３の電位入力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第２の電位入力端子は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの他方には、高電位電源からの電位が入力され、第２のトランジスタのソース又はドレインの他方には、低電位電源からの電位が入力され、第１のトランジスタは、ｐチャネル型トランジスタであり、第２のトランジスタは、ｎチャネル型トランジスタであることを特徴とする半導体装置である。
（４）
又は、本発明の一態様は、第１の回路と、第１のトランジスタと、第２のトランジスタと、を有し、第１の回路は、ＡＮＤ回路と、インバータ回路と、を有し、インバータ回路は、第１の入力端子と、第１の出力端子と、第１の電位入力端子と、第２の電位入力端子と、を有し、ＡＮＤ回路は、第２の入力端子と、第３の入力端子と、第２の出力端子と、第３の電位入力端子と、第４の電位入力端子と、を有し、第２の出力端子は、第１の入力端子と電気的に接続され、第３の電位入力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第２の電位入力端子は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの他方には、高電位電源からの電位が入力され、第２のトランジスタのソース又はドレインの他方には、低電位電源からの電位が入力され、第１のトランジスタは、ｐチャネル型トランジスタであり、第２のトランジスタは、ｎチャネル型トランジスタであることを特徴とする半導体装置である。
（５）
又は、本発明の一態様は、前記（３）又は前記（４）のいずれか一において、第２の回路を有し、第２の回路は、複数の第１の回路と、第１のトランジスタと、第２のトランジスタを有し、第２の回路において、一つのＮＡＮＤ回路又はＡＮＤ回路の第２の入力端子は、他の全てのＮＡＮＤ回路又はＡＮＤ回路の第２の入力端子と電気的に接続されており、全てのＮＡＮＤ回路又はＡＮＤ回路の第３の電位入力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、全てのインバータ回路の第２の電位入力端子は、第２のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。
（６）
又は、本発明の一態様は、前記（２）又は前記（５）のいずれか一において、複数の第２の回路を有し、一つのＮＡＮＤ回路又はＡＮＤ回路の第２の入力端子が、他の全てのＮＡＮＤ回路又はＡＮＤ回路の第２の入力端子と電気的に接続されていることを特徴とする半導体装置である。
（７）
又は、本発明の一態様は、第１の回路と、第１及び第２のトランジスタと、を有し、第１の回路は、第３乃至第５のトランジスタと、インバータ回路と、を有し、インバータ回路は、第１の入力端子と、第１の出力端子と、第１の電位入力端子と、第２の電位入力端子と、を有し、第３のトランジスタのソース又はドレインの一方は、第４のトランジスタのソース又はドレインの一方と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第４のトランジスタのソース又はドレインの他方と、第５のトランジスタのソース又はドレインの一方と、第１の入力端子と電気的に接続され、第４のトランジスタのゲートは、第５のトランジスタのゲートと電気的に接続され、第１の電位入力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第５のトランジスタのソース又はドレインの他方は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの他方には、高電位電源からの電位が入力され、第２のトランジスタのソース又はドレインの他方は、低電位電源からの電位が入力され、第１、第３、第４のトランジスタは、ｐチャネル型トランジスタであり、第２、第５のトランジスタは、ｎチャネル型トランジスタであることを特徴とする半導体装置である。
（８）
又は、本発明の一態様は、前記（７）において、第２の回路を有し、第２の回路は、複数の第１の回路と、第１のトランジスタと、第２のトランジスタと、を有し、第２の回路において、全ての第１の電位入力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、全ての第３のトランジスタのゲートは、第２のトランジスタのゲートと電気的に接続され、全ての第５のトランジスタのソース又はドレインの他方は、第２のトランジスタのソース又はドレインの一方と電気的に接続されることを特徴とする半導体装置である。
（９）
又は、本発明の一態様は、前記（８）において、複数の第２の回路を有することを特徴とする半導体装置である。
（１０）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一において、第１のレベルシフタ、第２のレベルシフタを有し、第１のレベルシフタの出力端子は、全ての第２の入力端子と電気的に接続され、第２のレベルシフタの出力端子は、全ての第３の入力端子と電気的に接続されることを特徴とする半導体装置である。
（１１）
又は、本発明の一態様は、前記（７）乃至（９）のいずれか一において、第１のレベルシフタ、第２のレベルシフタを有し、第１のレベルシフタの出力端子は、全ての第３のトランジスタのゲートと電気的に接続され、第２のレベルシフタの出力端子は、第３の入力端子と電気的に接続されることを特徴とする半導体装置である。
（１２）
又は、本発明の一態様は、前記（１）乃至（１１）のいずれか一において、第１のトランジスタ、第２のトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とする半導体装置である。
（１３）
又は、本発明の一態様は、メモリセルと、第１の配線と、第２の配線と、トランジスタと、を有し、トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、トランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、メモリセルは、第１の配線と電気的に接続され、第２の配線は、トランジスタを介して、第１の配線に電位を与えることを特徴とする半導体装置である。
（１４）
又は、本発明の一態様は、前記（１３）において、トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
（１５）
又は、本発明の一態様は、前記（１）乃至（１４）のいずれか一に記載の半導体装置を有する記憶装置である。
（１６）
又は、本発明の一態様は、前記（１５）に記載の記憶装置と、筐体と、を有する電子機器である。
本発明の一態様によって、新規な半導体装置の提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を使用した電子機器を提供することができる。
又は、本発明の一態様によって、消費電力が低減された新規な半導体装置を提供することができる。又は、本発明の一態様によって、半導体装置の消費電力を低減するための駆動方法を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 図１に示した半導体装置の動作例を説明するタイミングチャート。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 図１０に示した半導体装置の動作例を説明するタイミングチャート。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 図１９に示した半導体装置の動作例を説明するタイミングチャート。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様の半導体装置の一例を示す回路図。 図２９に示した半導体装置の動作例を説明するタイミングチャート。 図２９に示した半導体装置の動作例を説明するタイミングチャート。 本発明の一態様の半導体装置の一例を示す回路図。 本発明の一態様に係るメモリセルの一例を示す回路図。 本発明の一態様に係るメモリセルの一例を示す回路図。 本発明の一態様に係る記憶装置の一例のブロック図。 本発明の一態様に係るメモリセルアレイを示す回路図。 Ｉｎ−Ｍ−Ｚｎ酸化物の組成を説明する三角図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、及びＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 図５２に示した半導体装置の動作例を説明するタイミングチャート。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様を説明するためのフローチャート及び斜視図。 本発明の一態様の電子機器の一例を示す図。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路の構成例について説明する。
＜ワード線ドライバ回路の構成例１＞
始めに、本実施の形態に係るメモリセルアレイの１行のメモリセルに電気的に接続されているワード線ドライバ回路の構成例について説明する。
図２（Ａ）に、ワード線ドライバ回路の構成例を示す。ワード線ドライバ回路１０２は、トランジスタＭＳＰと、トランジスタＭＳＮと、回路ＷＬＤ１と、を有する。回路ＷＬＤ１（本明細書では、単位ワード線ドライバと言う場合がある）は、トランジスタＭ１乃至トランジスタＭ６を有している。トランジスタＭＳＰ、トランジスタＭ１、トランジスタＭ２、トランジスタＭ５はｐチャネル型トランジスタであり、トランジスタＭＳＮ、トランジスタＭ３、トランジスタＭ４、トランジスタＭ６はｎチャネル型トランジスタである。
トランジスタＭ１のゲートは、トランジスタＭ４のゲートと、配線ＷＬＥと、に電気的に接続されている。トランジスタＭ１のソース又はドレインの一方は、トランジスタＭ２のソース又はドレインの一方と電気的に接続され、トランジスタＭ１のソース又はドレインの他方は、トランジスタＭ２のソース又はドレインの他方と、トランジスタＭ３のソース又はドレインの一方と、トランジスタＭ５のゲートと、トランジスタＭ６のゲートと、に電気的に接続されている。トランジスタＭ２のゲートは、トランジスタＭ３のゲートと、配線ＲＡと、に電気的に接続されている。トランジスタＭ３のソース又はドレインの他方は、トランジスタＭ４のソース又はドレインの一方と電気的に接続されている。トランジスタＭ５のソース又はドレインの一方は、トランジスタＭ６のソース又はドレインの一方と、配線ＷＬと、に電気的に接続されている。
配線ＶＤＤＬは、トランジスタＭ１のソース又はドレインの一方と、トランジスタＭ２のソース又はドレインの一方と、に電気的に接続されている。トランジスタＭ４のソース又はドレインの他方は、トランジスタＭＳＮのソース又はドレインの一方と電気的に接続され、トランジスタＭＳＮのソース又はドレインの他方は、配線ＧＮＤＬＮと電気的に接続されている。トランジスタＭ５のソース又はドレインの他方は、トランジスタＭＳＰのソース又はドレインの一方と電気的に接続され、トランジスタＭＳＰのソース又はドレインの他方は、配線ＶＤＤＬＰと電気的に接続されている。配線ＧＮＤＬは、トランジスタＭ６のソース又はドレインの他方と電気的に接続されている。トランジスタＭＳＮのゲートは、配線ｓｌｅｅｐＮと電気的に接続され、トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと電気的に接続されている。
回路ＷＬＤ１を駆動させるためには、回路ＷＬＤ１に高電位電源及び低電位電源を接続する必要がある。上述した、配線ＶＤＤＬ、配線ＶＤＤＬＰは、高電位電源を他の回路に接続をするための配線として用いられ、配線ＧＮＤＬ、配線ＧＮＤＬＮは、低電位電源を他の回路に接続をするための配線として用いられる。ここで、高電位電源は、電源電圧ＶＤＤを供給する機能を有し、低電位電源は、固定電位ＧＮＤを供給する機能を有する。
配線ＷＬＥ、及び配線ＲＡは、外部からの信号をワード線ドライバ回路１０２に入力するための配線であり、配線ＷＬは、ワード線ドライバ回路１０２から所定のメモリセルに対して書き込み用選択信号を出力するための配線である。
回路ＷＬＤ１は、ＮＡＮＤ回路の出力端子とインバータ回路の入力端子を直列に接続したものなので、図２（Ａ）のワード線ドライバ回路１０２の回路ＷＬＤ１は、図２（Ｂ）のワード線ドライバ回路１０３の回路ＷＬＤ１Ｌに置き換えることができる。具体的には、図２（Ｂ）のＮＡＮＤ回路５１は、図２（Ａ）のワード線ドライバ回路１０２のトランジスタＭ１乃至トランジスタＭ４を置き換えた回路であり、図２（Ｂ）のインバータ回路５２は、図２（Ａ）のワード線ドライバ回路１０２のトランジスタＭ５及びトランジスタＭ６を置き換えた回路となっている。
回路ＷＬＤ１は、ＮＡＮＤ回路の出力端子とインバータ回路の入力端子を直列に接続したものなので、全体として論理積回路とみなすことができる。すなわち、配線ＷＬＥ及び配線ＲＡから高レベル電位が入力されたとき、配線ＷＬに高レベル電位が出力され、また、配線ＷＬＥ及び配線ＲＡの少なくとも一方から低レベル電位が入力されたとき、配線ＷＬに低レベル電位が出力される。
＜ワード線ドライバ回路の構成例２＞
ここでは、１２８個の単位ワード線ドライバを１６個毎に動作させるための構成例について、説明する。
本発明の一態様であるワード線ドライバ回路の一例を図１に示す。図１のワード線ドライバ回路１００は、１段につき１６個の回路ＷＬＤ１及び２個のスリープトランジスタ（図１では、トランジスタＭＳＰ−ｊ、トランジスタＭＳＮ−ｊと表記する）を有する、合計８段のワード線ドライバ回路である。
ワード線ドライバ回路１００は、ｐチャネル型のトランジスタＭ１［０］乃至トランジスタＭ１［１２７］と、ｐチャネル型のトランジスタＭ２［０］乃至トランジスタＭ２［１２７］と、ｎチャネル型のトランジスタＭ３［０］乃至トランジスタＭ３［１２７］と、ｎチャネル型のトランジスタＭ４［０］乃至トランジスタＭ４［１２７］と、ｐチャネル型のトランジスタＭ５［０］乃至トランジスタＭ５［１２７］と、ｎチャネル型のトランジスタＭ６［０］乃至トランジスタＭ６［１２７］と、ｐチャネル型のトランジスタＭＳＰ−０乃至トランジスタＭＳＰ−７と、ｎチャネル型のトランジスタＭＳＮ−０乃至トランジスタＭＳＮ−７と、を有している。
図１に示すとおり、回路ＷＬＤ１［ｉ］（ｉは１６×ｊ以上かつ１６×（ｊ＋１）−１以下の整数であり、ｊは０以上かつ７以下の整数である。例えば、ｊ＝７のとき、ｉは１１２以上かつ１２７以下の整数となる）は、トランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］を有する。そして、回路ＵＷＬＤ１−ｊは、回路ＷＬＤ１［１６×ｊ］乃至回路ＷＬＤ１［１６×（ｊ＋１）−１］、トランジスタＭＳＰ−ｊ及びトランジスタＭＳＮ−ｊで構成されている。
トランジスタＭ１［ｉ］のゲートは、トランジスタＭ４［ｉ］のゲートと、配線ＷＬＥと、に電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの一方は、トランジスタＭ２［ｉ］のソース又はドレインの一方と、配線ＶＤＤＬ［ｉ］と、に電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの他方は、トランジスタＭ２［ｉ］のソース又はドレインの他方と、トランジスタＭ３［ｉ］のソース又はドレインの一方と、トランジスタＭ５［ｉ］のゲートと、トランジスタＭ６［ｉ］のゲートと、に電気的に接続されている。
トランジスタＭ２［ｉ］のゲートは、トランジスタＭ３［ｉ］のゲートと、配線ＲＡ［ｉ］と、に電気的に接続されている。トランジスタＭ３［ｉ］のソース又はドレインの他方は、トランジスタＭ４［ｉ］のソース又はドレインの一方と電気的に接続されている。トランジスタＭ４［ｉ］のゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭ４［ｉ］のソース又はドレインの他方は、トランジスタＭＳＮ−ｊ（ｊは０以上かつ７以下の整数）のソース又はドレインの一方と電気的に接続されている。トランジスタＭ５［ｉ］のソース又はドレインの一方は、トランジスタＭ６［ｉ］のソース又はドレインの一方と、配線ＷＬ［ｉ］と、に電気的に接続され、トランジスタＭ５［ｉ］のソース又はドレインの他方は、トランジスタＭＳＰ−ｊのソース又はドレインの一方と電気的に接続されている。トランジスタＭ６［ｉ］のソース又はドレインの他方は、配線ＧＮＤＬ［ｉ］と電気的に接続されている。
トランジスタＭＳＰ−ｊのゲートは、配線ｓｌｅｅｐＰ−ｊと電気的に接続され、トランジスタＭＳＰ−ｊのソース又はドレインの他方は、配線ＶＤＤＬＰ−ｊと電気的に接続されている。トランジスタＭＳＮ−ｊのゲートは、配線ｓｌｅｅｐＮ−ｊと電気的に接続され、トランジスタＭＳＮ−ｊのソース又はドレインの他方は、配線ＧＮＤＬＮ−ｊと電気的に接続されている。
なお、図１では、一部の符号を省略している。具体的には、図１では、配線ｓｌｅｅｐＰ−０、配線ｓｌｅｅｐＰ−７、配線ｓｌｅｅｐＮ−０、配線ｓｌｅｅｐＮ−７、配線ＷＬＥ、配線ＲＡ［０］、配線ＲＡ［１５］、配線ＲＡ［１１２］、配線ＲＡ［１２７］、配線ＷＬ［０］、配線ＷＬ［１５］、配線ＷＬ［１１２］、配線ＷＬ［１２７］、配線ＶＤＤＬ［０］、配線ＶＤＤＬ［１５］、配線ＶＤＤＬ［１１２］、配線ＶＤＤＬ［１２７］、配線ＧＮＤＬ［０］、配線ＧＮＤＬ［１５］、配線ＧＮＤＬ［１１２］、配線ＧＮＤＬ［１２７］、配線ＶＤＤＬＰ−０、配線ＶＤＤＬＰ−７、配線ＧＮＤＬＮ−０、配線ＧＮＤＬＮ−７、トランジスタＭＳＮ−０、トランジスタＭＳＮ−７、トランジスタＭＳＰ−０、トランジスタＭＳＰ−７、トランジスタＭ１［０］、トランジスタＭ２［０］、トランジスタＭ３［０］、トランジスタＭ４［０］、トランジスタＭ５［０］、トランジスタＭ６［０］、トランジスタＭ１［１５］、トランジスタＭ２［１５］、トランジスタＭ３［１５］、トランジスタＭ４［１５］、トランジスタＭ５［１５］、トランジスタＭ６［１５］、トランジスタＭ１［１１２］、トランジスタＭ２［１１２］、トランジスタＭ３［１１２］、トランジスタＭ４［１１２］、トランジスタＭ５［１１２］、トランジスタＭ６［１１２］、トランジスタＭ１［１２７］、トランジスタＭ２［１２７］、トランジスタＭ３［１２７］、トランジスタＭ４［１２７］、トランジスタＭ５［１２７］、トランジスタＭ６［１２７］、回路ＷＬＤ１［０］、回路ＷＬＤ１［１５］、回路ＷＬＤ１［１１２］、回路ＷＬＤ１［１２７］、回路ＵＷＬＤ１−０、回路ＵＷＬＤ１−７のみ図示しており、他は省略している。
なお、ワード線ドライバ回路１００の回路ＷＬＤ１［ｉ］を駆動させるためには、ワード線ドライバ回路１０２の場合と同様に、回路ＷＬＤ１［ｉ］に高電位電源及び低電位電源を接続する必要がある。配線ＶＤＤＬ［０］乃至配線ＶＤＤＬ［１２７］、配線ＶＤＤＬＰ−０乃至配線ＶＤＤＬＰ−７は、図示していないが高電位電源と接続されており、それらの配線は高電位電源によって電源電圧ＶＤＤが印加されているものとする。配線ＧＮＤＬ［０］乃至配線ＧＮＤＬ［１２７］、配線ＧＮＤＬＮ−０乃至配線ＧＮＤＬＮ−７は、図示していないが低電位電源と接続されており、それらの配線は低電位電源によって固定電位ＧＮＤ（又は基準電位、接地電位という場合がある）が印加されているものとする。
配線ＷＬＥ、及び配線ＲＡ［ｉ］は、外部からの信号をワード線ドライバ回路１００に入力するための配線であり、配線ＷＬ［ｉ］は、ワード線ドライバ回路１００から所定のメモリセルに対して書き込み用選択信号を出力するための配線である。
＜ワード線ドライバ回路の動作例＞
図１のワード線ドライバ回路１００の動作例について、説明する。図３は、ワード線ドライバ回路１００の動作例を示すタイミングチャートである。なお、簡易的に説明するため、図３のタイミングチャートには、ｊ段目の回路ＷＬＤ１［ｉ］の動作例を示し、具体的には、配線ＷＬＥ、配線ＲＡ［ｉ］、配線ＷＬ［ｉ］、配線ｓｌｅｅｐＰ−ｊ、配線ＳｌｅｅｐＮ−ｊの電位の変化を示している。なお、「Ｌｏｗ」は、低レベル電位を表し、「Ｈｉｇｈ」は高レベル電位を表す。また、配線ＷＬＥ、及び配線ＲＡ［ｉ］のそれぞれには、電源電圧ＶＤＤ、或いは固定電位ＧＮＤのいずれかが入力されるが、配線ＷＬＥ、及び配線ＲＡ［ｉ］に接続されているトランジスタＭ１［ｉ］、トランジスタＭ２［ｉ］、トランジスタＭ３［ｉ］、トランジスタＭ４［ｉ］のオン状態、オフ状態を制御できるのであれば、電源電圧ＶＤＤよりも低い電圧を高レベル電位（Ｈｉｇｈ）とし、固定電位ＧＮＤよりも高い電圧を低レベル電位（Ｌｏｗ）としてもよい。そのため、図３の配線ＷＬＥ、及び配線ＲＡ［ｉ］の高レベル電位の表記を「Ｈｉｇｈ」とし、低レベル電位の表記を「Ｌｏｗ」としている。
時刻Ｔ０において、配線ｓｌｅｅｐＰ−ｊの電位を低レベルとし、配線ｓｌｅｅｐＮ−ｊの電位を高レベルとする。これにより、配線ｓｌｅｅｐＰ−ｊに接続されているトランジスタＭＳＰ−ｊ、及び配線ｓｌｅｅｐＮ−ｊに接続されているトランジスタＭＳＮ−ｊがオン状態となる。つまり、トランジスタＭＳＰ−ｊを経由してトランジスタＭ５［ｉ］のソース又はドレインの一方に電源電圧ＶＤＤが印加され、トランジスタＭＳＮ−ｊを経由してトランジスタＭ４［ｉ］のソース又はドレインの他方に固定電位ＧＮＤが印加される。
時刻Ｔ０から時刻Ｔ１の間において、配線ＷＬＥに低レベル電位が印加され、配線ＲＡ［ｉ］に低レベル電位が印加されている。つまり、トランジスタＭ１［ｉ］のゲート、トランジスタＭ２［ｉ］のゲート、トランジスタＭ３［ｉ］のゲート、及びトランジスタＭ４［ｉ］のゲートに低レベル電位が印加されるため、トランジスタＭ１［ｉ］、及びトランジスタＭ２［ｉ］はオン状態となり、トランジスタＭ３［ｉ］、及びトランジスタＭ４［ｉ］はオフ状態となる。これにより、トランジスタＭ１［ｉ］、及びトランジスタＭ２［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに電源電圧ＶＤＤが印加される。そのため、トランジスタＭ５［ｉ］はオフ状態となり、トランジスタＭ６［ｉ］はオン状態となるので、トランジスタＭ６［ｉ］を経由して、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。
時刻Ｔ１において、配線ＲＡ［ｉ］に高レベル電位を印加する。このとき、トランジスタＭ２［ｉ］のゲート、及びトランジスタＭ３［ｉ］のゲートに高レベル電位が印加されるため、トランジスタＭ２［ｉ］はオフ状態となり、及びトランジスタＭ３［ｉ］はオン状態となる。ただし、この段階では、トランジスタＭ１［ｉ］がオン状態のままなので、時刻Ｔ１以前と同様に、電源電圧ＶＤＤがトランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加される。また、トランジスタＭ４［ｉ］がオフ状態のため、固定電位ＧＮＤがトランジスタＭ４［ｉ］を経由してトランジスタＭ３［ｉ］のソース又はドレインの他方に印加されない。つまり、配線ＷＬ［ｉ］は、時刻Ｔ１以前と同じ低レベル電位が出力される。
時刻Ｔ２において、配線ＷＬＥに高レベル電位を印加する。このとき、トランジスタＭ１［ｉ］のゲート、及びトランジスタＭ４［ｉ］のゲートに高レベル電位が印加されるため、トランジスタＭ１［ｉ］はオフ状態となり、トランジスタＭ４［ｉ］はオン状態となる。トランジスタＭ２［ｉ］はオフ状態なので、電源電圧ＶＤＤが、トランジスタＭ１［ｉ］、又はトランジスタＭ２［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加されなくなる。トランジスタＭ３［ｉ］はオン状態なので、固定電位ＧＮＤが、トランジスタＭ３［ｉ］、及びトランジスタＭ４［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加される。これにより、トランジスタＭ５［ｉ］はオン状態、トランジスタＭ６［ｉ］はオフ状態となるので、トランジスタＭ５［ｉ］を経由して、配線ＷＬ［ｉ］に電源電圧ＶＤＤが出力される。
なお、ｉ行目にあるメモリセルは、時刻Ｔ２から時刻Ｔ３までの間に、配線ＷＬ［ｉ］から電源電圧ＶＤＤが印加されるので、このタイミングでデータの書き込みが行われる。つまり、配線ＲＡ［０］乃至配線ＲＡ［１２７］の少なくとも一に高レベル電位が入力された状態で、配線ＷＬＥに高レベル電位を入力することで、配線ＲＡ［０］乃至配線ＲＡ［１２７］のうち高レベル電位となっている配線の行が有するメモリセルに同時にデータを書き込むことができる。
また、ｊ段に有する配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］が全て低レベル電位であるとき、ｊ段が有する全ての行に存在するメモリセルへの書き込み動作は行われない。このとき、ｊ段にある回路ＷＬＤ１［１６×ｊ］乃至回路ＷＬＤ１［１６×（ｊ＋１）−１］、つまり回路ＵＷＬＤ１−ｊを動作させる必要が無いため、トランジスタＭＳＮ−ｊ、及びトランジスタＭＳＰ−ｊをオフ状態にすることが好ましい。これによって、書き込み用選択信号を出力しない回路ＵＷＬＤ１−ｊに対して、電源電圧ＶＤＤ及び固定電位ＧＮＤの供給を遮断することができるので、消費電力を低減することができる。
時刻Ｔ３において、配線ＷＬＥに低レベル電位を印加する。このとき、トランジスタＭ１［ｉ］のゲート、及びトランジスタＭ４［ｉ］のゲートに低レベル電位が印加されるため、トランジスタＭ１［ｉ］はオン状態となり、及びトランジスタＭ４［ｉ］はオフ状態となる。つまり、トランジスタＭ１［ｉ］、トランジスタＭ２［ｉ］、トランジスタＭ３［ｉ］、及びトランジスタＭ４［ｉ］のそれぞれのオン状態、オフ状態は、時刻Ｔ１から時刻Ｔ２まで間の状態と同じとなるので、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。
時刻Ｔ４において、配線ｓｌｅｅｐＰ−ｊの電位を高レベルとし、配線ｓｌｅｅｐＮ−ｊの電位を低レベルとすることで、トランジスタＭＳＰ−ｊ、及びトランジスタＭＳＮ−ｊはオフ状態となる。このため、ワード線ドライバ回路１００への電源電圧ＶＤＤ及び固定電位ＧＮＤの供給が遮断されるので、消費電力を低減することができる。
なお、図３のタイミングチャートおいて、時刻Ｔ０で、配線ｓｌｅｅｐＰ−ｊを低レベル電位とし、配線ｓｌｅｅｐＮ−ｊを高レベル電位としたが、ワード線ドライバ回路１００の動作はこれに限定されない。例えば、時刻Ｔ１から時刻Ｔ２までの間で、配線ｓｌｅｅｐＰ−ｊに低レベル電位を、配線ｓｌｅｅｐＮ−ｊに高レベル電位を印加してもよい。
＜ワード線ドライバ回路の構成例３＞
ここでは、１２８個の単位ワード線ドライバを一括で動作することが可能な回路の構成例を説明する。
図１では、１６個の回路ＷＬＤ１、スリープトランジスタとしてトランジスタＭＳＰ−ｊ、及びトランジスタＭＳＮ−ｊを設けた回路を１段として、合計８段のワード線ドライバ回路を示した。次に、図１とは別の一例としてワード線ドライバ回路を図４に示す。ワード線ドライバ回路１１０は、１２８個の回路ＷＬＤ１と２個のスリープトランジスタ（図４では、トランジスタＭＳＰ、トランジスタＭＳＮと表記する）を設けたワード線ドライバ回路である。
ワード線ドライバ回路１１０は、ｐチャネル型のトランジスタＭ１［０］乃至トランジスタＭ１［１２７］と、ｐチャネル型のトランジスタＭ２［０］乃至トランジスタＭ２［１２７］と、ｎチャネル型のトランジスタＭ３［０］乃至トランジスタＭ３［１２７］と、ｎチャネル型のトランジスタＭ４［０］乃至トランジスタＭ４［１２７］と、ｐチャネル型のトランジスタＭ５［０］乃至トランジスタＭ５［１２７］と、ｎチャネル型のトランジスタＭ６［０］乃至トランジスタＭ６［１２７］と、ｐチャネル型のトランジスタＭＳＰと、ｎチャネル型のトランジスタＭＳＮと、を有している。
トランジスタＭ１［ｉ］（ｉは０以上かつ１２７以下の整数）のゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの一方は、トランジスタＭ２［ｉ］のソース又はドレインの一方と、配線ＶＤＤＬ［ｉ］と、に電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの他方は、トランジスタＭ２［ｉ］のソース又はドレインの他方と、トランジスタＭ３［ｉ］のソース又はドレインの一方と、トランジスタＭ５［ｉ］のゲートと、トランジスタＭ６［ｉ］のゲートと、に電気的に接続されている。
トランジスタＭ２［ｉ］のゲートは、トランジスタＭ３［ｉ］のゲート、及び配線ＲＡ［ｉ］と電気的に接続されている。トランジスタＭ３［ｉ］のソース又はドレインの他方は、トランジスタＭ４［ｉ］のソース又はドレインの一方と電気的に接続されている。トランジスタＭ４［ｉ］のゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭ４［ｉ］のソース又はドレインの他方は、トランジスタＭＳＮのソース又はドレインの一方と電気的に接続されている。トランジスタＭ５［ｉ］のソース又はドレインの一方は、トランジスタＭＳＰのソース又はドレインの一方と電気的に接続され、トランジスタＭ５［ｉ］のソース又はドレインの他方は、トランジスタＭ６［ｉ］のソース又はドレインの一方、及び配線ＷＬ［ｉ］と電気的に接続されている。トランジスタＭ６［ｉ］のソース又はドレインの他方は、配線ＧＮＤＬ［ｉ］と電気的に接続されている。
トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと電気的に接続され、トランジスタＭＳＰのソース又はドレインの他方は、配線ＶＤＤＬＰと電気的に接続されている。トランジスタＭＳＮのゲートは、配線ｓｌｅｅｐＮと電気的に接続され、トランジスタＭＳＮのソース又はドレインの他方は、配線ＧＮＤＬＮと電気的に接続されている。
なお、図４では、一部の符号を省略している。具体的には、図４では、配線ｓｌｅｅｐＰ、配線ｓｌｅｅｐＮ、配線ＷＬＥ、配線ＲＡ［０］、配線ＲＡ［１５］、配線ＲＡ［１１２］、配線ＲＡ［１２７］、配線ＷＬ［０］、配線ＷＬ［１５］、配線ＷＬ［１１２］、配線ＷＬ［１２７］、配線ＶＤＤＬ［０］、配線ＶＤＤＬ［１５］、配線ＶＤＤＬ［１１２］、配線ＶＤＤＬ［１２７］、配線ＧＮＤＬ［０］、配線ＧＮＤＬ［１５］、配線ＧＮＤＬ［１１２］、配線ＧＮＤＬ［１２７］、配線ＶＤＤＬＰ、配線ＧＮＤＬＮ、トランジスタＭＳＮ、トランジスタＭＳＰ、トランジスタＭ１［０］、トランジスタＭ２［０］、トランジスタＭ３［０］、トランジスタＭ４［０］、トランジスタＭ５［０］、トランジスタＭ６［０］、トランジスタＭ１［１５］、トランジスタＭ２［１５］、トランジスタＭ３［１５］、トランジスタＭ４［１５］、トランジスタＭ５［１５］、トランジスタＭ６［１５］、トランジスタＭ１［１１２］、トランジスタＭ２［１１２］、トランジスタＭ３［１１２］、トランジスタＭ４［１１２］、トランジスタＭ５［１１２］、トランジスタＭ６［１１２］、トランジスタＭ１［１２７］、トランジスタＭ２［１２７］、トランジスタＭ３［１２７］、トランジスタＭ４［１２７］、トランジスタＭ５［１２７］、トランジスタＭ６［１２７］、回路ＷＬＤ１［０］、回路ＷＬＤ１［１５］、回路ＷＬＤ１［１１２］、回路ＷＬＤ１［１２７］のみ図示しており、他は省略している。
なお、ワード線ドライバ回路１１０の回路ＷＬＤ１［ｉ］を駆動させるためには、ワード線ドライバ回路１００、及びワード線ドライバ回路１０２の場合と同様に、回路ＷＬＤ１［ｉ］に高電位電源及び低電位電源を接続する必要がある。配線ＶＤＤＬ［０］乃至配線ＶＤＤＬ［１２７］、配線ＶＤＤＬＰは、図示していないが高電位電源と接続されており、それらの配線は電源電圧ＶＤＤが印加されているものとする。配線ＧＮＤＬ［０］乃至配線ＧＮＤＬ［１２７］、配線ＧＮＤＬＮは、図示していないが低電位電源と接続されており、それらの配線は固定電位ＧＮＤ（又は基準電位、接地電位という場合がある）が印加されているものとする。
なお、ワード線ドライバ回路１１０の構成例は、回路ＷＬＤ１の個数を１２８個とした、ワード線ドライバ回路１００の回路ＵＷＬＤ１−ｊの構成例と一致する。そのため、ワード線ドライバ回路１１０の動作は、ワード線ドライバ回路１００の回路ＵＷＬＤ１−ｊの動作の記載を参酌する。
＜その他の回路の構成例＞
図１では、１６個の回路ＷＬＤ１に２個のスリープトランジスタ（トランジスタＭＳＰ−ｊ及びトランジスタＭＳＮ−ｊ）を設けた構成を示し、また、図４では、１２８個の回路ＷＬＤ１に２個のスリープトランジスタ（トランジスタＭＳＰ及びトランジスタＭＳＮ）を設けた構成を示したが、本実施の形態はこれに限定されない。例えば、１個の回路ＷＬＤ１に２個のスリープトランジスタを設けた構成にしてもよい。又は、例えば、１６個の回路ＷＬＤ１に２個のスリープトランジスタを設けた構成を４段設けて、残り６４個の回路ＷＬＤ１の１個ずつに対し２個のスリープトランジスタを設けた構成のような、１段あたりの回路ＷＬＤ１の個数が異なるような構成にしてもよい。又は、例えば、回路ＷＬＤ１の合計数は１２８に限定されず、１２８よりも多くしてもよく、又は少なくしてもよい。
また、図１のワード線ドライバ回路１００、図４のワード線ドライバ回路１１０のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えてもよい。その場合の回路の構成例をそれぞれ図５、図６に示す。
図５のワード線ドライバ回路１０１は、図１のワード線ドライバ回路１００のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えたものであり、図６のワード線ドライバ回路１１１は、図４のワード線ドライバ回路１１０のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えたものである。
また、ワード線ドライバ回路１００、にレベルシフタを用いることで、電圧ＶＤＤよりも高い電圧（以下、ＶＤＤＨという）を使用することができる。図７に、ワード線ドライバ回路１００にレベルシフタを設けた一例を示す。ワード線ドライバ回路１６０は、図１のワード線ドライバ回路１００に加え、レベルシフタＬＳ、及びレベルシフタＬＳＡ［０］乃至レベルシフタＬＳＡ［１２７］を有している。
ただし、図７のワード線ドライバ回路１６０では、一部のレベルシフタを図示し、他のレベルシフタは省略している。具体的には、図７では、レベルシフタＬＳ、レベルシフタＬＳＡ［０］、レベルシフタＬＳＡ［１５］、レベルシフタＬＳＡ［１１２］、レベルシフタＬＳＡ［１２７］のみ図示しており、他は省略している。
レベルシフタＬＳの入力端子は、配線ＷＬＥと電気的に接続され、レベルシフタＬＳの出力端子は、トランジスタＭ１［ｉ］のゲート及びトランジスタＭ４［ｉ］のゲートと電気的に接続されている。レベルシフタＬＳＡ［ｉ］の入力端子は、配線ＲＡ［ｉ］と電気的に接続され、レベルシフタＬＳＡ［ｉ］の出力端子は、トランジスタＭ２［ｉ］のゲート及びトランジスタＭ３［ｉ］のゲートと電気的に接続されている。
このように、レベルシフタＬＳを設けることで、配線ＷＬＥに印加された電圧ＶＤＤをＶＤＤＨまで昇圧することができ、レベルシフタＬＳＡ［ｉ］を設けることで、配線ＲＡ［ｉ］に印加された電圧ＶＤＤをＶＤＤＨまで昇圧することができる。
また、図７のワード線ドライバ回路１６０のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えてもよい。その場合の回路を図８のワード線ドライバ回路１６１に示す。ワード線ドライバ回路１６１の回路ＷＬＤ１Ｌは、トランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えた構成となっている。また、図７のワード線ドライバ回路１６０のレベルシフタＬＳＡ［ｉ］は、回路ＷＬＤ１［ｉ］の外部に設けた構成としているが、本実施の形態はこの構成に限定されず、回路ＷＬＤ１［ｉ］の内部にレベルシフタＬＳＡ［ｉ］を設けてもよい。
また、固定電位ＧＮＤよりも低い電圧（以下、ＶＳＳＬという）を使用してもよい。その場合は、上述と同じ要領で、固定電位ＧＮＤをＶＳＳＬまで降圧させるレベルシフタを用いればよい。
また、図示していないが、図４のワード線ドライバ回路１１０にも、図７のワード線ドライバ回路１６０と同様に、電圧ＶＤＤをＶＤＤＨに昇圧するためレベルシフタ、又は、固定電位ＧＮＤをＶＳＳＬに降圧するためのレベルシフタを設けることができる。具体的には、配線ＷＬＥと、トランジスタＭ１［ｉ］のゲートとトランジスタＭ４［ｉ］のゲートとの接続箇所と、の間にレベルシフタを設け、配線ＲＡ［ｉ］と、トランジスタＭ２［ｉ］のゲートとトランジスタＭ３［ｉ］のゲートの接続箇所と、の間にレベルシフタを設ければよい。
本実施の形態で説明したトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］、特にスリープトランジスタとして機能するトランジスタＭＳＰ−ｊ、トランジスタＭＳＮ−ｊ（又は、トランジスタＭＳＰ、トランジスタＭＳＮ）は、オフ電流（又は、リーク電流）の小さいトランジスタを用いるのが好ましい。例えば、後述する酸化物半導体をチャネル形成領域に有するトランジスタを用いるのが好ましい。また、オン状態、オフ状態を制御できればよいので、機械的スイッチ、又は、ＭＥＭＳ素子などを用いてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様である回路の構成例について説明する。
＜ワード線ドライバ回路の構成例１＞
始めに、本実施の形態に係るメモリセルアレイの１行のメモリセルに電気的に接続されているワード線ドライバ回路の構成について説明する。
図９（Ａ）に、ワード線ドライバ回路の構成例を示す。ワード線ドライバ回路１２２は、回路ＷＬＤ２（本明細書では、単位ワード線ドライバと言う場合がある）と、トランジスタＭＳＰと、トランジスタＭＳＮと、トランジスタＭ１乃至トランジスタＭ３と、トランジスタＭ５と、トランジスタＭ６と、を有している。トランジスタＭ１、トランジスタＭ２、トランジスタＭ５はｐチャネル型トランジスタであり、トランジスタＭ３、トランジスタＭ６はｎチャネル型トランジスタである。
トランジスタＭ１のゲートは、配線ＷＬＥと電気的に接続されている。トランジスタＭ１のソース又はドレインの一方は、トランジスタＭ２のソース又はドレインの一方と電気的に接続され、トランジスタＭ１のソース又はドレインの他方は、トランジスタＭ２のソース又はドレインの他方と、トランジスタＭ３のソース又はドレインの一方と、トランジスタＭ５のゲートと、及びトランジスタＭ６のゲートと、に電気的に接続されている。トランジスタＭ２のゲートは、トランジスタＭ３のゲートと、配線ＲＡと、に電気的に接続されている。トランジスタＭ５のソース又はドレインの一方は、トランジスタＭ６のソース又はドレインの一方と、配線ＷＬと、に電気的に接続されている。
配線ＶＤＤＬは、トランジスタＭ１のソース又はドレインの一方と、トランジスタＭ２のソース又はドレインの一方と、に電気的に接続されている。トランジスタＭ３のソース又はドレインの他方は、トランジスタＭＳＮのソース又はドレインの一方と電気的に接続されている。トランジスタＭＳＮのゲートは、トランジスタＭ１のゲートと、配線ＷＬＥと、に電気的に接続され、トランジスタＭＳＮのソース又はドレインの他方は、配線ＧＮＤＬＮと電気的に接続されている。トランジスタＭ５のソース又はドレインの他方は、トランジスタＭＳＰのソース又はドレインの一方と電気的に接続され、トランジスタＭＳＰのソース又はドレインの他方は、配線ＶＤＤＬＰと電気的に接続されている。トランジスタＭ６のソース又はドレインの他方は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳＮのゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと電気的に接続されている。
なお、回路ＷＬＤ２を駆動させるためには、回路ＷＬＤ２に高電位電源及び低電位電源を接続する必要がある。上述した、配線ＶＤＤＬ、配線ＶＤＤＬＰは、高電位電源を他の回路に接続をするための配線として用いられ、配線ＧＮＤＬ、配線ＧＮＤＬＮは、低電位電源を他の回路に接続をするための配線として用いられる。ここで、高電位電源は、電源電圧ＶＤＤを供給する機能を有し、低電位電源は、固定電位ＧＮＤを供給する機能を有する。
配線ＷＬＥ、及び配線ＲＡは、外部からの信号をワード線ドライバ回路１２２に入力するための配線であり、配線ＷＬは、ワード線ドライバ回路１２２から所定のメモリセルに対して書き込み用選択信号を出力するための配線である。
回路ＷＬＤ２のトランジスタＭ５とトランジスタＭ６の接続構成は、インバータ回路として機能するので、図９（Ａ）のワード線ドライバ回路１２２の回路ＷＬＤ２は、図９（Ｂ）のワード線ドライバ回路１２３の回路ＷＬＤ２Ｌに置き換えることができる。具体的には、図９（Ｂ）のワード線ドライバ回路１２３のインバータ回路５２は、図９（Ａ）のワード線ドライバ回路１２２のトランジスタＭ５及びトランジスタＭ６を置き換えた回路となっている。
回路ＷＬＤ２とトランジスタＭＳＮの構成は、ＮＡＮＤ回路の出力端子とインバータ回路の入力端子を直列に接続したものなので、全体として論理積回路とみなすことができる。すなわち、配線ＷＬＥ及び配線ＲＡから高レベル電位が入力されたとき、配線ＷＬに高レベル電位が出力され、また、配線ＷＬＥ及び配線ＲＡの少なくとも一方から低レベル電位が入力されたとき、配線ＷＬに低レベル電位が出力される。
＜ワード線ドライバ回路の構成例２＞
ここでは、１２８個の単位ワード線ドライバを１６個毎に動作させるための構成例について、説明する。
本発明の一態様であるワード線ドライバ回路の一例を図１０に示す。ワード線ドライバ回路１２０は、１段につき１６個の回路ＷＬＤ２及び１個のスリープトランジスタ（図１０では、トランジスタＭＳＰ−ｊと表記する）を設けた、合計８段で構成されているワード線ドライバ回路である。なお、図１との違いは、図１のワード線ドライバ回路１００のトランジスタＭ４［ｉ］をＭＳＮ−ｊとして、一つにまとめている点である。
ワード線ドライバ回路１２０は、ｐチャネル型のトランジスタＭ１［０］乃至トランジスタＭ１［１２７］と、ｐチャネル型のトランジスタＭ２［０］乃至トランジスタＭ２［１２７］と、ｎチャネル型のトランジスタＭ３［０］乃至トランジスタＭ３［１２７］と、ｐチャネル型のトランジスタＭ５［０］乃至トランジスタＭ５［１２７］と、ｎチャネル型のトランジスタＭ６［０］乃至トランジスタＭ６［１２７］と、ｐチャネル型のトランジスタＭＳＰ−０乃至トランジスタＭＳＰ−７と、ｎチャネル型のトランジスタＭＳＮ−０乃至トランジスタＭＳＮ−７と、を有している。
図１０に示すとおり、回路ＷＬＤ２［ｉ］（ｉは１６×ｊ以上かつ１６×（ｊ＋１）−１以下の整数であり、ｊは０以上かつ７以下の整数である。例えば、ｊ＝７のとき、ｉは１１２以上かつ１２７以下の整数となる）は、トランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］を有する。そして、回路ＵＷＬＤ２−ｊは、回路ＷＬＤ２［１６×ｊ］乃至回路ＷＬＤ２［１６×（ｊ＋１）−１］、トランジスタＭＳＰ−ｊ及びトランジスタＭＳＮ−ｊで構成されている。
トランジスタＭ１［ｉ］のゲートは、配線ＷＬＥ−ｊと電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの一方は、トランジスタＭ２［ｉ］のソース又はドレインの一方と、配線ＶＤＤＬ［ｉ］と、に電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの他方は、トランジスタＭ２［ｉ］のソース又はドレインの他方と、トランジスタＭ３［ｉ］のソース又はドレインの一方と、トランジスタＭ５［ｉ］のゲートと、トランジスタＭ６［ｉ］のゲートと、に電気的に接続されている。トランジスタＭ２［ｉ］のゲートは、トランジスタＭ３［ｉ］のゲートと、配線ＲＡ［ｉ］と、に電気的に接続されている。トランジスタＭ３［ｉ］のソース又はドレインの他方は、トランジスタＭＳＮ−ｊのソース又はドレインの一方と電気的に接続されている。トランジスタＭ５［ｉ］のソース又はドレインの一方は、トランジスタＭＳＰ−ｊのソース又はドレインの一方と電気的に接続され、トランジスタＭ５［ｉ］のソース又はドレインの他方は、トランジスタＭ６［ｉ］のソース又はドレインの一方と、配線ＷＬ［ｉ］と、に電気的に接続されている。トランジスタＭ６［ｉ］のソース又はドレインの他方は、配線ＧＮＤＬ［ｉ］と電気的に接続されている。
トランジスタＭＳＰ−ｊのゲートは、配線ｓｌｅｅｐＰ−ｊと電気的に接続され、トランジスタＭＳＰ−ｊのソース又はドレインの他方は、配線ＶＤＤＬＰ−ｊと電気的に接続されている。トランジスタＭＳＮ−ｊのゲートは、配線ＷＬＥ−ｊと電気的に接続され、トランジスタＭＳＮ−ｊのソースまたはドレインの他方は、配線ＧＮＤＬＮ−ｊと電気的に接続されている。
なお、図１０では、一部の符号を省略している。具体的には、図１０では、配線ｓｌｅｅｐＰ−０、配線ｓｌｅｅｐＰ−７、配線ＲＡ［０］、配線ＲＡ［１５］、配線ＲＡ［１１２］、配線ＲＡ［１２７］、配線ＷＬ［０］、配線ＷＬ［１５］、配線ＷＬ［１１２］、配線ＷＬ［１２７］、配線ＷＬＥ−０、配線ＷＬＥ−７、配線ＶＤＤＬ［０］、配線ＶＤＤＬ［１５］、配線ＶＤＤＬ［１１２］、配線ＶＤＤＬ［１２７］、配線ＧＮＤＬ［０］、配線ＧＮＤＬ［１５］、配線ＧＮＤＬ［１１２］、配線ＧＮＤＬ［１２７］、配線ＶＤＤＬＰ−０、配線ＶＤＤＬＰ−７、配線ＧＮＤＬＮ−０、配線ＧＮＤＬＮ−７、トランジスタＭＳＮ−０、トランジスタＭＳＮ−７、トランジスタＭＳＰ−０、トランジスタＭＳＰ−７、トランジスタＭ１［０］、トランジスタＭ２［０］、トランジスタＭ３［０］、トランジスタＭ５［０］、トランジスタＭ６［０］、トランジスタＭ１［１５］、トランジスタＭ２［１５］、トランジスタＭ３［１５］、トランジスタＭ５［１５］、トランジスタＭ６［１５］、トランジスタＭ１［１１２］、トランジスタＭ２［１１２］、トランジスタＭ３［１１２］、トランジスタＭ５［１１２］、トランジスタＭ６［１１２］、トランジスタＭ１［１２７］、トランジスタＭ２［１２７］、トランジスタＭ３［１２７］、トランジスタＭ５［１２７］、トランジスタＭ６［１２７］、回路ＷＬＤ２［０］、回路ＷＬＤ２［１５］、回路ＷＬＤ２［１１２］、回路ＷＬＤ２［１２７］、回路ＵＷＬＤ２−０、回路ＵＷＬＤ２−７のみ図示しており、他は省略している。
なお、ワード線ドライバ回路１２０の回路ＷＬＤ２［ｉ］を駆動させるためには、ワード線ドライバ回路１２２の場合と同様に、回路ＷＬＤ２［ｉ］に高電位電源及び低電位電源を接続する必要がある。配線ＶＤＤＬ［０］乃至配線ＶＤＤＬ［１２７］、配線ＶＤＤＬＰ−０乃至配線ＶＤＤＬＰ−７は、図示していないが高電位電源と接続されており、それらの配線は高電位電源によって電源電圧ＶＤＤが印加されているものとする。配線ＧＮＤＬ［０］乃至配線ＧＮＤＬ［１２７］、配線ＧＮＤＬＮ−０乃至配線ＧＮＤＬＮ−７は、図示していないが低電位電源と接続されており、それらの配線は低電位電源によって固定電位ＧＮＤ（又は基準電位、接地電位という場合がある）が印加されているものとする。
配線ＷＬＥ−ｊ、及び配線ＲＡ［ｉ］は、外部からの信号をワード線ドライバ回路１２０に入力するための配線であり、配線ＷＬ［ｉ］は、ワード線ドライバ回路１２０から所定のメモリセルに対して書き込み用選択信号を出力するための配線である。
＜ワード線ドライバ回路の動作方法例＞
図１０のワード線ドライバ回路１２０の動作例について、説明する。図１１に、ワード線ドライバ回路１００のタイミングチャートを示す。なお、簡易的に説明するため、図１１のタイミングチャートには、ｊ段目に存在する回路ＷＬＤ２［ｉ］の動作例を示し、具体的には、配線ＷＬＥ−ｊ、配線ＲＡ［ｉ］、配線ＷＬ［ｉ］、配線ＳｌｅｅｐＰ−ｊの電位の変化を示している。なお、「Ｌｏｗ」は、低レベル電位を表し、「Ｈｉｇｈ」は高レベル電位を表す。また、配線ＷＬＥ−ｊ、及び配線ＲＡ［ｉ］のそれぞれには、電源電圧ＶＤＤ、或いは固定電位ＧＮＤのいずれかが入力されるが、配線ＷＬＥ−ｊ、及び配線ＲＡ［ｉ］に接続されているトランジスタＭ１［ｉ］、トランジスタＭ２［ｉ］、トランジスタＭ３［ｉ］、トランジスタＭＳＮ−ｊのオン状態、オフ状態を制御できるのであれば、電源電圧ＶＤＤよりも低い電位を高レベル電位（Ｈｉｇｈ）とし、固定電位ＧＮＤよりも高い電位を低レベル電位（Ｌｏｗ）としてもよい。そのため、図１１の配線ＷＬＥ−ｊ、及び配線ＲＡ［ｉ］の高レベル電位の表記を「Ｈｉｇｈ」とし、低レベル電位の表記を「Ｌｏｗ」としている。
時刻Ｔ０において、配線ｓｌｅｅｐＰ−ｊの電位を低レベルとする。これにより、配線ｓｌｅｅｐＰ−ｊに接続されているトランジスタＭＳＰ−ｊがオン状態となる。つまり、トランジスタＭＳＰ−ｊを経由してトランジスタＭ５［ｉ］のソース又はドレインの一方に電源電圧ＶＤＤが印加される。
時刻Ｔ０から時刻Ｔ１の間において、配線ＷＬＥ−ｊに低レベル電位が印加され、配線ＲＡ［ｉ］に低レベル電位が印加されている。つまり、トランジスタＭ１［ｉ］のゲート、トランジスタＭ２［ｉ］のゲート、及びトランジスタＭ３［ｉ］のゲートに低レベル電位が印加されるため、トランジスタＭ１［ｉ］、及びトランジスタＭ２［ｉ］はオン状態となり、トランジスタＭ３［ｉ］はオフ状態となる。これにより、トランジスタＭ１［ｉ］、及びトランジスタＭ２［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに電源電圧ＶＤＤが印加される。そのため、トランジスタＭ５［ｉ］はオフ状態となり、トランジスタＭ６［ｉ］はオン状態となるので、トランジスタＭ６［ｉ］を経由して、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。
時刻Ｔ１において、配線ＲＡ［ｉ］に高レベル電位を印加する。このとき、トランジスタＭ２［ｉ］のゲート、及びトランジスタＭ３［ｉ］のゲートに高レベル電位が印加されるため、トランジスタＭ２［ｉ］はオフ状態となり、及びトランジスタＭ３［ｉ］はオン状態となる。ただし、この段階では、トランジスタＭ１［ｉ］がオン状態のままなので、時刻Ｔ１以前と同様に、電源電圧ＶＤＤがトランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加される。また、トランジスタＭＳＮ−ｊがオフ状態のため、固定電位ＧＮＤがトランジスタＭＳＮ−ｊを経由してトランジスタＭ３［ｉ］のソース又はドレインの他方に印加されない。つまり、配線ＷＬ［ｉ］は、時刻Ｔ１以前と同じ低レベル電位が出力される。
時刻Ｔ２において、配線ＷＬＥ−ｊに高レベル電位を印加する。このとき、トランジスタＭ１［ｉ］のゲート、及びトランジスタＭＳＮ−ｊのゲートに高レベル電位が印加されるため、トランジスタＭ１［ｉ］はオフ状態となり、トランジスタＭＳＮ−ｊはオン状態となる。トランジスタＭ２［ｉ］はオフ状態なので、電源電圧ＶＤＤが、トランジスタＭ１［ｉ］、又はトランジスタＭ２［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加されなくなる。トランジスタＭ３［ｉ］はオン状態なので、固定電位ＧＮＤが、トランジスタＭ３［ｉ］、及びトランジスタＭＳＮ−ｊを経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加される。これにより、トランジスタＭ５［ｉ］はオン状態、トランジスタＭ６［ｉ］はオフ状態となるので、トランジスタＭ５［ｉ］を経由して、配線ＷＬ［ｉ］に電源電圧ＶＤＤが出力される。
なお、ｉ行目にあるメモリセルは、時刻Ｔ２から時刻Ｔ３までの間に、配線ＷＬ［ｉ］から電源電圧ＶＤＤが印加されるので、このタイミングでデータの書き込みが行われる。つまり、配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］に少なくとも一に高レベル電位が入力された状態で、配線ＷＬＥ―ｊに高レベル電位を入力することで、配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］のうち高レベル電位となっている配線の行に有するメモリセルに同時にデータを書き込むことができる。
また、ｊ段目に有する配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］が全て低レベル電位であるとき、ｊ段目が有する全ての行に存在するメモリセルへの書き込み動作は行われない。このとき、ｊ段目にある回路ＷＬＤ２［１６×ｊ］乃至回路ＷＬＤ２［１６×（ｊ＋１）−１］、つまり回路ＵＷＬＤ２−ｊを動作させる必要がないため、トランジスタＭＳＮ−ｊ、及びトランジスタＭＳＰ−ｊをオフ状態にすることが好ましい。これによって、書き込み用選択信号を出力しない回路ＵＷＬＤ２−ｊに対して、電源電圧ＶＤＤ及び固定電位ＧＮＤの供給を遮断することができるので、消費電力を低減することができる。
時刻Ｔ３において、配線ＷＬＥ−ｊに低レベル電位を印加する。このとき、トランジスタＭ１［ｉ］のゲート、及びトランジスタＭＳＮ−ｊのゲートに低レベル電位が印加されるため、トランジスタＭ１［ｉ］はオン状態となり、及びトランジスタＭＳＮ−ｊはオフ状態となる。つまり、トランジスタＭ１［ｉ］、トランジスタＭ２［ｉ］、トランジスタＭ３［ｉ］、及びトランジスタＭＳＮ−ｊのそれぞれのオン状態、オフ状態は、時刻Ｔ１から時刻Ｔ２まで間のタイミングと同じ状態となるので、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。このとき、トランジスタＭＳＮ−ｊはオフ状態となっているため、ワード線ドライバ回路１２０に固定電位ＧＮＤの供給が無くなる。
時刻Ｔ４において、配線ｓｌｅｅｐＰ−ｊの電位を高レベルとすることで、トランジスタＭＳＰ−ｊはオフ状態となる。このため、ワード線ドライバ回路１２０への電源電圧ＶＤＤの供給が無くなるので、消費電力を低減することができる。
なお、図１１のタイミングチャートにおいて、時刻Ｔ０で、配線ｓｌｅｅｐＰ−ｊを低レベル電位としたが、ワード線ドライバ回路１２０の動作はこれに限定されない。例えば、時刻Ｔ１から時刻Ｔ２までの間で、配線ｓｌｅｅｐＰ−ｊに低レベル電位を印加するタイミングとしてもよい（図示しない）。
＜ワード線ドライバ回路の構成例３＞
ここでは、１２８個の単位ワード線ドライバを一括で動作することが可能な回路の構成例を説明する。
図１０では、１６個の回路ＷＬＤ２、スリープトランジスタとしてトランジスタＭＳＰ−ｊ、及びトランジスタＭＳＮ−ｊを設けた回路を１段として、合計８段のワード線ドライバ回路を示した。次に、図１０とは別の一例として、ワード線ドライバ回路を図１２に示す。ワード線ドライバ回路１３０は、１２８個の回路ＷＬＤ２と２個のスリープトランジスタ（図１２では、トランジスタＭＳＰ、トランジスタＭＳＮと表記する）を設けたワード線ドライバ回路である。
ワード線ドライバ回路１３０は、ｐチャネル型のトランジスタＭ１［０］乃至トランジスタＭ１［１２７］と、ｐチャネル型のトランジスタＭ２［０］乃至トランジスタＭ２［１２７］と、ｎチャネル型のトランジスタＭ３［０］乃至トランジスタＭ３［１２７］と、ｐチャネル型のトランジスタＭ５［０］乃至トランジスタＭ５［１２７］と、ｎチャネル型のトランジスタＭ６［０］乃至トランジスタＭ６［１２７］と、ｐチャネル型のトランジスタＭＳＰと、ｎチャネル型のトランジスタＭＳＮと、を有している。
トランジスタＭ１［ｉ］（ｉは０以上かつ１２７以下の整数）のゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの一方は、トランジスタＭ２［ｉ］のソース又はドレインの一方、及び配線ＶＤＤＬ［ｉ］と電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの他方は、トランジスタＭ２［ｉ］のソース又はドレインの他方、トランジスタＭ３［ｉ］のソース又はドレインの一方、トランジスタＭ５［ｉ］のゲート、及びトランジスタＭ６［ｉ］のゲートと電気的に接続されている。
トランジスタＭ２［ｉ］のゲートは、トランジスタＭ３［ｉ］のゲート、及び配線ＲＡ［ｉ］と電気的に接続されている。トランジスタＭ３［ｉ］のソース又はドレインの他方は、トランジスタＭＳＮのソースまたはドレインの一方と電気的に接続されている。トランジスタＭ５［ｉ］のソース又はドレインの一方は、トランジスタＭＳＰのソース又はドレインの一方と電気的に接続され、トランジスタＭ５［ｉ］のソース又はドレインの他方は、トランジスタＭ６［ｉ］のソース又はドレインの一方、及び配線ＷＬ［ｉ］と電気的に接続されている。トランジスタＭ６［ｉ］のソース又はドレインの他方は、配線ＧＮＤＬ［ｉ］と電気的に接続されている。
トランジスタＭＳＰのゲートは配線ｓｌｅｅｐＰと電気的に接続され、トランジスタＭＳＰのソース又はドレインの他方は、配線ＶＤＤＬＰと電気的に接続されている。トランジスタＭＳＮのゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭＳＮのソース又はドレインの他方は、配線ＧＮＤＬＮと電気的に接続されている。
なお、図１２では、一部の符号を省略している。具体的には、図１２では、配線ｓｌｅｅｐＰ、配線ＲＡ［０］、配線ＲＡ［１５］、配線ＲＡ［１１２］、配線ＲＡ［１２７］、配線ＷＬ［０］、配線ＷＬ［１５］、配線ＷＬ［１１２］、配線ＷＬ［１２７］、配線ＷＬＥ、配線ＶＤＤＬ［０］、配線ＶＤＤＬ［１５］、配線ＶＤＤＬ［１１２］、配線ＶＤＤＬ［１２７］、配線ＧＮＤＬ［０］、配線ＧＮＤＬ［１５］、配線ＧＮＤＬ［１１２］、配線ＧＮＤＬ［１２７］、配線ＶＤＤＬＰ、配線ＧＮＤＬＮ、トランジスタＭＳＮ、トランジスタＭＳＰ、トランジスタＭ１［０］、トランジスタＭ２［０］、トランジスタＭ３［０］、トランジスタＭ５［０］、トランジスタＭ６［０］、トランジスタＭ１［１５］、トランジスタＭ２［１５］、トランジスタＭ３［１５］、トランジスタＭ５［１５］、トランジスタＭ６［１５］、トランジスタＭ１［１１２］、トランジスタＭ２［１１２］、トランジスタＭ３［１１２］、トランジスタＭ５［１１２］、トランジスタＭ６［１１２］、トランジスタＭ１［１２７］、トランジスタＭ２［１２７］、トランジスタＭ３［１２７］、トランジスタＭ５［１２７］、トランジスタＭ６［１２７］、回路ＷＬＤ２［０］、回路ＷＬＤ２［１５］、回路ＷＬＤ２［１１２］、回路ＷＬＤ２［１２７］のみ図示しており、他は省略している。
なお、ワード線ドライバ回路１３０の回路ＷＬＤ２［ｉ］を駆動させるためには、ワード線ドライバ回路１２０、及びワード線ドライバ回路１２２の場合と同様に、回路ＷＬＤ２［ｉ］に高電位電源及び低電位電源を接続する必要がある。配線ＶＤＤＬ［０］乃至配線ＶＤＤＬ［１２７］、配線ＶＤＤＬＰは、図示していないが高電位電源と接続されており、それらの配線は電源電圧ＶＤＤが印加されているものとする。配線ＧＮＤＬ［０］乃至配線ＧＮＤＬ［１２７］、配線ＧＮＤＬＮは、図示していないが低電位電源と接続されており、それらの配線は固定電位ＧＮＤ（又は基準電位という場合がある）が印加されているものとする。
＜その他の回路の構成例＞
図１０では、１６個の回路ＷＬＤ２に２個のスリープトランジスタ（トランジスタＭＳＰ−ｊ及びトランジスタＭＳＮ−ｊ）を設けた構成を、また、図１２では、１２８個の回路ＷＬＤ２に２個のスリープトランジスタ（トランジスタＭＳＰ及びトランジスタＭＳＮ）を設けた構成を示したが、本実施の形態はこれに限定されない。例えば、８個の回路ＷＬＤ２に１個のスリープトランジスタを設けた構成にしてもよい。また、例えば、１６個の回路ＷＬＤ２に１個のスリープトランジスタを設けた構成を４段設けて、かつ８個の回路ＷＬＤ２に１個のスリープトランジスタを設けた構成を８段設けるような、１段あたりの回路ＷＬＤ２の個数が異なるような構成にしてもよい。また、例えば、回路ＷＬＤ２の合計数は１２８個に限定せず、この数よりも多くしてもよく、また少なくしてもよい。
また、図１０のワード線ドライバ回路１２０、図１２のワード線ドライバ回路１３０のトランジスタＭ５［ｉ］及びトランジスタＭ６［ｉ］をインバータ回路５２に置き換えてもよい。その場合の回路をそれぞれ図１３、図１４に示す。
図１３のワード線ドライバ回路１２１は、図１０のワード線ドライバ回路１２０のトランジスタＭ５［ｉ］及びトランジスタＭ６［ｉ］を及びインバータ回路５２に置き換えたものであり、図１４のワード線ドライバ回路１３１は、図１２のワード線ドライバ回路１３０のトランジスタＭ５［ｉ］及びトランジスタＭ６［ｉ］をインバータ回路５２に置き換えたものである。
また、ワード線ドライバ回路１２０、にレベルシフタを用いることで、電圧ＶＤＤよりも高い電圧（以下、ＶＤＤＨという）を使用することができる。図１５に、ワード線ドライバ回路１２０にレベルシフタを設けた一例を示す。ワード線ドライバ回路１７０は、図１０のワード線ドライバ回路１２０に加え、レベルシフタＬＳ−０乃至レベルシフタＬＳ−７、及びレベルシフタＬＳＡ［０］乃至レベルシフタＬＳＡ［１２７］を有している。
ただし、図１５のワード線ドライバ回路１７０では、一部のレベルシフタを図示し、他のレベルシフタは省略している。具体的には、図１５では、レベルシフタＬＳ−０、レベルシフタＬＳ−７、レベルシフタＬＳＡ［０］、レベルシフタＬＳＡ［１５］、レベルシフタＬＳＡ［１１２］、レベルシフタＬＳＡ［１２７］のみ図示しており、他は省略している。
レベルシフタＬＳ−ｊの入力端子は、配線ＷＬＥ―ｊと電気的に接続され、レベルシフタＬＳ−ｊの出力端子は、トランジスタＭ１［ｉ］のゲート及びトランジスタＭＳＮ−ｊのゲートと電気的に接続されている。レベルシフタＬＳＡ［ｉ］の入力端子は、配線ＲＡ［ｉ］と電気的に接続され、レベルシフタＬＳＡ［ｉ］の出力端子は、トランジスタＭ２［ｉ］のゲート及びトランジスタＭ３［ｉ］のゲートと電気的に接続されている。
このように、レベルシフタＬＳ−ｊを設けることで、配線ＷＬＥ−ｊに印加された電圧ＶＤＤをＶＤＤＨまで昇圧することができ、レベルシフタＬＳＡ［ｉ］を設けることで、配線ＲＡ［ｉ］に印加された電圧ＶＤＤをＶＤＤＨまで昇圧することができる。
また、図１５のワード線ドライバ回路１７０のトランジスタＭ５［ｉ］及びトランジスタＭ６［ｉ］をインバータ回路５２に置き換えてもよい。その場合の回路を図１６のワード線ドライバ回路１７１に示す。ワード線ドライバ回路１７１の回路ＷＬＤ２Ｌは、トランジスタＭ５［ｉ］及びトランジスタＭ６［ｉ］をインバータ回路５２に置き換えた構成となっている。また、図１５のワード線ドライバ回路１７０のレベルシフタＬＳＡ［ｉ］は、回路ＷＬＤ２の外部に設けた構成としているが、本実施の形態はこの構成に限定されず、回路ＷＬＤ２Ｌの内部にレベルシフタＬＳＡ［ｉ］を設けてもよい。
また、固定電位ＧＮＤよりも低い電圧（以下、ＶＳＳＬという）を使用してもよい。その場合は、上述と同じ要領で、固定電位ＧＮＤをＶＳＳＬまで降圧させるレベルシフタを用いればよい。
また、図示していないが、図１２のワード線ドライバ回路１３０も上述と同様にレベルシフタを設けることで、電圧ＶＤＤをＶＤＤＨまで昇圧、又は、固定電位ＧＮＤをＶＳＳＬまで降圧させることができる。具体的には、配線ＷＬＥと、トランジスタＭ１［ｉ］のゲートとトランジスタＭＳＮのゲートとの接続箇所と、の間にレベルシフタを設け、配線ＲＡ［ｉ］と、トランジスタＭ２［ｉ］のゲートとトランジスタＭ３［ｉ］のゲートの接続箇所と、の間にレベルシフタを設ければよい。
本実施の形態で説明したトランジスタＭ１［ｉ］乃至トランジスタＭ３［ｉ］、トランジスタＭ５［ｉ］およびトランジスタＭ６［ｉ］、特にスリープトランジスタとして機能するトランジスタＭＳＰ−ｊ、トランジスタＭＳＮ−ｊ（又は、トランジスタＭＳＰ、トランジスタＭＳＮ）は、オフ電流（又は、リーク電流）の小さいトランジスタを用いるのが好ましい。例えば、後述する酸化物半導体をチャネル形成領域に有するトランジスタを用いるのが好ましい。また、オン状態、オフ状態を制御できればよいので、機械的スイッチ、又は、ＭＥＭＳ素子などで代用してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
＜ワード線ドライバ回路の構成例１＞
始めに、本実施の形態に係るメモリセルアレイの１行のメモリセルに電気的に接続されているワード線ドライバの構成例について説明する。
図１７（Ａ）に、ワード線ドライバ回路の構成例を示す。ワード線ドライバ回路１４２は、トランジスタＭＳＰと、トランジスタＭＳＮと、回路ＷＬＤ１（本実施の形態では、単位ワード線ドライバと言い換える場合がある）と、を有する。回路ＷＬＤ１は、トランジスタＭ１乃至トランジスタＭ６を有している。トランジスタＭＳＰ、トランジスタＭ１、トランジスタＭ２、トランジスタＭ５はｐチャネル型トランジスタであり、トランジスタＭＳＮ、トランジスタＭ３、トランジスタＭ４、トランジスタＭ６はｎチャネル型トランジスタである。
トランジスタＭ１のゲートは、トランジスタＭ４のゲートと、配線ＷＬＥと、に電気的に接続されている。トランジスタＭ１のソース又はドレインの一方は、トランジスタＭ２のソース又はドレインの一方と電気的に接続され、トランジスタＭ１のソース又はドレインの他方は、トランジスタＭ２のソース又はドレインの他方と、トランジスタＭ３のソース又はドレインの一方と、トランジスタＭ５のゲートと、トランジスタＭ６のゲートと、に電気的に接続されている。トランジスタＭ２のゲートは、トランジスタＭ３のゲートと、配線ＲＡと、に電気的に接続されている。トランジスタＭ３のソース又はドレインの他方は、トランジスタＭ４のソース又はドレインの一方と電気的に接続されている。トランジスタＭ５のソース又はドレインの一方は、トランジスタＭ６のソース又はドレインの一方と、配線ＷＬと、に電気的に接続されている。
配線ＶＤＤＬＰは、トランジスタＭＳＰのソース又はドレインの一方と電気的に接続されている。トランジスタＭＳＰのソース又はドレインの他方は、トランジスタＭ１のソース又はドレインの一方と、トランジスタＭ２のソース又はドレインの一方と、に電気的に接続されている。トランジスタＭ４のソース又はドレインの他方は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭ５のソース又はドレインの他方は、配線ＶＤＤＬと電気的に接続されている。トランジスタＭ６のソース又はドレインの他方は、トランジスタＭＳＮのソース又はドレインの一方と電気的に接続され、トランジスタＭＳＮのソース又はドレインの他方は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳＮのゲートは、配線ｓｌｅｅｐＮと電気的に接続され、トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと電気的に接続されている。
回路ＷＬＤ１を駆動させるためには、回路ＷＬＤ１に高電位電源及び低電位電源を接続する必要がある。上述した、配線ＶＤＤＬ、配線ＶＤＤＬＰは、高電位電源を他の回路に接続をするための配線として用いられ、配線ＧＮＤＬ、配線ＧＮＤＬＮは、低電位電源を他の回路に接続をするための配線として用いられる。ここで、高電位電源は、電源電圧ＶＤＤを供給する機能を有し、低電位電源は、固定電位ＧＮＤを供給する機能を有する。
配線ＷＬＥ、及び配線ＲＡは、外部からの信号をワード線ドライバ回路１４２に入力するための配線であり、配線ＷＬは、ワード線ドライバ回路１４２から所定のメモリセルに対して書き込み用選択信号を出力するための配線である。
回路ＷＬＤ１は、ＮＡＮＤ回路の出力端子とインバータ回路の入力端子を直列に接続したものなので、図１７（Ａ）のワード線ドライバ回路１４２の回路ＷＬＤ１は、図１７（Ｂ）のワード線ドライバ回路１４３の回路ＷＬＤ１Ｌに置き換えることができる。具体的には、図１７（Ｂ）のＮＡＮＤ回路５１は、図１７（Ａ）のワード線ドライバ回路１４２のトランジスタＭ１乃至トランジスタＭ４を置き換えた回路であり、図１７（Ｂ）のインバータ回路５２は、図１７（Ａ）のワード線ドライバ回路１４２のトランジスタＭ５及びトランジスタＭ６を置き換えた回路となっている。
したがって、回路ＷＬＤ１は、全体として論理積回路とみなすことができる。すなわち、配線ＷＬＥ及び配線ＲＡから高レベル電位が入力されたとき、配線ＷＬに高レベル電位が出力され、また、配線ＷＬＥ及び配線ＲＡの少なくとも一方から低レベル電位が入力されたとき、配線ＷＬに低レベル電位が出力される。
また、適用するメモリセルの構成によっては、配線ＷＬの出力を反転させる必要がある。その場合は、図１８（Ａ）のワード線ドライバ回路１９３を設ければよい。ワード線ドライバ回路１９３は、図１７（Ａ）のワード線ドライバ回路１４２にトランジスタＭ７及びトランジスタＭ８を設けたものである。
次に、図１８（Ａ）のワード線ドライバ回路１９３の回路ＲＥＶＷＬＤ１の接続構成について説明する。トランジスタＭ７のソース又はドレインの一方は、トランジスタＭ８のソース又はドレインの一方と、トランジスタＭ５のゲートと、トランジスタＭ６のゲートと、に電気的に接続され、トランジスタＭ７のゲートは、トランジスタＭ８のゲートと、トランジスタＭ１のソース又はドレインの他方と、トランジスタＭ２のソース又はドレインの他方と、トランジスタＭ３のソース又はドレインの一方と、に電気的に接続されている。
トランジスタＭ７のソース又はドレインの他方は、トランジスタＭＳＰのソース又はドレインの他方と、トランジスタＭ１のソース又はドレインの一方と、トランジスタＭ２のソース又はドレインの一方と電気的に接続されている。トランジスタＭ８のソース又はドレインの他方は、トランジスタＭ４のソース又はドレインの他方と、配線ＧＮＤＬと電気的に接続されている。
これにより、ワード線ドライバ回路１４２の出力結果を反転する回路構成を得ることができる。例えば、配線ＷＬＥ及び配線ＲＡから高レベル電位が入力されたとき、配線ＷＬには、低レベル電位が出力される。また、例えば、配線ＷＬＥと配線ＲＡの少なくとも一方から低レベル電位が入力されたとき、配線ＷＬに低レベル電位が出力される。
回路ＲＥＶＷＬＤ１は、ＡＮＤ回路の出力端子とインバータ回路の入力端子を直列に接続したものなので、図１８（Ａ）のワード線ドライバ回路１９３は、図１８（Ｂ）のワード線ドライバ回路１９４の回路ＲＥＶＷＬＤ１Ｌに置き換えることができる。具体的には、図１８（Ｂ）のＡＮＤ回路８０は、図１８（Ａ）のワード線ドライバ回路１９３のトランジスタＭ１乃至トランジスタＭ４、トランジスタＭ７及びトランジスタＭ８を置き換えた回路であり、図１８（Ｂ）のインバータ回路５２は、図１８（Ａ）のワード線ドライバ回路１９３のトランジスタＭ５及びトランジスタＭ６を置き換えた回路となっている。つまり、ワード線ドライバ回路１９４は、図１７（Ｂ）のワード線ドライバ回路１４３のＮＡＮＤ回路５１を、ＡＮＤ回路８０に置き換えた構成となっている。
＜ワード線ドライバ回路の構成例２＞
ここでは、１２８個の単位ワード線ドライバを１６個毎に動作させるための構成例について、説明する。
本発明の一態様であるワード線ドライバ回路の一例を図１９に示す。図１９のワード線ドライバ回路１４０は、１段につき１６個の回路ＷＬＤ１及び２個のスリープトランジスタ（図１９では、トランジスタＭＳＰ−ｊ、トランジスタＭＳＮ−ｊと表記する。）を設けた、合計８段で構成されているワード線ドライバ回路である。なお、図１との違いは、図１のワード線ドライバ回路１００の２個のスリープトランジスタ（トランジスタＭＳＰ−ｊ及びＭＳＮ−ｊ）を設けた場所を変更している点である。
ワード線ドライバ回路１４０は、ｐチャネル型のトランジスタＭ１［０］乃至トランジスタＭ１［１２７］と、ｐチャネル型のトランジスタＭ２［０］乃至トランジスタＭ２［１２７］と、ｎチャネル型のトランジスタＭ３［０］乃至トランジスタＭ３［１２７］と、ｎチャネル型のトランジスタＭ４［０］乃至トランジスタＭ４［１２７］と、ｐチャネル型のトランジスタＭ５［０］乃至トランジスタＭ５［１２７］と、ｎチャネル型のトランジスタＭ６［０］乃至トランジスタＭ６［１２７］と、ｐチャネル型のトランジスタＭＳＰ−０乃至トランジスタＭＳＰ−７と、ｎチャネル型のトランジスタＭＳＮ−０乃至トランジスタＭＳＮ−７と、を有している。
図１９に示すとおり、回路ＷＬＤ１［ｉ］（ｉは１６×ｊ以上かつ１６×（ｊ＋１）−１以下の整数であり、ｊは０以上かつ７以下の整数である。例えば、ｊ＝７のとき、ｉは１１２以上かつ１２７以下の整数となる）は、トランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］を有する。そして、回路ＵＷＬＤ３−ｊは、回路ＷＬＤ１［１６×ｊ］乃至回路ＷＬＤ１［１６×（ｊ＋１）−１］、トランジスタＭＳＰ−ｊ及びトランジスタＭＳＮ−ｊで構成されている。
トランジスタＭ１［ｉ］のゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの一方は、トランジスタＭ２［ｉ］のソース又はドレインの一方と、トランジスタＭＳＰ−ｊのソース又はドレインの一方と、に電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの他方は、トランジスタＭ２［ｉ］のソース又はドレインの他方と、トランジスタＭ３［ｉ］のソース又はドレインの一方と、トランジスタＭ５［ｉ］のゲートと、トランジスタＭ６［ｉ］のゲートと、に電気的に接続されている。
トランジスタＭ２［ｉ］のゲートは、トランジスタＭ３［ｉ］のゲートと、配線ＲＡ［ｉ］と、に電気的に接続されている。トランジスタＭ３［ｉ］のソース又はドレインの他方は、トランジスタＭ４［ｉ］のソース又はドレインの一方と電気的に接続されている。トランジスタＭ４［ｉ］のゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭ４［ｉ］のソース又はドレインの他方は、配線ＧＮＤＬ［ｉ］と電気的に接続されている。トランジスタＭ５［ｉ］のソース又はドレインの一方は、配線ＶＤＤＬ［ｉ］と電気的に接続され、トランジスタＭ５［ｉ］のソース又はドレインの他方は、トランジスタＭ６［ｉ］のソース又はドレインの一方と、配線ＷＬ［ｉ］と、に電気的に接続され、トランジスタＭ６［ｉ］のソース又はドレインの他方は、トランジスタＭＳＮ−ｊのソース又はドレインの一方と、に電気的に接続されている。
トランジスタＭＳＰ−ｊのゲートは、配線ｓｌｅｅｐＰ−ｊと電気的に接続され、トランジスタＭＳＰ−ｊのソース又はドレインの他方は、配線ＶＤＤＬＰ−ｊと電気的に接続されている。トランジスタＭＳＮ−ｊのゲートは、配線ＷＬＥ−ｊと電気的に接続され、トランジスタＭＳＮ−ｊのソース又はドレインの他方は、配線ＧＮＤＬＮ−ｊと電気的に接続されている。
なお、図１９では、一部の符号を省略している。具体的には、図１９では、配線ｓｌｅｅｐＰ−０、配線ｓｌｅｅｐＰ−７、配線ｓｌｅｅｐＮ−０、配線ｓｌｅｅｐＮ−７、配線ＷＬＥ、配線ＲＡ［０］、配線ＲＡ［１５］、配線ＲＡ［１１２］、配線ＲＡ［１２７］、配線ＷＬ［０］、配線ＷＬ［１５］、配線ＷＬ［１１２］、配線ＷＬ［１２７］、配線ＶＤＤＬ［０］、配線ＶＤＤＬ［１５］、配線ＶＤＤＬ［１１２］、配線ＶＤＤＬ［１２７］、配線ＧＮＤＬ［０］、配線ＧＮＤＬ［１５］、配線ＧＮＤＬ［１１２］、配線ＧＮＤＬ［１２７］、配線ＶＤＤＬＰ−０、配線ＶＤＤＬＰ−７、配線ＧＮＤＬＮ−０、配線ＧＮＤＬＮ−７、トランジスタＭＳＮ−０、トランジスタＭＳＮ−７、トランジスタＭＳＰ−０、トランジスタＭＳＰ−７、トランジスタＭ１［０］、トランジスタＭ２［０］、トランジスタＭ３［０］、トランジスタＭ４［０］、トランジスタＭ５［０］、トランジスタＭ６［０］、トランジスタＭ１［１５］、トランジスタＭ２［１５］、トランジスタＭ３［１５］、トランジスタＭ４［１５］、トランジスタＭ５［１５］、トランジスタＭ６［１５］、トランジスタＭ１［１１２］、トランジスタＭ２［１１２］、トランジスタＭ３［１１２］、トランジスタＭ４［１１２］、トランジスタＭ５［１１２］、トランジスタＭ６［１１２］、トランジスタＭ１［１２７］、トランジスタＭ２［１２７］、トランジスタＭ３［１２７］、トランジスタＭ４［１２７］、トランジスタＭ５［１２７］、トランジスタＭ６［１２７］、回路ＷＬＤ１［０］、回路ＷＬＤ１［１５］、回路ＷＬＤ１［１１２］、回路ＷＬＤ１［１２７］、回路ＵＷＬＤ３−０、回路ＵＷＬＤ３−７のみ図示しており、他は省略している。
なお、ワード線ドライバ回路１４０の回路ＷＬＤ１［ｉ］を駆動させるためには、ワード線ドライバ回路１４３の場合と同様に、回路ＷＬＤ１［ｉ］に高電位電源及び低電位電源を接続する必要がある。配線ＶＤＤＬ［０］乃至配線ＶＤＤＬ［１２７］、配線ＶＤＤＬＰ−０乃至配線ＶＤＤＬＰ−７は、図示していないが高電位電源と接続されており、それらの配線は高電位電源によって電源電圧ＶＤＤが印加されているものとする。配線ＧＮＤＬ［０］乃至配線ＧＮＤＬ［１２７］、配線ＧＮＤＬＮ−０乃至配線ＧＮＤＬＮ−７は、図示していないが低電位電源と接続されており、それらの配線は低電位電源によって固定電位ＧＮＤ（又は基準電位と言う場合がある）が印加されているものとする。
配線ＷＬＥ、及び配線ＲＡ［ｉ］は、外部からの信号をワード線ドライバ回路１４０に入力するための配線であり、配線ＷＬ［ｉ］は、ワード線ドライバ回路１４０から所定のメモリセルに対して書き込み用選択信号を出力するための配線である。
＜ワード線ドライバ回路の動作方法例＞
図１９のワード線ドライバ回路１４０の動作例について、説明する。図２０に、ワード線ドライバ回路１４０のタイミングチャートを示す。なお、図２０のタイミングチャートは、簡易的に説明するため、図２０のタイミングチャートには、ｊ段目に存在する回路ＷＬＤ１［ｉ］の動作例を示し、具体的には、配線ＷＬＥ、配線ＲＡ［ｉ］、ＷＬ［ｉ］、配線ＳｌｅｅｐＰ−ｊ、配線ＳｌｅｅｐＮ−ｊの電位の変化を示している。また、配線ＷＬＥ、及び配線ＲＡ［ｉ］のそれぞれには、電源電圧ＶＤＤ、或いは固定電位ＧＮＤのいずれかが入力されるが、配線ＷＬＥ、及び配線ＲＡ［ｉ］に接続されているトランジスタＭ１［ｉ］、トランジスタＭ２［ｉ］、トランジスタＭ３［ｉ］、トランジスタＭ４［ｉ］のオン状態、オフ状態を制御できるのであれば、電源電圧ＶＤＤよりも低い電位を高レベル電位（Ｈｉｇｈ）とし、固定電位ＧＮＤよりも高い電位を低レベル電位（Ｌｏｗ）としてもよい。そのため、図２０の配線ＷＬＥ、及び配線ＲＡ［ｉ］の高レベル電位の表記を「Ｈｉｇｈ」とし、低レベル電位の表記を「Ｌｏｗ」としている。
時刻Ｔ０において、配線ｓｌｅｅｐＰ−ｊの電位を低レベルとし、配線ｓｌｅｅｐＮ−ｊの電位を高レベルとする。これにより、配線ｓｌｅｅｐＰ−ｊに接続されているトランジスタＭＳＰ−ｊ、及び配線ｓｌｅｅｐＮ−ｊに接続されているトランジスタＭＳＮ−ｊがオン状態となる。つまり、トランジスタＭＳＰ−ｊを経由して、トランジスタＭ１［ｉ］のソース又はドレインの一方、及びトランジスタＭ２［ｉ］のソース又はドレインの一方に電源電圧ＶＤＤが印加され、トランジスタＭＳＮ−ｊを経由してトランジスタＭ６［ｉ］のソース又はドレインの他方に固定電位ＧＮＤが印加される。
時刻Ｔ０から時刻Ｔ１の間において、配線ＷＬＥに低レベル電位が印加され、配線ＲＡ［ｉ］に低レベル電位が印加されている。つまり、トランジスタＭ１［ｉ］のゲート、トランジスタＭ２［ｉ］のゲート、トランジスタＭ３［ｉ］のゲート、及びトランジスタＭ４［ｉ］のゲートに低レベル電位が印加されるため、トランジスタＭ１［ｉ］、及びトランジスタＭ２［ｉ］はオン状態となり、トランジスタＭ３［ｉ］、及びトランジスタＭ４［ｉ］はオフ状態となる。これにより、トランジスタＭ１［ｉ］、及びトランジスタＭ２［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに電源電圧ＶＤＤが印加される。そのため、トランジスタＭ５［ｉ］はオフ状態、トランジスタＭ６［ｉ］はオン状態となるので、トランジスタＭ６［ｉ］を経由して、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。
時刻Ｔ１において、配線ＲＡ［ｉ］に高レベル電位を印加する。このとき、トランジスタＭ２［ｉ］のゲート、及びトランジスタＭ３［ｉ］のゲートに高レベル電位が印加されるため、トランジスタＭ２［ｉ］はオフ状態となり、及びトランジスタＭ３［ｉ］はオン状態となる。ただし、この段階では、トランジスタＭ１［ｉ］がオン状態のままなので、時刻Ｔ１以前と同様に、電源電圧ＶＤＤがトランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加される。また、トランジスタＭ４［ｉ］がオフ状態のため、固定電位ＧＮＤがトランジスタＭ４［ｉ］を経由してトランジスタＭ３［ｉ］のソース又はドレインの他方に印加されない。つまり、配線ＷＬ［ｉ］には、時刻Ｔ１以前と同じ低レベル電位が出力される。
時刻Ｔ２において、配線ＷＬＥに高レベル電位を印加する。このとき、トランジスタＭ１［ｉ］のゲート、及びトランジスタＭ４［ｉ］のゲートに高レベル電位が印加されるため、トランジスタＭ１［ｉ］はオフ状態となり、及びトランジスタＭ４［ｉ］はオン状態となる。トランジスタＭ２［ｉ］はオフ状態なので、電源電圧ＶＤＤが、トランジスタＭ１［ｉ］、又はトランジスタＭ２［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加されなくなる。トランジスタＭ３［ｉ］はオン状態なので、固定電位ＧＮＤが、トランジスタＭ３［ｉ］、及びトランジスタＭ４［ｉ］を経由して、トランジスタＭ５［ｉ］のゲート及びトランジスタＭ６［ｉ］のゲートに印加される。これにより、トランジスタＭ５［ｉ］はオン状態、トランジスタＭ６［ｉ］はオフ状態となるので、トランジスタＭ５［ｉ］を経由して、配線ＷＬ［ｉ］に電源電圧ＶＤＤが出力される。
なお、ｉ行目にあるメモリセルは、時刻Ｔ２から時刻Ｔ３までの間に、配線ＷＬ［ｉ］から電源電圧ＶＤＤが印加されるので、このタイミングでデータの書き込みが行われる。つまり、配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］に少なくとも一に高レベル電位が入力された状態で、配線ＷＬＥに高レベル電位を入力することで、配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］のうち高レベル電位となっている配線の行に有するメモリセルに同時にデータを書き込むことができる。
また、ｊ段目に有する配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］が全て低レベル電位であるとき、ｊ段目が有する全ての行に存在するメモリセルへの書き込み動作は行われない。このとき、ｊ段目にある回路ＷＬＤ２［１６×ｊ］乃至回路ＷＬＤ２［１６×（ｊ＋１）−１］、つまり回路ＵＷＬＤ３−ｊを動作させる必要がないため、トランジスタＭＳＮ−ｊ、及びトランジスタＭＳＰ−ｊをオフ状態にすることが好ましい。これによって、書き込み用選択信号を出力しない回路ＵＷＬＤ３−ｊに対して、電源電圧ＶＤＤ及び固定電位ＧＮＤの供給を遮断することができるので、消費電力を低減することができる。
時刻Ｔ３において、配線ＷＬＥに低レベル電位を印加する。このとき、トランジスタＭ１［ｉ］のゲート、及びトランジスタＭ４［ｉ］のゲートに低レベル電位が印加されるため、トランジスタＭ１［ｉ］はオン状態となり、及びトランジスタＭ４［ｉ］はオフ状態となる。つまり、トランジスタＭ１［ｉ］、トランジスタＭ２［ｉ］、トランジスタＭ３［ｉ］、及びトランジスタＭ４［ｉ］のそれぞれのオン状態、オフ状態は、時刻Ｔ１から時刻Ｔ２まで間のタイミングと同じ状態となるので、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。
時刻Ｔ４において、配線ｓｌｅｅｐＰ−ｊの電位を高レベルとし、配線ｓｌｅｅｐＮ−ｊの電位を低レベルとすることで、トランジスタＭＳＰ−ｊ、及びトランジスタＭＳＮ−ｊはオフ状態となる。このため、ワード線ドライバ回路１４０への電源電圧ＶＤＤ及び固定電位ＧＮＤの供給が無くなるので、消費電力を低減することができる。
なお、図２０のタイミングチャートにおいて、時刻Ｔ０で、配線ｓｌｅｅｐＰ−ｊを低レベル電位とし、配線ｓｌｅｅｐＮ−ｊを高レベル電位としたが、ワード線ドライバ回路１４０の動作はこれに限定されない。例えば、時刻Ｔ１から時刻Ｔ２までの間で、配線ｓｌｅｅｐＰ−ｊに低レベル電位を、配線ｓｌｅｅｐＮ−ｊに高レベル電位を印加するタイミングとしてもよい。
＜ワード線ドライバ回路の構成例３＞
ここでは、１２８個の単位ワード線ドライバを一括で動作することが可能な回路の構成例を説明する。
図１９では、１６個の回路ＷＬＤ１、スリープトランジスタとしてトランジスタＭＳＰ−ｊ、及びトランジスタＭＳＮ−ｊを設けた回路を１段として、合計８段のワード線ドライバ回路を示した。次に、図１９とは別の一例としてワード線ドライバ回路を図２１に示す。ワード線ドライバ回路１５０は、１２８個の回路ＷＬＤ１と２個のスリープトランジスタ（図２１では、トランジスタＭＳＰ、トランジスタＭＳＮと表記する）を設けたワード線ドライバ回路である。
ワード線ドライバ回路１５０は、ｐチャネル型のトランジスタＭ１［０］乃至トランジスタＭ１［１２７］と、ｐチャネル型のトランジスタＭ２［０］乃至トランジスタＭ２［１２７］と、ｎチャネル型のトランジスタＭ３［０］乃至トランジスタＭ３［１２７］と、ｎチャネル型のトランジスタＭ４［０］乃至トランジスタＭ４［１２７］と、ｐチャネル型のトランジスタＭ５［０］乃至トランジスタＭ５［１２７］と、ｎチャネル型のトランジスタＭ６［０］乃至トランジスタＭ６［１２７］と、ｐチャネル型のトランジスタＭＳＰと、ｎチャネル型のトランジスタＭＳＮと、を有している。
トランジスタＭ１［ｉ］（ｉは０以上かつ１２７以下の整数）のゲートは、配線ＷＬＥと電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの一方は、トランジスタＭ２［ｉ］のソース又はドレインの一方と、トランジスタＭＳＰのソース又はドレインの一方と、に電気的に接続され、トランジスタＭ１［ｉ］のソース又はドレインの他方は、トランジスタＭ２［ｉ］のソース又はドレインの他方、トランジスタＭ３［ｉ］のソース又はドレインの一方、トランジスタＭ５［ｉ］のゲート、及びトランジスタＭ６［ｉ］のゲートと電気的に接続されている。トランジスタＭ２［ｉ］のゲートは、トランジスタＭ３［ｉ］のゲート、及び配線ＲＡ［ｉ］と電気的に接続されている。トランジスタＭ３［ｉ］のソース又はドレインの他方は、トランジスタＭ４［ｉ］のソース又はドレインの一方と電気的に接続されている。トランジスタＭ４［ｉ］のゲートは配線ＷＬＥと電気的に接続され、トランジスタＭ４［ｉ］のソース又はドレインの他方は、配線ＧＮＤＬ［ｉ］と電気的に接続されている。トランジスタＭ５［ｉ］のソース又はドレインの一方は、配線ＶＤＤＬ［ｉ］と電気的に接続され、トランジスタＭ５［ｉ］のソース又はドレインの他方は、トランジスタＭ６［ｉ］のソース又はドレインの一方、及び配線ＷＬ［ｉ］と電気的に接続されている。トランジスタＭ６［ｉ］のソース又はドレインの他方は、トランジスタＭＳＮのソース又はドレインの一方と電気的に接続されている。
トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと電気的に接続され、トランジスタＭＳＰのソース又はドレインの他方は、配線ＶＤＤＬＰと電気的に接続されている。トランジスタＭＳＮのゲートは、配線ｓｌｅｅｐＮと電気的に接続され、トランジスタＭＳＮのソース又はドレインの他方は配線ＧＮＤＬＮと電気的に接続されている。
なお、図２１では、一部の符号を省略している。具体的には、図２１では、配線ｓｌｅｅｐＰ、配線ｓｌｅｅｐＮ、配線ＷＬＥ、配線ＲＡ［０］、配線ＲＡ［１５］、配線ＲＡ［１１２］、配線ＲＡ［１２７］、配線ＷＬ［０］、配線ＷＬ［１５］、配線ＷＬ［１１２］、配線ＷＬ［１２７］、配線ＶＤＤＬ［０］、配線ＶＤＤＬ［１５］、配線ＶＤＤＬ［１１２］、配線ＶＤＤＬ［１２７］、配線ＧＮＤＬ［０］、配線ＧＮＤＬ［１５］、配線ＧＮＤＬ［１１２］、配線ＧＮＤＬ［１２７］、配線ＶＤＤＬＰ、配線ＧＮＤＬＮ、トランジスタＭＳＮ、トランジスタＭＳＰ、トランジスタＭ１［０］、トランジスタＭ２［０］、トランジスタＭ３［０］、トランジスタＭ４［０］、トランジスタＭ５［０］、トランジスタＭ６［０］、トランジスタＭ１［１５］、トランジスタＭ２［１５］、トランジスタＭ３［１５］、トランジスタＭ４［１５］、トランジスタＭ５［１５］、トランジスタＭ６［１５］、トランジスタＭ１［１１２］、トランジスタＭ２［１１２］、トランジスタＭ３［１１２］、トランジスタＭ４［１１２］、トランジスタＭ５［１１２］、トランジスタＭ６［１１２］、トランジスタＭ１［１２７］、トランジスタＭ２［１２７］、トランジスタＭ３［１２７］、トランジスタＭ４［１２７］、トランジスタＭ５［１２７］、トランジスタＭ６［１２７］、回路ＷＬＤ１［０］、回路ＷＬＤ１［１５］、回路ＷＬＤ１［１１２］、回路ＷＬＤ１［１２７］のみ図示しており、他は省略している。
なお、ワード線ドライバ回路１５０の回路ＷＬＤ１［ｉ］を駆動させるためには、ワード線ドライバ回路１４０、及びワード線ドライバ回路１４２の場合と同様に、回路ＷＬＤ１［ｉ］に高電位電源及び低電位電源を接続する必要がある。配線ＶＤＤＬ［０］乃至配線ＶＤＤＬ［１２７］、配線ＶＤＤＬＰは、図示していないが高電位電源と接続されており、それらの配線は電源電圧ＶＤＤが印加されているものとする。配線ＧＮＤＬ［０］乃至配線ＧＮＤＬ［１２７］、配線ＧＮＤＬＮは、図示していないが低電位電源と接続されており、それらの配線は固定電位ＧＮＤ（又は基準電位と言う場合がある）が印加されているものとする。
＜その他の回路の構成例＞
図１９では、１６個の回路ＷＬＤ１に２個のスリープトランジスタ（トランジスタＭＳＰ−ｊ及びトランジスタＭＳＮ−ｊ）を設けた構成を、また、図２１では、１２８個の回路ＷＬＤ１に２個のスリープトランジスタ（トランジスタＭＳＰ及びトランジスタＭＳＮ）を設けた構成を示したが、本実施の形態はこれに限定されない。例えば、１個の回路ＷＬＤ１に２個のスリープトランジスタを設けた構成にしてもよい。また、例えば、１６個の回路ＷＬＤ１に２個のスリープトランジスタを設けた構成を４段設けて、残り６４個の回路ＷＬＤ１の１個ずつに対し２個のスリープトランジスタを設けた構成のような、１段あたりの回路ＷＬＤ１の個数が異なるような構成にしてもよい。また、例えば、回路ＷＬＤ１の合計数は１２８個に限定せず、この数よりも多くしてもよく、また少なくしてもよい。
また、図１９のワード線ドライバ回路１４０、図２１のワード線ドライバ回路１５０のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えてもよい。その場合の回路をそれぞれ図２２、図２４に示す。
図２２のワード線ドライバ回路１４１は、図１９のワード線ドライバ回路１４０のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えたものであり、図２４のワード線ドライバ回路１５１は、図２１のワード線ドライバ回路１５０のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えたものである。
また、適用するメモリセルの構成によっては、配線ＷＬの出力を反転させる必要がある。その場合は、前述の１個のワード線ドライバを動作させる場合の回路の構成例で述べた内容と同様に、図２２のワード線ドライバ回路１４１、及び図２４のワード線ドライバ回路１５１のＮＡＮＤ回路５１を、ＡＮＤ回路８０に置き換えればよい。図２３のワード線ドライバ回路１４４は、ワード線ドライバ回路１４１のＮＡＮＤ回路５１をＡＮＤ回路８０に置き換えた回路であり、図２５のワード線ドライバ回路１５２は、ワード線ドライバ回路１５１のＮＡＮＤ回路５１をＡＮＤ回路８０に置き換えた回路である。
この構成により、ワード線ドライバ回路１４４、及びワード線ドライバ回路１５２の出力結果を反転する回路構成を得ることができる。例えば、ワード線ドライバ回路１４４において、配線ＷＬＥと配線ＲＡ［ｉ］に、共に高レベル電位が入力されたとき、配線ＷＬ［ｉ］には、低レベル電位が出力される。また、例えば、ワード線ドライバ回路１５２において、配線ＷＬＥと配線ＲＡ［ｉ］の少なくともいずれかに低レベル電位が入力されたとき、配線ＷＬ［ｉ］には、高レベル電位が出力される。
また、ワード線ドライバ回路１４０、にレベルシフタを用いることで、電圧ＶＤＤよりも高い電圧（以下、ＶＤＤＨという）を使用することができる。図２６に、ワード線ドライバ回路１４０にレベルシフタを設けた一例を示す。ワード線ドライバ回路１８０は、図１のワード線ドライバ回路１４０に加え、レベルシフタＬＳ、及びレベルシフタＬＳＡ［０］乃至レベルシフタＬＳＡ［１２７］を有している。
ただし、図２６のワード線ドライバ回路１８０では、一部のレベルシフタを図示し、他のレベルシフタは省略している。具体的には、図２６では、レベルシフタＬＳ、レベルシフタＬＳＡ［０］、レベルシフタＬＳＡ［１５］、レベルシフタＬＳＡ［１１２］、レベルシフタＬＳＡ［１２７］のみ図示しており、他は省略している。
レベルシフタＬＳの入力端子は、配線ＷＬＥと電気的に接続され、レベルシフタＬＳの出力端子は、トランジスタＭ１［ｉ］のゲート及びトランジスタＭ４［ｉ］のゲートと電気的に接続されている。レベルシフタＬＳＡ［ｉ］の入力端子は、配線ＲＡ［ｉ］と電気的に接続され、レベルシフタＬＳＡ［ｉ］の出力端子は、トランジスタＭ２［ｉ］のゲート及びトランジスタＭ３［ｉ］のゲートと電気的に接続されている。
このように、レベルシフタＬＳを設けることで、配線ＷＬＥに印加された電圧ＶＤＤをＶＤＤＨまで昇圧することができ、レベルシフタＬＳＡ［ｉ］を設けることで、配線ＲＡ［ｉ］に印加された電圧ＶＤＤをＶＤＤＨまで昇圧することができる。
また、図２６のワード線ドライバ回路１８０のトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えてもよい。その場合の回路を図２７のワード線ドライバ回路１８１に示す。ワード線ドライバ回路１８１の回路ＷＬＤ１Ｌは、トランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］をＮＡＮＤ回路５１、及びインバータ回路５２に置き換えた構成となっている。また、図２６のワード線ドライバ回路１８０のレベルシフタＬＳＡ［ｉ］は、回路ＷＬＤ１の外部に設けた構成としているが、本実施の形態はこの構成に限定されず、回路ＷＬＤ１の内部にレベルシフタＬＳＡ［ｉ］を設けてもよい。
また、固定電位ＧＮＤよりも低い電圧（以下、ＶＳＳＬという）を使用してもよい。その場合は、上述と同じ要領で、固定電位ＧＮＤをＶＳＳＬまで降圧させるレベルシフタを用いればよい。
また、図示していないが、図２１のワード線ドライバ回路１５０も上述と同じ箇所にレベルシフタを設けることで、電圧ＶＤＤをＶＤＤＨまで昇圧、又は、低レベルの固定電位ＧＮＤをＶＳＳＬまで降圧させることができる。具体的には、配線ＷＬＥと、トランジスタＭ１［ｉ］のゲートとトランジスタＭ４［ｉ］のゲートとの接続箇所と、の間にレベルシフタを設け、配線ＲＡ［ｉ］と、トランジスタＭ２［ｉ］のゲートとトランジスタＭ３［ｉ］のゲートの接続箇所と、の間にレベルシフタを設ければよい。
また、図１７（Ａ）のワード線ドライバ回路１４２、図１７（Ｂ）のワード線ドライバ回路１４３のスリープトランジスタの数を増やした構成であってもよい。例えば、図２８（Ａ）のワード線ドライバ回路１９０に示すとおり、トランジスタＭ１とトランジスタＭ２に、それぞれ直列にトランジスタＭＳＰＭ１、トランジスタＭＳＰＭ２を設けた構成でもよい。トランジスタＭＳＰＭ１のゲートとトランジスタＭＳＰＭ２のゲートは、配線ｓｌｅｅｐＰと接続されている。これにより、トランジスタＭＳＰＭ１とトランジスタＭＳＰＭ２のオン状態、オフ状態を同期させて、ワード線ドライバ回路１９０を駆動させることができる。
また、図２８（Ｂ）のワード線ドライバ回路１９１のとおり、インバータ回路５２と配線ＶＤＤＬの間にトランジスタＭＳＰＰを、ＮＡＮＤ回路５１と配線ＧＮＤＬの間にトランジスタＭＳＮＮを、介する構成であってもよい。トランジスタＭＳＰのゲートとトランジスタＭＳＰＰのゲートは、配線ｓｌｅｅｐＰと接続され、トランジスタＭＳＮのゲートとトランジスタＭＳＮＮのゲートは、配線ｓｌｅｅｐＮと接続されている。これにより、トランジスタＭＳＰとトランジスタＭＳＰＰのオン状態、オフ状態を同期させ、また独立にトランジスタＭＳＮとトランジスタＭＳＮＮのオン状態、オフ状態を同期させて、ワード線ドライバ回路１９１を駆動させることができる。
また、図２８（Ｃ）のワード線ドライバ回路１９２のとおり、ＮＡＮＤ回路に配線ＶＤＤＬと配線ＧＮＤＬを、トランジスタを介せずに電気的に接続させ、インバータ回路５２と配線ＶＤＤＬＰの間にトランジスタＭＳＰを、インバータ回路５２と配線ＧＮＤＬＮの間にトランジスタＭＳＮを介する構成であってもよい。トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと接続され、トランジスタＭＳＮのゲートは、配線ｓｌｅｅｐＮと接続されている。すなわち、インバータ回路５２の電力供給のオン状態、オフ状態を制御させて、ワード線ドライバ回路１９２を駆動させることができる。
本実施の形態で説明したトランジスタＭ１［ｉ］乃至トランジスタＭ６［ｉ］、特にスリープトランジスタとして機能するトランジスタＭＳＰ−ｊ、トランジスタＭＳＮ−ｊ（又は、トランジスタＭＳＰ、トランジスタＭＳＮ）は、オフ電流（又は、リーク電流）の小さいトランジスタを用いるのが好ましい。例えば、後述する酸化物半導体をチャネル形成領域に有するトランジスタを用いるのが好ましい。また、オン状態、オフ状態を制御できればよいので、機械的スイッチ、又は、ＭＥＭＳ素子などで代用してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
次に、本発明の一態様である回路の構成と動作について説明する。
＜半導体装置の構成＞
本発明の一態様であるビット線プリチャージ回路の一例を図２９に示す。なお、図２９には、メモリセルアレイの構成も含めて図示している。
図２９のビット線プリチャージ回路２００は、複数のメモリセル１０と、複数の読み出し・書き込み回路２０２と、複数の書き込みビット線ＷＢＬと、複数の読み出しビット線ＲＢＬと、複数の書き込みワード線ＷＷＬと、複数の読み出しワード線ＲＷＬと、プリチャージ配線ＰＲＥＬと、複数の配線ＶＤＤＬ−Ｐｒｅと、複数のトランジスタＭＳＰ−Ｐｒｅと、を有している。
メモリセル１０の回路構成については、図３３（Ａ）に示す（詳しくは、実施の形態５で説明する）。メモリセル１０は、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬと、書き込みワード線ＷＷＬと、読み出しワード線ＲＷＬと、電気的に接続されている。読み出し・書き込み回路２０２は、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬと、電気的に接続されている。トランジスタＭＳＰ−Ｐｒｅのゲートは、プリチャージ配線ＰＲＥＬと電気的に接続され、トランジスタＭＳＰ−Ｐｒｅのソース又はドレインの一方は、読み出しビット線ＲＢＬと電気的に接続され、トランジスタＭＳＰ−Ｐｒｅのソース又はドレインの他方は、配線ＶＤＤＬ−Ｐｒｅと電気的に接続されている。
なお、配線ＶＤＤＬ−Ｐｒｅは、図示していないが高電位電源と接続されており、それらの配線は電源電圧ＶＤＤが印加されているものとする。
メモリセル１０は、行ｍ個×列ｎ個の格子状に設けられている（ｍ、ｎ；１以上の整数であり、ｍとｎは等しくてもよいし、異なる数であってもよい）。そのため、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬはそれぞれ、メモリセル１０の行数分、すなわちｍ本設けられており、書き込みビット線ＷＢＬ及び読み出しビット線ＲＢＬはそれぞれ、メモリセル１０の列数分、すなわちｎ本設けられている。読み出し・書き込み回路２０２も、メモリセル１０の列数分、すなわちｎ個設けられ、トランジスタＭＳＰ−Ｐｒｅも、メモリセル１０の列数分、すなわちｎ個設けられている。
読み出し動作が行われるとき、読み出しビット線ＲＢＬを電源電圧ＶＤＤにプリチャージする必要がある。読み出しビット線ＲＢＬを電源電圧ＶＤＤにプリチャージした状態（以下、スタンバイ状態という場合がある）にすることで、メモリセル１０に格納されたデータを読み出すことができる。しかし、スタンバイ状態を維持することにより、電源電圧ＶＤＤの読み出しビット線ＲＢＬからメモリセル１０内の接地電位の箇所へリーク電流が流れ、大きなスタンバイ電力が発生する。
そこで、メモリアクセスが無い状態では、プリチャージ配線ＰＲＥＬに高レベル電位を印加させ、トランジスタＭＳＰ−Ｐｒｅのゲートを高レベル電位にする。これにより、トランジスタＭＳＰ−Ｐｒｅをオフ状態にして、読み出しビット線ＲＢＬへのプリチャージを停止させる。このように、読み出しビット線ＲＢＬをフローティング状態にすることで、スタンバイ電力の発生を抑制し、消費電力を低減することができる。
図３０及び図３１に、図２９のビット線プリチャージ回路２００の動作のタイミングチャートを示す。
図３０のタイミングチャートは、後述する図３３（Ａ）のメモリセル１０を採用した場合で、通常時に読み出しビット線をプリチャージして、メモリの読み出しを行う動作を表している。図３１のタイミングチャートは、後述する図３３（Ａ）のメモリセル１０を採用した場合で、通常時に読み出しビット線をフローティング状態として、読み出す直前に読み出しビット線をプリチャージして、メモリの読み出しを行う動作を表している。
図３０、及び図３１の入力信号について説明する。ＣＬＫはクロック信号であり、ＡＤＤＲ［１６：２］はアドレスデータ信号であり（１２８キロバイトの場合）、ＣＥはチップイネーブル信号であり、ＧＷはグローバル書き込みイネーブル信号であり、ＢＷ［３：０］はバイトライト信号であり、ＰＲＥはプリチャージ回路を制御するための信号ある。
ＣＬＫは、図示していないが各種レジスタなどに供給される信号である。例えば、アドレスレジスタ、グローバル書き込みイネーブルレジスタ、バイトライトイネーブルレジスタ、チップイネーブルレジスタに、ＣＬＫを供給することで、それぞれＡＤＤＲ［１６：２］、ＧＷ、ＢＷ［３：０］、ＣＥを出力する。
ＡＤＤＲ［１６：２］は、読み出したいデータのメモリセルの場所を格納したアドレスデータ信号を示している。例えば、図３０において、時刻Ｔ０から時刻Ｔ１までの間では、メモリセルアレイの中のメモリセルＺの場所を示したアドレスデータがＡＤＤＲ［１６：２］に格納されている。また、例えば、時刻Ｔ１から時刻Ｔ４までの間では、メモリセルアレイの中のメモリセルＡの場所を示したアドレスデータがＡＤＤＲ［１６：２］に格納されている。また、例えば、時刻Ｔ４以降では、メモリセルアレイの中のメモリセルＢの場所を示したアドレスデータがＡＤＤＲ［１６：２］に格納されている。
図３０、及び図３１のタイミングチャートは、読み出し動作を示しているため、ＣＥは常に高レベル電位（図３０、及び図３１ではＨｉｇｈと表記）、ＧＷは常に低レベル電位（図３０、及び図３１ではＬｏｗと表記）となっている。
ＢＷ［３：０］は、メモリセルに情報を書き込むか、メモリセルから情報を読み出すかを選択する４ビット信号である。今回は、メモリセルから情報を読み出すため、ＢＷ［３：０］は常に００００の信号となっている（４’ｂ００００は、４ビット幅２進数の００００を示す）。
ＰＲＥは、チップイネーブルレジスタから出力された信号ＣＥと、ＣＬＫが入力されたクロックディレイ回路から出力された信号と、がＮＡＮＤ回路に入力されて、ＮＡＮＤ回路から出力された信号である。
次に、図３０、及び図３１の内部信号について説明する。内部信号に表記しているタイミングチャートは、プリチャージ配線ＰＲＥＬ、読み出しワード線ＲＷＬ、読み出しビット線ＲＢＬの電位の変化を示している。ＳＥは、センスアンプに入力される信号を示し、Ｄａｔａｏｕｔ［３１：０］は、メモリセルから読み出された情報を表す３２ビットの信号である。
プリチャージ配線ＰＲＥＬは、トランジスタＭＳＰ−Ｐｒｅに電位を印加して、オン状態、オフ状態を制御するための配線である。読み出しワード線ＲＷＬは、情報を読み出すメモリセルのトランジスタに電位を印加するための配線である。読み出しビット線ＲＢＬは、メモリセルから読み出した情報を伝送するための配線である。
ＳＥは、センスアンプに入力される信号である。センスアンプは、ＳＥが高レベルの電位（図３０、及び図３１ではＨｉｇｈと表記）であるとき、読み出しビット線ＲＢＬから読み出した情報を増幅する機能を有する。
図３０のタイミングチャートの動作について、説明する。ここでは、メモリセルアレイの中のメモリセルＡから、情報を読み出す場合を考える。ただし、図３０は、通常時の読み出しビット線ＲＢＬをプリチャージしている。
時刻Ｔ０において、高レベル電位のＰＲＥがプリチャージ回路に入力される。これにより、プリチャージ回路によって、時刻Ｔ０から時刻Ｔ１までの間に、プリチャージ配線ＰＲＥＬに低レベル電位が印加される。このため、トランジスタＭＳＰ−Ｐｒｅがオン状態となり、読み出しビット線ＲＢＬへのプリチャージが開始し、電位が上昇する。
ただし、読み出しビット線ＲＢＬのプリチャージが開始される前に、読み出しビット線ＲＢＬと接続されているメモリセル１０の中のトランジスタ１２（図３３（Ａ）参照）はオフ状態にしなければならない。そのため、プリチャージ配線ＰＲＥＬに低レベル電位が印加される前に、読み出しワード線ＲＷＬに低レベル電位が印加する必要がある。これにより、メモリセル１０の中のトランジスタ１２はオフ状態となる。
時刻Ｔ１において、メモリセルＡの場所の情報が格納されたＡＤＤＲ［１６：２］が行デコーダ、及び列デコーダに入力される。これにより、メモリセルＡの存在する行の読み出しワード線と、列の読み出しビット線が選択される。
また、時刻Ｔ１において、低レベル電位のＰＲＥがプリチャージ回路に入力される。これにより、プリチャージ回路によって、時刻Ｔ１から時刻Ｔ２までの間に、プリチャージ配線ＰＲＥＬに高レベルの電位が印加される。このため、トランジスタＭＳＰ−Ｐｒｅがオフ状態となり、読み出しビット線ＲＢＬへのプリチャージが終了する。
プリチャージ完了後、すなわち、プリチャージ配線ＰＲＥＬに高レベルの電位が印加された後に、メモリセルＡの存在する行の読み出しワード線ＲＷＬに高レベルの電位が印加される。これにより、メモリセルＡの中のトランジスタ１２をオン状態にすることができる。トランジスタ１２をオン状態にすることで、読み出しビット線ＲＢＬの電位が下がる。このとき、読み出しビット線ＲＢＬの低下した電位を読み出し・書き込み回路２０２で読み出すことによって、メモリセルＡに格納された情報を読み出すことができる。
読み出しビット線ＲＢＬの電位が下がる途中、すなわち、時刻Ｔ２から時刻Ｔ３までの間に、ＳＥの信号を高レベルにする。これにより、メモリセルＡから読み出された信号が、読み出し・書き込み回路２０２にあるセンスアンプによって増幅される。
時刻Ｔ３から時刻Ｔ４において、メモリセルＡに格納された情報Ｄａｔａ（Ａ）が、ＤａｔａＯｕｔ［３１：０］の信号として出力される。
メモリセルＢの情報を読み出したい場合、メモリセルＡの情報を読み出す場合と同様に、時刻Ｔ２からＰＲＥの信号を入力して、読み出しビット線ＲＢＬをプリチャージし、時刻Ｔ４以降で、メモリセルＢの場所の情報が格納されたＡＤＤＲ［１６：２］を行デコーダ、及び列デコーダに入力すればよい。
図３１のタイミングチャートについて、説明する。ここでは、メモリセルアレイのメモリセルＡから、情報を読み出す動作を説明する。ただし、図３１の動作例では、通常時の読み出しビット線ＲＢＬをフローティング状態としている。
時刻Ｔ０において、高レベル電位のＰＲＥがプリチャージ回路に入力される。これにより、プリチャージ回路によって、時刻Ｔ１のときに、プリチャージ配線ＰＲＥＬに低レベル電位が印加される。このため、トランジスタＭＳＰ−Ｐｒｅがオン状態となり、読み出しビット線ＲＢＬへのプリチャージが開始し、電位が上昇する。
ただし、読み出しビット線ＲＢＬのプリチャージが開始される前に、読み出しビット線ＲＢＬと接続されているメモリセル１０の中のトランジスタ１２はオフ状態にしなければならない。そのため、プリチャージ配線ＰＲＥＬに低レベル電位が印加される前に、読み出しワード線ＲＷＬに低レベル電位が印加する必要がある。これにより、メモリセル１０の中のトランジスタ１２はオフ状態となる。なお、図３１では、プリチャージは時刻Ｔ１．５以降に行われるため、時刻Ｔ１以前にトランジスタ１２をオフ状態にすればよい。
時刻Ｔ１において、低レベル電位のＰＲＥがプリチャージ回路に入力される。これにより、プリチャージ回路によって、時刻Ｔ１．５のときに、プリチャージ配線ＰＲＥＬに高レベル電位が印加される。このため、トランジスタＭＳＰ−Ｐｒｅがオフ状態となり、読み出しビット線ＲＢＬへのプリチャージが終了する。
時刻Ｔ１において、メモリセルＡの場所の情報が格納されたＡＤＤＲ［１６：２］が行デコーダ、及び列デコーダに入力される。これにより、メモリセルＡの存在する行の読み出しワード線と、列の読み出しビット線が選択される。
プリチャージ完了後、すなわち、プリチャージ配線ＰＲＥＬに高レベル電位が印加された後に、メモリセルＡの存在する行の読み出しワード線ＲＷＬに高レベル電位が印加される。これにより、メモリセルＡの中のトランジスタ１２をオン状態にすることができる。トランジスタ１２をオン状態にすることで、読み出しビット線ＲＢＬの電位が下がる。このとき、読み出しビット線ＲＢＬの低下した電位を読み出し・書き込み回路２０２で読み出すことによって、メモリセルＡに格納された情報を読み出すことができる。
読み出しビット線ＲＢＬの電位が下がる途中、すなわち、時刻Ｔ２から時刻Ｔ３までの間に、ＳＥの信号を高レベルにする。これにより、メモリセルＡから読み出された信号が、読み出し・書き込み回路２０２にあるセンスアンプによって増幅される。
時刻Ｔ３から時刻Ｔ４において、メモリセルＡに格納された情報Ｄａｔａ（Ａ）が、ＤａｔａＯｕｔ［３１：０］の信号として出力される。
メモリセルＢの情報を読み出したい場合、メモリセルＡの情報を読み出す場合と同様に、時刻Ｔ２からＰＲＥの信号を入力して、読み出しビット線ＲＢＬをプリチャージし、時刻Ｔ４以降で、メモリセルＢの場所の情報が格納されたＡＤＤＲ［１６：２］を行デコーダ、及び列デコーダに入力すればよい。これにより、メモリセルＢに格納された情報Ｄａｔａ（Ｂ）が、ＤａｔａＯｕｔ［３１：０］の信号として出力される。またメモリセルＺの情報を読み出す場合も、メモリセルＡの情報を読み出す場合と同様に、メモリセルＺに格納された情報Ｄａｔａ（Ｚ）が、ＤａｔａＯｕｔ［３１：０］の信号として出力される。
また、図２９とは別のビット線プリチャージ回路の一例を図３２に示す。なお、図３２には、メモリセルアレイの構成も含めて図示している。
図３２のビット線プリチャージ回路２１０は、複数のメモリセル１０と、複数の読み出し・書き込み回路２０２と、複数の書き込みビット線ＷＢＬと、複数の読み出しビット線ＲＢＬと、複数の書き込みワード線ＷＷＬと、複数の読み出しワード線ＲＷＬと、プリチャージ配線ＰＲＥＬと、複数の配線ＧＮＤＬ−Ｐｒｅと、複数のトランジスタＭＳＮ−Ｐｒｅと、を有している。
メモリセル１０は、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬと、書き込みワード線ＷＷＬと、読み出しワード線ＲＷＬと、電気的に接続されている。読み出し・書き込み回路２０２は、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬと、電気的に接続されている。トランジスタＭＳＮ−Ｐｒｅのゲートは、プリチャージ配線ＰＲＥＬと電気的に接続され、トランジスタＭＳＮ−Ｐｒｅのソース又はドレインの一方は、読み出しビット線ＲＢＬと電気的に接続され、トランジスタＭＳＮ−Ｐｒｅのソース又はドレインの他方は、配線ＧＮＤＬ−Ｐｒｅと電気的に接続されている。
なお、配線ＧＮＤＬ−Ｐｒｅは、図示していないが低レベル電源電圧と接続されており、それらの配線は固定電位ＧＮＤが印加されているものとする。
メモリセル１０は、行ｍ個×列ｎ個の格子状に設けられている（ｍ、ｎ；１以上の整数であり、ｍとｎは等しくてもよいし、異なる数であってもよい）。そのため、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬはそれぞれ、メモリセル１０の行数分、すなわちｍ本設けられており、書き込みビット線ＷＢＬ及び読み出しビット線ＲＢＬはそれぞれ、メモリセル１０の列数分、すなわちｎ本設けられている。読み出し・書き込み回路２０２も、メモリセル１０の列数分、すなわちｎ個設けられ、トランジスタＭＳＮ−Ｐｒｅも、メモリセル１０の列数分、すなわちｎ個設けられている。
読み出し動作が行われるとき、読み出しビット線ＲＢＬを電位ＧＮＤにプリチャージする必要がある。読み出しビット線ＲＢＬを電位ＧＮＤにプリチャージした状態（以下、スタンバイ状態という場合がある）にすることで、メモリセル１０に格納されたデータを読み出すことができる。しかし、スタンバイ状態を維持することにより、電位ＧＮＤの読み出しビット線ＲＢＬからメモリセル１０内の接地電位の箇所へリーク電流が流れ、スタンバイ状態時に大きな電力（スタンバイ電力）の消費が起こる。
そこで、メモリへのアクセスが無い状態では、プリチャージ配線ＰＲＥＬに低レベル電位を印加させ、トランジスタＭＳＮ−Ｐｒｅのゲートを低レベル電位にする。これにより、トランジスタＭＳＮ−Ｐｒｅをオフ状態にして、読み出しビット線ＲＢＬへのプリチャージを停止させる。このように、読み出しビット線ＲＢＬをフローティング状態にすることで、スタンバイ電力の発生を抑制し、消費電力を低減することができる。
トランジスタＭＳＰ−Ｐｒｅ、及びトランジスタＭＳＮ−Ｐｒｅは、リーク電流を低減する目的で設けているため、オフ電流が低いトランジスタであることが好ましい。後述する酸化物半導体をチャネル形成領域に有するトランジスタを用いるのが、より好ましい。なお、また、オン状態、オフ状態を制御できればよいので、機械的スイッチ、又は、ＭＥＭＳ素子などで代用してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係るメモリセルについて説明する。
＜メモリセルの構成例１＞
図３３（Ａ）に、メモリセルの一例を示す。メモリセル１０は、トランジスタ１１乃至トランジスタ１３を有している。メモリセル１０は、書き込みワード線ＷＷＬと、読み出しワード線ＲＷＬと、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬと電気的に接続されている。
トランジスタ１１のソース又はドレインの一方は、書き込みビット線ＷＢＬと電気的に接続され、トランジスタ１１のソース又はドレインの他方は、トランジスタ１３のゲートと電気的に接続され、トランジスタ１１のゲートは、書き込みワード線ＷＷＬと電気的に接続されている。トランジスタ１２のソース又はドレインの一方は、読み出しビット線ＲＢＬと電気的に接続され、トランジスタ１２のソース又はドレインの他方は、トランジスタ１３のソース又はドレインの一方と電気的に接続され、トランジスタ１２のゲートは読み出しワード線ＲＷＬと電気的に接続されている。トランジスタ１３のソース又はドレインの他方は、低レベル電源電圧ＧＮＤが与えられている配線と電気的に接続されている。
図３３（Ａ）のメモリセル１０は、トランジスタ１１のソース又はドレインの他方と、トランジスタ１３のゲートと、の間に電位を印加することで、情報を書き込むことができる。そのため、トランジスタ１１はオフ電流（リーク電流）の小さい特性を持つトランジスタを用いることが好ましい。例えば、後述するＯＳトランジスタを用いることが、更に好ましい。
＜メモリセルの構成例２＞
図３３（Ｂ）に、メモリセルの一例を示す。メモリセル２０は、トランジスタ２１と、トランジスタ２２と、容量素子２３と、を有している。メモリセル２０は、書き込みワード線ＷＷＬと、読み出しワード線ＲＷＬと、ビット線ＢＬと、ソース線ＳＬと電気的に接続されている。
トランジスタ２１のソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、トランジスタ２１のソース又はドレインの他方は、トランジスタ２２のゲートと、容量素子２３の一方の電極と、電気的に接続され、トランジスタ２１のゲートは、書き込みワード線ＷＷＬと電気的に接続されている。トランジスタ２２のソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、トランジスタ２２のソース又はドレインの他方は、ソース線ＳＬと電気的に接続されている。容量素子２３の他方の電極は、読み出しワード線ＲＷＬと電気的に接続されている。
図３３（Ｂ）のメモリセル２０は、トランジスタ２１のソース又はドレインの他方と、トランジスタ２２のゲートと、の間（トランジスタ２１のソース又はドレインの他方と、容量素子２３の一方の電極と、の間）に電位を印加することで、情報を書き込むことができる。そのため、トランジスタ２１はオフ電流（リーク電流）の小さい特性を持つトランジスタを用いることが好ましい。例えば、後述するＯＳトランジスタを用いることが、更に好ましい。
また、メモリセル２０のトランジスタ２１にバックゲートを設けた構成を図３４（Ａ）のメモリセル２４、図３４（Ｂ）のメモリセル２５に示す。メモリセル２４は、トランジスタ２１にバックゲートＢＧ、及び配線ＢＧＬを設けた回路となっており、定電位を配線ＢＧＬからバックゲートＢＧに印加する構成となっている。配線ＢＧＬからの定電位を制御することによって、トランジスタ２１のしきい値電圧を制御することができる。メモリセル２５は、トランジスタ２１にバックゲートＢＧを設けた回路となっており、トランジスタ２１のフロントゲート（又は、書き込みワード線）と電気的に接続されている。この構成により、フロントゲートとバックゲートＢＧには、同じ電位が印加されるため、トランジスタ２１がオン状態の時に流れる電流を増加させることができる。
なお、バックゲートを設けた構成は、メモリセル２４、及びメモリセル２５に限定されず、他のメモリセルの場合でも適用が可能である。例えば、本実施の形態で説明しているメモリセルの構成例１のメモリセル１０、後述するメモリセルの構成例３乃至メモリセルの構成例５）で説明するメモリセルについても、バックゲートを構成することができる。
＜メモリセルの構成例３＞
図３３（Ｃ）に、メモリセルの一例を示す。メモリセル３０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、トランジスタ３１と、容量素子３２と、を有している。メモリセル３０は、書き込みワード線ＷＷＬと、ビット線ＢＬと電気的に接続されている。
トランジスタ３１のソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、トランジスタ３１のソース又はドレインの他方は、容量素子３２の一方の電極と電気的に接続され、トランジスタ３１のゲートは、書き込みワード線ＷＷＬと電気的に接続されている。容量素子３２の他方の電極は、低レベル電源電圧ＧＮＤが与えられている配線と電気的に接続されている。
図３３（Ｃ）のメモリセル３０は、トランジスタ３１のソース又はドレインの他方と、容量素子３２の一方の電極と、の間に電位を印加することで、情報を書き込むことができる。ここで、トランジスタ３１として、ＯＳトランジスタのようなオフ電流（リーク電流）の小さい特性を持つトランジスタを用いることにより、メモリセル３０は、電力供給が無くても、記憶保持することができる場合がある。
＜メモリセルの構成例４＞
図３３（Ｄ）に、メモリセルの一例を示す。メモリセル６０は、トランジスタ６１乃至トランジスタ６３と、容量素子６４を有している。メモリセル６０は、書き込みワード線ＷＷＬと、読み出しワード線ＲＷＬと、ビット線ＢＬと、ソース線ＳＬと電気的に接続されている。
トランジスタ６１のソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、トランジスタ６１のソース又はドレインの他方は、トランジスタ６３のゲートと、容量素子６４の一方の電極と電気的に接続され、トランジスタ６１のゲートは、書き込みワード線ＷＷＬと電気的に接続されている。トランジスタ６２のソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、トランジスタ６２のソース又はドレインの他方は、トランジスタ６３のソース又はドレインの一方と電気的に接続され、トランジスタ６２のゲートは、読み出しワード線ＲＷＬと電気的に接続されている。トランジスタ６３のソース又はドレインの他方は、容量素子６４の他方の電極と、ソース線ＳＬと電気的に接続されている。
図３３（Ｄ）のメモリセル６０は、ノードＮ１に電位を印加することで、情報を書き込むことができる。ここで、トランジスタ６１として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流（リーク電流）の小さい特性を持っているので、長い時間、ノードＮ１に電位を維持することができる。つまり、ＯＳトランジスタを用いることで、長い時間、メモリセル６０は記憶されている情報を保持することができる場合がある。
＜メモリセルの構成例５＞
図３３（Ｅ）に、メモリセルの一例を示す。メモリセル４０は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、トランジスタ４１乃至トランジスタ４４と、インバータ４５と、インバータ４６と、容量素子４７と、容量素子４８と、を有している。メモリセル４０は、配線ＷＬ（以下、ワード線）と、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬと、パワーゲート線ＰＧと電気的に接続されている。
トランジスタ４３のソース又はドレインの一方は、書き込みビット線ＷＢＬと電気的に接続され、トランジスタ４３のソース又はドレインの他方は、トランジスタ４１のソース又はドレインの一方と、インバータ４５の入力端子と、インバータ４６の出力端子と電気的に接続され、トランジスタ４３のゲートは、ワード線ＷＬと電気的に接続されている。トランジスタ４４のソース又はドレインの一方は、読み出しビット線ＲＢＬと電気的に接続され、トランジスタ４４のソース又はドレインの他方は、トランジスタ４２のソース又はドレインの一方と、インバータ４５の出力端子と、インバータ４６の入力端子と電気的に接続され、トランジスタ４４のゲートは、ワード線ＷＬと電気的に接続されている。トランジスタ４１のソース又はドレインの他方は、容量素子４７を介して低レベル電源電圧ＧＮＤが与えられている配線と電気的に接続され、トランジスタ４１のゲートは、パワーゲート線ＰＧと電気的に接続されている。トランジスタ４２のソース又はドレインの他方は、容量素子４８を介して低レベル電源電圧ＧＮＤが与えられている配線と電気的に接続され、トランジスタ４２のゲートは、パワーゲート線ＰＧと電気的に接続されている。
図３３（Ｅ）のメモリセル４０は、ノードＮ２及びノードＮ３に電位を印加することで、情報を書き込むことができる。また、ノードＮ４及びノードＮ５に電位を印加することで、情報を書き込むことができる。ここで、トランジスタ４１及びトランジスタ４２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流（リーク電流）の小さい特性を持っているので、長い時間、ノードＮ４及びノードＮ５に電位を維持することができる。つまり、ＯＳトランジスタを用いることにより、長い時間、メモリセル４０は記憶された情報を保持できる場合がある。
また、図３３（Ｅ）のメモリセル４０は、インバータを複数のトランジスタに置き換えることで、図３３（Ｆ）のメモリセル５０に構成を変更することができる。具体的には、インバータ４５をｐチャネル型のトランジスタ５３及びｎチャネル型のトランジスタ５４に置き換え、インバータ４６をｐチャネル型のトランジスタ５５及びｎチャネル型のトランジスタ５６に置き換えている。
トランジスタ５３のソース又はドレインの一方は、トランジスタ５４のソース又はドレインの一方と電気的に接続され、トランジスタ５３のソース又はドレインの他方は、高レベル電位を与える配線ＶＤＤＬと電気的に接続され、トランジスタ５４のソース又はドレインの他方は、低レベル電位を与える配線ＶＳＳＬと電気的に接続されている。トランジスタ５５のソース又はドレインの一方は、トランジスタ５６のソース又はドレインの一方と電気的に接続され、トランジスタ５５のソース又はドレインの他方は、高レベル電位を与える配線ＶＤＤＬと電気的に接続され、トランジスタ５６のソース又はドレインの他方は、低レベル電位を与える配線ＶＳＳＬと電気的に接続されている。
図３３（Ｆ）の回路５７はＳＲＡＭセルに対応しており、回路５８はＳＲＡＭセルの中のノードＮ２及びノードＮ３をノードＮ４及びノードＮ５にバックアップする構成となっている。
なお、本実施の形態で述べたメモリセル４０及びメモリセル６０のソフトエラー試験に関して、実施例にて後述する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
＜記憶装置の構成例＞
本実施の形態では、開示する発明の一態様の記憶装置について説明する。図３５に記憶装置の構成例をブロック図で示す。図３５に示す記憶装置３００はランダムアクセスメモリとして用いることができ、メモリセルアレイ３１０及び周辺回路３３０を有する。メモリセルアレイ３１０及び周辺回路３３０は１のチップに集積することが可能である。
図３５では、処理するデータ（ＷＤＡＴＡ及びＲＤＡＴＡ）が３２ビットの例を示している。ＷＤＡＴＡは書き込むデータであり、ＲＤＡＴＡは読み出されたデータである。また、ＡＤＤＲはアドレスデータであり、１６ビットの信号である。ＡＤＤＲのアドレス空間の下位２ビットはオフセットアドレスとしている。
ＶＤＤＤ、ＶＳＳＳ、ＶＤＤＨ、ＶＳＳＬ、ＶＳＳＭは外部から入力される固定電圧である。ＶＤＤＤは高レベル電源電圧であり、ＶＳＳＳは低レベル電源電圧である。ＶＤＤＨはＶＤＤＤよりも高い電源電圧であり、ＶＳＳＬはＶＳＳＳよりも低い電源電圧である。
＜＜メモリセルアレイ＞＞
図３６はメモリセルアレイ３１０の構成例を示す回路図である。メモリセルアレイ３１０は図３３（Ａ）に示した複数のメモリセル１０、複数の書き込みワード線ＷＷＬ、複数の読み出しワード線ＲＷＬ、複数の書き込みビット線ＷＢＬ、複数の読み出しビット線ＲＢＬを有する。複数のメモリセル１０は２次元のアレイ状に配列されている。複数のＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬは複数のメモリセル１０の配列に合わせて設けられている。複数のＷＷＬ、ＲＷＬは行ごとに設けられ、複数のＷＢＬ、ＲＢＬは列ごとに設けられている。メモリセル１０は、対応する行のＷＷＬ、ＲＷＬに電気的に接続され、対応する列のＷＢＬ及びＲＢＬと電気的に接続されている。図３６には、２行２列に配列された４のメモリセル１０を示している。図３６に示すｋ、ｌはそれぞれ２以上の整数である。
外部からの固定電圧ＶＳＳＭは、固定電位ＧＮＤとして、メモリセルアレイ３１０の各メモリセル１０に入力される。
＜＜周辺回路＞＞
周辺回路３３０は、コントロールロジック３４０、行ドライバ３５０、列ドライバ３６０、プレデコーダ３７０及び出力ドライバ３８０を有する。周辺回路３３０は、メモリセルアレイ３１０を駆動することができる機能を有する。
コントロールロジック３４０は、外部からの入力信号（例えば、ＰＲＥ、ＣＥ、ＧＷ、ＢＷ［３：０］）を処理して、行ドライバ３５０、列ドライバ３６０の制御信号を生成する。例えば、コントロールロジック３４０は、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、信号ＥＲＲ等を生成する。
ＣＥはチップイネーブル信号であり、ＧＷはグローバル書き込みイネーブル信号であり、ＰＲＥはスタンバイ電力を削減するためのプリチャージを制御する信号である。コントロールロジック３４０が処理する信号は、これに限定されるものではなく、他の信号が入力されていてもよいし、入力されない信号があってもよい。
行ドライバ３５０は、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬを駆動できる機能、及びアクセスする行（メモリセル１０）を選択する機能等を有する。行ドライバ３５０は行デコーダ３５１、読み出しワード線ドライバ３５２、及び書き込みワード線ドライバ３５３を有する。
列ドライバ３６０は書き込みビット線ＷＢＬ及び読み出しビット線ＲＢＬを駆動する機能等を有する。列ドライバ３６０は、列デコーダ３６１、書き込みドライバ３６３、出力マルチプレクサ（ＭＵＸ）３６４、センスアンプ３６５、及びプリチャージ回路３６６を有する。
ＷＤＡＴＡ［３１：０］は書き込みドライバ３６３に入力される。書き込みドライバ３６３は、ＷＤＡＴＡ［３１：０］のうちの１ビットのデータに対応する書き込み電圧を１のＷＢＬに入力することができる機能を有する。プリチャージ回路３６６は読み出しビット線ＲＢＬをプリチャージできる機能を有する。センスアンプ３６５は、読み出しビット線ＲＢＬの電圧を増幅する機能を有する。出力ＭＵＸ３６４は、センスアンプ３６５の複数の出力を選択して、出力ドライバ３８０に伝送する機能を有する。出力ドライバ３８０は、出力ＭＵＸ３６４から入力されるデータを処理して、ＲＤＡＴＡ［３１：０］を出力する。
プレデコーダ３７０は、入力されたＡＤＤＲ［１６：２］から、情報を格納するメモリセルのサブアレイ、段、行、列を読み出し、それらのデータを行デコーダ３５１、及び列デコーダ３６１に情報を出力する機能を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
なお、本発明の一態様に係るトランジスタは、後述するｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有すると好ましい。
＜トランジスタ構造１＞
図３８（Ａ）及び図３８（Ｂ）は、本発明の一態様のトランジスタの上面図及び断面図である。図３８（Ａ）は上面図であり、図３８（Ｂ）は、図３８（Ａ）に示す一点鎖線Ａ１−Ａ２、及び一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図３８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３８（Ａ）及び図３８（Ｂ）に示すトランジスタは、基板４００上の導電体４１３と、基板４００上及び導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４０２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面及び側面と接し、間隔を空けて配置された導電体４１６ａ及び導電体４１６ｂと、半導体４０６ｂ上、導電体４１６ａ上及び導電体４１６ｂ上の半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、導電体４１６ｂ上及び導電体４０４上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、を有する。なお、ここでは、導電体４１３をトランジスタの一部としているが、これに限定されない。例えば、導電体４１３がトランジスタとは独立した構成要素であるとしてもよい。
なお、半導体４０６ｃは、Ａ３−Ａ４断面において、少なくとも半導体４０６ｂの上面及び側面と接する。また、導電体４０４は、Ａ３−Ａ４断面において、半導体４０６ｃ及び絶縁体４１２を介して半導体４０６ｂの上面及び側面と面する。また、導電体４１３は、絶縁体４０２を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部を有さなくても構わない。また、半導体４０６ｃを有さなくても構わない。また、絶縁体４０８を有さなくても構わない。また、絶縁体４１８を有さなくても構わない。
なお、半導体４０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電体４０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体４１３は、トランジスタの第２のゲート電極（バックゲート電極ともいう。）としての機能を有する。また、導電体４１６ａ及び導電体４１６ｂは、トランジスタのソース電極及びドレイン電極としての機能を有する。また、絶縁体４０８は、バリア層としての機能を有する。絶縁体４０８は、例えば、酸素又は／及び水素をブロックする機能を有する。又は、絶縁体４０８は、例えば、半導体４０６ａ又は／及び半導体４０６ｃよりも、酸素又は／及び水素をブロックする能力が高い。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコン層は、加熱処理などによって酸素を放出することができる酸化シリコン層である。したがって、絶縁体４０２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合がある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁体は、ＴＤＳ分析（昇温脱離ガス分析：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて、１００℃以上かつ７００℃以下、又は１００℃以上かつ５００℃以下の膜の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上又は１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、及び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として、例えば１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
又は、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲ（電子スピン共鳴：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
又は、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
図３８（Ｂ）に示すように、半導体４０６ｂの側面は、導電体４１６ａ及び導電体４１６ｂと接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース電極−ドレイン電極間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、導電体４１３に、ソース電極よりも低い電圧又は高い電圧を印加し、トランジスタのしきい値電圧をプラス方向又はマイナス方向へ変動させてもよい。例えば、トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリオフが実現できる場合がある。なお、導電体４１３に印加する電圧は、可変であってもよいし、固定であってもよい。導電体４１３に印加する電圧を可変にする場合、電圧を制御する回路を導電体４１３と電気的に接続してもよい。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体について説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａ及び半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、又は二種以上から半導体４０６ａ及び半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、及び半導体４０６ｂと半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。ただし、半導体４０６ａ又は／及び半導体４０６ｃがインジウムを含まなくても構わない場合がある。例えば、半導体４０６ａ又は／及び半導体４０６ｃが酸化ガリウムであっても構わない。
半導体４０６ｂは、半導体４０６ａ及び半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａ及び半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
なお、半導体４０６ａの組成は、図３７に示した太線の組成の近傍であることが好ましい。なお、半導体４０６ｂの組成は、図３７に示した太線の組成の近傍であることが好ましい。なお、半導体４０６ｃの組成は、図３７に示した太線の組成の近傍であることが好ましい。こうすることで、トランジスタのチャネル形成領域を、単結晶構造を有する領域とすることができる。又は、トランジスタのチャネル形成領域、ソース領域及びドレイン領域を、単結晶構造を有する領域とすることができる場合があるトランジスタのチャネル形成領域が単結晶構造を有する領域とすることで、トランジスタの周波数特性を高くすることができる場合がある。
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体４０６ａ中及び半導体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａ及び半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面又は下面（被形成面、ここでは半導体４０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
又は、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体４０６ｂが酸素欠損（ＶＯ）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある（以下、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある）。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸素を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、半導体４０６ａは、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体４０６ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体４０６ｂの厚さが１０ｎｍ未満であってもよい。
また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａ及び半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａ及び半導体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａ及び半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａ及び半導体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体４０６ａ又は半導体４０６ｃのない２層構造としても構わない。又は、半導体４０６ａの上もしくは下、又は半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。又は、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
基板４００としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムを材料とした化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板４００の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基板４００を薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
絶縁体４０２は、基板４００からの不純物の拡散を防止する役割を有してもよい。また、半導体４０６ｂが酸化物半導体である場合、絶縁体４０２は、半導体４０６ｂに酸素を供給する役割を担うことができる。
導電体４１６ａ及び導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
導電体４１６ａ及び導電体４１６ｂを有することにより、半導体４０６ａ、半導体４０６ｂ又は半導体４０６ｃに欠陥を形成する場合がある。該欠陥は、半導体４０６ａ、半導体４０６ｂ又は半導体４０６ｃをｎ型化させる場合がある。その結果、半導体４０６ａ、半導体４０６ｂ又は半導体４０６ｃと、導電体４１６ａ及び導電体４１６ｂとの間がオーム接触となる。例えば、半導体４０６ａ、半導体４０６ｂ又は半導体４０６ｃに形成された欠陥を、脱水素化及び加酸素化などによって低減した場合、半導体４０６ａ、半導体４０６ｂ又は半導体４０６ｃと、導電体４１６ａ及び導電体４１６ｂとの間がショットキー接触となる。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
絶縁体４０８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。絶縁体４０８は、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを含む絶縁体を、単層で、又は積層で用いればよい。
絶縁体４１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４１８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
なお、図３８では、トランジスタの第１のゲート電極である導電体４０４と第２のゲート電極である導電体４１３とが、電気的に接続しない例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図３９（Ａ）に示すように、導電体４０４と導電体４１３とが電気的に接続する構造であっても構わない。このような構成とすることで、導電体４０４と導電体４１３とに同じ電位が供給されるため、トランジスタのスイッチング特性を向上させることができる。又は、図３９（Ｂ）に示すように、導電体４１３を有さない構造であっても構わない。
また、図４０（Ａ）は、トランジスタの上面図の一例である。図４０（Ａ）の一点鎖線Ｆ１−Ｆ２及び一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図４０（Ｂ）に示す。なお、図４０（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
また、図３８などではソース電極及びドレイン電極として機能する導電体４１６ａ及び導電体４１６ｂが半導体４０６ｂの上面及び側面、絶縁体４０２の上面などと接する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図４０に示すように、導電体４１６ａ及び導電体４１６ｂが半導体４０６ｂの上面のみと接する構造であっても構わない。
また、図４０（Ｂ）に示すように、絶縁体４１８上に絶縁体４２８を有してもよい。絶縁体４２８は、上面が平坦な絶縁体であると好ましい。なお、絶縁体４２８は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４２８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。絶縁体４２８の上面を平坦化するために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行ってもよい。
又は、絶縁体４２８は、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体４２８の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。
また、図４０（Ａ）及び図４０（Ｂ）に示すように、絶縁体４２８上に導電体４２４ａ及び導電体４２４ｂを有してもよい。導電体４２４ａ及び導電体４２４ｂは、例えば、配線としての機能を有する。また、絶縁体４２８が開口部を有し、該開口部を介して導電体４１６ａと導電体４２４ａとが電気的に接続しても構わない。また、絶縁体４２８が別の開口部を有し、該開口部を介して導電体４１６ｂと導電体４２４ｂとが電気的に接続しても構わない。このとき、それぞれの開口部内に導電体４２６ａ、導電体４２６ｂを有しても構わない。
導電体４２４ａ及び導電体４２４ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
図４０に示すトランジスタは、導電体４１６ａ及び導電体４１６ｂは、半導体４０６ｂの側面と接しない。したがって、第１のゲート電極として機能する導電体４０４から半導体４０６ｂの側面に向けて印加される電界が、導電体４１６ａ及び導電体４１６ｂによって遮蔽されにくい構造である。また、導電体４１６ａ及び導電体４１６ｂは、絶縁体４０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導電体４１６ａ及び導電体４１６ｂを酸化させるために消費されない。したがって、絶縁体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図４０に示す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する優れた電気特性のトランジスタである。
図４１（Ａ）及び図４１（Ｂ）は、本発明の一態様のトランジスタの上面図及び断面図である。図４１（Ａ）は上面図であり、図４１（Ｂ）は、図４１（Ａ）に示す一点鎖線Ｇ１−Ｇ２、及び一点鎖線Ｇ３−Ｇ４に対応する断面図である。なお、図４１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタは、図４１に示すように、導電体４１６ａ及び導電体４１６ｂを有さず、導電体４２６ａ及び導電体４２６ｂと、半導体４０６ｂとが接する構造であっても構わない。この場合、半導体４０６ｂ又は／及び半導体４０６ａの、少なくとも導電体４２６ａ及び導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａ及び低抵抗領域４２３ｂは、例えば、導電体４０４などをマスクとし、半導体４０６ｂ又は／及び半導体４０６ａに不純物を添加することで形成すればよい。なお、導電体４２６ａ及び導電体４２６ｂが、半導体４０６ｂの孔（貫通しているもの）又は窪み（貫通していないもの）に設けられていても構わない。導電体４２６ａ及び導電体４２６ｂが、半導体４０６ｂの孔又は窪みに設けられることで、導電体４２６ａ及び導電体４２６ｂと、半導体４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。
＜トランジスタ構造２＞
図４２（Ａ）及び図４２（Ｂ）は、本発明の一態様のトランジスタの上面図及び断面図である。図４２（Ａ）は上面図であり、図４２（Ｂ）は、図４２（Ａ）に示す一点鎖線Ｊ１−Ｊ２、及び一点鎖線Ｊ３−Ｊ４に対応する断面図である。なお、図４２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４２（Ａ）及び図４２（Ｂ）に示すトランジスタは、基板６００上の導電体６０４と、導電体６０４上の絶縁体６１２と、絶縁体６１２上の半導体６０６ａと、半導体６０６ａ上の半導体６０６ｂと、半導体６０６ｂ上の半導体６０６ｃと、半導体６０６ａ、半導体６０６ｂ及び半導体６０６ｃと接し、間隔を空けて配置された導電体６１６ａ及び導電体６１６ｂと、半導体６０６ｃ上、導電体６１６ａ上及び導電体６１６ｂ上の絶縁体６１８と、を有する。なお、導電体６０４は、絶縁体６１２を介して半導体６０６ｂの下面と面する。また、絶縁体６１２が凸部を有しても構わない。また、基板６００と導電体６０４の間に絶縁体を有しても構わない。該絶縁体は、絶縁体４０２や絶縁体４０８についての記載を参照する。また、半導体６０６ａを有さなくても構わない。また、絶縁体６１８を有さなくても構わない。
なお、半導体６０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電体６０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体６１６ａ及び導電体６１６ｂは、トランジスタのソース電極及びドレイン電極としての機能を有する。
なお、絶縁体６１８は過剰酸素を含む絶縁体であると好ましい。
なお、基板６００は、基板４００についての記載を参照する。また、導電体６０４は、導電体４０４についての記載を参照する。また、絶縁体６１２は、絶縁体４１２についての記載を参照する。また、半導体６０６ａは、半導体４０６ｃについての記載を参照する。また、半導体６０６ｂは、半導体４０６ｂについての記載を参照する。また、半導体６０６ｃは、半導体４０６ａについての記載を参照する。また、導電体６１６ａ及び導電体６１６ｂは、導電体４１６ａ及び導電体４１６ｂについての記載を参照する。また、絶縁体６１８は、絶縁体４０２についての記載を参照する。
なお、絶縁体６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電体６１６ａなどと接続されている。
また、図４３（Ａ）は、トランジスタの上面図の一例である。図４３（Ａ）の一点鎖線Ｋ１−Ｋ２及び一点鎖線Ｋ３−Ｋ４に対応する断面図の一例を図４３（Ｂ）に示す。なお、図４３（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
なお、半導体の上に、チャネル保護膜として機能させることができる絶縁体を配置してもよい。例えば、図４３に示すように、導電体６１６ａ及び導電体６１６ｂと、半導体６０６ｃとの間に、絶縁体６２０を配置してもよい。その場合、導電体６１６ａ（導電体６１６ｂ）と半導体６０６ｃとは、絶縁体６２０中の開口部を介して接続される。絶縁体６２０は、絶縁体６１８についての記載を参照すればよい。
なお、図４２（Ｂ）や図４３（Ｂ）において、絶縁体６１８の上に導電体６１３を配置し、導電体６１３の上に絶縁体６３０を配置してもよい。その場合の例を図４４（Ａ）及び図４４（Ｂ）に示す。なお、導電体６１３については、導電体４１３についての記載を参照する。絶縁体６３０については、絶縁体４１８の記載を参照する。また、導電体６１３には、導電体６０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電体６１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。つまり、導電体６１３は、第２のゲート電極としての機能を有することができる。また、導電体６１３などによってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。また、絶縁体６３０は有さなくても構わない。
（実施の形態８）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図４５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図４５（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４５（Ｂ）に示す。図４５（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
図４５（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図４５（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図４５（Ｂ）及び図４５（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガ又はブロックが積み重なったような構造となる（図４５（Ｄ）参照。）。図４５（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図４５（Ｄ）に示す領域５１６１に相当する。
また、図４６（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４６（Ａ）の領域（１）、領域（２）及び領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図４６（Ｂ）、図４６（Ｃ）及び図４６（Ｄ）に示す。図４６（Ｂ）、図４６（Ｃ）及び図４６（Ｄ）より、ペレットは、金属原子が三角形状、四角形状又は六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４７（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図４７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４８（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４８（Ｂ）に示す。図４８（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図４８（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図４８（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物及び酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、又は１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）及びＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４９は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図４９より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図４９中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図４９中の（２）及び（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度及び２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態４で説明したスリープトランジスタの別の応用例について、説明する。
＜ワード線ドライバ回路の構成例１＞
図５０（Ａ）に示すワード線ドライバ回路２５１は、ＯＲ回路７１にスリープトランジスタとしてトランジスタＭＳＰ及びトランジスタＭＳＮを接続した構成となっている。ＯＲ回路７１は、ＮＯＲ回路７２、及びインバータ回路７３を有している。ＮＯＲ回路７２は、トランジスタＭ９乃至トランジスタＭ１２を有している。
トランジスタＭ９のソース又はドレインの一方は、トランジスタＭ１０のソース又はドレインの一方と電気的に接続され、トランジスタＭ９のソース又はドレインの他方は、配線ＶＤＤＬと電気的に接続され、トランジスタＭ９のゲートは、配線ＩＮ２と電気的に接続されている。トランジスタＭ１０のソース又はドレインの他方は、トランジスタＭ１１のソース又はドレインの一方と、トランジスタＭ１２のソース又はドレインの一方と、インバータ回路７３の入力端子と電気的に接続され、トランジスタＭ１０のゲートは、トランジスタＭ１２のゲートと、配線ＩＮ１と電気的に接続されている。トランジスタＭ１１のソース又はドレインの他方は、トランジスタＭ１２のソース又はドレインの他方と電気的に接続され、トランジスタＭ１１のゲートは、トランジスタＭ９のゲートと、配線ＩＮ２と電気的に接続されている。インバータ回路７３の出力端子は、配線ＯＵＴと電気的に接続され、インバータ回路７３に低電位を入力する端子は、配線ＧＮＤＬに電気的に接続されている。
トランジスタＭＳＮのソース又はドレインの一方は、トランジスタＭ１１のソース又はドレインの他方、トランジスタＭ１２のソース又はドレインの他方と電気的に接続され、トランジスタＭＳＮのゲートは、配線ｓｌｅｅｐＮと電気的に接続され、トランジスタＭＳＮのソース又はドレインの他方は、配線ＧＮＤＬＮと電気的に接続されている。トランジスタＭＳＰのソース又はドレインの一方は、インバータ回路７３に高電位を入力する端子に電気的に接続され、トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと電気的に接続され、トランジスタＭＳＰのソース又はドレインの他方は、配線ＶＤＤＬＰと電気的に接続されている。
配線ＩＮ１、及び配線ＩＮ２は、信号を入力するための配線である。配線ＶＤＤＬ、配線ＶＤＤＬＰは、高電位電源や他の回路と接続をするための配線である。配線ＧＮＤＬ、配線ＧＮＤＬＮは、低電位電源や他の回路と接続をするための配線である。配線ＯＵＴは、信号を出力するための配線である。
配線ＶＤＤＬＰ及び配線ＧＮＤＬＮから、トランジスタＭＳＰ及びトランジスタＭＳＮのオン状態、オフ状態を制御することができる。このため、ＯＲ回路７１を動作しないときは、トランジスタＭＳＰ及びトランジスタＭＳＮをオフ状態として、電力の供給を停止すればよい。
図５０（Ｂ）に、図５０（Ａ）とは別の接続構成の回路を示している。
図５０（Ｂ）のワード線ドライバ回路２５２は、図５０（Ａ）で説明したＯＲ回路７１、トランジスタＭＳＮ７６、トランジスタＭＳＮ７７、及びトランジスタＭＳＰを有している。ＯＲ回路７１は、ＮＯＲ回路７２と、インバータ回路７３と、を有している。
トランジスタＭ９のソース又はドレインの一方は、トランジスタＭ１０のソース又はドレインの一方と電気的に接続され、トランジスタＭ９のソース又はドレインの他方は、配線ＶＤＤＬと電気的に接続され、トランジスタＭ９のゲートは、配線ＩＮ２と電気的に接続されている。トランジスタＭ１０のソース又はドレインの他方は、トランジスタＭ１１のソース又はドレインの一方と、トランジスタＭ１２のソース又はドレインの一方と、インバータ回路７３の入力端子と電気的に接続され、トランジスタＭ１０のゲートは、トランジスタＭ１２のゲートと、配線ＩＮ１と電気的に接続されている。トランジスタＭ１１のゲートは、トランジスタＭ９のゲートと、配線ＩＮ２と電気的に接続されている。インバータ回路７３の出力端子は、配線ＯＵＴと電気的に接続され、インバータ回路７３に低電位を入力する端子は、配線ＧＮＤＬに電気的に接続されている。
トランジスタＭＳＮ７６のソース又はドレインの一方は、トランジスタＭ１１のソース又はドレインの他方と電気的に接続され、トランジスタＭＳＮ７７のソース又はドレインの一方は、トランジスタＭ１２のソース又はドレインの他方と電気的に接続され、トランジスタＭＳＮ７６のゲートと、トランジスタＭＳＮ７７のゲートは、配線ｓｌｅｅｐＮと電気的に接続され、トランジスタＭＳＮ７６のソース又はドレインの他方と、トランジスタＭＳＮ７７のソース又はドレインの他方は、配線ＧＮＤＬＮと電気的に接続されている。トランジスタＭＳＰのソース又はドレインの一方は、インバータ回路７３に高電位を入力する端子に電気的に接続され、トランジスタＭＳＰのゲートは、配線ｓｌｅｅｐＰと電気的に接続され、トランジスタＭＳＰのソース又はドレインの他方は、配線ＶＤＤＬＰと電気的に接続されている。
配線ＩＮ１、及び配線ＩＮ２は、信号を入力するための配線である。配線ＶＤＤＬ、配線ＶＤＤＬＰは、高電位電源や他の回路と接続をするための配線である。配線ＧＮＤＬ、配線ＧＮＤＬＮは、低電位電源や他の回路と接続をするための配線である。配線ＯＵＴは、信号を出力するための配線である。
配線ＶＤＤＬＰ及び配線ＧＮＤＬＮから、トランジスタＭＳＰ、トランジスタＭＳＮ７６、トランジスタＭＳＮ７７のオン状態、オフ状態を制御することができる。このため、ＯＲ回路７１を動作しないときは、トランジスタＭＳＰ、トランジスタＭＳＮ７６、及びトランジスタＭＳＮ７７をオフ状態として、電力の供給を停止すればよい。
＜ワード線ドライバ回路の構成例２＞
また、図５０（Ａ）（Ｂ）とは別の回路の例として、図５１（Ａ）（Ｂ）に示す回路について説明する。
図５１（Ａ）に示すワード線ドライバ回路２５３は、回路ＷＬＤ３を有する。回路ＷＬＤ３は、ＯＲ回路７１からインバータ回路７３を取り除いた回路構成となっている。ワード線ドライバ回路２５１と異なっている接続構成は、配線ＯＵＴが、トランジスタＭ１０のソース又はドレインの他方と、トランジスタＭ１１のソース又はドレインの一方と、トランジスタＭ１２のソース又はドレインの一方と、に電気的に接続されている点である。
つまり、ワード線ドライバ回路２５３は、回路ＷＬＤ３がＮＯＲ回路として機能する回路構成となっている。
また、図５１（Ｂ）に示すワード線ドライバ回路２５４は、回路ＷＬＤ３を有する。回路ＷＬＤ３は、ＯＲ回路７１からインバータ回路７３を取り除いた回路構成となっている。ワード線ドライバ回路２５１と異なっている接続構成は、配線ＯＵＴが、トランジスタＭ１０のソース又はドレインの他方と、トランジスタＭ１１のソース又はドレインの一方と、トランジスタＭ１２のソース又はドレインの一方と、に電気的に接続されている点である。
つまり、ワード線ドライバ回路２５４は、ワード線ドライバ回路２５３と同様に、回路ＷＬＤ３がＮＯＲ回路として機能する回路構成となっている。
＜ワード線ドライバ回路の構成例３＞
ここでは、１２８個のワード線ドライバ回路２５３を１６個毎に動作させるための構成例について、説明する。
本発明の一態様であるワード線ドライバ回路の一例を図５２に示す。図５２のワード線ドライバ回路２５０は、１段につき１６個の回路ＷＬＤ３及び１個のスリープトランジスタ（図５２では、トランジスタＭＳＮ−０、トランジスタＭＳＮ−７と表記する。）を設けた、合計８段で構成されているワード線ドライバ回路である。
ワード線ドライバ回路２５０は、ｐチャネル型のトランジスタＭ９［０］乃至トランジスタＭ９［１２７］と、ｐチャネル型のトランジスタＭ１０［０］乃至トランジスタＭ１０［１２７］と、ｎチャネル型のトランジスタＭ１１［０］乃至トランジスタＭ１１［１２７］と、ｎチャネル型のトランジスタＭ１２［０］乃至トランジスタＭ１２［１２７］と、ｎチャネル型のトランジスタＭＳＮ−０乃至トランジスタＭＳＮ−７と、を有している。
図５２に示すとおり、回路ＷＬＤ３［ｉ］（ｉは１６×ｊ以上かつ１６×（ｊ＋１）−１以下の整数であり、ｊは０以上かつ７以下の整数である。）は、トランジスタＭ９［ｉ］乃至トランジスタＭ１２［ｉ］を有する。そして、回路ＵＷＬＤ４−ｊは、回路ＷＬＤ３［１６×ｊ］乃至回路ＷＬＤ３［１６×（ｊ＋１）−１］、トランジスタＭＳＰ−ｊ及びトランジスタＭＳＮ−ｊで構成されている。
トランジスタＭ９［ｉ］のソース又はドレインの一方は、トランジスタＭ１０［ｉ］のソース又はドレインの一方と電気的に接続され、トランジスタＭ９［ｉ］のソース又はドレインの他方は、配線ＶＤＤＬと電気的に接続され、トランジスタＭ９［ｉ］のゲートは、配線ＷＬＥと電気的に接続されている。トランジスタＭ１０［ｉ］のソース又はドレインの他方は、トランジスタＭ１１［ｉ］のソース又はドレインの一方と、トランジスタＭ１２［ｉ］のソース又はドレインの一方と、配線ＷＬ［０］と、に電気的に接続され、トランジスタＭ１０［ｉ］のゲートは、トランジスタＭ１２［ｉ］のゲートと、配線ＲＡ［ｉ］と電気的に接続されている。トランジスタＭ１１［ｉ］のゲートは、トランジスタＭ９［ｉ］のゲートと、配線ＷＬＥと電気的に接続されている。
トランジスタＭＳＮ−ｊのソース又はドレインの一方は、トランジスタＭ１１［ｉ］のソース又はドレインの他方と、トランジスタＭ１２［ｉ］のソース又はドレインの他方と、に電気的に接続されている。トランジスタＭＳＮ−ｊのゲートは、配線ｓｌｅｅｐＮ−ｊと電気的に接続されている。トランジスタＭＳＮ−ｊのソース又はドレインの他方は、配線ＧＮＤＬＮ−ｊと電気的に接続されている。トランジスタＭ９［ｉ］のソース又はドレインの他方は、配線ＶＤＤＬ［ｉ］と電気的に接続されている。
なお、図５２では、一部の符号を省略している。具体的には、図５２では、配線ｓｌｅｅｐＮ−０、配線ｓｌｅｅｐＮ−７、配線ＷＬＥ、配線ＲＡ［０］、配線ＲＡ［１５］、配線ＲＡ［１１２］、配線ＲＡ［１２７］、配線ＷＬ［０］、配線ＷＬ［１５］、配線ＷＬ［１１２］、配線ＷＬ［１２７］、配線ＶＤＤＬ［０］、配線ＶＤＤＬ［１５］、配線ＶＤＤＬ［１１２］、配線ＶＤＤＬ［１２７］、配線ＧＮＤＬＮ−０、配線ＧＮＤＬＮ−７、トランジスタＭＳＮ−０、トランジスタＭＳＮ−７、トランジスタＭ９［０］、トランジスタＭ９［１５］、トランジスタＭ９［１１２］、トランジスタＭ９［１２７］、トランジスタＭ１０［０］、トランジスタＭ１０［１５］、トランジスタＭ１０［１１２］、トランジスタＭ１０［１２７］、トランジスタＭ１１［０］、トランジスタＭ１１［１５］、トランジスタＭ１１［１１２］、トランジスタＭ１１［１２７］、トランジスタＭ１２［０］、トランジスタＭ１２［１５］、トランジスタＭ１２［１１２］、トランジスタＭ１２［１２７］、回路ＷＬＤ３［０］、回路ＷＬＤ３［１５］、回路ＷＬＤ３［１１２］、回路ＷＬＤ３［１２７］、回路ＵＷＬＤ４−０、回路ＵＷＬＤ４−７のみ図示しており、他は省略している。
なお、ワード線ドライバ回路２５０の回路ＷＬＤ３［ｉ］を駆動させるためには、ワード線ドライバ回路２５１乃至ワード線ドライバ回路２５４の場合と同様に、回路ＷＬＤ３［ｉ］に高電位電源及び低電位電源を接続する必要がある。配線ＶＤＤＬ［０］乃至配線ＶＤＤＬ［１２７］は、図示していないが高電位電源と接続されており、それらの配線は高電位電源によって電源電圧ＶＤＤが印加されているものとする。配線ＧＮＤＬＮ−０乃至配線ＧＮＤＬＮ−７は、図示していないが低電位電源と接続されており、それらの配線は低電位電源によって固定電位ＧＮＤ（又は基準電位、接地電位と言う場合がある）が印加されているものとする。
配線ＷＬＥ、及び配線ＲＡ［ｉ］は、外部からの信号をワード線ドライバ回路２５０に入力するための配線であり、配線ＷＬ［ｉ］は、ワード線ドライバ回路２５０から所定のメモリセルに対して書き込み用選択信号を出力するための配線である。
＜ワード線ドライバ回路の動作方法例＞
図５２のワード線ドライバ回路２５０の動作例について、説明する。図５３に、ワード線ドライバ回路２５０のタイミングチャートを示す。なお、図５３のタイミングチャートは、簡易的に説明するため、図５３のタイミングチャートには、ｊ段目に存在する回路ＷＬＤ３［ｉ］の動作例を示し、具体的には、配線ＷＬＥ、配線ＲＡ［ｉ］、ＷＬ［ｉ］、配線ＳｌｅｅｐＮ−ｊの電位の変化を示している。また、配線ＷＬＥ、及び配線ＲＡ［ｉ］のそれぞれには、電源電圧ＶＤＤ、或いは固定電位ＧＮＤのいずれかが入力されるが、配線ＷＬＥ、及び配線ＲＡ［ｉ］に接続されているトランジスタＭ９［ｉ］、トランジスタＭ１０［ｉ］、トランジスタＭ１１［ｉ］、トランジスタＭ１２［ｉ］のオン状態、オフ状態を制御できるのであれば、電源電圧ＶＤＤよりも低い電位を高レベル電位（Ｈｉｇｈ）とし、固定電位ＧＮＤよりも高い電位を低レベル電位（Ｌｏｗ）としてもよい。そのため、図５３の配線ＷＬＥ、及び配線ＲＡ［ｉ］の高レベル電位の表記を「Ｈｉｇｈ」とし、低レベル電位の表記を「Ｌｏｗ」としている。
時刻Ｔ０において、配線ｓｌｅｅｐＮ−ｊの電位を高レベルとする。これにより、配線ｓｌｅｅｐＮ−ｊに接続されているトランジスタＭＳＮ−ｊがオン状態となる。つまり、トランジスタＭＳＮ−ｊを経由してトランジスタＭ１１［ｉ］のソース又はドレインの他方と、トランジスタＭ１２［ｉ］のソース又はドレインの他方と、に固定電位ＧＮＤが印加される。
時刻Ｔ０から時刻Ｔ１の間において、配線ＷＬＥに高レベル電位が印加され、配線ＲＡ［ｉ］に高レベル電位が印加されている。つまり、トランジスタＭ９［ｉ］のゲート、トランジスタＭ１０［ｉ］のゲート、トランジスタＭ１１［ｉ］のゲート、及びトランジスタＭ１２［ｉ］のゲートに高レベル電位が印加されるため、トランジスタＭ９［ｉ］、及びトランジスタＭ１０［ｉ］はオフ状態となり、トランジスタＭ１１［ｉ］、及びトランジスタＭ１２［ｉ］はオン状態となる。これにより、トランジスタＭ１１［ｉ］、及びトランジスタＭ１２［ｉ］を経由して、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。
時刻Ｔ１において、配線ＲＡ［ｉ］に低レベル電位を印加する。このとき、トランジスタＭ１０［ｉ］のゲート、及びトランジスタＭ１２［ｉ］のゲートに低レベル電位が印加されるため、トランジスタＭ１０［ｉ］はオン状態となり、及びトランジスタＭ１２［ｉ］はオフ状態となる。ただし、この段階では、トランジスタＭ１１［ｉ］がオン状態のままなので、時刻Ｔ１以前と同様に、配線ＷＬ［ｉ］には、時刻Ｔ１以前と同じ低レベル電位が出力される。
時刻Ｔ２において、配線ＷＬＥに低レベル電位を印加する。このとき、トランジスタＭ９［ｉ］のゲート、及びトランジスタＭ１１［ｉ］のゲートに低レベル電位が印加されるため、トランジスタＭ９［ｉ］はオン状態となり、及びトランジスタＭ１１［ｉ］はオフ状態となる。トランジスタＭ１１［ｉ］はオフ状態なので、固定電位ＧＮＤが、トランジスタＭ１１［ｉ］、又はトランジスタＭ１２［ｉ］を経由して、配線ＷＬ［ｉ］に印加されなくなる。トランジスタＭ９［ｉ］及びトランジスタＭ１０［ｉ］はオン状態なので、電源電圧ＶＤＤが、トランジスタＭ９［ｉ］及びトランジスタＭ１０［ｉ］を経由して、配線ＷＬ［ｉ］に出力される。
なお、ｉ行目にあるメモリセルは、時刻Ｔ２から時刻Ｔ３までの間に、配線ＷＬ［ｉ］から電源電圧ＶＤＤが印加されるので、このタイミングでデータの書き込みが行われる。つまり、配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］に少なくとも一に低レベル電位が入力された状態で、配線ＷＬＥに低レベルを入力することで、配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］のうち低レベル電位となっている配線の行に有するメモリセルに同時にデータを書き込むことができる。
また、ｊ段目に有する配線ＲＡ［１６×ｊ］乃至配線ＲＡ［１６×（ｊ＋１）−１］が全て高レベル電位であるとき、ｊ段目が有する全ての行に存在するメモリセルへの書き込み動作は行われない。このとき、ｊ段目にある回路ＷＬＤ３［１６×ｊ］乃至回路ＷＬＤ３［１６×（ｊ＋１）−１］、つまり回路ＵＷＬＤ４−ｊを動作させる必要がないため、トランジスタＭＳＮ−ｊをオフ状態にすることが好ましい。これによって、書き込み用選択信号を出力しない回路ＵＷＬＤ４−ｊに対して、固定電位ＧＮＤの供給を遮断することができるので、消費電力を低減することができる。
時刻Ｔ３において、配線ＷＬＥに高レベル電位を印加する。このとき、トランジスタＭ９［ｉ］のゲート、及びトランジスタＭ１１［ｉ］のゲートに高レベル電位が印加されるため、トランジスタＭ９［ｉ］はオフ状態となり、及びトランジスタＭ１１［ｉ］はオン状態となる。つまり、トランジスタＭ９［ｉ］、トランジスタＭ１０［ｉ］、トランジスタＭ１１［ｉ］、及びトランジスタＭ１２［ｉ］のそれぞれのオン状態、オフ状態は、時刻Ｔ１から時刻Ｔ２まで間のタイミングと同じ状態となるので、配線ＷＬ［ｉ］に固定電位ＧＮＤが出力される。
時刻Ｔ４において、配線ｓｌｅｅｐＮ−ｊの電位を低レベルとすることで、トランジスタＭＳＮ−ｊはオフ状態となる。このため、ワード線ドライバ回路２５０への固定電位ＧＮＤの供給が無くなるので、消費電力を低減することができる。
なお、図５３のタイミングチャートにおいて、時刻Ｔ０で、配線ｓｌｅｅｐＮ−ｊを高レベル電位としたが、ワード線ドライバ回路２５０の動作はこれに限定されない。例えば、時刻Ｔ１から時刻Ｔ２までの間で、配線ｓｌｅｅｐＮ−ｊに高レベル電位を印加するタイミングとしてもよい。
＜その他の回路の構成例＞
なお、図５２に示したワード線ドライバ回路２５０の有する回路ＷＬＤ３［０］乃至回路ＷＬＤ３［１２７］の接続構成はＮＯＲ回路と同じなので、図５４に示すワード線ドライバ回路２５５に置き換えることができる。
具体的には、ワード線ドライバ回路２５５は、ワード線ドライバ回路２５０の有する回路ＷＬＤ３［０］乃至回路ＷＬＤ３［１２７］をそれぞれＮＯＲ回路７８［０］乃至ＮＯＲ回路７８［１２７］に置き換えている。なお、図５４では、ＮＯＲ回路７８［０］、ＮＯＲ回路７８［１５］、ＮＯＲ回路７８［１１２］、ＮＯＲ回路７８［１２７］を図示しており、それ以外のＮＯＲ回路の記号及び符号は省略している。
ＮＯＲ回路７８［ｉ］の第１入力端子は、配線ＷＬＥと電気的に接続され、ＮＯＲ回路７８［ｉ］の第２入力端子は、配線ＲＡ［ｉ］と電気的に接続され、ＮＯＲ回路７８［ｉ］の出力端子は、配線ＷＬ［ｉ］と電気的に接続され、ＮＯＲ回路７８［ｉ］の高電位入力端子は、配線ＶＤＤＬ［ｉ］と電気的に接続され、ＮＯＲ回路７８［ｉ］の低電位入力端子は、トランジスタＭＳＮ−ｊのソース又はドレインの一方と電気的に接続されている。トランジスタＭＳＮ−ｊのゲートは、配線ｓｌｅｅｐＮ−ｊと電気的に接続され、トランジスタＭＳＮ−ｊのソース又はドレインの他方は、配線ＧＮＤＬＮ−０と電気的に接続されている。
ワード線ドライバ回路２５５は、このような回路構成にすることによって、ワード線ドライバ回路２５０と同様の動作を行うことができる。
なお、本発明の一態様は、本実施の形態で述べたワード線ドライバ回路２５０乃至ワード線ドライバ回路２５５のいずれか一に、限定されない。場合によって、又は、状況に応じて、ワード線ドライバ回路２５０乃至ワード線ドライバ回路２５５の回路構成を適宜変更することができる。
例えば、図５１（Ａ）のワード線ドライバ回路２５３では、スリープトランジスタとしてｎチャネル型のトランジスタＭＳＮを、トランジスタＭ１１のソース又はドレインの他方と、トランジスタＭ１２のソース又はドレインの他方と、に電気的に接続しているが、代わりに、トランジスタＭ９のソース又はドレインの他方と、配線ＶＤＤＬと、の間にｐチャネル型のトランジスタＭＳＰを設けた構成としてもよい。その構成のワード線ドライバ回路をワード線ドライバ回路２５６として図５５（Ａ）に示す。なお、ワード線ドライバ回路２５６では、トランジスタＭＳＰのオン状態、オフ状態を制御するために、ゲートが配線ｓｌｅｅｐＰに電気的に接続されている。
また、例えば、トランジスタＭＳＮと、トランジスタＭＳＰと、を有するワード線ドライバ回路の構成としても良い。その構成のワード線ドライバ回路をワード線ドライバ回路２５７として、図５５（Ｂ）に示す。
また、例えば、ワード線ドライバ回路２５５は、ＮＯＲ回路７８［ｉ］の低電位を入力する端子にｎチャネル型のトランジスタＭＳＮ−ｊを電気的に接続した構成としているが、ＮＯＲ回路７８［ｉ］の高電位を入力する端子にｐチャネル型のトランジスタＭＳＰ−ｊも設けた構成としてもよい。その構成のワード線ドライバ回路をワード線ドライバ回路２５８として図５５（Ｃ）に示す。トランジスタＭＳＰ−ｊのソース又はドレインの一方は、ＮＯＲ回路７８［ｉ］の高電位を入力する端子と電気的に接続され、トランジスタＭＳＰ−ｊのソース又はドレインの他方は、配線ＶＤＤＬ−ｊと電気的に接続され、トランジスタＭＳＰ−ｊのゲートは、配線ｓｌｅｅｐＰ−０と電気的に接続されている。このような構成にすることにより、トランジスタＭＳＰ−ｊのオン状態、オフ状態を制御することができ、ワード線ドライバ回路２５８を動作させないときにトランジスタＭＳＰ−ｊをオフ状態にすることによって、高レベル電位の供給を停止することができる。そのため、駆動していない状態でのワード線ドライバ回路２５８の消費電力を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、上述の実施の形態で説明した半導体装置を有する記憶装置を電子部品として適用する例、及び該電子部品を具備する電子機器に適用する例について、図５６、図５７を用いて説明する。
＜電子部品＞
図５６（Ａ）では上述の実施の形態で説明し半導体装置を有する記憶装置を電子部品として適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図５６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図５６（Ｂ）に示す。図５６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図５６（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図５６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
＜電子機器＞
次に上述した電子部品（記憶装置）を適用した電子機器について説明する。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図５７に示す。
図５７（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロホン５２０５、スピーカー５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図５７（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図５７（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図５７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図５７（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図５７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
図５７（Ｆ）は自動車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。
本実施例では、ＯＳトランジスタを用いた記憶装置の特性の測定結果について説明する。
メモリにおいて発生し得るエラーとして、放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。本実施例では、ＯＳトランジスタを用いたメモリに放射線を照射することにより、ソフトエラー耐性の評価を行った。
測定には、図３３（Ｆ）に示すメモリセル５０、及び図３３（Ｄ）に示すメモリセル６０をそれぞれ８１９２個備えた８ｋビットのメモリを用いた。図３３（Ｆ）に示すメモリセル５０においては、容量素子４７、容量素子４８の容量を３０ｆＦ、トランジスタ４３、トランジスタ４４、トランジスタ５３乃至トランジスタ５６をチャネル長０．３５μｍのＳｉトランジスタ、トランジスタ４１、４２をチャネル長０．８μｍのＯＳトランジスタとした。また、図３３（Ｄ）に示すメモリセル６０においては、容量素子６４の容量を６．７ｆＦ、トランジスタ６２、トランジスタ６３をチャネル長０．３５μｍのＳｉトランジスタ、トランジスタ６１をチャネル長０．８μｍのＯＳトランジスタとした。また、両メモリセルにおいて、ＳｉトランジスタにはＳＯＩ基板を用いた。
ソフトエラー耐性の評価は、上記のメモリセルを有する８ｋビットのメモリ１乃至メモリ３に対して放射線を照射し、その時のデータの保持特性を測定することにより行った。メモリ１は、図３３（Ｄ）に示すメモリセル６０のノードＮ１にデータが保持された状態のメモリである。メモリ２は、図３３（Ｆ）に示すメモリセル５０において、ＯＳトランジスタを有する回路５８のノードＮ４、Ｎ５にデータが保持された状態のメモリである。メモリ３は、図３３（Ｆ）に示すメモリセル５０において、ＳＲＡＭセルに対応する回路５７のノードＮ２、Ｎ３にデータが保持された状態のメモリである。メモリ１乃至３のそれぞれについて、２サンプル（サンプルＡ、Ｂ）ずつ測定を行った。また、メモリ１乃至３に照射する放射線の放射線源には、α線源として質量数２４１のアメリシウム（Ａｍ）を用い、放射線源とサンプル間の距離は１ｍｍとした。そして、放射線の照射により、保持されたデータが変動したメモリセル５０又はメモリセル６０の個数を、ソフトエラー数としてカウントすることにより試験を行った。試験結果を表１に示す。
試験は、３種類の条件下で行った（試験１乃至３）。メモリの電源電圧を２Ｖとし、放射線が照射された状態においてデータを５分間保持した試験１では、いずれのサンプルにおいてもソフトエラーは生じなかった。
次に、動作電圧を、２Ｖ未満でメモリが動作する最小の電圧（最低動作電圧）に変更して試験２を行った。その結果、メモリ３において、サンプルＡ、Ｂの両方でソフトエラーが確認された。すなわち、図３３（Ｆ）における、ＳＲＡＭセルに対応する回路５７において、ソフトエラーが発生した。一方、ＯＳトランジスタによってデータが保持されたメモリ１、２においては、ソフトエラーは確認されなかった。
次に、動作電圧を最低動作電圧としたまま、データの保持時間を２０分に延長して試験３を行った。その結果、メモリ３においてはソフトエラー数が増加した。一方、ＯＳトランジスタを用いてデータを保持しているメモリ２においては、保持時間が長くなり照射される放射線の量が増加してもソフトエラーが確認されず、データが正確に保持されていた。
試験１乃至３の結果から、図３３（Ｄ）に示すメモリセル６０は、ソフトエラー耐性が高いことが分かった。また、図３３（Ｆ）に示すメモリセル５０においては、ＳＲＡＭセルに対応する回路５７に記憶されたデータを、ＯＳトランジスタを有する回路５８に退避されることにより、ソフトエラーの発生を抑制することができた。すなわち、ＳＲＡＭセルにおいて、ＯＳトランジスタを用いたバックアップを行うことにより、ソフトエラー耐性を向上させることができた。
以上のように、ＯＳトランジスタを用いてメモリセルを構成することにより、ソフトエラー耐性が高く、信頼性が高い記憶装置を構成することができる。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略して言及することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体として形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」などの語句は、「信号線」、「電源線」などの語句に、適宜言い換えることができる。また、その逆も同様である。また、「電源線」などの語句は、「信号線」などの語句に適宜言い換えることができる。又は、その逆も同様である。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
なお、本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。したがって、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。したがって、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
Ａ メモリセル
Ｂ メモリセル
Ｚ メモリセル
ＢＧ バックゲート
ＢＧＬ 配線
ＢＬ ビット線
ＧＮＤＬ 配線
ＧＮＤＬ［０］ 配線
ＧＮＤＬ［１５］ 配線
ＧＮＤＬ［１１２］ 配線
ＧＮＤＬ［１２７］ 配線
ＧＮＤＬ−Ｐｒｅ 配線
ＧＮＤＬＮ 配線
ＧＮＤＬＮ−０ 配線
ＧＮＤＬＮ−７ 配線
ＩＮ１ 配線
ＩＮ２ 配線
ＯＵＴ 配線
ＬＳ レベルシフタ
ＬＳ−０ レベルシフタ
ＬＳ−７ レベルシフタ
ＬＳＡ［０］ レベルシフタ
ＬＳＡ［１５］ レベルシフタ
ＬＳＡ［１１２］ レベルシフタ
ＬＳＡ［１２７］ レベルシフタ
ＭＳＰ トランジスタ
ＭＳＮ トランジスタ
ＭＳＰＰ トランジスタ
ＭＳＮＮ トランジスタ
ＭＳＮ７６ トランジスタ
ＭＳＮ７７ トランジスタ
ＭＳＰＭ１ トランジスタ
ＭＳＰＭ２ トランジスタ
ＭＳＰ−Ｐｒｅ トランジスタ
ＭＳＮ−Ｐｒｅ トランジスタ
ＭＳＰ−０ トランジスタ
ＭＳＮ−０ トランジスタ
ＭＳＰ−７ トランジスタ
ＭＳＮ−７ トランジスタ
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
Ｍ５ トランジスタ
Ｍ６ トランジスタ
Ｍ７ トランジスタ
Ｍ８ トランジスタ
Ｍ９ トランジスタ
Ｍ１０ トランジスタ
Ｍ１１ トランジスタ
Ｍ１２ トランジスタ
Ｍ１［０］ トランジスタ
Ｍ２［０］ トランジスタ
Ｍ３［０］ トランジスタ
Ｍ４［０］ トランジスタ
Ｍ５［０］ トランジスタ
Ｍ６［０］ トランジスタ
Ｍ９［０］ トランジスタ
Ｍ１０［０］ トランジスタ
Ｍ１１［０］ トランジスタ
Ｍ１２［０］ トランジスタ
Ｍ１［１５］ トランジスタ
Ｍ２［１５］ トランジスタ
Ｍ３［１５］ トランジスタ
Ｍ４［１５］ トランジスタ
Ｍ５［１５］ トランジスタ
Ｍ６［１５］ トランジスタ
Ｍ９［１５］ トランジスタ
Ｍ１０［１５］ トランジスタ
Ｍ１１［１５］ トランジスタ
Ｍ１２［１５］ トランジスタ
Ｍ１［１１２］ トランジスタ
Ｍ２［１１２］ トランジスタ
Ｍ３［１１２］ トランジスタ
Ｍ４［１１２］ トランジスタ
Ｍ５［１１２］ トランジスタ
Ｍ６［１１２］ トランジスタ
Ｍ９［１１２］ トランジスタ
Ｍ１０［１１２］ トランジスタ
Ｍ１１［１１２］ トランジスタ
Ｍ１２［１１２］ トランジスタ
Ｍ１［１２７］ トランジスタ
Ｍ２［１２７］ トランジスタ
Ｍ３［１２７］ トランジスタ
Ｍ４［１２７］ トランジスタ
Ｍ５［１２７］ トランジスタ
Ｍ６［１２７］ トランジスタ
Ｍ９［１２７］ トランジスタ
Ｍ１０［１２７］ トランジスタ
Ｍ１１［１２７］ トランジスタ
Ｍ１２［１２７］ トランジスタ
Ｎ１ ノード
Ｎ２ ノード
Ｎ３ ノード
Ｎ４ ノード
Ｎ５ ノード
ＰＧ パワーゲート線
ＰＲＥＬ プリチャージ配線
ＲＡ 配線
ＲＡ［０］ 配線
ＲＡ［１５］ 配線
ＲＡ［１１２］ 配線
ＲＡ［１２７］ 配線
ＲＢＬ 読み出しビット線
ＲＷＬ 読み出しワード線
ＲＥＶＷＬＤ１ 回路
ＲＥＶＷＬＤ１Ｌ 回路
Ｓ１ ステップ
Ｓ２ ステップ
Ｓ３ ステップ
Ｓ４ ステップ
Ｓ５ ステップ
Ｓ６ ステップ
Ｓ７ ステップ
Ｓ８ ステップ
Ｓ９ ステップ
ＳＬ ソース線
ｓｌｅｅｐＰ 配線
ｓｌｅｅｐＰ−０ 配線
ｓｌｅｅｐＰ−７ 配線
ｓｌｅｅｐＮ 配線
ｓｌｅｅｐＮ−０ 配線
ｓｌｅｅｐＮ−７ 配線
ＵＷＬＤ１−０ 回路
ＵＷＬＤ１−７ 回路
ＵＷＬＤ２−０ 回路
ＵＷＬＤ２−７ 回路
ＵＷＬＤ３−０ 回路
ＵＷＬＤ３−７ 回路
ＵＷＬＤ４−０ 回路
ＵＷＬＤ４−７ 回路
ＶＤＤＬ 配線
ＶＤＤＬ［０］ 配線
ＶＤＤＬ［１５］ 配線
ＶＤＤＬ［１１２］ 配線
ＶＤＤＬ［１２７］ 配線
ＶＤＤＬ−Ｐｒｅ 配線
ＶＤＤＬＰ 配線
ＶＤＤＬＰ−０ 配線
ＶＤＤＬＰ−７ 配線
ＶＳＳＬ 配線
ＷＬＤ１ 回路
ＷＬＤ１［０］ 回路
ＷＬＤ１［１５］ 回路
ＷＬＤ１［１１２］ 回路
ＷＬＤ１［１２７］ 回路
ＷＬＤ１Ｌ 回路
ＷＬＤ２ 回路
ＷＬＤ２［０］ 回路
ＷＬＤ２［１５］ 回路
ＷＬＤ２［１１２］ 回路
ＷＬＤ２［１２７］ 回路
ＷＬＤ２Ｌ 回路
ＷＬＤ３［０］ 回路
ＷＬＤ３［１５］ 回路
ＷＬＤ３［１１２］ 回路
ＷＬＤ３［１２７］ 回路
ＷＬＥ 配線
ＷＬＥ−０ 配線
ＷＬＥ−７ 配線
ＷＬ 配線
ＷＬ［０］ 配線
ＷＬ［１５］ 配線
ＷＬ［１１２］ 配線
ＷＬ［１２７］ 配線
ＷＢＬ 書き込みビット線
ＷＷＬ 書き込みワード線
１０ メモリセル
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
２０ メモリセル
２１ トランジスタ
２２ トランジスタ
２３ 容量素子
２４ メモリセル
２５ メモリセル
３０ メモリセル
３１ トランジスタ
３２ 容量素子
４０ メモリセル
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ インバータ
４６ インバータ
４７ 容量素子
４８ 容量素子
５０ メモリセル
５１ ＮＡＮＤ回路
５２ インバータ回路
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５７ 回路
５８ 回路
６０ メモリセル
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ 容量素子
７１ ＯＲ回路
７２ ＮＯＲ回路
７３ インバータ回路
７８［０］ ＮＯＲ回路
７８［１５］ ＮＯＲ回路
７８［１１２］ ＮＯＲ回路
７８［１２７］ ＮＯＲ回路
８０ ＡＮＤ回路
１００ ワード線ドライバ回路
１０１ ワード線ドライバ回路
１０２ ワード線ドライバ回路
１０３ ワード線ドライバ回路
１１０ ワード線ドライバ回路
１１１ ワード線ドライバ回路
１２０ ワード線ドライバ回路
１２１ ワード線ドライバ回路
１２２ ワード線ドライバ回路
１２３ ワード線ドライバ回路
１３０ ワード線ドライバ回路
１３１ ワード線ドライバ回路
１４０ ワード線ドライバ回路
１４１ ワード線ドライバ回路
１４２ ワード線ドライバ回路
１４３ ワード線ドライバ回路
１４４ ワード線ドライバ回路
１５０ ワード線ドライバ回路
１５１ ワード線ドライバ回路
１５２ ワード線ドライバ回路
１６０ ワード線ドライバ回路
１６１ ワード線ドライバ回路
１７０ ワード線ドライバ回路
１７１ ワード線ドライバ回路
１８０ ワード線ドライバ回路
１８１ ワード線ドライバ回路
１９０ ワード線ドライバ回路
１９１ ワード線ドライバ回路
１９２ ワード線ドライバ回路
１９３ ワード線ドライバ回路
１９４ ワード線ドライバ回路
２００ ビット線プリチャージ回路
２０２ 読み出し・書き込み回路
２１０ ビット線プリチャージ回路
２５０ ワード線ドライバ回路
２５１ ワード線ドライバ回路
２５２ ワード線ドライバ回路
２５３ ワード線ドライバ回路
２５４ ワード線ドライバ回路
２５５ ワード線ドライバ回路
２５６ ワード線ドライバ回路
２５７ ワード線ドライバ回路
２５８ ワード線ドライバ回路
３００ 記憶装置
３１０ メモリセルアレイ
３３０ 周辺回路
３４０ コントロールロジック
３５０ 行ドライバ
３５１ 行デコーダ
３５２ 読み出しワード線ドライバ
３５３ 書き込みワード線ドライバ
３６０ 列ドライバ
３６１ 列デコーダ
３６３ 書き込みドライバ
３６４ 出力マルチプレクサ（ＭＵＸ）
３６５ センスアンプ
３６６ プリチャージ回路
３７０ プレデコーダ
３８０ 出力ドライバ
４００ 基板
４０２ 絶縁体
４０４ 導電体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１８ 絶縁体
４２３ａ 低抵抗領域
４２３ｂ 低抵抗領域
４２４ａ 導電体
４２４ｂ 導電体
４２６ａ 導電体
４２６ｂ 導電体
４２８ 絶縁体
６００ 基板
６０４ 導電体
６０６ａ 半導体
６０６ｂ 半導体
６０６ｃ 半導体
６１２ 絶縁体
６１３ 導電体
６１６ａ 導電体
６１６ｂ 導電体
６１８ 絶縁体
６２０ 絶縁体
６３０ 絶縁体
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
５１００ ペレット
５１２０ 基板
５１６１ 領域
５２０１ 筐体
５２０２ 筐体
５２０３ 表示部
５２０４ 表示部
５２０５ マイクロホン
５２０６ スピーカー
５２０７ 操作キー
５２０８ スタイラス
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 第１筐体
５６０２ 第２筐体
５６０３ 第１表示部
５６０４ 第２表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 車体
５７０２ 車輪
５７０３ ダッシュボード
５７０４ ライト
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (5)

  1. 第１の回路と、第２の回路と、第１及び第２のトランジスタと、を有し、
    前記第１の回路は、第３乃至第５のトランジスタと、インバータ回路と、を有し、
    前記第２の回路は、複数の前記第１の回路と、前記第１のトランジスタと、前記第２のトランジスタと、を有し、
    前記インバータ回路は、第１の入力端子と、第１の出力端子と、第１の電位入力端子と、第２の電位入力端子と、を有し、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの他方と、前記第５のトランジスタのソース又はドレインの一方と、前記第１の入力端子と電気的に接続され、
    全ての前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
    前記第２の回路において、全ての前記第１の電位入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    全ての前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方には、高電位電源からの電位が入力され、
    前記第２のトランジスタのソース又はドレインの他方は、低電位電源からの電位が入力され、
    前記第１、第３、第４のトランジスタは、ｐチャネル型トランジスタであり、
    前記第２、第５のトランジスタは、ｎチャネル型トランジスタである半導体装置。
  2. 請求項１において、
    複数の前記第２の回路を有する半導体装置。
  3. 請求項１または２において、
    前記第１のトランジスタ、前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタである半導体装置。
  4. 請求項１乃至３のいずれか一に記載の半導体装置を有する記憶装置。
  5. 請求項４に記載の記憶装置と、筐体と、を有する電子機器。
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