CN102742003B - 半导体器件 - Google Patents

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Abstract

目的是提供即使没有提供电源时也可保持所存储的数据的半导体器件，且对于写入周期的次数没有限制。本发明的半导体器件，包括源极线、位线、第一信号线、第二信号线、字线、连接在该源极线和位线之间的存储单元、电连接至该位线的第一驱动电路、电连接至第一信号线的第二驱动电路、电连接至第二信号线的第三驱动电路、以及电连接至字线和源极线的第四驱动电路。使用除氧化物半导体之外的半导体材料形成第一晶体管。使用氧化物半导体材料形成第二晶体管。

Description

半导体器件
技术领域
本文所公开的发明涉及包括半导体元件的半导体器件、以及用于制造半导体器件的方法。
背景技术
包括半导体元件的存储设备被宽泛地分成两类：当停止供电时丢失存储数据的易失性存储器件、以及即使在不供电时也保留存储数据的非易失性存储器件。
易失性存储设备的典型示例是DRAM（动态随机存取存储器）。DRAM以选择存储元件中所包括的晶体管且将电荷存储在电容器中的方式存储数据。
由于上述原理，当DRAM中的数据被读取时电容器中的电荷丢失；因此，每次数据被读取时有必要执行写入操作。另外，即使当包括在存储元件中的晶体管没有被选中时，由于处于截止状态中的晶体管的源极和漏极之间的漏电流（截止状态电流）等，电荷流入或流出晶体管；因此，DRAM的数据保持时间较短。为此，另一写入操作（刷新操作）按预定间隔进行是必要的，并且难以充分地降低功耗。此外，由于存储数据在停止供电时丢失，因此需要使用磁性材料或光学材料的附加存储元件以使数据保持较长时间。
易失性存储设备的另一示例是SRAM（静态随机存取存储器）。SRAM通过使用诸如触发器之类的电路来保留存储数据，并且由此不需要刷新操作。这意味着SRAM具有优于DRAM的优点。然而，由于使用诸如触发器之类的电路，每存储容量的成本增大。此外，与DRAM中一样，SRAM中的存储数据在停止供电时丢失。
非易失性存储设备的典型示例是闪存。闪存包括晶体管中的栅电极和沟道形成区之间的浮动栅，并且通过将电荷保持在浮动栅中来存储数据。因此，闪存的优点在于，数据保持时间极长（几乎是永久的），并且不需要在易失性存储设备中是必要的刷新操作（例如，参见专利文献1）。
然而，存储元件中所包括的栅绝缘层因写入时所生成的隧穿电流而劣化，从而存储元件在预定次数的写入操作之后停止其功能。为了减少这个问题的不利影响，例如采用补偿存储元件的写入操作的次数的方法。然而，需要复杂的外围电路来实现该方法。此外，采用这种方法不解决寿命的基本问题。换句话说，闪存不适合其中频繁地重写数据的应用。
另外，高电压对于将电荷保持在浮动栅中或去除电荷是必要的，且需要用于保持或移除电荷的电路。此外，要花费相对较长的时间来保持或去除电荷，并且不容易以高速进行写入和擦除。
[参考文献]
专利文献1：日本公开专利申请No.S57-105889
发明内容
鉴于上述问题，此处公开的本发明的一个实施例的目的在于提供具有新颖结构的半导体器件，其中即使在不供电时也可保留所存储的数据，且对于写入周期的次数没有限制。
在此处所公开的发明中，半导体器件用经纯化的氧化物半导体形成。包括经纯化的氧化物半导体的晶体管具有非常小的漏电流，从而数据可被保留达较长时间。
此处公开的本发明的一个实施例是如下所述的半导体器件。该半导体器件包括：源极线、位线、第一信号线、第二信号线、字线、连接在该源极线和位线之间的存储单元、电连接至该位线的第一驱动电路、电连接至第一信号线的第二驱动电路、电连接至第二信号线的第三驱动电路、电连接至第二信号线的第三驱动电路、以及电连接至字线和源极线的第四驱动电路。该存储单元包括具有第一栅电极、第一源电极、以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极、以及第二漏电极的第二晶体管；以及电容器。第一晶体管包括除了氧化物半导体外的半导体材料。第二晶体管包括氧化物半导体材料。第一栅电极、与第二源电极和第二漏电极中的一个、以及电容的电极中的一个，彼此电连接。源极线和第一源电极彼此电连接。位线和第一漏电极彼此电连接。第一信号线、与第二源电极和第二漏电极中的另一个，彼此电连接。第二信号线与第二栅电极彼此电连接。字线与电容器的电极中的另一个彼此电连接。
此处公开的本发明的一个实施例是如下所述的半导体器件。该半导体器件包括：源极线、位线、第一信号线、第二信号线、字线、连接在该源极和位线之间的存储单元、电连接至该源极线的第一驱动电路、电连接至第一信号线的第二驱动电路、电连接至第二信号线的第三驱动电路、电连接至第二信号线的第三驱动电路、以及电连接至字线和位线的第四驱动电路。该存储单元包括具有第一栅电极、第一源电极、以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极、以及第二漏电极的第二晶体管；以及电容器。第一晶体管包括除了氧化物半导体外的半导体材料。第二晶体管包括氧化物半导体材料。第一栅电极、与第二源电极和第二漏电极中的一个、以及电容的电极中的一个，彼此电连接。源极线和第一源电极彼此电连接。位线和第一漏电极彼此电连接。第一信号线、与第二源电极和第二漏电极中的另一个，彼此电连接。第二信号线与第二栅电极彼此电连接。字线与电容器的电极中的另一个彼此电连接。
在上述结构的任意中，第一晶体管可包括包含氧化物半导体之外的半导体材料的第一沟道形成区、提供杂质区来包夹该第一沟道形成区、位于该第一沟道形成区上的第一栅绝缘层、位于该第一栅绝缘层上的第一栅电极、且该第一源电极和第一漏电极电连接至杂质区。
在上述结构的任意中，第二晶体管可包括第二晶体管，包括位于第一晶体管上的第二源电极和第二漏电极、包括氧化物半导体材料且电连接至第二源电极和第二漏电极的第二沟道形成区、位于该第二沟道形成区上的第二栅绝缘层、以及位于该第二栅绝缘层上的第二栅电极。
在上述结构中，电容器可包括第二源电极或第二漏电极、第二栅绝缘层、以及位于该第二栅绝缘层上的电容器电极。
在上述结构中，使用氧化物半导体形成晶体管；然而，此处公开的本发明并不限于此。可能使用用了该材料可实现与氧化物半导体材料的截止状态电流特性一样的截止状态电流特性的材料，例如，诸如金刚砂之类的宽带隙材料（具体地，例如，能隙Eg大于3eV的半导体材料）。
注意，在本说明书等中，术语“上”和“下”不一定分别指“直接置于上方”和“直接置于下方”的位置。例如，表达“栅绝缘层上的栅电极”不排除组件置于栅绝缘层和栅电极之间的情况。另外，术语“上”和“下”只是为了方便描述，并且可在组件关系颠倒的情况下彼此交换，除非另外指明。
另外，在本说明书等中，术语“电极”和“连线”不具有功能限制。例如，“电极”有时被用作“连线”的一部分，反之亦然。此外，术语“电极”或“连线”也可指以集成的方式形成的多个“电极”或“连线”。
当使用相反极性的晶体管或在电路操作中改变电流流动流向时，“源极”与“漏极”的功能有时可彼此互换。因此，在本说明书等中，术语“源极”和“漏极”可彼此替代。
注意，在本说明书等中，术语“电连接”可指与设置在组件之间的具有任何电功能的物体的连接。对具有任何电功能的物体没有具体限制，只要可通过该物体发射和接收电信号即可。
除了电极和连线以外，具有任何电功能的物体的示例是诸如晶体管的开关元件、电阻器、电感器、电容器、以及具有各种功能的元件。
由于包括氧化物半导体的晶体管的截止状态电流极小，因此通过使用该晶体管可保留存储数据极长的时间。换句话说，可充分地降低功耗，因为刷新操作变得不必要，或者刷新操作的频率可极低。此外，即使在不供电时，也可保留存储数据较长时间。
根据此处公开的本发明的半导体器件不需要用于写入数据的高压且没有元件劣化的问题。例如，诸如栅绝缘层劣化之类的问题不会发生，因此不必要进行电子进/出浮动栅的注入和提取，而这在常规非易失性存储器中是需要的。即，根据此处公开的本发明的半导体器件对于写入周期的次数没有限制（而这在常规非易失性存储器中是个问题），因此具有被显著增加的可靠性。此外，由于根据晶体管的导通/截止状态来写入数据，因此可容易地实现高速操作。另外，不需要用于擦除数据的操作。
由于包含氧化物半导体之外的材料的晶体管可在足够高的速度操作，通过使用包括氧化物半导体外的材料的晶体管和包括氧化物半导体的晶体管的组合，该半导体器件可以足够高的速度执行操作操作（如，数据读取操作）。另外，利用包括氧化物半导体外的材料的晶体管，可实现高速操作所需要的良好的电路（如，逻辑电路和驱动电路）。
具有新颖特征的半导体器件可通过包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管这两者来实现。
附图说明
在附图中：
图1A1和1A2是半导体器件的电路图；
图2是半导体器件的电路图；
图3是时序图；
图4是半导体器件的电路图；
图5是半导体器件的电路图；
图6是半导体器件的电路图；
图7是时序图；
图8是半导体器件的电路图；
图9是半导体器件的电路图；
图10是半导体器件的电路图；
图11是半导体器件的电路图；
图12是半导体器件的电路图；
图13是半导体器件的电路图；
图14A是半导体器件的截面图，且图14B是半导体器件的平面图；
图15A至15H是示出用于制造半导体器件的步骤的截面图；
图16A至16E是示出用于制造半导体器件的步骤的截面图；
图17A是半导体器件的截面图，且图17B是半导体器件的平面图；
图18A至18D是示出用于制造半导体器件的步骤的截面图；
图19A是半导体器件的截面图，且图19B是半导体器件的平面图；
图20A至20D是示出用于制造半导体器件的步骤的截面图；
图21A至21C是示出用于制造半导体器件的步骤的截面图；
图22A至22F各自示出包括半导体器件的电子设备；
图23是示出存储器窗宽度的检验结果的曲线图；
图24是示出包括氧化物半导体的晶体管的特性的曲线图；
图25是用于评估包括氧化物半导体的晶体管的特性的元件的电路图；
图26是用于评估包括氧化物半导体的晶体管的特性的元件的时序图；
图27是示出包括氧化物半导体的晶体管的特性的曲线图；以及
图28是示出包含氧化物半导体的晶体管的特性的曲线图。
用于实现本发明的最佳模式
以下将参考附图描述本发明的各个实施例的示例。注意，本发明不限于以下描述，而且本领域的技术人员容易理解，本文中所公开的模式和细节可以各种方式修改，而不背离本发明的范围和精神。因此，本发明不应被解释为限于本文中所包括的各个实施例的内容。
注意，为了容易理解起见，附图等所示的每一组件的位置、尺寸、范围等在一些情况下未准确地表示。因此，此处公开的发明不一定限于附图等所公开的位置、尺寸、范围等。
在本说明书等中，为了避免组件之间的混淆使用诸如“第一”、“第二”和“第三”的序数，并且这些术语并不意味组件数量的限制。
（实施例1）
在该实施例中，将参考图1A1和1A2来描述根据此处公开的发明的一个实施例的半导体器件的电路构造和操作。注意，在电路图中，“OS”有时被写在晶体管旁来表示这个晶体管包括氧化物半导体。
在图1A1中所示的半导体器件中，第一连线（第一线，也被称为源极线）和晶体管160的源电极彼此电连接。第二连线（第二线，也称为位线）和晶体管160的漏电极彼此电连接。第三连线（第三线，也称为第一信号线）与晶体管162的源电极或漏电极中的一个彼此电连接。第四连线（第四线，也称为第二信号线）和晶体管162的栅电极彼此电连接。晶体管160的栅电极、以及晶体管162的源电极和漏电极中的另一个电连接至电容器164的一个电极。第五连线(第五线，也称为字线)与电容器164的另一个电极彼此电连接。
在此，包含氧化物半导体的晶体管被用作晶体管162。包括氧化物半导体的晶体管具有极小的截止状态电流。为此，通过使晶体管162截止，晶体管160的栅电极的电位可保持极长的时间。电容器164帮助施加至晶体管160的栅电极的电荷的保持以及帮助读取所存储数据。包括氧化物半导体的晶体管162具有10nm到1000nm的沟道长度（L），且因此其特征在于较低的功耗和极高的操作速度。
在图1A1的半导体器件中，使用可保持晶体管160的栅电极的电位的优势，可如下所述地进行数据的写入、保持、和读取。
首先，将描述数据的写入和保持。首先，第四连线的电位被设为使晶体管162导通的电位，且晶体管162导通。因此，第三连线的电位被供应至晶体管160的栅电极以及电容器164。即，向晶体管160的栅电极施加预定电荷（写入）。此处，施加具有不同电位水平的电荷（下文中称为低电平电荷和高电平电荷）的两种类型中的一个至晶体管160的栅电极和电容器164。此后，第四连线的电位被设为使晶体管162截止的电位，从而晶体管162截止。由此，施加至晶体管160的栅电极的电荷被保持（存储）。
由于晶体管162的截止状态电流相当小，因此晶体管160的栅电极的电荷被保持较长时间。
其次，将描述数据的读取。通过在将预定电位(恒定电位)供应至第一连线的同时将适当电位(读取电位)供应至第五连线，第二连线的电位取决于晶体管160的栅电极中保持的电荷量而变化。这是因为在晶体管160是n沟道晶体管的情况下，当向晶体管160的栅电极施加高电平电荷时的视在阈值电压Vth_H一般低于当向晶体管160的栅电极施加低电平电荷时的视在阈值电压Vth_L。在此，视在阈值电压是指需要使晶体管160导通的第五连线的电位。因此，当第五连线的电位被设定为Vth_H和Vth_L之间的中间的电位V0时，可确定施加至晶体管160的栅电极的电荷。例如，其中在写入时施加高电平电荷的情况下，当第五连线的电位变为V0（>Vth_H）时，晶体管160导通。例如，其中在写入时施加低电平电荷的情况下，当第五连线的电位变为V0（<Vth_L）时，晶体管160维持截止。由此，可通过检查第二连线的电位来读取所存储数据。
注意，在排列存储单元以使用的情况下，只需要读取所需存储单元的数据。为了读取预定存储单元的数据且不读取其他存储单元的数据，在其中晶体管160在存储单元中并联连接的情况下，非数据读取目标的存储单元中的第五连线被提供有不论栅电极的状态如何而使得晶体管160被截止的电位，即，低于的Vth_H电位。另一方面，在其中晶体管160在存储单元中串联连接的情况下，非数据读取目标的存储单元中的第五连线被提供有不论栅电极的状态如何而使得晶体管160被导通的电位，即，高于Vth_L的电位。
第三，将描述数据的重写。数据的重写以类似于数据的写入和保持的方式进行。即，第四连线的电位被设为使晶体管162导通的电位，从而晶体管162导通。因此，将第三连线的电位(与新数据相关的电位)供应至晶体管160的栅电极以及电容器164。此后，第四连线的电位被设为使晶体管162截止的电位，从而晶体管162截止；因此，将与新数据相关的电荷被施加至晶体管160的栅电极。
在根据本文所公开的发明的半导体器件中，可通过如上所述的再次写入数据来直接重写数据。为此理由，闪存等中所需的用高压从浮动栅提取电荷不是必需的，并且可抑制归因于擦除操作引起的操作速度的减少。换言之，实现了半导体器件的高速操作。
注意，晶体管162的源电极或漏电极电连接至晶体管160的栅电极，藉此获得相当于用于非易失性存储元件的浮动栅晶体管的浮动栅的功能。因此，有时，附图中晶体管162的源电极或漏电极电连接至晶体管160的栅电极的部分被称为浮动栅部分FG。当晶体管162截止时，浮动栅部分FG可被视为嵌入绝缘体，并且电荷被存储在浮动栅部分FG中。包含氧化物半导体的晶体管162的截止状态电流小于或等于包含硅半导体等的晶体管的截止状态电流的十万分之一；由此，因晶体管162的漏电流引起的浮动栅部分FG中所存储的电荷的丢失是可能忽略的。即，利用包括氧化物半导体的晶体管162，可实现在即使不供电时可存储数据的非易失性存储器件。
例如，当在室温晶体管162的截止状态电流是10zA/μm（1zA(zeptoampere)为1×10-21A）或更小、且电容器164的电容值约为10fF时，数据可被存储达至少104秒。毋庸赘言，数据保留时间取决于晶体管的特性和电容器164的电容值。
此外，在此情况下，已成为常规浮动栅晶体管的问题的栅绝缘膜（隧道绝缘膜）劣化的问题没有发生。即，可解决因电子注入浮动栅而引起的栅绝缘膜的劣化的现有问题。这意味着，原则上对写入周期的次数没有限制。此外，常规浮动栅晶体管中写入或擦除数据所需的高电压也是不必要的。
诸如包括在图1A1中的半导体器件中的晶体管之类的组件可被视为由图1A2所示的电阻器和电容器构成。即，在图1A2中，晶体管160和电容器164各自被视为包括电阻器和电容器。分别用R1和C1表示电容器164的电阻值和电容值。电阻值R1对应于取决于电容器164中包括的绝缘层的电阻值。分别用R2和C2表示晶体管160的电阻值和电容值。电阻值R2对应于取决于晶体管160导通时栅绝缘层的电阻值。电容值C2对应于所谓栅极电容(在栅电极和源电极或漏电极之间产生的电容、以及在栅电极和沟道形成区之间产生的电容)的值。
当晶体管162被截止时，在源电极和漏电极之间的电阻值（也被称为有效电阻）用ROS表示。当在晶体管162的栅漏泄足够小的条件下，R1和R2满足如下关系：R1≥ROS(R1大于或等于ROS)且R2≥ROS(R2大于或等于ROS)时，主要由晶体管162的截止状态电流确定保持电荷的时间段（也被称为数据保留时间段）。
另一方面，在不满足上述关系时，即使晶体管162的截止状态电流足够小，也难以确保充分的保留时间段。这是因为晶体管162的除截止状态电流以外的漏电流（例如，在源电极和栅电极之间生成的漏电流）大。因此，优选的是本实施例中公开的半导体器件满足了上述关系。
另外，C1和C2优选地满足该关系：C1≥C2(C1大于或等于C2)。这是因为如果C1大，则在浮动栅部分FG的电位由第五连线控制时（例如，在读取时），可抑制第五连线的电位的变化。
当满足上述关系时，可实现更优选的半导体器件。注意，R1和R2受控于晶体管160和162的栅绝缘层。这对于C1和C2可同样这样说。因此，优选的是适当地设定栅绝缘层的材料、厚度等以满足上述关系。
在本实施例中的半导体器件中，浮动栅部分FG具有与闪存等中的浮动栅晶体管的浮动栅相同的功能，但是本实施例的浮动栅部分FG具有与闪存等的浮动栅在本质上不同的特征。在闪存中，由于施加到控制栅极的电压较高，因此必需保持单元间的适当距离以防止电位不利地影响邻近单元的浮动栅。在半导体器件的高度集成中，这是抑制因素之一。该因素归因于闪存的下列基本原理：隧穿电流通过施加高电场来生成。
此外，由于闪存的上述原理，发生绝缘膜的劣化，并且因此出现限制写入周期(约104至105次)的另一问题。
根据此处公开的发明的半导体器件通过开关包含氧化物半导体的晶体管来操作，而不使用通过隧穿电流的电荷注入的上述原理。即，与闪存不同，用于电荷注入的高电场是不必要的。因此，无需考虑来自控制栅极的高电场对邻近单元的影响，这便于高度集成。
此外，不利用隧道电流的电荷注入，这意味着不存在使存储单元劣化的原因。换言之，根据此处公开的发明的半导体器件具有比闪存高的耐久性和可靠性。
另外，根据此处公开的本发明的半导体器件具有优于闪存的优点在于，高电场是不必要的，大的外围电路（诸如升压电路）是不必要的。
在其中具有C1的电容器164中的绝缘层的介电常数εr1不同于具有C2的晶体管160中的绝缘层的介电常数εr2的情况下，容易满足C1≥C2(C1大于或等于C2)同时满足2·S2≥S1(2·S2大于或等于S1),优选地S2≥S1(S2大于或等于S1),其中S1表示与C1相关的面积，且S2表示与C2相关的面积。具体而言，例如，诸如氧化铪之类的高k材料形成的膜或诸如氧化铪之类的高k材料形成的层叠膜以及由氧化物半导体形成的膜被用作与C1相关的绝缘层，以使εr1可以是10或更大，优选为15或大于；氧化硅被用于与C2相关的绝缘层，以使εr2可以为3至4。
这些结构的组合实现根据此处公开的本发明的半导体器件的更高集成度。
注意，在以上描述中使用了其中电子是多数载流子的n沟道晶体管；毋庸赘言可使用其中空穴是多数载流子的p沟道晶体管来代替n沟道晶体管。
如上所述，根据此处公开的发明的一个实施例的半导体器件具有非易失性存储单元，其包括其中在截止状态中源极和漏极之间的漏电流(截止状态电流)较小的写入晶体管、使用与写入晶体管不同的半导体材料形成的读取晶体管、以及电容器。
在半导体器件的操作温度（例如，25°C）下，优选的是写入晶体管的截止状态电流为100zA（1×10-19A）或更小、更优选的是10zA（1×10-20A）或更小、进一步优选的是1zA（1×10-21A）或更小。对于一般硅半导体，难以实现如上所述的较小的截止状态电流。反之，在通过在适当条件下处理氧化物半导体而获取的晶体管中，可实现如此小的截止状态电流。因此，优选使用包含氧化物半导体的晶体管作为写入晶体管。
此外，包括氧化物半导体的晶体管具有小子阈值摆幅(S值)，从而即使迁移率相对地低，开关速率也可足够高。因此，通过将该晶体管用作写入晶体管，给予浮动栅部分FG的写入脉冲的上升可以非常陡。另外，由于截止状态电流较小，浮动栅部分FG中所保持的电荷量可减少。即，通过使用包含氧化物半导体的晶体管作为写入晶体管，可以高速进行数据的重写。
尽管对于读取晶体管的截止状态电流没有限制，在高速操作的晶体管优选地被用作读取晶体管从而增加读取速度。例如，优选将开关速率为1纳秒或更低的晶体管用作读取晶体管。
以如下方式将数据写入存储单元：写入晶体管被导通以使电位被供应至写入晶体管的源电极和漏电极之一、电容器的一个电极、以及读取晶体管的栅电极电连接的节点，并且然后写入晶体管被截止以使预定量的电荷保持在该节点中。由于写入晶体管的截止状态电流很小，供应到该节点的电荷保持较长时间。当截止状态电流例如基本上为0时，常规DRAM所需的刷新操作可以是不必要的，或者刷新操作的频率可相当低(如，约一个月一次或一年一次)。因此，可充分地减少半导体器件的功耗。
此外，可通过另一次数据写入存储单元来直接重写数据。为此，不需要对闪存等来说是必要的擦除操作，从而可防止由擦除操作造成的操作速度的降低。换句话说，可实现半导体器件的高速操作。此外，对于常规浮动栅晶体管写入和擦除数据来说必要的高电压是不必要的；因此，可进一步降低半导体器件的功耗。施加到根据本实施例的存储单元的最高电压（同时施加到存储单元的各个端子的最高电位和最低电位之间的最大差值）在写入二级数据（1位）的情况下在每一存储单元中是5Ｖ或更低、优选是3Ｖ或更低。
在根据此处公开的本发明的半导器件中的存储单元至少包括写入晶体管、读取晶体管、以及电容器，并且即使在电容器的面积小时也可操作。为此理由，相比，例如，需要每个存储单元六个晶体管的SRAM，每个存储单元的面积可被充分地减少；因此，可以高密度在半导体器件中设置存储单元。
在常规浮动栅晶体管中，在写入操作期间电荷在栅绝缘膜(隧道绝缘膜)中行进，从而无法避免栅绝缘膜(隧道绝缘膜)的劣化。相反，在根据本发明的一个实施例的存储单元中，通过写入晶体管的开关操作来写入数据；因此，被视为是问题的栅绝缘膜的劣化可被忽略。这意味着原则上对写入周期的次数没有限制，并且写入耐久性很高。例如，在根据本发明的一个实施例的存储单元中，即使在数据写入1×109次（十亿次）或以上之后，电流-电压特性也不会退化。
此外，在使用包含氧化物半导体的晶体管作为存储单元的写入晶体管的情况下，存储单元的电流-电压特性即使在例如150°C的高温下也不会退化，因为氧化物半导体具有3.0至3.5eV宽隙、以及极少的热激励载流子。
作为浓度研究的结果，本发明的发明人首次发现，包括氧化物半导体的晶体管具有良好性质，以致即使在150℃高温时晶体管的特性也没有劣化且晶体管具有100zA或更低的极小的截止状态电流。根据此处公开的本发明的一个实施例，通过使用具有这些优良性质的晶体管作为存储单元的写入晶体管，提供了具有新颖特征的半导体器件。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
（实施例2）
在这个实施例中，将描述在实施例1中所描述的半导体器件的一个应用示例。具体地，将描述其中在实施例1中所描述的半导体器件被排列在矩阵中的半导体器件的示例。
图2示出具有m×n比特的存储容量的半导体器件的电路图的示例。
根据本发明的一个实施例的半导体器件包括其中m个字线WL、m个源极线SL、m个第二信号线S2、n个位线BL、n个第一信号线S1、和多个存储单元1100被排列在m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
每一个存储单元1100包括第一晶体管、第二晶体管、以及电容器。第一晶体管的栅电极、第二晶体管的源电极和漏电极之一、以及电容器的一个电极彼此连接。源极线SL与第一晶体管的源电极彼此连接。位线BL和第一晶体管的漏电极彼此连接。第一信号线S1与第二晶体管的源电极和漏电极中的另一个彼此连接。第二信号线S2与第二晶体管的栅电极彼此连接。字线WL和电容器的另一个电极彼此连接。
在图2中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至字线WL(i)、源极线SL(i)、位线BL(j)、第一信号线S1(j)、以及第二信号线S2(i)。
n个位线BL连接至第一驱动电路1111。n个第一信号线S1连接到第二驱动电路1112。m个第二信号线S2连接到第三驱动电路1113。m个字线WL和m个源极线SL连接至第四驱动电路1114。注意，在此，第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114分开设置；然而，此处公开的发明不限于这个结果。可使用具有该些功能中的任一种或一些的驱动电路。
接着，将参考图3中的时序图而描述写入操作和读取操作。
注意，尽管为了简化将描述两行和两列的半导体器件的操作，但是此处公开的本发明不限于此。
图3示出图2中的半导体器件的操作。在图3中，S1(1)和S1(2)是第一信号线S1的电位；S2(1)和S2(2)是第二信号线S2的电位；BL(1)和BL(2)是位线BL的电位；WL(1)和WL(2)是字线WL的电位；并且SL(1)和SL(2)是源极线SL的电位。
将描述将数据写入第一行中的存储单元1100(1,1)和存储单元1100(1,2)以及从第一行中的存储单元1100(1,1)和存储单元1100(1,2)读取数据。注意，在以下描述中，假设要写入存储单元1100(1,1)的数据是“1”，而要写入存储单元1100(1,2)的数据是“0”。
将描述写操作。首先，将电位V1施加至第一行的第二信号线S2(1)，从而使第一行的存储单元中的第二晶体管截止。另外，将0V电位供应至第二行的第二信号线S2(2)，从而使第二行的第二晶体管截止。
进一步，将电位V2施加至第一列的第一信号线S1(1)，且将0V电位施加至第二列的第一信号线S1(2)。
作为结果，将电位V2被施加到存储单元(1,1)的浮动栅部分FG，且0V电位被施加至存储单元(1,2)的浮动栅部分FG。在此，电位V2高于第一晶体管的阈值电压。然后，将第一行的第二信号线S2(1)的电位设为0V，从而使第一行的第二晶体管截止；因此，写入完成。
注意，字线WL(1)和WL(2)被设置为0V。此外，在写入的末端，在第一信号线S1的电位改变之前，将第一行的第二信号线S2(1)的电位设为0V。在写入后，假设在连接到字线WL的端子是控制栅电极、第一晶体管的源电极是源电极、且第一晶体管的漏电极是漏电极，则在数据“0”被写入的情况下存储元件的阈值电压为Vw0，并且在数据“1”被写入的情况下为Vw1。在此，存储单元的阈值电压表示连接到字线WL的端子的电压，其改变第一晶体管的源电极和漏电极之间的电阻状态。注意，此处满足Vw0>0>Vw1。
接着，将描述读取操作。注意，图4中所示的读取电路电连接至位线BL。
首先，0V电位被施加至第一行的字线WL(1)，且电位VL被施加至第二行的字线WL(2)。电位VL低于阈值电压Vw1。当字线WL(1)被设为0V时，在第一行中，其中存储数据“0”的存储单元的第一晶体管截止，而其中存储数据“1”的存储单元的第一晶体管导通。当字线WL(2)被设为电位VL时，在第二行中，其中存储数据“0”的存储单元和其中存储数据“1”的存储单元中的第一晶体管均被截止。
作为结果，由于存储单元1100(1,1)的第一晶体管160导通，位线BL(1)和源极线SL(1)之间的电阻较低，而由于存储单元1100(1,2)的第一晶体管截止，位线BL(2)和源极线SL(2)之间电阻较高。使用连接到位线BL(1)和位线BL(2)的读取电路，可根据位线BL的电阻状态的差异来读取数据。
图4示出读取电路的示例。该读取电路连接至位线BL(1)和位线BL(2)。将描述其中使用图4中的电路作为读取电路的情况中的输出电位。在图4中的读取电路中，经由读使能信号（RE信号）控制的开关，位线BL连接至钟控反相器和晶体管，该晶体管被连接成二极管，连接至被施加电位V1的连线。
此处，0V电位被施加至源极线SL(1)和源极线SL(2)。由于位线BL(1)和源极线SL(1)之间的电阻是低的，因此低电位被施加至钟控反相器且输出D(1)是信号高电平信号。由于位线BL(2)和源极线SL(2)之间的电阻是高的，因此高电位被施加至钟控反相器且输出D(2)是信号低电平信号。
在读取操作的过程中，0V电位被施加至第二信号线S2(1)且电位VL被施加至第二信号线S2(2)，从而全部的第二晶体管被截止。第一行的浮动栅部分FG的电位为0V或V2；因此，通过将第二信号线S2(1)的电位设为0V可将所有第二晶体管截止。另一方，当电位VL被施加至字线WL(2)时，第二行的浮动栅部分FG的电位低于数据写入后即刻的电位。为了防止第二晶体管被导通，将第二信号线S2(2)的电位设为与字线WL(2)的电位相同的低电位（电位VL）。因此，可使所有第二晶体管截止。
操作电压的示例为V1=2V、V2=1.5V、VH=2V、和VL=-2V。
由于在图2的半导体器件中使用具有极小截止状态电流的氧化物半导体，所存储的数据被保留达极长时间。换言之，可充分地降低功耗，因为刷新操作变得不必要，或者刷新操作的频率可极低。此外，即使在不供电时，也可保持存储数据较长时间。
图2中的半导体器件不需要用于写入数据的高压且没有元件劣化的问题。因此，图2中的半导体器件对于写入周期的次数没有限制（而这在常规非易失性存储器中是个问题），因此具有被显著增加的可靠性。此外，由于根据晶体管的导通/截止状态来写入数据，因此可容易地实现高速操作。另外，不需要用于擦除数据的操作。
由于包含氧化物半导体之外的材料的晶体管可在足够高的速度操作，通过使用包括氧化物半导体外的材料的晶体管和包括氧化物半导体的晶体管的组合，该半导体器件可以足够高的速度执行操作（如，数据读取操作）。另外，利用包括氧化物半导体外的材料的晶体管，可实现高速操作所需要的良好的电路（如，逻辑电路和驱动电路）。
具有新颖特征的半导体器件可通过包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管这两者来实现。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
（实施例3）
在这个实施例中，将描述其中在实施例1中所描述的半导体器件被排列在矩阵中的半导体器件的其他示例。
图5示出具有m×n比特的存储容量的半导体器件的电路图的示例；该半导体器件的结构部分地不同于图2的电路图。
图5中的半导体器件包括其中m个字线WL、m个源极线SL、m个第一信号线S1、n个位线BL、n个第二信号线S2、以及多个存储单元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
每一个存储单元1100包括第一晶体管、第二晶体管、以及电容器。第一晶体管的栅电极、第二晶体管的源电极和漏电极之一、以及电容器的一个电极彼此连接。源极线SL与第一晶体管的源电极彼此连接。位线BL和第一晶体管的漏电极彼此连接。第一信号线S1与第二晶体管的源电极和漏电极中的另一个彼此连接。第二信号线S2与第二晶体管的栅电极彼此连接。字线WL和电容器的另一个电极彼此连接。
在图5中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至字线WL(i)、源极线SL(i)、第一信号线S1(j)、位线BL(j)、以及第二信号线S2(j)。
在图5中，n个位线BL连接至第一驱动电路1111。n个第二信号线S2连接到第二驱动电路1112。m个第一信号线S1连接到第三驱动电路1113。m个源极线SL和m个字线WL连接至第四驱动电路1114。注意，在此，第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114分开设置；然而，此处公开的本发明不限于这个结果。可使用具有该些功能中的任一种或一些的驱动电路。
图5中的半导体器件的操作类似于图2的半导体器件的操作（见图3）。对于操作的细节，可参考实施例2。
接着，图6示出具有m×n比特的存储容量的半导体器件的电路图的示例；该半导体器件的结构部分地不同于图2和图5中的结构的电路图。
图6中的半导体器件包括其中m个源极线SL、m个第二信号线S2、n个位线BL、n个字线WL、n个第一信号线S 1、和多个存储单元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
在图6中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至源极线SL(i)、位线BL(j)、字线WL(j)、第一信号线S1(j)、以及第二信号线S2(i)。
在图6中，n个位线BL和n个字线WL连接到第一驱动电路1111。n个第一信号线S1连接到第二驱动电路1112。m个第二信号线S2连接到第三驱动电路1113。m个源极线SL连接到第四驱动电路1114。注意，在此，第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114分开设置；然而，此处公开的发明不限于这个结果。可使用具有该些功能中的任一种或一些的驱动电路。
接着，将参考图7中的时序图而描述写入操作和读取操作。
注意，尽管为了简化将描述两行和两列的半导体器件的操作，但是此处公开的发明不限于此。
图7示出图6中的半导体器件的操作。在图7中，S1(1)和S1(2)是第一信号线S1的电位；S2(1)和S2(2)是第二信号线S2的电位；BL(1)和BL(2)是位线BL的电位；WL(1)和WL(2)是字线WL的电位；并且SL(1)和SL(2)是源极线SL的电位。
将描述将数据写入第一行中的存储单元1100(1,1)和1100(1,2)以及从第一行中的存储单元1100(1,1)和1100(1,2)读取数据。注意，在以下描述中，假设要写入存储单元1100(1,1)的数据是“1”，而要写入存储单元1100(1,2)的数据是“0”。
首先，将描述写入操作。在用于在第一行写入数据的时间段中，电位V1被施加至第一行的第二信号线S2(1)，从而使第一行的第二晶体管导通。另外，将0V电位供应至第二行的第二信号线S2(2)，从而使第二行的第二晶体管截止。
进一步，将电位V2施加至第一列的第一信号线S1(1)，且将0V电位施加至第二列的第一信号线S1(2)。
作为结果，将电位V2被施加到存储单元1100(1,1)的浮动栅部分FG，且0V电位被施加至存储单元1100(1,2)的浮动栅部分FG。在此，电位V2高于第一晶体管的阈值电压。然后，将第一行的第二信号线S2(1)的电位设为0V，从而使第一行的第二晶体管截止；因此，写入完成。
注意，字线WL(1)和WL(2)被设置为0V。在写入的末端，在第一信号线S 1的电位改变之前，将第一行的第二信号线S2(1)的电位设为0V。在写入后，在数据“0”被写入的情况下存储单元的阈值电压为Vw0，且在数据“1”被写入的情况下为Vw1。在此，存储单元的阈值电压表示连接到字线WL的端子的电压，其改变第一晶体管的源电极和漏电极之间的电阻状态。注意，此处满足Vw0>0>Vw1。
接着，将描述读取操作。在写入操作开始前，位线BL（1）、位线BL（2）、源极线Sl(1)、和源极线SL（2）被事先预充电至电位V3。另外，0V电位被施加至第一行的字线WL(1)和第二行的字线WL(2)。
在这个状态中，浮动栅部分FG的电位是0V或电位V2，且第一晶体管的源电极和漏电极具有电位V3。电位V3高于电位V2和0V，所以所有的第一晶体管被截止。在这个状态中进行读取操作。
在第一行中读取数据的时间段中，源极线SL（1）的电位被降低至0V。此时，在第一行中，由于栅电极具有0V、源电极具有0V、且漏电极具有电位V3，被存储数据“0”的存储单元1100（1,2）中的第一晶体管被截止；而由于栅电极具有电位V2、源电极具有0V、且漏电极具有电位V3，被存储数据“1”的存储单元1100（1,1）中的第一晶体管被导通。
作为结果，由于存储单元1100（1,1）中的第一晶体管被导通，被预先充电在位线BL（1）中的电荷被通过存储单元1100（1,1）中的第一晶体管被释放，从而位线BL（1）的电位从V3被降低。另一方面，由于存储单元1100（1,2）中的第一晶体管被截止，被预先充电在位线BL（2）和源极线SL(2)之间的电荷被保持且位线BL（2）的电位仍为V3。使用连接到位线BL(1)和位线BL(2)的读取电路，可根据位线BL的电位的差异来读取数据。
图8示出与图4不同的读取电路。该读取电路连接至位线BL(1)和位线BL(2)。描述了当图8中所示的电路被用作读取电路时的输出电位。在图8的读取电路中，对位线BL的电位V3的预充电使用受控于预充电信号φpc的开关而被控制。另外，使用受控于读使能信号（RE信号）的开关来控制位线BL和读出放大器的一个输入之间的连接。电位V4被施加至感测放大器的另一个输入。
在读取操作时，位线BL(1)中的电荷通过存储单元1100(1,1)被释放，从而位线BL(1)的电位被降低；因此，位线BL(1)的电位低于电位V4且输出D(1)是高电平信号。由于电位V3被维持在位线BL(2)中，位线BL(1)的电位高于电位V4且输出D(2)是低电平信号。电位V4低于电位V3。进一步，电位V4优选地高于电位V2。
在读取操作的过程中，0V电位被施加至第二信号线S2(1)和第二信号线S2(2)，从而全部的第二晶体管被截止。
操作电压的示例为V1=2V、V2=1.5V、V3=3V、和V4=2V。
接着，图9示出具有m×n比特的存储容量的半导体器件的电路图的示例；该半导体器件的结构部分地不同于图2、5和图6中的结构的电路图。
图9中的半导体器件包括其中m个源极线SL、m个第一信号线S1、n个位线BL、n个字线WL、n个第二信号线S2、以及多个存储单元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
在图9中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至源极线SL(i)、位线BL(j)、字线WL(j)、第一信号线S1(i)、以及第二信号线S2(j)。
在图9中，n个位线BL和n个字线WL连接到第一驱动电路1111。n个第二信号线S2连接到第二驱动电路1112。m个第一信号线S1连接到第三驱动电路1113。m个源极线SL连接到第四驱动电路1114。
接着，图10示出具有m×n比特的存储容量的半导体器件的电路图的示例；该半导体器件的结构部分地不同于图2、图5、图6、和图9中的结构的电路图。在源极线SL和位线BL的方向上，图10中的半导体器件不同于图2、图5、图6、和图9中的半导体器件。
图10中的半导体器件包括其中m个字线WL、m个位线BL、m个第二信号线S2、n个源极线SL、n个第一信号线S 1、以及多个存储单元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
在图10中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至源极线SL(j)、字线WL(i)、位线BL(i)、第一信号线S1(j)、以及第二信号线S2(i)。
在图10中，n个源极线BL连接至第一驱动电路1111。n个第一信号线S1连接到第二驱动电路1112。m个第二信号线S2连接到第三驱动电路1113。m个字线WL和m个位线SL连接至第四驱动电路1114。
接着，图11示出具有m×n比特的存储容量的半导体器件的电路图的示例；该半导体器件的结构部分地不同于图2、图5、图6、图9、和图10中的结构的电路图。
图11中的半导体器件包括其中m个字线WL、m个位线BL、m个第一信号线S1、n个源极线SL、n个第二信号线S2、以及多个存储单元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
在图11中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至源极线SL(j)、位线BL(i)、字线WL(i)、第一信号线S1(i)、以及第二信号线S2(j)。
在图11中，n个源极线BL连接至第一驱动电路1111。n个第二信号线S2连接到第二驱动电路1112。m个第一信号线S1连接到第三驱动电路1113。m个位线BL和m个字线WL连接至第四驱动电路1114。
接着，图12示出具有m×n比特的存储容量的半导体器件的电路图的示例；该半导体器件的结构部分地不同于图2、图5、图6、和图9到11中的结构的电路图。
图12中的半导体器件包括其中m个位线BL、m个第二信号线S2、n个字线WL、n个源极线SL、n个第一信号线S 1、以及多个存储单元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
在图12中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至源极线SL(j)、位线BL(i)、字线WL(j)、第一信号线S1(j)、以及第二信号线S2(i)。
在图12中，n个源极线SL和n个字线WL连接到第一驱动电路1111。n个第一信号线S1连接到第二驱动电路1112。m个第二信号线S2连接到第三驱动电路1113。m个位线BL连接到第四驱动电路1114。
接着，图13示出具有m×n比特的存储容量的半导体器件的电路图的示例；该半导体器件的结构部分地不同于图2、图5、图6、和图9到12中的结构的电路图。
图13中的半导体器件包括其中m个位线BL、m个第一信号线S1、n个字线WL、n个源极线SL、n个第二信号线S2、以及多个存储单元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列；以及诸如第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114之类的外围电路。在此，实施例1中描述的设置(例如，图1A1中的设置)被应用于存储单元1100。
在图13中，第i行和第j列（i是从1到m的整数，且j是1到n的整数）的存储单元1100（i，j）连接至源极线SL(j)、位线BL(i)、字线WL(j)、第一信号线S1(i)、以及第二信号线S2(j)。
在图13中，n个源极线SL和n个字线WL连接到第一驱动电路1111。n个第二信号线S2连接到第二驱动电路1112。m个第一信号线S1连接到第三驱动电路1113。m个位线BL连接到第四驱动电路1114。
图5、图12、和图13中的半导体器件的操作类似于图2的半导体器件的操作（见图3）。对于操作的细节，可参考实施例2。此外，图9到11中的半导体器件的操作类似于图6中的半导体器件的操作（见图7）。对于操作的细节，可参考图7。
由于在图5、图6、和图9到13中的半导体器件中使用具有极小截止状态电流的氧化物半导体器件，所存储的数据被保留达极长时间。即，可充分地降低功耗，因为刷新操作变得不必要，或者刷新操作的频率可极低。此外，即使在不供电时，也可保持存储数据较长时间。
图5、图6、和图9到13中的半导体器件不需要用于写入数据的高电压且没有元件劣化的问题。因此，图5、图6、和图9到13中的半导体器件对于写入周期的次数没有限制（而这在常规非易失性存储器中是个问题），因此具有被显著增加的可靠性。此外，由于根据晶体管的导通/截止状态来写入数据，因此可容易地实现高速操作。另外，不需要用于擦除数据的操作。
由于包含氧化物半导体之外的材料的晶体管可在足够高的速度操作，通过使用包括氧化物半导体外的材料的晶体管和包括氧化物半导体的晶体管的组合，该半导体器件可以足够高的速度执行操作操作（如，数据读取操作）。另外，利用包括氧化物半导体外的材料的晶体管，可实现高速操作所需要的良好的电路（如，逻辑电路和驱动电路）。
具有新颖特征的半导体器件可通过包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管这两者来实现。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
（实施例4）
在该实施例中，将参考图14A和14B、图15A到15H、以及图16A到16E来描述根据此处公开的发明的一个实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图14A和14B示出半导体器件的结构的示例。图14A示出半导体器件的截面，而图14B示出半导体器件的平面图。在此，图14A对应于沿图14B中的线A1-A2和线B1-B2的截面。图14A和14B中所示的半导体器件包括在下部的包含氧化物半导体之外的材料的晶体管160和在上部的包含氧化物半导体的晶体管162。包含除氧化物半导体以外的材料的晶体管可容易以高速操作。另一方面，包括氧化物半导体的晶体管归因于其特性可保持电荷达较长时间。
虽然此处上述晶体管都是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。此处公开的本发明的技术本质是在晶体管162中使用氧化物半导体用于数据保留；因此，半导体器件的具体结构并不必须限制在此处描述的结构。
在图14A和14B中的晶体管160包括提供在包含半导体材料（如，硅）的衬底100中的沟道形成区116、包夹沟道形成区116的杂质区114和重掺杂区120（这些区域可简单地统称为杂质区）、提供在沟道形成区116上的栅绝缘层108a、提供在栅绝缘层108a上的栅电极110a、以及电连接至杂质区的源/漏电极130a和源/漏电极130b。
此处，侧壁绝缘层118提供在栅电极110a侧表面上。当从垂直于衬底100的主表面的方向看时，重掺杂区120位于衬底100的未与侧壁绝缘层118相交迭的区域中。金属化合物区124被提供成与重掺杂区120接触。元件隔离绝缘层106被提供在衬底100上以包围晶体管160。层间绝缘层126和层间绝缘层128被设置成覆盖晶体管160。源/漏电极130a和源/漏电极130b通过在层间绝缘层126和128中形成的开口电连接至金属化合物区124。即，源/漏电极130a和130b各自通过金属化合物区124电连接至重掺杂区120和杂质区114。在源/漏电极130a和源/漏电极130b上分别提供连线142c和连线142d。电极130c在形成于层内绝缘层126和128中的开口处，电连接至栅电极110a。注意，在一些情况下，为了实现晶体管160等的高集成度，不形成侧壁绝缘层118。
图14A和14B中的晶体管162包括提供在层内绝缘层128上的源/漏电极142a和源/漏电极142b、电连接至源/漏电极142a和142b的氧化物半导体层144、覆盖该源/漏电极142a和142b和氧化物半导体层144的栅绝缘层146、以及提供在栅绝缘层146上从而与氧化物半导体层144相交迭的栅电极148a。晶体管162的源/漏电极142a通过电极130c连接至晶体管160的栅电极。
在此，氧化物半导体层144优选为通过充分地去除诸如氢之类的杂质、或者通过充分地供充足氧来纯化的氧化物半导体层。具体地，例如，氧化物半导体层144中的氢浓度为5×1019原子/cm3或更小，优选为5×1018原子/cm3或更小、更优选为5×1017原子/cm3或更小。注意，氧化物半导体层144中的氢浓度通过二次离子质谱法（SIMS）来测量。在通过充分减少氢浓度来纯化的氧化物半导体层144中，在充分供氧的情况下减小了由于缺氧引起的能隙中的缺陷能级，该氧化物半导体层144具有小于1×1012/cm3、优选小于1×1011/cm3或更优选小于1.45×1010/cm3的载流子浓度。例如，室温下晶体管162的截止状态电流（此处，每单位沟道宽度（1μm））是100zA/μm（1zA（1zA（zeptoampere））为1×10-21A）或更小、优选为10zA/μm或更小。以此方式，通过使用被制成本征（i-型）氧化物半导体或基本为本征氧化物半导体的氧化物半导体，可获得具有极其良好的截止状态电流特性的晶体管162。
注意，在图14A和14B中的晶体管162中，氧化物半导体层144没有被处理为岛状，从而可防止由于用于处理的蚀刻引起的氧化物半导体层144的污染。
电容器164包括源/漏电极142a、氧化物半导体层144、栅绝缘层146、以及电极148b。即，源/漏电极142a用作电容器164的一个电极，且电极148b用作电容器164的另一个电极。
当在图14A和14B中，氧化物半导体层144和栅绝缘层146被堆叠在电容器164中时，可能获得源/漏电极142a和电极148b之间的充分绝缘的性质。
注意，在晶体管164和电容器164中，源/漏电极142a和142b的边缘优选地是楔形的。在此，楔角例如是30°至60°。注意，当从垂直于截面（垂直于衬底表面的一平面）的方向观察具有楔形形状的层时，楔角是具有楔形形状的层（例如，源/漏电极142a）的侧表面和底表面之间的倾斜倾角。当源/漏电极142a和142b的边缘是楔形时，可改进同氧化物半导体层144覆盖源/漏电极142a和142b的覆盖率且可防止断开。
在晶体管162和电容器164上提供层间绝缘层150，且在层间绝缘层150上提供层间绝缘层152。
<用于制造半导体器件的方法的示例>
接着，将描述用于制造半导体器件的方法的示例。首先，将参考图15A到15H描述用于制造下部的晶体管160的方法，然后将参考图16A到16E描述用于制造上部的晶体管162的方法。
<用于制造下部中的晶体管的方法>
首先，制备包含半导体材料的衬底100（参见图15A）。可使用由硅、碳化硅等制成的单晶半导体衬底或多晶半导体衬底、由硅锗等制成的化合物半导体衬底、SOI衬底等作为包含半导体材料的衬底100。在此，描述其中使用单晶硅衬底作为包含半导体材料的衬底100的示例。注意，术语“SOI衬底”一般是指其中硅半导体层设置在绝缘表面上的衬底。在本说明书等中，术语“SOI衬底”还指其中包含除硅以外材料的半导体层设置在绝缘表面上的衬底。即，“SOI衬底”中所包括的半导体层不限于硅层。此外，SOI衬底可以是其中半导体层隔着绝缘层设置在诸如玻璃衬底的绝缘衬底上的衬底。
在衬底100上形成用作用于形成元件隔离绝缘层的掩模的保护层102（参见图15A）。例如，可使用利用氧化硅、氮化硅、氧氮化硅等形成的绝缘层作为保护层102。注意，在该步骤之前或之后，可将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加到衬底100以控制晶体管的阈值电压。当衬底100中所包含的半导体材料是硅时，可使用磷、砷等作为赋予n型导电性的杂质。可使用硼、铝、镓等作为赋予p型导电性的杂质。
接着，通过使用保护层102作为掩模的蚀刻来去除衬底100在未用保护层102覆盖的区域（即，露出区域）中的部分。通过这个蚀刻，形成与其他半导体区域相分离的半导体区域104（见图15B）。作为蚀刻，优选进行干法蚀刻，但是可进行湿法蚀刻。取决于所要蚀刻的层的材料而适当地选择蚀刻气体和蚀刻剂。
然后，形成绝缘层从而覆盖半导体区域104，且选择性地移除与半导体区域104交迭的区域，从而形成元件隔离绝缘层106（见图15B）。使用氧化硅、氮化硅、氧氮化硅等形成该绝缘层。可采用蚀刻处理和抛光处理（诸如CMP）中的任一种作为用于去除绝缘层的方法。注意，在形成半导体区104之后、或者在形成元件隔离绝缘层106之后去除保护层102。
接着，在半导体区104上形成绝缘层，并且在绝缘层上形成包含导电材料的层。
之后，该绝缘层用作栅绝缘层。该绝缘层优选地具有单层结构或叠层结构，该单层结构或叠层结构具有通过CVD法、溅射法等形成的包括氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0且y>0））、添加氮的硅酸铪（HfSixOy（x>0且y>0））、添加氮的铝酸铪（HfAlxOy（x>0且y>0））等的膜。替换地，该绝缘层可以通过高密度等离子体处理或热氧化处理来氧化或氮化半导体区104的表面的方式来形成。可使用例如诸如He、Ar、Kr、或Xe之类的稀有气体以及诸如氧、氧化氮、氨、氮、氢之类的气体的混合气体执行高密度等离子体处理。绝缘层的厚度可例如1nm到100nm，且优选地为10nm到50nm。
可使用诸如铝、铜、钛、钽或钨之类的金属材料形成含有导电材料的层。可选地，可使用半导体材料（诸如多晶硅）来形成包含导电材料的层。对用于形成包含导电材料的层的方法没有具体限制，并且可采用各种膜形成方法，诸如蒸镀法、CVD法、溅射法、或旋涂法。注意，本实施例示出其中使用金属材料来形成包含导电材料的层的情况的示例。
此后，选择性地蚀刻绝缘层以及包含导电材料的层，从而形成栅绝缘层108a和栅电极110a（参见图15C）。
接着，形成覆盖栅电极110a的绝缘层112（参见图15C）。然后，将磷（P）、砷（As）等添加到半导体区域104，从而形成具有浅结深度的杂质区114（参见图15C）。注意，此处添加了磷或砷以形成n沟道晶体管；在形成p沟道晶体管的情况下，可添加诸如硼（B）或铝（Al）之类的杂质元素。通过形成杂质区114，在栅绝缘层108a下方的半导体区104中形成沟道形成区116（参见图15C）。在此，可适当地设置所添加杂质的浓度；优选的，在半导体元件的尺寸极大地减小时增加该浓度。在此采用其中在形成绝缘层112之后形成杂质区114的步骤；替换地，可在形成杂质区114之后形成绝缘层112。
接着，形成侧壁绝缘层118（参见图15D）。通过形成绝缘层从而覆盖绝缘层112且然后在该绝缘层上执行高度各向异性的蚀刻，可以自对齐的方式形成侧壁绝缘层118。此时，优选部分地蚀刻绝缘层112，以露出栅电极110a的顶面和杂质区114的顶面。注意，在一些情况下，为了实现晶体管160等的更高集成度，不形成侧壁绝缘层118。
然后，形成绝缘层以覆盖栅电极110a、杂质区114、侧壁绝缘层118等。然后，将磷（P）、砷（As）等添加到绝缘层与杂质区114接触的区域，从而形成重掺杂区120（参见图15E）。此后，移除绝缘层，且形成金属层122从而覆盖栅电极110a、侧壁绝缘层118、重掺杂区120等（见图15E）。金属层122可通过各种膜形成方法（诸如真空蒸镀法、溅射法、或旋涂法）来形成。金属层122优选使用通过与半导体区104中所包含的半导体材料反应成为低电阻金属化合物的金属材料来形成。这样的金属材料的示例为钛、钽、钨、镍、钴和铂。
接着，进行热处理以使金属层122与半导体材料反应。因此，形成与重掺杂区120相接触的金属化合物区124（见图15F）。注意，当使用多晶硅等来形成栅电极110a时，同样在栅电极110a的与金属层122相接触的区域中形成金属化合物区。
例如，可采用闪光灯的照射来作为热处理。虽然毋庸赘言可使用另一种热处理方法，但是优选使用可在极短时间内实现热处理的方法来改进用于形成金属化合物的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料反应而形成，并且具有足够高的导电性。形成金属化合物区可适当地减小电阻，并且改进元件特性。注意，在形成金属化合物区124之后去除金属层122。
接着，形成层间绝缘层126和层间绝缘层128从而覆盖在上述步骤中形成的组件（见图15G）。可使用诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽之类的无机绝缘材料来形成层间绝缘层126和128。此外，可使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成层间绝缘层126和128。注意，在这个实施例中使用了层间绝缘层126和128的层叠结构；然而，此处公开的本发明的一个实施例并不限于这个示例。可采用单层结构或包括三层或更多层的层叠结构。在形成层间绝缘层128之后，优选通过CMP、蚀刻等来平面化层间绝缘层128的表面。
此后，在层间绝缘层中形成达到金属化合物区124的开口，且在开口中形成源/漏电极130a和源/漏电极130b（见图15H）。源/漏电极130a和130b可用例如以下方式形成：在包括开口的区域中通过PVD法、CVD法等形成导电层、并且随后通过蚀刻、CMP等来去除导电层的一部分。
具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过CVD法形成氮化钛薄膜、并且随后形成钨膜以嵌入开口中的方法。在此，通过PVD法形成的钛膜具有减少在形成钛膜的表面上形成的氧化物膜(如，自然氧化物膜)的功能，以降低与下电极(在此是金属化合物区124)的接触电阻。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
注意，在通过去除导电层的一部分来形成源电极/漏电极130a和130b的情况下，优选执行该工艺以使表面平面化。例如，当在包括开口的区域中形成钛薄膜或氮化钛薄膜、并且随后钨膜被形成为嵌入开口时，去除过量的钨、钛、氮化钛等，并且可通过后续的CMP来改进薄膜的平面度。以这种方式使包括源电极/漏电极130a和130b的表面平面化，从而可在稍后的步骤中顺利地形成电极、连线、绝缘层、半导体层等。
注意，在此仅示出与金属化合物区124接触的源/漏电极130a和源/漏电极130b；然而，可在该步骤中形成与栅电极110a等接触的电极。对用于源电极/漏电极130a和130b的材料没有具体限制，并且可使用各种导电材料。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的导电材料。另外，考虑到稍后要进行的热处理，源/漏电极130a和130b被优选地使用具有足够高耐受热处理的耐热性的材料形成。
通过上述工艺，形成了使用包含半导体材料的衬底100的晶体管160（见图15H）。包括除氧化物半导体以外的材料的晶体管160可以容易地高速操作。
注意，可在以上工艺之后形成电极、连线、绝缘层等。当连线具有包括层间绝缘层和导电层的分层结构的多层结构时，可提供高度集成的半导体器件。
<用于制造上部中的晶体管的方法>
接着，将参考图16A至16E来描述制造位于层间绝缘层128上的晶体管162的工艺。注意，图16A至16E示出用于制造层间绝缘层128上的电极、晶体管162等的步骤；因此，省略位于晶体管162下的晶体管160等。
首先，在层间绝缘层128上形成导电层并选择性地蚀刻，从而形成源/漏电极142a和源/漏电极142b（见图16A）。
导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法形成。可使用从铝、铬、铜、钽、钛、钼、或钨中选择的元素、包含这些元素中的任一种作为组分的合金等作为导电层的材料。可使用包含锰、镁、锆和铍中的一种或组合。可选地，可使用与从钛、钽、钨、钼、铬、钕、和钪中选择的一种或多种元素组合的铝。
导电层可具有单层结构、或者包含两层或更多层的层叠结构。例如，导电层可具有钛薄膜或氮化钛薄膜的单层结构、含硅的铝薄膜的单层结构、钛薄膜层叠在铝薄膜上的双层结构、钛薄膜层叠在氮化钛薄膜上的双层结构、或钛薄膜、铝薄膜及钛薄膜依序层叠的三层结构。在导电层具有钛膜或氮化钛膜的单层结构的情况下，其有一项优势，导电层易于被处理为楔形的源/漏电极142a和源/漏电极142b。
可选地，可使用导电金属氧化物形成导电层。作为导电金属氧化物，可使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡(In2O3-SnO2，有时被称为ITO)的合金、氧化铟-氧化锌(In2O3-ZnO)的合金、或含硅或氧化硅的这些金属氧化物材料中的任一种。
导电层优选地被蚀刻，从而将要形成的源/漏电极142a和源/漏电极142b的边缘是楔形的。此处，楔角优选为例如30°至60°。当进行蚀刻以使源/漏电极142a和142b的边缘是楔形时，可改进同栅绝缘层146覆盖源/漏电极142a和142b的覆盖率且可防止断开。
晶体管的沟道长度（L）由源电极/漏电极142a的下端部与源电极/漏电极142b的下端部之间的距离来确定。在进行曝光来形成用于形成沟道长度（L）小于25nm的晶体管的掩模时，优选的是，使用数个纳米到数十个纳米的短波长的远紫外光。用远紫外光曝光的分辨率较高，并且聚焦的深度较大。由此，之后形成的晶体管的沟道长度（L）可在10nm到1000nm(1μm)范围内，并且可增加电路的速操作度。进一步，可通过晶体管尺寸减少来减少半导体器件的功耗。
可在层间绝缘层128上提供用作基底的绝缘层。该绝缘层可通过PVD法、CVD法等形成。
可在源/漏电极142a和142b上形成绝缘层。通过提供该绝缘层，可减少在之后形成的栅电极与源/漏电极142a和142b之间的寄生电容。
接着，形成氧化物半导体层144以覆盖源/漏电极142a和142b（见图16B）。
可使用例如In-Sn-Ga-Zn-O基氧化物半导体的作为四金属元素的氧化物的氧化物半导体；In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、以及Sn-Al-Zn-O基氧化物半导体之类的三金属元素的氧化物；In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体、或In-Mg-O基氧化物半导体的二金属元素的氧化物；或In-O基氧化物半导体、Sn-O基氧化物半导体、Zn-O基氧化物半导体等。
特定地，当没有电场被施加时，In-Ga-Zn-O-基氧化物半导体材料具有足够高的电阻且可实现足够小的截止状态电流，且具有较高的场效应迁移率；因此，In-Ga-Zn-O-基氧化物半导体材料适于被作为半导体器件的半导体材料。
In-Ga-Zn-O-基氧化物半导体材料的典型示例是用InGaO3(ZnO)m(m>0)表示的氧化物半导体材料。此外，还有其中用Ga替换M、用InMO3(ZnO)m(m>0)所表示的氧化物半导体材料。此处，M表示从镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）钴（Co）等中选择的一种或多种金属元素例如，M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、或、Ga和Co。注意，上述组合物从氧化物半导体材料可具有的晶体结构中导出，并且只是示例。
优选的是使用具有以In:Ga:Zn=1:x:y(x为0或更大，且y为0.5到5)的组分比表达的靶作为由溅射法形成氧化物半导体层144的靶。即，例如，可使用具有In2O3:Ga2O3:ZnO=1:1:2（摩尔比）的组分比的靶。另外，可能使用具有In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的组分比的靶、具有In2O3:Ga2O3:ZnO=1:1:4[摩尔比]的组分比的靶、或具有In2O3:Ga2O3:ZnO=1:0:2[摩尔比]的组分比的靶。
在本实施例中，可通过用使用In-Ga-Zn-O基金属氧化物靶的溅射法来形成具有非晶结构的氧化物半导体层144。
在金属氧化物靶中的金属氧化物的相对密度是80％或更高，优选地95%或等高，进一步优选地99.9%或等高。使用具有相对较高密度的金属氧化物靶使得有可能形成具有致密结构的氧化物半导体层144。
用于形成氧化物半导体层144的气氛优选是稀有气体（通常是氩）气氛、氧气氛、或稀有气体（通常是氩）和氧的混合气氛等。具体地，优选使用例如将诸如氢、水、羟基、或氢化物之类的杂质被去除以使杂质浓度被减少至1ppm或更低（优选10ppb或更低）的高纯度气体气氛。
在形成氧化物半导体层144时，例如，所要处理的物体被保持在处理腔室中，该处理腔室被维持在被减少的压力中，且要处理的物体被加热，以使该物体的温度为100°C或更高且低于550°C，优选地，200℃到400℃。可选地，在形成氧化物半导体层144时该物体的温度可以是室温。然后，当处理腔室中的水分被移除时，引入其中氢、水等被移除的溅射气体，并使用上述靶形成氧化物半导体层144。当物体被加热时形成氧化物半导体层144时，可减少氧化物半导体层144中含有的杂质。此外，可减少因溅射造成的损坏。为了移除处理腔室中的水分，优选使用截留真空泵。例如，可使用低温泵、离子泵、钛升华泵等。可使用设置有冷阱的涡轮泵。由于可从用低温泵排空的处理室中去除氢、水等，可降低氧化物半导体层144中的杂质浓度。
例如，用于形成氧化物半导体层144的条件可设置如下：物体和靶之间的距离为170mm，压力为0.4Pa、直流（DC）电源为0.5kW，且气氛为氧（氧比例为100%）气氛，氩（氩比例为100%）气氛、或氧和氩的混合气氛。注意，优选使用脉冲直流（DC）电源，因为可减少灰尘（如，在沉积时产生的粉末物质）并且膜厚可以是均匀的。氧化物半导体层144的厚度被设为在1nm至50nm、优选1nm至30nm、更优选1nm至10nm。使用具有这样的厚度的氧化物半导体层144，可抑制由于晶体管尺寸减小引起的短沟道效应。注意，氧化物半导体层144的适当厚度根据要使用的氧化物半导体材料、半导体器件的预期用途等而变化；因此，该厚度可根据材料、预期用途等适当地确定。
注意，在通过溅射法形成氧化物半导体层144之前，优选地执行其中由所引入的氩产生等离子体的反溅射，来移除附着至将要形成氧化物半导体层144的表面（如，层间绝缘层128的表面）上的材料。在此，不同于离子与溅射靶碰撞的正常溅射，反溅射是离子与要处理的表面碰撞以使该表面改性的方法。用于使离子碰撞表面的方法的示例是其中在氩气氛下向要处理的表面施加高频电压并在要处理的物体附近产生等离子体的方法。注意，可使用氮、氦、氧等气氛来代替氩气氛。
此后，优选在氧化物半导体层144上进行热处理（第一热处理）。通过这个第一热处理，可移除氧化物半导体层144中的过量氢（包括水和羟基），从而可理顺氧化物半导体层的结构，且可减少能隙中的缺陷能级。第一热处理的温度是，例如，300°C或更高且低于550°C，或400°C到500°C。
例如，在要处理的物体被引入包括电阻加热元件等的电炉之后，可在氮气氛中在450°C下进行热处理达1小时。在该热处理期间，氧化物半导体层144不暴露于大气以防止水或氢的进入。
热处理装置不限于电炉；热处理装置可以是使用通过诸如被加热的气体之类的媒介所给的热传导或热辐射加热对象的装置。例如，可使用诸如GRTA（气体快速热退火）装置或LRTA（灯快速热退火）装置之类的RTA（快速热退火）装置。LRTA装置是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光（电磁波）的辐射对物体加热的装置。GRTA装置是用于使用高温气体来进行热处理的装置。可使用不与要通过热处理处理的物体反应的惰性气体（例如，氮、或者诸如氩之类的稀有气体）作为该气体。
例如，作为第一热处理，GRTA处理可如下地进行。将要处理的物体放入经加热的惰性气体气氛中，加热几分钟，并从惰性气体气氛中取出。GRTA工艺实现短时间的高温热处理。此外，甚至在温度超过物体的温度上限时也可采用GRTA工艺。注意，在该工艺期间，惰性气体可被切换成包括氧气的气体。这是因为由缺氧引起的能隙中的缺陷能级可通过在包括氧气的气氛中进行第一热处理来降低。
注意，作为惰性气体气氛，优选使用包含氮或稀有气体（例如，氦、氖、或氩）作为其主要组分、并且不包含水、氢等的气氛。例如，引入热处理装置的氮气、或者诸如氦气、氖气或氩气之类的稀有气体的纯度为6N（99.9999％）或更大、优选7N（99.99999％）或更大（即，杂质浓度为1ppm或更少、优选0.1ppm或更少）。
在任何情况下，当通过第一热处理来减少杂质，以获得作为i-型（本征）半导体或极其接近i-型半导体的氧化物半导体层144时，可实现具有极优秀特性的晶体管。
注意，上述热处理（第一热处理）具有移除氢、水等的有利效果，且因此可称为去水处理，去氢处理等。脱水处理或脱氢处理还可在下述时机进行：例如，在氧化物半导体层形成之后、在栅绝缘层形成之后、或在栅电极形成之后等。这种脱水处理或脱氢处理可进行一次或多次。
接着，形成与氧化物半导体层144相接触的栅绝缘层146（见图16C）。栅绝缘层146可通过CVD法、溅射法等形成。栅绝缘层146优选被形成为包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪（HfSixOy（x>0且y>0））、添加氮的硅酸铪（HfSixOy（x>0且y>0））、添加氮的铝酸铪（HfAlxOy（x>0且y>0））等。栅绝缘层146可具有单层结构或层叠结构。对于栅绝缘层146的厚度没有特定限制；在减少了半导体器件的尺寸的情况下，栅绝缘层146优选为薄以使晶体管正常工作。例如，在使用氧化硅的情况下，栅绝缘层146的厚度可以是1nm至100nm、优选10nm至50nm。
当栅绝缘层如上所述地薄时，因隧道效应等引起的栅泄漏成为问题。为了解决栅泄漏的问题，栅绝缘薄层146优选地使用诸如氧化铪、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0且y>0））、添加氮的硅酸铪（HfSixOy（x>0且y>0））、添加氮的铝酸铪（HfAlxOy（x>0且y>0））之类的高介电常数（高k）材料来形成。在为栅绝缘层146使用高k材料时，可增加栅绝缘层146的厚度从而抑制栅泄漏并确保电特性。进一步，栅绝缘层146可具有包含高k材料的膜，和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、和氧化铝中的任一种的膜的叠层结构。
在形成栅绝缘层146之后，优选在惰性气体气氛或氧气氛中进行第二热处理。该热处理的温度被设为在200°C至450°C、优选250°C至350°C的范围内。例如，可在氮气氛中在250°C下进行热处理达1小时。第二热处理可减少晶体管的电特性的变化。在其中栅绝缘薄层146包括氧的情况下，氧被提供给氧化物半导体层144以补偿氧化物半导体层144中的氧不足，从而氧化物半导体层可以是i型（本征）氧化物半导体层，或及其接近本征的氧化物半导体层。
注意，在本实施例中，第二热处理在栅绝缘层146形成之后进行；对第二热处理的时序没有具体限制。例如，第二热处理可在形成栅电极之后进行。另外，第二热处理可接着第一热处理执行，第一热处理也可用作第二热处理，或第二热处理也可用作第一热处理。
接着，在栅绝缘层146上，在与氧化物半导体层144相交迭的区域中形成栅电极148a且在与源/漏电极142a相交迭的区域中形成电极148b（见图16D）。栅电极148a和电极148b可以如下方式形成：在栅绝缘层146上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极148a和电极148b的导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源/漏电极142a等的细节，且因此，可参考源/漏电极142a等的描述。
然后，在栅绝缘层146、栅电极148a、和电极148b上，形成层间绝缘层150和层间绝缘层152（见图16E）。层间绝缘层150和152可通过PVD法、CVD法等形成。可使用诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽之类的无机绝缘材料来形成层间绝缘层150和152。注意，尽管在这个实施例中使用了层间绝缘层150和152的层叠结构，此处公开的本发明的一个实施例并不限于这个示例。可采用单层结构或包括三层或更多层的层叠结构。另外，可能采用其中未提供层间绝缘层150和152的结构。
注意，优选地形成层间绝缘层152从而具有平坦表面，即使在半导体器件尺寸被减少的情况下，例如，可良好地在层间绝缘层152上形成电极、连线等。可使用诸如CMP(化学机械抛光)之类的方法来使层间绝缘层152平面化。
通过上述过程，完成了包括被纯化的氧化物半导体层144的晶体管162（见图16E）。另外，完成电容器164。
图16E中所示的晶体管162包括氧化物半导体层144、电连接至该氧化物半导体层144的源/漏电极142a和142b、覆盖氧化物半导体层144和源/漏电极142a和142b的栅绝缘层146、以及位于该栅绝缘层146上的栅电极148a。电容器164包括源/漏电极142a、氧化物半导体层144、覆盖源/漏电极142a的栅绝缘层146、以及位于该栅绝缘层146上的电极148b。
由于氧化物半导体层144被纯化，在这个实施例中的晶体管162的氢浓度为5×1019原子/cm3或更小、优选为5×1018原子/cm3或更小、更优选为5×1017原子/cm3或更小。氧化物半导体层144的载流子密度（如，低于1×1012/cm3，更优选低于1.45×1010/cm3）足够低于普通硅晶片的载流子密度（大约1×1014/cm3）。为此理由，截止状态电流足够小。例如，室温下晶体管162的截止状态电流（在此，每单位沟道宽度（1μm））为100zA/m（1zA（千的七乘方分之一安培（zeptoampere））为1×10-21A）或更小、优选为10zA/μm或更小。
通过使用该被纯化且本征的氧化物半导体层144，可充分减少晶体管的截止状态电流。使用这种晶体管，可提供其中所存储的数据可被保留极长时间的半导体器件。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
（实施例5）
在本实施例中，将参考图17A和17B、和图18A至18D来描述不同于实施例4的、根据此处公开的发明的一个实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图17A和17B示出半导体器件的结构的示例。图17A示出半导体器件的截面，而图17B示出半导体器件的平面图。在此，图17A对应于沿图17B中的线A1-A2和线B1-B2的截面。图17A和17B中所示的半导体器件包括在下部的包含氧化物半导体之外的材料的晶体管160和在上部的包含氧化物半导体的晶体管162。包含除氧化物半导体以外的材料的晶体管可容易以高速操作。包括氧化物半导体的晶体管归因于其特性可保持电荷达较长时间。
虽然此处上述晶体管都是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。此处公开的本发明的技术本质是在晶体管162中使用氧化物半导体用于数据保留；因此，半导体器件的具体结构并不必须限制在此处描述的结构。
在图17A和17B中的晶体管160包括提供在包含半导体材料（如，硅）的衬底100中的沟道形成区116、包夹沟道形成区116的杂质区114和重掺杂区120（这些区域可简单地统称为杂质区）、提供在沟道形成区116上的栅绝缘层108a、提供在栅绝缘层108a上的栅电极110a、以及电连接至杂质区的源/漏电极130a和源/漏电极130b。在源/漏电极130a和源/漏电极130b上分别提供连线142c和连线142d。对于半导体材料，例如可使用硅、锗、锗化硅、碳化硅、或砷化镓，且优选地使用单晶硅半导体。
此处，侧壁绝缘层118提供在栅电极110a侧表面上。当从垂直于衬底100的主表面的方向看时，重掺杂区120位于衬底100的未与侧壁绝缘层118相交迭的区域中。金属化合物区124被提供成与重掺杂区120接触。元件隔离绝缘层106被提供在衬底100上以包围晶体管160。层间绝缘层126和层间绝缘层128被设置成覆盖晶体管160。源/漏电极130a和源/漏电极130b通过在层间绝缘层126中形成的开口电连接至金属化合物区124。即，源/漏电极130a和130b各自通过金属化合物区124电连接至重掺杂区120和杂质区114。注意，在一些情况下，为了实现晶体管160等的高集成度，不形成侧壁绝缘层118。
图17A和17B中的晶体管162包括提供在层内绝缘层128上的源/漏电极142a和源/漏电极142b、电连接至源/漏电极142a和142b的岛状氧化物半导体层144、覆盖该源/漏电极142a和142b和岛状氧化物半导体层144的栅绝缘层146、以及提供在栅绝缘层146上从而与岛状氧化物半导体层144相交迭的栅电极148a。
此处，由于源/漏电极142a直接形成在栅电极110a上，下部的晶体管160和上部的晶体管162彼此电连接。换言之，在这个实施例中的半导体器件具有这样的结构：其中从实施例4中的半导体器件中移除了栅电极110a的顶部表面上的组件，且在下部晶体管160上形成上部晶体管162。
在此，氧化物半导体层144优选为通过充分地去除诸如氢之类的杂质、或者通过充分地供充足氧来纯化的氧化物半导体层。具体地，例如，氧化物半导体层144中的氢浓度为5×1019原子/cm3或更小，优选为5×1018原子/cm3或更小、更优选为5×1017原子/cm3或更小。注意，氧化物半导体层144中的氢浓度通过二次离子质谱法（SIMS）来测量。在通过充分减少氢浓度来纯化的氧化物半导体层144中，在充分供氧的情况下减小了由于缺氧引起的能隙中的缺陷能级，该氧化物半导体层144具有小于1×1012/cm3、优选小于1×1011/cm3或更优选小于1.45×1010/cm3的载流子浓度。例如，晶体管162的截止状态电流（此处，每单位沟道宽度（1μm））室温下为100zA/μ×m（1zA（1zA（千的七乘方分之一安培））为1×10-21A或更小）、优选为10zA/μm或更小。以此方式，通过使用被制成本征（i-型）氧化物半导体或基本为本征氧化物半导体的氧化物半导体，可获得具有极其良好的截止状态电流特性的晶体管162。
电容器164包括源/漏电极142a、氧化物半导体层144、栅绝缘层146、以及电极148b。即，源/漏电极142a用作电容器164的一个电极，且电极148b用作电容器164的另一个电极。
当在图17A和17B中，氧化物半导体层144和栅绝缘层146被堆叠在电容器164中时，可能获得源/漏电极142a和电极148b之间的充分绝缘的性质。
注意，在晶体管164和电容器164中，源/漏电极142a和142b的边缘优选地是楔形的。在此，楔角例如是30°至60°。注意，当从垂直于截面（垂直于衬底表面的一平面）的方向观察具有楔形形状的层时，楔角是具有楔形形状的层（例如，源/漏电极142a）的侧表面和底表面之间的倾斜倾角。当源/漏电极142a和142b的边缘是楔形时，可改进同氧化物半导体层144覆盖源/漏电极142a和142b的覆盖率且可防止断开。
在晶体管162和电容器164上提供层间绝缘层150，且在层间绝缘层150上提供层间绝缘层152。
<用于制造半导体器件的方法的示例>
接着，将描述用于制造半导体器件的方法的示例。将参考图18A至18D描述在形成下部的晶体管160之后执行的步骤以及用于制造上部晶体管162的方法。可用类似于实施例4中所描述的方法制造下部中的晶体管160，且可参见实施例4的描述。
首先，通过实施例4中描述的方法形成下部的160晶体管，并且然后移除晶体管160的栅电极110a的顶部表面上的组件（见图18A）。通过在下部晶体管160上执行抛光处理（CMP）直到栅电极110a的顶部表面被暴露出来，从而移除晶体管160的上述组件。因此，移除了置于栅电极110a上的层间绝缘层126和128以及源/漏电极130a和130b的一部分。此时，当包括层间绝缘层126和128以及源/漏电极130a和130b的表面被平坦化时，在后续步骤中可良好地形成电极、连线、绝缘层、半导体层等。实施例4中描述的电极130c不需要被形成，因为它完全由该CMP移除。
通过以此方式执行CMP以使处理暴露出栅电极110a的顶部表面，栅电极110a和源/漏电极142a可直接彼此接触；因此，晶体管160和晶体管160可易于彼此电连接。
接着，在层间绝缘层126和128上形成导电层并选择性地蚀刻，从而形成源/漏电极142a、源/漏电极142b、连线142c、以及连线142d（见图18B）。此处，源/漏电极142a直接连接至栅电极110a；连线142c直接连接至源/漏电极130a；并且连线142d直接连接至源/漏电极130b。
对于用于形成源/漏电极142a、源/漏电极142b、连线142c和142d的导电层，可使用与实施例4中类似的材料，且对于细节可参考实施例4中的描述。另外，可用类似于实施例4中所描述的方法蚀刻导电层，且对于细节可参见实施例4的描述。
如实施例4中所述，可在源/漏电极142a和142b上形成绝缘层。通过提供该绝缘层，可减少在之后形成的栅电极与源/漏电极142a和142b之间的寄生电容。
接着，形成氧化物半导体层来覆盖源/漏电极142a和142b、和连线142c和142d，且选择性地蚀刻该氧化物半导体层，从而形成氧化物半导体层144与源/漏电极142a和142b相接触（见图18C）。
可使用与实施例4中的相类似的材料与方法形成该氧化物半导体层。因此，对于氧化物半导体层的材料和成膜方法可参考实施例4。
如此形成的氧化物半导体层，通过诸如使用掩模等的蚀刻被加工为岛状，从而形成岛状氧化物半导体层144。
可采用干法蚀刻或湿法蚀刻作为用于蚀刻氧化物半导体层的方法。毋庸赘言，干法蚀刻和湿法蚀刻可组合使用。蚀刻条件（例如，蚀刻气体或蚀刻剂、蚀刻时间、以及温度）根据材料适当地设置，从而可将氧化物半导体层蚀刻成期望形状。
如实施例4中所述，氧化物半导体层144优选地经受热处理(第一热处理)。可通过实施例4中描述的方式执行该第一热处理，且对于细节可参考实施例4。通过第一热处理来减少杂质，以形成作为i-型（本征）半导体或极其接近i-型半导体的氧化物半导体层144；因此，可实现具有极优秀特性的晶体管。可在该氧化物半导体层被蚀刻之前或执行蚀刻以使该氧化物半导体层被处理为岛状之后执行该第一热处理。
接着，形成与氧化物半导体层144相接触的栅绝缘层146（见图18C）。
可使用与实施例4中相类似的材料与方法形成该栅绝缘层146。因此，对于栅绝缘层146的材料和成膜方法可参考实施例4。
在形成栅绝缘层146之后，如实施例4，优选在惰性气体气氛或氧气氛中进行第二热处理。可以实施例4中描述的方式执行该第二热处理，且对于细节可参考实施例4。第二热处理可减少晶体管的电特性的变化。在其中栅绝缘薄层146包括氧的情况下，氧被提供给氧化物半导体层144以补偿氧化物半导体层144中的氧不足，从而氧化物半导体层可以是i型（本征）或及其接近i型（本征）氧化物半导体层。
注意，在本实施例中，第二热处理在栅绝缘层146形成之后进行；对第二热处理的时序没有具体限制。例如，第二热处理可在形成栅电极之后进行。另外，第二热处理可接着第一热处理执行，第一热处理也可用作第二热处理，或第二热处理也可用作第一热处理。
接着，在栅绝缘层146上，在与氧化物半导体层144相交迭的区域中形成栅电极148a且在与源/漏电极142a相交迭的区域中形成电极148b（见图18D）。栅电极148a和电极148b可以如下方式形成：在栅绝缘层146上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极148a和电极148b的导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源/漏电极142a等的细节，且因此，可参考源/漏电极142a等的描述。
然后，如实施例4中所述，在栅绝缘层146、栅电极148a、和电极148b上形成层间绝缘层150和层间绝缘层152。可使用与实施例4中相类似的材料与方法形成该层间绝缘层150和152。因此，对于层间绝缘层150和152的材料和成膜方法可参考实施例4。
注意，优选地形成层间绝缘层152从而具有平坦表面，因为，即使在半导体器件尺寸被减少的情况下，例如，可良好地在层间绝缘层152上形成电极、连线等。可使用诸如CMP(化学机械抛光)之类的方法来使层间绝缘层152平面化。
通过上述过程，完成了包括被纯化的氧化物半导体层144的晶体管162（见图18D）。另外，完成电容器164。
图18D中所示的晶体管162包括氧化物半导体层144、电连接至该氧化物半导体层144的源/漏电极142a和142b、覆盖氧化物半导体层144和源/漏电极142a和142b的栅绝缘层146、以及位于该栅绝缘层146上的栅电极148a。电容器164包括源/漏电极142a、氧化物半导体层144、覆盖源/漏电极142a的栅绝缘层146、以及位于该栅绝缘层146上的电极148b。
由于氧化物半导体层144被纯化，在这个实施例中的晶体管162的氢浓度为5×1019原子/cm3或更小、优选为5×1018原子/cm3或更小、更优选为5×1017原子/cm3或更小。氧化物半导体层144的载流子密度（如，低于1×1012/cm3，优选低于1.45×1010/cm3）足够地低于普通硅晶片的载流子密度（大约1×1014/cm3）。为此理由，截止状态电流足够小。例如，室温下晶体管162的截止状态电流（在此，每单位沟道宽度（1μm））为100zA/m（1zA（千的七乘方分之一安培（zeptoampere））为1×10-21A）或更少、优选10zA/μm或更少。
通过使用该被纯化且本征的氧化物半导体层144，可充分减少晶体管的截止状态电流。使用这种晶体管，可提供其中所存储的数据可被保留极长时间的半导体器件。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
（实施例6）
在本实施例中，将参考图19A和19B、图20A至20D、以及图21A至21C来描述不同于实施例4和5的、根据此处公开的发明的一个实施例的半导体器件的结构和制造方法。
<半导体器件的截面结构和平面结构>
图19A和19B示出半导体器件的结构的示例。图19A示出半导体器件的截面，而图19B示出半导体器件的平面图。在此，图19A对应于沿图19B中的线C1-C2和线D 1-D2的截面。在图19B的平面图中，省略诸如源/漏电极154和连线156之类的一些组件以避免复杂。图19A和19B中所示的半导体器件包括在下部的包含氧化物半导体之外的半导体材料的晶体管160和在上部的包含氧化物半导体的晶体管162。包括除氧化物半导体以外的半导体材料的晶体管可容易地以高速操作。另一方面，包括氧化物半导体的晶体管归因于其特性可保持电荷达较长时间。
虽然此处上述晶体管都是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。此处公开的本发明的技术本质是在晶体管162中使用氧化物半导体用于数据保留；因此，半导体器件的具体结构并不必须限制在此处描述的结构。
图19A和19B中所示的半导体器件与实施例4和5中的半导体器件之间的差异之一在于半导体器件的平面布局。在这个实施例中，晶体管162和电容器164与晶体管160相交迭。通过采用这样的平面布局，可实现更高度的集成。例如，假设最小特征尺寸为F，则存储单元所占面积可以是15F2至25F2。
图19A和19B中所示的半导体器件与实施例4和5中的半导体器件之间的另一个差异在于晶体管160中的侧壁绝缘层118的存在或不存在。即，图19A和19B中的半导体器件不包括侧壁绝缘层。另外，由于没有形成侧壁绝缘层，所以没有形成杂质区114。在其中如上所述不设置侧壁绝缘层的情况下，与设置侧壁绝缘层118的情况相比更容易高度集成。此外，与设置侧壁绝缘层118的情况相比，可简化制造工艺。
图19A和19B中所示的半导体器件与实施例4和5中的半导体器件之间的另一个差异在于晶体管160中的层间绝缘层125的存在或不存在。即，图19A和19B中的半导体器件包括层间绝缘层125。当包括氢的绝缘层被用作层间绝缘层125时，氢可被提供给晶体管160来改进晶体管160的特性。层间绝缘层125的示例是通过等离子体CVD法形成的包括氢的氮化硅层。进一步，当其中氢被充分减少的绝缘层被用作层间绝缘层126时，可防止可劣化晶体管162的特性的氢进入晶体管162。层间绝缘层126的示例是通过溅射法形成的氮化硅层。当采用这种结构时，可充分地改进晶体管160和162的特性。
图19A和19B中所示的半导体器件与实施例4和5中的半导体器件之间的另一个差异在于晶体管162中的绝缘层143a和绝缘层143b的存在或不存在。即，图19A和19B中的半导体器件包括绝缘层143a和143b。通过这样提供绝缘层143a和143b，可减少栅电极148a和源/漏电极142a（或栅电极148a和源/漏电极142b）之间的所谓栅极电容，且可增加晶体管162的操作速度。
注意，如实施例5中，由于源/漏电极142a直接形成在栅电极110a上，下部的晶体管160和上部的晶体管162彼此电连接。通过这种结构，与分别设置电极和连线的情况相比，可提高集成度。此外，可简化制造工艺。
虽然本实施例中描述了包括所有不同的结构，但是可采用包括这些不同中的任一个的结构。
<用于制造半导体器件的方法的示例>
接着，将描述用于制造半导体器件的方法的示例。将参考图20A至20D、以及图21A到21C而描述在形成下部晶体管160之后执行的步骤以及用于制造上部晶体管162的方法。下部的晶体管160可用类似于实施例4中所述方法的方法形成。对于细节，可参考实施例4的描述。注意在本实施例中，形成三个层间绝缘层125、126、和128以覆盖晶体管160（见图20A）。进一步，在本实施例的晶体管160的制造工艺中不形成在图15H等中所示的源电极/漏电极130a和130b；为了方便，即使其中不形成源电极/漏电极130a和130b的结构仍称为晶体管160。
首先，通过实施例4中描述的方法形成下部的160晶体管，并且然后移除晶体管160的栅电极110a的顶部表面上的组件。对于去除步骤，可使用诸如CMP(化学机械抛光)之类的抛光处理。因此，去除置于栅电极110a的顶部表面上的层间绝缘层125、126和128的部分。注意，当经受这样的抛光处理的表面被充分地平面化时，在稍后的步骤中可良好地形成电极、连线、绝缘层、半导体层等。
接着、在栅电极110a和层间绝缘层125、126和128上形成导电层，并且选择性地蚀刻该导电层，从而形成源/漏电极142a和源/漏电极242b(参见图20A)。此处，源/漏电极142a被形成为直接连接至栅电极110a。
对于用于形成形成源/漏电极142a和142b的导电层，可使用类似于实施例4中所描述的材料。另外，可用类似于实施例4中所述方法的方式来蚀刻该导电层。对于细节，可参考实施例4的描述。
然后，形成绝缘层以覆盖源/漏电极142a和242b，并选择性地蚀刻绝缘层，从而绝缘层143a和绝缘层143b分别被形成在源/漏电极142a和源/漏电极142b上(参见图20B)。
通过提供该绝缘层143a和143b，可减少在之后形成的栅电极与源/漏电极142a和142b之间的寄生电容。
接着，形成氧化物半导体层144以覆盖源/漏电极142a和142b，并且栅绝缘层146被形成在氧化物半导体层144上(参见图20C)。
可使用实施例4中描述的材料与方法中的任意来形成氧化物半导体层144。此外，优选的是氧化物半导体层144经受热处理(第一热处理)。对于细节，可参考实施例4。
可使用实施例4中描述的材料与方法中的任意来形成栅绝缘层146。在栅绝缘层146形成后，优选地在惰性气体气氛或氧气氛中执行热处理（第二热处理）。对于细节，可参考实施例4。
接着，在栅绝缘层146上，在与晶体管162的用作沟道形成区的区域相交迭的区域中形成栅电极148a，并且在与源或漏电极142a相交迭的区域中形成电极148b(见图20D)。
栅电极148a和电极148b可以如下方式形成：在栅绝缘层146上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极148a和电极148b的导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源/漏电极142a等的细节，且因此，可参考源/漏电极142a等的描述。
然后，在栅绝缘层146、栅电极148a、和电极148b上，形成层间绝缘层150和层间绝缘层152（见图21A）。可使用与实施例4中相类似的材料与方法形成该层间绝缘层150和152。对于细节，可参考实施例4。
注意，优选地形成层间绝缘层152从而具有平坦表面，即使在半导体器件尺寸被减少的情况下，例如，可良好地在层间绝缘层152上形成电极、连线等。可通过诸如CMP(化学机械抛光)之类的方法来使层间绝缘层152平面化。
接着，选择性地蚀刻层间绝缘层125、126和128、氧化物半导体层144、栅绝缘层146、以及层间绝缘层150和152，从而形成到达晶体管160的金属化合物区124的开口(参见图21B)。干法蚀刻或湿法蚀刻可被用作该蚀刻；在微制造方面优选采用干法蚀刻。
然后，形成源/漏电极154以嵌入开口中。此后，形成连接至源/漏电极154的连线156（见图21C）。
例如，可以如下方式形成源/漏电极154：在含有开口的区域中通过PVD法、CVD法等形成导电层，且然后通过蚀刻、CMP等移除该导电层的部分。具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成薄钛膜且通过CVD法形成薄氮化钛膜、并且然后形成钨膜以嵌入开口中的方法。在此，通过PVD法形成的钛膜具有减少在形成钛膜的表面上形成的氧化物膜(如，自然氧化物膜)的功能，以降低与下电极(在此是金属化合物区124)的接触电阻。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
连线156可以如下方式形成：导电层形成为与源/漏电极154接触，并且随后选择性地蚀刻该导电层。导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法形成。细节类似于源电极142a等的细节。
通过上述工艺骤，完成包括晶体管160、晶体管162和电容器164的半导体器件。
由于例如下列原因，在这个实施例中半导体器件的高度集成是可能的：晶体管162和电容器164与晶体管160相交迭，晶体管160不包括侧壁绝缘层，且源/漏电极142a直接形成在栅电极110a上。此外，简化了制造工艺。
进一步，在本实施例中描述的半导体器件中，含氢的绝缘层被用作层间绝缘层125且其中氢被充分减少的绝缘层被用作层间绝缘层126；因此，改进了晶体管160和162的特性。由于本实施例中的半导体器件包括绝缘层143a和143b，所谓的栅极电容被减少且增加了晶体管162的操作速度。
本实施例中描述的上述特征使得提供具有显著优异特性的半导体器件成为可能。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
（实施例7）
在这个实施例中，将参考图22A到22F而描述其中将上述实施例中任一所描述的半导体器件应用至电子设备的情况。在本实施例中，描述了其中将上述半导体器件应用到诸如计算机、移动电话（也称为蜂窝电话或移动电话设备）、个人数字助理（包括便携式游戏机、音频再现设备等）、数码相机、数码摄像机、电子纸、或电视机（也称为电视或电视接收机）之类的电子设备的情况。
图22A示出其包括外壳701、外壳702、显示部分703、键盘704等的笔记本个人计算机。以上实施例中所述的半导体器件设置在外壳701和外壳702中。因此，可能实现其中可高速执行数据的写入与读取，存储数据达较长时间，且具有足够低的功耗的笔记本个人计算机。
图22B示出个人数字助理（PDA）。主体711设置有显示部分713、外部接口715、操作按钮714等。例如，还提供用于操作该个人数字助理的触笔712。以上实施例中所述的半导体器件设置在主体711中。因此，可能实现其中可高速执行数据的写入与读取，存储数据达较长时间，且具有足够低的功耗的个人数字助理。
图22C示出包括电子纸的电子书阅读器。电子书阅读器包括两个外壳721和外壳723。外壳721和外壳723分别配备有显示部分725和显示部分727。外壳721和723通过铰链部分737连接，且可以该铰链部分737作为轴被打开或闭合。另外，外壳721被提供有电源开关731、操作键733、扬声器735等。以上实施例中所述的半导体器件设置在外壳721和723中的至少一个中。因此，可能实现其中可高速执行数据的写入与读取，存储数据达较长时间，且具有足够低的功耗的电子书阅读器。
图22D示出包括两个外壳704和741的移动电话。在图22D中未折叠起来的外壳740和741可滑动以使一个外壳覆盖另一个外壳。因此，可减小移动电话的尺寸，这使得移动电话适于携带。外壳741被提供有显示面板742、扬声器743、话筒744、操作键745、指向装置746、摄像头透镜747、外部连接端子748等。外壳740设置有用于对移动电话充电的太阳能电池749、外部存储槽750等。天线被结合到外壳741中。以上实施例中所述的半导体器件设置在外壳740和741中的至少一个中。因此，可能实现其中可高速执行数据的写入与读取，存储数据达较长时间，且具有足够低的功耗的移动电话。
图22E示出了数码像机，其包括主体761，显示部分767、目镜部分763、操作开关764、显示部分765、电池766等。以上实施例中所述的半导体器件设置在主体761中。因此，可能实现其中可高速执行数据的写入与读取，存储数据达较长时间，且具有足够低的功耗的数码像机。
图22F示出了电视机，其包括外壳771、显示部分773、支架775等。可用外壳771的操作开关或遥控器780来操作电视机770。以上实施例中所述的半导体器件安装在外壳771和遥控器780中。因此，可能实现其中可高速执行数据的写入与读取，存储数据达较长时间，且具有足够低的功耗的电视机。
如上所述，在上述实施例中所描述的半导体器件被安装在这个实施例中的电子设备上。因此，可实现具有较低功耗的电子设备。
（示例1）
此处，测试根据本发明的一个实施例的半导体器件的写入周期的次数。在该示例中，将参考图23描述这些测试结果。
用于测试的半导体器件是具有图1A1中的电路构造的半导体器件。在此，氧化物半导体用于对应于晶体管162的晶体管，并且电容值为0.33pF的电容器用作对应于电容器164的电容器。
通过比较初始存储窗口宽度以及在存储和写入数据被重复预定次数之后获得的存储窗口宽度来执行测试。通过施加0V或5V到对应于图1A1中的第三连线的连线，并施加0V或5V到对应于图1A1中的第四连线的连线来存储和写入数据。当对应于第四连线的连线的电位为0V时，对应于晶体管162的晶体管（写入晶体管）截止；因此，保持供应到浮动栅部分FG的电位。当对应于第四连线的连线的电位为5V时，对应于晶体管162的晶体管导通；由此，向浮动栅部分点FG供应对应于第三连线的连线的电位。
存储窗口宽度是存储器件的特性的指标之一。在此，存储窗口宽度表示不同存储状态之间的曲线（Vcg-Id曲线）中的偏移量ΔVcg，其示出对应于第五连线的连线的电位Vcg与对应于晶体管160的晶体管（读取晶体管）的漏电流Id之间的关系。不同的存储状态表示向浮动栅部分FG时间0V的状态（在下文中称为低状态）、以及向浮动栅部分FG时间5V的状态（在下文中称为高状态）。即，可通过扫描处于低状态中和处于高状态中的电位Vcg来检查存储窗口宽度。
图23示出处于初始状态的存储窗口宽度、以及写入进行1×109次之后获得的存储窗口宽度的测试结果。在图23中，水平轴表示Vcg(V)，而垂直轴表示Id(A)。粗实线是在高状态数据的第一次写入时的Vcg-Id特性的曲线。细实线是在低状态数据的第一次写入时的Vcg-Id特性的曲线。粗点划线是在高状态数据写入1×109次之后的Vcg-Id特性的曲线。细点划线是在低状态数据写入1×109次之后的Vcg-Id特性的曲线。从图23中可见，在数据被写入1×109次之前和之后的存储窗口宽度没有变化，这意味着至少直到数据写入被执行1×109次后该半导体器件没有劣化。
如上所述，根据此处公开的本发明的一个实施例的半导体器件的特性在数据的存储和写入被重复到次1×109时没有变化，且该半导体器件具有极高的写入持久性。即，根据此处公开的发明的一个实施例，实现了具有极高可靠性的半导体器件。
（示例2）
在本示例中，将描述通过测量包括纯化的氧化物半导体的晶体管的截止态电流获得的结果。
在该示例中，使用根据实施例4的经纯化的氧化物半导体来制造晶体管。首先，考虑到包括纯化的氧化物半导体的晶体管具有非常小的截止状态电流，制备具有足够大的1m的沟道宽度W的晶体管，并且测量截止状态电流。图24示出通过测量具有1m的沟道宽度W的晶体管的截止状态电流获得的结果。在图24中，水平轴表示栅电压VG，而垂直轴表示漏极电流ID。在漏电压VD为+1V或+10V且栅电压VG为-20V到-5V的情况下，发现晶体管的截止状态电流小于或等于1×10-12A。另外，发现晶体管的截止状态电流为1aA/μm(1×10-18A/μm)或更小。
接着，将描述通过更准确地测量包含经纯化的氧化物半导体的晶体管的截止状态电流而获得的结果。如上所述，发现包括纯化的氧化物半导体的晶体管的截止态电流小于或等于1×10-12A。在此，将描述使用用于特性评估的元件，测量更准确的截止状态电流获得的结果。
首先，将参考图25而描述被用于测量电流的特性评估的元件。
在图25中的用于特性评估的元件中，三个测量系统800并联连接。测量系统800包括电容器802、晶体管804、晶体管805、晶体管806、以及晶体管808。根据实施例4而制造的晶体管被用作晶体管804和808。
在测量系统800中，晶体管804的源极端子和漏极端子之一、电容器802的端子之一、以及晶体管805的源极端子和漏极端子之一连接到电源（用于供应V2）。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子中的一个、电容器802的另一个端子、以及晶体管805的栅极端子彼此连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子之一、以及晶体管806的栅极端子连接到电源（用于供应V1）。晶体管805的源极端子和漏极端子中的另一个、以及晶体管806的源极端子和漏极端子中的另一个彼此连接，并且用作输出端子Vout。
用于控制晶体管804的导通/截止状态的电位Vext_b2供应至晶体管804的栅极端子。用于控制晶体管808的导通/截止状态的电位Vext_b1供应至晶体管808的栅极端子。电位Vout从输出端子输出。
接着，将描述使用上述测量系统来测量电流的方法。
首先，概述其中施加电位差以测量截止态电流的初始化时间段。在初始化时间段中，用于使晶体管808导通的电位Vext_b1输入至晶体管808的栅极端子，而电位V1供应至节点A，节点A是连接到晶体管804的源极端子和漏极端子中的另一个的节点(即，连接到晶体管808的源极端子和漏极端子中的一个、电容器802的端子中的另一个、以及晶体管805的栅极端子的节点)。在此，电位V1是例如高电位。晶体管804截止。
此后，用于使晶体管808截止的电位Vext_b1输入到晶体管808的栅极端子，从而晶体管808截止。在晶体管808截止之后，将电位V1设为低。晶体管804保持截止。电位V2是与电位V1相同的电位。由此，完成初始化时间段。当完成初始化时间段时，在节点A与晶体管804的源电极和漏电极中的一个之间生成电位差，并且同样，在节点A与晶体管808的源电极和漏电极中的另一个之间生成电位差。因此，少量电荷流经晶体管804和晶体管808。即，引起截止状态电流。
接着，简述截止状态电流的测量时间段。在测量时间段，晶体管804的源极端子和漏极端子中的一个的电位(即，V2)以及晶体管808的源极端子和漏极端子中的另一个的电位(即，V1)被固定在低电位。另一方面，在测量时间段中，节点A的电位不固定（节点A处于浮动状态）。相应地，电荷通过晶体管804流动，并且节点A处存储的电荷量随时间改变。节点A的电位根据存储在节点A中的电荷量而改变。即，输出端子的输出电位Vout也改变。
图26示出其中应用电位差的初始化时间段中以及之后的测量时间段中的电位之间的关系的细节(时序图)。
在初始化时间段中，首先，电位Vext_b2被设为使晶体管804导通的电位（高电位）。因此，节点A的电位变成V2，即低电位（VSS）。此后，电位Vext_b2被设为使晶体管804截止的电位（低电位），从而晶体管804截止。接着，电位Vext_b1被设为使晶体管808导通的电位（高电位）。因此，节点A的电位变成V1，即高电位（VDD）。此后，将电位Vext_b1设为使晶体管808截止的电位。相应地，节点A成为浮动状态，并且初始化时间段完成。
在之后的测量时间段中，将电位V1和电位V2设为使电荷流向节点A的电位或者使电荷从节点A流出的电位。在此，电位V1和电位V2各自为低电位(VSS)。注意，在测量输出电位Vout时，由于输出电路需要被操作，在一些情况下V1被暂时设为高电位（VDD）。将其中V1为高电位(VDD)的时间段被设为较短，从而不影响测量。
当如上所述施加电位差并开始测量时间段时，存储在节点A处的电荷量随时间改变，这相应地导致节点A的电位改变。这意味着晶体管805的栅极端子的电位改变；因此，输出端子的输出电位Vout也随时间改变。
以下将描述用于基于所获得的输出电位Vout计算截止状态电流的方法。
在截止状态电流的计算之前，获得节点A的电位VA和输出电位Vout之间的关系。使用这个关系，可从输出电位Vout获取节点A的电位VA。根据上述关系，节点A的电位VA可通过以下等式表达为输出电位Vout的函数。
[公式1]
VA＝F(Vout)
使用节点A的电位VA、连接至节点A的电容CA、以及常数（const）通过以下等式来表达节点A的电荷QA。在此，连接到节点A的电容CA是电容器802的电容与其他电容之和。
[公式2]
QA＝CAVA+const
由于通过相对于时间对流向节点A的电荷求微分来获得节点A的电流IA，因此节点A的电流IA用以下等式表示。
I A &equiv; &Delta; Q A &Delta;t = C A &CenterDot; &Delta;F ( Vout ) &Delta;t
[公式3]
以此方式，可根据连接到节点A的电容CA和输出端子的输出电位Vout来获取节点A的电流IA。
通过上述方法，可测量在处于截止状态的晶体管的源极和漏极之间流动的漏电流(截止状态电流)。
在该示例中，使用经纯化的氧化物半导体来制造晶体管804和晶体管808。这些晶体管的沟道长度（L）与沟道宽度（W）的比率为L/W=1：5。在平行设置的测量系统800中，电容器802的电容为100fF、1pF、以及3pF。
注意，在该示例的测量中，VDD为5V，而VSS为0V。在测量时间段中，当电位V1基本上设为VSS且只在每10至300秒中的100毫秒的时间段中设为VDD时，测量Vout。此外，在计算流过元件的电流I时所用的Δt为约30000秒。
图27示出电流测量中的流逝时间Time（时间）和输出电位Vout之间的关系。可从图27中看出电位随着时间流逝而变化。
图28示出以上述电流测量中计算的截止状态电流。图28示出源-漏电压V和截止状态电流I之间的关系。根据图28，在源-漏电压为4V的条件下，截止状态电流为约40zA/μm。此外，当源-漏电压为3.1V的条件下，截止状态电流为10zA/μm或更小。注意，1zA等于10-21A。
如上所述，从这个示例可确认，在包括纯化氧化物半导体的晶体管中截止状态电流足够小。
本申请基于2010年1月15日向日本专利局提交的日本专利申请系列号2010-007482，该申请的全部内容通过引用结合于此。

Claims (21)

1.一种半导体器件，包括：
源极线；
延伸交叉所述源极线的位线；
第一信号线；
第二信号线；
字线；
存储单元；
电连接至所述位线的第一驱动电路；和
电连接至所述源极线的第二驱动电路；
其中所述存储单元包括具有第一栅电极、第一源电极、以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极、以及第二漏电极的第二晶体管；以及电容器，
其中所述第二晶体管包括第二沟道形成区，该第二沟道形成区包括氧化物半导体，
其中所述第一栅电极、所述第二源电极和所述第二漏电极中的一个、以及所述电容器的电极中的一个，彼此电连接，
其中所述源极线电连接至所述第一源电极，
其中所述位线电连接至所述第一漏电极，
其中所述第一信号线电连接至所述第二源电极和所述第二漏电极中的另一个，
其中所述第二信号线电连接至所述第二栅电极，
其中所述字线电连接至所述电容器的电极中的另一个，
其中所述第一晶体管包括第一沟道形成区，该第一沟道形成区包括除氧化物半导体材料之外的半导体，且
其中所述第二晶体管的截止状态电流为100zA/μm或更小。
2.如权利要求1所述的半导体器件，其特征在于，还包括电连接至所述位线的读取电路。
3.如权利要求1所述的半导体器件，其特征在于，
所述第一晶体管包括：
杂质区；
位于所述第一沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的所述第一栅电极；以及
电连接至所述杂质区的所述第一源电极和所述第一漏电极。
4.如权利要求1所述的半导体器件，其特征在于，
所述第二晶体管包括：
位于所述第一晶体管上的所述第二源电极和所述第二漏电极；
位于所述第二沟道形成区上的第二栅绝缘层；以及
位于所述第二栅绝缘层上的所述第二栅电极。
5.如权利要求4所述的半导体器件，其特征在于，
所述电容器包括：
所述第二源电极和所述第二漏电极之一；
所述第二栅绝缘层；以及
所述第二栅绝缘层上的电容器电极。
6.如权利要求1所述的半导体器件，其特征在于，所述氧化物半导体包括铟、镓、锡和锌中的至少一种。
7.包括根据权利要求1所述的半导体器件的电子设备，其特征在于，所述电子设备是选自以下组中的一个电子设备：计算机、移动电话、便携式信息终端、数码相机、数码摄像机、电子纸、和电视机。
8.一种半导体器件，包括：
源极线；
延伸交叉所述源极线的位线；
第一信号线；
第二信号线；
字线；
存储单元；
电连接至所述位线的第一驱动电路；
电连接至所述源极线和所述字线的第二驱动电路；
电连接至所述第一信号线的第三驱动电路；以及
电连接至所述第二信号线的第四驱动电路，
其中所述存储单元包括具有第一栅电极、第一源电极、以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极、以及第二漏电极的第二晶体管；以及电容器，
其中所述第二晶体管包括第二沟道形成区，该第二沟道形成区包括氧化物半导体，
其中所述第一栅电极、所述第二源电极和所述第二漏电极中的一个、以及所述电容器的电极中的一个，彼此电连接，
其中所述源极线电连接至所述第一源电极，
其中所述位线电连接至所述第一漏电极，
其中所述第一信号线电连接至所述第二源电极和所述第二漏电极中的另一个，
其中所述第二信号线电连接至所述第二栅电极，
其中所述字线电连接至所述电容器的电极中的另一个，
其中所述第一晶体管包括第一沟道形成区，该第一沟道形成区包括除氧化物半导体材料之外的半导体，且
其中所述第二晶体管的截止状态电流为100zA/μm或更小。
9.如权利要求8所述的半导体器件，其特征在于，还包括电连接至所述位线的读取电路。
10.如权利要求8所述的半导体器件，其特征在于，
所述第一晶体管包括：
杂质区；
第一沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的所述第一栅电极；以及
电连接至所述杂质区的所述第一源电极和所述第一漏电极。
11.如权利要求8所述的半导体器件，其特征在于，
所述第二晶体管包括：
位于所述第一晶体管上的第二源电极和第二漏电极；
位于所述第二沟道区上的第二栅绝缘层；以及
位于所述第二栅绝缘层上的所述第二栅电极。
12.如权利要求11所述的半导体器件，其特征在于，
所述电容器包括：
所述第二源电极和所述第二漏电极之一；
所述第二栅绝缘层；以及
所述第二栅绝缘层上的电容器电极。
13.如权利要求8所述的半导体器件，其特征在于，所述氧化物半导体包括铟、镓、锡和锌中的至少一种。
14.包括根据权利要求8所述的半导体器件的电子设备，其特征在于，所述电子设备是选自以下组中的一个电子设备：计算机、移动电话、便携式信息终端、数码相机、数码摄像机、电子纸、
和电视机。
15.一种半导体器件，包括：
源极线；
延伸交叉所述源极线的位线；
第一信号线；
第二信号线；
字线；
存储单元；
电连接至所述位线和所述字线的第一驱动电路；
电连接至所述源极线的第二驱动电路；
电连接至所述第一信号线的第三驱动电路；以及
电连接至所述第二信号线的第四驱动电路，
其中所述存储单元包括具有第一栅电极、第一源电极、以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极、以及第二漏电极的第二晶体管；以及电容器，
其中所述第二晶体管包括第二沟道形成区，该第二沟道形成区包括氧化物半导体，
其中所述第一栅电极、所述第二源电极和所述第二漏电极中的一个、以及所述电容器的电极中的一个，彼此电连接，
其中所述源极线电连接至所述第一源电极，
其中所述位线电连接至所述第一漏电极，
其中所述第一信号线电连接至所述第二源电极和所述第二漏电极中的另一个，
其中所述第二信号线电连接至所述第二栅电极，
其中所述字线电连接至所述电容器的电极中的另一个，
其中所述第一晶体管包括第一沟道形成区，该第一沟道形成区包括除氧化物半导体材料之外的半导体，且
其中所述第二晶体管的截止状态电流为100zA/μm或更小。
16.如权利要求15所述的半导体器件，其特征在于，还包括电连接至所述位线的读取电路。
17.如权利要求15所述的半导体器件，其特征在于，
所述第一晶体管包括：
杂质区；
位于所述第一沟道形成区上的第一栅绝缘层；
位于所述第一栅绝缘层上的所述第一栅电极；以及
电连接至所述杂质区的所述第一源电极和所述第一漏电极。
18.如权利要求15所述的半导体器件，其特征在于，
所述第二晶体管包括：
位于所述第一晶体管上的所述第二源电极和所述第二漏电极；
位于所述第二沟道形成区上的第二栅绝缘层；以及
位于所述第二栅绝缘层上的所述第二栅电极。
19.如权利要求18所述的半导体器件，其特征在于，
所述电容器包括：
所述第二源电极和所述第二漏电极之一；
所述第二栅绝缘层；以及
所述第二栅绝缘层上的电容器电极。
20.如权利要求15所述的半导体器件，其特征在于，所述氧化物半导体包括铟、镓、锡和锌中的至少一种。
21.包括根据权利要求15所述的半导体器件的电子设备，其特征在于，所述电子设备是选自以下组中的一个电子设备：计算机、移动电话、便携式信息终端、数码相机、数码摄像机、电子纸、
和电视机。
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