TWI512730B - 半導體裝置 - Google Patents
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Description
文中所揭露之本發明關於包括半導體元件之半導體裝置，及半導體裝置之製造方法。
包括半導體元件之儲存裝置廣泛分為兩類：當電源停止時失去所儲存資料之揮發性記憶體裝置，及甚至當未供應電力時仍保持所儲存資料之非揮發性記憶體裝置。
揮發性儲存裝置之典型範例為DRAM(動態隨機存取記憶體)。DRAM係以下列方式儲存資料，即選擇儲存元件中所包括之電晶體，及將電荷儲存於電容器中。
當從DRAM中讀出資料時，由於上述原理電容器中電荷流失；因而，每當讀取資料時，需執行寫入作業。再者，甚至當儲存元件中所包括之電晶體未被選擇時，因為電荷藉由關閉狀態之電晶體的源極與汲極之間洩漏電流(關閉狀態電流)等而流入或流出電晶體；因此，DRAM之資料保持時間短。為此原因，於預定間隔需另一寫入作業(刷新作業)，且其難以充分地減少電力消耗。此外，由於當電源停止時，所儲存資料流失，需要使用磁性材料或光學材料之其餘儲存裝置，以便長時間保持資料。
揮發性儲存裝置之另一範例為SRAM(靜態隨機存取記憶體)。SRAM藉由使用諸如正反器之電路保持所儲存資料，因而不需刷新作業。此表示SRAM具有超越DRAM之優點。然而，因為使用諸如正反器之電路，每儲存容量之成本增加。再者，如同DRAM，SRAM中所儲存資料於電源停止時流失。
非揮發性儲存裝置之典型範例為快閃記憶體。快閃記憶體包括電晶體中閘極電極與通道形成區之間的浮動閘極，並藉由將電荷保持於浮動閘極中而儲存資料。因此，快閃記憶體具有優點，即資料保持時間極長(幾乎永久)，且不需要揮發性儲存裝置中必需之刷新作業(例如詳專利文獻1)。
然而，儲存元件中所包括之閘極絕緣層藉由寫入中產生之隧道電流而惡化，使得儲存元件在預定次數寫入作業之後停止其功能。為降低此問題之不利效應，使用一方法例如其中使儲存元件之寫入作業次數相等。然而，體現此方法需要複雜周邊電路。再者，使用該等方法未解決根本之使用壽命問題。換言之，快閃記憶體不適於資料頻繁重寫之應用。
此外，將電荷保持於浮動閘極中或移除電荷需高電壓，且需要用於保持或移除電荷之電路。此外，保持或移除電荷花費極長時間，且其不易以較高速度執行寫入及抹除資料。
[參考文獻]
[專利文獻1]日本公開專利申請案No. S57-105889
鑒於上述問題，文中所揭露之本發明之一實施例的目標為提供具新穎結構之半導體裝置，其中甚至當未供應電力時，可保持所儲存資料，且寫入週期之次數無限制。
在文中所揭露之本發明中，使用純化氧化物半導體形成半導體裝置。包括純化氧化物半導體之電晶體具有極小的洩漏電流，使得資料可長時間保持。
文中所揭露之本發明之一實施例為半導體裝置說明如下。半導體裝置包括源極線、位元線、第一信號線、第二信號線、字線、連接於源極線與位元線之間之記憶格、電性連接位元線之第一驅動電路、電性連接第一信號線之第二驅動電路、電性連接第二信號線之第三驅動電路、電性連接字線及源極線之第四驅動電路。記憶格包括具有第一閘極電極、第一源極電極及第一汲極電極之第一電晶體；具有第二閘極電極、第二源極電極及第二汲極電極之第二電晶體；及電容器。第一電晶體包括非氧化物半導體之半導體材料。第二電晶體包括氧化物半導體材料。第一閘極電極、第二源極電極及第二汲極電極之一、及電容器之一電極彼此電性連接。源極線及第一源極電極彼此電性連接。位元線及第一汲極電極彼此電性連接。第一信號線及第二源極電極與第二汲極電極之另一彼此電性連接。第二信號線及第二閘極電極彼此電性連接。字線及電容器之另一電極彼此電性連接。
文中所揭露之本發明之一實施例為半導體裝置說明如下。半導體裝置包括源極線、位元線、第一信號線、第二信號線、字線、連接於源極線與位元線之間之記憶格、電性連接源極線之第一驅動電路、電性連接第一信號線之第二驅動電路、電性連接第二信號線之第三驅動電路、及電性連接字線及位元線之第四驅動電路。記憶格包括具有第一閘極電極、第一源極電極及第一汲極電極之第一電晶體；具有第二閘極電極、第二源極電極及第二汲極電極之第二電晶體；及電容器。第一電晶體包括非氧化物半導體之半導體材料。第二電晶體包括氧化物半導體材料。第一閘極電極、第二源極電極及第二汲極電極之一、及電容器之一電極彼此電性連接。源極線及第一源極電極彼此電性連接。位元線及第一汲極電極彼此電性連接。第一信號線及第二源極電極及第二汲極電極之另一彼此電性連接。第二信號線及第二閘極電極彼此電性連接。字線及電容器之另一電極彼此電性連接。
在上述結構之另一者中，第一電晶體可包括包括非氧化物半導體之半導體材料的第一通道形成區、提供雜質區以便夾入第一通道形成區、第一通道形成區上之第一閘極絕緣層、第一閘極絕緣層上之第一閘極電極、及電性連接雜質區之第一源極電極及第一汲極電極。
在上述結構之另一者中，第二電晶體可包括第一電晶體上之第二源極電極及第二汲極電極、包括氧化物半導體材料並電性連接第二源極電極及第二汲極電極之第二通道形成區、第二通道形成區上之第二閘極絕緣層、及第二閘極絕緣層上之第二閘極電極。
在上述結構中，電容器可包括第二源極電極或第二汲極電極、第二閘極絕緣層、及第二閘極絕緣層上之電容器電極。
在上述結構中，電晶體係使用氧化物半導體材料予以形成；然而，文中所揭露之本發明不侷限於此。可使用一種材料，基此可體現與具氧化物半導體材料者相同關閉狀態電流特性，例如，諸如碳化矽之寬帶隙材料(具體地，例如能隙Eg大於3 eV之半導體材料)。
請注意，在本說明書等中，「之上」或「以下」之用詞不一定分別表示「直接之上」或「直接之下」之位置。例如，「閘極絕緣層上之閘極電極」之表達不排除元件置於閘極絕緣層與閘極電極之間之狀況。再者，「之上」或「以下」之用詞僅為說明方便而使用並可彼此轉換，除非特別指明，可包括元件關係相反之狀況。
此外，在本說明書等中，「電極」及「佈線」之用詞並不具有功能限制。例如，「電極」有時用做「佈線」之一部分，反之亦然。此外，用詞「電極」或「佈線」亦可表示以整合方式形成之複數「電極」或「佈線」。
例如當使用相反極性之電晶體時，或當電路作業中電流流動之方向改變時，「源極」及「汲極」之功能有時彼此互換。因此，在本說明書等中用詞「源極」及「汲極」可彼此替代。
請注意，在本說明書等中，用詞「電性連接」可表示元件之間提供與具有任何電氣功能之目標連接。對於具有任何電氣功能之目標並無特別限制，只要電氣信號可經由其而傳輸及接收即可。
具有任何電氣功能之目標之範例為開關元件，諸如電晶體、電阻器、電感器、電容器、及電極及佈線以外具各種功能之元件。
由於包括氧化物半導體之電晶體的關閉狀態電流極小，使用電晶體可以極長時間保持所儲存資料。換言之，因為刷新作業變成不必要或刷新作業之頻率可極低，可適當地減少電力消耗。再者，甚至當未供應電力時，所儲存資料可長時間保持。
依據文中所揭露之本發明的半導體裝置，寫入資料不需要高電壓，且元件之惡化不成為問題。例如，因為不需執行電子注入浮動閘極及從浮動閘極汲取電子，此為習知非揮發性記憶體中必要，所以不會發生諸如閘極絕緣層惡化之問題。即，依據文中所揭露之本發明的半導體裝置不具有寫入週期之次數限制，此係習知非揮發性記憶體中問題，且因而具有大幅增加之可靠性。此外，由於資料依據電晶體之開啓/關閉狀態而寫入，可輕易體現高速作業。此外，不需要用於抹除資料之作業。
由於包括非氧化物半導體之材料的電晶體可充分地以高速操作，藉由使用包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體之組合，半導體裝置可充分地以高速執行作業(例如資料讀取作業)。再者，包括非氧化物半導體之材料的電晶體可體現需以高速操作之有利電路(例如邏輯電路及驅動電路)。
藉由包括包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體，可體現具新穎特徵之半導體裝置。
以下，將參照所附圖式說明本發明之實施例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士將易於理解在不偏離本發明之精神及範圍下可以各種方式修改文中所揭露之模式及細節。因此，本發明不應解譯為侷限於文中所包括之實施例之說明。
請注意，為易於理解，圖式中所描繪每一元件之位置、尺寸、範圍等有時不能正確地代表。因此，文中所揭露之本發明不一定侷限於圖式等中所揭露之位置、尺寸、範圍等。
在本說明等書中，諸如「第一」、「第二」及「第三」之序數係用以避免元件之間混淆，且用詞不表示元件之數量限制。
在本實施例中，將參照圖1A1及1A2說明文中所揭露之本發明之一實施例的半導體裝置之電路組態及作業。請注意，在電路圖中，有時在電晶體旁寫入「OS」以表示包括氧化物半導體之電晶體。
在圖1A1之半導體裝置中，第一佈線(第一線，亦稱為源極線)及電晶體160之源極電極彼此電性連接。第二佈線(第二線，亦稱為位元線)及電晶體160之汲極電極彼此電性連接。第三佈線(第三線，亦稱為第一信號線)及電晶體162之源極及汲極電極之另一彼此電性連接。第四佈線(第四線，亦稱為第二信號線)及電晶體162之閘極電極彼此電性連接。電晶體160之閘極電極及電晶體162之源極電極及汲極電極之另一電性連接電容器164之電極之一。第五佈線(第五線，亦稱為字線)及電容器164之另一電極彼此電性連接。
此處，包括氧化物半導體之電晶體用做電晶體162。包括氧化物半導體之電晶體具有極小關閉狀態電流。為此原因，藉由關閉電晶體162，電晶體160之閘極電極電位可保持極長時間。電容器164有利於保持施加於電晶體160之閘極電極的電荷及讀取所儲存資料。包括氧化物半導體之電晶體162具有10 nm至1000 nm(含)之通道長度(L)，因而具有低電力消耗及極高作業速度之特性。
在圖1A1中半導體裝置中，可如下述說明使用可保持電晶體160之閘極電極電位之優點，而執行寫入、儲存及讀取資料。
第一，將說明資料之寫入及保持。首先，使第四佈線之電位設定為電晶體162開啓之電位，及電晶體162開啓。因而，第三佈線之電位供應予電晶體160之閘極電極及電容器164。即，預定之電荷施加於電晶體160之閘極電極(寫入)。此處，具有不同電位位準的兩種電荷(以下稱為低位準電荷及高位準電荷)之任一者，施加於電晶體160之閘極電極及電容器164。之後，使第四佈線之電位設定為電晶體162關閉之電位，使得電晶體162關閉。因而，施加於電晶體160之閘極電極的電荷保持(儲存)。
由於電晶體162之關閉狀態電流極小，電晶體160之閘極電極的電荷保持長時間。
第二，將說明資料之讀取。藉由供應適當電位(讀取電位)予第五佈線，當預定電位(固定電位)供應予第一佈線時，第二佈線之電位隨保持於電晶體160之閘極電極中電荷量而改變。這是因為若電晶體160為n通道電晶體，當高位準電荷施加於電晶體160之閘極電極時明顯的閾值電壓Vth_H
，通常低於當低位準電荷施加於電晶體160之閘極電極時明顯的閾值電壓Vth_L
。此處，明顯的閾值電壓係指第五佈線之電位，其需開啓電晶體160。因而，當第五佈線之電位設定為Vth_H
與Vth_L
中間之電位V0
時，可判斷施加於電晶體160之閘極電極的電荷。例如，若於寫入中施加高位準電荷，當第五佈線之電位成為V0
(>Vth_H
)時，電晶體160開啓。若於寫入中施加低位準電荷，當第五佈線之電位成為V0
(<Vth_L
)時，電晶體160保持關閉狀態。因此，藉由檢查第二佈線之電位，可讀出所儲存資料。
請注意，若記憶格經排列而將使用，僅需讀取所要記憶格之資料。為使預定記憶格之資料可讀取，及其他記憶格之資料不被讀取，若記憶格中電晶體160並聯，並非資料讀取目標之記憶格中第五佈線被供應與閘極電極狀態無關之使電晶體160關閉之電位，即低於Vth_H
之電位。另一方面，若記憶格中電晶體160串聯，並非資料讀取目標之記憶格中第五佈線被供應與閘極電極狀態無關之使電晶體160開啓之電位，即高於Vth_L
之電位。
第三，將說明資料之重寫。資料之重寫係以類似於資料之寫入及保持的方式執行。即，使第四佈線之電位設定為電晶體162開啓之電位，使得電晶體162開啓。因而，第三佈線之電位(有關新資料之電位)供應予電晶體160之閘極電極及電容器164。之後，使第四佈線之電位設定為電晶體162關閉之電位，及電晶體162關閉；因而，有關新資料之電荷施加於電晶體160之閘極電極。
在文中所揭露之本發明的半導體裝置中，藉由資料如上述再次被寫入，資料可直接重寫。為此原因，不需快閃記憶體等中必要之使用高電壓從浮動閘極汲取電荷，及因而可抑制肇因於抹除作業之作業速度降低。換言之，可體現半導體裝置之高速作業。
請注意，電晶體162之源極電極或汲極電極電性連接電晶體160之閘極電極，藉此獲得等同於用於非揮發性記憶體元件之浮動閘極電晶體的浮動閘極之功能。因此，圖式中電晶體162之源極電極或汲極電極電性連接電晶體160之閘極電極的部分有時稱為浮動閘極部FG。當電晶體162關閉時，浮動閘極部FG可視為嵌入絕緣體，且電荷儲存於浮動閘極部FG中。包括氧化物半導體之電晶體162的關閉狀態電流量小於或等於包括矽半導體等之電晶體的關閉狀態電流量之十萬分之一；因而，因電晶體162之洩漏電流而浮動閘極部FG中所儲存之電荷的流失可忽略。即，基於包括氧化物半導體之電晶體162，可體現無電力供應而可儲存資料之非揮發性記憶體裝置。
例如，當電晶體162之關閉狀態電流於室溫下為10 zA/μm(1zA(介安)為1×10-21
A)或更低，且電容器164之電容值為約10 fF時，資料可儲存達104
秒或更長。不用說，資料保持時間隨電晶體特性及電容器164之電容值而異。
此外，在此狀況下，曾為習知浮動閘極電晶體中問題之閘極絕緣膜(隧道絕緣膜)惡化的問題不存在。即，因電子注入浮動閘極之閘極絕緣膜的惡化之現存問題可予解決。此表示原則上寫入週期之次數無限制。此外，不需習知浮動閘極電晶體中用於寫入或抹除資料所需之高電壓。
諸如圖1A1中半導體裝置中所包括之電晶體的元件可視為包括如圖1A2中所描繪之電阻器及電容器。即，在圖1A2中，電晶體160及電容器164各視為包括電阻器及電容器。R1及C1分別標示電容器164之電阻值及電容值。電阻值R1相應於依據電容器164中所包括之絕緣層之電阻值。R2及C2分別標示電晶體160之電阻值及電容值。電阻值R2相應於依據當電晶體160開啓時閘極絕緣層之電阻值。電容值C2相應於所謂閘極電容(形成於閘極電極與源極電極或汲極電極之間的電容，及形成於閘極電極與通道形成區之間的電容)之值。
當電晶體162關閉時源極電極與汲極電極之間電阻值(亦稱為有效電阻)標示為ROS。在電晶體162之閘極洩漏充分地小之狀況下，當R1及R2滿足下列關係時，R1ROS(R1大於或等於ROS)及R2ROS(R2大於或等於ROS)，電子保持期間(亦稱為資料保持期間)主要係藉由電晶體162之關閉狀態電流來判斷。
另一方面，當上述關係不滿足時，即使電晶體162之關閉狀態電流夠小，仍難以充分確保保持期間。這是因為電晶體162之關閉狀態電流以外之洩漏電流(例如源極電極與閘極電極之間所產生之洩漏電流)大。因而，較佳的是本實施例中所揭露之半導體裝置上述關係。
再者，C1及C2較佳地滿足關係：C1C2(C1大於或等於C2)。這是因為若C1大，當浮動閘極部FG之電位藉由第五佈線控制時(例如讀取時)，可抑制第五佈線之電位變化。
當上述關係滿足時，可體現更佳的半導體裝置。請注意，R1及R2係藉由電晶體160及電晶體162之閘極絕緣層控制。相同狀況可應用於C1及C2。因此，較佳的是適當地設定閘極絕緣層之材料、厚度等，以滿足上述關係。
在本實施例中所說明之半導體裝置中，浮動閘極部FG具有等同於快閃記憶體等中浮動閘極電晶體之浮動閘極的功能，但本實施例之浮動閘極部FG具有與快閃記憶體等之浮動閘極實質上不同之特徵。在快閃記憶體中，由於施加於控制閘極之電壓高，格之間需保持適當距離以避免電位不利地影響鄰近格之浮動閘極。此為展現半導體裝置的高度整合之一因子。此因子歸因於下列快閃記憶體之基本原理：藉由施加高電場而產生隧道電流。
此外，因為快閃記憶體之上述原理，絕緣膜之惡化展開，因而發生了寫入週期之次數限制(約104
至105
次)的另一問題。
依據文中所揭露之本發明之半導體裝置係藉由切換包括氧化物半導體之電晶體而操作，未使用上述藉由隧道電流而電荷注入之原理。即，不同於快閃記憶體，不需用於電荷注入之高電場。因此，不需考量來自鄰近格之控制閘極的高電場影響，此有利於高度整合。
此外，未使用藉由隧道電流之電荷注入，此表示不存在記憶格惡化之原因。換言之，依據文中所揭露之本發明的半導體裝置較快閃記憶體具有更高耐用性及可靠性。
此外，依據本發明之半導體裝置具有超越快閃記憶體之優點，其中不需高電場及不需大型周邊電路(諸如升壓電路)。
若具有C1之電容器164中絕緣層的介電常數εr1不同於具有C2之電晶體160中絕緣層的介電常數εr2，易於滿足C1C2(C1大於或等於C2)同時滿足2‧S2S1(2‧S2大於或等於S1)，較佳地S2S1(S2大於或等於S1)，其中S1代表關於C1之面積及S2代表關於C2之面積。具體地，例如以諸如氧化鉿之高-k材料形成之膜或以諸如氧化鉿之高-k材料形成之膜的堆疊，及氧化物半導體形成之膜用於關於C1之絕緣層，使得εr1可為10或更多，較佳地為15或更多；氧化矽用於關於C2之絕緣層，使得εr2可為3至4。
該等結構之組合使依據文中所揭露之本發明之半導體裝置得以更高整合。
請注意，上述說明使用電子為多數載子之n通道電晶體；不用說可使用電洞為多數載子之p通道電晶體取代n通道電晶體。
如上述，依據文中所揭露之本發明之一實施例的半導體裝置具有非揮發性記憶格，其包括關閉狀態時源極與汲極之間洩漏電流(關閉狀態電流)為小之寫入電晶體、使用不同於寫入電晶體之半導體材料形成之讀取電晶體、及電容器。
寫入電晶體之關閉狀態電流於半導體裝置之操作溫度(例如25℃)下較佳地為100 zA(1×10-19
A)或更低，更佳地為10 zA(1×10-20
A)或更低，再更佳地為1 zA(1×10-21
A)或更低。對一般矽半導體而言難以達成上述小關閉狀態電流。相對地，在適當狀況下藉由處理氧化物半導體所獲得之電晶體中，可達成該等小關閉狀態電流。因此，包括氧化物半導體之電晶體較佳地用做寫入電晶體。
此外，包括氧化物半導體之電晶體具有小的亞閾擺動(S值)，使得即使移動性相對較低，切換率可充分地高。因此，藉由使用電晶體做為寫入電晶體，提供予浮動閘極部FG之寫入脈衝的上升可極急速。再者，由於關閉狀態電流小，浮動閘極部FG中保持之電荷量可減少。即，藉由使用包括氧化物半導體之電晶體做為寫入電晶體，可以高速執行資料之重寫。
儘管對於讀取電晶體之關閉狀態電流並無限制，但以高速操作之電晶體較佳地用做讀取電晶體，以便增加讀出速度。例如，具1奈秒或更低之切換率的電晶體較佳地用做讀取電晶體。
以下列方式將資料寫入記憶格：開啓寫入電晶體使得電位供應予寫入電晶體之源極電極及汲極電極之一、電容器之電極之一、及讀取電晶體之閘極電極電性連接處之節點，接著關閉寫入電晶體使得節點保持預定電荷量。由於寫入電晶體之關閉狀態電流極小，供應予節點之電荷長時間保持。當關閉狀態電流為例如實質上0時，可不需習知DRAM必須之刷新作業，或刷新作業之頻率可顯著地低(例如每月或每年一次)。因此，可充分地減少半導體裝置之電力消耗。
此外，藉由資料之另一寫入記憶格可直接重寫資料。為此原因，不需快閃記憶體等必要之抹除作業，使得可避免因為抹除作業而降低作業速度。換言之，可體現半導體裝置之高速作業。再者，不需習知浮動閘極電晶體寫入及抹除資料必要之高電壓；因而，可進一步減少半導體裝置之電力消耗。若將兩級(一位元)之資料寫入，依據本實施例施加於記憶格之最高電壓(同時施加於記憶格之端子的最高電位與最低電位之間最大差異)可為5 V或更低，較佳地為3 V或更低。
依據文中所揭露之本發明之半導體裝置中記憶格至少包括寫入電晶體、讀取電晶體及電容器，甚至當電容器之面積小，記憶格仍可操作。為此原因，相較於例如每一記憶格需六個電晶體的SRAM，每一記憶格之面積可充分地降低；因而，記憶格可以高密度配置於半導體裝置中。
在習知浮動閘極電晶體中，電荷於寫入作業期間在閘極絕緣膜(隧道絕緣膜)中行進，使得無法避免閘極絕緣膜(隧道絕緣膜)之惡化。相對地，在依據本發明之一實施例的記憶體格中，藉由寫入電晶體之切換作業而寫入資料；可忽略曾被識別為問題之閘極絕緣膜的惡化。此表示原則上寫入週期之次數無限制，且寫入耐用性極高。例如，在依據本發明之一實施例的記憶格中，甚至在資料寫入1×109
或更多次(十億或更多次)之後，電流-電壓特性不退化。
此外，若使用包括氧化物半導體之電晶體做為記憶格之寫入電晶體，甚至在例如150℃的高溫下，記憶格的電流-電壓特性不退化，因為氧化物半導體具有3.0至3.5 eV之寬能隙及極少的熱激發載子。
密集研究的結果，本發明者首先發現包括氧化物半導體之電晶體具有卓越屬性，使得甚至在150℃高溫下，電晶體之特性不退化，且電晶體具有100 zA或更低之極小關閉狀態電流。依據文中所揭露之本發明之一實施例，藉由使用該等具有卓越屬性之電晶體做為記憶格之寫入電晶體，可提供具有新穎特徵之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中所說明之結構、方法等之任一者組合。
在本實施例中，將說明實施例1中所說明之半導體裝置之一應用範例。具體地，將說明半導體裝置之一範例，其中實施例1中所說明之半導體裝置係以矩陣排列。
圖2描繪具有m×n位元之儲存容量的半導體裝置之電路圖之範例。
依據本發明之一實施例的半導體裝置包括記憶格陣列，其中m條字線WL、m條源極線SL、m條第二信號線S2、n條位元線BL、n條第一信號線S1、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及周邊電路諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
每一記憶格1100包括第一電晶體、第二電晶體及電容器。第一電晶體之閘極電極、第二電晶體之源極電極及汲極電極之一、及電容器之電極之一彼此連接。源極線SL及第一電晶體之源極電極彼此連接。位元線BL及第一電晶體之汲極電極彼此連接。第一信號線S1及第二電晶體之源極電極及汲極電極之另一彼此連接。第二信號線S2及第二電晶體之閘極電極彼此連接。字線WL及電容器之另一電極彼此連接。
在圖2中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接字線WL(i)、源極線SL(i)、位元線BL(j)、第一信號線S1(j)、及第二信號線S2(i)。
n條位元線BL連接第一驅動電路1111。n條第一信號線S1連接第二驅動電路1112。m條第二信號線S2連接第三驅動電路1113。m條字線WL及m條源極線SL連接第四驅動電路1114。請注意，此處，第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114係分別提供；然而，所揭露之本發明不侷限於此結構。可使用具有該些功能之任一者或部分之驅動電路。
其次，將參照圖3中時序圖說明寫入作業及讀取作業。
請注意，儘管為求簡化將說明兩列及兩行之半導體裝置的作業，但文中所揭露之本發明不侷限於此。
圖3描繪圖2中半導體裝置之作業。在圖3中，S1(1)及S1(2)為第一信號線S1之電位；S2(1)及S2(2)為第二信號線S2之電位；BL(1)及BL(2)為位元線BL之電位；WL(1)及WL(2)為字線WL之電位；及SL(1)及SL(2)為源極線SL之電位。
將說明將資料寫入第一列之記憶格1100(1,1)及記憶格1100(1,2)，及從第一列之記憶格1100(1,1)及記憶格1100(1,2)讀取資料。請注意，在下列說明中假設將寫入記憶格1100(1,1)之資料為「1」，及將寫入記憶格1100(1,2)之資料為「0」。
將說明寫入作業。首先，電位V1施加於第一列之第二信號線S2(1)，使得第一列之記憶格中第二電晶體開啓。再者，0 V電位供應予第二列之第二信號線S2(2)，使得第二列之第二電晶體關閉。
此外，電位V2施加於第一行之第一信號線S1(1)，及0 V電位施加於第二行之第一信號線S1(2)。
結果，電位V2施加於記憶格1100(1,1)之浮動閘極部FG，及0 V電位施加於記憶格1100(1,2)之浮動閘極部FG。此處，電位V2高於第一電晶體之閾值電壓。接著，使第一列之第二信號線S2(1)的電位設定為0 V，使得第一列之第二電晶體關閉；因而，寫入完成。
請注意，字線WL(1)及WL(2)設定為0 V。此外，在寫入結尾時，在第一信號線S1的電位改變之前，使第一列之第二信號線S2(1)的電位設定為0 V電位。在寫入之後，若寫入資料「0」，記憶格之閾值電壓為Vw0，及若寫入資料「1」，該閾值電壓則為Vw1，假設連接字線WL之端子為控制閘極電極，第一電晶體之源極電極為源極電極，及第一電晶體之汲極電極為汲極電極。此處，記憶格之閾值電壓表示連接字線WL之端子的電壓，其改變第一電晶體之源極電極與汲極電極之間電阻狀態。請注意，此處滿足Vw0>0>Vw1。
其次，將說明讀取作業。請注意，圖4中所描繪之讀取電路電性連接位元線BL。
首先，0 V電位施加於第一列之字線WL(1)，及電位VL施加於第二列之字線WL(2)。電位VL低於閾值電壓Vw1。當字線WL(1)設定為0 V時，在第一列中，其中儲存資料「0」之記憶格的第一電晶體關閉，及其中儲存資料「1」之記憶格的第一電晶體開啓。當字線WL(2)設定為電位VL時，在第二列中，其中儲存資料「0」及資料「1」之記憶格的第一電晶體關閉。
結果，因為記憶格1100(1,1)之第一電晶體開啓，位元線BL(1)與源極線SL(1)之間電阻低，因為記憶格1100(1,2)之第一電晶體關閉，位元線BL(2)與源極線SL(2)之間電阻高。使用連接位元線BL(1)及位元線BL(2)之讀取電路，可依據位元線BL之電阻狀態差異而讀出資料。
圖4描繪讀取電路之範例。讀取電路連接位元線BL(1)及位元線BL(2)。將說明若圖4中所描繪之電路用做讀取電路之輸出電位。在圖4之讀取電路中，經由讀取致能信號(RE信號)控制之開關，位元線BL連接時脈反相器及電晶體，後者為二極體連接被供應電位V1之佈線。
此處，0 V電位施加於源極線SL(1)及源極線SL(2)。由於位元線BL(1)與源極線SL(1)之間之電阻低，低電位施加於時脈反相器，且輸出D(1)為高位準信號。由於位元線BL(2)與源極線SL(2)之間之電阻高，高電位施加於時脈反相器，且輸出D(2)為低位準信號。
在讀取作業期間，0 V電位施加於第二信號線S2(1)及電位VL施加於第二信號線S2(2)，使得所有第二電晶體關閉。第一列之浮動閘極部FG的電位為0 V或V2；因而，藉由將第二信號線S2(1)之電位設定為0 V，可關閉所有第二電晶體。另一方面，當電位VL施加於字線WL(2)時，第二列之浮動閘極部FG的電位低於資料寫入後之電位。為避免第二電晶體開啓，將第二信號線S2(2)之電位設定為低電位(電位VL)與字線WL(2)的相同。因而，可關閉所有第二電晶體。
操作電壓之範例為V1=2 V，V2=1.5 V，VH=2V，及VL=-2 V。
由於具極小關閉狀態電流之氧化物半導體用於圖2之半導體裝置中，可極長時間保持儲存之資料。換言之，因為刷新作業變成不必要或刷新作業之頻率可極短，可適當降低電力消耗。再者，甚至當電力未供應時，儲存之資料可長時間保持。
圖2中半導體裝置不需用於寫入資料之高電壓，且無元件惡化之問題。因此，圖2中半導體裝置對於寫入週期之次數無限制，此為習知非揮發性記憶體之問題，因而具有顯著提升之可靠度。此外，由於資料係依據電晶體之開啓/關閉狀態而寫入，可輕易地體現高速作業。此外，不需用於抹除資料之作業。
由於包括非氧化物半導體之材料的電晶體可充分地以高速操作，藉由使用包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體之組合，半導體裝置可充分地以高速執行作業(例如資料讀取作業)。再者，包括非氧化物半導體之材料的電晶體可體現需以高速操作之有利電路(例如邏輯電路及驅動電路)。
藉由包括包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體，可體現具新穎特徵之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中所說明之結構、方法等之任一者組合。
在本實施例中，將說明半導體裝置之另一範例，其中實施例1中所說明之半導體裝置係以矩陣排列。
圖5描繪具有m×n位元儲存容量之半導體裝置的電路圖之範例；該半導體裝置之結構與圖2中局部不同。
圖5中半導體裝置包括記憶格陣列，其中m條字線WL、m條源極線SL、m條第一信號線S1、n條位元線BL、n條第二信號線S2、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及周邊電路諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
每一記憶格1100包括第一電晶體、第二電晶體及電容器。第一電晶體之閘極電極、第二電晶體之源極電極及汲極電極之一、及電容器之電極之一彼此連接。源極線SL及第一電晶體之源極電極彼此連接。位元線BL及第一電晶體之汲極電極彼此連接。第一信號線S1及第二電晶體之源極電極及汲極電極之另一彼此連接。第二信號線S2及第二電晶體之閘極電極彼此連接。字線WL及電容器之另一電極彼此連接。
在圖5中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接字線WL(i)、源極線SL(i)、第一信號線S1(j)、位元線BL(j)、及第二信號線S2(j)。
在圖5中，n條位元線BL連接第一驅動電路1111。n條第二信號線S2連接第二驅動電路1112。m條第一信號線S1連接第三驅動電路1113。m條源極線SL及m條字線WL連接第四驅動電路1114。請注意，此處，第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114係分別提供；然而，所揭露之本發明不侷限於此結構。可使用具有該些功能之任一者或部分之驅動電路。
圖5中半導體裝置之作業類似於圖2中半導體裝置的(詳圖3)。作業之細節可參照實施例2。
其次，圖6描繪具有m×n位元之儲存容量的半導體裝置之電路圖範例；半導體裝置之結構與圖2及5中結構局部不同。
圖6中半導體裝置包括記憶格陣列，其中m條源極線SL、m條第二信號線S2、n條位元線BL、n條字線WL、n條第一信號線S1、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及周邊電路諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
在圖6中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接源極線SL(i)、位元線BL(j)、字線WL(j)、第一信號線S1(j)、及第二信號線S2(i)。
在圖6中，n條位元線BL及n條字線WL連接第一驅動電路1111。n條第一信號線S1連接第二驅動電路1112。m條第二信號線S2連接第三驅動電路1113。m條源極線SL連接第四驅動電路1114。請注意，此處，第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114係分別提供；然而，所揭露之本發明不侷限於此結構。可使用具有該些功能之任一者或部分之驅動電路。
其次，將參照圖7中時序圖說明寫入作業及讀取作業。
請注意，儘管為求簡化將說明兩列及兩行之半導體裝置的作業，但文中所揭露之本發明不侷限於此。
圖7描繪圖6中半導體裝置之作業。在圖7中，S1(1)及S1(2)為第一信號線S1之電位；S2(1)及S2(2)為第二信號線S2之電位；BL(1)及BL(2)為位元線BL之電位；WL(1)及WL(2)為字線WL之電位；及SL(1)及SL(2)為源極線SL之電位。
將說明將資料寫入第一列之記憶格1100(1,1)及記憶格1100(1,2)，及從第一列之記憶格1100(1,1)及記憶格1100(1,2)讀取資料。請注意，在下列說明中假設將寫入記憶格1100(1,1)之資料為「1」，及將寫入記憶格1100(1,2)之資料為「0」。
首先，將說明寫入作業。在第一列中寫入資料期間，電位V1施加於第一列之第二信號線S2(1)，使得第一列之第二電晶體開啓。再者，0 V電位施加於第二列之第二信號線S2(2)，使得第二列之第二電晶體關閉。
此外，電位V2施加於第一行之第一信號線S1(1)，及0 V電位施加於第二行之第一信號線S1(2)。
結果，電位V2施加於記憶格1100(1,1)之浮動閘極部FG，及0 V電位施加於記憶格1100(1,2)之浮動閘極部FG。此處，電位V2高於第一電晶體之閾值電壓。接著，使第一列之第二信號線S2(1)的電位設定為0 V，使得第一列之第二電晶體關閉；因而，寫入完成。
請注意，字線WL(1)及WL(2)設定為0 V。在寫入結尾時，在第一信號線S1的電位改變之前，使第一列之第二信號線S2(1)的電位設定為0 V電位。在寫入之後，若寫入資料「0」，記憶格之閾值電壓為Vw0，及若寫入資料「1」，該閾值電壓則為Vw1。此處，記憶格之閾值電壓表示連接字線WL之端子的電壓，其改變第一電晶體之源極電極與汲極電極之間電阻狀態。請注意，此處滿足Vw0>0>Vw1。
其次，將說明讀取作業。在讀取作業展開之前，位元線BL(1)、位元線BL(2)、源極線SL(1)及源極線SL(2)事先預充電至電位V3。再者，0 V電位施加於第一列之字線WL(1)及第二列之字線WL(2)。
在此狀態下，浮動閘極部FG之電位為0 V或電位V2，及第一電晶體之源極電極及汲極電極具有電位V3。電位V3高於電位V2及0 V，使得所有第一電晶體關閉。於此狀態下執行讀取作業。
在第一列中讀取資料期間，第一列之源極線SL(1)之電位下降至0 V。此時，在第一列中，因為閘極電極具有0 V、源極電極具有0 V、及汲極電極具有電位V3，儲存資料「0」之記憶格1100(1,2)中第一電晶體關閉；反之，因為閘極電極具有電位V2、源極電極具有0 V、及汲極電極具有電位V3，儲存資料「1」之記憶格1100(1,1)中第一電晶體開啓。
結果，由於記憶格1100(1,1)中第一電晶體開啓，位元線BL(1)中預充電之電荷經由記憶格1100(1,1)中第一電晶體釋放，使得位元線BL(1)之電位從V3下降。另一方面，由於記憶格1100(1,2)中第一電晶體關閉，位元線BL(2)與源極線SL(2)之間預充電之電荷保持，且位元線BL(2)之電位保持V3。使用連接位元線BL(1)及位元線BL(2)之讀取電路，可依據位元線BL之電位差異而讀出資料。
圖8描繪與圖4中不同之讀取電路。讀取電路連接位元線BL(1)及位元線BL(2)。說明當圖8中所描繪之電路用做讀取電路時之輸出電位。在圖8之讀取電路中，至位元線BL之電位V3之預充電係使用藉由預充電信號Φpc控制之開關予以控制。再者，位元線BL與感應放大器之一輸入之間連接係使用藉由讀取致能信號(RE信號)控制之開關予以控制。電位V4施加於感應放大器之另一輸入。
在讀取作業時，位元線BL(1)中電荷經由記憶格1100(1,1)釋放，使得位元線BL(1)之電位降低；因而，位元線BL(1)之電位低於電位V4，且輸出D(1)為高位準信號。由於電位V3維持於位元線BL(2)中，位元線BL(1)之電位高於電位V4，且輸出D(2)為低位準信號。電位V4低於電位V3。此外，電位V4較佳地高於電位V2。
讀取作業期間，0 V電位施加於第二信號線S2(1)及第二信號線S2(2)，使得所有第二電晶體關閉。
操作電壓之範例為V1=2 V、V2=1.5 V、V3=3 V及V4=2V。
其次，圖9描繪具有m×n位元之儲存容量之半導體裝置的電路圖範例；半導體裝置之結構與圖2、5及6中結構局部不同。
圖9中半導體裝置包括記憶格陣列，其中m條源極線SL、m條第一信號線S1、n條位元線BL、n條字線WL、n條第二信號線S2、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114之周邊電路。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
在圖9中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接源極線SL(i)、位元線BL(j)、字線WL(j)、第一信號線S1(i)、及第二信號線S2(j)。
在圖9中，n條位元線BL及n條字線WL連接第一驅動電路1111。n條第二信號線S2連接第二驅動電路1112。m條第一信號線S1連接第三驅動電路1113。m條源極線SL連接第四驅動電路1114。
其次，圖10描繪具有m×n位元之儲存容量之半導體裝置的電路圖範例；半導體裝置之結構與圖2、圖5、圖6及圖9中結構局部不同。圖10中半導體裝置與圖2、圖5、圖6及圖9中半導體裝置不同處在於源極線SL及位元線BL之方向。
圖10中半導體裝置包括記憶格陣列，其中m條字線WL、m條位元線BL、m條第二信號線S2、n條源極線SL、n條第一信號線S1、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114之周邊電路。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
圖10中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接源極線SL(j)、字線WL(i)、位元線BL(i)、第一信號線S1(j)、及第二信號線S2(i)。
在圖10中，n條源極線SL連接第一驅動電路1111。n條第一信號線S1連接第二驅動電路1112。m條第二信號線S2連接第三驅動電路1113。m條字線WL及m條位元線BL連接第四驅動電路1114。
其次，圖11描繪具有m×n位元之儲存容量之半導體裝置的電路圖範例；半導體裝置之結構與圖2、圖5、圖6、圖9及圖10中結構局部不同。
圖11中半導體裝置包括記憶格陣列，其中m條字線WL、m條位元線BL、m條第一信號線S1、n條源極線SL、n條第二信號線S2、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114之周邊電路。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
圖11中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接源極線SL(j)、位元線BL(i)、字線WL(i)、第一信號線S1(i)、及第二信號線S2(j)。
在圖11中，n條源極線SL連接第一驅動電路1111。n條第二信號線S2連接第二驅動電路1112。m條第一信號線S1連接第三驅動電路1113。m條位元線BL及m條字線WL連接第四驅動電路1114。
其次，圖12描繪具有m×n位元之儲存容量之半導體裝置的電路圖範例；半導體裝置之結構與圖2、圖5、圖6、圖9至11中結構局部不同。
圖12中半導體裝置包括記憶格陣列，其中m條位元線BL、m條第二信號線S2、n條字線WL、n條源極線SL、n條第一信號線S1、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114之周邊電路。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
圖12中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接源極線SL(j)、位元線BL(i)、字線WL(j)、第一信號線S1(j)、及第二信號線S2(i)。
在圖12中，n條源極線SL及n條字線WL連接第一驅動電路1111。n條第一信號線S1連接第二驅動電路1112。m條第二信號線S2連接第三驅動電路1113。m條位元線BL連接第四驅動電路1114。
其次，圖13描繪具有m×n位元之儲存容量之半導體裝置的電路圖範例；半導體裝置之結構與圖2、圖5、圖6、圖9至12中結構局部不同。
圖13中半導體裝置包括記憶格陣列，其中m條位元線BL、m條第一信號線S1、n條字線WL、n條源極線SL、n條第二信號線S2、及複數記憶格1100係以m(列)(垂直方向)×n(行)(水平方向)(m及n為自然數)矩陣排列；及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114之周邊電路。此處，實施例1中所說明之組態(圖1A1中組態)應用於記憶格1100。
圖13中，第i列及第j行之記憶格1100(i,j)(i為1至m之整數，及j為1至n之整數)連接源極線SL(j)、位元線BL(i)、字線WL(j)、第一信號線S1(i)、及第二信號線S2(j)。
在圖13中，n條源極線SL及n條字線WL連接第一驅動電路1111。n條第二信號線S2連接第二驅動電路1112。m條第一信號線S1連接第三驅動電路1113。m條位元線BL連接第四驅動電路1114。
圖5、圖12及圖13中半導體裝置之作業類似於圖2(詳圖3)中半導體裝置。作業之細節可參照實施例2。此外，圖9至11中半導體裝置之作業類似於圖6(詳圖7)中半導體裝置。作業之細節可參照圖7。
由於具極小關閉狀態電流之氧化物半導體裝置於圖5、圖6及圖9至13中用於半導體裝置，儲存之資料可保持極長時間。即，因為刷新作業變成不必要或刷新作業之頻率可極短，電力消耗可適當降低。再者，甚至當未供應電力時，儲存之資料可保持長時間。
圖5、圖6及圖9至13中半導體裝置不需高電壓用於寫入資料，及不具有元件惡化之問題。因而，圖5、圖6及圖9至13中半導體裝置之寫入週期的次數無限制，此係習知非揮發性記憶體中問題，因而具有顯著提升之可靠度。此外，由於資料係依據電晶體之開啓/關閉狀態而寫入，可易於體現高速作業。此外，不需用於抹除資料之作業。
由於包括非氧化物半導體之材料的電晶體可充分地以高速操作，藉由使用包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體之組合，半導體裝置可充分地以高速執行作業(例如資料讀取作業)。再者，包括非氧化物半導體之材料的電晶體可體現需以高速操作之有利電路(例如邏輯電路及驅動電路)。
藉由包括包括非氧化物半導體之材料的電晶體與包括氧化物半導體的電晶體，可體現具新穎特徵之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中所說明之結構、方法等之任一者組合。
(實施例4)
在本實施例中，將參照圖14A及14B、圖15A至15H及圖16A至16E說明依據文中所揭露之本發明之一實施例的半導體裝置之結構及製造方法。
<半導體裝置之截面結構及平面結構>
圖14A及14B描繪半導體裝置之結構之範例。圖14A描繪半導體裝置之截面，及圖14B描繪半導體裝置之平面圖。此處，圖14A相應於沿圖14B之線A1-A2及線B1-B2之截面。圖14A及14B中所描繪之半導體裝置包括下部之使用非氧化物半導體之材料的電晶體160，及上部之使用氧化物半導體的電晶體162。包括非氧化物半導體之材料之電晶體易於以高速操作。另一方面，包括氧化物半導體之電晶體因其特性可長時間保持電荷。
儘管上述電晶體為n通道電晶體，此處，不用說可使用p通道電晶體。文中所揭露之本發明的技術特性為使用電晶體162中氧化物半導體進行資料保持；因此，不需將半導體裝置之具體結構限制為此處所說明之結構。
圖14A及14B中電晶體160包括包含半導體材料(例如矽)之基板100中所提供之通道形成區116，雜質區114與重摻雜區120(該些區域可簡單統稱為雜質區)之間夾入通道形成區116，提供於通道形成區116上之閘極絕緣層108a，提供於閘極絕緣層108a上之閘極電極110a；及電性連接雜質區之源極/汲極電極130a及源極/汲極電極130b。
此處，側壁絕緣層118係提供於閘極電極110a之側面。當從垂直於基板100之表面的方向觀看，重摻雜區120係設於未與側壁絕緣層118重疊之基板100的區域中。金屬化合物區124經提供而接觸重摻雜區120。元件隔離絕緣層106係提供於基板100之上，以便環繞電晶體160。層際絕緣層126及層際絕緣層128經提供以便覆蓋電晶體160。源極/汲極電極130a及源極/汲極電極130b經由形成於層際絕緣層126及128中之開口而電性連接金屬化合物區124。即，源極/汲極電極130a及130b之每一者經由金屬化合物區124而電性連接重摻雜區120及雜質區114。佈線142c及佈線142d係分別提供於源極/汲極電極130a及源極/汲極電極130b之上。電極130c經由形成於層際絕緣層126及128中之開口而電性連接閘極電極110a。請注意，有時為體現電晶體160等之高度整合而未形成側壁絕緣層118。
圖14A及14B中電晶體162包括提供於層際絕緣層128上之源極/汲極電極142a及源極/汲極電極142b，電性連接源極/汲極電極142a及142b之氧化物半導體層144，覆蓋源極/汲極電極142a及142b及氧化物半導體層144之閘極絕緣層146，及於閘極絕緣層146之上提供閘極電極148a以便與氧化物半導體層144重疊。電晶體162之源極/汲極電極142a經由電極130c而連接電晶體160之閘極電極。
此處，氧化物半導體層144較佳地為藉由充分地移除諸如氫之雜質或藉由供應充分氧而高度純化之氧化物半導體層。具體地，氧化物半導體層144之氫濃度為例如5×1019
原子/cm3
或更低，較佳地為5×1018
原子/cm3
或更低，更佳地為5×1017
原子/cm3
或更低。請注意，氧化物半導體層144之氫濃度係藉由二次離子質譜(SIMS)予以測量。藉由充分地減少氫濃度而高度純化且藉由供應充分氧而減少因缺氧之能隙的缺點程度之氧化物半導體層144，具有載子濃度低於1×1012
/cm3
，較佳地為低於1×1011
/cm3
，更佳地為低於1.45×1010
/cm3
。例如，室溫下電晶體162之關閉狀態電流(此處為每單位通道寬度(1 μm))為100 zA/μm(1 zA(介安)為1×10-21
A)或更低，較佳地為10 zA/μm或更低。以此方式，藉由使用被製成固有(i型)氧化物半導體或實質上固有氧化物半導體之氧化物半導體，可獲得具有極有利關閉狀態電流特性之電晶體162。
請注意，在圖14A及14B之電晶體162中，氧化物半導體層144未被處理為島形，使得可避免氧化物半導體層144因蝕刻之污染。
電容器164包括源極/汲極電極142a、氧化物半導體層144、閘極絕緣層146及電極148b。即，源極/汲極電極142a做為電容器164之一電極，及電極148b做為電容器164之另一電極。
當氧化物半導體層144及閘極絕緣層146堆疊於圖14A及14B之電容器164中時，可獲得源極/汲極電極142a與電極148b之間充分絕緣屬性。
請注意，在電晶體162及電容器164中，源極/汲極電極142a及142b之邊緣較佳地為錐形。此處，錐角為例如30°至60°。請注意，錐角為當以垂直於其截面(垂直於基板表面之表面)的方向觀看時，錐形層(例如源極/汲極電極142a)的側面及底面之間之傾斜角。當源極/汲極電極142a及142b之邊緣為錐形時，可改進氧化物半導體層144對於源極/汲極電極142a及142b之覆蓋，並可避免脫離。
層際絕緣層150係提供於電晶體162及電容器164之上，及層際絕緣層152係提供於層際絕緣層150之上。
其次，將說明半導體裝置之製造方法範例。首先，以下將參照圖圖15A至15H說明下部中電晶體160之製造方法，及接著將參照圖16A至16E說明上部中電晶體162之製造方法。
<下部中電晶體之製造方法>
首先，準備包括半導體材料之基板100(詳圖15A)。有關包括半導體材料之基板100，可使用以矽、碳化矽等製成之單晶半導體基板或多晶半導體基板；以矽鍺等製成之化合物半導體基板；SOI基板等。此處，說明使用單晶矽基板做為包括半導體材料之基板100的範例。請注意，通常用詞「SOI基板」表示矽半導體層提供於絕緣表面上之基板。在本說明書等中，用詞「SOI基板」亦表示包括非矽材料之半導體層提供於絕緣表面上之基板。即，「SOI基板」中所包括之半導體層不侷限於矽層。再者，SOI基板可為一種基板，其中半導體層係提供於諸如具絕緣層插於其間之玻璃基板的絕緣基板之上。
做為用於形成元件隔離絕緣層之遮罩的保護層102係形成於基板100之上(詳圖15A)。有關保護層102，可使用例如使用氧化矽、氮化矽、氧氮化矽等形成之絕緣層。請注意，此步驟之前或之後，傳遞n型傳導性之雜質元素或傳遞p型傳導性之雜質元素可添加至基板100，以控制電晶體之閾值電壓。當基板100中所包括之半導體材料為矽時，磷、砷等可用做傳遞n型傳導性之雜質。硼、鋁、鎵等可用做傳遞p型傳導性之雜質。
其次，藉由使用保護層102做為遮罩之蝕刻，移除未被保護層102覆蓋之區域(即暴露區)中基板100之一部分。藉由該蝕刻，形成與另一半導體區分離之半導體區104(詳圖15B)。有關蝕刻，較佳地使用乾式蝕刻，但可執行濕式蝕刻。可依據將蝕刻之層的材料而適當選擇蝕刻氣體及蝕刻劑。
接著，形成絕緣層以便覆蓋半導體區104，並選擇性移除與半導體區104重疊之區域中絕緣層，使得以形成元件隔離絕緣層106(詳圖15B)。絕緣層係使用氧化矽、氮化矽、氧氮化矽等形成。有關移除絕緣層之方法，可使用蝕刻處理及諸如CMP之拋光處理的任一者。請注意，保護層102係在半導體區104形成之後或元件隔離絕緣層106形成之後移除。其次，於半導體區104之上形成絕緣層，及於絕緣層之上形成包含導電材料之層。
絕緣層之後將成為閘極絕緣層。絕緣層較佳地具有包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSix
Oy
,(x>0，y>0))、添加氮之矽酸鉿(HfSix
Oy
(x>0，y>0))、添加氮之鋁鉿(HfAlx
Oy
(x>0，y>0))等及藉由CVD法、濺鍍法等形成之膜的單層結構或層級結構。另一方面，絕緣層可以下列方式形成，即半導體區104之表面藉由高密度電漿處理或熱氧化處理而氧化或氮化。可使用例如諸如He、Ar、Kr、或Xe之稀有氣體及諸如氧、氮氧化物、氨、氮或氫之混合氣體執行高密度電漿處理。絕緣層之厚度可為例如1 nm至100 nm，較佳地為10 nm至50 nm。
包含導電材料之層可使用諸如鋁、銅、鈦、鉭或鎢之金屬材料予以形成。另一方面，包含導電材料之層可使用諸如多晶矽之半導體材料予以形成。對於形成包含導電材料之層的方法無特別限制，可使用諸如蒸發法、CVD法、濺鍍法及旋塗法的各種膜形成方法。請注意，本實施例顯示若包含導電材料之層係使用金屬材料形成之範例。之後，選擇性蝕刻絕緣層及包含導電材料之層，使得以形成閘極絕緣層108a及閘極電極110a(詳圖15C)。
其次，形成覆蓋閘極電極110a之絕緣層112(詳圖15C)。接著，添加磷(P)、砷(As)等至半導體區104，使得以形成具淺接面深度之雜質區114(詳圖15C)。請注意，此處添加磷或砷以便形成n通道電晶體；若形成p通道電晶體可添加諸如硼(B)或鋁(Al)之雜質元素。藉由雜質區114之形成，通道形成區116係形成於閘極絕緣層108a以下之半導體區104中(詳圖15C)。此處，可適當設定所添加雜質之濃度；當半導體元件尺寸極度減少時濃度較佳地增加。此處於絕緣層112形成之後使用形成雜質區114之步驟；另一方面，絕緣層112可於雜質區114形成之後而予形成。
其次，形成側壁絕緣層118(詳圖15D)。藉由形成絕緣層以便覆蓋絕緣層112，側壁絕緣層118可以自我對齊方式形成，接著於絕緣層上執行高度各向異性蝕刻。此時，較佳的是局部蝕刻絕緣層112使得閘極電極110a之頂面及雜質區114之頂面暴露。請注意，有時未形成側壁絕緣層118以便體現電晶體等之更高整合。
接著，形成絕緣層以便覆蓋閘極電極110a、雜質區114、側壁絕緣層118等。磷(P)、砷(As)等接著添加至與雜質區114接觸之區域，使得以形成重摻雜區120(詳圖15E)。之後，移除絕緣層，及形成金屬層122以便覆蓋閘極電極110a、側壁絕緣層118、重摻雜區120等(詳圖15E)。藉由諸如真空蒸發法、濺鍍法及旋塗法之各種膜形成方法可形成金屬層122。金屬層122較佳地使用與半導體區104中所包含之半導體材料反應成為低電阻金屬化合物之金屬材料而予形成。該等金屬材料之範例為鈦、鉭、鎢、鎳、鈷及鉑。
其次，執行熱處理使得金屬層122與半導體材料反應。因而，形成與重摻雜區120接觸之金屬化合物區124(詳圖15F)。請注意，當使用多晶矽等形成閘極電極110a時，於與金屬層122接觸之閘極電極110a的區域中亦形成金屬化合物區。
有關熱處理，例如可使用閃光燈輻照。儘管不用說可使用另一熱處理方法，但較佳地使用一種方法藉此可於極短時間達成熱處理，以便改進金屬化合物形成中化學反應之控制性。請注意，金屬化合物區係藉由金屬材料與半導體材料之反應而形成，具有充分高傳導性。金屬化合物區之形成可適當地減少電阻及改進元件特性。請注意，金屬化合物區124形成之後移除金屬層122。
其次，形成層際絕緣層126及層際絕緣層128以便覆蓋上述步驟中形成之元件(詳圖15G)。層際絕緣層126及128可使用無機絕緣材料予以形成，諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁或氧化鉭。再者，層際絕緣層126及128可使用有機絕緣材料予以形成，諸如聚醯亞胺或丙烯酸樹脂。請注意，本實施例中使用層際絕緣層126及128之層級結構；然而，文中所揭露之本發明之一實施例不侷限於此範例。可使用單層結構或包括三或更多層之層級結構。在層際絕緣層128形成之後，層際絕緣層128之表面較佳地藉由CMP、蝕刻等平坦化。
之後，於層際絕緣層中形成達到金屬化合物區124之開口，並於開口中形成源極/汲極電極130a及源極/汲極電極130b(詳圖15H)。源極/汲極電極130a及130b可以下列方式形成，例如：藉由PVD法、CVD法等於包括開口之區域中形成導電層，接著藉由蝕刻、CMP等移除導電層之一部分。
具體地，可使用一種方法，例如其中藉由PVD法於包括開口之區域中形成薄鈦膜，及藉由CVD法形成薄氮化鈦膜，接著形成鎢膜以便嵌入開口。此處，藉由PVD法形成之鈦膜具有減少於形成鈦膜之表面上形成之氧化物膜(例如天然氧化物膜)之功能，以降低與較低電極(此處為金屬化合物區124)之接觸電阻。鈦膜形成之後所形成之氮化鈦膜具有避免導電材料擴散之障壁功能。鈦、氮化鈦等之障壁膜形成之後，可藉由電鍍法形成銅膜。
請注意，若源極/汲極電極130a及130b係藉由移除導電層之一部分而予形成，較佳地執行該程序使得表面平坦化。例如，當薄鈦膜或薄氮化鈦膜形成於包括開口之區域中，接著形成鎢膜以便嵌入開口，移除過度鎢、鈦、氮化鈦等，並可藉由後續CMP改進表面之平坦性。包括源極/汲極電極130a及130b之表面以此方式平坦化，使得電極、佈線、絕緣層、半導體層等可有利地於之後步驟中形成。
請注意，此處僅顯示與金屬化合物區124接觸之源極/汲極電極130a及130b；然而，可於此步驟形成接觸閘極電極110a等之電極。對於用於源極/汲極電極130a及130b之材料並無特別限制，並可使用各種導電材料。例如可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧之導電材料。再者，考量之後執行之熱處理，較佳地使用具有夠高耐熱性之材料形成源極/汲極電極130a及130b以支撐熱處理。
經由上述程序，使用包含半導體材料之基板100形成電晶體160(詳圖15H)。包括非氧化物半導體材料之電晶體160可易於以高速操作。
請注意，上述程序之後可進一步形成電極、佈線、絕緣層等。當佈線具有包括層際絕緣層及導電層之層級結構的多層結構時，可提供高度整合半導體裝置。
<上部中電晶體之製造方法>
其次，將參照圖16A至16E說明層際絕緣層128上之電晶體162的製造程序。請注意，圖16A至16E描繪於層際絕緣層128上之電極、電晶體162等製造步驟；因此，設於電晶體162以下之電晶體160等省略。首先，於層際絕緣層128之上形成導電層並選擇性蝕刻，使得以形成源極/汲極電極142a及源極/汲極電極142b(詳圖16A)。
導電層可藉由諸如濺鍍法之PVD法，或諸如電漿CVD法之CVD法，予以形成。有關導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、或鎢之元素；包含該些元素之任一者做為成分之合金等。可使用錳、鎂、鋯及/或鈹之一或組合。另一方面，可使用鋁組合選自鈦、鉭、鎢、鉬、鉻、釹及鈧之一或多項元素。
導電層可具有單層結構或包括兩或更多層之層級結構。例如，導電層可具有鈦膜或氮化鈦膜的單層結構；包含矽之鋁膜的單層結構；鈦膜堆疊於鋁膜之上的雙層結構；鈦膜堆疊於氮化鈦膜之上的雙層結構；或鈦膜、鋁膜及鈦膜依序堆疊的三層結構。當導電層具有鈦膜或氮化鈦膜之單層結構時，便具有導電層可輕易處理為錐形之源極/汲極電極142a及142b的優點。
另一方面，導電層可使用導電金屬氧化物予以形成。有關導電金屬氧化物，可使用氧化銦(In2
O3
)、氧化錫(SnO2
)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2
O3
-SnO2
，有時縮寫為ITO)、氧化銦-氧化鋅合金(In2
O3
-ZnO)、或包括矽或氧化矽之該些金屬氧化物材料之任一項。
導電層較佳地蝕刻使得源極/汲極電極142a及142b之邊緣為錐形。此處，錐角較佳地為例如30°至60°。當執行蝕刻使得源極/汲極電極142a及142b之邊緣為錐形時，可改進之後形成之閘極絕緣層146對於源極/汲極電極142a及142b的覆蓋，並可避免脫離。
電晶體之通道長度(L)係藉由源極/汲極電極142a之下緣部與源極/汲極電極142b之下緣部之間距離決定。當執行曝光以形成用於形成具低於25 nm通道長度(L)之電晶體的遮罩時，較佳地使用具數奈米至數十奈米之短波長的遠紫外線。以遠紫外線曝光之解析度高且焦點深度大。因此，之後形成之電晶體的通道長度(L)可介於10 nm至1000 nm(1 μm)之範圍，及可增加電路之速度操作。此外，藉由減少電晶體尺寸可減少半導體裝置之電力消耗。
做為基底之絕緣層可提供於層際絕緣層128之上。絕緣層可藉由PVD法、CVD法等予以形成。
絕緣層可形成於源極/汲極電極142a及142b之上。藉由提供絕緣層，可減少之後形成之閘極電極與源極/汲極電極142a及142b之間的寄生電容。
其次，形成氧化物半導體層144以便覆蓋源極/汲極電極142a及142b(詳圖16B)。
氧化物半導體層144可使用下列氧化物半導體予以形成：諸如In-Sn-Ga-Zn-O基氧化物半導體之四金屬成分氧化物；In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體之三金屬成分氧化物；In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體之雙金屬成分氧化物；或In-O基氧化物半導體、Sn-O基氧化物半導體、Zn-O基氧化物半導體等。
尤其，當無電場施加時In-Ga-Zn-O基氧化物半導體材料具有充分高電阻，可體線充分小關閉狀態電流，及具有高場效移動性；因此，In-Ga-Zn-O基氧化物半導體材料適於用於半導體裝置中半導體材料。
有關In-Ga-Zn-O基氧化物半導體材料之典型範例，係以InGaO3
(ZnO)m
(m>0)為代表。再者，存在以InMO3
(ZnO)m
(m>0)表示之氧化物半導體材料，使用M取代Ga。此處，M標示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等之一或多項金屬元素。例如，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、或Ga及Co。請注意，上述組成源自於氧化物半導體材料可具有之晶體結構，且僅為範例。
有關藉由濺鍍法而用於形成氧化物半導體層144之靶材，較佳地使用以In：Ga：Zn=1：x：y(x為0或更多，y為0.5至5)之組成比為代表的靶材。即，例如可使用具有In2
O3
：Ga2
O3
：ZnO=1：1：2[摩爾比]之組成比的靶材等。再者，可使用具有In2
O3
：Ga2
O3
：ZnO=1：1：1[摩爾比]之組成比的靶材、具有In2
O3
：Ga2
O3
：ZnO=1：1：4[摩爾比]之組成比的靶材、或具有In2
O3
：Ga2
O3
：ZnO=1：0：2[摩爾比]之組成比的靶材。在本實施例中，可使用In-Ga-Zn-O基金屬氧化物靶材及藉由濺鍍法而形成具非結晶結構之氧化物半導體層144。
金屬氧化物靶材中金屬氧化物的相對密度為80%或更高，較佳地為95%或更高，更佳地為99.9%或更高。使用具高相對密度之金屬氧化物靶材使其可形成具有密集結構之氧化物半導體層144。
用於形成氧化物半導體層144之氣體較佳地為稀有氣體(典型為氬)、氧氣、或稀有氣體(典型為氬)及氧之混合氣體。具體地，較佳的是使用例如高純度氣體，諸如氫、水、烴基或氫化物之雜質移除使得雜質濃度為1 ppm或更低(較佳地為10 ppb或更低)。
當形成氧化物半導體層144時，例如將處理之目標保持於維持減壓之處理室中，並加熱目標使得目標的溫度為100℃或更高及低於550℃，較佳地為200℃至400℃。另一方面，在形成氧化物半導體層144時，目標的溫度可為室溫。接著，導入氫、水等移除之濺鍍氣體，同時移除處理室中濕氣，及使用上述靶材形成氧化物半導體層144。當形成氧化物半導體層144時，同時加熱目標，使得氧化物半導體層144中所包含之雜質可減少。再者，可減少因濺鍍之損害。較佳地使用截留真空泵以便移除處理室中濕氣。例如，可使用低溫泵、離子泵、鈦昇華泵等。可使用具冷阱之渦輪泵。由於氫、水等可從以低溫泵排空之處理室移除，可減少氧化物半導體層144中雜質濃度。
用於形成氧化物半導體層144之狀況可設定如下，例如：目標與靶材之間距離為170 mm，壓力為0.4 Pa，直流(DC)電力為0.5 kW，及氣體為氧(氧之比例為100%)、氬(氬之比例為100%)、或氧及氬之混合氣體。請注意，較佳地使用脈衝直流(DC)電源，因為可減少灰塵(例如沉積時產生之粉狀物質)，且膜厚度可均勻。氧化物半導體層144之厚度為1 nm至50 nm，較佳地為1 nm至30 nm，更佳地為1 nm至10 nm。使用具該等厚度之氧化物半導體層144可抑制因電晶體尺寸減少之短通道效應。請注意，氧化物半導體層144之適當厚度隨所使用之氧化物半導體材料、半導體裝置之用途等而異；因此，可依據材料、用途等而適當決定厚度。
請注意，藉由濺鍍法形成氧化物半導體層144之前，較佳地執行以導入之氬氣產生電漿之反向濺鍍移除將形成之氧化物半導體層144表面所附著之材料(例如層際絕緣層128之表面)。此處，反向濺鍍為一種方法，相對於正常濺鍍藉此離子與濺鍍靶材碰撞，其中離子係與將處理之表面碰撞，使得以修改表面。用於使離子碰撞表面之方法範例為一種方法，其中高頻電壓於氬氣中施加於將處理之表面，及電漿係產生於將處理之目標附近。請注意，除了氬氣外，可使用氮氣、氦氣、氧氣等。
之後，較佳地在氧化物半導體層144上執行熱處理(第一熱處理)。藉由第一熱處理可移除氧化物半導體層144中所包含之過度氫(包括水及烴基)，使得可整理氧化物半導體層之結構，並可減少能隙中缺點程度。第一熱處理之溫度為例如等於300℃或更高及低於550℃，或400℃至500℃。
例如可於目標導入包括電阻加熱元件等之電熔爐後，於氮氣中以450℃執行熱處理達一小時。於熱處理期間，氧化物半導體層144未暴露於空氣，以避免水及氫進入。
熱處理設備不侷限於電熔爐；熱處理設備可為一種設備，使用藉由諸如加熱氣體之媒介提供之熱傳導或熱輻射而加熱目標。例如，可使用快速熱降火(RTA)設備，諸如燈快速熱降火(LRTA)設備或氣體快速熱降火(GRTA)設備。LRTA設備為一種設備，用於藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱目標。GRTA設備為用於使用高溫氣體而執行熱處理之設備。有關該氣體，係使用未藉由熱處理而與目標反應之惰性氣體，例如氮，或諸如氬之稀有氣體。
例如，有關第一熱處理，可執行GRTA處理如下：目標被置入加熱之惰性氣體中，加熱達數分鐘，並取出惰性氣體。GRTA程序使能於短時間進行高溫熱處理。再者，甚至當溫度超過目標之溫度上限時，亦可使用GRTA程序。請注意，惰性氣體於處理期間可切換為包括氧之氣體。這是因為藉由於包含氧之氣體中執行第一熱處理，可降低因缺氧造成之能隙中缺點程度。
請注意，有關惰性氣體，較佳地使用包含氮或稀有氣體(例如氦、氖或氬)做為其主要成分且不包含水、氫等之氣體。例如，導入熱處理設備之氮或稀有氣體(例如氦、氖或氬)的純度為6N(99.9999%)或更高，較佳地為7N(99.99999%)或更高(即雜質之濃度為1 ppm或更低，較佳地為0.1 ppm或更低)。
在任一情況下，當藉由第一熱處理減少雜質而形成i型(固有)半導體或極接近i型半導體之氧化物半導體層144時，可體現具極卓越特性之電晶體。
請注意，上述熱處理(第一熱處理)具有移除氫、水等效果，因而可稱為脫水處理、脫氫處理等。脫水處理或脫氫處理可於例如氧化物半導體層形成之後，閘極絕緣層形成之後，或閘極電極形成之後執行。該等脫水處理或脫氫處理可執行一次或複數次。
其次，形成接觸氧化物半導體層144之閘極絕緣層146(詳圖16C)。閘極絕緣層146可藉由CVD法、濺鍍法等予以形成。閘極絕緣層146較佳地形成以便包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSix
Oy
,(x>0，y>0))、添加氮之矽酸鉿(HfSix
Oy
(x>0，y>0))、添加氮之鋁鉿(HfAlx
Oy
(x>0，y>0))等。閘極絕緣層146可具有單層結構或層級結構。對於閘極絕緣層146之厚度並無特別限制；若半導體裝置之尺寸減少，閘極絕緣層146較佳地薄，使得電晶體操作正常。例如，若使用氧化矽，閘極絕緣層146之厚度可設定為1 nm至100 nm，較佳地為10 nm至50 nm。
當閘極絕緣層如上述為薄時，因隧道效應等之閘極洩漏成為問題。為解決閘極洩漏的問題，較佳地使用諸如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSix
Oy
,(x>0，y>0))、添加氮之矽酸鉿(HfSix
Oy
(x>0，y>0))、添加氮之鋁鉿(HfAlx
Oy
(x>0，y>0))之高介電常數(高-k)材料形成閘極絕緣層146。當高-k材料用於閘極絕緣層146時，可增加閘極絕緣層146之厚度，以抑制閘極洩漏及確保電氣特性。此外，閘極絕緣層146可具有包含高-k材料之膜及包含氧化矽、氮化矽、氧氮化矽、氮氧化矽及氧化鋁之任一項之膜的層級結構。
閘極絕緣層146形成之後，較佳地於惰性氣體或氧氣中執行第二熱處理。熱處理之溫度設定介於200℃至450℃之範圍，較佳地為250℃至350℃(含)。例如，可於氮氣中以250℃執行熱處理達1小時。第二熱處理可減少電晶體之電氣特性變化。若閘極絕緣層146包含氧，氧便供應予氧化物半導體層144以補償氧化物半導體層144之缺氧，使得氧化物半導體層可為i型(固有)氧化物半導體層或極接近固有氧化物半導體層。
請注意，本實施例中第二熱處理係在閘極絕緣層146形成之後執行；第二熱處理之時序無特別限制。例如，第二熱處理可於閘極電極形成之後執行。再者，第二熱處理可接續第一熱處理執行，第一熱處理亦可兼做第二熱處理，或第二熱處理亦可兼做第一熱處理。
其次，在閘極絕緣層146之上，閘極電極148a係於與氧化物半導體層144重疊之區域中形成，且電極148b係於與源極/汲極電極142a區域中形成(詳圖16D)。閘極電極148a及電極148b可以下列方式形成，即導電層係形成於閘極絕緣層146之上並接著選擇性蝕刻。可藉由諸如濺鍍法之PVD法或諸如電漿CVD法之CVD法形成將成為閘極電極148a及電極148b之導電層。細節類似於源極/汲極電極142a等；因而，可參照源極/汲極電極142a等之說明。
接著，可於閘極絕緣層146、閘極電極148a及電極148b之上形成層際絕緣層150及層際絕緣層152(詳圖16E)。層際絕緣層150及152可藉由PVD法、CVD法等予以形成。層際絕緣層150及152可使用諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭之無機絕緣材料予以形成。請注意，儘管本實施例中係使用層際絕緣層150及152之層級結構，但文中所揭露之本發明之一實施例不侷限於此範例。可使用單層結構或包括三或更多層之層級結構。再者，可使用未提供層際絕緣層150及152之結構。
請注意，因為例如即使若半導體裝置尺寸減少，電極、佈線等可有利地形成於層際絕緣層152之上，所以較佳地形成層際絕緣層152以便具有平坦化表面。層際絕緣層152可使用諸如CMP(化學機械拋光)之方法予以平坦化。
經由上述步驟，包括純化氧化物半導體層144之電晶體162完成(詳圖16E)。此外，電容器164完成。
圖16E中所描繪之電晶體162包括氧化物半導體層144、電性連接氧化物半導體層144之源極/汲極電極142a及142b、覆蓋氧化物半導體層144及源極/汲極電極142a及142b之閘極絕緣層146、及閘極絕緣層146上之閘極電極148a。電容器164包括源極/汲極電極142a、氧化物半導體層144、覆蓋源極/汲極電極142a之閘極絕緣層146、及閘極絕緣層146上之電極148b。
由於氧化物半導體層144被純化，本實施例中電晶體162之氫濃度為5×1019
原子/cm3
或更低，較佳地為5×1018
原子/cm3
或更低，更佳地為5×1017
原子/cm3
或更低。氧化物半導體層144之載子密度(例如低於1×1012
/cm3
，較佳地為低於1.45×1010
/cm3
)充分低於一般矽晶圓(約1×1014
/cm3
)。為此原因，關閉狀態電流充分地小。例如，室溫下電晶體162之關閉狀態電流(此處每單位通道寬度(1μm))為100 zA/μm(1 zA(介安)為.1×10-21
A)或更低，較佳地為10 zA/μm或更低。
藉由使用純化及固有氧化物半導體層144，可充分地減少電晶體之關閉電流。使用該等電晶體，可提供所儲存資料可極長時間保持之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中所說明之結構、方法等之任一者組合。
在本實施例中，將參照圖17A、17B及圖18A至18D說明不同於實施例4之依據文中所揭露之本發明之一實施例的半導體裝置之結構及製造方法。
圖17A及17B描繪半導體裝置之結構之範例。圖17A描繪半導體裝置之截面，圖17B描繪半導體裝置之平面圖。此處，圖17A相應於沿圖17B之線A1-A2及線B1-B2之截面。圖17A及17B中所描繪之半導體裝置包括下部中包括非氧化物半導體之半導體材料的電晶體160，及上部中包括氧化物半導體之電晶體162。包括非氧化物半導體之材料之電晶體可易於以高速操作。包括氧化物半導體之電晶體因其特性可長時間保持電荷。
儘管上述此處電晶體為n通道電晶體，不用說可使用p通道電晶體。文中所揭露之本發明的技術特性為使用電晶體162中氧化物半導體以便保持資料；因此，不需將半導體裝置之具體結構限制為此處所說明之結構。
圖17A及17B中電晶體160包括包含半導體材料(例如矽)之基板100中通道形成區116；雜質區114及重摻雜區120(該些區域可簡單統稱為雜質區)之間夾入通道形成區116；通道形成區116上提供之閘極絕緣層108a；閘極絕緣層108a上提供之閘極電極110a；及電性連接雜質區之源極/汲極電極130a及源極/汲極電極130b。佈線142c及佈線142d分別提供於源極/汲極電極130a及源極/汲極電極130b之上。對半導體材料而言，例如可使用矽、矽鍺、碳化矽或砷化鎵，及較佳地使用單晶半導體。
此處，側壁絕緣層118係提供於閘極電極110a之側面。當從垂直於基板100之表面的方向觀看，重摻雜區120係形成於未與側壁絕緣層118重疊之基板100的區域中。金屬化合物區124經提供而接觸重摻雜區120。元件隔離絕緣層106係提供於基板100之上，以便環繞電晶體160。層際絕緣層126及層際絕緣層128經提供以便覆蓋電晶體160。源極/汲極電極130a及源極/汲極電極130b經由形成於層際絕緣層126中之開口而電性連接金屬化合物區124。即，源極/汲極電極130a及130b經由金屬化合物區124而電性連接重摻雜區120及雜質區114。請注意，有時為體現電晶體160等之高度整合而未形成側壁絕緣層118。
圖17A及17B中電晶體162包括提供於層際絕緣層128上之源極/汲極電極142a及源極/汲極電極142b，電性連接源極/汲極電極142a及142b之島形氧化物半導體層144，覆蓋源極/汲極電極142a及142b及島形氧化物半導體層144之閘極絕緣層146，並於閘極絕緣層146之上提供閘極電極148a以便與島形氧化物半導體層144重疊。
此處，因為源極/汲極電極142a係直接形成於閘極電極110a之上，下部中電晶體160及上部中電晶體162彼此電性連接。換言之，本實施例中半導體裝置具有一種結構，其中實施例4中半導體裝置移除閘極電極110a之頂面以上部分，且上電晶體162係形成於下電晶體160以上。
此處，氧化物半導體層144較佳地為藉由充分地移除諸如氫之雜質或藉由供應充分氧量而純化之氧化物半導體層。具體地，例如氧化物半導體層144之氫濃度為5×1019
原子/cm3
或更低，較佳地為5×1018
原子/cm3
或更低，更佳地為5×1017
原子/cm3
或更低。請注意，氧化物半導體層144之氫濃度係藉由二次離子質譜(SIMS)予以測量。藉由充分地減少其中氫濃度而純化且藉由供應充分氧量而減少因缺氧之能隙的缺點程度之氧化物半導體層144，具有載子濃度低於1×1012
/cm3
，較佳地為低於1×1011
/cm3
，更佳地為低於1.45×1010
/cm3
。例如，室溫下電晶體162之關閉狀態電流(此處為每單位通道寬度(1 μm))為100 zA/μm(1 zA(介安)為1×10-21
A)或更低，較佳地為10 zA/μm或更低。以此方式，藉由使用被製成固有(i型)氧化物半導體或實質上固有氧化物半導體之氧化物半導體，可獲得具有極有利關閉狀態電流特性之電晶體162。
電容器164包括源極/汲極電極142a、氧化物半導體層144、閘極絕緣層146及電極148b。即，源極/汲極電極142a做為電容器164之一電極，及電極148b做為電容器164之另一電極。
當氧化物半導體層144與閘極絕緣層146堆疊於圖17A及17B之電容器164中時，可獲得源極/汲極電極142a與電極148b之間充分絕緣屬性。
請注意，在電晶體162及電容器164中，源極/汲極電極142a及142b之邊緣較佳地為錐形。此處，錐角為例如30°至60°。請注意，錐角為當以垂直於截面(垂直於基板表面之表面)的方向觀看時，錐形之層(例如源極/汲極電極142a)的側面與底面之間之傾斜角。當源極/汲極電極142a及142b之邊緣為錐形時，可改進氧化物半導體層144對於源極/汲極電極142a及142b之覆蓋，並可避免脫離。
層際絕緣層150係提供於電晶體162及電容器164之上，及層際絕緣層152係提供於層際絕緣層150之上。
其次，將說明半導體裝置之製造方法範例。以下，將參照圖18A至18D說明下電晶體160形成之後執行之步驟及上電晶體162之製造方法。下部中形成電晶體160之方法類似於實施例4中所說明，細節可參照實施例4中說明。
首先，下部中藉由實施例4中所說明之方法形成電晶體160，接著移除電晶體160之閘極電極110a之頂面上之部分(詳圖18A)。於下電晶體160上藉由執行拋光處理(CMP)而移除電晶體160之上部分，直至閘極電極110a之頂面暴露為止。因而，移除設於閘極電極110a上之層際絕緣層126及128和源極/汲極電極130a及130b之部分。此時，當包括層際絕緣層126及128和源極/汲極電極130a及130b之表面平坦化時，電極、佈線、絕緣層、半導體層等可有利地於之後步驟中形成。實施例4中所描繪之電極130c不需形成，因為其將藉由CMP而完全被移除。
藉由執行CMP使得閘極電極110a之頂面以此方式暴露，閘極電極110a及源極/汲極電極142a彼此可直接連接；因而，電晶體160及電晶體162彼此可輕易地電性連接。
其次，導電層形成於層際絕緣層126及128之上，並選擇性蝕刻以形成源極/汲極電極142a、源極/汲極電極142b、佈線142c及佈線142d(詳圖18B)。此處，源極/汲極電極142a直接連接閘極電極110a；佈線142c直接連接源極/汲極電極130a；及佈線142d直接連接源極/汲極電極130b。
對用於形成源極/汲極電極142a及142b和佈線142c及142d之導電層而言，可使用類似於實施例4中之材料，及細節可參照實施例4中說明。再者，導電層可以類似於實施例4中所說明之方式蝕刻，及細節可參照實施例4中說明。
如實施例4中所描繪，絕緣層可形成於源極/汲極電極142a及142b之上。藉由提供絕緣層，可減少之後形成之閘極電極與源極/汲極電極142a及142b之間之寄生電容。
其次，形成氧化物半導體層以覆蓋源極/汲極電極142a及142b和佈線142c及142d，並選擇性蝕刻以形成氧化物半導體層144，而接觸源極/汲極電極142a及142b(詳圖18C)。
可使用類似於實施例4中之材料及方法而形成氧化物半導體層。因此，氧化物半導體層之材料及膜形成方法可參照實施例4中說明。
因而形成之氧化物半導體層使用遮罩等及藉由蝕刻而被處理為島形，使得以形成島形氧化物半導體層144。
有關用於蝕刻氧化物半導體層之方法，可使用乾式蝕刻或濕式蝕刻。不用說，乾式蝕刻及濕式蝕刻可組合使用。依據材料而適當設定蝕刻狀況(例如蝕刻氣體或蝕刻劑、蝕刻時間及溫度)，使得氧化物半導體層可蝕刻為所要形狀。
如實施例4中所說明，氧化物半導體層144較佳地歷經熱處理(第一熱處理)。第一熱處理可以實施例4中所說明之方法予以執行，及細節可參照實施例4。藉由第一熱處理而減少雜質，以形成之i型(固有)半導體或極接近i型半導體之氧化物半導體層144；因而，可體現具極卓越特性之電晶體。可在氧化物半導體蝕刻之前，或執行蝕刻使得氧化物半導體層被處理為島形之後，執行第一熱處理。
其次，形成接觸氧化物半導體層144之閘極絕緣層146(詳圖18C)。
可使用類似於實施例4中之材料及方法形成閘極絕緣層146。因此，閘極絕緣層146之材料及膜形成方法可參照實施例4。
在閘極絕緣層146形成之後，如實施例4，第二熱處理較佳地於惰性氣體或氧氣中執行。第二熱處理可以實施例4中所說明之方式予以執行，及細節可參照實施例4。第二熱處理可減少電晶體之電氣特性變化。若閘極絕緣層146包含氧，氧便供應予氧化物半導體層144以補償氧化物半導體層144中缺氧，使得氧化物半導體層可為i型(固有)氧化物半導體層或極接近i型(固有)氧化物半導體層。
請注意，本實施例中係於閘極絕緣層146形成之後執行第二熱處理；第二熱處理之時序無特別限制。例如，第二熱處理可於閘極電極形成之後執行。再者，第二熱處理可接續第一熱處理執行，第一熱處理亦可兼做第二熱處理，或第二熱處理亦可兼做第一熱處理。
其次，在閘極絕緣層146之上，閘極電極148a係於與氧化物半導體層144重疊之區域中，及電極148b係形成與源極/汲極電極142a重疊之區域中(詳圖18D)。閘極電極148a及電極148b可以下列方式形成，即導電層係形成於閘極絕緣層146之上，並接著選擇性蝕刻。可藉由諸如濺鍍法之PVD法或諸如電漿CVD法之CVD法，而形成將成為閘極電極148a及電極148b之導電層。細節類似於源極/汲極電極142a等，因而，可參照源極/汲極電極142a等之說明。
接著，如實施例4中所說明，層際絕緣層150及層際絕緣層152係形成於閘極絕緣層146、閘極電極148a及電極148b之上。可使用類似於實施例4中之材料及方法而形成層際絕緣層150及152。因此，層際絕緣層150及152之材料及膜形成方法可參照實施例4。
請注意，因為例如即使若半導體裝置尺寸減少，電極、佈線等可有利地形成於層際絕緣層152之上，所以較佳地形成層際絕緣層152以便具有平坦化表面。層際絕緣層152可使用諸如CMP(化學機械拋光)之方法予以平坦化。
經由上述程序，包括純化氧化物半導體層144之電晶體162完成(詳圖18D)。再者，電容器164完成。
圖18D中所描繪之電晶體162包括氧化物半導體層144、電性連接氧化物半導體層144之源極/汲極電極142a及142b、覆蓋氧化物半導體層144及源極/汲極電極142a及142b之閘極絕緣層146、及閘極絕緣層146上之閘極電極148a。電容器164包括源極/汲極電極142a、氧化物半導體層144、覆蓋源極/汲極電極142a之閘極絕緣層146、及閘極絕緣層146上之電極148b。
由於氧化物半導體層144被純化，本實施例中電晶體162之氫濃度為5×1019
原子/cm3
或更低，較佳地為5×1018
原子/cm3
或更低，更佳地為5×1017
原子/cm3
或更低。氧化物半導體層144之載子密度(例如低於1×1012
/cm3
，較佳地為低於1.45×1010
/cm3
)充分低於一般矽晶圓(約1×1014
/cm3
)。為此原因，關閉狀態電流充分地小。例如，室溫下電晶體162之關閉狀態電流(此處每單位通道寬度(1 μm))為100 zA/μm(1 zA(介安)為1×10-21
A)或更低，較佳地為10 zA/μm或更低。
藉由使用純化及固有氧化物半導體層144，可充分地減少電晶體之關閉電流。使用該等電晶體，可提供所儲存資料可極長時間保持之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中所說明之結構、方法等之任一者組合。
在本實施例中，將參照圖19A及19B、圖20A至20D及圖21A至21C說明不同於實施例4及5之依據文中所揭露之本發明之一實施例的半導體裝置之結構及製造方法。
圖19A及19B描繪半導體裝置之結構之範例。圖19A描繪半導體裝置之截面，圖19B描繪半導體裝置之平面圖。此處，圖19A相應於沿圖19B之線C1-C2及線D1-D2之截面。在圖19B之平面圖中，諸如源極/汲極電極154及佈線156省略以避免複雜性。圖19A及19B中所描繪之半導體裝置包括下部中包括非氧化物半導體之半導體材料的電晶體160，及上部中包括氧化物半導體之電晶體162。包括非氧化物半導體之半導體材料之電晶體可易於以高速操作。另一方面，包括氧化物半導體之電晶體因其特性可長時間保持電荷。
儘管此處上述電晶體為n通道電晶體，不用說可使用p通道電晶體。文中所揭露之本發明的技術特性為使用電晶體162中氧化物半導體以便保持資料；因此，不需將半導體裝置之具體結構限制為此處所說明之結構。
圖19A及19B中所描繪之半導體裝置與實施例4及5中半導體裝置之間差異之一為半導體裝置之平面配線。在本實施例中，電晶體162及電容器164與電晶體160重疊。藉由使用該等平面配線，可體現更高度整合。例如，假設最小特徵尺寸為F，藉由記憶格所佔據面積可為15 F2
至25 F2
。
圖19A及19B中所描繪之半導體裝置與實施例4及5中半導體裝置之間另一差異為電晶體160中側壁絕緣層118之存在與否。即，圖19A及19B中半導體裝置不包括側壁絕緣層。再者，由於未形成側壁絕緣層，未形成雜質區114。若如上述未提供側壁絕緣層，相較於提供側壁絕緣層118之狀況，易於體現高度整合。此外，相較於提供側壁絕緣層118之狀況，可簡化製造程序。
圖19A及19B中所描繪之半導體裝置與實施例4及5中半導體裝置之間另一差異為電晶體160中層際絕緣層125之存在與否。即，圖19A及19B中半導體裝置包括層際絕緣層125。當包括氫之絕緣層做為層際絕緣層125時，氫可供應予電晶體160以改進電晶體160之特性。層際絕緣層125之範例為包括氫之氮化矽層，其係藉由電漿CVD法而予形成。此外，當使用氫充分減少之絕緣層做為層際絕緣層126時，可避免可能造成電晶體162之特性惡化之氫進入電晶體162。層際絕緣層126之範例為藉由濺鍍法形成之氮化矽層。當使用該等結構時，可充分地改進電晶體160及162之特性。
圖19A及19B中所描繪之半導體裝置與實施例4及5中半導體裝置之間另一差異為電晶體162中絕緣層143a及絕緣層143b之存在與否。即，圖19A及19B中半導體裝置包括絕緣層143a及絕緣層143b。藉由因而提供絕緣層143a及143b，可減少閘極電極148a與源極/汲極電極142a(或閘極電極148a與源極/汲極電極142b)之間所謂閘極電容，及可增加電晶體162之操作速度。
請注意，如實施例5中，因為源極/汲極電極142a係直接形成在閘極電極110a上，下部中電晶體160及上部中電晶體162彼此電性連接。基於該等結構，相較於分別提供電極及佈線之狀況，可增加整合程度。此外，可簡化製造程序。
儘管該結構包括本實施例中所說明之所有差異，但可使用包括差異之任一項的結構。
其次，將說明半導體裝置之製造方法範例。以下，將參照圖20A至20D及圖21A至21C說明下電晶體160形成之後執行之步驟，及上電晶體162之製造方法。下部中電晶體160可藉由類似於實施例4中所說明之方法製造。細節可參照實施例4之說明。請注意，形成三層際絕緣層125、126及128以便覆蓋電晶體160(詳圖20A)。此外，圖15H中所示源極/汲極電極130a及130b等於本實施例中電晶體160之製造程序中未形成；甚至為求方便，其中未形成源極/汲極電極130a及130b之結構稱為電晶體160。
首先藉由實施例4中所說明之方法形成下部中電晶體160，接著移除電晶體160之閘極電極110之頂面上的部分。對移除步驟而言，可使用諸如化學機械拋光(CMP)之拋光處理。因而，移除設於閘極電極110a之頂面上之層際絕緣層125、126及128的部分。請注意，當歷經拋光處理之表面被充分地平坦化時，可於之後步驟中有利地形成電極、佈線、絕緣層、半導體層等。
其次，導電層係形成於閘極電極110a及層際絕緣層125、126及128之上，並選擇性蝕刻導電層，使得以形成源極/汲極電極142a及源極/汲極電極142b(詳圖20A)。此處，形成源極/汲極電極142a以便直接連接閘極電極110a。
對用於形成源極/汲極電極142a及142b之導電層而言，可使用類似於實施例4中所說明之材料。再者，可以類似於實施例4中所說明之方法而蝕刻導電層。細節可參照實施例4之說明。
接著，形成絕緣層以便覆蓋源極/汲極電極142a及142b，並選擇性蝕刻，使得絕緣層143a及絕緣層143b分別形成於源極/汲極電極142a及源極/汲極電極142b之上(詳圖20B)。
藉由提供絕緣層143a及143b，可減少之後形成之閘極電極與源極/汲極電極142a及142b之間之寄生電容。
其次，形成氧化物半導體層144以便覆蓋源極/汲極電極142a及142b，及閘極絕緣層146係形成於氧化物半導體層144之上(詳圖20C)。
可使用實施例4中所說明之材料及方法之任一者而形成氧化物半導體層144。此外，氧化物半導體層144較佳地歷經熱處理(第一熱處理)。細節可參照實施例4。
可使用實施例4中所說明之材料及方法之任一者而形成閘極絕緣層146。閘極絕緣層146形成之後，較佳地於惰性氣體或氧氣中執行熱處理(第二熱處理)。細節可參照實施例4。
其次，於閘極絕緣層146之上，在與做為電晶體162之通道形成區之區域重疊之區域中形成閘極電極148a，並於與源極/汲極電極142a重疊之區域中形成電極148b(詳圖20D)。
閘極電極148a及電極148b可以下列方式形成，即於閘極絕緣層146之上形成導電層，並接著選擇性蝕刻。可藉由諸如濺鍍法之PVD法或諸如電漿CVD法之CVD法形成將成為閘極電極148a及電極148b的導電層。細節類似於源極/汲極電極142a等，因而，可參照源極/汲極電極142a等之說明。
接著，層際絕緣層150及層際絕緣層152係形成於閘極絕緣層146、閘極電極148a及電極148b之上(詳圖21A)。可使用類似於實施例4中所說明之材料及方法而形成層際絕緣層150及152。細節可參照實施例4。
請注意，因為即使若例如半導體裝置尺寸減少，電極、佈線等可有利地形成於層際絕緣層152之上，較佳地形成層際絕緣層152以便具有平坦化表面。層際絕緣層152可藉由諸如化學機械拋光(CMP)之方法予以平坦化。
其次，選擇性蝕刻層際絕緣層125、126及128、氧化物半導體層144、閘極絕緣層146、層際絕緣層150及152，使得以形成達到電晶體160之金屬化合物區124的開口(詳圖21B)。有關蝕刻，可使用乾式蝕刻或濕式蝕刻；在微細加工方面，較佳地使用乾式蝕刻。
形成源極/汲極電極154以便嵌入開口。之後，形成連接源極/汲極電極154之佈線156(詳圖21C)。
可以下列方式形成源極/汲極電極154，例如：藉由PVD法、CVD法等於包括開口之區域中形成導電層，及接著藉由蝕刻、CMP等移除導電層之一部分。具體地，可使用一種方法，例如其中藉由PVD法於包括開口之區域中形成薄鈦膜，藉由CVD法形成薄氮化鈦膜，及接著形成鎢膜以便嵌入開口。此處，藉由PVD法形成之鈦膜具有減少於形成鈦膜之表面上形成之氧化物膜(例如天然氧化物膜)之功能，以降低與較低電極(此處為金屬化合物區124)之接觸電阻。鈦膜形成之後所形成之氮化鈦膜具有避免導電材料擴散之障壁功能。鈦、氮化鈦等之障壁膜形成之後，可藉由電鍍法形成銅膜。
可以下列方式形成佈線156，即形成導電層以接觸源極/汲極電極154，接著選擇性蝕刻。藉由以諸如濺鍍法之PVD法或諸如電漿CVD法之CVD法，可形成導電層。細節類似於源極電極142a等。
經由上述程序，完成包括電晶體160、電晶體162及電容器164之半導體裝置。
因為下列原因，本實施例中半導體裝置可高度整合，例如：電晶體162及電容器164與電晶體160重疊，電晶體160不包括側壁絕緣層，及源極/汲極電極142a直接形成於閘極電極110a上。此外，簡化製造程序。
此外，在本實施例中所說明之半導體裝置中，包含氫之絕緣層用做層際絕緣層125及氫濃度顯著減少之絕緣層用做層際絕緣層126；因而，可改進電晶體160及162之特性。由於本實施例中半導體裝置包括絕緣層143a及143b，所謂的閘極電容減少，及電晶體162之操作速度增加。
本實施例中所說明之上述特徵使其可提供具有顯著卓越特性之半導體裝置。
本實施例中所說明之結構、方法等，可適當與其他實施例中所說明之結構、方法等之任一者組合。
在本實施例中，將參照圖22A至22F說明上述實施例之任一項中所說明之半導體裝置應用於電子設備之狀況。在本實施例中，上述說明之半導體裝置應用於電子設備，諸如電腦、行動電話機(亦稱為行動電話或行動電話裝置)、個人數位助理(包括可攜式遊戲機、音頻再生裝置等)、數位相機、數位攝影機、電子紙或電視機(亦稱為電視或電視機接收器)。
圖22A描繪筆記型個人電腦，包括外殼701、外殼702、顯示部703、鍵盤704等。上述實施例之任一者中所說明之半導體裝置係提供於外殼701及外殼702中。因而，可體現筆記型個人電腦以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗。
圖22B描繪個人數位助理(PDA)。主體711具顯示部713、外部介面715、操作按鈕714等。例如，亦提供用於操作個人數位助理之觸控筆712。上述實施例之任一者中所說明之半導體裝置係提供於主體711中。因而，可體現個人數位助理以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗。
圖22C描繪包括電子紙之電子書閱讀器。電子書閱讀器包括外殼721及外殼723之兩外殼。外殼721及外殼723分別具顯示部725及顯示部727。外殼721及723藉由鉸鏈部737連接，可以鉸鏈部737開啓或關閉。再者，外殼721具電力開關731、操作鍵733、揚聲器735等。上述實施例之任一者中所說明之半導體裝置係提供於外殼721及723之至少之一中。因而，可體現電子書閱讀器以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗。
圖22D描繪行動電話，包括外殼740及外殼741之兩外殼。圖22D中未折疊之外殼740及741可藉由滑動使得一覆蓋於另一之上。因而，可減少行動電話之尺寸，此使行動電話適於攜帶。外殼741具顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、相機鏡頭747、外部連接端子748等。外殼740具充電行動電話之太陽能電池749、外部記憶體槽750等。天線倂入外殼741。上述實施例之任一者中所說明之半導體裝置係提供於外殼740及741之至少之一中。因而，可體現行動電話以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗。
圖22E為數位相機，包括主體761、顯示部767、目鏡部763、操作開關764、顯示部765、電池766等。上述實施例之任一者中所說明之半導體裝置提供於主體761中。因而，可體現數位相機以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗。
圖22F為電視機，包括外殼771、顯示部773、支架775等。電視機770可藉由外殼771之操作開關或遙控器780予以操作。上述實施例中所說明之半導體裝置安裝於外殼771及遙控器780上。因而，可體現電視機以高速執行寫入及讀取資料，長時間儲存資料，及以充分地低電力消耗。
如上述，上述實施例中所說明之半導體裝置安裝於本實施例中電子設備上。因而，可體現具較低電力消耗之電子設備。
檢查依據文中所揭露之本發明之一實施例之半導體裝置中寫入週期之次數。在本範例中，將參照圖23說明檢查結果。
用於檢查之半導體裝置為具有圖1A1中電路結構之半導體裝置。此處，氧化物半導體為用於相應於電晶體162之電晶體，及具0.33 pF電容值之電容器為用做相應於電容器164之電容器。
藉由比較初始記憶體視窗寬度與重複預定次儲存及寫入資料之後所獲得之記憶體視窗寬度而執行檢查。藉由施加0 V或5 V予相應於圖1A1中第三佈線之佈線，及施加0 V或5 V予相應於圖1A1中第四佈線之佈線，而儲存及寫入資料。當相應於第四佈線之佈線的電位為0 V時，相應於電晶體162之電晶體(寫入電晶體)關閉；因而，供應予浮動閘極部FG之電位保持。當相應於第四佈線之佈線的電位為5 V時，相應於電晶體162之電晶體開啓；因而，相應於第三佈線之佈線的電位供應予浮動閘極部FG。
記憶體視窗寬度為記憶體裝置之特性的指標之一。此處，記憶體視窗寬度代表不同記憶體狀態之間偏移量ΔVcg曲線(Vcg-Id曲線)，顯示相應於第五佈線之佈線的電位Vcg與相應於電晶體160之電晶體(讀取電晶體)的汲極電流Id之間的關係。不同記憶體狀態表示0 V施加於浮動閘極部FG之狀態(以下稱為低狀態)，及5 V施加於浮動閘極部FG之狀態(以下稱為高狀態)。即，可藉由掃描低狀態及高狀態中電位Vcg而檢查記憶體視窗寬度。
圖23顯示初始狀態記憶體視窗寬度及執行資料寫入1×109
次之後所獲得之記憶體視窗寬度之檢查結果。在圖23中，水平軸代表Vcg(V)及垂直軸代表Id(A)。厚線為高狀態資料第一次寫入時之Vcg-Id特性曲線。薄線為低狀態資料第一次寫入時之Vcg-Id特性曲線。厚鏈線為高狀態資料寫入1×109
次之後之Vcg-Id特性曲線。薄鏈線為低狀態資料寫入1×109
次之後之Vcg-Id特性曲線。從圖23中可見，在資料寫入1×109
次之前及之後記憶體視窗寬度未改變，此表示至少直至執行資料寫入1×109
次，半導體裝置仍未惡化。
如上述，在依據文中所揭露之本發明之一實施例的半導體裝置之特性在重複資料儲存及寫入多達1×109
次之後仍未改變，及半導體裝置具有極高寫入耐久性。即，依據文中所揭露之本發明之一實施例，可體現具極高可靠度之半導體裝置。
在本範例中，將說明藉由測量包括純化氧化物半導體之電晶體的關閉狀態電流所獲得之結果。
在本範例中，使用依據實施例4之純化氧化物半導體製造電晶體。首先，考量包括純化氧化物半導體之電晶體具有極低關閉狀態電流，準備具1 m之充分大通道寬度W之電晶體，並測量關閉狀態電流。圖24顯示藉由測量具1 m通道寬度W之電晶體之關閉狀態電流所獲得之結果。在圖24中，水平軸代表閘極電壓VG及垂直軸代表汲極電流ID。若汲極電壓VD為+1 V或+10 V及閘極電壓VG介於-20 V至-5 V之範圍，電晶體之關閉狀態電流經發現為小於或等於1×10-12
A。再者，發現電晶體之關閉狀態電流為1 aA/μm(1×10-18
A/μm)或更低。
其次，將說明藉由更準確測量包括純化氧化物半導體之電晶體的關閉狀態電流所獲得之結果。如上述，包括純化氧化物半導體之電晶體的關閉狀態電流經發現為1×10-12
A或更低。此處，將說明藉由使用用於特性評估之元件更準確測量關閉狀態電流所獲得之結果。
首先，將參照圖25說明用於測量電流之特性評估之元件。
在圖25之用於特性評估之元件中，三測量系統800並聯。測量系統800包括電容器802、電晶體804、電晶體805、電晶體806及電晶體808。依據實施例4製造之電晶體用做電晶體804及808。
在測量系統800中，電晶體804之源極端子及汲極端子之一、電容器802之端子之一、及電晶體805之源極端子及汲極端子之一連接電源(供應V2)。電晶體804之源極端子及汲極端子之另一、電晶體808之源極端子及汲極端子之一、電容器802之另一端子、及電晶體805之閘極端子彼此連接。電晶體808之源極端子及汲極端子之另一、電晶體806之源極端子及汲極端子之一、及電晶體806之閘極端子連接電源(供應V1)。電晶體805之源極端子及汲極端子之另一及電晶體806之源極端子及汲極端子之另一彼此連接及做為輸出端子Vout。
用於控制電晶體804之開啓/關閉狀態的電位Vext_b2供應予電晶體804之閘極端子。用於控制電晶體808之開啓/關閉狀態的電位Vext_b1供應予電晶體808之閘極端子。從輸出端子輸出電位Vout。
其次，將說明使用上述測量系統用於測量電流之方法。
首先，簡要說明初始化期間施加電位差以測量關閉狀態電流。在初始化期間，用於開啓電晶體808之電位Vext_b1輸入電晶體808之閘極端子，電位V1供應予連接電晶體804之源極端子及汲極端子之另一之節點的節點A(即連接電晶體808之源極端子及汲極端子之一、電容器802之另一端子、及電晶體805之閘極端子之節點)。此處，電位V1為例如高電位。電晶體804關閉。
之後，用於關閉電晶體808之電位Vext_b1輸入電晶體808之閘極端子，使得電晶體808關閉。在電晶體808關閉之後，電位V1設定為低。電晶體804仍關閉。電位V2與電位V1為相同電位。因而，初始化期間結束。當初始化期間結束時，節點A與電晶體804之源極端子及汲極端子之一之間產生電位差，節點A與電晶體808之源極端子及汲極端子之另一之間亦產生電位差。因此，小量電荷流經電晶體804及電晶體808。即，關閉狀態電流產生。
其次，簡要說明關閉狀態電流之測量期間。在測量期間，電晶體804之源極端子及汲極端子之一的電位(即電位V2)及電晶體808之源極端子及汲極端子之另一的電位(即電位V1)固定為低電位。另一方面，節點A之電位於測量期間並未固定(節點A處於浮動狀態)。因此，電荷流經電晶體804，且儲存於節點A之電荷量隨時間而改變。節點A之電位改變隨節點A之電荷量而改變。即，輸出端子之輸出電位Vout亦改變。
圖26描繪其中施加電位差之初始化期間與下列測量期間之間電位關係的細節(時序圖)。
在初始化期間，首先，電位Vext_b2設定為電晶體804開啓之電位(高電位)。因而，節點A之電位成為V2，即低電位(VSS)。之後，電位Vext_b2設定為電晶體804關閉之電位(低電位)，使得電晶體804關閉。其次，電位Vext_b1設定為電晶體808開啓之電位(高電位)。因而，節點A之電位成為V1，即高電位(VDD)。之後，電位Vext_b1設定為電晶體808關閉之電位。因此，節點A進入浮動狀態及初始化期間結束。
在下列測量期間，電位V1及電位V2設定為電荷流至節點A之電位或電荷從節點A流出之電位。此處，電位V1及電位V2為低電位(VSS)。請注意，測量輸出電位Vout時，因為需操作輸出電路，有時V1暫時設定為高電位(VDD)。將V1為高電位(VDD)期間設定為短，使得測量不受影響。
當如上述施加電位差及展開測量期間時，節點A中儲存之電荷量隨時間而改變，及節點A之電位因而改變。此表示電晶體805之閘極端子的電位改變；因而，輸出端子之輸出電位Vout隨時間而改變。
以下將說明從所獲得之輸出電位Vout而計算關閉狀態電流之方法。
在計算關閉狀態電流之前，預先獲得節點A之電位VA
與輸出電位Vout之間關係。基此關係，從輸出電位Vout可獲得節點A之電位VA
。依據上述關係，可藉由下列方程式表示節點A之電位VA
，做為輸出電位Vout之函數。
[方程式1]
VA
=F(Vout)
藉由下列方程式表示節點A之電荷QA
，使用節點A之電位VA
、連接節點A之電容CA
、及常數(const)。此處連接節點A之電容CA
為電容器802之電容及另一電容之和。
[方程式2]
Q A
=C A V A
+const
由於節點A之電流IA
係藉由相對於時間微分流至節點A之電荷(或電荷從節點A流出)所獲得，節點A之電流IA
藉由下列方程式表示。
以此方式，可從連接節點A之電容CA
及輸出端子之輸出電位Vout，獲得節點A之電流IA
。
藉由上述方法，可測量關閉狀態之電晶體的源極與汲極之間流動之洩漏電流(關閉狀態電流)。
在本範例中，使用純化氧化物半導體製造電晶體804及電晶體808。電晶體之通道長度(L)相對於通道寬度(W)之比例為L/W=1：5。在平行排列之測量系統800中，電容器802之電容值為100 fF、1 pF及3 pF。
請注意，在本範例之測量中，VDD為5 V及VSS為0 V。在測量期間，測量Vout同時電位V1基本上設定為VSS，僅在每10至300秒之100毫秒期間設定為VDD。再者，流經元件之電流IA
的計算中使用之Δt為約30,000秒。
圖27顯示電流測量中經過時間Time與輸出電位Vout之間關係。從圖27觀看，電位隨時間而改變。
圖28顯示上述電流測量中所計算之關閉狀態電流。圖28顯示源極-汲極電壓V與關閉狀態電流1之間關係。依據圖28，在源極-汲極電壓為4 V之狀況下，關閉狀態電流為約40 zA/μm。此外，在源極-汲極電壓為3.1 V之狀況下，關閉狀態電流為10 zA/μm或更低。請注意，1 zA等於10-21
A。
如上述，從本範例確認在包括純化氧化物半導體之電晶體中，關閉狀態電流為充分地小。
本申請案係依據2010年1月15日向日本專利處提出申請之序號2010-007482日本專利申請案，其整個內容係以提及方式倂入本文。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件隔離絕緣層
108a、146．．．閘極絕緣層
110a、148a．．．閘極電極
112．．．絕緣層
114．．．雜質區
116．．．通道形成區
118．．．側壁絕緣層
120．．．重摻雜區
122．．．金屬層
124．．．金屬化合物區
125、126、128、150、152．．．層際絕緣層
130a、130b、142a、142b、154．．．源極/汲極電極
130c、148b．．．電極
132、134、138、143a、143b．．．絕緣層
144．．．氧化物半導體層
160、162、804、805、806、808．．．電晶體
164、802．．．電容器
701、702、721、723、740、741、771．．．外殼
703、713、725、727、765、767、773．．．顯示部
704．．．鍵盤
711、761．．．主體
712．．．觸控筆
714．．．操作按鈕
715‧‧‧外部介面
731‧‧‧電力開關
733‧‧‧操作鍵
735、743‧‧‧揚聲器
737‧‧‧鉸鏈部
742‧‧‧顯示面板
744‧‧‧麥克風
746‧‧‧指向裝置
747‧‧‧相機鏡頭
748‧‧‧外部連接端子
749‧‧‧太陽能電池
750‧‧‧外部記憶體槽
763‧‧‧目鏡部
764‧‧‧操作開關
766‧‧‧電池
770‧‧‧電視機
775‧‧‧支架
780‧‧‧遙控器
800‧‧‧測量系統
1100‧‧‧記憶格
1111‧‧‧第一驅動電路
1112‧‧‧第二驅動電路
1113‧‧‧第三驅動電路
1114‧‧‧第四驅動電路
在所附圖式中：
圖1A1及1A2為半導體裝置之電路圖；
圖2為半導體裝置之電路圖；
圖3為時序圖；
圖4為半導體裝置之電路圖；
圖5為半導體裝置之電路圖；
圖6為半導體裝置之電路圖；
圖7為時序圖；
圖8為半導體裝置之電路圖；
圖9為半導體裝置之電路圖；
圖10為半導體裝置之電路圖；
圖11為半導體裝置之電路圖；
圖12為半導體裝置之電路圖；
圖13為半導體裝置之電路圖；
圖14A為半導體裝置之截面圖及圖14B為半導體裝置之平面圖；
圖15A至15H為截面圖，描繪半導體裝置之製造步驟；
圖16A至16E為截面圖，描繪半導體裝置之製造步驟；
圖17A為半導體裝置之截面圖及圖17B為半導體裝置之平面圖；
圖18A至18D為截面圖，描繪半導體裝置之製造步驟；
圖19A為半導體裝置之截面圖及圖19B為半導體裝置之平面圖；
圖20A至20D為截面圖，描繪半導體裝置之製造步驟；
圖21A至21C為截面圖，描繪半導體裝置之製造步驟；
圖22A至22F各描繪包括半導體裝置之電子裝置；
圖23顯示記憶體視窗寬度之檢查結果；
圖24顯示包括氧化物半導體之電晶體特性；
圖25為元件電路圖，用於評估包括氧化物半導體之電晶體特性；
圖26為元件時序圖，用於評估包括氧化物半導體之電晶體特性；
圖27顯示包括氧化物半導體之電晶體特性；及
圖28顯示包括氧化物半導體之電晶體特性。
1111．．．第一驅動電路
1112．．．第二驅動電路
1113．．．第三驅動電路
1114．．．第四驅動電路
Claims (19)
- 一種半導體裝置，包含：源極線；延長跨越該源極線之位元線；第一信號線；第二信號線；字線；記憶格；第一驅動電路，電性連接該位元線；及第二驅動電路，電性連接該源極線，其中該記憶格包括第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器，其中該第二電晶體包括氧化物半導體，其中該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一彼此電性連接，其中該源極線電性連接該第一源極電極，其中該位元線電性連接該第一汲極電極，其中該第一信號線電性連接該第二源極電極與該第二汲極電極之另一個，其中該第二信號線電性連接該第二閘極電極，及其中該字線電性連接該電容器之另一該電極。
- 一種半導體裝置，包含：源極線； 延長跨越該源極線之位元線；第一信號線；第二信號線；字線；記憶格；第一驅動電路，電性連接該位元線；第二驅動電路，電性連接該源極線及該字線；第三驅動電路，電性連接該第一信號線；及第四驅動電路，電性連接該第二信號線，其中該記憶格包括第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器，其中該第二電晶體包括氧化物半導體，其中該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一彼此電性連接，其中該源極線電性連接該第一源極電極，其中該位元線電性連接該第一汲極電極，其中該第一信號線電性連接該第二源極電極與該第二汲極電極之另一個，其中該第二信號線電性連接該第二閘極電極，及其中該字線電性連接該電容器之另一該電極。
- 一種半導體裝置，包含：源極線；延長跨越該源極線之位元線； 第一信號線；第二信號線；字線；記憶格；第一驅動電路，電性連接該位元線及該字線；第二驅動電路，電性連接該源極線；第三驅動電路，電性連接該第一信號線；及第四驅動電路，電性連接該第二信號線，其中該記憶格包括第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器，其中該第二電晶體包括氧化物半導體，其中該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一彼此電性連接，其中該源極線電性連接該第一源極電極，其中該位元線電性連接該第一汲極電極，其中該第一信號線電性連接該第二源極電極與該第二汲極電極之另一個，其中該第二信號線電性連接該第二閘極電極，及其中該字線電性連接該電容器之另一該電極。
- 如申請專利範圍第1至3項中任一項之半導體裝置，其中該第一電晶體包括氧化物半導體以外之半導體。
- 如申請專利範圍第1至3項中任一項之半導體裝置，進一步包含電性連接該位元線之讀取電路。
- 如申請專利範圍第1至3項中任一項之半導體裝置，其中該第一電晶體包括：第一通道形成區，包括該氧化物半導體以外之該半導體；雜質區；該第一通道形成區上之第一閘極絕緣層；該第一閘極絕緣層上之該第一閘極電極；及電性連接該雜質區的該第一源極電極及該第一汲極電極。
- 如申請專利範圍第1至3項中任一項之半導體裝置，其中該第二電晶體包括：該第一電晶體上方之該第二源極電極及該第二汲極電極；第二通道形成區，包括該氧化物半導體，並電性連接該第二源極電極及該第二汲極電極；該第二通道形成區上之該第二閘極絕緣層；及該第二閘極絕緣層上之該第二閘極電極。
- 如申請專利範圍第7項之半導體裝置，其中該電容器包括：該第二源極電極及該第二汲極電極之一；該第二閘極絕緣層；及該第二閘極絕緣層上之電容器電極。
- 如申請專利範圍第1至3項中任一項之半導體裝置，其中該氧化物半導體包含銦、鎵、錫及鋅之至少之 一。
- 一種電子裝置，包含如申請專利範圍第1至3項中任一項之半導體裝置，其中該電子裝置係選自包含電腦、行動電話、可攜式資訊終端機、數位相機、數位攝影機、電子紙及電視裝置之群組之一。
- 一種半導體裝置，包含：第一佈線，延長跨越該第一佈線之第二佈線，第三佈線，第四佈線，和第五佈線；記憶格，包含第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器，第一驅動電路，電性連接該第一佈線；第二驅動電路，電性連接該第二佈線和該第三佈線；第三驅動電路，電性連接該第四佈線；以及第四驅動電路，電性連接該第五佈線，其中該第二電晶體包含氧化物半導體層，該氧化物半導體層包含通道形成區，其中該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一彼此電性連接，其中該第二佈線電性連接該第一源極電極和該第一汲極電極之一，其中該第一佈線電性連接該第一源極電極和該第一汲極電極之另一個，其中該第四佈線電性連接該第二源極電極和該第二汲 極電極之另一個，其中該第五佈線電性連接該第二閘極電極，其中該第三佈線電性連接該電容器之另一該電極，以及其中該記憶格設置在該第一驅動電路和該第三驅動電路間，和該第二驅動電路和該第四驅動電路間。
- 一種半導體裝置，包含：第一佈線，延長跨越該第一佈線之第二佈線，第三佈線，第四佈線，和第五佈線；記憶格，包含第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器，第一驅動電路，電性連接該第一佈線；第二驅動電路，電性連接該第二佈線和該第三佈線；第三驅動電路，電性連接該第四佈線；以及第四驅動電路，電性連接該第五佈線，其中該第二電晶體包含氧化物半導體層，該氧化物半導體層包含通道形成區，其中該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一彼此電性連接，其中該第二佈線電性連接該第一源極電極和該第一汲極電極之一，其中該第一佈線電性連接該第一源極電極和該第一汲極電極之另一個， 其中該第四佈線電性連接該第二源極電極和該第二汲極電極之另一個，其中該第五佈線電性連接該第二閘極電極，其中該第三佈線電性連接該電容器之另一該電極，以及其中該記憶格設置在該第一驅動電路和該第四驅動電路間，和該第二驅動電路和該第三驅動電路間。
- 一種半導體裝置，包含：第一佈線，延長跨越該第一佈線之第二佈線，第三佈線，第四佈線，和第五佈線；記憶格，包含第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器，第一驅動電路，電性連接該第一佈線和該第二佈線；第二驅動電路，電性連接該第三佈線；第三驅動電路，電性連接該第四佈線；以及第四驅動電路，電性連接該第五佈線，其中該第二電晶體包含氧化物半導體層，該氧化物半導體層包含通道形成區，其中該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一彼此電性連接，其中該第三佈線電性連接該第一源極電極和該第一汲極電極之一，其中該第一佈線電性連接該第二源極電極和該第二汲 極電極之另一個，其中該第五佈線電性連接該第二閘極電極，其中該第二佈線電性連接該電容器之另一該電極，以及其中該記憶格設置在該第一驅動電路和該第三驅動電路間，和該第二驅動電路和該第四驅動電路間。
- 一種半導體裝置，包含：第一佈線，延長跨越該第一佈線之第二佈線，第三佈線，第四佈線，和第五佈線；記憶格，包含第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器，第一驅動電路，電性連接該第一佈線和該第二佈線；第二驅動電路，電性連接該第三佈線；第三驅動電路，電性連接該第四佈線；以及第四驅動電路，電性連接該第五佈線，其中該第二電晶體包含氧化物半導體層，該氧化物半導體層包含通道形成區，其中該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一彼此電性連接，其中該第三佈線電性連接該第一源極電極和該第一汲極電極之一，其中該第一佈線電性連接該第二源極電極和該第二汲極電極之另一個， 其中該第五佈線電性連接該第二閘極電極，其中該第二佈線電性連接該電容器之另一該電極，以及其中該記憶格設置在該第一驅動電路和該第四驅動電路間，和該第二驅動電路和該第三驅動電路間。
- 如申請專利範圍第11至14項中任一項之半導體裝置，其中該第一電晶體包含氧化物半導體層以外之半導體層。
- 如申請專利範圍第11至14項中任一項之半導體裝置，進一步包含電性連接該第一佈線之讀取電路。
- 如申請專利範圍第11至14項中任一項之半導體裝置，其中該氧化物半導體層包含銦、鎵、錫及鋅之至少之一。
- 如申請專利範圍第11至14項中任一項之半導體裝置，其中該第二電晶體設置在該第一電晶體上，其間插入絕緣層。
- 如申請專利範圍第11至14項中任一項之半導體裝置，其中該通道形成區包含晶體。
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| MM4A | Annulment or lapse of patent due to non-payment of fees |