JP5727804B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法、ならびに半導体装置の駆動方法に関する。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタ（容量素子）に電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ（情報）の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去の動作には比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。
動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。
高速動作が可能な半導体装置を提供することを目的の一とする。
消費電力が低減された半導体装置を提供することを目的の一とする。
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
本発明の一態様は、読み出し用トランジスタと、酸化物半導体を有する書き込み用トランジスタと、容量素子と、を含む不揮発性のメモリセルと、読み出し信号線と、ビット線と、ワード線を有し、書き込み用トランジスタのソース電極またはドレイン電極の一方と、読み出し用トランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、容量素子の他方の電極は、読み出し信号線に電気的に接続され、読み出し用トランジスタのソース電極またはドレイン電極の一方は、異なるメモリセルの読み出し信号線に電気的に接続され、書き込み用トランジスタのソース電極またはドレイン電極の他方と、読み出し用トランジスタのソース電極またはドレイン電極の他方は、ビット線に電気的に接続され、書き込み用トランジスタのゲート電極は、ワード線と電気的に接続されていることを特徴とする半導体装置である。
本発明の一態様は、読み出し用トランジスタと、酸化物半導体を有する書き込み用トランジスタと、容量素子と、を含む不揮発性のメモリセルと、読み出し信号線と、ビット線と、ワード線を有し、書き込み用トランジスタのソース電極またはドレイン電極の一方と、読み出し用トランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、読み出し用トランジスタのソース電極またはドレイン電極の一方は、読み出し信号線に電気的に接続され、書き込み用トランジスタのソース電極またはドレイン電極の他方と、読み出し用トランジスタのソース電極またはドレイン電極の他方は、ビット線に電気的に接続され、書き込み用トランジスタのゲート電極は、ワード線と電気的に接続され、容量素子の他方の電極は、異なるメモリセルの読み出し信号線に電気的に接続されていることを特徴とする半導体装置である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む不揮発性のメモリセルと、第１の配線と、第２の配線と、第３の配線を有し、第２のトランジスタのソース電極またはドレイン電極の一方と、第１のトランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、容量素子の他方の電極は、第１の配線に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、異なるメモリセルの第１の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方と第１のトランジスタのソース電極またはドレイン電極の他方は、第２の配線に電気的に接続され、第２のトランジスタのゲート電極は、第３の配線と電気的に接続されていることを特徴とする半導体装置である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む不揮発性のメモリセルと、第１の配線と、第２の配線と、第３の配線を有し、第２のトランジスタのソース電極またはドレイン電極の一方と、第１のトランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第１の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方と、第１のトランジスタのソース電極またはドレイン電極の他方は、第２の配線に電気的に接続され、第２のトランジスタのゲート電極は、第３の配線に電気的に接続され、容量素子の他方の電極は、異なるメモリセルの第１の配線に電気的に接続されていることを特徴とする半導体装置である。
上記半導体装置において、書き込み用トランジスタ、または第２のトランジスタに、酸化物半導体を有するトランジスタを用いることで、リフレッシュ動作の頻度を極めて低くすることが可能となる。
上記半導体装置において、書き込み用トランジスタ、または第２のトランジスタのオフ電流は、読み出し用トランジスタまたは第１のトランジスタのオフ電流よりも低いことが好ましい。
上記の半導体装置において、第２のトランジスタは、エネルギーギャップが３ｅＶより大きい材料を含んで構成されるのが好ましい。
上記の半導体装置において、第１のトランジスタのスイッチング速度は、第２のトランジスタのスイッチング速度よりも大きいことが好ましい。
本発明の一態様は、第１のトランジスタがオフ状態の時に、第２のトランジスタをオン状態とし、第２のトランジスタを介して、第２の配線に供給された電位を、第２のトランジスタのソース電極またはドレイン電極の一方と第１のトランジスタのゲート電極が接続されたノードに供給し、第２のトランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで情報の書き込みを行う半導体装置の駆動方法である。
本発明の一態様は、第２のトランジスタがオフ状態の時に、第２の配線が第２の電位となるように第２の配線に電荷を供給した後で、第１のトランジスタのソース電極またはドレイン電極の一方が接続された異なるメモリセルの第１の配線に第１の電位を供給し、容量素子に接続された第１の配線に読み出し用の電位を供給し、第２の配線の電位を検知することでノードに保持された情報の読み出しを行う半導体装置の駆動方法である。
本発明の一態様は、第２のトランジスタがオフ状態の時に、第２の配線が第２の電位となるように第２の配線に電荷を供給した後で、第１のトランジスタのソース電極またはドレイン電極の一方が接続された第１の配線に第１の電位を供給し、第２の配線の電位を検知することでノードに保持された情報の読み出しを行う半導体装置の駆動方法である。
なお、第１の電位は、第２の電位とは異なる電位とする。
なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、一定期間以上（少なくとも１×１０４秒以上、好ましくは１×１０６秒以上）情報を保持可能な半導体装置をいう。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
本発明の一態様によれば、半導体装置の専有面積を削減できるため、高集積化、大記憶容量化が可能な半導体装置を提供することができる。
情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。
トランジスタのオン状態、オフ状態によって、情報の書き込みが行われ、情報を消去するための動作も不要であるため、高速な動作も容易に実現しうる。
酸化物半導体を用いたトランジスタをメモリセルに適用することにより、極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能となる。
酸化物半導体を用いたトランジスタと、高速動作可能な酸化物半導体以外の材料を用いたトランジスタとを組み合わせて用いることにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能となる。
半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の動作に係るタイミングチャート 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の動作に係るタイミングチャート 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の作製工程に係る断面図 半導体装置を用いた電子機器を説明するための図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性評価用回路図 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１乃至図５を参照して説明する。本実施の形態では、トランジスタにｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合について説明する。
図１に、本実施の形態で開示する半導体装置の回路構成を示す。図１に示す半導体装置は、第１のトランジスタ２０１と、第２のトランジスタ２０２と、容量素子２６４を含む不揮発性のメモリセル２００を有する。図１において、第３の配線２１３（ワード線ＷＬとも呼ぶ）と第２のトランジスタ２０２（トランジスタＴＲＷとも呼ぶ）のゲート電極が電気的に接続されている。第２のトランジスタ２０２のソース電極またはドレイン電極の一方と、第１のトランジスタ２０１（トランジスタＴＲＲとも呼ぶ）のゲート電極と、容量素子２６４の電極の一方が電気的に接続されている。容量素子２６４の他方の電極と、第１の配線２１１（読み出し信号線ＲＬとも呼ぶ）が電気的に接続されている。第１のトランジスタ２０１のソース電極またはドレイン電極の一方と、メモリセル２００とは異なるメモリセル２４０の第１の配線２２１（読み出し信号線ＲＬＸとも呼ぶ）が電気的に接続されている。第１のトランジスタ２０１のソース電極またはドレイン電極の他方と、第２のトランジスタ２０２のソース電極またはドレイン電極の他方が、第２の配線２１２（ビット線ＢＬとも呼ぶ）と電気的に接続されている。第１のトランジスタ２０１は読み出し用のトランジスタとして機能し、第２のトランジスタ２０２は書き込み用のトランジスタとして機能する。
図１に示す半導体装置は、書き込み用のトランジスタと読み出し用のトランジスタのビット線ＢＬを共用とし、読み出し用のトランジスタのソース電極またはドレイン電極の一方が接続する配線を、異なるメモリセルの配線と共用とすることで、単位メモリセルあたりの接続配線数を３本とした、３端子型の半導体装置である。
書き込み用の第２のトランジスタ２０２のオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下であることが望ましい。通常のシリコン半導体を含むトランジスタでは、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶと大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用のトランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
さらに酸化物半導体を含むトランジスタはサブスレッショルドスイング値（Ｓ値）が小さく、該トランジスタを書き込み用トランジスタとして用いることで、メモリセルへの書き込みパルスの立ち上がりを極めて急峻にすることができる。
本実施の形態では、書き込み用の第２のトランジスタ２０２に、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が極めて小さいという特徴を有している。このため、第２のトランジスタ２０２をオフ状態とすることで、第２のトランジスタ２０２のソース電極またはドレイン電極の一方と、第１のトランジスタ２０１のゲート電極と、容量素子２６４の電極の一方が電気的に接続されたノード２８１（ノードＮＤとも呼ぶ）の電荷を極めて長時間にわたって保持することが可能となる。そして、容量素子２６４を有することにより、ノードＮＤに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
読み出し用の第１のトランジスタ２０１としては、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
第１のトランジスタ２０１には、第２のトランジスタ２０２ほどのオフ電流の制限はなく、メモリセルの動作速度を高速化するために、第２のトランジスタ２０２よりもスイッチング速度が速い（例えば、電界効果移動度の値が大きい）トランジスタを用いることができる。すなわち、第１のトランジスタ２０１には、酸化物半導体以外の半導体材料を用いたトランジスタを適用することができる。なお、選択する半導体材料によっては、第１のトランジスタ２０１のオフ電流は第２のトランジスタ２０２のオフ電流よりも高くなることがある。第１のトランジスタ２０１に用いる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができる。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた第１のトランジスタ２０１は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
なお、第２のトランジスタ２０２がオフ状態の場合、ノード２８１は絶縁体中に埋設された（所謂、浮遊状態）と見ることができ、ノード２８１には電荷が保持される。すなわち、ノード２８１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。酸化物半導体を用いた第２のトランジスタ２０２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、第２のトランジスタ２０２のリークによる、ノード２８１に蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第２のトランジスタ２０２により、不揮発性のメモリセルを実現することが可能である。
また、第２のトランジスタ２０２のオフ電流が例えば実質的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。
また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。
続いて、メモリセル２００への情報の書き込み（書き換え）動作について説明する。まず、書き込み対象として選択されたメモリセル２００に接続する第１の配線２１１（読み出し信号線ＲＬ）の電位をローレベル電位ＶＲＬＬとする。続いて、第３の配線２１３（ワード線ＷＬ）の電位を、書き込み用トランジスタである第２のトランジスタ２０２がオン状態となる電位にして、第２のトランジスタ２０２をオン状態とする。ここでは、第３の配線２１３にハイレベル電位ＶＷＬＨが与えられる。これにより、選択されたメモリセル２００に接続する第２の配線２１２（ビット線ＢＬ）の電位がノード２８１（ノードＮＤ）に供給される。ここでは、ローレベル電位ＶＢＬＬ、またはハイレベル電位ＶＢＬＨが与えられる。その後、第３の配線２１３の電位を、第２のトランジスタ２０２がオフ状態となる電位にして、第２のトランジスタ２０２をオフ状態とすることにより、ノード２８１が浮遊状態となるため、ノード２８１には所定の電荷が保持されたままの状態となる。以上のように、ノード２８１に所定量の電荷を蓄積及び保持させることで、メモリセル２００に情報を記憶させることができる（書き込みモード）。
この時、読み出し用トランジスタである第１のトランジスタ２０１が常にオフ状態となっていることが肝要である。もし、ノード２８１にＶＢＬＨもしくはＶＢＬＬが与えられた時に、第１のトランジスタ２０１がオン状態となると、第１のトランジスタ２０１を介して第２の配線２１２（ビット線ＢＬ）と、異なるメモリセル２４０の第１の配線２２１が導通状態となる。すると、両配線の電位が干渉してしまうため、正しい情報がノード２８１に与えられなくなる。
第１の配線２１１には、ローレベル電位ＶＲＬＬ、またはハイレベル電位ＶＲＬＨが供給される。すなわち、異なるメモリセル２４０の第１の配線２２１にもローレベル電位ＶＲＬＬ、またはハイレベル電位ＶＲＬＨが供給される。第１の配線２１１および異なるメモリセル２４０の第１の配線２２１とも、書き込み動作時は常にローレベル電位ＶＲＬＬが供給される。第１のトランジスタ２０１のしきい値電圧をＶｔｈ１とすると、書き込み動作時に第１のトランジスタ２０１がオフ状態を維持するために、ＶＢＬＨ、ＶＲＬＬ、及びＶｔｈ１を式１を満たす関係とする。
ＶＢＬＨ−ＶＲＬＬ＜Ｖｔｈ１・・・式１
また、ノード２８１にＶＢＬＨが書き込まれた非選択メモリセルが存在する時に、該非選択メモリセルと第２の配線２１２を共用している他のメモリセルが選択され、選択メモリセルにＶＢＬＬを書き込むために、第２の配線２１２にＶＢＬＬが供給される場合がある。この時、該非選択メモリセルの第１のトランジスタ２０１がオフ状態を維持するために、ＶＢＬＨ、ＶＢＬＬ、及びＶｔｈ１を式２を満たす関係とする。式２は、ビット線に供給されるハイレベル電位とローレベル電位の電位差を、第１のトランジスタ２０１のしきい値電圧未満とする必要があることを示している。
ＶＢＬＨ−ＶＢＬＬ＜Ｖｔｈ１・・・式２
本実施の形態で示す半導体装置は、フローティングゲート型トランジスタの様に書き込み（書き換え）時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するのではなく、第２のトランジスタ２０２のスイッチング動作により電荷の移動が起こるため、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高い。また、フローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要となるため、半導体装置の省電力化が実現できる。
次に、メモリセルに記憶された情報を読み出す読み出し動作について説明する。まず、第３の配線２１３の電位を、書き込み用トランジスタである第２のトランジスタ２０２がオフ状態となる電位にして、第２のトランジスタ２０２をオフ状態とする。ここでは、第３の配線２１３にローレベル電位ＶＷＬＬが与えられる。また、異なるメモリセル２４０の第１の配線２２１にＶＲＬＬを供給する。次いで、第２の配線２１２に電荷を与え（プリチャージ）、第２の配線２１２の電位をＶＢＬＨとする。次いで、読み出し対象メモリセルの第１の配線２１１に、読み出し電位としてハイレベル電位ＶＲＬＨを供給し、この時の第２の配線２１２の電位を検知することで、メモリセルに記憶された情報を読み出すことができる（読み出しモード）。なお、プリチャージにより第２の配線２１２に与える電位は、該電位とノード２８１に保持される電位との電位差がＶｔｈ１より小さく、かつ、読み出し電位と異なる電位であれば、これに限らない。
容量素子２６４の容量値が、第１のトランジスタ２０１のゲート容量値よりも十分大きい場合に、第１の配線２１１のハイレベル電位ＶＲＬＨは、式３及び式４を満たすように設定される。
ＶＲＬＨ＋ＶＢＬＨ＞Ｖｔｈ１・・・式３
ＶＲＬＨ＋ＶＢＬＬ＜Ｖｔｈ１・・・式４
つまり、式３は、ノード２８１にＶＢＬＨが保持されている場合に、第１の配線２１１にＶＲＬＨが供給されると、第１のトランジスタ２０１のゲート電極の電位がしきい値電圧Ｖｔｈ１より大きくなり、第１のトランジスタ２０１がオン状態となることを示している。第１のトランジスタ２０１がオン状態となると、第１のトランジスタ２０１を介して、異なるメモリセル２４０の第１の配線２２１のローレベル電位ＶＲＬＬが第２の配線２１２に与えられる。
また、式４は、ノード２８１にＶＢＬＬが保持されている場合に、第１の配線２１１にＶＲＬＨが供給されても、第１のトランジスタ２０１のゲート電極の電位はしきい値電圧Ｖｔｈ１未満であるため、第１のトランジスタ２０１はオフ状態のままであることを示している。つまり、第２の配線２１２の電位は、プリチャージされた電位（ここではＶＢＬＨ）のままとなる。
また、式３および式４から、読み出し電位であるハイレベル電位ＶＲＬＨの設定範囲を、式５として求めることができる。
Ｖｔｈ１−ＶＢＬＨ＜ＶＲＬＨ＜Ｖｔｈ１−ＶＢＬＬ・・・式５
また、読み出し電位であるＶＲＬＨは、式６を満たすように設定すると好適である。
ＶＲＬＨ＝Ｖｔｈ１−（ＶＢＬＨ＋ＶＢＬＬ）／２・・・式６
また、第３の配線２１３（ワード線ＷＬ）には、第２のトランジスタ２０２をオン状態とするハイレベル電位ＶＷＬＨ、もしくは第２のトランジスタ２０２をオフ状態とするローレベル電位ＶＷＬＬが供給される。第２のトランジスタ２０２のしきい値電圧をＶｔｈ２とすると、ハイレベル電位ＶＷＬＨは式７を、ローレベル電位ＶＷＬＬは式８を満たすように決定される。
ＶＷＬＨ＞Ｖｔｈ２＋ＶＢＬＨ・・・式７
ＶＷＬＬ＜Ｖｔｈ２＋ＶＢＬＬ・・・式８
なお、読み出しモードにおいて第１の配線２１１にハイレベル電位ＶＲＬＨが与えられると、第１の配線２１１に接続している他のメモリセルのうち、ノード２８１がＶＢＬＨとなっているメモリセルの第１のトランジスタ２０１もオン状態となるが、ノード２８１は浮遊状態であるため、ノード２８１に保持された電荷は保持されたままとなる。
図１に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図２のような回路に置き換えることが可能である。つまり、図２では、第１のトランジスタ２０１および容量素子２６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。なお、一般に、容量素子は２つの電極間に誘電体層（絶縁層）を挟んで形成される。また、容量素子の容量値は、２つの電極と誘電体層が重畳する面積と、誘電体層の厚さ及び誘電率により決定される。Ｒ１およびＣ１は、それぞれ、容量素子２６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子２６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、第１のトランジスタ２０１の抵抗値および容量値であり、抵抗値Ｒ２は第１のトランジスタ２０１がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量値に相当する。なお、抵抗値Ｒ２は、第１のトランジスタ２０１のゲート電極とチャネル形成領域との間の抵抗値を示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。
第２のトランジスタ２０２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主として第２のトランジスタ２０２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、第２のトランジスタ２０２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。第２のトランジスタ２０２以外において生じるリークが大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１＞Ｃ２の関係を満たすことが望ましい。Ｃ１を十分大きくすることで、第１の配線２１１によってノード２８１の電位を制御する際（例えば、読み出しの際）に、第１の配線２１１の電位変化を効率よくノード２８１に伝えることができる。すなわち、ＶＲＬＨとＶＲＬＬの電位差を小さくすることができるため、半導体装置の消費電力を低減させることができる。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、第１のトランジスタ２０１や第２のトランジスタ２０２のゲート絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
なお、容量素子２６４の絶縁層の比誘電率εｒ１と、第１のトランジスタ２０１のゲート絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子２６４の面積Ｓ１と、第１のトランジスタ２０１のゲート絶縁層と半導体層が重畳する面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１＞Ｃ２を実現することが容易である。具体的には、例えば、容量素子２６４においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１＝１５とし、第１のトランジスタ２０１のゲート絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
ここで、前述の３端子型の半導体装置における書き込みモード、及び読み出しモードの動作について、図４に示すタイミングチャートを用いて、より具体的に説明しておく。図４に示すタイミングチャートは、図中に示す各部位の電位または状態の時間変化を示している。図４では、ＴＲＷ及びＴＲＲのしきい値電圧を共に２Ｖとし、ＶＷＬＨの電位を４Ｖとし、ＶＷＬＬの電位を０Ｖとし、ＶＢＬＨの電位を１Ｖとし、ＶＢＬＬの電位を０Ｖとし、ＶＲＬＨの電位を１．５Ｖとし、ＶＲＬＬの電位を０Ｖとし、読み出しモード時にビット線に与えられるプリチャージ電圧をＶＢＬＨとした例を示している。
図４（Ａ）は、書き込みモードの動作を説明するタイミングチャートである。ここでは、ノードＮＤにハイレベル電位ＶＢＬＨを保持させる動作について説明する。まず、第１の動作として、ワード線ＷＬの電位をＶＷＬＨとし、トランジスタＴＲＷをオン状態とする。また、読み出し信号線ＲＬ、及び異なるメモリセルの読み出し信号線ＲＬＸの電位をＶＲＬＬとする。
次に、第２の動作として、ビット線ＢＬの電位をＶＢＬＨとすると、トランジスタＴＲＷを介して、ノードＮＤにＶＢＬＨが供給される。
次に、第３の動作として、ワード線ＷＬの電位をＶＷＬＬとし、トランジスタＴＲＷをオフ状態とする。ノードＮＤに供給された電荷は、トランジスタＴＲＷがオフ状態となっても保持される。
ここで、トランジスタＴＲＷがオフ状態となる前に、読み出し信号線ＲＬやビット線ＢＬの電位が変動すると、ノードＮＤの電位が正しく保持されない可能性がある。読み出し信号線ＲＬやビット線ＢＬの電位を変動させる場合は、トランジスタＴＲＷをオフ状態としてから行う必要がある。第３の動作以降に、読み出し信号線ＲＬまたはビット線ＢＬの電位が変動しても、ノードＮＤに供給された電荷は保持されたままとなる。
なお、第１の動作と、第２の動作は、順序を入れ換えて行うことが可能である。
書き込みモード中は、読み出し信号線ＲＬ及び異なるメモリセルの読み出し信号線ＲＬＸの電位を常にＶＲＬＬとし、トランジスタＴＲＲを常にオフ状態とする。ここではＶＲＬＬを０Ｖとし、ＶＢＬＨの電位を１Ｖとし、ＶＢＬＬの電位を０Ｖとしているので、前述の式１を満たし、トランジスタＴＲＲがオフ状態となる。
なお、ノードＮＤにローレベル電位ＶＢＬＬを保持させる動作は、図４（Ａ）中のＶＢＬＨとＶＢＬＬを互いに置き換えることで説明できる。
図４（Ｂ）は、読み出しモードの動作を説明するタイミングチャートである。ここでは、ノードＮＤにハイレベル電位ＶＢＬＨが保持されている場合の動作について説明する。まず、第１の動作として、ワード線ＷＬの電位をＶＷＬＬとし、トランジスタＴＲＷをオフ状態とする。また、異なるメモリセルの読み出し信号線ＲＬＸの電位をＶＲＬＬとする。
次に、第２の動作として、ビット線ＢＬに電荷を与え（プリチャージ）、ビット線ＢＬの電位がＶＢＬＨ（１Ｖ）となるようにプリチャージする。
次に、第３の動作として、読み出し信号線ＲＬの電位をＶＲＬＨとする。ここでは、ＶＢＬＨの電位を１Ｖとし、ＶＲＬＨの電位を１．５Ｖとしているので、前述の式３を満たし、トランジスタＴＲＲがオン状態となる。トランジスタＴＲＲがオン状態となると、トランジスタＴＲＲを介して、ビット線ＢＬにＶＲＬＬが供給される。
ノードＮＤにローレベル電位ＶＢＬＬが保持されている場合は、式３は満たさず、式４を満たすため、ビット線ＢＬにＶＲＬＬが供給されず、プリチャージにより設定された電位、ここではＶＢＬＨのままとなる。このように、読み出し信号線ＲＬの電位をＶＲＬＨとした時の、ビット線ＢＬの電位を検知することで、ノードＮＤに保持されている情報を読み出す事ができる。
ノードＮＤに保持されている電荷は、読み出しモードの動作中、及び読み出しモード後も影響を受けず、書き込みモードにより新たな電荷に書き換えられるまで保持される。トランジスタＴＲＷは酸化物半導体を用いたオフ電流が極めて小さいトランジスタであるため、ノードＮＤの電荷を極めて長時間にわたって保持することが可能となる。
本実施の形態で示す半導体装置は、容量素子を介して、ノードＮＤに保持されている電位（電荷）を制御することで、メモリセルに記憶された情報を読み取る容量結合方式の半導体装置である。
ところで、いわゆるフラッシュメモリでは、コントロールゲートの電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
また、フラッシュメモリの上記原理によって、ゲート絶縁膜の劣化が進行し、書き換え回数の限界（１００００回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。
図３に、図１に示した半導体装置を用いた、ｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。図３は、メモリセル１２００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図３に、示す半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の読み出し信号線ＲＬと、ｎ本のビット線ＢＬと、複数のメモリセル１２００が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２１１と、第２の駆動回路１２１２と、第３の駆動回路１２１３といった周辺回路によって構成されている。ここで、メモリセル１２００としては、図１に示した構成が適用される。
つまり、各メモリセル１２００は、読み出し用トランジスタとして機能する第１のトランジスタ１２０１、書き込み用トランジスタとして機能する第２のトランジスタ１２０２を有している。第１のトランジスタ１２０１のゲート電極と、第２のトランジスタ１２０２のソース電極またはドレイン電極の一方と、容量素子１２６４の一方の電極とは電気的に接続され、読み出し信号線ＲＬと、容量素子１２６４の他方の電極とは電気的に接続されている。また、第１のトランジスタ１２０１のソース電極またはドレイン電極の一方は、異なるメモリセルの読み出し信号線ＲＬ（ＲＬＸ）と電気的に接続されている。また、ビット線ＢＬと、第１のトランジスタ１２０１のソース電極またはドレイン電極の他方と、第２のトランジスタ１２０２のソース電極またはドレイン電極の他方とは電気的に接続され、ワード線ＷＬと、第２のトランジスタ１２０２のゲート電極は電気的に接続されている。
また、ｉ行ｊ列のメモリセル１２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、読み出し信号線ＲＬ（ｉ）、ビット線ＢＬ（ｊ）、ワード線ＷＬ（ｉ）、にそれぞれ接続されている。
ビット線ＢＬは、第２の駆動回路１２１２と接続されており、読み出し信号線ＲＬは第１の駆動回路１２１１と接続されており、ワード線ＷＬは、第３の駆動回路１２１３と接続されている。なお、ここでは、第２の駆動回路１２１２、第１の駆動回路１２１１、第３の駆動回路１２１３をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。
第１のトランジスタ１２０１のソース電極またはドレイン電極の一方と接続する、異なるメモリセルの読み出し信号線ＲＬ（ＲＬＸ）は、異なるメモリセルであれば、どのメモリセルの読み出し信号線ＲＬと接続しても構わない。例えば、ｉ行目の第１のトランジスタ１２０１のソース電極またはドレイン電極の一方の電極を、ｉ＋１行目のメモリセルの読み出し信号線ＲＬに接続し、ｉ＋１行目の第１のトランジスタ１２０１のソース電極またはドレイン電極の一方の電極を、ｉ＋２行目のメモリセルの読み出し信号線ＲＬに接続し、ｉ＋２行目の第１のトランジスタ１２０１のソース電極またはドレイン電極の一方の電極を、ｉ＋３行目のメモリセルの読み出し信号線ＲＬに接続するというように、一行ずつずれながら接続する構成としてもよい。
また、ｉ行目とｉ＋１行目のメモリセルの読み出し信号線ＲＬを、互いの第１のトランジスタ１２０１のソース電極またはドレイン電極の一方の電極の接続先としてもよい。図３は、ｉ行目とｉ＋１行目のメモリセルの読み出し信号線ＲＬを、互いの第１のトランジスタ１２０１のソース電極またはドレイン電極の一方の電極の接続先と接続する例を示している。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。トランジスタをｐ型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。
また、本実施の形態では第２のトランジスタ２０２に酸化物半導体を用いる構成としたが、例えば、炭化シリコンなどの半導体材料を用いたトランジスタを、第２のトランジスタ２０２として用いる構成としてもよい。また、読み出し用の第１のトランジスタ２０１、及び書き込み用の第２のトランジスタ２０２を、共に酸化物半導体を用いたトランジスタとしてもよい。
図５に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
センスアンプ回路は、端子Ａの電位が参照電位Ｖｒｅｆ（例えば、０Ｖ）より高いとハイデータを出力し、端子Ａの電位が参照電位Ｖｒｅｆより低いとローデータを出力する。まず、トランジスタをオン状態として、端子Ａに接続されたビット線ＢＬにＶＢＬＨの電位をプリチャージする。次に、読み出しを行うメモリセルを読み出しモードとし、端子Ａに接続されたビット線ＢＬの電位を、参照電位Ｖｒｅｆと比較すると、メモリセルに記憶された情報に応じて、出力データがハイデータもしくはローデータを出力する。
このように、読み出し回路を用いることで、メモリセルに記憶されているデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、を少なくとも含んでいればよい。したがって、メモリセルあたりの面積を、例えば、１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。
加えて、書き込み用トランジスタと読み出し用トランジスタで共通のビット線ＢＬを使用することで、単位メモリセルあたりの配線数を削減できる。このため、更なる、単位メモリセルあたりの面積削減及びメモリセルの高集積化が可能となる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能となる。
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、オフ電流が１００ｚＡ以下と極めて小さいという優れた特性を有することを初めて見出した。開示する発明の一態様は、このような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、図６乃至図８を用いて、実施の形態１とは異なる構成の半導体装置を説明する。
図６に、本実施の形態で開示する半導体装置の回路構成を示す。図６に示す半導体装置は、第１のトランジスタ２０１と、第２のトランジスタ２０２と、容量素子２６４を含む不揮発性のメモリセル２５０を有する。図６において、第１の配線２１１（読み出し信号線ＲＬとも呼ぶ）と、第１のトランジスタ２０１のソース電極またはドレイン電極の一方が電気的に接続されている。第２のトランジスタ２０２（トランジスタＴＲＷとも呼ぶ）のソース電極またはドレイン電極の一方と、第１のトランジスタ２０１（トランジスタＴＲＲとも呼ぶ）のゲート電極が、容量素子２６４の電極の一方と電気的に接続されている。第２の配線２１２（ビット線ＢＬとも呼ぶ）が、第１のトランジスタ２０１のソース電極またはドレイン電極の他方と、第２のトランジスタ２０２のソース電極またはドレイン電極の他方と電気的に接続されている。第３の配線２１３（ワード線ＷＬとも呼ぶ）と第２のトランジスタ２０２のゲート電極が電気的に接続されている。容量素子２６４の他方の電極は、メモリセル２５０とは異なるメモリセル２９０の第１の配線２２１（読み出し信号線ＲＬＸとも呼ぶ）に電気的に接続されている。第１のトランジスタ２０１は読み出し用のトランジスタとして機能し、第２のトランジスタ２０２は書き込み用のトランジスタとして機能する。
図６に示す半導体装置は、書き込み用のトランジスタと読み出し用のトランジスタのビット線ＢＬを共用とし、容量素子２６４の他方の電極を、異なるメモリセルの読み出し信号線ＲＬ（読み出し信号線ＲＬＸ）と共用とすることで、単位メモリセルあたりの接続配線数を３本とした３端子型の半導体装置である。本実施の形態で説明する３端子型の半導体装置は、実施の形態１で説明した３端子型の半導体装置と比べて、異なるメモリセルの読み出し信号線ＲＬＸの接続部位が異なる構成となっている。
実施の形態１と同様に、書き込み用の第２のトランジスタ２０２には、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が極めて小さいという特徴を有している。このため、第２のトランジスタ２０２をオフ状態とすることで、第２のトランジスタ２０２のソース電極またはドレイン電極の一方と、第１のトランジスタ２０１のゲート電極と、容量素子２６４の電極の一方が電気的に接続されたノード２８１（ノードＮＤとも呼ぶ）の電位を極めて長時間にわたって保持することが可能となる。
また、本実施の形態１と同様に、第１のトランジスタ２０１には第２のトランジスタ２０２ほどのオフ電流の制限はなく、メモリセルの動作速度を高速化するために、第２のトランジスタ２０２よりもスイッチング速度が速い（例えば、電界効果移動度の値が大きい）トランジスタを用いることができる。すなわち、第１のトランジスタ２０１には、酸化物半導体以外の半導体材料を用いたトランジスタを適用することができる。なお、選択する半導体材料によっては、第１のトランジスタ２０１のオフ電流は第２のトランジスタ２０２のオフ電流よりも高くなることがある。第１のトランジスタ２０１に用いる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができる。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた第１のトランジスタ２０１は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
なお、本実施の形態１で説明した半導体装置と同様に、ノード２８１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。つまり、本実施の形態で説明する半導体装置においても、不揮発性のメモリセルを実現することが可能である。
続いて、本実施の形態で説明する半導体装置における、メモリセル２５０への情報の書き込み（書き換え）動作について説明する。まず、異なるメモリセル２９０の第１の配線２２１の電位をハイレベル電位ＶＲＬＨとする。また、書き込み対象として選択されたメモリセル２５０に接続する第３の配線２１３（ワード線ＷＬ）の電位を、書き込み用トランジスタである第２のトランジスタ２０２がオン状態となる電位にして、第２のトランジスタ２０２をオン状態とする。ここでは、第３の配線２１３にハイレベル電位ＶＷＬＨが与えられる。これにより、選択されたメモリセル２５０に接続する第２の配線２１２（ビット線ＢＬ）の電位がノード２８１（ノードＮＤ）に供給される。ここでは、ローレベル電位ＶＢＬＬ、もしくはハイレベル電位ＶＢＬＨが与えられる。その後、第３の配線２１３の電位を、第２のトランジスタ２０２がオフ状態となる電位にして、第２のトランジスタ２０２をオフ状態とすることにより、ノード２８１が浮遊状態となるため、ノード２８１には所定の電荷が保持されたままの状態となる。以上のように、ノード２８１に所定量の電荷を蓄積及び保持させることで、メモリセル２５０に情報を記憶させることができる（書き込みモード）。
この時、読み出し用トランジスタである第１のトランジスタ２０１が常にオフ状態となっていることが肝要である。もし、ノード２８１にＶＢＬＨもしくはＶＢＬＬが与えられた時に、第１のトランジスタ２０１がオン状態となると、第１のトランジスタ２０１を介して第１の配線２１１（読み出し信号線ＲＬ）と、第２の配線２１２が導通状態となる。すると、第１の配線２１１の電位が第２の配線２１２の電位と干渉してしまうため、正しい情報がノード２８１に与えられなくなる。
また、第１の配線２１１には、ローレベル電位ＶＲＬＬ、及びハイレベル電位ＶＲＬＨが供給されるが、書き込み動作時は常にハイレベル電位ＶＲＬＨが供給される。第１のトランジスタ２０１のしきい値電圧をＶｔｈ１とすると、書き込み動作時に第１のトランジスタ２０１がオフ状態を維持するために、ＶＢＬＨ、ＶＲＬＨ、及びＶｔｈ１を式９を満たす関係とする。
ＶＢＬＨ−ＶＲＬＨ＜Ｖｔｈ１・・・式９
また、ノード２８１にＶＢＬＨが書き込まれた非選択メモリセルが存在する時に、該非選択メモリセルと第２の配線２１２を共用している他のメモリセルが選択され、選択メモリセルにＶＢＬＬを書き込むために、第２の配線２１２にＶＢＬＬが供給される場合がある。この時、該非選択メモリセルの第１のトランジスタ２０１がオフ状態を維持するために、ＶＢＬＨ、ＶＢＬＬ、及びＶｔｈ１を式１０を満たす関係とする。式１０は、ビット線に供給されるハイレベル電位とローレベル電位の電位差を、第１のトランジスタ２０１のしきい値電圧未満とする必要があることを示している。
ＶＢＬＨ−ＶＢＬＬ＜Ｖｔｈ１・・・式１０
なお、図６に示す半導体装置は、容量素子２６４の他方の電極を、異なるメモリセル２９０の第１の配線２２１と電気的に接続する構成としている。全てのメモリセルの読み出し信号線ＲＬは、読み出しモード以外の時は常にＨｉｇｈレベル電位ＶＲＬＨが供給され、読み出しモード時にＬｏｗレベル電位ＶＲＬＬが供給される。本実施の形態では、読み出し用の第１のトランジスタ２０１にｎ型トランジスタ（ｎチャネル型トランジスタ）を用いているため、ノード２８１に情報が書き込まれた後で、異なるメモリセルの第１の配線２２１がＬｏｗレベル電位ＶＲＬＬに変動しても、第１のトランジスタ２０１はオフ状態のままとなる。
本実施の形態で示す半導体装置は、フローティングゲート型トランジスタの様に書き込み（書き換え）時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するのではなく、第２のトランジスタ２０２のスイッチング動作により電荷の移動が起こるため、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高い。また、フローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要となるため、半導体装置の省電力化が実現できる。
次に、メモリセルに記憶された情報を読み出す読み出し動作について説明する。まず、異なるメモリセル２９０の第１の配線２２１の電位をハイレベル電位ＶＲＬＨとする。また、第３の配線２１３の電位を、書き込み用トランジスタである第２のトランジスタ２０２がオフ状態となる電位にして、第２のトランジスタ２０２をオフ状態とする。ここでは、第３の配線２１３にローレベル電位ＶＷＬＬが与えられる。次いで、第２の配線２１２に電荷を与え（プリチャージ）、第２の配線２１２の電位をＶＢＬＨとする。次いで、読み出し対象メモリセルの第１の配線２１１に、読み出し電位としてローレベル電位ＶＲＬＬを供給し、この時の第２の配線２１２の電位を検知することで、メモリセルに記憶された情報を読み出すことができる（読み出しモード）。なお、プリチャージにより第２の配線２１２に与える電位は、該電位とノード２８１に保持される電位との電位差がＶｔｈ１より小さく、かつ、読み出し電位と異なる電位であれば、これに限らない。
第１の配線２１１のローレベル電位ＶＲＬＬは、式１１及び式１２を満たすように設定する。
ＶＢＬＨ−ＶＲＬＬ＞Ｖｔｈ１・・・式１１
ＶＢＬＬ−ＶＲＬＬ＜Ｖｔｈ１・・・式１２
つまり、式１１は、ノード２８１にＶＢＬＨが保持されている場合に、第１の配線２１１にＶＲＬＬが供給されると、第１のトランジスタ２０１のゲート電極と、第１の配線２１１が接続されているソース電極またはドレイン電極の一方との電位差が、しきい値電圧より大きくなり、第１のトランジスタ２０１がオン状態となることを示している。第１のトランジスタ２０１がオン状態となると、第１のトランジスタ２０１を介して第１の配線２１１のローレベル電位ＶＲＬＬが第２の配線２１２に与えられる。
また、式１２は、ノード２８１にＶＢＬＬが保持されている場合に、第１の配線２１１にＶＲＬＬが供給されると、第１のトランジスタ２０１のゲート電極と、第１の配線２１１が接続されているソース電極またはドレイン電極の一方との電位差がしきい値電圧未満であるため、第１のトランジスタ２０１はオフ状態のままであることを示している。つまり、第２の配線２１２の電位は、プリチャージされた電位（ここではＶＢＬＨ）のままとなる。
また、式１１および式１２から、読み出し電位であるローレベル電位ＶＲＬＬの設定範囲を、式１３として求めることができる。
ＶＢＬＬ−Ｖｔｈ１＜ＶＲＬＬ＜ＶＢＬＨ−Ｖｔｈ１・・・式１３
また、読み出し電位であるＶＲＬＬは、式１４を満たすように設定すると好適である。
ＶＲＬＬ＝（ＶＢＬＨ＋ＶＢＬＬ）／２−Ｖｔｈ１・・・式１４
また、第３の配線２１３（ワード線ＷＬ）には、第２のトランジスタ２０２をオン状態とするハイレベル電位ＶＷＬＨ、もしくは第２のトランジスタ２０２をオフ状態とするローレベル電位ＶＷＬＬが供給される。第２のトランジスタ２０２のしきい値電圧をＶｔｈ２とすると、ハイレベル電位ＶＷＬＨは式１５を、ローレベル電位ＶＷＬＬは式１６を満たすように決定される。
ＶＷＬＨ＞Ｖｔｈ２＋ＶＢＬＨ・・・式１５
ＶＷＬＬ＜Ｖｔｈ２＋ＶＢＬＬ・・・式１６
なお、読み出しモードにおいて第１の配線２１１にローレベル電位ＶＲＬＬが与えられると、第１の配線２１１に接続している他のメモリセルのうち、ノード２８１がＶＢＬＨとなっているメモリセルの第１のトランジスタ２０１もオン状態となるが、ノード２８１は浮遊状態であるため、ノード２８１に保持された電荷は保持されたままとなる。
ここで、本実施の形態で説明する３端子型の半導体装置における書き込みモード、及び読み出しモードの動作について、図８に示すタイミングチャートを用いて、より具体的に説明する。図８に示すタイミングチャートは、図中に示す各部位の電位または状態の時間変化を示している。図８では、ＴＲＷ及びＴＲＲのしきい値電圧を共に２Ｖとし、ＶＷＬＨの電位を４Ｖとし、ＶＷＬＬの電位を０Ｖとし、ＶＢＬＨの電位を１Ｖとし、ＶＢＬＬの電位を０Ｖとし、ＶＲＬＨの電位を１Ｖとし、ＶＲＬＬの電位を−１．５Ｖとし、読み出しモード時にビット線に与えられるプリチャージ電圧をＶＢＬＨとした例を示している。
図８（Ａ）は、書き込みモードの動作を説明するタイミングチャートである。ここでは、ノードＮＤにハイレベル電位ＶＢＬＨを保持させる動作について説明する。まず、第１の動作として、読み出し信号線ＲＬＸの電位をＶＲＬＨとする。また、ワード線ＷＬの電位をＶＷＬＨとし、トランジスタＴＲＷをオン状態とする。
次に、第２の動作として、ビット線ＢＬの電位をＶＢＬＨとすると、トランジスタＴＲＷを介して、ノードＮＤにＶＢＬＨが供給される。
次に、第３の動作として、ワード線ＷＬの電位をＶＷＬＬとし、トランジスタＴＲＷをオフ状態とする。ノードＮＤに供給された電荷は、トランジスタＴＲＷがオフ状態となっても保持される。
ここで、トランジスタＴＲＷがオフ状態となる前に、読み出し信号線ＲＬＸやビット線ＢＬの電位が変動すると、ノードＮＤの電位が正しく保持されない可能性がある。読み出し信号線ＲＬＸやビット線ＢＬの電位を変動させる場合は、トランジスタＴＲＷをオフ状態としてから行う必要がある。第３の動作以降に、読み出し信号線ＲＬＸやビット線ＢＬの電位が変動しても、ノードＮＤに供給された電荷は保持されたままとなる。
なお、第１の動作と、第２の動作は、順序を入れ換えて行うことが可能である。
書き込みモード中は、読み出し信号線ＲＬ及び読み出し信号線ＲＬＸの電位を常にＶＲＬＨとし、トランジスタＴＲＲを常にオフ状態とする。ここではＶＲＬＨを１Ｖとし、ＶＢＬＨの電位を１Ｖとし、ＶＢＬＬの電位を０Ｖとしているので、前述の式１を満たし、トランジスタＴＲＲがオフ状態となる。
なお、ノードＮＤにローレベル電位ＶＢＬＬを保持させる動作は、図８（Ａ）中のＶＢＬＨとＶＢＬＬを互いに置き換えることで説明できる。
図８（Ｂ）は、読み出しモードの動作を説明するタイミングチャートである。ここでは、ノードＮＤにハイレベル電位ＶＢＬＨが保持されている場合の動作について説明する。まず、第１の動作として、読み出し信号線ＲＬＸをＶＲＬＨとする。また、ワード線ＷＬの電位をＶＷＬＬとし、トランジスタＴＲＷをオフ状態とする。
次に、第２の動作として、ビット線ＢＬに電荷を与え（プリチャージ）、ビット線ＢＬの電位がＶＢＬＨ（１Ｖ）となるようにプリチャージする。
次に、第３の動作として、読み出し信号線ＲＬの電位をＶＲＬＬとする。ここでは、ＶＢＬＨの電位を１Ｖとし、ＶＲＬＬの電位を−１．５Ｖとしているので、前述の式１１を満たし、トランジスタＴＲＲがオン状態となる。トランジスタＴＲＲがオン状態となると、トランジスタＴＲＲを介して、ビット線ＢＬにＶＲＬＬが供給される。
ノードＮＤにローレベル電位ＶＢＬＬが保持されている場合は、式１１は満たさず、式１２を満たすため、ビット線ＢＬにＶＲＬＬが供給されず、プリチャージにより設定された電位、ここではＶＢＬＨのままとなる。このように、読み出し信号線ＲＬの電位をＶＲＬＬとした時の、ビット線ＢＬの電位を検知することで、ノードＮＤに保持されている情報を読み出す事ができる。
ノードＮＤに保持されている電荷は、読み出しモードの動作中、及び読み出しモード後も影響を受けず、書き込みモードにより新たな電荷に書き換えられるまで保持される。トランジスタＴＲＷは酸化物半導体を用いたオフ電流が極めて小さいトランジスタであるため、ノードＮＤの電荷を極めて長時間にわたって保持することが可能となる。
本実施の形態で示す半導体装置は、読み出し用トランジスタＴＲＲのソース電極（ドレイン電極）の電位を変動させ、ノードＮＤに保持されている電位（電荷）とソース電極との電位差により、メモリセルに記憶された情報を読み取るソース電位変動方式の半導体装置である。
ソース電位変動方式における容量素子２６４は、容量結合方式の読み出しモードにおける読み出し信号線ＲＬとノードＮＤの電位の加算には用いられない。すなわち、実施の形態１において図２を用いて説明したＣ１とＣ２の関係を考慮する必要がないため、容量素子２６４を設けなくとも動作させることが可能となる。
しかしながら、容量素子２６４を設けない構成とすると、メモリセルの平面構成または積層構成によっては、ノードＮＤの電位が意図せず変動してしまう恐れがある。このため、容量素子２６４を設けることで、ノードＮＤの電位変動を抑制し、ソース電位変動方式の半導体装置をより安定して動作させることができる。すなわち、半導体装置の信頼性を向上させることができる。
また、第２のトランジスタ２０２に、酸化物半導体を用いたトランジスタのようにオフ電流が極めて小さいトランジスタを用いることで、ノードＮＤの電位を長時間保持することが可能であるが、容量素子２６４を付加することで、ノードＮＤの電位を更に長時間保持することが可能となる。
図７に、図６に示した半導体装置を用いた、ｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。図７は、メモリセル１２５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図７に示す半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の読み出し信号線ＲＬと、ｎ本のビット線ＢＬと、複数のメモリセル１２５０が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２１１と、第２の駆動回路１２１２と、第３の駆動回路１２１３といった周辺回路によって構成されている。ここで、メモリセル１２５０としては、図６に示した構成が適用される。
つまり、各メモリセル１２５０は、読み出し用トランジスタとして機能する第１のトランジスタ１２０１、書き込み用トランジスタとして機能する第２のトランジスタ１２０２を有している。第１のトランジスタ１２０１のゲート電極と、第２のトランジスタ１２０２のソース電極またはドレイン電極の一方と、容量素子１２６４の一方の電極とは、電気的に接続され、読み出し信号線ＲＬと、第１のトランジスタ１２０１のソース電極またはドレイン電極の一方とは、電気的に接続され、ビット線ＢＬと、第１のトランジスタ１２０１のソース電極またはドレイン電極の他方と、第２のトランジスタ１２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、ワード線ＷＬと、第２のトランジスタ１２０２のゲート電極は電気的に接続されている。また、容量素子１２６４の他方の電極は、異なるメモリセルの読み出し信号線ＲＬ（ＲＬＸ）と電気的に接続されている。
また、ｉ行ｊ列のメモリセル１２５０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、読み出し信号線ＲＬ（ｉ）、ビット線ＢＬ（ｊ）、ワード線ＷＬ（ｉ）、にそれぞれ接続されている。
ビット線ＢＬは、第２の駆動回路１２１２と接続されており、読み出し信号線ＲＬは第１の駆動回路１２１１と接続されており、ワード線ＷＬは、第３の駆動回路１２１３と接続されている。なお、ここでは、第２の駆動回路１２１２、第１の駆動回路１２１１、第３の駆動回路１２１３をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。
図７は図３と似た構成であるが、図７では、第１のトランジスタ１２０１のソース電極またはドレイン電極の一方が読み出し信号線ＲＬに電気的に接続し、容量素子１２６４の他方の電極が異なるメモリセルの読み出し信号線ＲＬ（ＲＬＸ）と電気的に接続されている点が異なる。容量素子１２６４の他方の電極を接続する読み出し信号線ＲＬ（ＲＬＸ）は、異なるメモリセルの読み出し信号線ＲＬであれば、どのメモリセルの読み出し信号線ＲＬと接続しても構わない。例えば、ｉ行目のメモリセルの容量素子１２６４の他方の電極を、ｉ＋１行目のメモリセルの読み出し信号線ＲＬに接続し、ｉ＋１行目のメモリセルの容量素子１２６４の他方の電極を、ｉ＋２行目のメモリセルの読み出し信号線ＲＬに接続し、ｉ＋２行目のメモリセルの容量素子１２６４の他方の電極を、ｉ＋３行目のメモリセルの読み出し信号線ＲＬに接続するというように、一行ずつずれながら接続する構成としてもよい。
また、ｉ行目とｉ＋１行目のメモリセルの読み出し信号線ＲＬを、互いの容量素子１２６４の他方の電極の接続先としてもよい。図７は、ｉ行目とｉ＋１行目のメモリセルの読み出し信号線ＲＬを、互いの容量素子１２６４の他方の電極の接続先と接続する例を示している。
また、本実施の形態では第２のトランジスタ２０２に酸化物半導体を用いる構成としたが、例えば、炭化シリコンなどの半導体材料を用いたトランジスタを、第２のトランジスタ２０２として用いる構成としてもよい。また、読み出し用の第１のトランジスタ２０１、及び書き込み用の第２のトランジスタ２０２を、共に酸化物半導体を用いたトランジスタとしてもよい。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。トランジスタをｐ型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。
本実施の形態で開示する半導体装置は、動作原理上、ＤＲＡＭで必須とされるキャパシタを用いなくともよい構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が可能となる。加えて、書き込み用トランジスタと読み出し用トランジスタで共通のビット線ＢＬを使用することで、単位メモリセル当たりの配線数を削減できる。このため、更なる、単位メモリセル当たりの面積削減及びメモリセルの高集積化が可能となる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能となる。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図９乃至図１１を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図９は、半導体装置の構成の一例である。図９（Ａ）には、半導体装置の断面を、図９（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図９（Ａ）および図９（Ｂ）に示される半導体装置は、酸化物半導体以外の半導体材料を用いたトランジスタ１０１と、酸化物半導体を用いたトランジスタ１０２を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図９におけるトランジスタ１０１は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有する。また、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂ上には、配線１４２ｃ、および配線１４２ｄを有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０、及び高濃度不純物領域１２０に接する金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１０１を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１０１を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。また、電極１３０ｃは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、ゲート電極１１０と電気的に接続されている。なお、トランジスタ１０１の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。
図９におけるトランジスタ１０２は、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１０２を得ることができる。
なお、図９のトランジスタ１０２では、酸化物半導体層１４４が島状に加工されないため、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図９の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
なお、トランジスタ１０２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができる。
また、トランジスタ１０２および容量素子１６４の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめにトランジスタ１０１の作製方法について図１０を参照して説明し、その後、トランジスタ１０２の作製方法について図１１を参照して説明する。
〈トランジスタ１０１の作製方法〉
まず、半導体材料を含む基板１００を用意する（図１０（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０５を形成する（図１０（Ａ）参照）。保護層１０５としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０５をマスクとしてエッチングを行い、保護層１０５に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１０（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０５を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、または窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図１０（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図１０（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域１１４を形成する（図１０（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成される（図１０（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図１０（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４の上面を露出させると良い。なお、サイドウォール絶縁層１１８は、高集積化などの目的のために形成されない場合もある。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、不純物領域１１４の一部領域にリン（Ｐ）やヒ素（Ａｓ）などを添加して、不純物領域１１４と接する高濃度不純物領域１２０を形成する（図１０（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図１０（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図１０（Ｆ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図１０（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図１０（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面の凹凸を低減し、平坦性を向上させることにより、後の工程において形成される電極、配線、絶縁層、半導体層などの被覆性を良好なものとすることができる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０と接触する電極などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１０１が形成される（図１０（Ｈ）参照）。酸化物半導体以外の半導体材料を用いたトランジスタ１０１は、高速動作が可能である。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
〈トランジスタ１０２の作製方法〉
次に、図１１を用いて、層間絶縁層１２８上にトランジスタ１０２を作製する工程について説明する。なお、図１１は、層間絶縁層１２８上の各種電極や、トランジスタ１０２などの作製工程を示すものであるから、トランジスタ１０１等については省略している。
まず、層間絶縁層１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１１（Ａ）参照）。
導電層は、スパッタ法などのＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、層間絶縁層１２８上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように、酸化物半導体層１４４を形成する（図１１（Ｂ）参照）。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
酸化物半導体層１４４は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。酸化物半導体層１４４をＩ型（真性）とするため、この後行う脱水化処理または脱水素化処理は有効である。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：２：１［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットなどを用いることもできる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：０：１［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
酸化物半導体層１４４を形成する際に用いるスパッタガスは、希ガス（代表的にはアルゴン）、酸素、または、希ガス（代表的にはアルゴン）と酸素との混合ガスとするのが好適である。また、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４に含まれる不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば層間絶縁層１２８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図１１（Ｃ）参照）。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１１（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法などのＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図１１（Ｅ）参照）。層間絶縁層１５０および層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１０２が完成する（図１１（Ｅ）参照）。また、容量素子１６４が完成する。
図１１（Ｅ）に示すトランジスタ１０２は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはドレイン電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
本実施の形態において示すトランジスタ１０２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１０２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１２及び図１３を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１２は、半導体装置の構成の一例である。図１２（Ａ）には、半導体装置の断面を、図１２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１２（Ａ）は、図１２（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１２（Ａ）および図１２（Ｂ）に示される半導体装置は、酸化物半導体以外の半導体材料を用いたトランジスタ１０１を有し、酸化物半導体を用いたトランジスタ１０２を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１０２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１２におけるトランジスタ１０１は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有する。また、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂ上には、配線１４２ｃ、および配線１４２ｄを有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１０１を囲むように素子分離絶縁層１０６が設けられている。ゲート電極１１０上に開口を有し且つ、トランジスタ１０１を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。なお、トランジスタ１０１の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。
図１２におけるトランジスタ１０２は、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている、島状の酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、島状の酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に島状の酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、トランジスタ１０１とトランジスタ１０２は、ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直接形成されることで電気的に接続されている。つまり、本実施の形態に示す半導体装置は、実施の形態３で示した半導体装置において、ゲート電極１１０の上面より上部を除去し、トランジスタ１０１の上に、トランジスタ１０２を形成した構成となっている。
なお、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１０２を得ることができる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図１２の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
なお、トランジスタ１０２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができる。
また、トランジスタ１０２および容量素子１６４の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、トランジスタ１０１を形成した後の工程、すなわちトランジスタ１０２の作製方法について図１３を参照して説明する。トランジスタ１０１については、実施の形態３で示した方法と同様の方法で作製することができ、実施の形態３の記載を参酌することができる。
まず、実施の形態３に示す方法でトランジスタ１０１を形成した後、トランジスタ１０１のゲート電極１１０の上面より上部を除去する（図１３（Ａ）参照）。トランジスタ１０１の当該部分の除去は、ゲート電極１１０の上面が露出するまで、トランジスタ１０１に研磨処理（ＣＭＰ処理）を行うことによってなされる。これにより、ゲート電極１１０より上の、層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ、１３０ｂは除去される。このとき、層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ、１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。また、実施の形態３で示した電極１３０ｃは、このＣＭＰ処理で完全に除去されてしまうので形成する必要はない。
このように、ＣＭＰ処理を行い、ゲート電極１１０の上面を露出させることにより、ゲート電極１１０とソース電極またはドレイン電極１４２ａとを直接接続することができるので、トランジスタ１０１とトランジスタ１０２の電気的接続を容易に取ることができる。
次に、層間絶縁層１２６、１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ、配線１４２ｄを形成する（図１３（Ｂ）参照）。ここで、ソース電極またはドレイン電極１４２ａはゲート電極１１０と、配線１４２ｃはソース電極またはドレイン電極１３０ａと、そして、配線１４２ｄはソース電極またはドレイン電極１３０ｂと、直接接続されるように形成する。
ここで、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ、配線１４２ｄを形成する導電層は、実施の形態３で示した材料と同様の材料を用いることができ、実施の形態３の記載を参酌することができる。また、導電層のエッチングについても、実施の形態３で示した方法と同様にすることができ、実施の形態３の記載を参酌することができる。
また、実施の形態３で示したように、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、配線１４２ｃ及び配線１４２ｄを覆うように酸化物半導体層を成膜し、該酸化物半導体層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと接するように島状の酸化物半導体層１４４を形成する（図１３（Ｃ）参照）。
酸化物半導体層は、実施の形態３で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態３を参酌することができる。
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
また、酸化物半導体層１４４は、実施の形態３で示したように、熱処理（第１の熱処理）を行うことが望ましい。第１の熱処理は、実施の形態３で示した方法で行うことができ、実施の形態３を参酌することができる。第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、第１の熱処理は、酸化物半導体層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後に行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図１３（Ｃ）参照）。
ゲート絶縁層１４６は、実施の形態３で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、ゲート絶縁層１４６の材料と成膜方法について、実施の形態３を参酌することができる。
また、ゲート絶縁層１４６の形成後、実施の形態３で示したように、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理は、実施の形態３で示した方法で行うことができ、実施の形態３を参酌することができる。第２の熱処理を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１３（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法などのＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、実施の形態３で示したように、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する。層間絶縁層１５０および層間絶縁層１５２は、実施の形態３で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、層間絶縁層１５０および層間絶縁層１５２の材料と成膜方法について、実施の形態３を参酌することができる。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１０２が完成する（図１３（Ｄ）参照）。また、容量素子１６４が完成する。
図１３（Ｄ）に示すトランジスタ１０２は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはドレイン電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
本実施の形態において示すトランジスタ１０２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１０２の室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態３、実施の形態４とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１４乃至図１６を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１４は、半導体装置の構成の一例である。図１４（Ａ）には、半導体装置の断面を、図１４（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１４（Ａ）は、図１４（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図１４（Ａ）および図１４（Ｂ）に示される半導体装置は、酸化物半導体以外の半導体材料を用いたトランジスタ１０１と、酸化物半導体を用いたトランジスタ１０２を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、半導体装置の平面レイアウトである。本実施の形態では、トランジスタ１０２および容量素子１６４が、トランジスタ１０１と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
図１４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ１０１におけるサイドウォール絶縁層１１８の有無である。つまり、図１４に示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域１１４が形成されていない。このように、サイドウォール絶縁層を設けない場合は、サイドウォール絶縁層１１８を設ける場合と比較して集積化が容易である。また、サイドウォール絶縁層１１８を設ける場合と比較して、作製工程を簡略化することが可能である。
図１４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ１０１における層間絶縁層１２５の有無である。つまり、図１４に示される半導体装置は、層間絶縁層１２５を有する。層間絶縁層１２５として、水素を含む絶縁層を適用することで、トランジスタ１０１に対して水素を供給しトランジスタ１０１の特性を向上させることが可能である。このような層間絶縁層１２５としては、例えば、プラズマＣＶＤ法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層１２６として、水素が十分に低減された絶縁層を適用することで、トランジスタ１０２の特性を悪化させるおそれがある水素の、トランジスタ１０２への混入を防ぐことが可能である。このような層間絶縁層１２６としては、例えば、スパッタ法により形成された窒化シリコン層などがある。このような構成を採用することにより、トランジスタ１０１とトランジスタ１０２の特性を十分に高めることが可能である。
図１４に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ１０２における絶縁層１４３ａおよび絶縁層１４３ｂの有無である。つまり、図１４に示される半導体装置は、絶縁層１４３ａおよび絶縁層１４３ｂを有する。このように、絶縁層１４３ａおよび絶縁層１４３ｂを設けることにより、ゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａ（または、ゲート電極１４８ａと、ソース電極またはドレイン電極１４２ｂ）とによる、いわゆるゲート容量を低減し、トランジスタ１０２の動作速度を向上させることができる。
なお、実施の形態４と同様、トランジスタ１０１とトランジスタ１０２は、ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直接形成されることで電気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比較して、集積度が向上する。また、作製工程が簡略化される。
なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点のいずれか一のみを有する構成を採用しても良い。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、トランジスタ１０１を形成した後の工程、トランジスタ１０２の作製方法について図１５および図１６を参照して説明する。トランジスタ１０１については、実施の形態３で示した方法と同様の方法で作製することができる。詳細については、実施の形態３の記載を参酌できる。また、本実施の形態では、トランジスタ１０１の作製工程において、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成しないが、ソース電極またはドレイン電極１３０ａおよびソース電極またはドレイン電極１３０ｂが形成されていない状態であっても、便宜上、トランジスタ１０１と呼ぶことにする。
まず、実施の形態３に示す方法でトランジスタ１０１を形成した後、トランジスタ１０１のゲート電極１１０の上面より上部を除去する。当該除去工程には、ＣＭＰ（化学的機械的研磨）などの研磨処理を適用すればよい。これにより、ゲート電極１１０上面より上の、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８は除去される。なお、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、ゲート電極１１０、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１５（Ａ）参照）。ここで、ソース電極またはドレイン電極１４２ａは、ゲート電極１１０と直接接続されるように形成する。
ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成するための導電層は、実施の形態３で示した材料と同様の材料を用いて形成することができる。また、導電層のエッチングについても、実施の形態３で示した方法と同様の方法を用いて行うことができる。詳細については、実施の形態３の記載を参酌することができる。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂ上に絶縁層１４３ｂを、それぞれ形成する（図１５（Ｂ）参照）。
当該絶縁層１４３ａ、絶縁層１４３ｂを設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層１４４を形成し、酸化物半導体層１４４上にゲート絶縁層１４６を形成する（図１５（Ｃ）参照）。
酸化物半導体層１４４は、実施の形態３で示した材料、方法により形成することができる。また、酸化物半導体層１４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。詳細については、実施の形態３の記載を参酌することができる。
ゲート絶縁層１４６は、実施の形態３で示した材料、方法により形成することができる。また、ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態３の記載を参酌することができる。
次に、ゲート絶縁層１４６上において、トランジスタ１０２のチャネル形成領域となる領域と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１６（Ａ）参照）。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法などのＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する。層間絶縁層１５０および層間絶縁層１５２は、実施の形態３で示した材料、方法により形成することができる。詳細については、実施の形態３の記載を参酌することができる。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
以上により、トランジスタ１０１、トランジスタ１０２および容量素子１６４を有する半導体装置が完成する（図１６（Ｂ）参照）。
本実施の形態で示す半導体装置は、トランジスタ１０２および容量素子１６４が、トランジスタ１０１と重畳する構成を備えていること、トランジスタ１０１がサイドウォール絶縁層を有しないこと、ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直接形成されていること、などにより高集積化が可能になっている。また、作製工程が簡略化されている。
また、本実施の形態で示す半導体装置は、層間絶縁層１２５として、水素を含む絶縁層を適用し、層間絶縁層１２６として、水素が十分に低減された絶縁層を適用することで、トランジスタ１０１およびトランジスタ１０２の特性が高められている。また、絶縁層１４３ａおよび絶縁層１４３ｂを有することで、いわゆるゲート容量が低減され、トランジスタ１０２の動作速度が向上している。
本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１７（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１７（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１７（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、タッチパネル７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１７（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１７（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について、図１８乃至図２２を用いて説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１９を参照して説明する。
図１９に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６には、高純度化された酸化物半導体を用いたトランジスタを適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２０に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
Figure 0005727804
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
Figure 0005727804
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
Figure 0005727804
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２ａ〜８０２ｃの容量値をそれぞれ、容量素子８０２ａを１００ｆＦ、容量素子８０２ｂを１ｐＦ、容量素子８０２ｃを３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。９０時間程度から、電位変化の様子が確認できる。
図２２には、上記電流測定によって算出されたオフ電流を示す。なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３Ｖの条件において、オフ電流は４ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
１００ 基板
１０１ トランジスタ
１０２ トランジスタ
１０４ 半導体領域
１０５ 保護層
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２５ 層間絶縁層
１２６ 層間絶縁層
１２８ 層間絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１５０ 層間絶縁層
１５２ 層間絶縁層
１６４ 容量素子
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２１１ 配線
２１２ 配線
２１３ 配線
２２１ 配線
２４０ メモリセル
２５０ メモリセル
２６４ 容量素子
２８１ ノード
２９０ メモリセル
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ タッチパネル
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１２００ メモリセル
１２０１ トランジスタ
１２０２ トランジスタ
１２１１ 駆動回路
１２１２ 駆動回路
１２１３ 駆動回路
１２５０ メモリセル
１２６４ 容量素子
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４２ｃ 配線
１４２ｄ 配線
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
８０２ａ 容量素子
８０２ｂ 容量素子
８０２ｃ 容量素子

Claims (3)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記容量素子の一方の電極と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
    前記容量素子の他方の電極は、前記第４の配線に電気的に接続され、
    前記第１のトランジスタは、シリコンを有し、
    前記第２のトランジスタは、真性又は実質的に真性である酸化物半導体層、及び絶縁層を有し、
    前記容量素子は、前記一方の電極と前記他方の電極との間の酸化物半導体層、及び前記絶縁層を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のトランジスタのオフ電流は、前記第１のトランジスタのオフ電流よりも小さいことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のトランジスタのスイッチング速度は、前記第２のトランジスタのスイッチング速度よりも大きいことを特徴とする半導体装置。
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