KR101787734B1 - 반도체 기억 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 불량 메모리 셀에 관한 정보를 메모리 셀 어레이의 기억 용량을 할애하여 기억시키지 않아도, 불량 메모리 셀을 비선택으로 하는 것이 가능한 반도체 기억 장치를 제공하는 것을 과제로 한다.
구동 회로에 불량 메모리 셀에 관한 정보를 기억한 용장(冗長) 제어 기능을 형성하여 메모리 셀 어레이의 결함을 구제한다. 즉, 데이터를 기억시키기 위해 형성된 메모리 셀 어레이의 일부를 사용하여 불량 메모리 셀의 어드레스 정보를 기억시키는 것이 아니라, 메모리 콘트롤러 내에 불량 메모리 셀의 어드레스 정보를 기억시키는 불휘발성의 메모리를 형성한다. 불량 메모리 셀의 어드레스 정보를 보유하는 메모리 콘트롤러는, 불량 메모리 셀의 어드레스 정보를 취득하기 위해, 일부러 메모리 셀 어레이까지 액세스하지 않아도 되므로, 처리 속도의 향상에 기여하게 된다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로, 그 일 양태는 용장(冗長) 기능을 가지는 반도체 기억 장치에 관한 것이다.
불휘발성 메모리로서 플래시 메모리가 알려져 있다. 플래시 메모리는, 플로팅 게이트에 전하를 고전압으로 주입할 필요가 있고, 데이터의 기입 및 소거를 위해 승압 회로를 필요로 하고 있다. 플래시 메모리는 승압 회로를 사용하여 일부러 고전압을 발생시키기 때문에, 소비 전력이 높다는 문제점을 가지고 있다.
플래시 메모리에 한정하지 않고, 반도체 메모리의 메모리 셀 어레이에는, 데이터를 기억할 수 없는 불량 메모리 셀이 포함된다. 불량 메모리 셀이 있으면 데이터를 정확하게 기억시킬 수 없기 때문에, 그 대책으로서 제조 단계에서 불량 메모리 셀을 레이저로 절단하는 방책 등을 채택하고 있다. 레이저 컷은 제조 프로세스의 변경을 필요로 하지 않는다는 장점이 있다. 그러나, 그 처리를 행하기 위해서는 검사 공정이 수반되기 때문에, 특별한 장치가 필요하고, 작업이 번잡하게 된다는 문제가 있다.
불량 메모리 셀을 구제하는 다른 방법으로서는, 주메모리 셀 어레이에 더하여 용장 메모리 셀 어레이를 구비해 두는 방식이 있다(예를 들면, 특허문헌 1 참조). 이 방식에 따르면, 주메모리 셀 어레이에서의 불량 메모리 셀의 어드레스 정보를 용장 정보 격납 메모리 셀 어레이에 기억시켜 두고, 그 기억 정보에 기초하여, 불량 메모리 셀이 선택된 경우에는, 그 불량 메모리 셀 대신에 용장 메모리 셀이 판독된다.
그러나, 불량 메모리 셀의 어드레스 정보를 기억시키는 용장 정보 격납 메모리 셀 어레이는 주메모리 셀 어레이와 같은 메모리 셀로 구성되므로, 메모리 장치가 본래 구비해야하는 기억 용량을 삭감하게 된다.
또한, 주메모리 셀과 같은 프로세스로 제작되고, 같은 구조의 메모리 셀로 용장 정보 격납 메모리 셀 어레이가 구성된다는 것은 주메모리 셀과 같은 확률로 불량 메모리 셀이 발생하는 것을 의미한다. 따라서, 용장 정보 격납 메모리 셀 어레이에 대해서도, 불량 메모리 셀의 유무를 검사하는 공정이 필요하게 된다.
일본국 특개평 11－232895호 공보
본 발명의 일 형태는, 불량 메모리 셀에 관한 정보를 주메모리 셀 어레이의 기억 용량을 할애하여 기억시키지 않아도, 불량 메모리 셀을 비선택으로 하는 것이 가능한 반도체 기억 장치를 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 메모리의 구동 회로에 불량 메모리 셀에 관한 정보를 기억하는 용장 제어 기능을 형성하여, 메모리 셀 어레이의 결함을 구제하는 반도체 기억 장치이다. 즉 이 반도체 기억 장치는, 데이터를 기억시키기 위해 형성된 주메모리 셀 어레이의 일부를 사용하여 불량 메모리 셀의 어드레스 정보를 기억시키는 것이 아니라, 메모리 콘트롤러 내에 불량 메모리 셀의 어드레스 정보를 기억시키는 불휘발성의 메모리를 형성함으로써, 관련 문제점을 해결하는 것이다.
불량 메모리 셀의 어드레스 정보를 보유하는 메모리 콘트롤러는 불량 메모리 셀의 어드레스 정보를 취득하기 위해, 일부러 메모리 셀 어레이까지 액세스하지 않아도 되므로, 처리 속도의 향상에 기여하게 된다.
이 반도체 기억 장치에 있어서, 디코더 회로 등의 구동 회로 부분은 동작 속도가 빠른 트랜지스터로 구성한다. 예를 들면 실리콘 반도체를 이용한 절연 게이트형 전계 효과 트랜지스터로 구동 회로를 구성한다.
반도체 기억 장치의 메모리 셀 어레이를, 플로팅 게이트를 구비한 트랜지스터로 구성함으로써, 불휘발성 메모리로 할 수 있다. 또한, 이 메모리 셀 어레이를 다이나믹 RAM(Random Access Memory), 스태틱 RAM 또는 강유전체 메모리의 회로 구성으로 한 경우에도, 마찬가지로 적용할 수 있다.
메모리 셀 어레이는, 가상적으로는, 데이터를 기억하는 메모리 영역과 용장화를 위해 할당된 용장 메모리 영역으로 분할된다. 용장 메모리 영역의 메모리 셀은 메모리 영역에 불량 메모리 셀이 포함되는 경우에, 그 불량 메모리 셀이 선택되지 않게 대체하는 것이다. 이 반도체 기억 장치의 용장 기능은 메모리 콘트롤러에 의해 발휘된다. 메모리 콘트롤러는 불량 메모리 셀의 소재를 기억하는 메모리를 가지고 있고, 불량 메모리 셀이 지정된 경우에는, 그 불량 메모리 셀이 아니라, 용장 메모리 영역의 메모리 셀을 선택하도록 동작한다.
메모리 콘트롤러의 메모리는, 상기와 같이 플로팅 게이트형의 트랜지스터로 구성할 수도 있지만, 구동 회로(논리 회로)와 같은 구동 전압으로 불휘발성 메모리를 동작시킬 수 있다는 점에서 이하와 같은 구성을 구비하는 것이 바람직하다.
불량 메모리 셀의 어드레스 정보를 기억시키는 메모리를, 2개의 트랜지스터와 1개의 커패시터로 구성할 수 있다. 즉, 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 드레인 전극을 전기적으로 접속하고, 이 드레인 전극 및 이 게이트 전극과 커패시터를 전기적으로 접속하는 회로 구성으로 한다. 이 경우, 제 2 트랜지스터를 오프 전류가 낮은 트랜지스터로 구성함으로써, 커패시터에 충전한 전하를 장시간 보유시키는 것이 가능하게 되어, 실질적으로 불휘발성 메모리로서 사용할 수 있다.
불량 메모리 셀의 어드레스 정보를 기억시키는 메모리를 불휘발성으로서 사용하려면, 제 2 트랜지스터의 오프 전류를, 채널폭 1μm 당의 환산으로 100 aA/μm 이하, 바람직하게는 1 aA/μm 이하, 보다 바람직하게는 100 zA/μm 이하(1 zA(젭토암페어)는 1×10－21 A), 또한, 10 zA/μm 이하로 한다. 이와 같이 함으로써, 제 2 트랜지스터의 리크에 의해 커패시터가 소실하는 전하는 거의 없는 것으로서 취급할 수 있다. 상술한 바와 같이 커패시터는 제 2 트랜지스터의 게이트 전극과도 전기적으로 접속되어 있지만, 제 2 트랜지스터는 절연 게이트형의 MOS 트랜지스터이므로, 게이트 리크(게이트 절연막의 리크)를 거의 무시할 수 있는 레벨인 한, 커패시터의 전하 보유 특성에 어떠한 영향을 주는 일은 없다.
불량 메모리 셀의 어드레스 정보를 기억시키는 메모리를, 주된 메모리 셀 어레이와는 별도로 형성함으로써, 각각을 다른 메모리 소자, 메모리 회로로 구성할 수 있다.
메모리 콘트롤러에 형성하는 메모리 셀 어레이는 플로팅 게이트형의 트랜지스터를 이용하지 않음으로써, 고전압을 사용하여 데이터를 기입하는 동작이 불필요하게 되고, 게다가 다이나믹 RAM에서 필요한 리프레시 동작을 필요로 하지 않고, 데이터의 보유가 가능하게 된다.
본 발명의 일 형태에 관한 반도체 기억 장치는 워드선 및 비트선에 의해 매트릭스 형상으로 메모리 셀이 배열되고, 주메모리 영역과 용장 메모리 영역을 가지는 메모리 셀 어레이와, 워드선 및 비트선의 신호를 제어하는 구동 회로와, 구동 회로의 동작을 제어하는 메모리 콘트롤러를 구비하고 있다. 메모리 콘트롤러는 주메모리 영역 내의 불량 메모리 셀의 어드레스 정보를 기억하는 메모리부와, 불량 메모리 셀이 있는 행 대신에 용장 메모리 영역의 행을 판독하기 위해 용장 메모리 영역의 어드레스 정보를 기억하는 용장 어드레스 기억부를 가지고 있다.
메모리 콘트롤러의 메모리부는, 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 드레인 전극이 전기적으로 접속되고, 이 드레인 전극 및 이 게이트 전극과 커패시터가 전기적으로 접속되어 있는 메모리 셀에 의해 구성된 것을 적용할 수 있다. 또한, 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 드레인 전극이 전기적으로 접속되고, 이 드레인 전극 및 이 게이트 전극과 커패시터가 전기적으로 접속되어 있는 메모리 셀을 반도체 기억 장치의 주메모리로서 이용할 수도 있다.
제 2 트랜지스터는 산화물 반도체층에 채널 영역이 형성되는 것이 바람직한 일 양태가 된다. 그것에 의해, 제 2 트랜지스터의 채널폭 1μm 당의 오프 전류는 100 aA/μm 이하, 바람직하게는 1 aA/μm 이하, 보다 바람직하게는 100 zA/μm 이하, 더욱 바람직하게는, 10 zA/μm 이하로 할 수 있다.
본 명세서에서, 「제 1」, 「제 2」또는 「제 3」 등의 수사가 붙는 용어는, 요소를 구별하기 위해 편의적으로 부여하고 있는 것으로, 수적으로 한정하는 것은 아니고, 특별히 한정되지 않는 한 배치 및 단계의 순서를 한정하는 것도 아니다.
본 명세서에서, 어느 구성 요소가 다른 구성 요소의 「위」에 있거나, 혹은 「아래」에 있다고 언급되었을 때에는, 그 외의 구성 요소에 직접적으로 형성되어 있는 경우도 있지만, 중간에 다른 구성 요소가 존재하는 경우도 있다고 이해해야 한다.
본 명세서에서, 실시형태를 설명하기 위해 이용되는 용어에 있어서 단수 표현은 문맥상 명백하게 다르게 의미하고 있지 않는 한, 복수 표현을 포함한다. 「포함한다」또는 「가진다」 등의 용어는, 명세서 중에 기재된 특징, 숫자, 스텝, 동작, 구성 요소, 부분품, 또는 이것들을 조합한 것이 존재하는 것을 지정하고자 하는 것이고, 하나 또는 그 이상의 다른 특징, 숫자, 스텝, 동작, 구성 요소, 부분품, 또는 이것들을 조합한 것 등의 존재 또는 부가의 가능성을 미리 배제하지 않은 것이라고 이해해야 한다.
본 명세서에서, 특별히 정의되지 않는 이상 기술적 혹은 과학적인 용어를 포함하여 이용되는 모든 용어는, 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 사람에게 일반적으로 이해될 수 있는 것과 같은 의미를 가지고 있다. 일반적으로 이용되는 사전에 정의되어 있는 것과 같은 용어는, 관련 기술의 문맥 상에서 가지는 의미와 일치하는 의미를 가지는 것이라고 해석되어야 하고, 본 출원에서 명백하게 정의하지 않는 한, 이상적 혹은 과도하게 형식적인 의미로서 해석되지 않는다.
메모리 콘트롤러 내에 불량 어드레스 정보를 기억시켜 둠으로써, 종래의 용장 대책을 실시한 반도체 기억 장치와 같이, 불량 메모리 셀에 관한 정보를 메모리 셀 어레이까지 액세스할 필요가 없고, 처리 동작을 고속화할 수 있다. 또한, 메모리 셀 어레이의 외측에, 불량 메모리 셀에 관한 정보를 기억시키는 영역을 형성함으로써, 불량 메모리 셀에 관한 정보를 메모리 셀 어레이의 기억 용량을 할애하여 기억시키지 않아도, 불량 메모리 셀을 비선택으로 하는 것이 가능한 반도체 기억 장치를 제공할 수 있다.
도 1은 일 실시형태에 관한 반도체 기억 장치의 구성(NOR형)을 나타낸 블럭도.
도 2는 일 실시형태에 관한 반도체 기억 장치의 메모리 콘트롤러의 구성을 나타낸 블럭도.
도 3은 일 실시형태에 관한 반도체 기억 장치의 구성(NAND형)을 나타낸 블럭도.
도 4는 일 실시형태에 관한 반도체 기억 장치의 메모리 회로의 기본 셀의 일례를 나타낸 회로도.
도 5는 도 4에 나타낸 기본 셀을 이용하여 NOR형의 메모리 회로를 구성한 일례를 나타낸 도면.
도 6은 도 4에 나타낸 기본 셀을 이용하여 NAND형의 메모리 회로를 구성한 일례를 나타낸 도면.
도 7은 도 4에 나타낸 기본 셀을 이용하여 메모리 회로를 구성한 일례를 나타낸 도면.
도 8은 도 4에 나타낸 기본 셀을 구성하는 2개의 트랜지스터와 커패시터를 반도체 기판 위에 형성한 경우의 구조의 일례를 나타낸 도면.
도 9는 도 8에 나타낸 구조를 제작하기 위한 공정의 일례를 설명한 도면.
도 10은 산화물 반도체로 형성된 트랜지스터의 게이트 전압 대 드레인 전류의 특성을 나타낸 도면.
도 11은 일 실시형태에 관한 반도체 기억 장치에 의해 완성되는 전자기기의 일례를 나타낸 도면.
발명의 실시형태에 대하여 도면을 이용하여 이하에 설명한다. 단, 본 명세서에서 개시되는 발명은 이하의 설명에 한정되는 것은 아니고, 그 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 명세서에서 개시되는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
실시형태에 있어서 도면을 참조하여 설명을 하는 경우에는, 같은 구성 요소를 가리키는 부호를 다른 도면간에 공통으로 이용하는 경우가 있다. 또한, 도면에서 나타내는 구성 요소, 즉 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은, 실시형태에서 설명함에 있어서 명확성을 위해 과장하여 나타내는 경우가 있다.
또한, 일반적으로 전압이란, 어느 2점간에서의 전위의 차(전위차라고도 함)를 말한다. 그러나, 전압 및 전위의 값은 회로도 등에서 모두 볼트(V)로 나타내기도 하기 때문에, 구별이 어렵다. 따라서, 본 명세서에서는, 특별히 지정하는 경우를 제외하고, 어느 1점의 전위와 기준이 되는 전위(기준 전위라고도 함)와의 전위차를 이 1점의 전압으로서 이용하는 경우가 있다.
＜반도체 기억 장치의 시스템 구성에 대하여(NOR)＞
본 발명의 일 실시형태에 관한 반도체 기억 장치에서의 메모리 회로의 구성을 도 1에 나타낸다. 도 1은 NOR형의 불휘발성 메모리에 의해 반도체 기억 장치를 구성하는 경우를 예시한다. 또한, 도 1에 나타낸 것과 같은 구성은, NAND형의 불휘발성 메모리에 의해 반도체 기억 장치를 구성하는 경우에도 적용 가능하다.
도 1에 나타낸 메모리 회로는 메모리 셀 어레이(100), X 방향 판독 디코더(106), X 방향 기입 디코더(108), Y 방향 판독 디코더(110), Y 방향 판독 회로(112), Y 방향 기입 디코더(116), Y 방향 기입 회로(114), 메모리 콘트롤러(118)를 가지고 있다. 메모리 셀 어레이(100)는 주메모리 영역(102)과 용장 메모리 영역(104)으로 나누어져 있다.
NOR형 메모리의 경우, 메모리 셀 어레이(100)에 대하여 1행씩 기입 및 판독을 행하기 때문에, 주메모리 영역(102) 및 용장 메모리 영역(104)은 행 단위로 기입 및 판독을 하게 되어 있다.
이하의 설명에서는 메모리 셀 어레이(100)가, X 방향을 32 비트, Y 방향을 32 비트, 합계 1024 비트의 매트릭스인 것으로서 설명한다. 물론, 메모리 셀 어레이(100)의 비트수는 이것에 한정되지 않고, 임의의 비트수로 할 수 있다.
＜메모리 콘트롤러에 대하여＞
도 2는 메모리 콘트롤러(118)의 블럭도를 나타낸다. 메모리 콘트롤러(118)는 Y 어드레스 래치(120), X 어드레스 래치(122), 용장 어드레스 기억부(124), 셀렉터(130), 판독 회로(136), 어드레스 디코더(132), 메모리 셀 어레이(138), 기입 회로(134)를 포함하여 구성되어 있다. 용장 어드레스 기억부(124)는 용장 X 어드레스(126), 용장 X 어드레스(128)를 기억하고 있다.
메모리 콘트롤러(118)에 내장되는 메모리 셀 어레이(138)는 기억 데이터를 소정 기간 보유할 수 있는 불휘발성 메모리로 구성되어 있다. 불휘발성 메모리를 포함하는 메모리 셀 어레이(138)에 메모리 셀 어레이(100)에 포함되는 불량 메모리 셀의 어드레스 정보를 기억시켜 둔다. 그리고, 메모리 콘트롤러(118)는 주메모리 영역(102)에 포함되는 불량 메모리 셀 대신에 용장 메모리 영역(104)의 메모리 셀을 판독하도록, 용장 메모리 영역(104)의 메모리 셀의 어드레스 정보를 용장 어드레스 기억부(124)에 기억시킨다.
메모리 셀 어레이(138)의 기억 용량은 임의이지만, 예를 들면 주메모리 영역(102)의 행수분의 기억 용량을 가지도록 구성된다. 구체적으로는, 메모리 셀 어레이(138)는 주메모리 영역(102)과 같은 행수를 가지도록 구성된다.
주메모리 영역(102)에 있어서 불량 메모리 셀이 있는 행에 상당하는 메모리 셀 어레이(138)의 행에, 불량 메모리 셀의 존재를 나타내는 데이터를 기억시켜 둔다. 메모리 콘트롤러(118)는 불량 메모리 셀이 존재하는 행이 호출되었을 때, 그 행을 선택하지 않고 용장 메모리 영역(104)의 어드레스를 선택하도록 설정을 행한다.
예를 들면, 용장 메모리 영역(104)을 2행으로 한 경우, 주메모리 영역(102)에는 2행분의 불량이 허용된다. 물론, 용장 메모리 영역(104)의 행수를 늘리면 그만큼, 주메모리 영역(102)에서 허용할 수 있는 행수는 증가한다. 메모리 셀 어레이(138)에 기억시키는 데이터는 예를 들면, 주메모리 영역(102)의 각 행에 대하여, 불량 메모리 셀을 포함하지 않는 행에는 데이터 「00」을 기억시키고, 불량 메모리 셀을 포함하는 행에는 데이터 「01」, 「10」을 기억시키도록 해 둔다.
이러한 구성을 가지는 메모리 콘트롤러(118)는 이하에 나타내는 바와 같이 동작하여 메모리 셀 어레이(100)의 불량 메모리 셀을 구제한다.
먼저, 제조 공장에서 제품의 출하 검사를 행한다. 이 공정에 있어서, 메모리 셀 어레이(100)의 주메모리 영역(102), 용장 메모리 영역(104)에 불량이 포함되지 않는지를 검사한다. 이 검사는 메모리 셀 어레이(100)의 행마다 행해진다. 구체적으로는, 이 검사에서, 메모리 셀 어레이(100)의 각 행에 대하여 불량 메모리 셀이 하나 이상 포함되는지 여부의 판단을 행한다.
검사에서, 용장 메모리 영역(104)의 각 행에 불량이 있었을 경우에는 불량품으로서 취급한다. 주메모리 영역(102)의 각 행을 검사하여, 불량 메모리 셀을 포함하는 행이 2행 이하인 경우는, 메모리 콘트롤러(118)의 동작에 의해 구제가 가능하게 된다.
또한, 메모리 콘트롤러(118)에는, 미리 용장 메모리 영역(104)의 1번째행의 어드레스를 용장 X 어드레스(126)에, 용장 메모리 영역(104)의 2번째행의 어드레스를 용장 X 어드레스(128)에 기억시켜 둔다. 이 기억은 다음에 변경하는 일이 없기 때문에, 기억의 방법은 마스크 ROM과 같은 것이어도 좋고, 고정 논리 패턴이어도 좋다.
검사의 결과를 기초로, 메모리 셀 어레이(138)의 각 행에는 데이터 「00」, 「01」, 「10」 중 한쪽이 기입 회로(134)에 의해 기입된다.
예를 들면 검사의 결과, 주메모리 영역(102)의 5번째행, 10번째행에 불량이 검출된 경우, 메모리 셀 어레이(138)의 5번째행에는 「01」, 10번째행에는 「10」이 기억된다. 그 이외의 행에는 「00」이 기억된다.
＜반도체 기억 장치의 동작에 대하여＞
메모리 셀 어레이(138)는 불휘발성 메모리 셀로 구성되어 있으므로, 검사공정이 종료되어도, 기록된 데이터는 메모리 콘트롤러(118) 내에 보유된 채이다. 이러한 상황에서, 반도체 기억 장치가 실제로 사용될 때의 동작은 이하와 같이 된다.
메모리 콘트롤러(118)에 데이터를 기입하거나 또는 판독하는 메모리의 어드레스가 입력되고, 그 어드레스(X 어드레스, Y 어드레스)가 X 어드레스 래치(122), Y 어드레스 래치(120)에 일시적으로 기억된다. 그것과 동시에, X 어드레스는 어드레스 디코더(132)에 입력되고, 메모리 셀 어레이(138)로부터 판독 회로(136)에 의해, 지정한 어드레스, 즉, 어드레스 디코더(132)에 입력된 X 어드레스에 상당하는 데이터를 판독 회로(136)에 의해 판독된다.
메모리 셀 어레이(138)로부터 판독된 데이터가 「00」이면, 셀렉터(130)는 X 어드레스 래치(122)의 데이터를 그대로 출력한다. 메모리 셀 어레이(138)로부터 판독된 데이터가 「01」이면 셀렉터(130)는 용장 X 어드레스(126)의 어드레스 데이터를 선택한다. 또한, 메모리 셀 어레이(138)로부터 판독된 데이터가 「10」이면 셀렉터(130)는 용장 X 어드레스(128)의 어드레스 데이터를 선택한다.
상술한 예의 경우, 5번째행의 어드레스가 입력된 경우에는 용장 메모리 영역(104)의 1번째행의 어드레스가 출력되고, 10번째행의 어드레스가 입력된 경우에는 용장 메모리 영역(104)의 2번째행의 어드레스가 출력되고, 그 외의 행의 어드레스가 입력된 경우에는 그대로의 어드레스가 출력된다.
이와 같이 하여 주메모리 영역(102)의 불량 메모리 셀을 사용하지 않게 하여, 데이터를 메모리 셀 어레이(100)에 기억시킬 수 있다. 본 실시형태에 나타내는 반도체 기억 장치는 메모리 셀 어레이(100)에 불량 메모리 셀의 어드레스 정보를 기억시킬 필요가 없기 때문에, 메모리 셀 어레이(100)가 본래 구비하고 있는 기억 용량을 줄이지 않아도 된다는 이점이 있다.
＜반도체 기억 장치의 시스템 구성에 대하여(NAND)＞
상기의 설명은 메모리 셀 어레이(100)로 NOR형의 불휘발성 메모리를 구성하는 경우에 대한 설명이지만, 같은 원리를 이용하여 NAND형의 불휘발성 메모리를 구성하는 메모리 셀에 적용할 수도 있다.
도 3은, 메모리 셀 어레이(100)로 NAND형의 불휘발성 메모리를 구성하는 경우의 반도체 기억 장치의 구성을 나타낸다. NAND형의 불휘발성 메모리를 메모리 셀 어레이(100)로 구성하는 경우는, 열 마다 데이터의 기입 및 판독이 행해지기 때문에, X 방향으로 용장 메모리 영역(104)이 형성되지만, 그 이외의 구성 및 동작은 상기의 NOR형의 반도체 기억 장치와 마찬가지이다.
＜메모리 셀 어레이의 다른 구성에 대하여(1)＞
메모리 셀 어레이(100)는, 불휘발성 메모리뿐만이 아니라, 다이나믹 RAM, 스태틱 RAM, 강유전체 메모리를 구성할 수 있고, 어느 것도 마찬가지로 동작시켜, 메모리의 용장화를 도모할 수 있다. 어쨌든, 메모리 셀이 매트릭스 형상으로 배열되고, 주메모리 영역의 행 어드레스(또는 열 어드레스)를 지정하여, 지정된 행 어드레스(또는 열 어드레스)에 불량 메모리 셀이 존재하는 경우에, 용장 메모리 영역의 행 어드레스(또는 열 어드레스)로 치환되는 구성의 메모리 셀 어레이라면, 도 2를 참조하여 설명하는 메모리 콘트롤러(118)를 적용할 수 있다.
＜메모리 셀 어레이의 다른 구성에 대하여(2)＞
메모리 셀 어레이(100)는, 실리콘 반도체를 사용한 트랜지스터로 구성하는 것 외에, 실리콘 반도체보다 금제대폭(禁制帶幅)이 넓은 반도체를 사용한 트랜지스터를 이용하여 구성할 수 있다. 금제대폭이 넓은 반도체를 이용함으로써 트랜지스터의 오프 전류를 낮출 수 있고, 새로운 구성의 메모리를 실현할 수 있다. 실리콘 반도체보다 금제대폭이 넓은 반도체로서는, 탄화규소(SiC)나 질화 갈륨(GaN) 등이 알려져 있지만, 이러한 반도체를 사용한 디바이스는 프로세스 온도가 실리콘 반도체에 비해 비싸기 때문에 생산성에 어려움이 있다.
이에 비해, 산화물 반도체(적합하게는 금속 산화물의 반도체)는 금제대폭이 2.5 eV 이상, 바람직하게는 3 eV 이상이며, 스퍼터링법이나 인쇄법 등의 방법에 의해 용이하게 제작할 수 있고, 또한, 프로세스 온도가 낮다는 이점이 있다.
도 4는, 실리콘 반도체에 의해 제작되는 전계 효과형 트랜지스터와 금제대폭이 실리콘 반도체보다 넓은 화합물 반도체로 제작되는 전계 효과 트랜지스터를 조합한 메모리의 기본 셀의 일례를 나타낸다. 여기에서는, 금제대폭이 실리콘 반도체보다 넓은 산화물 반도체로 제작되는 전계 효과 트랜지스터를 제 2 트랜지스터(144), 실리콘 반도체에 의해 제작되는 트랜지스터를 제 1 트랜지스터(142)로서 설명한다.
도 4에서, 기본 셀(140)은 제 2 트랜지스터(144)의 드레인 전극과 제 1 트랜지스터(142)의 게이트 전극이 전기적으로 접속되어 있다. 그리고, 제 2 트랜지스터(144)의 드레인 전극 및 제 1 트랜지스터(142)의 게이트 전극은 커패시터(146)의 한쪽의 전극과도 전기적으로 접속되어 있다.
제 2 트랜지스터(144)가 금제대폭 2.5 eV 이상, 바람직하게는 3 eV 이상의 반도체, 예를 들면 금속 산화물 등으로 이루어지는 산화물 반도체를 포함하는 경우, 제 2 트랜지스터의 오프 전류를 매우 작게 할 수 있다. 따라서, 제 2 트랜지스터(144)를 오프 상태로 함으로써, 커패시터(146)의 전하의 누출을 방지할 수 있다. 그것에 의해, 제 1 트랜지스터(142)의 게이트의 전위를 장시간 보유할 수 있다.
상기와 같이, 제 1 트랜지스터(142)의 게이트 전위의 보유가 장시간 가능한 것의 이점을 살림으로써, 도 4에 나타낸 회로를 불휘발성 메모리로서 동작시킬 수 있다.
데이터를 기입하는 경우에는, 제 2 트랜지스터(144)의 게이트를 온으로 하여, 커패시터(146)가 소정의 전위가 될 때까지 충전한다. 그 후, 제 2 트랜지스터(144)를 오프로 해도, 제 2 트랜지스터(144)의 오프 전류가 매우 낮으면 커패시터(146)의 전위는 거의 변동하지 않는다. 커패시터(146)는 제 1 트랜지스터(142)의 게이트 전극과도 접속되어 있지만, 게이트 전극은 반도체와 절연 분리되어 있으므로, 이 부분의 리크 전류도 거의 무시할 수 있다. 이것에 의해, 도 4에 나타낸 메모리 회로는 데이터가 기입된 상태가 되고, 그 상태는 제 2 트랜지스터(144)가 온이 되지 않는 한, 장기간 보유하는 것이 가능하게 된다.
데이터를 판독하는 경우에는, 단자(c)에 판독 전압을 인가하여, 제 1 트랜지스터(142)의 도통의 유무를 판정한다. 판독 전압은 커패시터(146)에 소정의 기입 전압이 충전되어 있는 경우의 제 1 트랜지스터(142)의 겉보기 상의 스레숄드 전압과, 커패시터(146)가 충전되어 있지 않은 경우(기입되지 않은 경우)의 제 1 트랜지스터(142)의 스레숄드 전압과의 중간의 전위이다.
예를 들면, 제 1 트랜지스터(142)를 n 채널형으로 하면, 제 1 트랜지스터(142)의 게이트 전극에 「H」 레벨 전위가 부여되어 있는 경우의 겉보기 스레숄드값(Vth＿H)은, 제 1 트랜지스터(142)의 게이트 전극에 「L」 레벨 전위가 부여되어 있는 경우의 겉보기 스레숄드값(Vth＿L)보다 낮아진다. 따라서, 판독 전압을 Vth＿H와 Vth＿L의 중간의 전위 V0로 함으로써, 제 1 트랜지스터(142)의 온·오프 상태(단자 a－b간의 도통, 비도통)를 판정할 수 있어, 메모리 회로에 기억시킨 데이터를 판독할 수 있다.
데이터의 다시쓰기는, 상기에 설명한 데이터의 기입 동작과 마찬가지로 행해진다. 즉, 제 2 트랜지스터(144)를 온 상태로 하고, 단자 e로부터 소정의 전위를 커패시터(146)에 인가할 뿐이다. 그 후, 제 2 트랜지스터(144)를 오프 상태로 하면, 상기와 마찬가지로 소정의 기입 전압이 커패시터(146)에 보유된다.
플로팅 게이트 구조를 가지는 불휘발성 메모리에서는, 플로팅 게이트에 충전된 전하를, 수십 볼트의 고전압을 트랜지스터에 인가하여 추출하는 소거 동작이 필요하지만, 도 4에 나타낸 메모리 회로에서는 이러한 소거 동작은 불필요하다. 즉, 커패시터(146)에 충전된 전하를 일부러 추출하는 소거 동작을 하지 않아도 용이하게 데이터의 다시쓰기를 행할 수 있다. 이러한 특성에 의해, 도 4에 나타낸 메모리 회로에서는 2 단계(1 비트)의 정보를 기입하는 경우, 5 V 이하, 바람직하게는 3 V 이하에서 동작이 가능하고, 고속 저전압에서, 데이터의 기입, 판독, 다시쓰기를 행할 수 있다.
단, 제 1 트랜지스터(142)의 게이트 전극, 커패시터(146)의 한쪽의 전극 및 제 2 트랜지스터(144)의 드레인 전극이 전기적으로 접속된 구조는, 제 2 트랜지스터(144)가 오프 상태일 때에는, 전기적으로 주위와 절연 분리되므로, 플로팅 게이트 구조라고 볼 수도 있다.
이러한 실질적으로 플로팅 게이트 구조라고 볼 수 있는 구조는, 제 2 트랜지스터(144)가 2.5 eV 이상, 바람직하게는 3 eV 이상의 넓은 금제대폭을 가지는 산화물 반도체로 형성됨으로써, 제 2 트랜지스터(144)의 오프 전류가 실리콘 반도체로 형성되는 트랜지스터의 10만 분의 1 이하인 것에 의해 실현된다. 구체적으로는, 산화물 반도체를 이용한 트랜지스터에서는, 후술하는 바와 같이 채널폭 1μm 당의 오프 전류를, 실온에서 100 zA/μm(1×10－19 A/μm) 이하, 예를 들면 10 zA(1×10－20 A)로 할 수 있기 때문이다. 예를 들면, 제 2 트랜지스터(144)의 오프 전류가 10 zA 이하이며, 커패시터(146)의 용량이 10 fF인 경우에는, 104초 이상의 데이터 보유가 가능하다. 이러한 매우 낮은 오프 전류의 값은 통상의 실리콘 반도체에서는 실현될 수 없는 값이다.
또한, 신뢰성의 면에서도 도 4에 나타낸 메모리 회로는 우수하다. 플로팅 게이트 구조를 가지는 불휘발성 메모리는 고전압을 인가하여 플로팅 게이트에 전하를 주입하기 때문에, 터널 절연막이 열화하게 되고, 따라서 다시쓰기 가능 횟수에 상한이 있다. 이것에 대하여, 상기의 플로팅 게이트 구조라고 볼 수 있는 구조는, 오프 전류가 매우 낮은 제 2 트랜지스터(144)의 온·오프에 의해 전하의 출납을 용이하게 행할 수 있으므로, 원리적으로 열화가 없다.
한편, 제 1 트랜지스터(142)는, 판독 속도를 빠르게 하기 위해 고속으로 동작하는 트랜지스터를 이용하는 것이 바람직하다. 예를 들면, 판독용 트랜지스터로서 스위칭 속도가 1 나노초 이하의 트랜지스터를 이용하는 것이 바람직하다.
어쨌든, 도 4에 나타낸 메모리의 기본 셀은, 2개의 트랜지스터와 1개의 커패시터로 구성되므로, 단위 메모리 셀당의 면적을 작게 할 수 있다. 예를 들면, 1 메모리 셀당 6개의 트랜지스터를 필요로 하는 스태틱 RAM과 비교하여, 충분히 작게 하는 것이 가능하다.
＜메모리 셀 어레이의 구체적인 구성에 대하여＞
도 5는, 도 4에 나타낸 메모리 회로의 기본 셀을 메모리 셀로서 이용한 메모리 회로의 일례를 나타낸다. 도 5는 기본 셀(140)을 이용하여 NOR형의 메모리 회로를 구성한 예이다. 도 5는 2×2의 메모리 셀 어레이를 나타내고 있지만, 메모리 셀의 수는 이것에 한정되지 않는다. 메모리 셀은 X 방향 기입 디코더(108), X 방향 판독 디코더(106), Y 방향 기입 회로(114), Y 방향 판독 회로(112)에 의해 제어된다.
기본 셀(140)은 제 2 트랜지스터(144), 제 1 트랜지스터(142) 및 커패시터(146)에 의해 구성되어 있다. 제 2 트랜지스터(144)의 드레인 전극은 제 1 트랜지스터(142)의 게이트 전극에 전기적으로 접속되고, 이 드레인 전극 및 게이트 전극과 커패시터(146)의 한쪽의 전극이 전기적으로 접속되어 있다.
이 기본 셀(140)은 제 1 트랜지스터(142)의 스레숄드 전압을 커패시터에 충전한 전하의 유무에 따라 기입 상태, 비기입 상태를 판별한다. 데이터를 기입하는 경우는, X 방향 기입 디코더(108)에 의해 제 2 트랜지스터(144)를 온으로 하고, Y 방향 기입 회로(114)로부터 기입 신호를 보내, 커패시터(146)를 충전한다. 데이터를 판독하는 경우는, X 방향 판독 디코더(106)로부터 판독 전압(게이트 전압)을 제 1 트랜지스터(142)에 인가하고, Y 방향 판독 회로(112)에 의해 제 1 트랜지스터(142)의 도통을 판단한다.
커패시터에 충전된 전하가 제 2 트랜지스터(144)의 리크에 의해 바로 소실되면 다이나믹 RAM과 같아진다. 그러나, 제 2 트랜지스터(144)의 오프 리크가 매우 작은 경우에는, 도 5에 나타낸 메모리를 실질적으로 불휘발성 메모리로서 기능시키는 것이 가능하게 된다. 즉, 기본 셀(140)을 이용하여 NOR형의 메모리 셀 어레이를 구성함으로써, 트랜지스터에 플로팅 게이트를 형성하지 않고 불휘발성의 NOR형 메모리를 실현할 수 있다.
도 6은 기본 셀(140)을 이용하여 NAND형의 메모리 회로를 구성하는 경우를 나타낸다. 데이터의 기입 및 판독의 동작은 도 5의 메모리 회로의 경우와 마찬가지이다. NAND형의 메모리 회로의 경우, 열 마다 데이터의 기입 및 판독이 행해지는 점이 NOR형의 메모리 회로와 다르다. 이 경우에도, 제 2 트랜지스터(144)의 오프 전류가 작다.
도 7은 도 4에 나타낸 메모리의 기본 셀을 매트릭스 형상으로 배열시킨 메모리 회로의 일례를 나타낸다. 도 7은 2×2 비트로 메모리 셀 어레이가 구성되어 있는 경우를 예시한다. 도 7에 나타낸 메모리 회로는, 커패시터(146)에 접속되는 워드선(W1, W2), 제 2 트랜지스터(144)의 게이트 전극에 접속되는 신호선(S1, S2), 제 2 트랜지스터(144) 및 제 1 트랜지스터(142)에 접속되는 비트선(BL1, BL2), 제 1 트랜지스터(142)의 소스 전극측에 접속되는 소스선(SL1)에 의해 매트릭스가 구성되어 있다. 소스선(SL1)은 서로 인접하는 메모리 셀의 제 1 트랜지스터(142)의 소스 전극이 같은 소스선(SL1)에 접속되어, 배선의 개수를 줄이도록 구성되어 있다.
워드선(W1, W2)은 X 방향 기입 디코더(108)에 의해 제어되고, 신호선(S1, S2)은 X 방향 판독 디코더(106)에 의해 제어되고, 비트선(BL1, BL2)은 Y 방향 판독 회로(112) 및 Y 방향 기입 회로(114)에 의해 제어된다. Y 방향 판독 회로(112)와 Y 방향 기입 회로(114)가 동시에 비트선(BL1, BL2)에 신호를 송수신하는 경우는 없고, 스위치(SW11, SW12, SW21, SW22)에 의해 접속이 제어된다.
이 메모리 회로의 기입과 판독의 동작은 대략 다음과 같이 된다. 예를 들면, 메모리 셀(M11)에 「1」을, 메모리 셀(M21)에 「0」을 기입하는 경우에는 신호선(S1)에 선택 신호(V1)를 부여하고, 메모리 셀(M11과 M21)의 제 2 트랜지스터(144)를 온으로 한다. 이때 신호선(S2)은 0 V의 전위를 부여하고, 메모리 셀(M12, M22)의 제 2 트랜지스터(144)가 오프 상태가 되도록 한다.
그리고, 스위치(SW12)를 온으로 하여, 비트선(BL1)에 「1」의 기입 전압(V2)을 부여한다(V2는 제 1 트랜지스터(142)의 스레숄드 전압보다 높은 전압으로 함). 또한, 스위치(SW22)를 온으로 하고, 비트선(BL2)에는 「0」의 기입 전압인 0 V를 부여한다. 그 결과, 메모리 셀(M11)의 커패시터(146)는 V2에 충전되고, 메모리 셀(M21)의 커패시터(146)는 0 V가 된다.
그 후, 신호선(S1)의 전위를 0 V로 하여 기입 동작을 종료한다. 이때, 스위치(SW12, SW22)를 오프로 하여, 비트선(BL1, BL2)의 전위를 변화시키기 전에, 신호선(S1)의 전위를 0 V로 하여 커패시터(146)의 전위 변동이 없게 한다.
기입 후에, 메모리 셀의 스레숄드값은, 데이터 "0"의 경우에는 Vw0, 데이터 "1"의 경우에는 Vw1이 된다. 여기서, 메모리 셀의 스레숄드값은 제 1 트랜지스터(142)의 소스 전극과 드레인 전극의 사이의 저항 상태를 변화시키기 위해, 워드선(W1, W2)에 접속되는 단자에 입력하는 전압을 말하는 것으로 한다. 또한, 여기에서는, Vw0＞0＞Vw1로 한다.
데이터를 판독하기 위해서는, 워드선(W1)에 전위 0 V를 인가하고, 워드선(W2)에는 전위(VL)를 인가한다. 전위(VL)는 스레숄드값(Vw1)보다 낮은 전위로 한다. 워드선(W1)을 전위 0 V로 하면, 「0」이 기입되어 있는 메모리 셀(M21)의 제 1 트랜지스터(142)는 오프 상태가 되고, 「1」이 기입되어 있는 메모리 셀(M11)의 제 1 트랜지스터(142)는 온 상태가 된다. 워드선(W2)을 전위(VL)로 하면, 메모리 셀(M12, M22)의 제 1 트랜지스터(142)는 모두 오프 상태가 되고, 데이터는 판독되지 않는다.
다음에, 스위치(SW11, SW21)를 온으로 하여 Y 방향 판독 회로(112)와 비트선(BL1, BL2)을 유효화한다. 소스선(SL1)의 전위는 0 V로 한다. 그 결과, 메모리 셀(M11)은 제 1 트랜지스터(142)가 온 상태이기 때문에 저저항 상태가 되고, 메모리 셀(M21)은 제 1 트랜지스터(142)가 오프 상태이기 때문에 고저항 상태가 된다. 비트선(BL1)과 비트선(BL2)에 접속되는 Y 방향 판독 회로(112)는 비트선―소스선간의 저항 상태의 차이로부터 데이터를 판독할 수 있다.
이 경우, 제 2 트랜지스터(144)의 오프 전류가 매우 작은 경우, 커패시터(146)의 전위 변동은 거의 없고, 기입된 데이터를 장시간 보유시킬 수 있다. 이것은 다이나믹 RAM에 필요한 리프레시 동작을 불필요하게 하거나, 혹은 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 된다. 그것에 의해, 메모리 회로의 동작에 필요한 소비 전력을 줄일 수 있다. 또한, 반도체 기억 장치의 전원을 끈 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하게 된다.
또한, 데이터의 기입은, 커패시터(146)에 충전하면 좋기 때문에, 데이터의 기입, 다시쓰기 동작을 고속화할 수 있다. 또한, 판독 동작에 대해서도, 제 1 트랜지스터(142)를 동작 속도가 빠른 실리콘 반도체를 이용한 트랜지스터로 함으로써, 판독 속도를 고속화할 수 있다.
＜메모리 콘트롤러의 메모리 구성에 대하여＞
다음에, 메모리 콘트롤러(118)에 적용할 수 있는 메모리의 구성에 대하여 설명한다. 불량 메모리 셀의 어드레스를 기억하는 메모리 셀 어레이(138)는 데이터를 보유해 둘 필요성으로부터 불휘발성 메모리로 구성한다. 불휘발성 메모리로서는, 플로팅 게이트를 구비한 트랜지스터로 구성되는 메모리를 적용할 수 있다. 구체적으로는 NOR형, NAND형의 불휘발성 메모리이다. 이러한 불휘발성 메모리는 실리콘 반도체에 의한 MOSFET로 실현되므로, 메모리 콘트롤러의 회로 내에 만들 수 있다.
메모리 콘트롤러(118)에 적용할 수 있는 메모리로서 도 5∼도 7에 나타낸 바와 같은 메모리 회로를 적용할 수도 있다. 이러한 메모리 회로는 기입 트랜지스터의 오프 전류가 작은 것에 의해, 제 1 트랜지스터(142)의 게이트 전극에 전압을 인가하는 커패시터에 전하를 축적할 수 있으므로, 실질적으로 불휘발성 메모리로서 동작시킬 수 있다. 이러한 메모리 회로는, 플로팅 게이트형의 트랜지스터로 구성되는 불휘발성 메모리와 같이, 기입 및 소거에 고전압을 필요로 하지 않기 때문에, 소비 전력을 작게 할 수 있다. 또한, 다이나믹 RAM과 같이, 커패시터의 전하를 보유하기 위해 짧은 간격으로 리프레시 동작을 할 필요가 없다. 이와 같이, 저전압 구동 및 저소비 전력화를 도모하는 관점에서 도 5∼도 7에 나타낸 바와 같은 불휘발성 메모리 회로를 적용하는 것은 바람직하다.
＜메모리 셀 어레이(100)와 메모리 콘트롤러의 메모리의 조합에 대하여＞
본 실시형태의 반도체 기억 장치는 메모리 콘트롤러에 용장 기능을 발휘시키기 위한 메모리를 형성한 것을 특징의 하나로 하고 있지만, 메모리 셀 어레이(100)와 메모리 셀 어레이(138) 의 조합은 임의의 것으로 할 수 있다.
예를 들면, 실리콘 반도체를 이용한 트랜지스터로 메모리 셀 어레이(100)를 구성하고, 메모리 콘트롤러(118)의 메모리 셀 어레이(138)도 실리콘 반도체를 이용한 트랜지스터로 구성하는 것이 가능하다. 이 경우에는, 기존의 생산 라인을 사용하여 제조할 수 있다.
또한, 실리콘 반도체를 이용한 트랜지스터로 메모리 셀 어레이(100)를 구성하여, 메모리 콘트롤러(118)의 메모리 셀 어레이(138)를 실리콘 반도체보다 금제대폭이 넓은 반도체를 이용한 트랜지스터로 구성하는 것이 가능하다. 그러면, 메모리 콘트롤러(118)에 있어서, 터널 전류를 흘린 데이터의 기입 및 소거가 없으므로, 처리 속도를 높일 수 있다. 또한, 메모리 콘트롤러(118)에 승압 회로를 형성할 필요가 없고, 전원선의 리드를 간략화할 수 있다.
또한, 메모리 셀 어레이(100)를 실리콘 반도체보다 금제대폭이 넓은 반도체를 이용한 트랜지스터로 구성하고, 메모리 콘트롤러(118)의 메모리 셀 어레이(138)도 마찬가지로 실리콘 반도체보다 금제대폭이 넓은 반도체를 이용한 트랜지스터로 구성할 수 있다. 이 경우, 반도체 기억 장치의 구동 전압을 단일화할 수 있다. 즉 논리 회로의 구동 전압과 메모리 회로의 동작에 필요한 전압이 같아, 승압 회로를 생략할 수 있다.
＜OS－Si 하이브리드로 하는 경우의 디바이스 구조에 대하여＞
본 발명의 일 실시형태에 관한 반도체 기억 장치를, 실리콘 반도체로 형성되는 트랜지스터와 실리콘 반도체보다 금제대폭이 넓은 반도체로 형성되는 트랜지스터를 조합하여 구성하는 일례를 도 8에 나타낸다. 본 예에서는, 실리콘 반도체보다 금제대폭이 넓은 반도체 재료로서 산화물 반도체를 이용하는 경우를 나타낸다.
도 8(A)은 반도체 기억 장치의 메모리 셀의 일부분을 나타낸 평면도이며, 도면 중의 A1－A2 절단선 및 B1－B2 절단선에 대응하는 단면도를 도 8(B)에 나타낸다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
도 8(A) 및 도 8(B)은 산화물 반도체로 형성되는 제 2 트랜지스터(144)와, 실리콘 반도체로 형성되는 제 1 트랜지스터(142) 및 커패시터(146)가 전기적으로 접속된 구조를 나타내고, 등가 회로로 나타내면 도 4에 나타낸 기본 셀과 같은 접속 구조로 되어 있다. 또한, 상기 트랜지스터는 모두 n 채널형 트랜지스터인 것으로서 설명하지만, p 채널형 트랜지스터로 치환하는 것도 가능하다.
제 1 트랜지스터(142)는 반도체 기판(150)에 형성된 절연 게이트형 전계 효과 트랜지스터이다. 제 1 트랜지스터(142)의 게이트 전극(158)은 게이트 절연층(156)에 의해 반도체 기판(150)으로부터 절연되도록 설치되어 있다. 게이트 전극(158)의 측면측에는 사이드 월 절연층(160)이 형성되어 있다. 반도체 기판(150)에는, 게이트 전극(158)을 끼우는 영역에 소스 영역 및 드레인 영역을 형성하는 불순물 영역(152)이 형성되어 있다. 불순물 영역(152)의 표층부에는, 소스 영역 및 드레인 영역의 저저항화를 위해 실리사이드층(154)이 형성되어 있어도 좋다. 또한, 불순물 영역(152)에 접하도록 소자 분리 절연층(151)이 형성되어 있다.
반도체 기판(150) 위에는 절연층(162) 및 절연층(164)이 형성되어 있다. 예를 들면, 절연층(162)은 질화 실리콘으로 형성되고, 절연층(164)은 산화 실리콘으로 형성된다. 이러한 절연층은 게이트 전극(158)의 꼭대기부가 노출하도록 상면부가 평탄화되어 있다. 도전성 재료로 형성되는 콘택트 플러그(166, 168)는 절연층(162) 또는 절연층(162) 및 절연층(164)을 관통하여, 불순물 영역(152)(혹은 실리사이드층(154))과 콘택트하도록 설치되어 있다. 그리고, 이 콘택트 플러그(166, 168)와 각각 접하도록 배선(170, 172)이 절연층(162), 절연층(164) 위에 설치되어 있다. 또한, 제 1 트랜지스터(142)는 반도체 기판(150)이 단결정 실리콘인 경우 외에, SOI(Siliconon Insulator) 기판과 같은 구조로 만들어져 있어도 좋다.
이 평탄화된 절연층 위에 제 2 트랜지스터(144)가 설치되어 있다. 제 2 트랜지스터(144)의 드레인 전극(174)은 제 1 트랜지스터(142)의 게이트 전극(158)이 제 2 트랜지스터(144)를 향하여 연장된 영역에서, 이것에 접하도록 설치되어 있다. 이러한 게이트 전극(158)과 드레인 전극(174)이 직접 접하는 구조에 의해, 구조가 간략화될 뿐만 아니라, 콘택트 플러그를 절연층에 매설하는 공정이 불필요하게 된다.
산화물 반도체층(178)은 드레인 전극(174)과 소스 전극(176)과 접하도록 형성되어 있다. 제 2 트랜지스터(144)에서, 드레인 전극(174), 소스 전극(176)의 단부는 산화물 반도체층(178)의 피복성을 확보하기 위해 테이퍼 형상인 것이 바람직하다. 여기서, 테이퍼각은 예를 들면, 30°이상 60°이하로 한다. 또한, 테이퍼각이란, 테이퍼 형상을 가지는 층(예를 들면, 소스 전극(176) 또는 드레인 전극(174))을, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향에서 관찰했을 때, 이 층의 측면과 바닥면이 이루는 경사각을 나타낸다.
드레인 전극(174)과 소스 전극(176)은 소정의 간격으로 배치되어 있으므로, 산화물 반도체층(178)은 그 사이의 영역에서 절연층(164)과 접하고 있다. 이 구조에서, 절연층(164)은 화학적으로 안정적인 산화 실리콘으로 형성되어 있으므로, 산화물 반도체층(178)은 산화물을 포함하는 절연층(164)과의 접촉에 의해 계면의 안정성이 유지된다.
산화물 반도체층(178)은 게이트 절연층(180)으로 피복된다. 게이트 절연층(180) 위에는 드레인 전극(174)과 소스 전극(176)을 중첩하도록 게이트 전극(182)이 설치되어 있다.
또한, 산화물 반도체층(178)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급됨으로써, 고순도화되어 있는 것인 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층(178)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(178) 중의 수소 농도는 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 측정한 것이다. 이와 같이, 수소 농도가 충분히 저감되고 고순도화되어, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(178)에서는 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들면, 실온에서의 오프 전류(여기에서는, 단위 채널폭(1μm)당의 값)은 100 zA/μm 이하, 바람직하게는 10 zA/μm 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 전류 특성의 제 2 트랜지스터(144)를 얻을 수 있다.
커패시터(146)는 드레인 전극(174), 산화물 반도체층(178), 게이트 절연층(180), 및 전극(184)의 적층 구조를 가지고 있다. 이 커패시터(146)의 구조는 유전율이 높은 산화물 반도체층(178)과 게이트 절연층(180)의 적층을 유전체로서 이용함으로써, 유전체층의 막두께 증가에 의한 용량 감소를 방지함과 동시에, 커패시터(146)의 전극간의 단락을 방지할 수 있다.
또한, 제 2 트랜지스터(144) 및 커패시터(146)의 위에는, 패시베이션층(186)이 형성되어 있고, 패시베이션층(186) 위에는 층간 절연층(188)이 형성되어 있다.
도 8에 나타낸 구조는 상기에 설명한 바와 같이, 게이트 전극(158)과 드레인 전극(174)을 직접 접촉시킴으로써 제 1 트랜지스터(142)와 제 2 트랜지스터(144)를 근접하여 형성할 수 있으므로, 집적 밀도를 높일 수 있다.
다음에, 상기 반도체 기억 장치의 제작 방법의 일례에 대하여 도 9를 참조하여 설명한다. 여기서, 제 1 트랜지스터(142)는 반도체 기판(150)(예를 들면, 실리콘 웨이퍼)에 제작되는 절연 게이트형 전계 효과 트랜지스터, 예를 들면 도 8에 설명한 바와 같은 트랜지스터이면 좋다. 트랜지스터에 스위칭 동작을 시키는 것이라면, 제 1 트랜지스터(142)의 게이트 전극, 소스 전극 및 드레인 전극의 미세한 구조는 공지의 다양한 구조를 적용할 수 있다.
도 9(A)에 나타낸 바와 같이, 반도체 기판(150)의 위에는, 제 1 트랜지스터(142)가 매설되도록, 질화 실리콘을 포함하는 절연층(162) 및 산화 실리콘을 포함하는 절연층(164)이 형성된다. 그리고, 게이트 전극(158)의 꼭대기부가 노출하도록 평탄화 가공이 행해진다. 평탄화 가공은 화학 기계 연마(Chemical Mechanical Polishing)에 의해 행할 수 있다. 또한, 절연층(162) 및/또는 절연층(164)에, 불순물 영역(152)(혹은 실리사이드층(154))에 이르는 관통구를 형성하고, 콘택트 플러그(166, 168)를 형성한다.
다음에, 도 9(B)에 나타낸 바와 같이, 게이트 전극(158)과 접촉하는 드레인 전극(174) 및 드레인 전극(174)과 이간하여 설치되는 소스 전극(176)을 절연층(162) 또는 절연층(162) 및 절연층(164) 위에 형성한다. 드레인 전극(174) 및 소스 전극(176)은 티탄, 몰리브덴, 텅스텐, 탄탈 등의 금속, 또는 이 금속의 질화물로 형성한다. 드레인 전극(174) 및 소스 전극(176)의 단부는 테이퍼 형상으로 가공되어 있는 것이 바람직하다.
드레인 전극(174) 및 소스 전극(176)과 같은 막으로 형성되고, 콘택트 플러그(166, 168)와 접촉하는 배선(170, 172)도 형성한다.
도 9(C)에 나타낸 바와 같이, 드레인 전극(174) 및 소스 전극(176)과 접하도록, 산화물 반도체층(178)을 형성한다. 산화물 반도체층(178)은 스퍼터링법, 증착법 등으로 형성한다. 그 외에도, 인쇄법이나 도포법 등의 습식법에 의해 산화물 반도체층(178)을 형성해도 좋다. 산화물 반도체층(178)은 제 2 트랜지스터, 커패시터를 형성하는데 필요한 크기로 부분적으로 형성되어 있으면 좋지만, 반도체 기판(150)의 소자 형성면의 전면(全面)에 형성되어 있어도 좋다.
또한, 산화물 반도체의 재료로서, 4원계 금속 산화물인 In－Sn－Ga－Zn－O계나, 3원계 금속 산화물인 In－Ga－Zn－O계 산화물 반도체, In－Sn－Zn－O계 산화물 반도체, In－Al－Zn－O계 산화물 반도체, Sn－Ga－Zn－O계 산화물 반도체, Al－Ga－Zn－O계 산화물 반도체, Sn－Al－Zn－O계 산화물 반도체나, 2원계 금속 산화물인 In－Zn－O계 산화물 반도체, Sn－Zn－O계 산화물 반도체, Al－Zn－O계 산화물 반도체, Zn－Mg－O계 산화물 반도체, Sn－Mg－O계 산화물 반도체, In－Mg－O계 산화물 반도체나, In－O계 산화물 반도체, Sn－O계 산화물 반도체, Zn－O계 산화물 반도체 등의 산화물 반도체를 이용할 수 있다.
InMO3(ZnO)m(m＞0)와 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서는, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. M에 Ga를 이용한 InGaO3(ZnO)m(m＞0)으로 표기되는 산화물 반도체는 상기한 In－Ga－Zn－O계 산화물 반도체 재료의 대표예이다. 또한, 상술한 조성은 결정 구조로부터 도출되는 것이고, 어디까지나 일례에 지나지 않는다는 것을 부기한다.
산화물 반도체층(178)은 250℃에서 450℃의 열처리에 의해 탈수화, 탈수소화 처리를 행하는 것이 바람직하다. 산화물 반도체 중에 포함되는 수소의 일부는 도너로서 행동하는 것이 지적되고 있고, 그 외에도 잔류하는 OH기, 수분 등이 있으면 트랜지스터의 신뢰성 상 바람직하지 않기 때문이다.
산화물 반도체층(178) 위에는 게이트 절연층(180)을 형성한다. 게이트 절연층(180)은 산화 실리콘으로 형성하는 것이 바람직하고, 그 외에 산화 하프늄막 또는 산화 실리콘막과 산화 하프늄막의 적층 구조로 형성할 수도 있다. 산화물 반도체층(178)에 수소가 포함되지 않게 하기 위해, 게이트 절연층(180)의 형성은 수소가 극력 포함되지 않는 분위기 하에서 행해지는 것이 바람직하다. 그러한 환경을 실현할 수 있는 성막법으로서 스퍼터링법 또는 증착법을 채용하는 것이 바람직하다.
또한, 게이트 절연층(180)의 형성 후, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 제 2 열처리를 행하는 것이 바람직하다. 제 2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(180)이 산소를 포함하는 경우, 산화물 반도체층(178)에 산소를 공급하고, 이 산화물 반도체층(178)의 산소 결손을 보충하여, i형(진성) 또는 i형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.
그 후, 도 9(D)에 나타낸 바와 같이, 게이트 절연층(180) 위에서 산화물 반도체층(178)과 중첩하는 영역에 게이트 전극(182)을 형성하고, 드레인 전극(174)과 중첩하는 영역에 전극(184)을 형성한다. 게이트 전극(182) 및 전극(184)은 게이트 절연층(180) 위에 도전층을 형성한 후에, 이 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
또한, 도 8을 참조하여 설명한 바와 같이, 패시베이션층(186), 층간 절연층(188)을 형성한다. 또한, 상기 층간 절연층(188)은 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 층간 절연층(188)을 형성함으로써, 반도체 장치를 미세화한 경우 등에 있어서도, 층간 절연층(188) 위에, 전극이나 배선 등을 적합하게 형성할 수 있기 때문이다. 또한, 층간 절연층(188)의 평탄화는 CMP(화학 기계 연마) 등의 방법을 이용하여 행할 수 있다.
이상과 같이 하여, 도 8에 나타낸 반도체 기억 장치를 제작할 수 있다.
상기와 같은 공정을 거쳐 제작된 제 2 트랜지스터(144)는 산화물 반도체층(178)의 수소 농도가 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하가 된다. 또한, 산화물 반도체층(178)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여, 충분히 작은 값(예를 들면, 1×1012/cm3 미만, 보다 바람직하게는, 1.45×1010/cm3 미만)을 취한다. 그리고, 이것에 의해, 오프 전류가 충분히 작아진다. 예를 들면, 제 2 트랜지스터(144)의 실온에서의 오프 전류(여기에서는, 단위 채널폭(1μm)당의 값)은 100 zA/μm 이하, 바람직하게는 10 zA/μm 이하가 된다.
이와 같이 고순도화되고 진성화된 산화물 반도체층(178)을 이용함으로써, 제 2 트랜지스터(144)의 오프 전류를 충분히 저감할 수 있다. 그리고, 이러한 제 2 트랜지스터(144)를 이용함으로써, 도 4에 나타낸 메모리의 기본 셀은, 매우 장기에 걸쳐 기억 내용을 보유하는 것이 가능하게 된다.
＜OSFET의 오프 전류가 낮은 일의 설명＞
상기에 설명한 바와 같이, 고순도화를 도모한 산화물 반도체로 형성된 트랜지스터의 오프 전류를 평가한 결과의 일례를 도 10에 나타낸다.
도 10은 트랜지스터의 게이트 전압 대 드레인 전류의 특성을 나타내지만, 측정에 이용한 트랜지스터의 채널폭은 1 m이다. 드레인 전압(VD)이 ＋1 V 또는 ＋10 V인 경우, 게이트 전압(VG)이 ―5 V에서 ―20 V의 범위에서는 트랜지스터의 오프 전류는, 1×10－12 A 미만이 관측되고 있다. 이 오프 전류값을 단위 채널폭당으로 환산한 트랜지스터의 오프 전류 밀도는 1 aA/μm(1×10－18 A/μm) 미만이 된다.
이 결과로부터, 채널폭이 1μm보다 더 작은 트랜지스터를 형성하면, 오프 전류도 더욱 낮출 수 있다는 것을 시사하고 있다. 그리고, 상기한 바와 같은 방법으로 오프 전류가 저감된 트랜지스터를 이용하여 도 4에 나타낸 바와 같은 메모리의 기본 셀을 구성하면, 커패시터(146)에 충전한 전하를 장기간 보유하는 것이 가능하고, 실질적으로 불휘발성 메모리 셀로서 동작 가능하다.
＜응용예＞
도 11(A)은, 반도체 기억 장치를 이용한 컴퓨터의 일례를 나타낸다. 컴퓨터는 하우징(200), 하우징(202), 표시부(204), 키보드(206) 등에 의해 구성되어 있다. 컴퓨터에는 기억 매체로서 플래시 메모리를 이용한 것은 SSD(Solid State Drive)라고 불리는 기억 매체를 구비하고 있지만, 본 실시형태에 설명하는 반도체 기억 장치에 의해 SSD를 실현할 수 있다.
종래의 플래시 메모리를 이용한 SSD에 비하여, 본 실시형태에 나타내는 반도체 기억 장치는 저전압으로 동작 가능하고, 기입 및 판독 속도가 빠를 뿐만 아니라, 상기에 설명한 바와 같이 겹쳐쓰기 보존이 가능하므로, 하드 디스크 드라이브와 같이 사용하기 편리하다는 메리트가 있다. 또한, 메모리의 용장 기능을 구비하고 있으므로, 다시쓰기나 기입 시에 문제가 발생하는 빈도를 낮출 수 있다.
도 11(B)은 휴대전화기의 일례를 나타낸다. 휴대전화기는 하우징(208)과 하우징(210)의 2개가 중첩되어, 횡방향으로 슬라이드하는 구성을 가지고 있다. 하우징(210)은 표시 패널(212), 스피커(214), 마이크로폰(216), 포인팅 디바이스(218), 카메라용 렌즈(220), 외부 접속 단자(222) 등이 구비되어 있다. 또한, 하우징(208)은 휴대전화기의 충전을 행하는 태양전지 셀(224), 외부 메모리 슬롯(226) 등을 구비하고 있다. 또한, 안테나는 하우징(210)에 내장되어 있다. 휴대전화기에는 상대방의 이름이나 그 전화번호 등을 기록해 두는 전화번호부 기능을 가진다.
본 실시형태에 나타내는 반도체 기억 장치를 휴대전화기에 내장시킴으로써, 이 전화번호부 기능을 실현할 수 있다. 종래의 플래시 메모리에서도 동일한 기능을 실현할 수 있지만, 본 실시형태에 나타내는 반도체 기억 장치를 이용하면, 저전압으로 동작할 수 있고, 소비 전력을 저감할 수 있다. 또한, 메모리의 용장 기능이 구비되어 있으므로, 다시쓰기나 기입 시에 문제가 발생하는 빈도를 낮출 수 있다. 또한, 본 실시형태에 나타내는 반도체 기억 장치는, 문자 기능이나 사진 촬영 기능을 실현하는 경우에도 이용할 수 있다.
도 11(C)은 전자 페이퍼를 실장한 전차책이며, 하우징(228)과 하우징(230)의 2개의 하우징으로 구성되어 있다. 하우징(228) 및 하우징(230)에는, 각각 전자 페이퍼의 표시부(232) 및 표시부(234)가 형성되어 있다. 하우징(228)과 하우징(230)은 연결부(236)에 의해 접속되어 있다. 그리고, 연결부(236)가 있는 경우, 전차책을 종이 매체의 서적과 같이 개폐할 수 있다. 또한, 하우징(228)은 전원(238), 조작 키(240), 스피커(42) 등을 구비하고 있다.
하우징(228), 하우징(230)이 적어도 하나에는, 본 실시형태에 나타내는 반도체 기억 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이고, 장기간의 기억 보유가 가능하며, 또한 소비 전력이 충분히 저감된 전차책이 실현된다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 1월 20일 일본 특허청에 출원된, 일련 번호가 2010-010522인 일본 특허 출원에 기초한다.
100：메모리 셀 어레이 102：주메모리 영역
104：용장 메모리 영역 106：X 방향 판독 디코더
108：X 방향 기입 디코더 110：Y 방향 판독 디코더
112：Y 방향 판독 회로 114：Y 방향 기입 회로
116：Y 방향 기입 디코더 118：메모리 콘트롤러
120：Y 어드레스 래치 122：X 어드레스 래치
124：용장 어드레스 기억부 126：용장 X 어드레스
128：용장 X 어드레스 130：셀렉터
132：어드레스 디코더 134：기입 회로
136：판독 회로 138：메모리 셀 어레이
140：기본 셀 142：제 1 트랜지스터
144：제 2 트랜지스터 146：커패시터
150：반도체 기판 151：소자 분리 절연층
152：불순물 영역 154：실리사이드층
156：게이트 절연층 158：게이트 전극
160：사이드 월 절연층 162：절연층
164：절연층 166：콘택트 플러그
168：콘택트 플러그 170：배선
172：배선 174：드레인 전극
176：소스 전극 178：산화물 반도체층
180：게이트 절연층 182：게이트 전극
184：전극 186：패시베이션층
188：층간 절연층 200：하우징
202：하우징 204：표시부
206：키보드 208：하우징
210：하우징 212：표시 패널
214：스피커 216：마이크로폰
218：포인팅 디바이스 220：카메라용 렌즈
222：외부 접속 단자 224：태양전지 셀
226：외부 메모리 슬롯 228：하우징
230：하우징 232：표시부
234：표시부 236：연결부
238：전원 240：조작 키
242：스피커

Claims (18)

  1. 반도체 기억 장치로서,
    매트릭스 형상으로 배열된 메모리 셀을 포함하고, 주메모리 영역과 용장(冗長) 메모리 영역을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 구동하는 구동 회로; 및
    상기 구동 회로의 동작을 제어하는 메모리 콘트롤러를 포함하고,
    상기 메모리 콘트롤러는,
    상기 주메모리 영역 내의 불량 메모리 셀의 어드레스 정보를 기억하는 메모리부;
    상기 용장 메모리 영역의 어드레스 정보를 기억하는 용장 어드레스 기억부; 및
    상기 메모리부에 기억된 상기 불량 메모리 셀의 어드레스 정보 대신에, 상기 용장 어드레스 기억부에 기억된 상기 용장 메모리 영역의 어드레스 정보를 선택하는 셀렉터를 포함하고,
    상기 메모리부는 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하고,
    상기 제 1 트랜지스터의 게이트 전극, 상기 제 2 트랜지스터의 드레인 전극 및 상기 커패시터의 전극은 서로 전기적으로 접속되고,
    상기 제 2 트랜지스터의 채널 영역은 산화물 반도체층에 형성되고,
    상기 제 2 트랜지스터의 채널폭 1μm 당의 오프 전류가 100 aA/μm 이하인, 반도체 기억 장치.
  2. 반도체 기억 장치로서,
    매트릭스 형상으로 배열된 메모리 셀을 포함하고, 주메모리 영역과 용장(冗長) 메모리 영역을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 구동하는 구동 회로; 및
    상기 구동 회로의 동작을 제어하는 메모리 콘트롤러를 포함하고,
    상기 메모리 콘트롤러는,
    상기 주메모리 영역 내의 불량 메모리 셀의 어드레스 정보를 기억하는 메모리부;
    상기 용장 메모리 영역의 어드레스 정보를 기억하는 용장 어드레스 기억부; 및
    상기 메모리부에 기억된 상기 불량 메모리 셀의 어드레스 정보 대신에, 상기 용장 어드레스 기억부에 기억된 상기 용장 메모리 영역의 어드레스 정보를 선택하는 셀렉터를 포함하고,
    상기 메모리부는 제 1 트랜지스터, 제 2 트랜지스터, 및 커패시터를 포함하는 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 게이트 전극, 상기 제 2 트랜지스터의 드레인 전극, 및 상기 커패시터의 전극은 서로 전기적으로 접속되어 있고,
    상기 제 2 트랜지스터의 채널 영역은 산화물 반도체층에 형성되고,
    상기 제 2 트랜지스터의 채널폭 1μm 당의 오프 전류가 100 aA/μm 이하인, 반도체 기억 장치.
  3. 삭제
  4. 삭제
  5. 제 2 항에 있어서,
    상기 제 2 트랜지스터를 제외하고, 상기 구동 회로, 상기 메모리 셀 어레이, 및 상기 메모리 콘트롤러에 포함되는 트랜지스터가 실리콘 반도체를 포함하는, 반도체 기억 장치.
  6. 반도체 기억 장치로서,
    매트릭스 형상으로 배열된 메모리 셀을 포함하고, 주메모리 영역과 용장(冗長) 메모리 영역을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 구동하는 구동 회로; 및
    상기 구동 회로의 동작을 제어하는 메모리 콘트롤러를 포함하고,
    상기 메모리 셀 각각은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하고,
    상기 제 1 트랜지스터의 게이트 전극, 상기 제 2 트랜지스터의 드레인 전극, 및 상기 제 1 커패시터의 전극은 서로 전기적으로 접속되고,
    상기 메모리 콘트롤러는,
    상기 주메모리 영역 내의 불량 메모리 셀의 어드레스 정보를 기억하는 메모리부;
    상기 용장 메모리 영역의 어드레스 정보를 기억하는 용장 어드레스 기억부; 및
    상기 메모리부에 기억된 상기 불량 메모리 셀의 어드레스 정보 대신에, 상기 용장 어드레스 기억부에 기억된 상기 용장 메모리 영역의 어드레스 정보를 선택하는 셀렉터를 포함하고,
    상기 메모리부는 제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 커패시터를 포함하는 메모리 셀을 포함하고,
    상기 제 3 트랜지스터의 게이트 전극, 상기 제 4 트랜지스터의 드레인 전극, 및 상기 제 2 커패시터의 전극은 서로 전기적으로 접속되어 있고,
    상기 제 4 트랜지스터의 채널 영역은 산화물 반도체층에 형성되고,
    상기 제 4 트랜지스터의 채널폭 1μm 당의 오프 전류가 100 aA/μm 이하인,반도체 기억 장치.
  7. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 구동 회로는 적어도 2개의 회로를 포함하는, 반도체 기억 장치.
  8. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 불량 메모리 셀이 있는 행 대신에 상기 용장 메모리 영역의 행이 판독될 수 있는, 반도체 기억 장치.
  9. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 불량 메모리 셀이 있는 열 대신에 상기 용장 메모리 영역의 열이 판독될 수 있는, 반도체 기억 장치.
  10. 제 6 항에 있어서,
    상기 제 2 트랜지스터의 채널 영역이 산화물 반도체층에 형성되는, 반도체 기억 장치.
  11. 제 6 항에 있어서,
    상기 제 2 트랜지스터의 채널폭 1μm 당의 오프 전류가 100 aA/μm 이하인, 반도체 기억 장치.
  12. 제 6 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터를 제외하고, 상기 구동 회로, 상기 메모리 셀 어레이, 및 상기 메모리 콘트롤러에 포함되는 트랜지스터가 실리콘 반도체를 포함하는, 반도체 기억 장치.
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