JP3257860B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C—STATIC STORES
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Description
【０００１】
【産業上の利用分野】本発明は、予備メモリへのアクセ
ス時間を短縮する欠陥救済回路に係り、特に高速メモリ
と組み合わせるのに適する欠陥救済回路に関する。
ス時間を短縮する欠陥救済回路に係り、特に高速メモリ
と組み合わせるのに適する欠陥救済回路に関する。
【０００２】
【従来の技術】半導体メモリ用欠陥救済回路の従来技術
としては、例えば、図２に示したものがある。同図にお
いて、ＭＭＣＡは本体メモリ、ＳＭＣＡは予備メモリ、
ＰはＰＲＯＭである。ＰＲＯＭには不良ビットに対応す
るアドレス（ＤＡ０〜ＤＡ３）と不良ビットの有無（Ｅ
Ｓ）がプログラムされる。また、ＩＢは入力バッファ、
ＰＤ０，ＰＤ１はプリデコ−ダ、ＭＤは本体デコ−ダ、
ＡＣはアドレス比較回路である。ここでは、アドレス信
号Ａ０〜Ａ３をプリデコ−ダＰＤ０，ＰＤ１及び本体デ
コ−ダＭＤによりデコ−ドして１６本のワ−ド線Ｗ０〜
Ｗ１５のいづれか１つを選択する場合を示している。プ
リデコ−ダＰＤ０，ＰＤ１はそれぞれアドレス信号Ａ
０，Ａ１及びＡ２，Ａ３をプリデコ−ドし、プリデコ−
ド信号Ｂ０〜Ｂ３及びＣ０〜Ｃ３を出力する。本体デコ
−ダＭＤによりこれらのプリデコ−ド信号を更にデコ−
ドしてワ−ド線Ｗ０〜Ｗ１５のうち１本が選択される。
本体デコ−ダＭＤはＮＯＲ回路Ｎ０〜Ｎ１５から構成さ
れる。このＮＯＲ回路はプリデコ−ド信号を受ける２つ
の入力端子と、制御端子１つを有している。制御端子に
はアドレス比較回路ＡＣの出力信号が印加される。本体
メモリＭＭＣＡに不良ビットが無い場合は、信号ＥＳが
'１'となるようにＰＲＯＭをプログラムする。こうす
ることにより、アドレス比較回路ＡＣの出力は常に '
０'となり、本体デコ−ダＭＤは活性化され、本体メモ
リＭＭＣＡがアクセスされる。この時、ワ−ド線ＷＳは
'０'となるため、予備メモリＳＭＣＡはアクセスされ
ない。一方、本体メモリＭＭＣＡに不良ビットが有った
場合、例えば、ワ−ド線Ｗ０に接続されているメモリセ
ルに不良が有った場合を考える。この時は、信号ＥＳが
'０'、信号ＤＡ０〜ＤＡ３が不良ワ−ド線のアドレス
を指すように、この例では、全て '０'となるようにＰ
ＲＯＭをプログラムする。こうすることにより、アドレ
ス信号がＡ０〜Ａ３＝（０，０，０，０）となった場合
は、アドレス比較回路ＡＣの出力が '１'となり、本体
デコ−ダＭＤのＮＯＲ回路は全て非活性化され、本体メ
モリＭＭＣＡはアクセスされない。一方、ワ−ド線ＷＳ
が '１'となるため、本体メモリの代わりに予備メモリ
ＳＭＣＡがアクセスされる。アドレス信号が（０，０，
０，０）以外の場合は、アドレス比較回路ＡＣの出力は
'０'となり、本体デコ−ダＭＤが活性化され、本体メ
モリがアクセスされる。すなわち、不良ビットを指すア
ドレスが入力された場合は予備メモリがアクセスされ、
それ以外の場合は本体メモリがアクセスされ、不良ビッ
トを有するメモリチップを救済することができる。な
お、半導体メモリ用欠陥救済技術に関する文献として
は、電子通信学会誌１９８２年９月号１０００ペ−ジ記
載の論文が挙げられる。
としては、例えば、図２に示したものがある。同図にお
いて、ＭＭＣＡは本体メモリ、ＳＭＣＡは予備メモリ、
ＰはＰＲＯＭである。ＰＲＯＭには不良ビットに対応す
るアドレス（ＤＡ０〜ＤＡ３）と不良ビットの有無（Ｅ
Ｓ）がプログラムされる。また、ＩＢは入力バッファ、
ＰＤ０，ＰＤ１はプリデコ−ダ、ＭＤは本体デコ−ダ、
ＡＣはアドレス比較回路である。ここでは、アドレス信
号Ａ０〜Ａ３をプリデコ−ダＰＤ０，ＰＤ１及び本体デ
コ−ダＭＤによりデコ−ドして１６本のワ−ド線Ｗ０〜
Ｗ１５のいづれか１つを選択する場合を示している。プ
リデコ−ダＰＤ０，ＰＤ１はそれぞれアドレス信号Ａ
０，Ａ１及びＡ２，Ａ３をプリデコ−ドし、プリデコ−
ド信号Ｂ０〜Ｂ３及びＣ０〜Ｃ３を出力する。本体デコ
−ダＭＤによりこれらのプリデコ−ド信号を更にデコ−
ドしてワ−ド線Ｗ０〜Ｗ１５のうち１本が選択される。
本体デコ−ダＭＤはＮＯＲ回路Ｎ０〜Ｎ１５から構成さ
れる。このＮＯＲ回路はプリデコ−ド信号を受ける２つ
の入力端子と、制御端子１つを有している。制御端子に
はアドレス比較回路ＡＣの出力信号が印加される。本体
メモリＭＭＣＡに不良ビットが無い場合は、信号ＥＳが
'１'となるようにＰＲＯＭをプログラムする。こうす
ることにより、アドレス比較回路ＡＣの出力は常に '
０'となり、本体デコ−ダＭＤは活性化され、本体メモ
リＭＭＣＡがアクセスされる。この時、ワ−ド線ＷＳは
'０'となるため、予備メモリＳＭＣＡはアクセスされ
ない。一方、本体メモリＭＭＣＡに不良ビットが有った
場合、例えば、ワ−ド線Ｗ０に接続されているメモリセ
ルに不良が有った場合を考える。この時は、信号ＥＳが
'０'、信号ＤＡ０〜ＤＡ３が不良ワ−ド線のアドレス
を指すように、この例では、全て '０'となるようにＰ
ＲＯＭをプログラムする。こうすることにより、アドレ
ス信号がＡ０〜Ａ３＝（０，０，０，０）となった場合
は、アドレス比較回路ＡＣの出力が '１'となり、本体
デコ−ダＭＤのＮＯＲ回路は全て非活性化され、本体メ
モリＭＭＣＡはアクセスされない。一方、ワ−ド線ＷＳ
が '１'となるため、本体メモリの代わりに予備メモリ
ＳＭＣＡがアクセスされる。アドレス信号が（０，０，
０，０）以外の場合は、アドレス比較回路ＡＣの出力は
'０'となり、本体デコ−ダＭＤが活性化され、本体メ
モリがアクセスされる。すなわち、不良ビットを指すア
ドレスが入力された場合は予備メモリがアクセスされ、
それ以外の場合は本体メモリがアクセスされ、不良ビッ
トを有するメモリチップを救済することができる。な
お、半導体メモリ用欠陥救済技術に関する文献として
は、電子通信学会誌１９８２年９月号１０００ペ−ジ記
載の論文が挙げられる。
【０００３】
【発明が解決しようとする課題】上記従来技術では、本
体メモリをアクセスする場合のワ−ド線までの論理段数
は３段であるのに対し、予備メモリをアクセスする場合
はアドレス比較回路ＡＣを通るため４段となる。しか
も、アドレス比較回路ＡＣの出力は第２段目デコ−ダ全
てに接続されるため、アドレス比較回路の負荷が非常に
重く遅延時間も大きい。従って、予備メモリをアクセス
したときのアクセス時間が遅いという欠点が有った。こ
のため、高速動作が要求される分野では、従来の欠陥救
済技術を適用することができなかった。本発明の目的
は、予備メモリをアクセスした場合でもアクセス時間が
ほとんど遅くならない欠陥救済回路を提供することにあ
る。
体メモリをアクセスする場合のワ−ド線までの論理段数
は３段であるのに対し、予備メモリをアクセスする場合
はアドレス比較回路ＡＣを通るため４段となる。しか
も、アドレス比較回路ＡＣの出力は第２段目デコ−ダ全
てに接続されるため、アドレス比較回路の負荷が非常に
重く遅延時間も大きい。従って、予備メモリをアクセス
したときのアクセス時間が遅いという欠点が有った。こ
のため、高速動作が要求される分野では、従来の欠陥救
済技術を適用することができなかった。本発明の目的
は、予備メモリをアクセスした場合でもアクセス時間が
ほとんど遅くならない欠陥救済回路を提供することにあ
る。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、例えば図１または図１２に示すよう
に、本体メモリセルアレ−と、該本体メモリセルアレ−
の不良ビット救済用の予備メモリと、ワ−ド線あるいは
ビット線を選択駆動する本体デコ−ダと、予備メモリを
選択駆動する予備デコ−ダを有する半導体メモリにおい
て、上記本体デコ−ダは、不良ビットに対応するワ−ド
線（例えば図１のＷ０）あるいはビット線を非選択状態
に、または、不良ビットに対応するワ−ド線を含む複数
のワード線のブロック（例えば図１２のＷ０とＷ１）
を、あるいは不良ビットに対応するビット線を含む複数
のビット線のブロックを非選択状態に固定する非活性化
信号の入力端子（例えば本体デコーダＭＤのＥ０端子）
を有し、また、上記予備デコ−ダの入力端子に不良ビッ
トに対応するデコ−ド信号を接続するスイッチ（例えば
図１のＳＬＡ）と、不良ビットのアドレスに応じてプロ
グラムされるＰＲＯＭ（図中のＰ）と、該ＰＲＯＭの情
報に応じて上記非活性化信号（例えばＥ０〜Ｅ１５）と
上記スイッチの制御信号（例えばＳＡ０〜ＳＡ３）を発
生する制御回路を備えることとする。
め、本発明では、例えば図１または図１２に示すよう
に、本体メモリセルアレ−と、該本体メモリセルアレ−
の不良ビット救済用の予備メモリと、ワ−ド線あるいは
ビット線を選択駆動する本体デコ−ダと、予備メモリを
選択駆動する予備デコ−ダを有する半導体メモリにおい
て、上記本体デコ−ダは、不良ビットに対応するワ−ド
線（例えば図１のＷ０）あるいはビット線を非選択状態
に、または、不良ビットに対応するワ−ド線を含む複数
のワード線のブロック（例えば図１２のＷ０とＷ１）
を、あるいは不良ビットに対応するビット線を含む複数
のビット線のブロックを非選択状態に固定する非活性化
信号の入力端子（例えば本体デコーダＭＤのＥ０端子）
を有し、また、上記予備デコ−ダの入力端子に不良ビッ
トに対応するデコ−ド信号を接続するスイッチ（例えば
図１のＳＬＡ）と、不良ビットのアドレスに応じてプロ
グラムされるＰＲＯＭ（図中のＰ）と、該ＰＲＯＭの情
報に応じて上記非活性化信号（例えばＥ０〜Ｅ１５）と
上記スイッチの制御信号（例えばＳＡ０〜ＳＡ３）を発
生する制御回路を備えることとする。
【０００５】ここで、上記スイッチを例えば図１のＳＬ
ＡのようにＭＯＳトランジスタにより構成するのがよ
い。
ＡのようにＭＯＳトランジスタにより構成するのがよ
い。
【０００６】この場合に、上記制御回路をＣＭＯＳ回路
により構成することが望ましい。これにより消費電力を
小さくできる。
により構成することが望ましい。これにより消費電力を
小さくできる。
【０００７】あるいは、上記制御回路の出力信号は直流
信号であるように構成すれば消費電力も小さくし易く望
ましい。
信号であるように構成すれば消費電力も小さくし易く望
ましい。
【０００８】また以上の場合に、本体デコーダおよび予
備デコ−ダをバイポ−ラトランジスタとＭＯＳトランジ
スタの複合回路により構成すれば高速性が得られるが、
その上にメモリセルをＭＯＳトランジスタにより構成す
れば面積が小さくなり高集積性が得られるので好まし
い。
備デコ−ダをバイポ−ラトランジスタとＭＯＳトランジ
スタの複合回路により構成すれば高速性が得られるが、
その上にメモリセルをＭＯＳトランジスタにより構成す
れば面積が小さくなり高集積性が得られるので好まし
い。
【０００９】
【作用】本発明では、制御回路により不良ビットを含む
ワ−ド線あるいはビット線を非選択状態に固定し、予備
デコ−ダの入力端子に、プリデコ−ド信号のうち不良ア
ドレスに対応するものをスイッチを介して接続する。す
なわち、不良アドレスに対応するアクセスパスを本体デ
コ−ダから予備デコ−ダへと変更することにより、不良
ビットを救済する。このため、アドレス比較回路は不要
となり、本体メモリをアクセスする場合も、予備メモリ
をアクセスする場合もワ−ド線あるいはビット線までの
論理段数は同じとなる。予備メモリをアクセスする際に
はプリデコ−ド信号がスイッチ回路を通過する分だけ遅
延時間が増加するが、論理回路１段分の遅延時間に比べ
ればほとんど無視できる。従って、予備メモリをアクセ
スした場合でも遅延時間はほとんど増加しないようにな
る。
ワ−ド線あるいはビット線を非選択状態に固定し、予備
デコ−ダの入力端子に、プリデコ−ド信号のうち不良ア
ドレスに対応するものをスイッチを介して接続する。す
なわち、不良アドレスに対応するアクセスパスを本体デ
コ−ダから予備デコ−ダへと変更することにより、不良
ビットを救済する。このため、アドレス比較回路は不要
となり、本体メモリをアクセスする場合も、予備メモリ
をアクセスする場合もワ−ド線あるいはビット線までの
論理段数は同じとなる。予備メモリをアクセスする際に
はプリデコ−ド信号がスイッチ回路を通過する分だけ遅
延時間が増加するが、論理回路１段分の遅延時間に比べ
ればほとんど無視できる。従って、予備メモリをアクセ
スした場合でも遅延時間はほとんど増加しないようにな
る。
【００１０】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の第１の実施例を示したもので
ある。ＭＤは本体デコ−ダ、ＳＤは予備デコ−ダ、ＭＭ
ＣＡは本体メモリ、ＳＭＣＡは予備メモリ、ＰはＰＲＯ
Ｍ、ＣＮＴＬは制御回路、ＩＢは入力バッファ、ＰＤ
０，ＰＤ１はプリデコ−ダである。本実施例において、
入力バッファＩＢ及びプリデコ−ダＰＤ０，ＰＤ１の構
成は従来技術と同じ構成である。一方、本体デコ−ダＭ
ＤのＮＯＲ回路Ｎ０〜Ｎ１５の制御端子には個別の制御
信号Ｅ０〜Ｅ１５が印加される。制御信号Ｅ０〜Ｅ１５
はＰＲＯＭに記憶された不良アドレスに応じて、制御回
路ＣＮＴＬにより作られる。予備デコ−ダＳＤは本体デ
コ−ダと同様のＮＯＲ回路ＮＳとスイッチ回路ＳＬＡ，
ＳＬＢからなる。ＮＯＲ回路ＮＳの入力端子には、スイ
ッチ回路ＳＬＡ，ＳＬＢにより、プリデコ−ド信号Ｂ０
〜Ｂ３，Ｃ０〜Ｃ３のうち不良アドレスに対応したもの
が選択され接続される。スイッチ回路ＳＬＡ，ＳＬＢを
制御する信号ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３もまた制
御回路ＣＮＴＬにより作られる。スイッチ回路ＳＬＡ，
ＳＬＢはＭＯＳスイッチにより構成できる。ここでは、
ｎＭＯＳのみで構成した例を示しているが、必要に応じ
てｐＭＯＳを並列に接続してもよい。ＰＲＯＭには従来
技術と同様に不良アドレス（ＤＡ０〜ＤＡ３）及び不良
の有無（ＥＳ）がプログラムされる。制御回路の実施例
については後で詳述する。
説明する。図１は本発明の第１の実施例を示したもので
ある。ＭＤは本体デコ−ダ、ＳＤは予備デコ−ダ、ＭＭ
ＣＡは本体メモリ、ＳＭＣＡは予備メモリ、ＰはＰＲＯ
Ｍ、ＣＮＴＬは制御回路、ＩＢは入力バッファ、ＰＤ
０，ＰＤ１はプリデコ−ダである。本実施例において、
入力バッファＩＢ及びプリデコ−ダＰＤ０，ＰＤ１の構
成は従来技術と同じ構成である。一方、本体デコ−ダＭ
ＤのＮＯＲ回路Ｎ０〜Ｎ１５の制御端子には個別の制御
信号Ｅ０〜Ｅ１５が印加される。制御信号Ｅ０〜Ｅ１５
はＰＲＯＭに記憶された不良アドレスに応じて、制御回
路ＣＮＴＬにより作られる。予備デコ−ダＳＤは本体デ
コ−ダと同様のＮＯＲ回路ＮＳとスイッチ回路ＳＬＡ，
ＳＬＢからなる。ＮＯＲ回路ＮＳの入力端子には、スイ
ッチ回路ＳＬＡ，ＳＬＢにより、プリデコ−ド信号Ｂ０
〜Ｂ３，Ｃ０〜Ｃ３のうち不良アドレスに対応したもの
が選択され接続される。スイッチ回路ＳＬＡ，ＳＬＢを
制御する信号ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３もまた制
御回路ＣＮＴＬにより作られる。スイッチ回路ＳＬＡ，
ＳＬＢはＭＯＳスイッチにより構成できる。ここでは、
ｎＭＯＳのみで構成した例を示しているが、必要に応じ
てｐＭＯＳを並列に接続してもよい。ＰＲＯＭには従来
技術と同様に不良アドレス（ＤＡ０〜ＤＡ３）及び不良
の有無（ＥＳ）がプログラムされる。制御回路の実施例
については後で詳述する。
【００１１】以下、本回路の動作を不良ビットがない場
合と、ある場合のそれぞれについて説明する。まず、不
良ビットがない場合を考える。この場合は、不良の有無
を示す信号ＥＳが '１’となるようＰＲＯＭ Ｐをプロ
グラムする。制御回路ＣＮＴＬは例えば図４に示すよう
に構成されているので、 Ｅ０〜Ｅ１５＝ '０’ ＳＡ０〜ＳＡ３＝ '０’ ＳＢ０〜ＳＢ３＝ '０’ となる。従って、本体デコ−ダＭＤのＮＯＲ回路Ｎ０〜
Ｎ１５は全て活性状態となり、予備デコ−ダＳＤのＮＯ
Ｒ回路ＮＳは非活性状態となる。すなわち、アドレス信
号に応じて本体メモリがアクセスされ、予備メモリはア
クセスされない。次に、本体メモリＭＭＣＡに不良ビッ
トが有った場合、例えば、ワ−ド線Ｗ０に接続されてい
るメモリセルに不良が有った場合を考える。この時は、
信号ＥＳを '０'に、信号ＤＡ０〜ＤＡ３が不良ワ−ド
線のアドレスを指すように、この例では、全て '０'と
なるようにＰＲＯＭをプログラムする。制御回路ＣＮＴ
Ｌは図４のように構成されているので、 Ｅ０＝ '１’ Ｅ１〜Ｅ１５＝ '０’ ＳＡ０＝ '１’ ＳＡ１〜ＳＡ３＝ '０’ ＳＢ０＝ '１’ ＳＢ１〜ＳＢ３＝ '０’ となる。これにより、本体デコ−ダＭＤのＮ０は常に非
活性状態となり、ワ−ド線Ｗ０は低電位に固定される。
一方、ＮＳにはスイッチ回路ＳＬＡ，ＳＬＢを介してプ
リデコ−ド信号Ｂ０，Ｃ０が接続されており、０番地の
アドレス信号が入力された時は、Ｎ０に代わってＮＳの
出力が高電位となり、予備メモリがアクセスされる。本
実施例では、制御回路ＣＮＴＬにより不良ビットを含む
ワ−ド線を低電位に固定し、予備デコ−ダの入力端子に
プリデコ−ド信号のうち不良アドレスに対応するものを
ＭＯＳスイッチを通して接続する。すなわち、不良アド
レスに対応するアクセスパスを本体デコ−ダから予備デ
コ−ダへと変更することにより、不良ビットを救済す
る。このため、アドレス比較回路は不要となり、本体メ
モリをアクセスする場合も、予備メモリをアクセスする
場合もワ−ド線までの論理段数は同じ３段となる。予備
メモリをアクセスする際にはプリデコ−ド信号がスイッ
チ回路のＭＯＳトランジスタを通過する分だけ遅延時間
が増加するが、論理回路１段分の遅延時間に比べればほ
とんど無視できる。従って、予備メモリをアクセスした
場合でも遅延時間はほとんど増加しない。なお、大型計
算機のキャッシュメモリの用いられる超高速メモリのよ
うな分野ではＭＯＳスイッチの通過時間が無視できない
場合がある。このような場合は、ＮＯＲ回路ＮＳを本体
デコ−ダよりも高速動作するよう回路定数を変更すれば
良い。あるいは、本体デコ−ダがＣＭＯＳあるいはＢｉ
ＣＭＯＳ回路で構成されている場合ならば、ＮＳをＥＣ
Ｌ回路で構成することにより予備メモリをアクセスした
場合のアクセス時間の増加を防止できる。なお、ここで
はワ−ド線デコ−ダへの適用例を示したが、同様にして
ビット線デコ−ダへも適用できることはもちろんであ
る。
合と、ある場合のそれぞれについて説明する。まず、不
良ビットがない場合を考える。この場合は、不良の有無
を示す信号ＥＳが '１’となるようＰＲＯＭ Ｐをプロ
グラムする。制御回路ＣＮＴＬは例えば図４に示すよう
に構成されているので、 Ｅ０〜Ｅ１５＝ '０’ ＳＡ０〜ＳＡ３＝ '０’ ＳＢ０〜ＳＢ３＝ '０’ となる。従って、本体デコ−ダＭＤのＮＯＲ回路Ｎ０〜
Ｎ１５は全て活性状態となり、予備デコ−ダＳＤのＮＯ
Ｒ回路ＮＳは非活性状態となる。すなわち、アドレス信
号に応じて本体メモリがアクセスされ、予備メモリはア
クセスされない。次に、本体メモリＭＭＣＡに不良ビッ
トが有った場合、例えば、ワ−ド線Ｗ０に接続されてい
るメモリセルに不良が有った場合を考える。この時は、
信号ＥＳを '０'に、信号ＤＡ０〜ＤＡ３が不良ワ−ド
線のアドレスを指すように、この例では、全て '０'と
なるようにＰＲＯＭをプログラムする。制御回路ＣＮＴ
Ｌは図４のように構成されているので、 Ｅ０＝ '１’ Ｅ１〜Ｅ１５＝ '０’ ＳＡ０＝ '１’ ＳＡ１〜ＳＡ３＝ '０’ ＳＢ０＝ '１’ ＳＢ１〜ＳＢ３＝ '０’ となる。これにより、本体デコ−ダＭＤのＮ０は常に非
活性状態となり、ワ−ド線Ｗ０は低電位に固定される。
一方、ＮＳにはスイッチ回路ＳＬＡ，ＳＬＢを介してプ
リデコ−ド信号Ｂ０，Ｃ０が接続されており、０番地の
アドレス信号が入力された時は、Ｎ０に代わってＮＳの
出力が高電位となり、予備メモリがアクセスされる。本
実施例では、制御回路ＣＮＴＬにより不良ビットを含む
ワ−ド線を低電位に固定し、予備デコ−ダの入力端子に
プリデコ−ド信号のうち不良アドレスに対応するものを
ＭＯＳスイッチを通して接続する。すなわち、不良アド
レスに対応するアクセスパスを本体デコ−ダから予備デ
コ−ダへと変更することにより、不良ビットを救済す
る。このため、アドレス比較回路は不要となり、本体メ
モリをアクセスする場合も、予備メモリをアクセスする
場合もワ−ド線までの論理段数は同じ３段となる。予備
メモリをアクセスする際にはプリデコ−ド信号がスイッ
チ回路のＭＯＳトランジスタを通過する分だけ遅延時間
が増加するが、論理回路１段分の遅延時間に比べればほ
とんど無視できる。従って、予備メモリをアクセスした
場合でも遅延時間はほとんど増加しない。なお、大型計
算機のキャッシュメモリの用いられる超高速メモリのよ
うな分野ではＭＯＳスイッチの通過時間が無視できない
場合がある。このような場合は、ＮＯＲ回路ＮＳを本体
デコ−ダよりも高速動作するよう回路定数を変更すれば
良い。あるいは、本体デコ−ダがＣＭＯＳあるいはＢｉ
ＣＭＯＳ回路で構成されている場合ならば、ＮＳをＥＣ
Ｌ回路で構成することにより予備メモリをアクセスした
場合のアクセス時間の増加を防止できる。なお、ここで
はワ−ド線デコ−ダへの適用例を示したが、同様にして
ビット線デコ−ダへも適用できることはもちろんであ
る。
【００１２】図３は本発明の第２の実施例を示したもの
である。本実施例は予備デコ−ダＳＤに印加するプリデ
コ−ド信号を予備プリデコ−ダＳＰＤ０，ＳＰＤ１で発
生させた例を示している。ＳＰＤ０，ＳＰＤ１は予備プ
リデコ−ダ、ＳＬＡ，ＳＬＢ，ＳＬＣ，ＳＬＤはスイッ
チ回路、ＳＡ０，ＳＡ１，ＳＢ０，ＳＢ１，ＳＣ０，Ｓ
Ｃ１，ＳＤ０，ＳＤ１はスイッチ回路の制御信号であ
る。本実施例において、例えば、ワ−ド線Ｗ０に接続さ
れているメモリセルに不良が有った場合を考える。この
時は、信号ＥＳを '０'に、信号ＤＡ０〜ＤＡ３が全て
'０'となるようにＰＲＯＭをプログラムする。本実施
例に対応する制御回路は例えば図６に示すように構成す
れば良い。こうすることにより、 Ｅ０＝ '１’ Ｅ１〜Ｅ１５＝ '０’ ＳＡ０＝ '１’ ＳＡ１＝ '０’ ＳＢ０＝ '１’ ＳＢ１＝ '０’ ＳＣ０＝ '１’ ＳＣ１＝ '０’ ＳＤ０＝ '１’ ＳＤ１＝ '０’ となる。これにより、本体デコ−ダＭＤのＮ０は常に非
活性状態となり、ワ−ド線Ｗ０は低電位に固定される。
一方、予備プリデコ−ダのＮＳＰ０にはスイッチ回路Ｓ
ＬＡ，ＳＬＢを介してＡ０，Ａ１の肯定信号が接続さ
れ、予備プリデコ−ダのＮＳＰ１にはスイッチ回路ＳＬ
Ｃ，ＳＬＤを介してＡ２，Ａ３の肯定信号が接続され
る。従って、０番地のアドレス信号が入力された時は、
Ｎ０に代わってＮＳの出力が高電位となり、予備メモリ
がアクセスされる。本実施例によれば、予備メモリのア
クセス時間を図１の実施例よりも小さくすることができ
る。これは以下の理由による。スイッチ回路ＳＬＡの遅
延時間はこれを構成するＭＯＳトランジスタのオン抵抗
と、出力端子（ＯＡ）の寄生容量の積に比例する。従っ
て、スイッチ回路の入力端子数、即ち、ＭＯＳトランジ
スタの数が少ないほど、出力端子の寄生容量が小さくな
るので遅延時間は小さくなる。図１の実施例では、スイ
ッチ回路の入力端子数は４、本実施例では２であるの
で、本実施例の方が予備メモリのアクセス時間が小さく
できる。このため、超高速動作が要求される分野では本
実施例の構成を採ることが望ましい。
である。本実施例は予備デコ−ダＳＤに印加するプリデ
コ−ド信号を予備プリデコ−ダＳＰＤ０，ＳＰＤ１で発
生させた例を示している。ＳＰＤ０，ＳＰＤ１は予備プ
リデコ−ダ、ＳＬＡ，ＳＬＢ，ＳＬＣ，ＳＬＤはスイッ
チ回路、ＳＡ０，ＳＡ１，ＳＢ０，ＳＢ１，ＳＣ０，Ｓ
Ｃ１，ＳＤ０，ＳＤ１はスイッチ回路の制御信号であ
る。本実施例において、例えば、ワ−ド線Ｗ０に接続さ
れているメモリセルに不良が有った場合を考える。この
時は、信号ＥＳを '０'に、信号ＤＡ０〜ＤＡ３が全て
'０'となるようにＰＲＯＭをプログラムする。本実施
例に対応する制御回路は例えば図６に示すように構成す
れば良い。こうすることにより、 Ｅ０＝ '１’ Ｅ１〜Ｅ１５＝ '０’ ＳＡ０＝ '１’ ＳＡ１＝ '０’ ＳＢ０＝ '１’ ＳＢ１＝ '０’ ＳＣ０＝ '１’ ＳＣ１＝ '０’ ＳＤ０＝ '１’ ＳＤ１＝ '０’ となる。これにより、本体デコ−ダＭＤのＮ０は常に非
活性状態となり、ワ−ド線Ｗ０は低電位に固定される。
一方、予備プリデコ−ダのＮＳＰ０にはスイッチ回路Ｓ
ＬＡ，ＳＬＢを介してＡ０，Ａ１の肯定信号が接続さ
れ、予備プリデコ−ダのＮＳＰ１にはスイッチ回路ＳＬ
Ｃ，ＳＬＤを介してＡ２，Ａ３の肯定信号が接続され
る。従って、０番地のアドレス信号が入力された時は、
Ｎ０に代わってＮＳの出力が高電位となり、予備メモリ
がアクセスされる。本実施例によれば、予備メモリのア
クセス時間を図１の実施例よりも小さくすることができ
る。これは以下の理由による。スイッチ回路ＳＬＡの遅
延時間はこれを構成するＭＯＳトランジスタのオン抵抗
と、出力端子（ＯＡ）の寄生容量の積に比例する。従っ
て、スイッチ回路の入力端子数、即ち、ＭＯＳトランジ
スタの数が少ないほど、出力端子の寄生容量が小さくな
るので遅延時間は小さくなる。図１の実施例では、スイ
ッチ回路の入力端子数は４、本実施例では２であるの
で、本実施例の方が予備メモリのアクセス時間が小さく
できる。このため、超高速動作が要求される分野では本
実施例の構成を採ることが望ましい。
【００１３】図４は、図１の実施例に対応するＰＲＯＭ
及び制御回路の例を示したものである。ＰＲＯＭ Ｐは
ヒュ−ズと抵抗で構成される。抵抗の値はヒュ−ズが接
続された状態でのヒューズの抵抗値よりも大きくし、ま
たノイズが大きくならない程度の抵抗値に設定する。こ
れにより、ヒュ−ズが接続されている状態でのＰＲＯＭ
の出力は '１’となる。一方、ヒュ−ズが切断される
と、その出力は '０’となる。ＤＡ０〜ＤＡ３は不良ビ
ットのアドレスを示し、ＥＳは不良ビットの有無を示し
ている。制御回路ＣＮＴＬは同図に示すように構成す
る。特に限定されないが、制御回路ＣＮＴＬはＣＭＯＳ
回路で構成することが望ましい。ＰＲＯＭの出力信号Ｄ
Ａ０〜ＤＡ３，ＥＳは直流信号であるので制御回路ＣＮ
ＴＬを構成する回路の動作速度は低速でも構わない。従
って、本回路をＣＭＯＳ回路で構成することによって、
制御回路の消費電力をほぼ０にすることができ、かつ、
占有面積を非常に小さくできる。
及び制御回路の例を示したものである。ＰＲＯＭ Ｐは
ヒュ−ズと抵抗で構成される。抵抗の値はヒュ−ズが接
続された状態でのヒューズの抵抗値よりも大きくし、ま
たノイズが大きくならない程度の抵抗値に設定する。こ
れにより、ヒュ−ズが接続されている状態でのＰＲＯＭ
の出力は '１’となる。一方、ヒュ−ズが切断される
と、その出力は '０’となる。ＤＡ０〜ＤＡ３は不良ビ
ットのアドレスを示し、ＥＳは不良ビットの有無を示し
ている。制御回路ＣＮＴＬは同図に示すように構成す
る。特に限定されないが、制御回路ＣＮＴＬはＣＭＯＳ
回路で構成することが望ましい。ＰＲＯＭの出力信号Ｄ
Ａ０〜ＤＡ３，ＥＳは直流信号であるので制御回路ＣＮ
ＴＬを構成する回路の動作速度は低速でも構わない。従
って、本回路をＣＭＯＳ回路で構成することによって、
制御回路の消費電力をほぼ０にすることができ、かつ、
占有面積を非常に小さくできる。
【００１４】図５は、図１の実施例に対応するＰＲＯＭ
及び制御回路のもう一つの例を示したものである。本実
施例は、図４の実施例の部分回路ＰＣを削除し、制御回
路を簡略化した例である。図４の実施例では、部分回路
ＰＣにより制御信号ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３を
発生していたが、本実施例ではＰＣを削除し、これらの
信号をＰＲＯＭ Ｐにより直接発生させる。不良ビット
がない場合は、ヒュ−ズを切断しない。本実施例のヒュ
−ズは低電位側に接続されているため、ヒュ−ズが接続
されている状態ではＰＲＯＭの出力は低電位（ '０’）
となる。従って、 ＳＡ０〜ＳＡ３＝ '０’ ＳＢ０〜ＳＢ３＝ '０’ Ｅ０〜Ｅ１５＝ '０’ ＥＳ＝ '１’ となり、本体デコ−ダは全て活性状態となり、予備デコ
−ダは非活性状態となる。すなわち、アドレス信号に応
じて本体メモリがアクセスされ、予備メモリはアクセス
されない。一方、不良ビットが有った場合、例えば、ワ
−ド線Ｗ０に接続されているメモリセルに不良が有った
場合を考える。この時は、ヒュ−ズＦ１０，Ｆ２０を切
断する。これにより、 ＳＡ０＝ '１’ ＳＡ１〜ＳＡ３＝ '０’ ＳＢ０＝ '１’ ＳＢ１〜ＳＢ３＝ '０’ Ｅ０＝ '１’ Ｅ１〜Ｅ１５＝ '０’ ＥＳ＝ '０’ となり、ワ−ド線Ｗ０は非選択状態（低電位）に固定さ
れ、ワ−ド線Ｗ０の代わりに予備メモリのワ−ド線ＷＳ
が選択されるようになる。以上説明したように、本実施
例のような構成にしても制御回路を実現できる。
及び制御回路のもう一つの例を示したものである。本実
施例は、図４の実施例の部分回路ＰＣを削除し、制御回
路を簡略化した例である。図４の実施例では、部分回路
ＰＣにより制御信号ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３を
発生していたが、本実施例ではＰＣを削除し、これらの
信号をＰＲＯＭ Ｐにより直接発生させる。不良ビット
がない場合は、ヒュ−ズを切断しない。本実施例のヒュ
−ズは低電位側に接続されているため、ヒュ−ズが接続
されている状態ではＰＲＯＭの出力は低電位（ '０’）
となる。従って、 ＳＡ０〜ＳＡ３＝ '０’ ＳＢ０〜ＳＢ３＝ '０’ Ｅ０〜Ｅ１５＝ '０’ ＥＳ＝ '１’ となり、本体デコ−ダは全て活性状態となり、予備デコ
−ダは非活性状態となる。すなわち、アドレス信号に応
じて本体メモリがアクセスされ、予備メモリはアクセス
されない。一方、不良ビットが有った場合、例えば、ワ
−ド線Ｗ０に接続されているメモリセルに不良が有った
場合を考える。この時は、ヒュ−ズＦ１０，Ｆ２０を切
断する。これにより、 ＳＡ０＝ '１’ ＳＡ１〜ＳＡ３＝ '０’ ＳＢ０＝ '１’ ＳＢ１〜ＳＢ３＝ '０’ Ｅ０＝ '１’ Ｅ１〜Ｅ１５＝ '０’ ＥＳ＝ '０’ となり、ワ−ド線Ｗ０は非選択状態（低電位）に固定さ
れ、ワ−ド線Ｗ０の代わりに予備メモリのワ−ド線ＷＳ
が選択されるようになる。以上説明したように、本実施
例のような構成にしても制御回路を実現できる。
【００１５】図６は、図３の実施例に対応するＰＲＯＭ
及び制御回路の例を示したものである。ＰＲＯＭ Ｐの
構成は図４の実施例と同じである。制御回路ＣＮＴＬは
同図に示すように構成する。本回路も図４の実施例と同
様の理由により、ＣＭＯＳ回路で構成することが望まし
い。これにより、制御回路の消費電力をほぼ０にするこ
とができ、かつ、占有面積を非常に小さくできる。ま
た、図５の実施例と同様の方法により制御回路の構成を
簡略化することも可能である。
及び制御回路の例を示したものである。ＰＲＯＭ Ｐの
構成は図４の実施例と同じである。制御回路ＣＮＴＬは
同図に示すように構成する。本回路も図４の実施例と同
様の理由により、ＣＭＯＳ回路で構成することが望まし
い。これにより、制御回路の消費電力をほぼ０にするこ
とができ、かつ、占有面積を非常に小さくできる。ま
た、図５の実施例と同様の方法により制御回路の構成を
簡略化することも可能である。
【００１６】図７は、図１の実施例をＥＣＬ回路を基本
に具体化した例を示したものである。入力バッファＩＢ
は、１入力ＥＣＬ回路ＡＢ０〜ＡＢ３で構成し、アドレ
ス信号の肯定及び否定信号を発生する。プリデコ−ダＰ
Ｄ０，ＰＤ１はワイア−ドオア回路ＯＲ０〜ＯＲ３で構
成する。本体デコ−ダのＮＯＲ回路は３入力ＥＣＬ回路
で構成し、２つの入力端子にはプリデコ−ド信号を、１
つの入力端子には制御信号（Ｅ０等）を印加する。予備
デコ−ダは本体デコ−ダと同じく３入力ＥＣＬ回路で構
成し、２つの入力端子にはスイッチ回路ＳＬＡ，ＳＬＢ
によりプリデコ−ド信号のうち２つを選択し接続する。
そして、残りの入力端子には制御信号ＥＳを印加する。
本実施例と組み合わせるのに好適なメモリセルとして
は、例えば、「電子通信学会論文誌 '83/12 Vol. J66-C
No. 12 P935-942」に記載されているようなバイポ−ラ
型のメモリセル、或いは、「公開特許公報 平３−７６
０９６号」に記載されているような低電源電圧型のＣＭ
ＯＳメモリセルなどが挙げられる。
に具体化した例を示したものである。入力バッファＩＢ
は、１入力ＥＣＬ回路ＡＢ０〜ＡＢ３で構成し、アドレ
ス信号の肯定及び否定信号を発生する。プリデコ−ダＰ
Ｄ０，ＰＤ１はワイア−ドオア回路ＯＲ０〜ＯＲ３で構
成する。本体デコ−ダのＮＯＲ回路は３入力ＥＣＬ回路
で構成し、２つの入力端子にはプリデコ−ド信号を、１
つの入力端子には制御信号（Ｅ０等）を印加する。予備
デコ−ダは本体デコ−ダと同じく３入力ＥＣＬ回路で構
成し、２つの入力端子にはスイッチ回路ＳＬＡ，ＳＬＢ
によりプリデコ−ド信号のうち２つを選択し接続する。
そして、残りの入力端子には制御信号ＥＳを印加する。
本実施例と組み合わせるのに好適なメモリセルとして
は、例えば、「電子通信学会論文誌 '83/12 Vol. J66-C
No. 12 P935-942」に記載されているようなバイポ−ラ
型のメモリセル、或いは、「公開特許公報 平３−７６
０９６号」に記載されているような低電源電圧型のＣＭ
ＯＳメモリセルなどが挙げられる。
【００１７】図８は、図７の本体デコ−ダのＮＯＲ回路
（Ｎ０等）の別の例を示したものである。本回路は、ト
ランジスタＱ１〜Ｑ４、電流源Ｉ１，Ｉ２、抵抗Ｒ１か
らなる２入力ＥＣＬ ＮＯＲ回路と、ＭＯＳトランジス
タＭＮ１，ＭＮ２、インバ−タＩＮＶから成りトランジ
スタＱ３のベ−ス電位を制御するスイッチ回路から構成
される。制御信号Ｅ０が '０'（活性状態）の場合は、
ＭＯＳトランジスタＭＮ２が導通し、トランジスタＱ３
のベ−スにはＶＢＢが印加され、プリデコ−ド信号に応
じてワ−ド線Ｗ０の選択、非選択が切り換わる。一方、
制御信号Ｅ０が'１'（非活性状態）の場合は、ＭＯＳト
ランジスタＭＮ１が導通し、トランジスタＱ３のベ−ス
とエミッタは短絡され、プリデコ−ド信号に関わらず、
ワ−ド線Ｗ０は低電位に固定される。本実施例ではＮＯ
Ｒ回路を２入力で構成できるので図７のＮＯＲ回路に比
べ高速動作が期待できる。
（Ｎ０等）の別の例を示したものである。本回路は、ト
ランジスタＱ１〜Ｑ４、電流源Ｉ１，Ｉ２、抵抗Ｒ１か
らなる２入力ＥＣＬ ＮＯＲ回路と、ＭＯＳトランジス
タＭＮ１，ＭＮ２、インバ−タＩＮＶから成りトランジ
スタＱ３のベ−ス電位を制御するスイッチ回路から構成
される。制御信号Ｅ０が '０'（活性状態）の場合は、
ＭＯＳトランジスタＭＮ２が導通し、トランジスタＱ３
のベ−スにはＶＢＢが印加され、プリデコ−ド信号に応
じてワ−ド線Ｗ０の選択、非選択が切り換わる。一方、
制御信号Ｅ０が'１'（非活性状態）の場合は、ＭＯＳト
ランジスタＭＮ１が導通し、トランジスタＱ３のベ−ス
とエミッタは短絡され、プリデコ−ド信号に関わらず、
ワ−ド線Ｗ０は低電位に固定される。本実施例ではＮＯ
Ｒ回路を２入力で構成できるので図７のＮＯＲ回路に比
べ高速動作が期待できる。
【００１８】図９は、図７の予備デコ−ダのＮＯＲ回路
ＮＳの別の例を示したものである。本回路は、トランジ
スタＱ５〜Ｑ８、電流源Ｉ３，Ｉ４、抵抗Ｒ２からなる
２入力ＥＣＬ ＮＯＲ回路と、ＭＯＳトランジスタＭＮ
３，ＭＮ４から成りトランジスタＱ５，Ｑ６のベ−ス電
位を制御するスイッチ回路から構成される。制御信号Ｅ
Ｓが '０'（活性状態）の場合は、ＭＯＳトランジスタ
ＭＮ３，ＭＮ４が非導通となり、トランジスタＱ５，Ｑ
６のベ−スにはスイッチ回路ＳＬＡ，ＳＬＢを通してプ
リデコ−ド信号が印加され、プリデコ−ド信号に応じて
ワ−ド線ＷＳの選択、非選択が切り換わる。一方、制御
信号ＥＳが '１'（非活性状態）の場合は、ＭＯＳトラ
ンジスタＭＮ３，ＭＮ４が導通し、トランジスタＱ５，
Ｑ６のベ−スとコレクタは短絡され、プリデコ−ド信号
に関わらず、ワ−ド線ＷＳは低電位に固定される。本実
施例ではＮＯＲ回路を２入力で構成できるので図７のＮ
ＯＲ回路に比べ高速動作が期待できる。以上、本体及び
予備デコ−ダのＥＣＬ回路による実施例を挙げたが、こ
れらのデコーダをバイポーラトランジスタとＭＯＳトラ
ンジスタの複合回路で構成することにより高速性が得ら
れる。またこれらの回路はもちろん、ＣＭＯＳ，ＢｉＣ
ＭＯＳ回路で構成しても良い。図７の実施例よりも消費
電力の小さなデコ−ダ回路として、特願平４−３１８１
６１号に記載されたものがある。
ＮＳの別の例を示したものである。本回路は、トランジ
スタＱ５〜Ｑ８、電流源Ｉ３，Ｉ４、抵抗Ｒ２からなる
２入力ＥＣＬ ＮＯＲ回路と、ＭＯＳトランジスタＭＮ
３，ＭＮ４から成りトランジスタＱ５，Ｑ６のベ−ス電
位を制御するスイッチ回路から構成される。制御信号Ｅ
Ｓが '０'（活性状態）の場合は、ＭＯＳトランジスタ
ＭＮ３，ＭＮ４が非導通となり、トランジスタＱ５，Ｑ
６のベ−スにはスイッチ回路ＳＬＡ，ＳＬＢを通してプ
リデコ−ド信号が印加され、プリデコ−ド信号に応じて
ワ−ド線ＷＳの選択、非選択が切り換わる。一方、制御
信号ＥＳが '１'（非活性状態）の場合は、ＭＯＳトラ
ンジスタＭＮ３，ＭＮ４が導通し、トランジスタＱ５，
Ｑ６のベ−スとコレクタは短絡され、プリデコ−ド信号
に関わらず、ワ−ド線ＷＳは低電位に固定される。本実
施例ではＮＯＲ回路を２入力で構成できるので図７のＮ
ＯＲ回路に比べ高速動作が期待できる。以上、本体及び
予備デコ−ダのＥＣＬ回路による実施例を挙げたが、こ
れらのデコーダをバイポーラトランジスタとＭＯＳトラ
ンジスタの複合回路で構成することにより高速性が得ら
れる。またこれらの回路はもちろん、ＣＭＯＳ，ＢｉＣ
ＭＯＳ回路で構成しても良い。図７の実施例よりも消費
電力の小さなデコ−ダ回路として、特願平４−３１８１
６１号に記載されたものがある。
【００１９】図１０は本発明の第９の実施例であり、こ
のデコ−ダ回路を本発明に適用した例を示したものであ
る。以下、本デコ−ダそのものの構成及び動作を簡単に
説明し、その後本発明に適用した場合の動作を説明す
る。ＩＢは入力バッファ、ＰＤ０，ＰＤ１はプリデコ−
ダ、ＭＤは本体デコ−ダ、ＭＭＣＡは本体メモリであ
る。プリデコ−ダＰＤ０はＯＲ回路で構成され、４本の
プリデコ−ド信号Ｂ０〜Ｂ３のうち１本だけが低電位、
残りの３本が高電位となる。また、プリデコ−ダＰＤ１
はＮＯＲ回路で構成され、４本のプリデコ−ド信号Ｃ０
〜Ｃ３のうち１本だけが高電位、残りの３本が低電位と
なる。本体デコ−ダＭＤはＢＫ０〜ＢＫ３の４つのブロ
ックから成り、それぞれのブロックはまた４つのデコ−
ダＧ０〜Ｇ３からなる。デコ−ダＧ０はトランジスタＱ
１０，Ｒ１０からなるデコ−ド部と、トランジスタＭＰ
１０，ＭＮ１０，ＭＮ１１，ＭＮ１２，Ｑ１１，Ｑ１２
及びダイオ−ドＤ１０からなるＢｉＣＭＯＳドライバ部
から構成される。デコ−ダＧ０〜Ｇ３のトランジスタＱ
１０のエミッタ及びトランジスタＱ１４のエミッタは電
流源Ｉ１０に接続されており、電流スイッチを構成して
いる。そして、トランジスタＱ１４のベ−スはプリデコ
−ド信号Ｂ０に、デコ−ダＧ０〜Ｇ３のトランジスタＱ
１０のベ−スはそれぞれプリデコ−ド信号Ｃ０〜Ｃ３に
接続されている。プリデコ−ド信号Ｂ０〜Ｂ３はＢＫ０
〜ＢＫ３のどのブロックを選択するかを表しており、プ
リデコ−ド信号Ｃ０〜Ｃ３はＧ０〜Ｇ３のどのデコ−ダ
を選択するかを表している。例えば、Ｂ０が低電位とな
るとブロックＢＫ０が選択され、この時Ｃ０が高電位で
あると、デコ−ダＧ０が選択され、トランジスタＱ１０
に電流が流れ、そのコレクタ電位が低電位となる。これ
をＢｉＣＭＯＳドライバ（インバ−タ）で反転して、ワ
−ド線Ｗ０が高電位（選択状態）となる。本実施例で
は、４つのデコ−ダＧ０〜Ｇ３で電流源Ｉ１０を共有
し、選択状態のデコ−ダにのみ電流が供給され、残りの
３つのデコ−ダには電流は流れない。従って、図７の実
施例のように、各デコ−ダに電流源を備える場合に比べ
消費電力を減らすことができる。
のデコ−ダ回路を本発明に適用した例を示したものであ
る。以下、本デコ−ダそのものの構成及び動作を簡単に
説明し、その後本発明に適用した場合の動作を説明す
る。ＩＢは入力バッファ、ＰＤ０，ＰＤ１はプリデコ−
ダ、ＭＤは本体デコ−ダ、ＭＭＣＡは本体メモリであ
る。プリデコ−ダＰＤ０はＯＲ回路で構成され、４本の
プリデコ−ド信号Ｂ０〜Ｂ３のうち１本だけが低電位、
残りの３本が高電位となる。また、プリデコ−ダＰＤ１
はＮＯＲ回路で構成され、４本のプリデコ−ド信号Ｃ０
〜Ｃ３のうち１本だけが高電位、残りの３本が低電位と
なる。本体デコ−ダＭＤはＢＫ０〜ＢＫ３の４つのブロ
ックから成り、それぞれのブロックはまた４つのデコ−
ダＧ０〜Ｇ３からなる。デコ−ダＧ０はトランジスタＱ
１０，Ｒ１０からなるデコ−ド部と、トランジスタＭＰ
１０，ＭＮ１０，ＭＮ１１，ＭＮ１２，Ｑ１１，Ｑ１２
及びダイオ−ドＤ１０からなるＢｉＣＭＯＳドライバ部
から構成される。デコ−ダＧ０〜Ｇ３のトランジスタＱ
１０のエミッタ及びトランジスタＱ１４のエミッタは電
流源Ｉ１０に接続されており、電流スイッチを構成して
いる。そして、トランジスタＱ１４のベ−スはプリデコ
−ド信号Ｂ０に、デコ−ダＧ０〜Ｇ３のトランジスタＱ
１０のベ−スはそれぞれプリデコ−ド信号Ｃ０〜Ｃ３に
接続されている。プリデコ−ド信号Ｂ０〜Ｂ３はＢＫ０
〜ＢＫ３のどのブロックを選択するかを表しており、プ
リデコ−ド信号Ｃ０〜Ｃ３はＧ０〜Ｇ３のどのデコ−ダ
を選択するかを表している。例えば、Ｂ０が低電位とな
るとブロックＢＫ０が選択され、この時Ｃ０が高電位で
あると、デコ−ダＧ０が選択され、トランジスタＱ１０
に電流が流れ、そのコレクタ電位が低電位となる。これ
をＢｉＣＭＯＳドライバ（インバ−タ）で反転して、ワ
−ド線Ｗ０が高電位（選択状態）となる。本実施例で
は、４つのデコ−ダＧ０〜Ｇ３で電流源Ｉ１０を共有
し、選択状態のデコ−ダにのみ電流が供給され、残りの
３つのデコ−ダには電流は流れない。従って、図７の実
施例のように、各デコ−ダに電流源を備える場合に比べ
消費電力を減らすことができる。
【００２０】次に、このデコ−ダを本発明に適用した場
合の構成と動作について説明する。欠陥救済回路として
追加する回路は、予備プリデコ−ダＳＰＤ０，ＳＰＤ
１、予備デコ−ダＳＤ、予備メモリＳＭＣＡと、トラン
ジスタＱ１３及びＭＮ１３である。予備プリデコ−ダＳ
ＰＤ０，ＳＰＤ１は本体プリデコ−ダＰＤ０，ＰＤ１と
同様にＯＲ回路ＯＲＳと、ＮＯＲ回路ＮＯＲＳと、それ
らの入力を切り換えるスイッチ回路ＳＬＡ，ＳＬＢ，Ｓ
ＬＣ，ＳＬＤで構成する。予備デコ−ダＳＤは、本体デ
コ−ダと同様に、トランジスタＱ２０，Ｑ２３，Ｑ２
４，Ｒ２０からなるデコ−ド部と、トランジスタＭＰ２
０，ＭＮ２０，ＭＮ２１，ＭＮ２２，Ｑ２１，Ｑ２２及
びダイオ−ドＤ２０からなるＢｉＣＭＯＳドライバ部か
ら構成される。スイッチ回路の制御信号ＳＡ０，ＳＡ
１，ＳＢ０，ＳＢ１，ＳＣ０，ＳＣ１，ＳＤ０，ＳＤ１
により、任意のアドレスと対応付けて予備メモリをアク
セスするようにできる。トランジスタＱ１３及びＭＮ１
３は制御信号Ｅ０が '１’のときワ−ド線Ｗ０を非選択
状態（低電位）に固定する働きを持つ。制御信号Ｅ０の
'１’状態は０Ｖに相当するため、トランジスタＱ１０
のコレクタはプリデコ−ド信号がどのように切り換わっ
ても、トランジスタＱ１３によりクランプされて、−Ｖ
ＢＥ（ＶＢＥ：ベ−ス・エミッタ間電圧、約０.８Ｖ）
以下にはならなくなる。このため、ＢｉＣＭＯＳインバ
−タの出力は低電位に固定される。なお、ＰＭＯＳのし
きい値が−０.８Ｖ以上であった場合は、ＰＭＯＳが弱
く導通してＢｉＣＭＯＳインバ−タの出力が完全に低電
位にならない恐れがある。これを避けるには、ＭＰ１０
のドレインにＮＭＯＳ ＭＮ１３を同図のように接続す
れば良い。すなわち、制御信号Ｅ０が高電位となるとＭ
Ｎ１３が導通し、インバ−タの出力を完全に低電位に固
定することができる。トランジスタＱ１０のコレクタを
クランプする手段として、バイポ−ラトランジスタＱ１
３の代わりにＰＭＯＳを使用しても良い。ただし、この
場合はＰＭＯＳのゲ−トに制御信号Ｅ０の反転信号を印
加する必要がある。ＰＭＯＳのゲ−ト幅を大きくするこ
とで、トランジスタＱ１０のコレクタ電位を−０．８Ｖ
よりも高い電位にクランプできる。ただし、ＰＭＯＳの
ゲ−ト幅を大きくし過ぎると寄生容量が増えるため、動
作速度が低下する恐れがある。このため、クランプ手段
としては、トランジスタの特性に応じて、バイポ−ラト
ランジスタとＰＭＯＳを使い分けることが望ましい。以
上述べたように、本実施例によれば欠陥救済機能を有し
た消費電力の小さいメモリを実現できる。
合の構成と動作について説明する。欠陥救済回路として
追加する回路は、予備プリデコ−ダＳＰＤ０，ＳＰＤ
１、予備デコ−ダＳＤ、予備メモリＳＭＣＡと、トラン
ジスタＱ１３及びＭＮ１３である。予備プリデコ−ダＳ
ＰＤ０，ＳＰＤ１は本体プリデコ−ダＰＤ０，ＰＤ１と
同様にＯＲ回路ＯＲＳと、ＮＯＲ回路ＮＯＲＳと、それ
らの入力を切り換えるスイッチ回路ＳＬＡ，ＳＬＢ，Ｓ
ＬＣ，ＳＬＤで構成する。予備デコ−ダＳＤは、本体デ
コ−ダと同様に、トランジスタＱ２０，Ｑ２３，Ｑ２
４，Ｒ２０からなるデコ−ド部と、トランジスタＭＰ２
０，ＭＮ２０，ＭＮ２１，ＭＮ２２，Ｑ２１，Ｑ２２及
びダイオ−ドＤ２０からなるＢｉＣＭＯＳドライバ部か
ら構成される。スイッチ回路の制御信号ＳＡ０，ＳＡ
１，ＳＢ０，ＳＢ１，ＳＣ０，ＳＣ１，ＳＤ０，ＳＤ１
により、任意のアドレスと対応付けて予備メモリをアク
セスするようにできる。トランジスタＱ１３及びＭＮ１
３は制御信号Ｅ０が '１’のときワ−ド線Ｗ０を非選択
状態（低電位）に固定する働きを持つ。制御信号Ｅ０の
'１’状態は０Ｖに相当するため、トランジスタＱ１０
のコレクタはプリデコ−ド信号がどのように切り換わっ
ても、トランジスタＱ１３によりクランプされて、−Ｖ
ＢＥ（ＶＢＥ：ベ−ス・エミッタ間電圧、約０.８Ｖ）
以下にはならなくなる。このため、ＢｉＣＭＯＳインバ
−タの出力は低電位に固定される。なお、ＰＭＯＳのし
きい値が−０.８Ｖ以上であった場合は、ＰＭＯＳが弱
く導通してＢｉＣＭＯＳインバ−タの出力が完全に低電
位にならない恐れがある。これを避けるには、ＭＰ１０
のドレインにＮＭＯＳ ＭＮ１３を同図のように接続す
れば良い。すなわち、制御信号Ｅ０が高電位となるとＭ
Ｎ１３が導通し、インバ−タの出力を完全に低電位に固
定することができる。トランジスタＱ１０のコレクタを
クランプする手段として、バイポ−ラトランジスタＱ１
３の代わりにＰＭＯＳを使用しても良い。ただし、この
場合はＰＭＯＳのゲ−トに制御信号Ｅ０の反転信号を印
加する必要がある。ＰＭＯＳのゲ−ト幅を大きくするこ
とで、トランジスタＱ１０のコレクタ電位を−０．８Ｖ
よりも高い電位にクランプできる。ただし、ＰＭＯＳの
ゲ−ト幅を大きくし過ぎると寄生容量が増えるため、動
作速度が低下する恐れがある。このため、クランプ手段
としては、トランジスタの特性に応じて、バイポ−ラト
ランジスタとＰＭＯＳを使い分けることが望ましい。以
上述べたように、本実施例によれば欠陥救済機能を有し
た消費電力の小さいメモリを実現できる。
【００２１】図１１は、メモリチップ上の回路配置を考
慮して、図１と図４の実施例を書き直したものである。
本実施例では、図４の制御回路ＣＮＴＬの一部分、ＮＡ
０，ＩＮＶ０を本体デコ−ダＭＤの中に配置し、残りの
部分回路ＰＣを本体デコ−ダの外部に配置する。そし
て、本体デコ−ダに沿って部分回路ＰＣの出力ＳＡ０〜
ＳＡ３，ＳＢ０〜ＳＢ３の配線を配置する。この様な配
置を採ることにより、本体デコ−ダに沿って配置する配
線数を減らすことができるので、メモリチップの面積を
減らすことができる。また、先に説明したようにＮＡ
０，ＩＮＶ０等の回路はＣＭＯＳ回路で構成できるた
め、このように構成しても本体デコ−ダの面積増加は非
常に小さい。このような回路配置は、図１の実施例だけ
でなく、先に述べた全ての実施例に適用できることはも
ちろんである。
慮して、図１と図４の実施例を書き直したものである。
本実施例では、図４の制御回路ＣＮＴＬの一部分、ＮＡ
０，ＩＮＶ０を本体デコ−ダＭＤの中に配置し、残りの
部分回路ＰＣを本体デコ−ダの外部に配置する。そし
て、本体デコ−ダに沿って部分回路ＰＣの出力ＳＡ０〜
ＳＡ３，ＳＢ０〜ＳＢ３の配線を配置する。この様な配
置を採ることにより、本体デコ−ダに沿って配置する配
線数を減らすことができるので、メモリチップの面積を
減らすことができる。また、先に説明したようにＮＡ
０，ＩＮＶ０等の回路はＣＭＯＳ回路で構成できるた
め、このように構成しても本体デコ−ダの面積増加は非
常に小さい。このような回路配置は、図１の実施例だけ
でなく、先に述べた全ての実施例に適用できることはも
ちろんである。
【００２２】半導体メモリに多発する不良の１つとし
て、隣接するワ−ド線或いはビット線の短絡に起因する
ものがある。この場合は、２本のワ−ド線（或いはビッ
ト線）が対になって不良となる。この不良は図１２の実
施例により救済できる。図１２は、２本ワ−ド線或いは
ビット線が対になって不良となった場合の救済法を示す
実施例である。本実施例は図３の実施例を基に若干の変
更を加えたものである。第１に、本体デコ−ダの制御端
子は２本ずつ接続し、制御信号を印加する。例えばＮ０
とＮ１の制御端子を接続して制御信号Ｅ０を印加する。
これにより、２本のワ−ド線（例えばＷ０，Ｗ１）を非
選択状態に固定できる。第２に、予備メモリＳＭＣＡ及
び予備デコ−ダＳＤはワ−ド線２本分用意し、かつ、予
備プリデコ−ダＮＳＰ０，ＮＳＰ１にはアドレス信号Ａ
０の肯定及び否定信号を直接に、Ａ１をスイッチ回路Ｓ
ＬＢを介して接続するようにする（図３ではＡ０もスイ
ッチ回路ＳＬＡを介して接続されている）。今例えば、
ワ−ド線Ｗ０，Ｗ１が短絡する不良が有ったとする。こ
の場合は、信号ＥＳが '０’に、信号ＤＡ１〜ＤＡ３が
全て '０’になるようにＰＲＯＭをプログラムする。本
実施例に対応する制御回路ＣＮＴＬは例えば図１３のよ
うに構成されており、 Ｅ０＝ '１’ Ｅ１〜Ｅ７＝ '０’ ＳＢ０＝ '１’ ＳＢ１＝ '０’ ＳＣ０＝ '１’ ＳＣ１＝ '０’ ＳＤ０＝ '１’ ＳＤ１＝ '０’ となる。これにより、本体デコ−ダＭＤのＮ０，Ｎ１は
常に非活性状態となり、ワ−ド線Ｗ０，Ｗ１は低電位に
固定される。一方、スイッチ回路により、予備プリデコ
−ダＮＳＰ０にはＡ０の肯定信号とＡ１の肯定信号が接
続され、予備プリデコ−ダＮＳＰ１にはＡ０の否定信号
とＡ１の肯定信号が接続され、予備プリデコ−ダＮＳＰ
２にはＡ２，Ａ３の肯定信号が接続される。従って、０
番地のアドレス信号が入力された時は、ＮＳ０の出力が
高電位となり、予備ワ−ド線ＷＳ０がアクセスされ、１
番地のアドレスが入力されたときは、ＮＳ１の出力が高
電位となり、ワ−ド線ＷＳ１がアクセスされる。以上説
明したように、本実施例によればワ−ド線或いはビット
線２本が短絡した不良も救済することができる。
て、隣接するワ−ド線或いはビット線の短絡に起因する
ものがある。この場合は、２本のワ−ド線（或いはビッ
ト線）が対になって不良となる。この不良は図１２の実
施例により救済できる。図１２は、２本ワ−ド線或いは
ビット線が対になって不良となった場合の救済法を示す
実施例である。本実施例は図３の実施例を基に若干の変
更を加えたものである。第１に、本体デコ−ダの制御端
子は２本ずつ接続し、制御信号を印加する。例えばＮ０
とＮ１の制御端子を接続して制御信号Ｅ０を印加する。
これにより、２本のワ−ド線（例えばＷ０，Ｗ１）を非
選択状態に固定できる。第２に、予備メモリＳＭＣＡ及
び予備デコ−ダＳＤはワ−ド線２本分用意し、かつ、予
備プリデコ−ダＮＳＰ０，ＮＳＰ１にはアドレス信号Ａ
０の肯定及び否定信号を直接に、Ａ１をスイッチ回路Ｓ
ＬＢを介して接続するようにする（図３ではＡ０もスイ
ッチ回路ＳＬＡを介して接続されている）。今例えば、
ワ−ド線Ｗ０，Ｗ１が短絡する不良が有ったとする。こ
の場合は、信号ＥＳが '０’に、信号ＤＡ１〜ＤＡ３が
全て '０’になるようにＰＲＯＭをプログラムする。本
実施例に対応する制御回路ＣＮＴＬは例えば図１３のよ
うに構成されており、 Ｅ０＝ '１’ Ｅ１〜Ｅ７＝ '０’ ＳＢ０＝ '１’ ＳＢ１＝ '０’ ＳＣ０＝ '１’ ＳＣ１＝ '０’ ＳＤ０＝ '１’ ＳＤ１＝ '０’ となる。これにより、本体デコ−ダＭＤのＮ０，Ｎ１は
常に非活性状態となり、ワ−ド線Ｗ０，Ｗ１は低電位に
固定される。一方、スイッチ回路により、予備プリデコ
−ダＮＳＰ０にはＡ０の肯定信号とＡ１の肯定信号が接
続され、予備プリデコ−ダＮＳＰ１にはＡ０の否定信号
とＡ１の肯定信号が接続され、予備プリデコ−ダＮＳＰ
２にはＡ２，Ａ３の肯定信号が接続される。従って、０
番地のアドレス信号が入力された時は、ＮＳ０の出力が
高電位となり、予備ワ−ド線ＷＳ０がアクセスされ、１
番地のアドレスが入力されたときは、ＮＳ１の出力が高
電位となり、ワ−ド線ＷＳ１がアクセスされる。以上説
明したように、本実施例によればワ−ド線或いはビット
線２本が短絡した不良も救済することができる。
【００２３】図１３は、図１２の実施例に対応するＰＲ
ＯＭ及び制御回路の実施例を示したものである。図１２
の実施例ではワ−ド線或いはビット線を２本１組で予備
メモリと置き換えるため、不良ビットのアドレス信号は
ＤＡ１〜ＤＡ３の３本で良い。ＤＡ１〜ＤＡ３をデコ−
ドしてＥ０〜Ｅ７を発生し、デコ−ドと中の信号からＳ
Ｂ０，ＳＢ１，ＳＣ０，ＳＣ１，ＳＤ０，ＳＤ１が得ら
れる。本回路もＣＭＯＳ回路で構成することが望まし
い。ＣＭＯＳを使うことにより、制御回路の消費電力を
ほぼ０にすることができ、かつ、占有面積を非常に小さ
くできる。また、図５の実施例と同様の方法により、制
御回路の構成を簡略化することも可能である。
ＯＭ及び制御回路の実施例を示したものである。図１２
の実施例ではワ−ド線或いはビット線を２本１組で予備
メモリと置き換えるため、不良ビットのアドレス信号は
ＤＡ１〜ＤＡ３の３本で良い。ＤＡ１〜ＤＡ３をデコ−
ドしてＥ０〜Ｅ７を発生し、デコ−ドと中の信号からＳ
Ｂ０，ＳＢ１，ＳＣ０，ＳＣ１，ＳＤ０，ＳＤ１が得ら
れる。本回路もＣＭＯＳ回路で構成することが望まし
い。ＣＭＯＳを使うことにより、制御回路の消費電力を
ほぼ０にすることができ、かつ、占有面積を非常に小さ
くできる。また、図５の実施例と同様の方法により、制
御回路の構成を簡略化することも可能である。
【００２４】図１４は、ワ−ド線４本を１ブロックと
し、予備ワ−ド線とブロック単位で置き換える実施例を
示している。予備デコ−ダは４組（ＮＳ０〜ＮＳ３）、
予備メモリＳＭＣＡは予備ワ−ド線４本からなる。ＰＲ
ＯＭ及び制御回路は図１５のように構成すれば良い。プ
リデコ−ダＰＤ１に正規ワ−ド線を非活性化させる制御
端子を設け、そこに制御信号Ｇ０〜Ｇ３を印加する。こ
れにより、ワ−ド線のブロック（４本）を非活性化する
ことができる。例えば、Ｇ０を高電位にするとプリデコ
−ド信号Ｃ０が高電位に固定され、ワ−ド線Ｗ０〜Ｗ３
（Ｗ２，Ｗ３は図示せず）が非選択状態となる。一方、
予備プリデコ−ダＮＳＰ１にはスイッチ回路ＳＬＣ，Ｓ
ＬＤを介して、アドレス信号Ａ２，Ａ３の肯定或いは否
定信号が入力される。この信号により、４つの予備デコ
−ダＮＳ０〜ＮＳ３が選択され、予備メモリがアクセス
される。本実施例によれば、回路数の多い本体デコ−ダ
に非活性化端子を設ける必要がないため、欠陥救済回路
を設けたことによる面積増加を小さくすることができ
る。
し、予備ワ−ド線とブロック単位で置き換える実施例を
示している。予備デコ−ダは４組（ＮＳ０〜ＮＳ３）、
予備メモリＳＭＣＡは予備ワ−ド線４本からなる。ＰＲ
ＯＭ及び制御回路は図１５のように構成すれば良い。プ
リデコ−ダＰＤ１に正規ワ−ド線を非活性化させる制御
端子を設け、そこに制御信号Ｇ０〜Ｇ３を印加する。こ
れにより、ワ−ド線のブロック（４本）を非活性化する
ことができる。例えば、Ｇ０を高電位にするとプリデコ
−ド信号Ｃ０が高電位に固定され、ワ−ド線Ｗ０〜Ｗ３
（Ｗ２，Ｗ３は図示せず）が非選択状態となる。一方、
予備プリデコ−ダＮＳＰ１にはスイッチ回路ＳＬＣ，Ｓ
ＬＤを介して、アドレス信号Ａ２，Ａ３の肯定或いは否
定信号が入力される。この信号により、４つの予備デコ
−ダＮＳ０〜ＮＳ３が選択され、予備メモリがアクセス
される。本実施例によれば、回路数の多い本体デコ−ダ
に非活性化端子を設ける必要がないため、欠陥救済回路
を設けたことによる面積増加を小さくすることができ
る。
【００２５】図１５は、図１４の実施例に対応するＰＲ
ＯＭ及び制御回路の実施例を示したものである。図１４
の実施例ではワ−ド線或いはビット線を４本１組で予備
メモリと置き換えるため、不良ビットのアドレス信号は
ＤＡ２，ＤＡ３の２本で良い。ＤＡ２，ＤＡ３をデコ−
ドしてＧ０〜Ｇ３を発生し、デコ−ド途中の信号からＳ
Ｃ０，ＳＣ１，ＳＤ０，ＳＤ１が得られる。本回路もＣ
ＭＯＳ回路で構成することが望ましい。ＣＭＯＳを使う
ことにより、制御回路の消費電力をほぼ０にすることが
でき、かつ、占有面積を非常に小さくできる。また、図
５の実施例と同様の方法により、制御回路の構成を簡略
化することも可能である。
ＯＭ及び制御回路の実施例を示したものである。図１４
の実施例ではワ−ド線或いはビット線を４本１組で予備
メモリと置き換えるため、不良ビットのアドレス信号は
ＤＡ２，ＤＡ３の２本で良い。ＤＡ２，ＤＡ３をデコ−
ドしてＧ０〜Ｇ３を発生し、デコ−ド途中の信号からＳ
Ｃ０，ＳＣ１，ＳＤ０，ＳＤ１が得られる。本回路もＣ
ＭＯＳ回路で構成することが望ましい。ＣＭＯＳを使う
ことにより、制御回路の消費電力をほぼ０にすることが
でき、かつ、占有面積を非常に小さくできる。また、図
５の実施例と同様の方法により、制御回路の構成を簡略
化することも可能である。
【００２６】以上の本発明の欠陥救済回路によれば高速
性が得られるが、その上に、ＭＯＳトランジスタを用い
たメモリセルと組み合わせることにより面積が小さくな
り高集積性が得られる。
性が得られるが、その上に、ＭＯＳトランジスタを用い
たメモリセルと組み合わせることにより面積が小さくな
り高集積性が得られる。
【００２７】
【発明の効果】以上述べたように、本発明によれば、不
良ビットのアドレス情報を記憶したＰＲＯＭと、制御回
路により不良ビットを含むワ−ド線或いはビット線を非
選択状態に固定し、予備デコ−ダの入力端子に、プリデ
コ−ド信号のうち不良アドレスに対応するものをスイッ
チを介して接続する。すなわち、不良アドレスに対応す
るアクセスパスを本体デコ−ダから予備デコ−ダへと変
更することにより、不良ビットを救済する。このため、
アドレス比較回路は不要となり、本体メモリをアクセス
する場合も、予備メモリをアクセスする場合もワ−ド線
或いはビット線までの論理段数は同じとなり、予備メモ
リをアクセスした場合でも遅延時間はほとんど増加しな
いようにできる。
良ビットのアドレス情報を記憶したＰＲＯＭと、制御回
路により不良ビットを含むワ−ド線或いはビット線を非
選択状態に固定し、予備デコ−ダの入力端子に、プリデ
コ−ド信号のうち不良アドレスに対応するものをスイッ
チを介して接続する。すなわち、不良アドレスに対応す
るアクセスパスを本体デコ−ダから予備デコ−ダへと変
更することにより、不良ビットを救済する。このため、
アドレス比較回路は不要となり、本体メモリをアクセス
する場合も、予備メモリをアクセスする場合もワ−ド線
或いはビット線までの論理段数は同じとなり、予備メモ
リをアクセスした場合でも遅延時間はほとんど増加しな
いようにできる。
【図面の簡単な説明】
【図１】本発明の基本的な実施例を示す図。
【図２】従来技術を示す図。
【図３】本発明の基本的な実施例を示す図。
【図４】本発明の制御回路の実施例を示す図。
【図５】本発明の制御回路の実施例を示す図。
【図６】本発明の制御回路の実施例を示す図。
【図７】本発明をＥＣＬ回路で具体化した実施例を示す
図。
図。
【図８】本発明の正規デコ−ダの実施例を示す図。
【図９】本発明の予備デコ−ダの実施例を示す図。
【図１０】本発明に低電力デコ−ダを適用した実施例を
示す図。
示す図。
【図１１】本発明の回路配置の実施例を示す図。
【図１２】正規メモリセルアレ−を２行１組で予備メモ
リと置き換える実施例を示す図。
リと置き換える実施例を示す図。
【図１３】本発明の制御回路の実施例を示す図。
【図１４】正規メモリセルアレ−を４行１組で予備メモ
リと置き換える実施例を示す図。
リと置き換える実施例を示す図。
【図１５】本発明の制御回路の実施例を示す図。
ＩＢ…入力バッファ ＰＤ０，ＰＤ１…プ
リデコ−ダ ＭＤ…本体デコ−ダ ＭＭＣＡ…本
体メモリ ＳＤ…予備デコ−ダ ＳＭＣＡ…予
備メモリ Ｐ…ＰＲＯＭ ＣＮＴＬ…制御
回路 ＳＬＡ，ＳＬＢ，ＳＬＣ，ＳＬＤ…スイッチ回路 Ｅ０〜Ｅ１５…制御信号 ＤＡ０〜ＤＡ３…不
良アドレス信号
リデコ−ダ ＭＤ…本体デコ−ダ ＭＭＣＡ…本
体メモリ ＳＤ…予備デコ−ダ ＳＭＣＡ…予
備メモリ Ｐ…ＰＲＯＭ ＣＮＴＬ…制御
回路 ＳＬＡ，ＳＬＢ，ＳＬＣ，ＳＬＤ…スイッチ回路 Ｅ０〜Ｅ１５…制御信号 ＤＡ０〜ＤＡ３…不
良アドレス信号
フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 増田 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (56)参考文献 特開 平４−102299（ＪＰ，Ａ) 特開 昭63−220500（ＪＰ，Ａ) 特開 平５−234395（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 603
Claims (7)
- 【請求項１】 ワード線とビット線との交点に配置された
複数個のメモリセルを備える本体メモリセルアレーと、 アドレス信号から中間信号を生成する第１の回路手段と
前記中間信号から前記ワード線の一本及び前記ビット線
の少なくとも一本を選択的に駆動するための第１のセル
選択信号を生成する第２の回路手段とを備えるデコーダ
部と、 それぞれが前記本体メモリセルアレイ中に見出された不
良メモリセルに代って用いられる複数個のメモリセルを
備える予備メモリセルアレイと、 前記デコーダ部から前記中間信号を受けるため前記デコ
ーダ部に接続された予備デコーダと、 前記本体メモリセルアレイが少なくとも１つの不良メモ
リセルを含んでいることを示す第１の情報と、前記本体
メモリセルアレイ中の少なくとも１つの不良メモリセル
のアドレスを示す第２の情報とを記憶する不揮発性メモ
リと、 前記第１の情報に基づくセル不良信号と、前記第２の情
報に基づく不良セルアドレス信号とを生成し、前記セル
不良信号及び前記不良セルアドレス信号に応答して、前
記デコーダ部の前記第２の回路手段に供給されるべき第
１の制御信号と、前記予備デコーダに供給されるべき第
２の制御信号とを生成するための制御回路とを含み、 前記デコーダ部は、前記第１の制御信号により前記不良
セルアドレス信号により表されたアドレスをもつ不良メ
モリセルに関するワード線及びビット線の中の少なくと
も一方の駆動を禁止し、 前記予備デコーダは前記第２の制御信号と前記中間信号
とにより、前記予備メモリセルアレイ中のメモリセルを
選択的にアクセスするための第２のセル選択信号を生成
し、 前記予備メモリセルアレイ中の前記のアクセスされたメ
モリセルは、前記不良セルアドレス信号により表された
アドレスをもつ前記本体メモリセルアレイの不良メモリ
セルの代りに用いられることを特徴とする半導体メモリ
装置。 - 【請求項２】 請求項１において、 前記デコーダ部の第１の回路手段からの中間信号は複数
個のビットをもつマルチビット中間信号であり、 前記予備デコーダは、前記マルチビット中間信号のビッ
トを受け前記マルチビットの中間信号のビットのうち前
記制御回路からの第２の制御信号により選択されたビッ
トを選択的に通過させるスイッチ回路と、 前記制御回路からのセル不良信号により動作可能にされ
て前記マルチビット中間信号の選択されたビットから前
記第２のセル選択信号を生成する予備回路手段とを含む
ことを特徴とする半導体メモリ装置。 - 【請求項３】 請求項２において、 前記本体デコーダの第１の回路手段は、前記予備デコー
ダのスイッチ回路に受けられるべき前記マルチビット中
間信号として作用する第１のマルチビットプリデコード
信号を前記アドレス信号から生成するプリデコーダを含
み、 前記デコーダ部の第２の回路手段は、前記第１のマルチ
ビットプリデコード信号から前記第１のセル選択信号を
生成する本体デコーダを含み、 前記予備デコーダの予備回路手段は、前記スイッチ回路
から前記マルチビット中間信号の選択されたビットを受
けて前記第２のセル選択信号を生成するための回路を備
えることを特徴とする半導体メモリ装置。 - 【請求項４】 請求項２において、 前記デコーダ部の第１の回路手段は、前記アドレス信号
から前記マルチビット中間信号を生成する入力バッファ
を含み、 前記デコーダ部の第２の回路手段は、前記マルチビット
中間信号から第１のマルチビットプリデコード信号を生
成するプリデコーダと前記第１のマルチビットプリデコ
ード信号から前記第１のセル選択信号を生成する本体デ
コーダとを含み、 前記予備デコーダの第３の回路手段は、前記スイッチ回
路から前記マルチビット中間信号の選択されたビットを
受けて第２のマルチビットプリデコード信号を生成する
ための第１の回路と前記第２のマルチビットプリデコー
ド信号から前記第２のセル選択信号を生成するための第
２の回路とを備えることを特徴とする半導体メモリ装
置。 - 【請求項５】 請求項４において、 前記制御回路からの第１の制御信号は複数個のビットを
もつマルチビット制御信号であり、 前記第２の回路手段で構成された前記本体デコーダは、
前記ワード線あるいはビット線の異なる１つに接続され
る出力端子と、前記マルチビット中間信号のいくつかの
ビットを受げるように接続されるデコード入力端子と、
前記第１のマルチビット制御信号のビットの１つを受け
るように接続された制御入力端子とをそれぞれ備える複
数個の論理ゲート回路を含んでいることを特徴とする半
導体メモリ装置。 - 【請求項６】 請求項５において、 隣接する２本のワード線あるいはビット線に出力端子が
接続された２本の前記論理ゲート回路は、それらの制御
入力端子が相互に接続されて前記第１のマルチビット制
御信号の同一のビットを受けるようになっており、 前記不良セルアドレス信号は、前記隣接する２本のワー
ド線あるいはビット線に関係する複数個のメモリセルの
アドレスを代表していることを特徴とする半導体メモリ
装置。 - 【請求項７】 請求項４において、 前記制御回路からの制御信号は複数個のビットをもつマ
ルチビット制御信号であり、 前記デコーダ部内の第２の回路手段を含む本体デコーダ
は、前記第１のマルチビットプリデコード信号の１つの
ビットが送出される出力端子と、前記マルチビット中間
信号のいくつかのビットを受けるように接続されたデコ
ード入力端子と、前記第１のマルチビット制御信号のビ
ットの１つを受けるように接続された制御入力端子とを
それぞれ備える複数個の第１の論理ゲート回路を含んで
おり、 前記デコーダ部内の第２の回路手段を含む本体デコーダ
は、前記ワード線あるいはビット線の異なる１つに接続
された出力端子と、前記マルチビット中間信号のいくつ
かのビットを受けるように接続されたデコード入力端子
とをそれぞれ備える複数個の第２の論理ゲート回路を含
んでいることを特徴とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11436393A JP3257860B2 (ja) | 1993-05-17 | 1993-05-17 | 半導体メモリ装置 |
| KR1019940010477A KR100311186B1 (ko) | 1993-05-17 | 1994-05-13 | 결함구제회로 |
| US08/243,908 US5402377A (en) | 1993-05-17 | 1994-05-17 | Semiconductor memory device having a controlled auxiliary decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11436393A JP3257860B2 (ja) | 1993-05-17 | 1993-05-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06325590A JPH06325590A (ja) | 1994-11-25 |
| JP3257860B2 true JP3257860B2 (ja) | 2002-02-18 |
Family
ID=14635852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11436393A Expired - Fee Related JP3257860B2 (ja) | 1993-05-17 | 1993-05-17 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5402377A (ja) |
| JP (1) | JP3257860B2 (ja) |
| KR (1) | KR100311186B1 (ja) |
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| US6408402B1 (en) | 1994-03-22 | 2002-06-18 | Hyperchip Inc. | Efficient direct replacement cell fault tolerant architecture |
| GB9417269D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Memory and test method therefor |
| JP2689950B2 (ja) * | 1995-04-13 | 1997-12-10 | 日本電気株式会社 | 高速低電力型デコード回路 |
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| JPH09282900A (ja) * | 1996-04-11 | 1997-10-31 | Oki Electric Ind Co Ltd | メモリモジュール |
| DE19625628C1 (de) * | 1996-06-26 | 1997-06-26 | Siemens Ag | Halbleiterspeichervorrichtung |
| US6021512A (en) * | 1996-11-27 | 2000-02-01 | International Business Machines Corporation | Data processing system having memory sub-array redundancy and method therefor |
| JP4262789B2 (ja) * | 1996-12-17 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
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| KR100372248B1 (ko) * | 2000-08-03 | 2003-02-17 | 삼성전자주식회사 | 메모리 셀 구제 장치 및 방법 |
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| JP2007004855A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 半導体記憶装置 |
| US7719872B2 (en) * | 2005-12-28 | 2010-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Write-once nonvolatile memory with redundancy capability |
| JP2008181634A (ja) * | 2006-12-26 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8194481B2 (en) * | 2008-12-18 | 2012-06-05 | Mosaid Technologies Incorporated | Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation |
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| TWI543177B (zh) | 2010-08-19 | 2016-07-21 | 半導體能源研究所股份有限公司 | 半導體裝置及其檢驗方法與其驅動方法 |
| KR102116364B1 (ko) * | 2013-11-18 | 2020-05-28 | 삼성전자주식회사 | 메모리 시스템 및 그에 따른 반도체 메모리의 결함 메모리 셀 관리방법 |
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| JPH02146195A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
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